JPH0782753B2 - ダイナミックメモリ装置 - Google Patents
ダイナミックメモリ装置Info
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- JPH0782753B2 JPH0782753B2 JP59183074A JP18307484A JPH0782753B2 JP H0782753 B2 JPH0782753 B2 JP H0782753B2 JP 59183074 A JP59183074 A JP 59183074A JP 18307484 A JP18307484 A JP 18307484A JP H0782753 B2 JPH0782753 B2 JP H0782753B2
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、ダイナミツクメモリ装置に関し特にダイナミ
ツクMOSRAMのメモリセルプレートと基板電位に関するも
のである。
ツクMOSRAMのメモリセルプレートと基板電位に関するも
のである。
〔従来技術〕 従来より、ダイナミツクMOSRAMには、高集積可能な１ト
ランジスタ、１キヤパシタ（以下1Tr−1Cと称する）型
セル多用されている。第１図に、その代表的断面図を示
す。図中、（１）はｐ型の半導体基板、（２）はこの半
導体基板の主表面に形成され、ビット線（３）に電気的
に接続されたｎ型の第１のソース・ドレイン領域、
（４）は半導体基板（１）の主表面に形成され、上記第
１のソース・ドレイン領域（２）と離隔して形成された
ｎ型の第２のソース・ドレイン領域、（５）は上記半導
体基板の第１のソース・ドレイン領域（２）と第２のソ
ース・ドレイン領域（４）との間の表面上にゲート酸化
膜（６）を介して設けられ、ワード線の一部からなるゲ
ート電極で、上記第１のソース・ドレイン領域（２）
と、第２のソース・ドレイン領域（４）と、ゲート酸化
膜（６）とでｎチャネルMOSトランジスタを構成してい
る。（７）は半導体基板（１）に形成される反転層から
なり、上記第２のソース・ドレイン領域（４）と電気的
に接続されているストレージノード、（８）は上記スト
レージノード（７）と酸化膜（９）を介し対向配置され
たセルプレート電極で、上記ストレージノード（７）と
酸化膜（９）とでキャパシタを構成している。
ランジスタ、１キヤパシタ（以下1Tr−1Cと称する）型
セル多用されている。第１図に、その代表的断面図を示
す。図中、（１）はｐ型の半導体基板、（２）はこの半
導体基板の主表面に形成され、ビット線（３）に電気的
に接続されたｎ型の第１のソース・ドレイン領域、
（４）は半導体基板（１）の主表面に形成され、上記第
１のソース・ドレイン領域（２）と離隔して形成された
ｎ型の第２のソース・ドレイン領域、（５）は上記半導
体基板の第１のソース・ドレイン領域（２）と第２のソ
ース・ドレイン領域（４）との間の表面上にゲート酸化
膜（６）を介して設けられ、ワード線の一部からなるゲ
ート電極で、上記第１のソース・ドレイン領域（２）
と、第２のソース・ドレイン領域（４）と、ゲート酸化
膜（６）とでｎチャネルMOSトランジスタを構成してい
る。（７）は半導体基板（１）に形成される反転層から
なり、上記第２のソース・ドレイン領域（４）と電気的
に接続されているストレージノード、（８）は上記スト
レージノード（７）と酸化膜（９）を介し対向配置され
たセルプレート電極で、上記ストレージノード（７）と
酸化膜（９）とでキャパシタを構成している。
通常、セルプレート電極は、接地電位（または電源電
圧）に接続される。1Tr−1C型セルは、第２のソース・
ドレイン領域（４）と電気的に接続されている。ストレ
ージノード（７）の反転層に電荷を蓄積するため、等価
回路は第２図の様になる。図中、（10）はストレージノ
ード（７）、セルプレート（８）および酸化膜（９）か
らなるキャパシタ容量、（11）は反転層からなるストレ
ージノード（７）並びにｎ型の第２のソース・ドレイン
領域（４）とｐ型の基板（１）との間の接合容量であ
る。その他は、第１図と同じである。通常、キャパシタ
容量（10）に対する接合容量（11）の比は約２割であ
る。
圧）に接続される。1Tr−1C型セルは、第２のソース・
ドレイン領域（４）と電気的に接続されている。ストレ
ージノード（７）の反転層に電荷を蓄積するため、等価
回路は第２図の様になる。図中、（10）はストレージノ
ード（７）、セルプレート（８）および酸化膜（９）か
らなるキャパシタ容量、（11）は反転層からなるストレ
ージノード（７）並びにｎ型の第２のソース・ドレイン
領域（４）とｐ型の基板（１）との間の接合容量であ
る。その他は、第１図と同じである。通常、キャパシタ
容量（10）に対する接合容量（11）の比は約２割であ
る。
さて、ダイナミツクRAMの大容量化とともに、セル面積
は、縮小し、キャパシタ容量（10）および接合容量（1
1）からなる蓄積容量は減少する。これに対して、蓄積
容量を確保するために、セルプレート下の酸化膜を薄膜
にする試みがなされている。しかし、その薄膜化ととも
に、その耐圧は減小し、信頼性の低下をまねている。こ
の改善策として、セルプレート（８）の電位をストレー
ジノード（７）に書込まれる電位の半分にするという手
段がある。この場合、酸化膜（９）に加わる電圧が半分
になりその耐圧は大きく改善されることになる。
は、縮小し、キャパシタ容量（10）および接合容量（1
1）からなる蓄積容量は減少する。これに対して、蓄積
容量を確保するために、セルプレート下の酸化膜を薄膜
にする試みがなされている。しかし、その薄膜化ととも
に、その耐圧は減小し、信頼性の低下をまねている。こ
の改善策として、セルプレート（８）の電位をストレー
ジノード（７）に書込まれる電位の半分にするという手
段がある。この場合、酸化膜（９）に加わる電圧が半分
になりその耐圧は大きく改善されることになる。
しかしながら、電源電圧が5V単一のダイナミツクRAMの
場合、書込み電圧の半分の電位である中間電位を実現す
る手段として、第３図に示されるように電源電位Vccが
印加されるノードと接地電位が印加されるノードとの間
に接続された負荷素子（12）および（13）を有し、この
負荷素子（12）と（13）との接続点である中間電位出力
ノードから上記中間電位を出力する中間電位発生手段が
あり、この例として第４図に示すようなMOSトランジス
タ（14）のチャネル抵抗による抵抗分割を用いた例があ
るが、上記電源電位Vccが印加されるノードから負荷素
子（12）および（13）を介し接地電位が印加されるノー
ドへ貫通電流が流れており、ダイナミックRAMのスタン
バイ電流を小さくするために、上記負荷素子（12）およ
び（13）の抵抗値を大きくして上記貫通電流を小さくし
ている。
場合、書込み電圧の半分の電位である中間電位を実現す
る手段として、第３図に示されるように電源電位Vccが
印加されるノードと接地電位が印加されるノードとの間
に接続された負荷素子（12）および（13）を有し、この
負荷素子（12）と（13）との接続点である中間電位出力
ノードから上記中間電位を出力する中間電位発生手段が
あり、この例として第４図に示すようなMOSトランジス
タ（14）のチャネル抵抗による抵抗分割を用いた例があ
るが、上記電源電位Vccが印加されるノードから負荷素
子（12）および（13）を介し接地電位が印加されるノー
ドへ貫通電流が流れており、ダイナミックRAMのスタン
バイ電流を小さくするために、上記負荷素子（12）およ
び（13）の抵抗値を大きくして上記貫通電流を小さくし
ている。
近年、主流となつている基板電圧をチツプの内部で発生
するダイナミツクRAMの場合、セルプレートが接地電位
が印加されるノードや電源電位が印加されるノードに高
抵抗の負荷素子（12）や（13）を介して接続されるとき
メモリセル情報を損失しまう欠点がある。
するダイナミツクRAMの場合、セルプレートが接地電位
が印加されるノードや電源電位が印加されるノードに高
抵抗の負荷素子（12）や（13）を介して接続されるとき
メモリセル情報を損失しまう欠点がある。
以下、上記欠点について詳しく説明する。
通常、基板電圧は、第５図に示すチヤージポンプ回路が
発生している。図中（15）は、MOSトランジスタ、（1
6）は容量、（17）は発振器、VBBは基板電圧を示してい
る。チヤージポンプ回路は、既成概念である故、詳しい
説明は省略するが、この回路で作られる負の基板電位V
BBは、外部電源で作られる電圧と異り、言わば電気的に
フローテイングで、容量結合等により、変動を受けやす
い。
発生している。図中（15）は、MOSトランジスタ、（1
6）は容量、（17）は発振器、VBBは基板電圧を示してい
る。チヤージポンプ回路は、既成概念である故、詳しい
説明は省略するが、この回路で作られる負の基板電位V
BBは、外部電源で作られる電圧と異り、言わば電気的に
フローテイングで、容量結合等により、変動を受けやす
い。
ダイナミツクRAMの動作は、言わば充放電の繰り返しで
あり、多数のトランジスタに付随する接合容量を一度
に、充放電する特、基板電位は、その接合容量の容量結
合で、変動する。
あり、多数のトランジスタに付随する接合容量を一度
に、充放電する特、基板電位は、その接合容量の容量結
合で、変動する。
第６図は、ダイナミツクRAM動作中の基板電位の代表的
波形図を示している。図中、WLは、ワード線信号、SEは
センス信号、VBBは基板電圧を示している。
波形図を示している。図中、WLは、ワード線信号、SEは
センス信号、VBBは基板電圧を示している。
外部▲▼信号立下り後、アード線WLが立上り、メ
モリセルの情報がヒツト線に伝わる。この後、センス信
号SEが立上り、ビツト線をセンスする。この時、通常の
ダイナミツクRAMでは、全ビツト線が一度にセンスされ
ため、それに付随する大きな接合容量の電荷が放電さ
れ、その容量結合で基板電位VBBは負電位の方向に変動
を受ける。次に外部▲▼信号が立上ると、ワード
線WLが、立下り、その後、ビツト線が全てプリチヤージ
される。この時、基板電位は逆に、正電位の方向に変動
を受ける。
モリセルの情報がヒツト線に伝わる。この後、センス信
号SEが立上り、ビツト線をセンスする。この時、通常の
ダイナミツクRAMでは、全ビツト線が一度にセンスされ
ため、それに付随する大きな接合容量の電荷が放電さ
れ、その容量結合で基板電位VBBは負電位の方向に変動
を受ける。次に外部▲▼信号が立上ると、ワード
線WLが、立下り、その後、ビツト線が全てプリチヤージ
される。この時、基板電位は逆に、正電位の方向に変動
を受ける。
第７図は、メモリセル部の電子に対するポテンシヤル準
位を示している。SNは、ストレージノード、WLはワード
線、BLはビツト線を示す。まず、変動前について説明す
る。図中Ｌは、低レベルの電位が書込まれた場合で、そ
の線まで、電子が詰つている状態を示す。Ｈは、高レベ
ルの電位が書込まれた場合で、やはり、その線まで、電
子が詰つている状態を示す。そして、L,H状態の差が、
蓄積電荷量に相当する。ワード線WLのONは、ワード線が
開いている時で、ストレジノードに書込まれる高レベル
（Ｈ）まで、ポテンシヤルが、下ることが可能である。
一方、OFFは、ワード線が閉じている時で、ストレージ
ノードとビツト線をしや断している。
位を示している。SNは、ストレージノード、WLはワード
線、BLはビツト線を示す。まず、変動前について説明す
る。図中Ｌは、低レベルの電位が書込まれた場合で、そ
の線まで、電子が詰つている状態を示す。Ｈは、高レベ
ルの電位が書込まれた場合で、やはり、その線まで、電
子が詰つている状態を示す。そして、L,H状態の差が、
蓄積電荷量に相当する。ワード線WLのONは、ワード線が
開いている時で、ストレジノードに書込まれる高レベル
（Ｈ）まで、ポテンシヤルが、下ることが可能である。
一方、OFFは、ワード線が閉じている時で、ストレージ
ノードとビツト線をしや断している。
今、ビツト線がセンスされて、低又は高レベルの信号
が、ストレージノードに蓄積されて、ワード線が閉じた
時、基板電位は、正電位へ変動するため、ストレージノ
ードの電位も、基板の変動電圧を第２図に示される接合
容量（11）と、キャパシタ容量（10）の容量分割しただ
け、正電位へ変動する。この状態は第７図の変動後で示
す様に、低，高レベル共に、ポテンシヤルが下ることに
なる。そして、次のサイクルで、ワード線が立上る時、
ワード線のポテンシヤルは、変動前の高レベル（Ｈ）ま
でしか下らない故、変動後の読み出し電荷量は、ハツチ
ングで示す様に、減少する。この減少は、当然基板電位
の変動が大きいほど大きい。基板電位の変動の大きさ
は、容量結合を生じる接合容量と、基板自体の接地電位
が印加される接地配線間や電源電位が印加される電源配
線間浮遊容量に依存する。即ち、その浮遊容量が大きい
ほど、基板電位の変動は小さくなる。そして基板自体の
持つ浮遊容量は、接地電位や電源電位が印加されるソー
ス・ドレイン領域と基板（１）との接合容量と、ビット
線（３）が接続された第１のソース・ドレイン領域
（２）と基板（１）の接合容量とビット線（３）と上記
接地配線の容量との和となる基板（１）と上記接地配線
間の容量と、ストレージノード（７）並びにこれと電気
的に接続された第２のソース・ドレイン領域（４）と基
板（１）の接合容量とストレージノード（７）と上記接
地配線の容量との和となる基板（１）と上記接地配線の
容量とを合わせた総容量である。その中で、大容量メモ
リでは、ストレージノード（７）並びにこれと電気的に
接続された第２のソース・ドレイン領域（４）と基板
（１）の接合容量と、ストレージノード（７）と接地配
線の容量との和となる基板（１）と上記接地配線間の容
量が占める割合が、約半分と大きい。
が、ストレージノードに蓄積されて、ワード線が閉じた
時、基板電位は、正電位へ変動するため、ストレージノ
ードの電位も、基板の変動電圧を第２図に示される接合
容量（11）と、キャパシタ容量（10）の容量分割しただ
け、正電位へ変動する。この状態は第７図の変動後で示
す様に、低，高レベル共に、ポテンシヤルが下ることに
なる。そして、次のサイクルで、ワード線が立上る時、
ワード線のポテンシヤルは、変動前の高レベル（Ｈ）ま
でしか下らない故、変動後の読み出し電荷量は、ハツチ
ングで示す様に、減少する。この減少は、当然基板電位
の変動が大きいほど大きい。基板電位の変動の大きさ
は、容量結合を生じる接合容量と、基板自体の接地電位
が印加される接地配線間や電源電位が印加される電源配
線間浮遊容量に依存する。即ち、その浮遊容量が大きい
ほど、基板電位の変動は小さくなる。そして基板自体の
持つ浮遊容量は、接地電位や電源電位が印加されるソー
ス・ドレイン領域と基板（１）との接合容量と、ビット
線（３）が接続された第１のソース・ドレイン領域
（２）と基板（１）の接合容量とビット線（３）と上記
接地配線の容量との和となる基板（１）と上記接地配線
間の容量と、ストレージノード（７）並びにこれと電気
的に接続された第２のソース・ドレイン領域（４）と基
板（１）の接合容量とストレージノード（７）と上記接
地配線の容量との和となる基板（１）と上記接地配線の
容量とを合わせた総容量である。その中で、大容量メモ
リでは、ストレージノード（７）並びにこれと電気的に
接続された第２のソース・ドレイン領域（４）と基板
（１）の接合容量と、ストレージノード（７）と接地配
線の容量との和となる基板（１）と上記接地配線間の容
量が占める割合が、約半分と大きい。
第２図のメモリセル等価回路で示す様に、ストレージノ
ード（７）並びにこれと電気的に接続された第２のソー
ス・ドレイン領域（４）と基板（１）の接合容量と、ス
トレージノード（７）と接地配線の容量との和となる基
板（１）と上記接地配線間のメモリセル１個当りの容量
は、接合容量（11）とキャパシタ容量（10）の直列和で
あるが、接合容量（11）は、キャパシタ容量（10）の２
割程度であるので、ほぼ接合容量（11）に等しくなる。
しかし、上記のように書き込み電圧の半分の電位である
中間電位をセルプレートに印加する場合、セルプレート
は高抵抗値の負荷素子（13）を介して接地電位が印加さ
れる接地配線に接続されているので、ストレージノード
（７）と接地配線との間の容量が小さくなり、ストレー
ジノード（７）並びにこれと電気的に接続された第２の
ソース・ドレイン領域（４）と基板（１）の接合容量
と、ストレージノード（７）と接地配線の容量との和と
なる基板（１）と上記接地配線間との容量が減少する。
ード（７）並びにこれと電気的に接続された第２のソー
ス・ドレイン領域（４）と基板（１）の接合容量と、ス
トレージノード（７）と接地配線の容量との和となる基
板（１）と上記接地配線間のメモリセル１個当りの容量
は、接合容量（11）とキャパシタ容量（10）の直列和で
あるが、接合容量（11）は、キャパシタ容量（10）の２
割程度であるので、ほぼ接合容量（11）に等しくなる。
しかし、上記のように書き込み電圧の半分の電位である
中間電位をセルプレートに印加する場合、セルプレート
は高抵抗値の負荷素子（13）を介して接地電位が印加さ
れる接地配線に接続されているので、ストレージノード
（７）と接地配線との間の容量が小さくなり、ストレー
ジノード（７）並びにこれと電気的に接続された第２の
ソース・ドレイン領域（４）と基板（１）の接合容量
と、ストレージノード（７）と接地配線の容量との和と
なる基板（１）と上記接地配線間との容量が減少する。
これにより、基板自体の浮遊容量は、減少し、ビツト線
の充放電による基板電位の変動は大きくなる。そしてそ
の変動の大きさは、２〜８倍にも達することがある。
の充放電による基板電位の変動は大きくなる。そしてそ
の変動の大きさは、２〜８倍にも達することがある。
以上の原因で、基板電位発生回路を内蔵し書込み電圧の
半分の電圧をセルプレートに印加する場合は、蓄積電荷
量を損失し、ダイナミツクRAMの動作マージンを減少さ
せる欠点があつた。
半分の電圧をセルプレートに印加する場合は、蓄積電荷
量を損失し、ダイナミツクRAMの動作マージンを減少さ
せる欠点があつた。
本発明は、上記のような従来のものの欠点を除去するた
めになされたもので、書込み電圧の半分の電位である中
間電位を中間電位発生手段によりセルプレートに印加し
ても、蓄積電荷量を損失せずに、ゲート酸化膜の耐圧を
向上できるダイナミツクRAMを提供することを目的とし
ている。
めになされたもので、書込み電圧の半分の電位である中
間電位を中間電位発生手段によりセルプレートに印加し
ても、蓄積電荷量を損失せずに、ゲート酸化膜の耐圧を
向上できるダイナミツクRAMを提供することを目的とし
ている。
その手段として基板（１）の電位を外部から与えられ、
変動がほとんど無い安定した接地電位にしたものであ
る。
変動がほとんど無い安定した接地電位にしたものであ
る。
以下、本発明の一実施例について説明する。第８図は、
本発明の一実施例で、図中の番号は、第2,8図と同等で
ある。セレプレートは、負荷素子（12）および（13）を
有した中間電位発生手段により書き込み電圧の半分の電
位である中間電位が与えられ、基板（１）の電位は接地
電位に固定されている。
本発明の一実施例で、図中の番号は、第2,8図と同等で
ある。セレプレートは、負荷素子（12）および（13）を
有した中間電位発生手段により書き込み電圧の半分の電
位である中間電位が与えられ、基板（１）の電位は接地
電位に固定されている。
基板が、接地電位に固定されているので、基板電位の変
動はない。従つて、蓄積電荷量の損失はなく、セルプレ
ートの電位は、書き込み電圧の半分であるので、酸化膜
の耐圧を増大するダイナミツクRAMを実現することがで
きる。
動はない。従つて、蓄積電荷量の損失はなく、セルプレ
ートの電位は、書き込み電圧の半分であるので、酸化膜
の耐圧を増大するダイナミツクRAMを実現することがで
きる。
通常のダイナミツムRAMは負のスパイク電圧、負の入力
電圧に起因した周辺回路からメモリセルへの電子の注入
を防ぐために、拡散層に対する逆バイアス電圧を例えば
ｐ型半導体基板では第５図に示すようなチャージポンプ
回路により基板に与えている。基板を接地電位に固定す
る場合、電子の注入のおそれがあるが、その様な電子は
基板深くを伝わるため、第９図に示す実施例の様に基板
自体に電子を対する再結合中心の多い材質例えばP+層
（19）を使用し、エピタキシヤル等でP-層（18）を成長
させ表面に素子領域を作れば、電子注入の問題は解消さ
れる。
電圧に起因した周辺回路からメモリセルへの電子の注入
を防ぐために、拡散層に対する逆バイアス電圧を例えば
ｐ型半導体基板では第５図に示すようなチャージポンプ
回路により基板に与えている。基板を接地電位に固定す
る場合、電子の注入のおそれがあるが、その様な電子は
基板深くを伝わるため、第９図に示す実施例の様に基板
自体に電子を対する再結合中心の多い材質例えばP+層
（19）を使用し、エピタキシヤル等でP-層（18）を成長
させ表面に素子領域を作れば、電子注入の問題は解消さ
れる。
以上の様に、本発明によれば基板を安定した電位にした
ので、セルプレートの電位を書込み電圧の半分にしても
基板電位の変動による蓄積電荷量の損失はなく、セルプ
レートとストレージノードとの間の酸化膜の耐圧が増大
し、信頼性や動作マージンの大きいダイナミツクRAMを
実現することができる。
ので、セルプレートの電位を書込み電圧の半分にしても
基板電位の変動による蓄積電荷量の損失はなく、セルプ
レートとストレージノードとの間の酸化膜の耐圧が増大
し、信頼性や動作マージンの大きいダイナミツクRAMを
実現することができる。
第１図は従来の１トランジスタ１キヤパシタ型セルの断
面図、第２図は従来技術であるセルプレート電位を接地
電位にした場合のメモリセル部等価回路、第３図、及び
第４図は従来の書込み電圧の半分の電圧を出力する電源
を実現するための中間電位発生手段を示す具体的回路、
第５図は従来からのチヤージポンプ回路、第６図は基板
電位の変動を説明する波形図、第７図は基板電位の変動
がある時の蓄積電荷の損失を説明する電子に対するポテ
ンシヤル図、第８図は本発明の一実施例である書込み電
圧の半分の電圧をセルプレートに印加すると共に基板電
位を接地電位にした場合の１トランジスタ１キヤパシタ
型セルの断面図、第９図は本発明の他の実施例であるエ
ピタキシヤル成長させた基板にセルを作つた場合の１ト
ランジスタ１ヰヤパシタ型セルの断面図である。 図中、（１）はｐ型の半導体基板、（２）はｎ型の第１
ソーソ・ドレイン領域、（３）はビット線、（４）はｎ
型の第２のソース・ドレイン領域、（５）はゲート電
極、（６）はゲート酸化膜、（７）はストレージノー
ド、（８）はセルプレート、（９）は酸化膜、（10）は
キャパシタ容量、（11）は接合容量、（12）および（1
3）は負荷素子、（14）はMOSトランジスタ、（18）はエ
ピタキシャル成長したP-層、（19）はP+基板である。 なお、図中同一符号は同一または相当部分を示す。
面図、第２図は従来技術であるセルプレート電位を接地
電位にした場合のメモリセル部等価回路、第３図、及び
第４図は従来の書込み電圧の半分の電圧を出力する電源
を実現するための中間電位発生手段を示す具体的回路、
第５図は従来からのチヤージポンプ回路、第６図は基板
電位の変動を説明する波形図、第７図は基板電位の変動
がある時の蓄積電荷の損失を説明する電子に対するポテ
ンシヤル図、第８図は本発明の一実施例である書込み電
圧の半分の電圧をセルプレートに印加すると共に基板電
位を接地電位にした場合の１トランジスタ１キヤパシタ
型セルの断面図、第９図は本発明の他の実施例であるエ
ピタキシヤル成長させた基板にセルを作つた場合の１ト
ランジスタ１ヰヤパシタ型セルの断面図である。 図中、（１）はｐ型の半導体基板、（２）はｎ型の第１
ソーソ・ドレイン領域、（３）はビット線、（４）はｎ
型の第２のソース・ドレイン領域、（５）はゲート電
極、（６）はゲート酸化膜、（７）はストレージノー
ド、（８）はセルプレート、（９）は酸化膜、（10）は
キャパシタ容量、（11）は接合容量、（12）および（1
3）は負荷素子、（14）はMOSトランジスタ、（18）はエ
ピタキシャル成長したP-層、（19）はP+基板である。 なお、図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉原 務 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 熊野谷 正樹 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 日高 秀人 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 堂阪 勝己 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭50−125684（ＪＰ，Ａ) 特開 昭58−94190（ＪＰ，Ａ)
Claims (2)
- 【請求項１】接地電位が印加されるｐ型の半導体基板、 この半導体基板の主表面に形成され、ビット線に接続さ
れるｎ型の第１のソース・ドレイン領域と、上記半導体
基板の主表面に、上記第１のソース・ドレイン領域と離
隔して形成されるｎ型の第２のソース・ドレイン領域
と、上記半導体基板における上記第１のソース・ドレイ
ン領域と上記第２のソース・ドレイン領域との間の表面
上にゲート酸化膜を介して設けられ、ワード線に接続さ
れるゲート電極とを有し、メモリセルを構成するｎチャ
ネルMOSトランジスタ、 上記電源電位と上記接地電位との中間電位を出力する中
間電位発生手段、 上記第２のソース・ドレイン領域と電気的に接続された
ストレージノードおよびこのストレージノードと酸化膜
を介して対向配置され、上記中間電位発生手段からの中
間電位が印加されるセルプレートとを有し、上記メモリ
セルを構成するキャパシタを備えたダイナミックメモリ
装置。 - 【請求項２】半導体基板は主表面に形成された素子形成
領域と、この素子形成領域の下に位置し、上記素子形成
領域より電子に対する再結合中心の多い領域とを有した
ことを特徴とする特許請求の範囲第１項記載のダイナミ
ックメモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183074A JPH0782753B2 (ja) | 1984-08-31 | 1984-08-31 | ダイナミックメモリ装置 |
| DE19853530777 DE3530777A1 (de) | 1984-08-31 | 1985-08-28 | Dynamische speichervorrichtung |
| US06/771,023 US4712123A (en) | 1984-08-31 | 1985-08-30 | Dynamic memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183074A JPH0782753B2 (ja) | 1984-08-31 | 1984-08-31 | ダイナミックメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6161293A JPS6161293A (ja) | 1986-03-29 |
| JPH0782753B2 true JPH0782753B2 (ja) | 1995-09-06 |
Family
ID=16129293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59183074A Expired - Lifetime JPH0782753B2 (ja) | 1984-08-31 | 1984-08-31 | ダイナミックメモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4712123A (ja) |
| JP (1) | JPH0782753B2 (ja) |
| DE (1) | DE3530777A1 (ja) |
Families Citing this family (4)
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|---|---|---|---|---|
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| JPH0262073A (ja) * | 1988-08-26 | 1990-03-01 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH02214323A (ja) * | 1989-02-15 | 1990-08-27 | Mitsubishi Electric Corp | 適応型ハイパスフィルタ |
| US5554883A (en) * | 1990-04-28 | 1996-09-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method therefor |
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|---|---|---|---|---|
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| JPS50125684A (ja) * | 1974-03-20 | 1975-10-02 | ||
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| GB2007430B (en) * | 1977-11-03 | 1982-03-03 | Western Electric Co | Semicinductor device and fabrication method |
| JPS5894190A (ja) * | 1981-11-27 | 1983-06-04 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクメモリ |
| JPS59117258A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Ltd | 半導体装置の製造方法 |
-
1984
- 1984-08-31 JP JP59183074A patent/JPH0782753B2/ja not_active Expired - Lifetime
-
1985
- 1985-08-28 DE DE19853530777 patent/DE3530777A1/de not_active Withdrawn
- 1985-08-30 US US06/771,023 patent/US4712123A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6161293A (ja) | 1986-03-29 |
| US4712123A (en) | 1987-12-08 |
| DE3530777A1 (de) | 1986-03-13 |
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Legal Events
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |