JPS6161293A - ダイナミツクメモリ装置 - Google Patents
ダイナミツクメモリ装置Info
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- JPS6161293A JPS6161293A JP59183074A JP18307484A JPS6161293A JP S6161293 A JPS6161293 A JP S6161293A JP 59183074 A JP59183074 A JP 59183074A JP 18307484 A JP18307484 A JP 18307484A JP S6161293 A JPS6161293 A JP S6161293A
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- Japan
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕 ′
本発明は、ダイナミックメモリ装置に関し特にダイナミ
ックＭＯ８ＲＡＭのメモリセルプレートと基板電位に関
するものである。
ックＭＯ８ＲＡＭのメモリセルプレートと基板電位に関
するものである。
従来より、ダイナミックＭＯＳ ＲＡＭ ｌこは、高集
積可能な１トランジスタ、１キヤパシター（以下１Ｔｒ
−１０と称する）型セルが多用されている。第１図に
、その代表的断面図を示す０図中、（１）は、ビット線
電極、（２）はワード線電極、（３）はセｌレプレート
電極、（４）は拡散層、（５） 、 （６）は酸化膜、
（７）はストレージノード、（８）は基板である。（１
） ＋ （２） ｌ （４） ｔ（６）で、ＭＯＳ）ラ
ンジスタを（３） ｔ （ａ） ＊ （７）でＭＯ８容
量を構成している。
積可能な１トランジスタ、１キヤパシター（以下１Ｔｒ
−１０と称する）型セルが多用されている。第１図に
、その代表的断面図を示す０図中、（１）は、ビット線
電極、（２）はワード線電極、（３）はセｌレプレート
電極、（４）は拡散層、（５） 、 （６）は酸化膜、
（７）はストレージノード、（８）は基板である。（１
） ＋ （２） ｌ （４） ｔ（６）で、ＭＯＳ）ラ
ンジスタを（３） ｔ （ａ） ＊ （７）でＭＯ８容
量を構成している。
通常、セルプレート電極は、ＧＮＤ（又は電源電圧）Ｉ
こ接続される。Ｉ Ｔｒ −Ｉ Ｃ型セルは、ストレー
ジノード（７）の反転層に電荷を蓄積するため島等価回
路は第２図の様になる。図中、（９）はＭＯ８容量、α
Ｏは反転層と基板（８）間の接合容量である。−ｆ：、
の他は、第１図と同じである。通常、ＭＯ８容量（９）
に対。
こ接続される。Ｉ Ｔｒ −Ｉ Ｃ型セルは、ストレー
ジノード（７）の反転層に電荷を蓄積するため島等価回
路は第２図の様になる。図中、（９）はＭＯ８容量、α
Ｏは反転層と基板（８）間の接合容量である。−ｆ：、
の他は、第１図と同じである。通常、ＭＯ８容量（９）
に対。
する接合容量００の比は約２割である。
さて、ダイナミックＲＡＭの大容量化と伴に、セル面積
は、縮小し、ＭＯ８容ｉ （９） 、 （１（Ｉは減少
する。
は、縮小し、ＭＯ８容ｉ （９） 、 （１（Ｉは減少
する。
これに対して）蓄積容量を確保するために、セルプレー
ト下の酸化膜を薄膜にする試みがなされている。しかし
、その薄膜化と伴に、その耐圧は減小し、信頼性の低下
をまねている。この改善策として、セルプレート（３）
の電位をストレージノード（７）に書込まれる電位の半
分にするという手段がある。この場合、ゲート酸化膜（
６）に加わる電圧が半分（こなりその耐圧は大きく改善
されることになる。
ト下の酸化膜を薄膜にする試みがなされている。しかし
、その薄膜化と伴に、その耐圧は減小し、信頼性の低下
をまねている。この改善策として、セルプレート（３）
の電位をストレージノード（７）に書込まれる電位の半
分にするという手段がある。この場合、ゲート酸化膜（
６）に加わる電圧が半分（こなりその耐圧は大きく改善
されることになる。
しかしながら、電源電°圧が５ｖ単一のダイナミックＲ
ＡＭの場合、書込み電圧の半分の電位を実現する手段と
して、第８図に示される抵抗分割や、第４図に示される
ＭＯＳ ）ランジスタ分害Ｍ等があるが、いずれも、ダ
イナミックＲＡＭのスタンドパイ電流の制限や、トラン
ジスタサイズの制限から、出力抵抗は、必然的に高くな
る。
ＡＭの場合、書込み電圧の半分の電位を実現する手段と
して、第８図に示される抵抗分割や、第４図に示される
ＭＯＳ ）ランジスタ分害Ｍ等があるが、いずれも、ダ
イナミックＲＡＭのスタンドパイ電流の制限や、トラン
ジスタサイズの制限から、出力抵抗は、必然的に高くな
る。
近年、主流となっている基板電圧をチップの内部で発生
するダイナミックＲＡＭの場合、セルプレートがＧＮＤ
や、電源に対して電気的に高抵抗になる時、メモリセル
情報を損失しまう欠点がある。
するダイナミックＲＡＭの場合、セルプレートがＧＮＤ
や、電源に対して電気的に高抵抗になる時、メモリセル
情報を損失しまう欠点がある。
以下、上記欠点について詳しく説明する。
通常、基板電圧は、第６図に示すチャージポンプ回路が
発生している０図中θ→は、ＭＯＳトランジスタ、（２
）は容量、Ｑ・は発振器、ＶＢＢは基板電圧を示してい
る。チャージポンプ回路は、既成概念である故、詳しい
説明は省略するが、この回路で作られる電圧’／ＢＢは
、外部電源で作られる電圧と異り、言わば電気的にフロ
ーティングで、容量結合等により、変動を受けやすい。
発生している０図中θ→は、ＭＯＳトランジスタ、（２
）は容量、Ｑ・は発振器、ＶＢＢは基板電圧を示してい
る。チャージポンプ回路は、既成概念である故、詳しい
説明は省略するが、この回路で作られる電圧’／ＢＢは
、外部電源で作られる電圧と異り、言わば電気的にフロ
ーティングで、容量結合等により、変動を受けやすい。
ダイナミックＲＡＭの動作は、言わば充放電の繰り返え
しであり、多数のトランジスタに付随する接合容量を一
度に、充放電する時、基板電位は、その接合容量の容量
結合で、変動する。
しであり、多数のトランジスタに付随する接合容量を一
度に、充放電する時、基板電位は、その接合容量の容量
結合で、変動する。
第６図は、ダイナミックＲＡＭ動作中の基板電位の代表
的波形図を示している６図中、ＷＬは、ワード線信号Ｂ
Ｅは、センス信号、ＶＢＢは基板電圧を示している。
的波形図を示している６図中、ＷＬは、ワード線信号Ｂ
Ｅは、センス信号、ＶＢＢは基板電圧を示している。
外部π肩信号立下り後、ワード線ＷＬが立上り、メモリ
七ルの情報がビット線に伝わる。この後、センス信号Ｂ
Ｅが立上り、ビット線をセンスする。
七ルの情報がビット線に伝わる。この後、センス信号Ｂ
Ｅが立上り、ビット線をセンスする。
この時、通常のダイナミックＲＡＭでは、全ビット線が
一度にセンスされるｔこめ、それに付随する大きな接合
容量の電荷が放電され、その容量結合で、基板電位ＶＢ
Ｂは負電位の方向（こ変動を受ける。次；こ外部孔Ａｓ
信号が立上ると、ワード線ＷＬが、立下り、その後、ビ
ット線が全てプリチャージされろ、この時、基板電位は
逆に、正電位の方向に変動を受ける。
一度にセンスされるｔこめ、それに付随する大きな接合
容量の電荷が放電され、その容量結合で、基板電位ＶＢ
Ｂは負電位の方向（こ変動を受ける。次；こ外部孔Ａｓ
信号が立上ると、ワード線ＷＬが、立下り、その後、ビ
ット線が全てプリチャージされろ、この時、基板電位は
逆に、正電位の方向に変動を受ける。
第７図は、メモリ七ル部の電子に対するポテンシャル準
位を示している。８Ｎは、ストレージノード、ＷＬはワ
ード線、ＢＬはビット線を示す。
位を示している。８Ｎは、ストレージノード、ＷＬはワ
ード線、ＢＬはビット線を示す。
まず、変動前について説明する図中りは、低レベルの電
位が書込まれた場合で、その線まで、電子が詰っている
状態を示す。Ｈは、高レベルの電位が書込まれた場合で
、やはり、その線まで、電子が詰っている状態を示す、
そして、Ｌ、Ｈ状態の差が、蓄積電荷量に相等する。Ｗ
ＬのＯＮは、ワード線が開いている時で、ストレジノー
ドに書込まれる高レベル但）まで、ボテンシャルが、下
ることが可能である。一方、ＯＦＦは、ワード線が閉じ
ている時で、ストレージノードとビット線をしゃ断して
いる。
位が書込まれた場合で、その線まで、電子が詰っている
状態を示す。Ｈは、高レベルの電位が書込まれた場合で
、やはり、その線まで、電子が詰っている状態を示す、
そして、Ｌ、Ｈ状態の差が、蓄積電荷量に相等する。Ｗ
ＬのＯＮは、ワード線が開いている時で、ストレジノー
ドに書込まれる高レベル但）まで、ボテンシャルが、下
ることが可能である。一方、ＯＦＦは、ワード線が閉じ
ている時で、ストレージノードとビット線をしゃ断して
いる。
今、ヒツト線がセンスされて、低又は高レベルの信号が
、ストレージノードに蓄積されて、ワード線が閉じた時
、基板電位は、正電位へ変動するため、ストレージノー
ドの電位も、基板の変動電圧を第２図に示される接合容
量顛と、ｂｉｏｓ容量（９）の容量分割しただけ、正電
位へ変動する。この状態は第７図の変動後で示す様に、
低、高レベル共に、ポテンシャルが下ることになる。そ
して、次のサイクルで、ワード線が立上る時、ワード線
のポテンシャ／しは、変動前の高しペ／Ｌ／（Ｈ）まで
しか下らない故、変動後の読み出し電荷量は、スツチン
グで示す様に、減少する。この減少は１当然基板型位の
変動が大きい＃１ど大きい。基板電位の変動の大きさは
、容量結合を生じろ接合容量と、基板自体のＧＮＤ間や
電源間浮遊容量に依存する。即ち、その浮遊容量が大き
いほど、基板電位の変動は小さくなる。そして基板自体
の持つ浮遊容量は、ＧＮＤ線、電源線の拡散層の接合容
量、ビット線の接合容量を介したＧＮＤ間の容量、スト
レージノードの接合容量を介したＧＮＤ間の容量の総和
である。
、ストレージノードに蓄積されて、ワード線が閉じた時
、基板電位は、正電位へ変動するため、ストレージノー
ドの電位も、基板の変動電圧を第２図に示される接合容
量顛と、ｂｉｏｓ容量（９）の容量分割しただけ、正電
位へ変動する。この状態は第７図の変動後で示す様に、
低、高レベル共に、ポテンシャルが下ることになる。そ
して、次のサイクルで、ワード線が立上る時、ワード線
のポテンシャ／しは、変動前の高しペ／Ｌ／（Ｈ）まで
しか下らない故、変動後の読み出し電荷量は、スツチン
グで示す様に、減少する。この減少は１当然基板型位の
変動が大きい＃１ど大きい。基板電位の変動の大きさは
、容量結合を生じろ接合容量と、基板自体のＧＮＤ間や
電源間浮遊容量に依存する。即ち、その浮遊容量が大き
いほど、基板電位の変動は小さくなる。そして基板自体
の持つ浮遊容量は、ＧＮＤ線、電源線の拡散層の接合容
量、ビット線の接合容量を介したＧＮＤ間の容量、スト
レージノードの接合容量を介したＧＮＤ間の容量の総和
である。
その中で、大容量メモリでは、ストレージノードの接合
容量を介した容量が占める割合が、約半分と太きい。
容量を介した容量が占める割合が、約半分と太きい。
第２図のメモリ七ル等価回路で示す様に、基板のストレ
ージノードの接合容量を介したＧＮＤ間のメモリセル１
個小すの容量は、接合容量ＱＯとＭＯ８容量（９）の直
列和であるが、接合容１Ｑ（Ｉは、ＭＯ８容量（９）の
２割程度であるので、ＧＮＤ間の容量は、はぼ接合容［
０（Ｉに等しくなる。しかし、魯込み電圧の半分の電圧
を、セルプレートに印加する場合、セルプレートが、Ｇ
ＮＤ＋こ対して電気的に、高抵抗になることは既に述べ
た。その場合、実効的をζＧＮＤに対するへＩＯ８容ｆ
ｆｉ （９）の大きさが小さくなりＭＯ８容量（９）が
無視できなくなる。その結果基板のストレージノードの
接合容量を介したＧＮＤ ｆｌｊ （７） ７１モリセ
ｔＶ １個当り容量は、接合容量゛αＯより大きく減少
する。
ージノードの接合容量を介したＧＮＤ間のメモリセル１
個小すの容量は、接合容量ＱＯとＭＯ８容量（９）の直
列和であるが、接合容１Ｑ（Ｉは、ＭＯ８容量（９）の
２割程度であるので、ＧＮＤ間の容量は、はぼ接合容［
０（Ｉに等しくなる。しかし、魯込み電圧の半分の電圧
を、セルプレートに印加する場合、セルプレートが、Ｇ
ＮＤ＋こ対して電気的に、高抵抗になることは既に述べ
た。その場合、実効的をζＧＮＤに対するへＩＯ８容ｆ
ｆｉ （９）の大きさが小さくなりＭＯ８容量（９）が
無視できなくなる。その結果基板のストレージノードの
接合容量を介したＧＮＤ ｆｌｊ （７） ７１モリセ
ｔＶ １個当り容量は、接合容量゛αＯより大きく減少
する。
これにより、基板自体の浮遊容量は・減少し１ビツト線
の充放電による基板電位の変動は大きくなる。そしてそ
の変動の大きさは、２〜８倍にも達することがある。
の充放電による基板電位の変動は大きくなる。そしてそ
の変動の大きさは、２〜８倍にも達することがある。
以上の原因で、基板電位発生回路を内蔵し書込み電圧の
半分の電圧をセルプレートに印加する場合は、蓄積電荷
量を損失し、ダイナミックＲＡＭの動作マージンを減少
させる欠点があった。
半分の電圧をセルプレートに印加する場合は、蓄積電荷
量を損失し、ダイナミックＲＡＭの動作マージンを減少
させる欠点があった。
本発明は、上記のような従来のものの欠点を除去するた
め（こなされたもので、書込み電圧の半分の電圧をセル
プレートに印加しても（蓄積電荷量を損失せずに、ゲー
ト酸化膜の耐圧を向上できるダイナミックＲＡＭを提供
することを目的としている。
め（こなされたもので、書込み電圧の半分の電圧をセル
プレートに印加しても（蓄積電荷量を損失せずに、ゲー
ト酸化膜の耐圧を向上できるダイナミックＲＡＭを提供
することを目的としている。
以下、本発明の一実施例について説明する。第８図は、
本発明の一実施例で、図中の番号は、第２．８図と同等
である。セルプレートは、抵抗（２）。
本発明の一実施例で、図中の番号は、第２．８図と同等
である。セルプレートは、抵抗（２）。
亜により、書込み電圧の半分が与えられ、基板電位（８
）はＧＮＨに固定されている。
）はＧＮＨに固定されている。
基板が、ＧＮＤに固定されているので、基板電位の変動
はない、従って、蓄積電荷量の損失はなく、セルプレー
トの電位は、書き込み電圧の半分であるので、酸化膜の
耐圧を増大するダイナミックＲＡＭを実現することがで
きる。
はない、従って、蓄積電荷量の損失はなく、セルプレー
トの電位は、書き込み電圧の半分であるので、酸化膜の
耐圧を増大するダイナミックＲＡＭを実現することがで
きる。
通常のダイナミックＲＡＭは負のスパイク電圧、負の入
力電圧に起因した周辺回路からメモリ化〜への電子の注
入を防ぐために、拡散層に対する逆バイアス電圧を基板
に与えている。基板をＧＮＤに固定する場合、電子の注
入のおそれがあるが１その様な電子は基板深くを伝わる
ため、第９図に示す実施例の様に基板自体に電子に対す
る再結合中心の多い材質例えばＰ＋層（ト）を使用し、
エピタキシャル等でＰ一層ａηを成長させ表面に素子領
域を作れば、電子注入の問題は解消される。
力電圧に起因した周辺回路からメモリ化〜への電子の注
入を防ぐために、拡散層に対する逆バイアス電圧を基板
に与えている。基板をＧＮＤに固定する場合、電子の注
入のおそれがあるが１その様な電子は基板深くを伝わる
ため、第９図に示す実施例の様に基板自体に電子に対す
る再結合中心の多い材質例えばＰ＋層（ト）を使用し、
エピタキシャル等でＰ一層ａηを成長させ表面に素子領
域を作れば、電子注入の問題は解消される。
又、第８図の実施例では、基板をＧＮＤに接続したが５
ｖ単一電源を限定しなければ、基板電圧を外部電源で与
えても同様の効果があることは言うまでもない。
ｖ単一電源を限定しなければ、基板電圧を外部電源で与
えても同様の効果があることは言うまでもない。
以上の様に、本発明によれば基板を安定した電位にした
ので、セルプレートの電位を書込み電圧の半分にしても
基板電位の変動による蓄積電荷量の損失はなく、ゲート
酸化膜の耐圧が増大し、信頼性や動作マージンの大きい
ダイナミックＲＡＭを実現することができる。
ので、セルプレートの電位を書込み電圧の半分にしても
基板電位の変動による蓄積電荷量の損失はなく、ゲート
酸化膜の耐圧が増大し、信頼性や動作マージンの大きい
ダイナミックＲＡＭを実現することができる。
第１図は従来の１トランジスタｌキヤパシタ型セルの断
面図、第２図は従来技術であるセルプレート電位をＧＮ
Ｄにした場合のメモリ七ル部等価回路、第３図、支び第
４図は従来の書込み電圧の半分の電圧を出力する電源を
実現するための回路、第６図は従来からのチャージポン
プ回路、第６図は基板電位の変動を説明する波形図、第
７図は基板電位の変動がある時の蓄積電荷の損失を説明
する電子に対するポテンシャル図、第８図は本発明の一
実施例である書込み電圧の半分の電圧をセルプレートに
印加すると共に基板電位をＧＮＤにした場合の１トラン
ジスタ１キヤパシタ型セルの断面図、第９図は本発明の
他の実施例であるエピタキシャル成長させた基板にセル
を作った場合の１トランジスタ１キヤパシタ型セルの断
面図である。 図中、（１）はビット線端子、（２）はワード線端子、
（３）はセルフレート端子、（４）はソース・ドレイン
拡散層、（ｓ） 、 （ａ）はゲート酸化膜、（７）は
ストレージノード、（８）は基板、（９）はＭＯ８容量
、αＯは接合容量、ａυ、（２）は抵抗体、α３はＭＯ
Ｓ トランジスタ、αηはエピタキンヤル成長したＰ一
層、（至）はＦ＋Ｍ板を示す。 なお、図中同一符号は同一または相当部分を示す。
面図、第２図は従来技術であるセルプレート電位をＧＮ
Ｄにした場合のメモリ七ル部等価回路、第３図、支び第
４図は従来の書込み電圧の半分の電圧を出力する電源を
実現するための回路、第６図は従来からのチャージポン
プ回路、第６図は基板電位の変動を説明する波形図、第
７図は基板電位の変動がある時の蓄積電荷の損失を説明
する電子に対するポテンシャル図、第８図は本発明の一
実施例である書込み電圧の半分の電圧をセルプレートに
印加すると共に基板電位をＧＮＤにした場合の１トラン
ジスタ１キヤパシタ型セルの断面図、第９図は本発明の
他の実施例であるエピタキシャル成長させた基板にセル
を作った場合の１トランジスタ１キヤパシタ型セルの断
面図である。 図中、（１）はビット線端子、（２）はワード線端子、
（３）はセルフレート端子、（４）はソース・ドレイン
拡散層、（ｓ） 、 （ａ）はゲート酸化膜、（７）は
ストレージノード、（８）は基板、（９）はＭＯ８容量
、αＯは接合容量、ａυ、（２）は抵抗体、α３はＭＯ
Ｓ トランジスタ、αηはエピタキンヤル成長したＰ一
層、（至）はＦ＋Ｍ板を示す。 なお、図中同一符号は同一または相当部分を示す。
Claims (4)
- （１）１Ｔｒ−１Ｃ型ダイナミックメモリセルにおいて
、そのセルプレートに書込み電圧の半分の電圧を与える
と共に、基板に、一定電圧を与えたことを特徴とするダ
イナミックメモリ装置。 - （２）基板に与える一定電圧が外部電源より与えられる
ことを特徴とする特許請求の範囲第１項記載のダイナミ
ックメモリ装置。 - （３）基板に与える一定電圧をＧＮＤにしたことを特徴
とする特許請求の範囲第１項記載のダイナミックメモリ
装置。 - （４）素子領域を除く基板自体を、電子に対する再結合
中心の多い材質にしたことを特徴とする特許請求の範囲
第（３）項記載のダイナミックメモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183074A JPH0782753B2 (ja) | 1984-08-31 | 1984-08-31 | ダイナミックメモリ装置 |
| DE19853530777 DE3530777A1 (de) | 1984-08-31 | 1985-08-28 | Dynamische speichervorrichtung |
| US06/771,023 US4712123A (en) | 1984-08-31 | 1985-08-30 | Dynamic memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183074A JPH0782753B2 (ja) | 1984-08-31 | 1984-08-31 | ダイナミックメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6161293A true JPS6161293A (ja) | 1986-03-29 |
| JPH0782753B2 JPH0782753B2 (ja) | 1995-09-06 |
Family
ID=16129293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59183074A Expired - Lifetime JPH0782753B2 (ja) | 1984-08-31 | 1984-08-31 | ダイナミックメモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4712123A (ja) |
| JP (1) | JPH0782753B2 (ja) |
| DE (1) | DE3530777A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02214323A (ja) * | 1989-02-15 | 1990-08-27 | Mitsubishi Electric Corp | 適応型ハイパスフィルタ |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2655859B2 (ja) * | 1988-02-03 | 1997-09-24 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH0262073A (ja) * | 1988-08-26 | 1990-03-01 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5554883A (en) * | 1990-04-28 | 1996-09-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method therefor |
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| JPS50125684A (ja) * | 1974-03-20 | 1975-10-02 | ||
| JPS5474684A (en) * | 1977-11-03 | 1979-06-14 | Western Electric Co | Nnchannel mos memory |
| JPS5894190A (ja) * | 1981-11-27 | 1983-06-04 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクメモリ |
| JPS59117258A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Ltd | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US424002A (en) * | 1890-03-25 | Fruit-grader | ||
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