JPS6370557A - 半導体メモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、信号増幅機能を有し且つ貯蔵電荷量が大きい
ため、小型化、高集積化しても読、み出し一動作を確実
に行なえる半導体メモリセルに関するものである。

（従来の技術） 高集積半導体メモリ用メモリセルとして１つのトランジ
スタと１つのコンデンサから構成されるメモリセル（以
下ＩＴＩＣセルと略す）は、構成要素が少なく、メモリ
セル面積の微小化が容易なため広く使われている。

ＩＴＩＣセルでは、各メモリセルにあるコンデンサの貯
蔵電荷を直接読み出す形式を取るのが普通である。例え
ば、メモリセルの記憶ノードを書き込み時に０■に設定
する場合を０″書き込み、ｖＳに設定する場合をｌ″書
き込みとすると、メモリセルコンデンサに貯蔵される電
荷量の“０′°、１１１１１間の差は、メモリセル容量
をＣ８とするとＣ８・ｖＳとなる。この場合、センスア
ンプへの出力電圧の′０”、ｕｌｕ間の差は、ビット線
の浮遊容量をＣＢとすると、はぼＣ８・ＶＳ／（ＣＢ　
＋Ｃ８）となる。

一般に、メモリの高集積化は、微細加工によるメモリセ
ルおよび周辺回路の微小化と、１つのワード線またはビ
ット線あたりのメモリセル数の増大を伴って行なわれる
。メモリセルや周辺回路を徴　′小化するためにはトラ
ンジスタの微小化が必要であるが、この場合トランジス
タの耐圧が低下するため、電源電圧の低下が必要である
。メモリセルの微小化はメモリセル容量Ｃ８の減少につ
ながり、１ビツト線当たりのメモリセル数の増大はビッ
ト線の浮遊容量ＣＢの増大につながる。そのため、ＩＴ
、ＩＣセルを用いたメモリを高集積化するとセンスアン
プへの出力電圧は小さくなる。以上の理由のため、従来
のＩＴＩＣセルを用いたメモリセルでは、安定な読み出
し動作と高集積化を両立させることが困難であった。

同様に、高集積半導体メモリ用メモリセルとして３つの
トランジスタから構成されるメモリセル（以下、３Ｔセ
ルという）も使われている。このメモリセルでは、メモ
リセルを構成するトランジスタの浮遊容量に電荷が貯蔵
され、その電荷量がトランジスタ電流を介して読み出さ
れる。そのため、読み出し信号は、−メモリセル中のト
ランジスタにより一段増幅されることになり、メモリセ
ルの大きさやビット線の浮遊容量の影響をほとんど受け
ない。すなわち、３Ｔセルでは、高集積化しても読み出
し信号の低下が小さい。

（発明が解決しようとする問題点） ところが、従来の３Ｔセルでは、電荷をメモリセルを構
成するトランジスタの浮遊容量に貯蔵するため、高集積
化されメモリセル寸法が小さくなると貯蔵電荷量が減り
、電荷保持時間が短くなる、アルファ粒子など放射性粒
子によるソフトエラーが起こり易くなる、などの問題が
生じていた。一般にこの開門は特別な容量を付加するこ
とによりある程度解決できるが、この場合には特別な容
量のための面積分、３Ｔセルの面積が大きくなってしま
う。そのため、従来の３Ｔセルでは、貯蔵電荷量を減少
しないようにすることとメモリセル面積を増やさないよ
うにすることを同時に解決することが困難であった。

本発明の目的は、信号増幅機能を有し且つメモリセル面
積を増やすことなく貯蔵電荷量を・大きくできるため、
小型化、高集積化しても読み出し動作を確実に行なえ、
且つ十分な保持特性が得られる半導体メモリセルを与え
ることである。

（問題点を解決するための手段） 本発明によれば、書き込み用トランジスタ、読み出し用
トランジスタ、信号増幅用トランジスタおよび容量から
なる３トランジスタメモリセルにおいて、前記信号増幅
用トランジスタが半導体基板表面に形成された溝側壁上
のＭＯＳ　トランジスタであることを特徴とする半導体
メモリセルが得られる。

（実施例：構成と動作原理） 以下、本発明の実施例について図面を参照して説明する
。

第１図（ａ）および（ｂ）はそれぞれ本発明の半導体メ
モリセルの一実施例の構造を示す模式的平面図および断
面図で、第１図（ｂ）は第１図（ａ）のＡ−Ａ’で切り
開いた場合の断面図である。本図の１０１はＮ型シリコ
ン結晶基板、１０２はＰ型シリコンエピタキシャル膜、
１０３，１０４，１０５はレーザアニール法などにより
ポリシリコン膜を再結晶化した再結晶シリコン膜で１０
３．１０４はそのＮ型領域、１０５はＰ壁領域、１０６
，１１０゜１１２はゲート酸化膜、１０７，１１１，１
１３は導電体膜、１１４は溝の中に埋め込まれたＮ型ポ
リシリコン、１１５．１１６，１１７は層間絶縁体膜、
１１８はコンタクト孔、１１９は活性領域と素子分離領
域の境界、１２０は溝形成部をそれぞれ示す。なお、第
１図（ａ）の平面図は、わかりにくくなるのを避けるた
め、一部の線を省略して示している。第１図でプライム
を付けた数字で示した部分は、本メモリセルの隣に位置
するメモリセルの対応する各部分を示している。

第２図は第１図の構造に対応する等価回路図である。第
１図の１０３，１０４，１０５，１０６，１０７はＮ型
チャネルＭＯ８ＦＥＴを構成し、第２図の書き込み用ト
ランジスタ２０１と対応する。同じく、第１図の１０８
，１０９，１０２゜１１０．１１１はＮ型チャネルＭＯ
８ＦＥＴを構成し、第２図の読み出し用トランジスタ２
０２と対応する。第１図の１０９．１０１，１０２，１
１２，１１４はＮ型チャネルＭＯ８ＦＥＴを構成し、第
２図の信号増幅用トランジスタ２０３と対応する。第１
図の１０１，１１２，１１４は容量を構成し、第２図の
容量２０４に対応する。第２図の２０５は電源、２０６
は書き込み専用ワード線、２０７は読み出し専用ワード
線、２０８はビット線、をそれぞれ示す。この例では、
電源２０５をＯｖ、各トランジスタ必しきい値電圧を０
．６ｖと仮定する。

第３図は第２図のメモリセルの動作電圧波形の一例を示
す。書き込み動作時には、書き込み専用ワード線２０６
を３ｖにし、ビット線２０８の電圧を書き込む情報に従
い、例えば°′１″１″は３ｖに、゛″０″０″情報ｖ
にする。この時、書き込み用トランジスタ２０１はオン
状態のため、配憶ノード２０９の電位はビット線電圧に
対応し、″１″情報を書き込んだ場合は約２．４ｖに、
１１０１１情報を書き込んだ場合は、約０■になる。

読み出し動作時には、ビット線２０８を例えば３Ｖにプ
リチャージしたのちセンスアンプにつなぎ、読み出し専
用ワード線２０７の電圧を３■にする。

メモリセル（：″０″情報が貯蔵されている゛場合は８
己憶・。

ノード２０９が約Ｏｖのため信号増幅用トランジスタ２
０３はオフ状態にあり、ビット線電圧は約３ｖのままで
ある。メモリセル＋：”１”情報が貯蔵されている場合
は、記憶ノード２０９が約２．４■のため、信号増幅用
トランジスタ２０３はオン状態にあり、ビット線電圧は
Ｏｖまで下がる。この０″、Ｈ１ｌ１間のビット線電圧
変化の差をセンスアンプで感知増幅して、読み出し動作
を行なう。

このように本メモリセルでは信号増幅用トランジスタの
オンオフ状態により読み出し信号を出力するため、ビッ
ト線のプリチャージ電圧程度の読み出し信号電圧を得る
ことができる。読み出し動作中書き込み専用ワード線２
０６の電圧はＯｖに保つので、書き込み用トランジスタ
２０１はオフ状態にあり、記憶ノード２０９に貯蔵され
た電荷は保存される。すなわちメモリセル中の記憶内容
を破壊しないで読み出し動作ができる。

読み出しも書き込みも行なわないで非選択メモリセルで
は両ワード線をＯｖに保つので、メモリセルはビット線
電圧に影響を与えず、またメモリセルに貯蔵された情報
はビット線の影響を受けない。書き込み動作時には、選
択された書き込み専用ワード線につながる全ての書き込
み用トランジスタがオン状態になるため、この書き込み
専用ワード線につながる非選択メモリセルの貯蔵情報が
破壊される可能性がある。このことを避ける為には、書
き込み動作を行なう前に、選択されたメモリセルと同じ
ワード線につながる全てのメモリセルの貯蔵情報を読み
出して一時貯蔵しておき、選択されたメモリセルに情報
を書き込む時にこれらのメモリセルにも一時貯蔵してお
いた情報を再書き込みする必要がある。

（実施例：効果） 本発明のメモリセルでは信号増幅用トランジスタとして
溝側壁上部に形成したＭＯＳＦＥＴを使用し、容量を同
じ溝の側壁下部と底に形成している。そのため、溝１つ
分の面積の中に２つのメモリセルの構成要素を集積する
ことができる。容量の値は、溝を深くすることにより大
きくすることが可能である。第１図の実施例では、書き
込み用トランジスタと読み出し用トランジスタを重ねて
形成することにより、メモリセルの小型化を図っている
。さらに書き込み専用ワード線と書き込み用トランジス
タのゲート電極を同じものとしている、読み出し専用ワ
ード線と読み出し用ＭＯ３ＦＥＴのゲート電極を同じも
のとしている、Ｐ型シリコン基板を電源の配線、ＭＯＳ
ＦＥＴの一方の通電電極そして容量の一方の電極として
いる、など１つの部分にいくつかの役割をもたすことに
より、小型化を図っている。その結果、第１図（ａ）で
示されるように、本実施例のメモリセルは１つのトラン
ジスタと１つの満会の小さい面積の中に収容できる。

第２図で示すように、本発明のメモリセルのような３Ｔ
セルでは、直列接続された読み出し用トランジスタと信
号増幅用トランジスタを流れる電流を検知する。そのた
め、これらのトランジスタの電流駆動能力が読み出し速
度を決定する。高速読み出しができるためには、これら
のトランジスタの電流駆動能力が大きい方がよい。本発
明の半導体メモリセルでは、信号増幅用トランジスタの
チャネル幅が溝の周囲長となるため、その電流駆動能力
を大きくすることが容易である。そのため、本発明の半
導体メモリセルは高速読み出し動作に適している。

（他の実施例） 第４図（ａ）、（ｂ）はそれぞれ本発明の半導体メモリ
セルの他の実施例の構造を示す模式的平面図および断面
図である。本図の例では、第１図の例のＮ型シリコン基
板に相当する領域として、Ｎ型埋め込み領域４２１を使
用している。それ以外の構造は第１図の実施例の場合と
同じで、各部を示す数字の下２桁は第１図のそれと対応
する。第４図の例では読み出し用ＭＯ８ＦＥＴの基板領
域がＰ型基板そのものであり、第１図の例のようにＰ型
エピタキシャル膜でないため、その基板電位を安定に保
つことが容易である。

以上説明の便宜上、第１図、第２図、第３図、第４図に
示される構造、回路構成、動作電圧などの実施例を用い
たが、本発明はこれに限るものではない。トランジスタ
の、種類、導電型、しきい値電圧、電源電圧は他の適当
なものまたは値でも構わない。

本発明のメモリセルを説明する際、便宜上１つのビット
線を用いたメモリセルの実施例を用いたがもちろん本発
明はこれに限るものではない。ビット線な読み出し専用
と書き込み専用に分けることにより、各ビット線の容量
を小さくし高速化を図ることも可能である。

（発明の効果） 以上説明してきたように、本発明のメモリセルは、一段
増幅した信号を出力できるため確実な読み出し動作が行
なえる、電荷貯蔵用の容量を大きくすることが容易なた
め記憶保持特性や耐アルファ粒子特性が良好である、メ
モリセル面積を小さくできる、などの効果を持つ。

【図面の簡単な説明】

第１図（ａ）、（ｂ）は本発明の半導体メモリセルの一
実施例の構造を示すそれぞれ平面図と断面図である。第
２図は第１図の実施例の半導体メモリセルの等価回路図
であり、第３図はその動作電圧波形図である。第４図は
（ａ）、（ｂ）本発明のメモリセルの他の実第１図 （ａ） １０３．１０４：再結晶化シリコン膜（Ｎ型）１０５：
再結晶化ンリコン膜（Ｐ型） ＋０８，１０９：　Ｎ型領域 （ｂ） 第２図 第３図

Claims (1)

【特許請求の範囲】
1. 　書き込み用トランジスタ、読み出し用トランジスタ、
   信号増幅用トランジスタおよび容量からなる３トランジ
   スタメモリセルにおいて、前記信号増幅用トランジスタ
   が半導体基板表面に形成された溝側壁上のＭＯＳトラン
   ジスタであることを特徴とする半導体メモリセル。