KR960006880B1 - 반도체 기억장치 - Google Patents

반도체 기억장치 Download PDF

Info

Publication number
KR960006880B1
KR960006880B1 KR1019910008313A KR910008313A KR960006880B1 KR 960006880 B1 KR960006880 B1 KR 960006880B1 KR 1019910008313 A KR1019910008313 A KR 1019910008313A KR 910008313 A KR910008313 A KR 910008313A KR 960006880 B1 KR960006880 B1 KR 960006880B1
Authority
KR
South Korea
Prior art keywords
storage node
plate electrode
potential
memory device
semiconductor memory
Prior art date
Application number
KR1019910008313A
Other languages
English (en)
Other versions
KR910020912A (ko
Inventor
기요후미 오치이
Original Assignee
가부시키가이샤 도시바
아오이 죠이치
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 도시바, 아오이 죠이치 filed Critical 가부시키가이샤 도시바
Publication of KR910020912A publication Critical patent/KR910020912A/ko
Application granted granted Critical
Publication of KR960006880B1 publication Critical patent/KR960006880B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

내용 없음

Description

[발명의 명칭]
반도체 기억장치
[도면의 간단한 설명]
제1도는 본 발명의 1실시예를 나타낸 등가회로도,
제2도는 제1도의 셀구조를 나타낸 평면도,
제3도는 제2도의 3-3선에 따른 단면도,
제4도는 제1도 내지 제3도의 동작을 설명하기 위해 나타낸 도면,
제5도는 제1도에 도시된 펄스발생회로의 일례를 나타낸 회로구성도,
제6도는 제5도의 동작을 설명하기 위해 나타낸 도면,
제7도는 본 발명의 제2실시예를 나타낸 것으로, 셀구조를 나타낸 평면도,
제8도는 제7도의 8-8선에 따른 단면도,
제9도는 종래의 DRAM의 메모리셀을 나타낸 등가회로도,
제10도는 제9도에 도시된 메모리셀의 구조를 나타낸 평면도,
제1l도는 제10도의 11-11선에 따른 단면도,
제12도는 종래의 주변회로를 포함한 DRAM 을 나타낸 도면,
제13도는 제 12도의 동작을 설명하기 위해 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
BL: 비트선 WL: 워드선
Q1: 선택트랜지스터 SC: 스위치드 캐패시터
SN: 기억노오드 CH: 채널영역
PL: 플레이트 전극 11: 펄스 발생회로
13,14: 폴리실리콘막
[발명의 상세한 설명]
(산업상의 이용분야)
본 발명은 반도체기억장치, 예컨대 DRAM(Dynamic Random Access Memeery
)의 메모리셀에 관한 것이다.
(종래의 기술 및 그 문제점)
제9도는 종래의 적층형 캐패시터구조로 된 DRAM의 메모리셀을 나티낸 등가회로도이다. 이 메모리셀은 선택트랜지스터(Q1)와 데이터축적용 캐패시터(Cs)로 구성되어 있는 바, 선택트랜지스터(Q1)의 게이트는 워드선(WL)에 접속되고, 선택트랜지스터(Q1)의 일단은 비트선(BL)에 접속되며, 타단은 캐패시터(Cs)에 접속되어 있다.
제10도와 제11도는 상기 메모리셀의 구조를 나타낸 것으로, 제9도와 동일한 부분에는 동일한 부호를 붙였다.
여기에서, 캐패시터(Cs)를 구성하는 한쌍의 폴리실리콘층(31,32)은 선택트랜지스터(Q1)의 확산층상에 설치되어 있다. 즉, 하층의 폴리실리콘층(31)은 선택트랜지스터(Q1)의 확상층에 매립접속되고, 상층의 폴리실리콘층(32)은 플레이트전극으로서 일정전위로 바이어스된다. 이들 한쌍의 폴리실리콘층(31,32)은 축적용량을크게 하기 위해 선택트랜지스터(Q1)의 게이트의 윗쪽까지 연장하여 형성되어 있다·
그런데, DRAM에 있어서는 메모리셀의 미세화에 따라 비트선에 접속되는 메모리셀의 수가 증가하고, 비트선의 용량이 증가하는 경향이 있다. 더욱이, 가공기술의 미세화에 따라 단위셀의 점유면적이 축소되고 있기 때문에, 기억용량(Cs)을 확보하기 위해 캐패시터의 절연막을 더욱 얇게 하는 등의 기술이 필요하게 되고 있다. 그러나, 캐패시터의 신뢰성을 확보하는 등의 이유로 인하여 절연막을 박막화하는데는 자연히 한계가 있다. 이 때문에, 비트선의 용량 CB와 세의 기억용량 CS의 비, 소위 CB/CS비를 확보하는 것이 곤란하게 되고 있다.
또, 장래의 초미세화 프로세스 세대의 LSI에서는, 전원전압이 5V보다 더 강하하리라고 생각되고 있다. DRAM의 전원전압이 저전압화되는 경우, 캐패시터에 축적되는 전하량이 감소되기 때문에, 데이터의 독출시에 비트선으로 전송되는 전하량도 감소되게 되어, 센스앰프로 데이터를 확실하게 증폭하는것이 곤란해지리라는 것이 예상된다.
여기에서, 비트선의 용량 CB와 셀의 기억용량 CS의 관계에 대해 좀더 설명한다.
제12도는 종래의 주변회로를 포함한 DRAM을 나타낸 도면이고, 제 13도는 제12도의 동작을 설명하기 위한 도면이다. 비트선의 전위 VBL은 독출전의 비트선의 초기설정레벨이다.
우선, 독출동작에 대해 설명한다.
① 액티브 사이클의 개시전에 비트선(BLO∼3)은 EQL신호가 하이레벨로되어 있기 때문에 VBL레벨로 선충전되어 있다.
② 도시하지 않은 로우 디코더(Row Decoder)에 의해 1개의 워드서(WLO)이 선택되고, 워드선(WLO)은 도시하지 않은 부트스트랩회로에 의해 VCC(=5V)이상의 7.5V까지 승압된다.
③ 선택된 워드선에 대응하여 도미 워드선(DWLO,/DWLO:여기서,./는-을 의미함. 이하, 동일)이 선택되고, 더미 워드선(DWLO)은 VBL레벨로부터 VSS레벨로 된며, 더미 워드선(/DWLO)은 VBL레벨로 부터 VSS레벨로 된다.
④ 비트선(BLO)에 접속된 선택셀에 기억된 데이터 "1"과, 비트선(BL2)에 접속된 선택셀에 기억된 데이터"0"가 각각 비트선(BLO, BL2)에 나타난다. 메모리셀에서의 "1"의 기억레벨을 V1, "0"의 기억레벨을 V0로하면, 데이터"1" 독출후의 비트선의 레벨V1은,
v1=(V1+CB/CSㆍVBL)/(1+CB/CS) ......................(1)
되고, 데이터 "0" 독출후의 비트선의 레벨 v0는,
v0= (V0+CB/CSㆍVBL)/(1+CB/CS).......................(2)
로 된다. V1=5V, V0=0V, VBL=2.5V, CB/CS=15로 하면,
v1= 2.656V
v0= 2.344V
로 되고. 비트선(BL1)과 비트선(BL3)의 기준레벨은 VBL=2.5V이기 때문에, 센스앰프에 의해 증폭되는 전위차 △V는, 데이터 "1" 독출시에
△ V1= 0.156V
데이터 "0" 독출시에
△ V0= 0.156V
와 같은 값으로 된다.
⑤센스앰프가 활성화되고, 비트선(BLO, BL3)이 VCC레벨로 증폭되며, 비트선(BL1, BL2)이 VSS레벨로 증폭된다.
⑥도시하지 않은 컬럼 디코서(Column Decoder)의 출력 CSL에 의해 선택된 1쌍의 비트선 BL0와 BL1 또는 BL2와 BL3의 레벨이 각각 DQ,/DQ로 전송 된다.
다음에는 기록동작에 대해 설명한다.
이 기록동작에 있어서, 상기 독출동작에서 설명한 ③까지의 동작은 동일 하고, ④에 있어서 DQ,/DQ에 공급된 기록레벨이 CSL에 의해 선택된 컬럼 스위칭 트랜지스터(Column Switching Transistor)를 통해서 센스앰프로 전송된다. 센스앰프에 의해 1쌍의 비트선의 레벨은 VCC와 VSS레벨로 되고, 선택된 메모리셀에 그 레벨이 기록된다.
여기에서, 상기 (1)식,(2)식을 각각 변형하면,
v1= VBL+ (V1-VBL)/(1+CB/CS) ........................(3)
v0= VBL+ (V0-VBL)/(1+CB/CS) .........................(4)
로 된다. (3)식과 (4)식으로부터 알수 있듯이, 대용량화와 초미세화가 추진되어 비트선의 용량 CB가 커지고 셀 캐패시터의 용량 CS가 작아지면, V1, V0는 모두 VBL에 근접하게 된다.
센스앰프의 증폭기준전압은 VBL이기 때문에, 센스앰프에서 증폭되는 전위차 △V1,△V0는 모두 작아져간다. 따라서, 센스앰프에 의해 데이터를 확실하게 증폭하는 것이 곤란해지게 된다.
(발명의 목적)
본 발명은 상기 종래의 반도체기억장치가 지닌 문제점을 해결하기 위해 발명된 것으로, 대용량화와 초미세화 및 저전압화가 추진된 경우에 있어서도 비트선의 용량 CB와 셀의 기억용량 CS의 비를 충분히 확보할수 있도록 된 반도체기억장치를 제공하고자 함에 그 목적이 있다.
(발명의 구성)
본 발명은 상기한 과제를 해결하기 위해, 선택트랜지스터와, 이 선택트랜지스터의 일단에 접속되는 기억노오드 및 이 기억노오드에 절연물을 매개하여 설치된 플레이트전극을 갖추고, 이 플레이트전극중 상기 기억노오드와 대응하는 부분에 기억노오드에 기억된 정보에 따라 반전층이 형성되는 캐패시터와,이 캐패시터의 플레이트전극에 펄스신호를 공급하는 펄스발생수단을 설치하고 있다.
또, 상기 캐패시터는, 상기 기억노오드가 게이트전극으로서 작용하고 상기 플레이트 전극중 기억노오드와 대응하는 부분이 채널영역으로서 작용하는 박막트랜지스터구조로 되어 있다.
더욱이, 상기 기억노오드 및 플레이트전극은 폴리실리콘 혹은 아몰퍼스실리콘으로 구성되고, 또한 그 저불순물농도영역이 채널영역으로 되어 있다.
또, 상기 펄스발생수단은 기억정보의 독출시에 상기 플레이트전극을 승압시키는 펄스신호를 출력한다.
더욱이, 상기펄스발생수단은 상기 기억정보의 독출시에 선택트랜지스터의 선택 이전에 상기 플레이트 전극을 승압시키고, 선택트랜지스터의 선택이 해제되기 이전에 상기 플레이트전극을 강압시킴으로써, 독출시에 "1"기억레벨을 승압시키며, 독출후에 기억정보를 기억노오드에 재기록시키는 펄스신호를 출력한다.
또, 본 발명은, 선택트랜지스터와, 이 선택트랜지스터의 일단에 접속되는 기억노오드 및 이 기억노오드에 절연물을 매개하여 설치된 플레이트전극을 갖추고, 상기 기억노오드가 게트전극으로서 작용하고 상기 플레이트전극이 채널영역으로서 작용하는 박막트랜지스터구조의 캐패시터와, 정보의 독출시에 상기 플레이트전극을 하이레벨로 하는 펄스발생수단을 서치하고 있다.
더욱이 본 발명은, MOS형의 선택트랜지스터와, 이 선택트랜지스터의 한쪽 확산층상에 형성되며 기억노오드를 구성하는 제 1반도체층, 이 제1반도체층상에 절연막을 매개하여 설치되고 상기 제1반도체층과 대응하는 부분이 저불순물농도의 채널영역으로 되며 그 이외의 부분은 고불순물농도의 플레이트전극으로 되고 기억정보의 독출시에 하이레벨로 되는 제2반도체층을 설치하고 있다.
또, 상기 제1, 제2반도체층은 폴리실리콘으로 구성되어 있다.
더욱이, 상기 제2반도체층은 아몰퍼스 실리콘으로 구성되어 있다.
또, 상기 제1, 제2반도체층은 단결정실리콘으로 구성되어 있다.
(작 용)
상기한 구성의 본 발명에 의하면, 캐패시터의 기억노오드에 데이터"0"을 기억하고 있는 경우에는 플레이트전극에 형성된 채널영역에 반전층이 형성되어 있지 않기 때문에 채널영역의 저항치는 높아지고 있고, 상기 기억노오드에 데이터 "1"을 기억하고 있는 경우에는 채널영역에 반전층이 형성되어 채널영역의 저항치가 낮아지고 있다. 이러한 상태에 있어서, 데이타의 독출시에 플레이트전극의 전위를 승압시키면, 데이터 "1"이 기억되어 있는 셀의 채널영역의 전위는 데이터 "0"이 기억되어 있는 셀의 채널영역에 비해 단시간에 하이레벨로 된다. 따라서, 이 채널영역과 용량결합된 기억노오드의 전위도 하이레벨로 된다. 이 데이터 "1"이 기억되어 있는 셀의 선택트랜지스터가 선택되면, 상기한 것처럼 승압분 만큼 중폭된 전송전하가 비트선으로 전송되기 때문에, 비트선으로의 전송전하가 증가하고 비트선의 전위 변화도 증대한다. 이 때문에, 센스앰프에 의한 증폭이 용이해진다.
(실시예)
이하, 본 발명의 1실시예에 대해 도면을 참조하여 상세히 설명한다, 단, 이하의 설명에서는 제9도와 동일한 부분에 동일한 부호를 붙이고, 다른 부분에 대해서만 설명한다.
제1도는 본 발명의 등가회로를 나타낸 도면이다.
예컨대, n채널 선택트랜지스터(Q1)의 게이트는 워드선(WL)에 접속보고, 이 선택트랜지스터(Q1)의 소오스는 비트선(BL)에 접속되어 있다. 이 선택트랜지스터(Q1)의 드레인은 기억정보에 따라 상태가 변화하는 캐패시터(이하, 스위치드 캐패시터 SC라 칭함)를 매개하여 플레이트전극(PL)에 접속되어 있다. 상기 수위치드 캐패시터(SC)는, 선택트랜지스터(Q1)의 드레인에 접속된 기억노오드(SN)와, 이 기억노오드(SN)에 도시하지 않은 절연막을 매개하여 설치되며 플레이트 전극(PL)에 접속된 개널 영역(CH)에 의해 구성되어 있다. 상기 기억노오드(SN)는 예컨대 폴리실리콘막으로 구성되고, 상기 채널영역(CH)은 예컨데 폴리실리콘막에 의해 상기 플레이트전극(PL)과 일체로 형성되어 있다. 이 채널 영역(CH)은 플레이트전극(PL)보다 저불순물농도(低不純物濃度)로 되어 있다.
상기 플레이트전극(PL)에는 펄스발생회로(11)가 접속되어 있다. 이 펄스발생회로(11)는 데이터의 독출시에 플레이트전극(PL)을 승압시키는 펄스를 출력하는 것이다.
제2도와 제3도는 각각 상기 메모리셀의 구조를 나타낸 도면이다.
상기 스위치드 캐패시터(SC)는 선택트랜지스터(Q1)의 확산층상에 형성되어 있다. 즉, p형의 반도체기판(12)에는 n채널 트랜지스터(Q1)를 구성하는 소오스·드레인, 및 도시하지 않은 산화막을 매개하여 워드선(WL)으로 기능하는 게이트가 설치되어 있다. 이 트랜지스터(Q1)의 드레인에는 기억노오드(SN)를 구성하는 폴리실리콘막(13)이 설치되어 있다. 폴리실리콘막(13)의 상부에는 도시하지 않은 절연막을 개재하여 예컨대 폴리실리콘박막(Polysilicon 薄膜;14)이 설치되어 있다. 이 폴리실리콘박막(14)중 상기 폴리실리콘막(13)에 대응하는 부분은 저불순물농도(低不純物濃度; n)로 되어 채널영역(CH)을 구성하고, 그 이외의 부분은 저저항(低低抗)의 고불순물영역(高不純物領域)으로 되어 상기 플레이트전극(PL)을 구성하고 있다.
상기 스위치드 캐패시터(SC)는 기억노오드(SN)를 게이트, 플레이트전극(PL)을 드레인이라고 생각한 경우, 소오스를 갖추고 있지 않기 때문에 트랜지스터구조로 되어 있지는 않지만, 여기에서는 이 구조를 박막트랜지스터(Thin Film Transistor; TFT)라 칭하기로 한다.
다음에는 상기 구성에 있어서, 제 4도를 참조해서 그 동작 원리를 설명한다.
스위치드 캐패시터(SC)는 기억노오드(SN)에 데이터 "0"을 기억하고 있는 경우에 채널영역(CH)에 반전층이 형성되고 있지 않고, 데이터 "1"을 기억하고 있는 경우에 채널영역(CH)에 반전층이 형성되고 있다. 따라서, 데이터 "1"을 기억하고 있는 경우에는 채널영역(CH)이 플레이트전극(PL)과 동일전위로 된다.
메모리셀에 기억되어 있는 데이터를 독출하는 경우, 워드선(WL)이 선택되기 이전에 펄스발생회로(11)로부터 플레이트 펄스 Øp가 출력어, 플레이트전극(PL)의 전위가 0V로부터 이보다 높은 V2, 예컨대(1/2)VCC로 된다.
이때, 기억노오드(SN)에 데이터 "0"이 기억되어 있는 경우, 채널영역(CH)에 반전층이 형성되지 않는다. 이 때문에, 채널영역(CH)은 고저항상태여서 플레이트전극(PL)이 승압된 경우에도 채널영역(CH)은 0V인 채로 있게 되고 이채널영역(CH)과 용량경합된 기억노오드(SN)의 전위도 0V인 채로 있게 된다.
또, 기억노오드(SN)에 데이터 "1"이 기억되어 있는 경우, 채널영역(CH)에 반전층이 형성되어 있기 때문에 플레이트전극(PL)의 전위가 승압되면 채널영역(CH)의 전위도 고전위로 된다. 따라서, 채널영역(CH)과 용량결합된 기억노오드(SN)의 전위도 고전의로 승압된다.
다음으로, 워드선(WL)이 선택되면, 기억노오드(SN)의 전하가 비트선(BL)으로 전송되고, 비트선(BL)에 기억데이터가 독출된다.
이렇게 독출된 비트선(BL)의 전위는 도시하지 않은 센스앰프에 의해 증폭됨과 더불어 기억노오드(SN)에 비트선(BL)을 매개하여 데이터 "1"이 재기록 된다.
다음으로, 워드선(WL)의 선택이 종료되기 전에, 플레이트전극(PL)의 전위가 0V로 복귀된다. 기억노오드(SN)에 데이터 "1"이 기억되어 있는 경우에는, 반전층이 형성되어 있기 때문에, 채널영역(CH)은 저저항으로 되어 있고 채널영역(CH)의 전위도 0V로 돌아간다. 그러나, 기억노오드(SN)에 데이터 ''0''이 기억되어있는 경우에는, 반전층이 형성되어 있지 않기 때문에, 채널영역(CH)은 고저항으로 되어 있고 플레이트전극(PL)에 정전위(正電位)의 펄스가 인가되어도 0V인 채로 있게 된다.
데이터 "1"이 기억되는 기억셀의 캐패시터에는 플레이트전극(PL)이 0V로 돌아갈 때에 비트선(BL)으로부터 전하가 보충되기 때문에, 기억셀의 "1"레벨은 비트선(BL)의 전위와 동일전위로 유지된다.
여기에서, 비트선(BL)으로 전송되는 전하의 양을 죵래예와 마찬가지로 구하면, "1"독출후의 비트선(BL)의 레벨 v1은,
v1= (V1+ V2+CB/CSㆍVBL)/(1+CB/CS)
=(V1+V2-VBL)/(1+CB/CS) + VBL ......................................................(5)
로 되고, 데이터 "0" 독출후의 비트선(BL)의 레벨 v0는,
V0= (V0+ CB/CSㆍVBL)/(1+CB/CS)
=(V0- VBL)/(1+CB/CS) + VBL..................................(6)
로 된다. 상기 (5)식과 (6)식을 종래의 (3)식 및 (4)식과 비교해보면, V1의 레벨이 V2/(1+CB/CS)만큼 높아지고 있음을 알 수 있다. 즉, 그만큼 독출시에 비트선의 독출량이 증가되어 등작마아진을 향상시킬 수 있게 된다.
제5도는 상기 펄스발생회로(11)의 일례를 나타낸 도면이고, 제6도는 각 부분의 신호를 나타낸 도면이다.
이 펄스발생회로(11)는 /RAS(Row Address Strobe)의 하강에 따라 소 정시간 펄스신호 Øtp를 발생시키는 타이밍펄스 발생회로(21)와, 발진회로(22)로부터 출력되는 위상이 90°상이한 펄스신호(Ø1, Ø2)에 따라 전원전압 VCC를 소정의 정압 VP로 승압회로(23), 상기 타이밍펄스 발생회로(21)로부터 출력되는 펄스신호ØTP에 따라 상기 승압회로(23)로부터 출력되는 전압 VP를 플레이트 퍽스 ØP로서 출력하는 출력회로(24)로 구성되어 있다.
상기 타이밍펄스 발생회로(21)는 지연회로(21a) 및 낸드회로(21b) 등으로 구성되어,/RAS의 하강에 대응하여 펄스신호 ØTP를 발생시킨다. 즉,/RAS가 하이레벨인 경우, 타이밍 펄스 발생회로(21)의 출력은 로우레벨로 된다. 또,/RAS가 로우레벨로 되면, 타이밍펄스 발생회로(21)는 하이레벨의 타이밍펄스신호 ØTP를 출력한다. 이 펄스신호 ØTP는 지연회로(21a)에 설정된 지연시간에 대응하는 펄스폭을 가지고 있다.
상기 발진회로(22)는 위상이 90상이한 펄스신호 Ø1, Ø2를 발생시키고 있고, 이들 펄스신호 Ø1, Ø2는 승압회로(23)를 구성하는 캐패시터에 공급되고 있다.
승압회로(23)는 복수의 캐패시터(23a)와 다이오드접속된 복수의 트랜지스터(23b) 및 리미터(23c)로 구성되어, 펄스신호 Ø1, Ø2에 따라 캐패시터(23a)와 복수의 트랜지스터(23b)를 이용하여 전원전압 VCC를 승압시키고, 리미터(23c)를 이용하여 소정의 전압 VP를 생성하고 있다.
출력회로(24)는 타이밍펄스 발생회로(21)로부터 출력되는 펄스신호 ØTP에 따라 상기 승압회로(23)로부터 출력되는 전압 VP를 플레이트 펄스 ØP로서 출력한다. 즉,/RAS가 하이레벨인 경우에는, 펄스신호 ØTP가 로우레벨이기 때문에, 출력회로(24)에서는 승압회로(23)의 출력이 선택되지 않고 플레이트 펄스 ØP는 로우레벨로 되어 있다. 또,/RAS가 로우레벨로 되면, 펄스신호 ØTP가 하이레벨로 되어 출력회로(24)에 의해 승압회로(23)의 출력이 선택되며 전위 VP가 플레이트 펄스 ØP로서 출력된다. 이 플레이트 펄스 ØP의 펄스폭은 타이밍펄스 발생회로(21)에 설정된 지연시간에 대응하고 있다.
상기 실시예에 의하면, 선택트랜지스터(Q1)에 TFT구조의 스위치드 캐패시터(SC)를 접속하고, 이 스위치드 캐패시터(SC)의 채널영역(CH)에 기억노오드(SN)에 따라 반전층을 형성하고 있다. 더욱이, 데이터의 독출시에 이 스위치드 캐패시터(SC)의 플레이트 전극(PL)을 승압시키고 있다. 따라서, 데이터 "1"이 기억되어 있는 기억노오드(SN)는 플래이트전극(PL)의 전위에 따라 승압되고, 선택트랜지스터(Q1)가 선택된 경우에 이 승압된 전위분 만큼 증폭된 전송전하가 비트선(BL)으로 전송되기 때문에, 센스앰프에 의한 증폭이 용이해지는 것이다.
게다가, 데이터의 독출시에 플레이트전극(PL)을 승압시켜 비트선(BL)으로의 전송전하를 증폭하고 있기 때문에, 셀의 기억용량 Cs를 실질적으로 크게 할 수 있다. 따라서, DRAM이 대용량화, 초미세화된 경우 및 전원전압이 5V 이하로 저전압화된 경우에 있어서도, 비트선 용량 CB와 셀의 기억용량 CS의 비 CB/CS를 충분히 확보할 수 있는 것이다.
또, 펄스발생회로(11)는 데이터의 독출시에 단시간동안만 플레이트전압을 승압식킬 뿐, 종래처럼 항상 승압시키고 있지 않기 때문에, 게이트산화막의 열화를 방지할 수 있고 신뢰성을 향상시킬 수 있다.
다음에는 본 발명의 제2실시예에 대해 제7도와 제8도를 참조하여 설명한다 .단,이하의 설명에서는 제2도 및 제3도와 동일한 부분에는 동일한 부호를 붙이고 다른 부분에 대해서만 설명한다.
상기한 실시예에서의 메모리셀은 비트선(BL)이 최상부에 설치되는 형태로 되어 있지만, 본 실시예는 비트선(BL)이 다른 배선내에 매립된 비트선 매립형 메모리셀을 나타낸 것이다.
즉, 제7도 및 제8도에 나타낸 것처럼, 선택트랜지스터(Q1)의 한쪽 확산층상에는 폴리실리콘막(13)으로 구성된 기억노오드(SN)가 설치되어 있고, 다른쪽 확산층상에는 비트선(BL)이 설치되어 있다 .기억노오드(SN)상에는 도시하지 않은 절연막이 설치되어 있고, 이 절연막 및 비트선(BL)상에 폴리실리콘막(14)으로 구성된 플레이트전극(PL)이 설치되어 있다. 이 플레이트전극(PL)중 기억노오드(SN)에 대응하는 부분은 저불순물농도(n)로 되어 채널영역(CH)이 형성되고 있다.
이러한 구성에 의해서도, 상기 실시예와 동일한 효과를 거둘 수 있다.
또한, 상기 양 실시예에 있어서는 스위치드 캐패시터(SC)를 박막기술(薄膜技術)에 의해 형성했지만, 에피택셜 성장법을 이용하여 형성할 수도 있다.
또, 스위치드 캐패시터(SC)는 폴리실리콘으로 형성했지만, 아몰퍼스 실리콘을 사용할 수도 있다.
더욱이, 스위치드 캐패시터(SC)는 박막으로 형성했지만, 단결정실리콘을 사용하면 박막으로 할 필요는 없다.
또, 상기 실시예에서는 스위치드 캐패시터(SC)를 적층구조로 형성했지만, 본 발명은 이에 한정되지 않고, 도랑구조(Trench 構造) 혹은 이들의 조합구조로 형성할 수도 있다.
더욱이, 스위치드 캐패시터(SC)를 통상적인 MOS캐패시터로 구성한 경우에 있어서도, 비트선의 용량 CB와 셀의 기억용량 CS의 비를 충분히 확보할 수 있게 된다.
그 밖에, 발명의 요지를 이탈하지 않는 범위내에서 여러가지로 변형실시할 수 있음은 물론이다.
(발명의 효과)
이상에서 설명한 것처럼 본 발명에 의하면, 대용량화, 초미세하 및 저전압화가 추진된 경우에 있어서도 비트선(BL)의 용량 CB와 셀의 기억용량 CS의 비를 충분히 확보할 수 있도록 된 반도체기억장치를 제공할수 있다.

Claims (12)

  1. 워드선과 비트선을 갖춘 반도체기억장치에 있어서, 상기 워드선에 접속된 게이트와. 상기 비트선에 접속된 일단과 타단을 갖춘 전류통로를 구비한 선택트랜지스터와, 상기 전류 통로의 타단에 접속되어 데이터를 기억하는 기억노오드와 플레이트전극을 갖추고, 이 플레이트전극중 상기 기억노오드에 대향하는 부분이 그 이외의 부분보다 낮은 불순물농도를 가지며 채널영역으로서 작용하고, 상기 플레이트전극이 상기 타단과 전기적으로 직접 접속되지 않으며, 상기 기억노오드에 기억된 데이터가 2개의 논리레벨중의 하나로 될때에 상기 채널영역이 도전성 영역으로 되는 캐패시터 및, 상기 기억노오드의 전위에 따라 상기 채널영역의 전위를 선택적으로 변화시켜 독출시에 상기 플레이트전극에 펄스신호를 공급하는 펄스발생수단을 구비하여 구성된 것을 특징으로 하는 반도체기억장치.
  2. 제1항에 있어서, 상기 캐패시터는 상기 기억노오드가 게이트전극으로서 작용하는 박막트랜지스터구조로 되어 있는 것을 특징으로 하는 반도체기억장치.
  3. 제2항에 있어서, 상기 기억노오드 및 플레이트전극은 폴리실리콘으로 되어 있는 것을 특징으로 하는 반도체기억장치.
  4. 제2항에 있어서, 상기 기억노오드 및 플레이트전극은 아몰퍼스 실리콘으로 되어 있는 것을 특징으로 하는 반도체기억장치.
  5. 제2항에 있어서, 상기 기억노오드 및 플레이트전극은 단결정실리콘으로 되어 있느 것을 특징으로 하는 반도체기억장치.
  6. 워드선과 비트선올 갖춘 반도체기억장치에 있어서, 상기 워드선에 접속된 게이트와, 상기 비트선에 접속된 일단과 타단을 갖춘 전류통를 구비한 선택트랜지스터와, 상기 진류통로의 타단에 접속되어 데이터를 기억하는 기억노오드와 플레이트전극을 갖추고, 이 플레이트전극중 상기 기억노오드에 대향하는 부분이 그 이외의 부분보다 낮은 불순물농도를 가지며 채널영역으로서 작용하고, 상기 플레이트전극이 상기 타단과 전기적으로 직접 접속되지 않으며, 상기 기억노오드에 기억된 데이터가 2개의 논리레벨중의 하나로 될 때에 상기 플레이트전극중 상기 기억노오드에 대향하는 부분에 반전층을 형성되는 캐패시터, 펄스신호를 발생시키는 발진회로를 포함하고, 상기 기억노오드의 전위에 따라 상기 플레이트전극중 상기 기억노오드에 대향하는 부분의 전위를 선택적으로 변화시키는 수단, 상기 발진회로서 발생된 펄스신호를 미리 설정된 전위로 승압시키는 승압회로 및, 독출시에 상기 선택트랜지스터의 선택 이전에 상기 플레이트전극에 상기승압회로로부터의 미리 설정된 전위를 공급하고, 상기 선택트랜지스터의 선택이 해제되기 이전에 상기 플레이트전극으로의 전위의 공급을 중지하는 공급회로를 구비하여 구성된 것을 특징으로 하는 반도체기억장치.
  7. 워드선과 비트선을 갖춘 반도체기억장치에 있어서, 상기 워드선에 접속된 게이트와, 상기 비트선에 접속된 일단과 타단을 갖춘 전류통로를 구비한 선택트랜지스터와, 상기 전류통로의 타단에 접속된 기억노오드와 플레이트전극을 갖추고, 이 플레이트전극증 상기 기억노오드에 대향하는 부분이 그 이의의 부분보다 낮은 불순물농도를 가지며 채널영역으로서 작용하고, 상기 플레이트전극이 상기타단과 전기적으로 직접 접속되지 않으며, 상기 기억노오드에 기억된 데이터가 2개의 논리레벨중의 하나로 될 때에 상기 채널영역이 도전성 영역으로 되는 캐패시터, 펄스신호를 발생시키는 수단 및, 기억된 데이터의 독출시에 상기 플레이트전극에 펄스신호를 공급하는 수단을 포함하고, 상기 기억노오드의 전위에 따라 상기 플레이트전극중 상기기억노오드에 대향하는 부분의 전위를 선택적으로 변화시키는 수단을 구비하여 구성된 것을 특징으로 하는 반도체기억장치.
  8. 워드선과 비트선을 갖춘 반도체기억장치에 있어서, 반도체기판과, 상기 반도체기판에 소오스 및 드레인영역을 규정하는 복수의 확산층과 상기 반도체기판의 전면에 걸쳐서 워드선을 규정하는 게이트전극을 갖춘 MOS형 선택트랜지스터, 제1영역을 갖추고, 상기 선택트랜지스터의 상기 확산층중에서 제1의 확산층위에 기억노오드를 규정하는 제1반도체층, 상기 제1영역보다 큰 영역과 상기 제1반도체층에 대향하는 제1부분 및 그 이외의 부분을 갖추고서 상기 제1반도체층의 전면에 걸쳐서 형성되고, 상기 제1부분이 상기 그 이외의 부분보다 낮은 불순물농도를 가지며, 상기 그 이외의 부분이 비교적 고불순물농도의 플래이트전극을 포함하고, 상기 플레이트전극이 상기 확산층중에서 제1의 확산층과 전기적으로 직접 접속되지 않으며,상기 기억노오드에 기억된 데이터가 2개의 논리레벨중의 하나로 될 때에 상기 제1부분에 반전층이 형성되는 제2반도체층 및, 상기 기억노오드의 전위에 따라 기억노오드 독출시에 상기 제1부분의 전위를 선택적으로 변화시키는 수단을 구비하여 구성된 것을 특징으로 하는 반도체 기억장치.
  9. 제8항에 있어서, 상기 제1 및 제2반도체층은 폴리실리콘으로 되어 있는 것올 특징으로 하는 반도체기억장치.
  10. 제8항에 있어서, 상기 제2반도체층은 아몰펴스 실리콘으로 되어 있는 것을 특징으로 하는 반도체기억장치.
  11. 제8항에 있어서, 상기 제1 및 제2반도체층은 단결정실리콘으로 되어 있는 것을 특징으로 하는 반도체기억장치.
  12. 워드선과 비트선을 갖춘 반도체기억장치에 있어서, 상기 워드선에 접속된 게이트와, 상기 비트선에 접속된 일단과 타단을 갖춘 전류통로를 구비한 선택트랜지스터와, 상기 전류통로의 타단에 접속되어 데이터를 기억하는 기억노오드와 플레이트전극을 갖추고, 이 플레이트전극을 상기 기억노오드에 대향하는 부분이 그 이외의 부분보다 낮은 불순물농도를 가지며, 상기 기억노오드에 기억된 데이터가 2개의 논리레벨중의 하나로 될 때에 상기 플레이트전극중 상기 기억노오드에 대향하는 부분에 반전층이 형성되는 캐패시터,펄스신호를 발생시키는 발진회로를 포함하고, 상기 기억노오드의 전위에 따라 기억노오드 독출시에 상기플레이트전극중 상기 기억노오드에 대향하는 부분이 전위를 선택적으로 변화시키는 수단, 상기 발진회로에서 발생된 펄스신호를 미리 설정된 전위로 승압시키는 승압회로 및, 독출시에 상기 선택트랜지스터의 선택이전에 상기 플레이트전극에 상기 승압회로로부터의 미리 설정된 전위를 공급하고, 상기 선택트랜지스터의 선택이 해제되기 이전에 상기 플레이트전극으로의 전위의 공급을 중지하는 공급회로를 구비하여 구성된 것을 특징으로 하는 반도체기억장치.
KR1019910008313A 1990-05-24 1991-05-23 반도체 기억장치 KR960006880B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP13493890 1990-05-24
JP2-134938 1990-05-24
JP1990-134938 1990-05-24

Publications (2)

Publication Number Publication Date
KR910020912A KR910020912A (ko) 1991-12-20
KR960006880B1 true KR960006880B1 (ko) 1996-05-23

Family

ID=15140067

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910008313A KR960006880B1 (ko) 1990-05-24 1991-05-23 반도체 기억장치

Country Status (2)

Country Link
US (2) US5563434A (ko)
KR (1) KR960006880B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960006880B1 (ko) * 1990-05-24 1996-05-23 가부시키가이샤 도시바 반도체 기억장치
TW442837B (en) * 1998-12-03 2001-06-23 Infineon Technologies Ag Integrated circuit-arrangement and its production method
US6271557B1 (en) * 1999-10-05 2001-08-07 Infineon Technologies Ag Center node for deep trench capacitors
KR20010064437A (ko) * 1999-12-29 2001-07-09 박종섭 반도체 메모리장치 및 그 제조 방법
US7116593B2 (en) * 2002-02-01 2006-10-03 Hitachi, Ltd. Storage device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3202028A1 (de) * 1982-01-22 1983-07-28 Siemens AG, 1000 Berlin und 8000 München Integrieter dynamischer schreib-lese-speicher
DE3565339D1 (en) * 1984-04-19 1988-11-03 Nippon Telegraph & Telephone Semiconductor memory device and method of manufacturing the same
JP2559360B2 (ja) * 1984-11-28 1996-12-04 株式会社日立製作所 半導体メモリ装置
JPH0731908B2 (ja) * 1985-10-09 1995-04-10 株式会社東芝 半導体記憶装置
FR2594589A1 (fr) * 1986-02-18 1987-08-21 Eurotechnique Sa Memoire dynamique a ecriture monocycle d'un champ d'etats logiques
US4855801A (en) * 1986-08-22 1989-08-08 Siemens Aktiengesellschaft Transistor varactor for dynamics semiconductor storage means
JP2737984B2 (ja) * 1988-02-17 1998-04-08 富士通株式会社 半導体装置
EP0329569B1 (en) * 1988-02-17 1995-07-05 Fujitsu Limited Semiconductor device with a thin insulating film
US5214304A (en) * 1988-02-17 1993-05-25 Fujitsu Limited Semiconductor device
JPH0266967A (ja) * 1988-08-31 1990-03-07 Mitsubishi Electric Corp ダイナミックランダムアクセスメモリのセル構造
US5070385A (en) * 1989-10-20 1991-12-03 Radiant Technologies Ferroelectric non-volatile variable resistive element
KR960006880B1 (ko) * 1990-05-24 1996-05-23 가부시키가이샤 도시바 반도체 기억장치

Also Published As

Publication number Publication date
KR910020912A (ko) 1991-12-20
US5563434A (en) 1996-10-08
US5796137A (en) 1998-08-18

Similar Documents

Publication Publication Date Title
JP2953316B2 (ja) 不揮発性強誘電体メモリ
US7345938B2 (en) Semiconductor device
JP3315293B2 (ja) 半導体記憶装置
US6477100B2 (en) Semiconductor memory device with over-driving sense amplifier
JP2851757B2 (ja) 半導体装置および半導体記憶装置
KR100223990B1 (ko) 반도체 기억장치
KR890004762B1 (ko) 고성능 디램을 위한 센스 증폭기
JP3856424B2 (ja) 半導体記憶装置
JPH088339B2 (ja) 半導体メモリ
JP3431122B2 (ja) 半導体記憶装置
JPH08203266A (ja) 強誘電体メモリ装置
US7411841B2 (en) Memory having storage means
JP2000113683A (ja) 半導体装置
US5282162A (en) Semiconductor memory device having capacitor of thin film transistor structure
JPH0587914B2 (ko)
JPH07176184A (ja) 半導体記憶装置と、その半導体記憶装置におけるデータの書込および読出方法
KR960006880B1 (ko) 반도체 기억장치
KR100244862B1 (ko) 반도체 기억 장치 및 그 제어 방법
JP2001076493A (ja) 強誘電体記憶装置
JPS6226117B2 (ko)
JP2861243B2 (ja) ダイナミック型ランダムアクセスメモリセル
KR0154755B1 (ko) 가변플레이트전압 발생회로를 구비하는 반도체 메모리장치
JPH06326272A (ja) 半導体記憶装置
KR950008386B1 (ko) 반도체 기억장치
JP2597767B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090429

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee