JPS63237288A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序に従って本発明を説明する。

Ａ、産業上の利用分野 Ｂ０発明の概要 Ｃ１従来技術 り１発明が解決しようとする問題点 Ｅ１問題点を解決するための手段 Ｆ０作用 Ｇ、実施例［第１図乃至第６図コ Ｈ１発明の効果 （Ａ、産業上の利用分野） 本発明はメモリ装置、特に高集積化、大容量化を図るこ
とができるダイナミックランダムアクセスメモリ装置に
関する。

（Ｂ、発明の概要） 本発明は、ダイナミックランダムアクセスメモリ装置に
おいて、 高集積化、大容量化を図るため、 メモリセルを直列に接続されたダイオードとキャパシタ
により構成したものである。

（Ｃ，従来技術） 従来のダイナミックランダクアクセスメモリ（Ｄ−ＲＡ
Ｍ）は１つのトランジスタ、主にＭＯＳトランジスタと
、１つのキャパシタによりメモリセルを構成したものが
主流を占めており、スターチツクＲＡＭに比較してメモ
リセルの構成か非常に簡単で占有面積を非常に小さくす
ることができる。従って、１トランジスタ型のＤ−ＲＡ
Ｍは大容量化に適しているといえる。

（Ｄ、発明か解決しようとする問題点）ところか、Ｄ−
ＲＡＭに対する大容量化の要求は激しく、４Ｍビット、
１６Ｍビットのメモリの実現か要求されるに至っている
。従って、このような要求に応えることは１トランジス
タ型のＤ−ＲＡＭであってもメモリセルにＭＯＳトラン
ジスタを使用している限り難しい。というのは、ＭＯＳ
トランジスタは小さいとはいえソース、チャンネル、ド
レインという少なくとも３つの領域てチップ上を占有し
、その占有面積を小さくすることに限界があり、そして
、そのことが高集積化の妨げとなるからである。

また、ＭＯＳ）ランジスタを無理に微細化すると耐圧か
低くなり、その結果、電源電圧ＶＣＣを低くしなければ
ならなくなる。そして電源電圧Ｖｃｃを低くするとサブ
スレッシュホールド特性曲線のスロープが緩やかになり
、リークに弱くなり、信頼度が悪くなるとい問題もある
。

本発明はこのような問題点を解決すべくｌ′にされたも
のであり、信頼度を低下させることなく、メモリ装置の
集積度を向上させるようにすることを目的とする。

（Ｅ、問題点を解決するための手段） 本発明メモリ装置は上記問題点を解決するため、メモリ
セルを１つのキャパシタと１つのダイオードの直列回路
で構成し、該ダイオードの反キャパシタ側の端子をデー
タ線に接続し、上記キャパシタの反ダイオード側の端子
に語選択線を接続し、そして、上記キャパシタとダイオ
ードとの接続点を所定電位にリセットするリセット手段
を設けたことを特徴とする。

（Ｆ、作用） 本発明メモリ装置によれば、メモリセルを情報蓄積用の
キャパシタと、単にＰＮ接合をつくるだけで形成できる
ダイオードにより構成し、トランジスタを用いないので
、各メモリセルの占有面積を小さくすることができる。

そして、ダイオードは元来トランジスタとは異なりスイ
ッチング機能を有さず単に電流を一方向に流すことかで
きるだけであるか、キャパシタの反ダイオード側の端子
に語選択線を接続してあり、語選択信号によりその端子
の電位を変化させることにより選択することができる。

即ち、キャパシタとダイオードとの接続点のレベルを語
選択信号によりキャパシタを介して変化させることによ
りダイオードの記憶内容に応じてダイオードに７Ｅ流か
流托たり流れなかったりするようにすることがてき、ト
ランジスタを用いなくても語選択が可能である。

また、グイオートは電流を一方向にしか流し得ないので
、ダイオードを通じてだとキャパシタに例えば書込むこ
とはできたとしてもその書込によってキャパシタに蓄え
られた電荷を放電することはできないけれども、ダイオ
ードとキャパシタとの１接続点の電位を所定電位にリセ
ットするリセット手段があるので、書込に先立ってキャ
パシタの記憶内容をクリアすることができる。しがして
、ダイオードをトランジスタに代えて用いてもメモリセ
ルを構成することができ、そして、保持、読出、書込の
各動作を支障なく行わせることができる。

（Ｇ、実施例）［第１図乃至第６図コ 以下、本発明メモリ装置を図示実施例に従って詳細に説
明する。

゛　第１し１乃至第３図は本発明メモリ装置の基本原理
を説明するためのものであり、第１図はメモリセルの回
路図である。

図面において、Ｄはダイオードで、そのアノードがデー
タ線（あるいはｒビット線」ともいえる。）ＢＬに接続
されている。Ｃは情報蓄積用キャパシタで、その一端が
ダイオードＤのカソードに接続され、他端がワード線Ｗ
Ｌに接続されている。そして、ダイオードＤとキャパシ
タＣとの接続点Ａ（これを以後「節点Ａ」という。）は
リセット用スイッチ回路ＳＷをオンしたときアース電位
にリセットされるようになっている。このリセット用ス
イッチ回路ＳＷは各メモリセル毎に１個ずつ設けること
は必ずしも必要ではなく、例えば１つの行に属する多数
のメモリセルに対して１個のリセット用スイッチ回路Ｓ
Ｗを設けるようにすると良い。第２図（Ａ＞、（Ｂ）、
（Ｃ）は保持、読出、書込の各動作状態下におけるメモ
リセル部と、キャパシタＣのポテンシャル分布とを示す
動作説明図で、同図（Ａ）は保持動作状態、同図（Ｂ）
は読出動作状態、同図（Ｃ，）は書込動作状態について
示す。

図面において、１はＰ型半導体基板、２は該基板１の表
面部に選択的に形成されたＮ型半導体ウェル、３は該ウ
ェル２の表面部に選択的に形成されたＰ＋型半導体領域
で、コンタクトホールを介して配線膜４に接続されてい
る。該配線膜４はデータ線ＢＬを成す。

５は半導体基板１の表面部に上記Ｎ型半導体ウェル２と
接するように形成されたＮ＋型半導体領域で、該半導体
領域５の表面に薄い絶縁膜６を介して電極膜７が形成さ
れており、該半導体領域５、絶縁膜６及び電極膜７によ
ってＭＯ５構造のキャパシタＣが構成される。

次に動作説明をする。このメモリセルにおいては節点Ａ
のレベルは情報が“１”か“°０°゛かによってＨレベ
ル例えば５ｖになったり、２Ｈレベル、例えばＩＯＶに
なったりする。

そして、キャパシタＣに蓄えた情報を保持するには第２
図（Ａ）に示すようにワード線ＷＬ（電極膜７）をＨレ
ベル、即ち５ｖに保てば良い。

尚、データ線ＢＬはメモリセルが非選択であってもその
メモリセルとデータ線ＢＬを共有する別のメモリセルに
対する書込あるいは読出によってＬレベル（即ち、接地
レベル）とＨレベルとの間で変化する。しかし、非選択
のメモリセルは節点ＡがＨレベルであっても２Ｈレベル
であっても、またデータ線ＢＬかＨレベルであって３２
ＨレベルであってもダイオードＤは逆バイアスになる。

従って、ダイオードＤは導通せず、節点Ａのレベルは一
定に保たれる。

次に、メモリセルに記憶されている情報を読み出すとき
は第２図（Ｂ）に示すようにワード線ＷＬの電位をＬレ
ベル（接地レベル）に低下させると共にデータ線ＢＬの
電位をＨレベルに上昇させる。すると、キャパシタＣに
蓄えられていた情報が“０”か“１”かによってダイオ
ードＤに電流が流れたり、流れなかったりする。即ち、
キャパシタＣに蓄えられている情報が°°０”のときと
いうのは節点ＡかＨレベルに保たれているときであり、
Ｈレベルの節点Ａはワード線ＷＬの５ｖのレベル低下に
伴って５Ｖレベル低下しようとする。その結果、ダイオ
ードＤは順方向の電圧を受けることになり、Ｈレベルの
データ線ＢＬからダイオードＤを介してキャパシタＣに
電流が供給される。そして、電流か流れることによって
、データ線ＢＬの電位が低Ｆする。

また、キャパシタＣに蓄えられている情報が°“１′°
のときというのは節点Ａが２Ｈレヘル（ＩＯＶ）に保た
れているときであり、節点Ａが２Ｈレベルにあるときに
ワード線ＷＬが５Ｖレベル低下すると節点Ａはそれに伴
って５Ｖ低下しＨレベルになる。従って、この場合には
ダ・ｒオードＤの両端子間には電位差が生ぜずこれには
電流が流れないので、データ線ＢＬの電位が全く変化し
ない。即ち、データ線ＢＬはＨレベルのままである。

しかして、データ線ＢＬの電位とダミーデータ線の電位
を比較し、その差を増幅することによって読出ができる
のである。

次に、書込むときはその１１１ｆに節臓ＡのレベルをＬ
レベルにリセットしておくことが必要である。

リセットはワード線ＷＬをＨレベルにした状態で上記リ
セット用スイッチ回路ＳＷをＯＮにすることにより行う
。これは例えば行単位で行う。このリセットは、ダイオ
ードＤが木質的に一方向袖しか有さずダイオードＤを介
しては行うことが難しいのでリセット用スイッチ回路Ｓ
Ｗにより行うのである。これについての具体的事項は後
で詳述する。

リセットを終えると第２図（Ｃ）に示すようにリセット
用スイッチ回路ＳＷをオフにすると共にワード線ＷＬを
Ｌレベルにする。そして、１”を書込むときはデータ線
ＢＬをＨレベルにする。

すると、キャパシタＣが順方向バイアスされて導通し、
節点ＡはＨレベルになる。その逆に“０”を書込むとき
はデータ線ＢＬをＬレベルにする。

すると、このときはキャパシタＣは導通し得す、節点Ａ
はＬレベルのままである。これで書込が終了し、書込が
終了すると直ちにワード線ＷＬをＬレベルからＨレベル
アップさせる。すると、そのレベルアップがキャパシタ
Ｃを介して節点Ａに伝達され、節点Ａは５ｖ分電圧が上
昇し、記憶情報が“０“の場合ＬレベルからＨレベルに
、“１”の場合Ｈレベルから２Ｈレベルに変化して保持
状態に戻る。

尚、リストアも書込と全く同じようにして行われる。

第３図はメモリセルの動作を示すタイムチャートである
。また、その動作を表で表すと下記のとおりである。

表 尚、この表において、Ｌ〜Ｈは他のメモリセルの読出、
書込に伴うＬとＨとの間のレベル変動を示し、Ｈ／Ｌ、
２Ｈ／Ｈは情報“ｌ”と°“０゛°に対応するレベルを
示す。

第４図（Ａ）乃至（Ｃ）は本発明をデータ線開放型のメ
モリ装置に適用した一つの実施例を示すものであり、同
図（Ａ）は平面図、同図（Ｂ）は同図（Ａ）のＢ−Ｂ線
に沿う断面図、同図（Ｃ）は同図（Ａ）のＣ−Ｃ線に沿
う断面図である。同図において、１はＰ型半導体基板、
２は基板１の表面部に形成されたＮ型半導体領域、３は
該半導体領域２の表面部に選択的に形成されたＰ＋型の
半導体領域で、該領域３と上記半導体領域２とによって
ダイオードＤが構成される。この半導体領域３はコンタ
クトホール８を通してデータ線ＢＬを成す配線膜４と接
続されている。５はトレンチキャパシタの一方の電極を
成すＮ１型半導体領域で、拡牧により形成され、上記半
導体領域２に一体に連なっている。６はトレンチキャパ
シタの誘電体を成す絶縁膜、７はトレンチ内に形成され
たポリシリコン層で、トレンチキャパシタの他方の電極
を成す。そして、このトレンチキャパシタが情報蓄積用
のキャパシタＣとなり、そして、上記ポリシリコン層７
がワード線ＷＬを成す。９は素子分離用の選択酸化膜で
あり、隣り合う選択酸化ｌＩ！ａ９．９と、それと直交
する同じく隣り合うワード線ＷＬ　（７）、ＷＬ　（７
）とで囲まれた矩形領域に１つのメモリセルが形成され
る。

１０．１０は隣接メモリセル間の漏洩を防止するＰ“領
域であり、このような領域１０．１０を設けることも考
えらる。

ｓｗ、ｓｗ・・・・はリセット用スイッチ回路で、各行
毎に設けられており、行デコーダ／ドライバ１０によっ
て制御され、リセット時にオン状態となって各行の端の
部分にてＮ型半導体領域２を接地する。リセット時には
トレンチ内のワード線ＷＬを成すポリシリコン層７がＨ
レベルになり選択酸化膜のがあってもそのポリシリコン
層をｙ−トとするＮチャンネルＭＯ５が一時的に構成さ
れることになるので同し行に属するＮ型半導体領域２．
５．２．５・・・・はそのＮチャンネルＭＯ３を通じて
電気的に接続された状態になり得る。従って、１つのリ
セット用スイッチ回路ＳＷがオンするとその行に属する
全メモリセルの節点Ａ、Ａ、・・・・から−斉に放電が
為されることになり、書込に先立ってのリセットを行う
ことができる。

このメモリ装置は１つのトレンチの両側に互いに異なる
メモリセルが形成された構成なので、語選択は選択に係
るメモリセルの両側のトレンチキャパシタの電位をＨレ
ベルからＬレベルに下げることにより行う。この際、選
択に係るメモリセルの両側のワード線ＷＬにとっては両
側にあるメモリセルのうちの一方の側のメモリセルのみ
が選択された状態になるので、選択される２木のワード
線ＷＬの両側のワード線ＷＬは第３図において２点鎖線
で示すように２Ｈのレベルにし、それによって非選択状
態を保つようにすることが必要である。その点で制御が
若干複雑になるといえる。

第５図（Ａ）、（Ｂ）に示すメモリ装置はその制御の複
雑さを避けるようにしたものである。即ち、このメモリ
装置は第４図に示すメモリ装置とは異なり、互いに隣り
合うワード線ＷＬ、ＷＬ間に２つのメモリセルが存在し
、その２つのメモリセルの間が選択酸化膜９によフて分
離されており、一本のワード線ＷＬのみで一行を選択す
ることができる。従って、第４図に示すメモリ装置のよ
うな複雑な制御は必要としない。

尚、第４図に示すメモリ装置において、各トレンチの片
側にのみキャパシタを形成することによフてメモリセル
を構成するようにした場合においてちやはり上述した複
雑な制御をしなくて済むようにすることができる。しか
し、このようにした場合は記憶容量が２分の１になって
しまうことになる。

上述各実施例は本発明をデータ線オーブン型のメモリ装
置に適用したものであったが、本発明はデータ線折り返
し型のメモリ装置にも適用することができ、第６図はそ
のデータ線折り返し型のメモリ装置に適用した実施例（
第３の実施例）を示す平面図であり、メモリ装置１つの
例において２本のＢＬ、ＢＬを交互にメモリセルに接続
するようにすることによってデータ線折り返し構成とし
たものである。この実施例においても第４図に示した第
１の実施例の場合と同じように選択される２本のワード
線ＷＬの両側のワード線ＷＬは第３図で２点鎖線で示す
ように２Ｈのレベルにすることにより非選択状態に保つ
ようにすることが必要である。

上述した各メモリ装置はいずれもメモリセルの占有面積
を非常に小さくすることができ、高集積化を図ることが
できるのである。そして、キャパシタに接続された素子
がトランジスタでなくて夕′イオードであってもキャパ
シタに書込、読出、保持ができることは第１図乃至第３
図に従って述べた原理の説明から明らかである。

尚、キャパシタに接続されるダイオードの極性は必ずし
も上述した各実施例と同じである必要はなく、逆の場合
でも実施することできるし、また、選択酸化膜９によっ
て分離をするのではなくトレンチアイソレーションによ
る分離をするようにしても良い。　尚、選択をするワー
ド線はそのＬレベルを接地（０）レベルに設定しても良
いか、Ｈレベルの例えば２分の１のレベルというように
接地レベルよりも少し高いレベルにしても良い。そして
、トレンチキャパシタＣに加わる最大電位差は下記の表
で示される。

表 上記表において、第１．第３、第２とは第１の実施例、
第３の実施例、第２の実施例を指す。

尚、上記各実施例において、０”の信号を読出すときに
キャパシタが順方向電圧を受けてデータ線ＢＬと導通し
た状態となるが、このときメモリセル電位が若しマイナ
スになると半導体基板１へのキャリアの注入が生じ、他
のメモリセルヘリークする恐れがある。そこで、そのリ
ークを確実に防止するためにはデータ線ＢＬのＬレベル
を半導体基板１よりもＶＦ（ダイオードの順方向電圧０
．６Ｖ程度）だけ高い値に設定した方が良いといえる。

但し、パックアイアスがかかっている場合にはその限り
ではない。

尚、ワード線ＷＬをクロック動作させる以上当然のこと
ながらワード線ＷＬの寄生容量が問題となり得るが、本
発明においてはワード線ＷＬとデータ線ＢＬとの間にキ
ャパシタＣと、ダイオード’Ｄの接合容置との直列回路
が接続された構成になるので、ワード線ＷＬの寄生容゛
量はさほど大きくならず、ドライバの負担は従来の１ト
ランジスタメモリセルタイプのメモリ装置と大差なくほ
とんど問題にならない。

また、上記実施例においては１つのリセット用スイッチ
回路ＳＷにより１つの行に属する全部のメモリセルに対
してリセットをするようにしていたが、リセット時に生
じるところのワード線ＷＬをゲートとするＭＯＳＦＥＴ
のチャンネル抵抗か大きいとリセットの時定数が大きく
なり、リセット時間か長くなる。そこで、例えば１０ナ
ノ秒以下という短時間でリセットを完了できるようにす
るためには２０〜３０のメモリセル部に接地用のソース
を設けるというような工夫か必要となり得る。

（Ｈ，発明の効果） 以上に述べように、本発明メモリ装置は、直列に接続さ
れた１つのキャパシタ及び１つのダイオードによってメ
モリセルが構成され、該ダイオードの反キャパシタ側の
端子にデータ線が接続され、上記キャパシタの反ダイオ
ード側の端子に語選択線が接続され、そして、キャパシ
タとダイオードの接続点を所定の電位にリセットするリ
セット手段が設けられてなることを特徴とするものであ
る。

従って、本発明メモリ装置によれば、メモリセルを情報
蓄積用のキャパシタと、ダイオードにより構成し、トラ
ンジスタを用いないので、各メモリセルの占有面積を小
さくす・ることかできる。そして、ダイオードは元来単
に電流を一方向に流すことかできるたけであるが、キト
バシタの反ダイオード側の端子に語選択線を接続しであ
るので、語選択信号によりその端子の電位を変えること
により語選択をさせることができる。即ち、キャパシタ
とダイオードとの接続点のレベルを語選択信号によりキ
ャパシタを介して変化させることによりダイオードの記
憶内容に応じてダイオードに′ｌπ流か流れたり流れな
かったりするようにすることがてき、トランジスタを用
いなくても語選択が可能である。

また、ダイオードは電流を一方向にしかイｆｌこし得な
いので、ダイオードを通してだとキャパシタに例えば書
込むことはできたとしてもその書込によってキャパシタ
に菩えられた電荷を放電することはできないのであるが
、しかし、ダイオードとキャパシタとの接続点電位を所
定電位にリセットするリセット手段があるので、＋”Ｆ
込に先立ってキャパシタに記憶された＋Ｉ′７報内容全
内容アすることができる。しかして、ダイオードをトラ
ンジスタに代わるものとして用いてもメモリセルを支障
なく構成することができる。

【図面の簡単な説明】

第１図乃至第３図は本発明の詳細な説明するためのもの
で、第１図はメモリセルを示す回路図、第２図（Ａ）乃
至（Ｃ）はそれぞれ各状態下におけるメモリセル部とキ
ャパシタのポテンシャル分布とを示す動作説明で、同図
（Ａ）は保持動作、同図（Ｂ）は読出動作、同図（Ｃ）
は書込動作について示し、第３図はタイムチャート、第
４図（Ａ）乃至（Ｃ）は本発明メモリ装置の第１の実施
例を示し、同図（Ａ）はモ面図、同図（Ｂ）は同図（Ａ
）のＢ−Ｂ線に沿う断面図、同図（Ｃ）は同図（Ａ）の
Ｃ−Ｃ線に沿う断面図、第５図（Ａ、）、（Ｂ）は本発
明メモリ装置の第２の実施例を承すものて、同図（Ａ）
は平面図、同図（Ｂ）は同図（Ａ）のＢ−Ｂ線に沿う断
面図、第６図は本発明メモリ装置の第３の実施例を示す
平面図である。 符号の説明 Ｃ・・・キャパシタ、Ｄ・・・ダイオード、ＢＬ・・・
データ線、ＷＬ・・・ワード線、ＳＷ・・・リセット手
段、 Ａ・・・キャパシタとタイオードの接続点。 第３図

Claims (1)

【特許請求の範囲】
1. （１）直列に接続された１つのキャパシタ及び１つのダ
   イオードによってメモリセルが構成され、 上記ダイオードの反キャパシタ側の端子にデータ線が接
   続され、 上記キャパシタの反ダイオード側の端子に語選択線が接
   続され、 上記キャパシタとダイオードとの接続点を所定の電位に
   リセットするリセット手段が設けられてなる ことを特徴とするメモリ装置