JP2000150670A - キャパシタ負荷メモリセル - Google Patents
キャパシタ負荷メモリセルInfo
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- 239000003990 capacitor Substances 0.000 title claims abstract description 107
- 230000015654 memory Effects 0.000 title claims abstract description 46
- 239000000463 material Substances 0.000 claims abstract description 3
- 239000003989 dielectric material Substances 0.000 claims description 23
- 230000003068 static effect Effects 0.000 claims description 19
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 15
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 15
- 229910052721 tungsten Inorganic materials 0.000 claims description 15
- 239000010937 tungsten Substances 0.000 claims description 15
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 10
- 230000001419 dependent effect Effects 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 8
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 claims description 7
- 239000004408 titanium dioxide Substances 0.000 claims description 7
- 238000003860 storage Methods 0.000 claims description 6
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 5
- 239000012212 insulator Substances 0.000 claims description 3
- 230000003071 parasitic effect Effects 0.000 abstract description 8
- 238000006880 cross-coupling reaction Methods 0.000 abstract 1
- 210000004027 cell Anatomy 0.000 description 54
- 230000000737 periodic effect Effects 0.000 description 6
- 229910010413 TiO 2 Inorganic materials 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 238000013461 design Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000004132 cross linking Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 210000000352 storage cell Anatomy 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000005281 excited state Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 230000009291 secondary effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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Abstract
(57)【要約】
【課題】 キャパシタ負荷のメモリセルを構成するため
の装置と方法を提供する。 【解決手段】 特定のキャパシタ及びトランジスタの配
置が用いられたならば、このキャパシタは負荷メモリセ
ルはスタティックランダムアクセスメモリ（ＳＲＡＭ）
セルとして動作する。通常キャパシタの本来の性質は直
流の電流を妨げるものの一つであるのでキャパシタはメ
モリセルに対する負荷素子としての理解しやすい選択で
はないが、本発明ではキャパシタの電流障壁の性質を修
正するためにキャパシタ構造に用いられる特定の誘電体
の漏れのような２次的効果を考慮に入れた。
の装置と方法を提供する。 【解決手段】 特定のキャパシタ及びトランジスタの配
置が用いられたならば、このキャパシタは負荷メモリセ
ルはスタティックランダムアクセスメモリ（ＳＲＡＭ）
セルとして動作する。通常キャパシタの本来の性質は直
流の電流を妨げるものの一つであるのでキャパシタはメ
モリセルに対する負荷素子としての理解しやすい選択で
はないが、本発明ではキャパシタの電流障壁の性質を修
正するためにキャパシタ構造に用いられる特定の誘電体
の漏れのような２次的効果を考慮に入れた。
Description
【０００１】
【産業上の利用分野】本発明は一般に負荷要素としてキ
ャパシタを用いたメモリセルを構成するための装置及び
方法に関する。本発明のメモリセルに装填されたキャパ
シタは、特定のキャパシタ／トランジスタ接続が選択さ
れた場合にスタティックランダムアクセスメモリ（ＳＲ
ＡＭ）として動作する。
ャパシタを用いたメモリセルを構成するための装置及び
方法に関する。本発明のメモリセルに装填されたキャパ
シタは、特定のキャパシタ／トランジスタ接続が選択さ
れた場合にスタティックランダムアクセスメモリ（ＳＲ
ＡＭ）として動作する。
【０００２】
【従来の技術】技術的に良く知られているように基本的
に二つのタイプ（スタティック、及びダイナミック）の
金属−酸化物−半導体（ＭＯＳ）ランダムアクセスメモ
リ（ＲＡＭ）がある。スタティックＲＡＭあるいはＳＲ
ＡＭはフリップ−フロップとして知られる論理回路に基
づく半導体メモリの種類であり、デバイスの動作に十分
な電源供給がある限り情報が保持される。これらのフリ
ップ−フロップはセル当たりのシリコン領域を最小にす
るために単純でなければならず、また、セルアレイがメ
モリチップのもっとも大きな部分を構成しているのでと
ても重要なことである。標準的なＳＲＡＭに伴う問題
は、各メモリセルに６つのトランジスタが利用され、そ
れらを含むシリコンウェハの一つの面上に６つ全てが整
列されることによる、その大きなサイズにある。
に二つのタイプ（スタティック、及びダイナミック）の
金属−酸化物−半導体（ＭＯＳ）ランダムアクセスメモ
リ（ＲＡＭ）がある。スタティックＲＡＭあるいはＳＲ
ＡＭはフリップ−フロップとして知られる論理回路に基
づく半導体メモリの種類であり、デバイスの動作に十分
な電源供給がある限り情報が保持される。これらのフリ
ップ−フロップはセル当たりのシリコン領域を最小にす
るために単純でなければならず、また、セルアレイがメ
モリチップのもっとも大きな部分を構成しているのでと
ても重要なことである。標準的なＳＲＡＭに伴う問題
は、各メモリセルに６つのトランジスタが利用され、そ
れらを含むシリコンウェハの一つの面上に６つ全てが整
列されることによる、その大きなサイズにある。
【０００３】他方、ダイナミックＲＡＭ（ＤＲＡＭ）は
バイナリデータをキャパシタに保存し、さらに精密なリ
ード／ライト回路の代わりとして結果的にセル領域にお
いてさらに縮小されている。ＤＲＡＭに備えられたバイ
ナリデータはキャパシタ上で電荷の形態をとっている。
バイナリデータをキャパシタに保存し、さらに精密なリ
ード／ライト回路の代わりとして結果的にセル領域にお
いてさらに縮小されている。ＤＲＡＭに備えられたバイ
ナリデータはキャパシタ上で電荷の形態をとっている。
【０００４】
【発明が解決しようとする課題】避けることのできない
様々な漏れの効果（すなわちドレイン電流）のために、
キャパシタ電荷はリークしてしまう。そこでＤＲＡＭの
適切な動作を保証するために周期的にリフレッシュ動作
を行う必要がある。リフレッシュ動作の間にメモリセル
の内容が読みこまれ、記憶されていたデータがそこに再
び書き込まれるという方法でキャパシタの電荷はそのふ
さわしい値で再記憶される。リフレッシュ動作は数ミリ
秒毎に行われなければならず、それゆえＤＲＡＭ回路に
接続されたクロックを持つ必要性を示している。ＤＲＡ
Ｍの動作で必要なこの周期的なリフレッシュ動作は、そ
れにより回路の表面領域を増加させる追加のリフレッシ
ュ回路を設計に組み込むことを必要とする。
様々な漏れの効果（すなわちドレイン電流）のために、
キャパシタ電荷はリークしてしまう。そこでＤＲＡＭの
適切な動作を保証するために周期的にリフレッシュ動作
を行う必要がある。リフレッシュ動作の間にメモリセル
の内容が読みこまれ、記憶されていたデータがそこに再
び書き込まれるという方法でキャパシタの電荷はそのふ
さわしい値で再記憶される。リフレッシュ動作は数ミリ
秒毎に行われなければならず、それゆえＤＲＡＭ回路に
接続されたクロックを持つ必要性を示している。ＤＲＡ
Ｍの動作で必要なこの周期的なリフレッシュ動作は、そ
れにより回路の表面領域を増加させる追加のリフレッシ
ュ回路を設計に組み込むことを必要とする。
【０００５】それにもかかわらずＤＲＡＭのメモリセル
はそのようないくつかの構成要素を持ち、かつＤＲＡＭ
セルがより小さいので、ＤＲＡＭはいかなるスタティッ
クＲＡＭで可能なものより大きな充填密度を達成してい
る。集積回路の同じ表面領域でＳＲＡＭの４倍にも及ぶ
データをＤＲＡＭが保持できるというより小さなＤＲＡ
Ｍセルの設計のために、比較した場合に動作が遅いにも
かかわらずＤＲＡＭはＳＲＡＭより広く用いられてい
る。
はそのようないくつかの構成要素を持ち、かつＤＲＡＭ
セルがより小さいので、ＤＲＡＭはいかなるスタティッ
クＲＡＭで可能なものより大きな充填密度を達成してい
る。集積回路の同じ表面領域でＳＲＡＭの４倍にも及ぶ
データをＤＲＡＭが保持できるというより小さなＤＲＡ
Ｍセルの設計のために、比較した場合に動作が遅いにも
かかわらずＤＲＡＭはＳＲＡＭより広く用いられてい
る。
【０００６】いままでのところＳＲＡＭ及びＤＲＡＭで
は材料面で回路の複雑さを減少させ、かつアクセススピ
ードの早いメモリセルを提供するという願望は満たされ
てはいない。
は材料面で回路の複雑さを減少させ、かつアクセススピ
ードの早いメモリセルを提供するという願望は満たされ
てはいない。
【０００７】
【課題を解決するための手段】本発明の目的、利点そし
て新しい特徴が続く説明によって大部分は開示され、続
く例によって当業者には明らかとなるか、あるいは本発
明の実施によって理解されるだろう。本発明の目的、特
徴及び利点は、添付の特許請求の範囲において特に指摘
された結合、及び助けによって理解され、かつ習得され
る。
て新しい特徴が続く説明によって大部分は開示され、続
く例によって当業者には明らかとなるか、あるいは本発
明の実施によって理解されるだろう。本発明の目的、特
徴及び利点は、添付の特許請求の範囲において特に指摘
された結合、及び助けによって理解され、かつ習得され
る。
【０００８】キャパシタの本来の性質は電源供給の高電
圧がＳＲＡＭセルのトランジスタ要素に到達することを
防ぐ（あるいは邪魔する）ためのものであるので、通常
はキャパシタはＳＲＡＭセルのなかで明白な負荷要素で
はない（ラジオーエレクトロニクスの要点、第２版、ス
ラーツバーグ、オスターヘルド著、マグローヒル出版、
１７３ページ）。本発明は、電流障壁としての本質を改
善するために、キャパシタの構成に用いられる特定の誘
電体の漏れ（すなわち、ドレイン電流）の二次的効果も
考慮に入れている。この修正によって十分な量の電流が
メモリセルに流れるようになり、正のフィードバックが
保証されかつスタティック動作が保証される。
圧がＳＲＡＭセルのトランジスタ要素に到達することを
防ぐ（あるいは邪魔する）ためのものであるので、通常
はキャパシタはＳＲＡＭセルのなかで明白な負荷要素で
はない（ラジオーエレクトロニクスの要点、第２版、ス
ラーツバーグ、オスターヘルド著、マグローヒル出版、
１７３ページ）。本発明は、電流障壁としての本質を改
善するために、キャパシタの構成に用いられる特定の誘
電体の漏れ（すなわち、ドレイン電流）の二次的効果も
考慮に入れている。この修正によって十分な量の電流が
メモリセルに流れるようになり、正のフィードバックが
保証されかつスタティック動作が保証される。
【０００９】利点及び新しい特徴を達成するために本発
明ではメモリセルにおける負荷要素としてキャパシタを
一般に利用することに向けられている。本発明の状況で
「負荷要素」はキャパシタを通してトランジスタへ電流
が流れることを示すために使われている。本発明の実施
例の一つとしてキャパシタ負荷メモリ回路では、メモリ
セルの４つのトランジスタからの他の漏れ電流を相殺す
るための十分な量の二つの類似した寄生抵抗を通じるオ
フセット電流経路を得るために二つのキャパシタを利用
する。特定のキャパシタ／トランジスタ相互接続に沿っ
た、このオフセット電流は、メモリセルを静電状態に置
くためにメモリセルの論理レベルを制御するだろう。
明ではメモリセルにおける負荷要素としてキャパシタを
一般に利用することに向けられている。本発明の状況で
「負荷要素」はキャパシタを通してトランジスタへ電流
が流れることを示すために使われている。本発明の実施
例の一つとしてキャパシタ負荷メモリ回路では、メモリ
セルの４つのトランジスタからの他の漏れ電流を相殺す
るための十分な量の二つの類似した寄生抵抗を通じるオ
フセット電流経路を得るために二つのキャパシタを利用
する。特定のキャパシタ／トランジスタ相互接続に沿っ
た、このオフセット電流は、メモリセルを静電状態に置
くためにメモリセルの論理レベルを制御するだろう。
【００１０】本発明のキャパシタ負荷メモリ回路の装置
及び方法では電源電圧への制御された漏れ電流（すなわ
ち、ドレイン電流）を利用している。漏れ電流は、用い
られる誘電体材料の種類、設計されたキャパシタの表面
領域あるいは誘電体材料の実際の厚みを含むような異な
った手段のうちのいずれかを用いることによって制御さ
れるが、それによって制限はされない。
及び方法では電源電圧への制御された漏れ電流（すなわ
ち、ドレイン電流）を利用している。漏れ電流は、用い
られる誘電体材料の種類、設計されたキャパシタの表面
領域あるいは誘電体材料の実際の厚みを含むような異な
った手段のうちのいずれかを用いることによって制御さ
れるが、それによって制限はされない。
【００１１】好ましい実施例においてキャパシタ負荷メ
モリ回路に対する装置及び方法では、電源電圧への設計
された漏れ電流を増加するために、さらにTa2O5（五酸
化タンタル）、TiO2（二酸化チタン）あるいは他のキャ
パシタ誘電体を含んでいる。TaO5及びTiO2キャパシタ
（及び誘電率が約１０より大きい他の誘電体）の電流−
電圧特性は設計されたキャパシタの最適な表面領域、又
は誘電体材料の実際の厚さを設計することによって制御
可能である。Ta2O5あるいはTiO2キャパシタ（及び誘電
率が約１０より大きい他の誘電体）は再生可能な方式で
達成されようないかなる電流レベルでもほとんど動作で
きる。これはキャパシタ誘電体が制御された時間とイン
ピーダンスに依存した周波数を持つためである。この制
御された時間とインピーダンスに依存した周波数は：
１）有害さ及び遅さを補償してすべての回路に見られる
漏れ機構を変化させる、そして２）高周波数あるいは過
渡的な事象（すなわち、アルファ粒子、電源電圧のグラ
ンドバウンス、及び似たもの）に対して回路を安定化す
る。
モリ回路に対する装置及び方法では、電源電圧への設計
された漏れ電流を増加するために、さらにTa2O5（五酸
化タンタル）、TiO2（二酸化チタン）あるいは他のキャ
パシタ誘電体を含んでいる。TaO5及びTiO2キャパシタ
（及び誘電率が約１０より大きい他の誘電体）の電流−
電圧特性は設計されたキャパシタの最適な表面領域、又
は誘電体材料の実際の厚さを設計することによって制御
可能である。Ta2O5あるいはTiO2キャパシタ（及び誘電
率が約１０より大きい他の誘電体）は再生可能な方式で
達成されようないかなる電流レベルでもほとんど動作で
きる。これはキャパシタ誘電体が制御された時間とイン
ピーダンスに依存した周波数を持つためである。この制
御された時間とインピーダンスに依存した周波数は：
１）有害さ及び遅さを補償してすべての回路に見られる
漏れ機構を変化させる、そして２）高周波数あるいは過
渡的な事象（すなわち、アルファ粒子、電源電圧のグラ
ンドバウンス、及び似たもの）に対して回路を安定化す
る。
【００１２】本発明の好ましい実施例においてキャパシ
タの制御された漏れ電流（すなわちドレイン電流）は用
いられたトランジスタの漏れ電流（すなわちドレイン電
流）の約１０倍である。トランジスタの漏れ電流の約１
０倍のキャパシタの制御された漏れ電流は回路を最適化
するために用いられる。しかしトランジスタの漏れ電流
の５倍から２０倍の範囲の漏れ電流を用いるキャパシタ
は回路の中にうまく利用できる。用いられたトランジス
タのこの漏れ電流測定はトランジスタがオフ状態（すな
わちＩoff）の時に決定される。
タの制御された漏れ電流（すなわちドレイン電流）は用
いられたトランジスタの漏れ電流（すなわちドレイン電
流）の約１０倍である。トランジスタの漏れ電流の約１
０倍のキャパシタの制御された漏れ電流は回路を最適化
するために用いられる。しかしトランジスタの漏れ電流
の５倍から２０倍の範囲の漏れ電流を用いるキャパシタ
は回路の中にうまく利用できる。用いられたトランジス
タのこの漏れ電流測定はトランジスタがオフ状態（すな
わちＩoff）の時に決定される。
【００１３】組み入れられた付随する図及び、詳述形成
部分によって本発明のいくつかの面が図示され、詳細な
説明とともに本発明の原理を説明するために役立つ。
部分によって本発明のいくつかの面が図示され、詳細な
説明とともに本発明の原理を説明するために役立つ。
【００１４】
【実施例】図を説明しながら本発明の説明が詳細に言及
される。本発明はこれらの図に関連づけられて説明され
るが、ここに開示された具体例や実施例に本発明を限定
することは意図されない。他方、添付の特許請求の範囲
によって規定されるように本発明の精神及び範囲に含ま
れる全ての変更、修正、及び同等発明は本発明に含まれ
るものと意図されている。
される。本発明はこれらの図に関連づけられて説明され
るが、ここに開示された具体例や実施例に本発明を限定
することは意図されない。他方、添付の特許請求の範囲
によって規定されるように本発明の精神及び範囲に含ま
れる全ての変更、修正、及び同等発明は本発明に含まれ
るものと意図されている。
【００１５】ＭＯＳテクノロジーを用いた典型的なスタ
ティックＲＡＭセルが図１及び図２に図示されている。
図１及び図２に示された各セルはフリップ−フロップか
らなり、二つのインバータトランジスタＴ３及びＴ４
（数字１５、１６及び３５、３６がそれぞれ図１及び図
２に対応する）及び、二つのアクセストランジスタＴ１
及びＴ２（数字１３、１４及び３３、３４がそれぞれ図
１及び図にで対応する）の交差結合によって形成され
る。
ティックＲＡＭセルが図１及び図２に図示されている。
図１及び図２に示された各セルはフリップ−フロップか
らなり、二つのインバータトランジスタＴ３及びＴ４
（数字１５、１６及び３５、３６がそれぞれ図１及び図
２に対応する）及び、二つのアクセストランジスタＴ１
及びＴ２（数字１３、１４及び３３、３４がそれぞれ図
１及び図にで対応する）の交差結合によって形成され
る。
【外１】 図１において、４Ｔ／２Ｒ ＳＲＡＭ（１９）は、追加
のプロセス段階を通じてポリシリコン層に形成される負
荷抵抗Ｒ１（数字１１）及びＲ２（数字１２）を用い
る。これらの高い値の抵抗は、結果としてセル当たりの
パワー消失が低くなるように製造することができる。
のプロセス段階を通じてポリシリコン層に形成される負
荷抵抗Ｒ１（数字１１）及びＲ２（数字１２）を用い
る。これらの高い値の抵抗は、結果としてセル当たりの
パワー消失が低くなるように製造することができる。
【００１６】ワード線（１７）の電圧が上げられてトラ
ンジスタＴ１及びＴ２（１３、１４、３３と３４）がオ
ン状態になっている場所で、ＳＲＡＭメモリセル（図１
の１９及び図２の３９）へのアクセスが認識される。
ンジスタＴ１及びＴ２（１３、１４、３３と３４）がオ
ン状態になっている場所で、ＳＲＡＭメモリセル（図１
の１９及び図２の３９）へのアクセスが認識される。
【外２】
【００１７】ＳＲＡＭの読み出し命令は次のようであ
り、ここでセルに論理レベルでのゼロが記憶されている
と仮定されている。このシナリオでトランジスタＴ３
（３５）はオンで、かつＴ４（３６）はオフである。
り、ここでセルに論理レベルでのゼロが記憶されている
と仮定されている。このシナリオでトランジスタＴ３
（３５）はオンで、かつＴ４（３６）はオフである。
【外３】 選択された行の検知増幅器のみが動作し、かつその出力
はチップのデータ出力線に接続される。
はチップのデータ出力線に接続される。
【００１８】
【外４】 導通トランジスタＴ１（３３）及びＴ２（３４）はトラ
ンジスタＴ４（３６）のゲートで高電圧が現れるように
し、かつトランジスタＴ３（３５）のゲートでは低電圧
が現れるようにする。フリップ−フロップはトランジス
タＴ３（３５）のドレインが高く、かつトランジスタＴ
４（３６）のドレインが低くなる状態に強いられる。論
理レベル１の記憶を示すこの状態は、他の書き込み動作
によって変化されるか、または電源が切られるまで無期
限に論理レベル１のまま残るであろう。
ンジスタＴ４（３６）のゲートで高電圧が現れるように
し、かつトランジスタＴ３（３５）のゲートでは低電圧
が現れるようにする。フリップ−フロップはトランジス
タＴ３（３５）のドレインが高く、かつトランジスタＴ
４（３６）のドレインが低くなる状態に強いられる。論
理レベル１の記憶を示すこの状態は、他の書き込み動作
によって変化されるか、または電源が切られるまで無期
限に論理レベル１のまま残るであろう。
【００１９】スタティックＲＡＭは電源が供給される限
りその内容を保持できる。クロックは常にゲート制御や
同期のために用いられるが、クロックはスタティックＲ
ＡＭのメモリチップ動作に対して不可欠ではない。他方
でダイナミックＲＡＭは周期的なリフレッシュ動作の制
御のためにクロックを必要としている。
りその内容を保持できる。クロックは常にゲート制御や
同期のために用いられるが、クロックはスタティックＲ
ＡＭのメモリチップ動作に対して不可欠ではない。他方
でダイナミックＲＡＭは周期的なリフレッシュ動作の制
御のためにクロックを必要としている。
【００２０】ダイナミックＲＡＭ（ＤＲＡＭ）を構成す
るために用いられる典型的なメモリセルが図３及び図４
に図示されている。ＤＲＡＭはキャパシタを用いること
によって集積回路中の情報を保持する。論理的に０はゼ
ロに近い電圧によって示される。論理レベル１は電源電
圧ＶＤＤ（２３）に近い値のキャパシタ電圧によって示
される。
るために用いられる典型的なメモリセルが図３及び図４
に図示されている。ＤＲＡＭはキャパシタを用いること
によって集積回路中の情報を保持する。論理的に０はゼ
ロに近い電圧によって示される。論理レベル１は電源電
圧ＶＤＤ（２３）に近い値のキャパシタ電圧によって示
される。
【００２１】既に述べたようにＤＲＡＭメモリ中のキャ
パシタはその電荷を時の経過と共に失うので、ＤＲＡＭ
メモリはＤＲＡＭ回路を継続的にリフレッシュ（再充
電）するための論理を持たなければならない。リフレッ
シュの時にセルの内容は読み出され、ビットデータが再
び書き込みされ、キャパシタ電圧はそのふさわしい値に
修復される。しかし、ＤＲＡＭがリフレッシュされてい
る間はマイクロプロセッサによって読み出すことはでき
ない。もし、マイクロプロセッサがリフレッシュ中にＤ
ＲＡＭを読み出す必要があればマイクロプロセッサーは
読み出し動作が完了するまで１ないしそれ以上のウェイ
ト状態を待たなければならない。
パシタはその電荷を時の経過と共に失うので、ＤＲＡＭ
メモリはＤＲＡＭ回路を継続的にリフレッシュ（再充
電）するための論理を持たなければならない。リフレッ
シュの時にセルの内容は読み出され、ビットデータが再
び書き込みされ、キャパシタ電圧はそのふさわしい値に
修復される。しかし、ＤＲＡＭがリフレッシュされてい
る間はマイクロプロセッサによって読み出すことはでき
ない。もし、マイクロプロセッサがリフレッシュ中にＤ
ＲＡＭを読み出す必要があればマイクロプロセッサーは
読み出し動作が完了するまで１ないしそれ以上のウェイ
ト状態を待たなければならない。
【００２２】リフレッシュ動作はしばしば行われなけれ
ばならない（例えば１６ミリセカンドのうち８ミリセカ
ンド毎に）。ダイナミックメモリの周期的なリフレッシ
ュの必要性は既に述べてきたような周期的なリフレッシ
ュ信号を持つ必要性を示している。ＤＲＡＭで必要とさ
れる周期的リフレッシュ動作は図示されてはいないが追
加の回路を必要とする。
ばならない（例えば１６ミリセカンドのうち８ミリセカ
ンド毎に）。ダイナミックメモリの周期的なリフレッシ
ュの必要性は既に述べてきたような周期的なリフレッシ
ュ信号を持つ必要性を示している。ＤＲＡＭで必要とさ
れる周期的リフレッシュ動作は図示されてはいないが追
加の回路を必要とする。
【００２３】ダイナミックＲＡＭ（ＤＲＡＭ）を用いた
最も一般的な記憶セルを図３に図示した。このセル（４
９）は１トランジスタセル（１Ｔ ＤＲＡＭ）として適
切に知られている。セルはアクセストランジスタとして
知られる唯一のトランジスタＴ１（４３）と記憶キャパ
シタＣ１から構成されている。
最も一般的な記憶セルを図３に図示した。このセル（４
９）は１トランジスタセル（１Ｔ ＤＲＡＭ）として適
切に知られている。セルはアクセストランジスタとして
知られる唯一のトランジスタＴ１（４３）と記憶キャパ
シタＣ１から構成されている。
【００２４】トランジスタＴ１（４３）のゲートはワー
ド線（１７）に接続され、そのドレインはビット線（２
１）に接続されている。いかなるセルにおいても列デコ
ーダーは、記憶セルのワード線（１７）の電圧を見分け
ることによって列を選択している。これは選択された列
の全てのトランジスタが導通状態で、かつ選択された列
のセルの記憶キャパシタがビット線へそれぞれ接続され
ることを引き起こす。
ド線（１７）に接続され、そのドレインはビット線（２
１）に接続されている。いかなるセルにおいても列デコ
ーダーは、記憶セルのワード線（１７）の電圧を見分け
ることによって列を選択している。これは選択された列
の全てのトランジスタが導通状態で、かつ選択された列
のセルの記憶キャパシタがビット線へそれぞれ接続され
ることを引き起こす。
【００２５】セルのキャパシタＣ１（４１）は図３に示
されるようにビット線（２１）に接続される。ここで動
作が読み出し動作で、セルに論理１が記憶されていたな
らば、キャパシタＣ１（４１）の電圧はビット線（２
１）を通して正の増加として現れる。ビット線（２１）
はＣ１より非常に大きいために、ビット線（２１）での
電圧（又は電荷）の増加はＣ１（４１）の初期電圧より
非常に小さなものとなるだろう。明かではあるが、もし
セルが論理レベル０を記憶していたら、（初期状態と比
較して）ビット線（２１）上には負の電圧（又は電荷）
増分となるだろう。
されるようにビット線（２１）に接続される。ここで動
作が読み出し動作で、セルに論理１が記憶されていたな
らば、キャパシタＣ１（４１）の電圧はビット線（２
１）を通して正の増加として現れる。ビット線（２１）
はＣ１より非常に大きいために、ビット線（２１）での
電圧（又は電荷）の増加はＣ１（４１）の初期電圧より
非常に小さなものとなるだろう。明かではあるが、もし
セルが論理レベル０を記憶していたら、（初期状態と比
較して）ビット線（２１）上には負の電圧（又は電荷）
増分となるだろう。
【００２６】ビット線（２１）上の電圧変化が検知さ
れ、行検知増幅器（図示されていない）によって増幅さ
れる。増幅された信号が記憶キャパシタＣ１（４１）に
与えられ、信号をふさわしいレベルに復元する。この方
法で選択された列の全てのセルはリフレッシュされる。
同時に選択された列の検知増幅器の出力での信号はチッ
プのデータ出力線に与えられる。
れ、行検知増幅器（図示されていない）によって増幅さ
れる。増幅された信号が記憶キャパシタＣ１（４１）に
与えられ、信号をふさわしいレベルに復元する。この方
法で選択された列の全てのセルはリフレッシュされる。
同時に選択された列の検知増幅器の出力での信号はチッ
プのデータ出力線に与えられる。
【００２７】書き込まれるべきデータビットが選択され
たビット線（２１）に対する行デコーダー（示されてい
ない）に与えられ、ビット線（２１）に電圧として加え
られることを除いて、書き込み動作は読み出し動作と同
様に進む。このデータビットは選択されたセルのキャパ
シタＣ１（４１）に記憶される。同時に選択された列の
全ての他のセルもまた、特定の情報が書き込まれる。
たビット線（２１）に対する行デコーダー（示されてい
ない）に与えられ、ビット線（２１）に電圧として加え
られることを除いて、書き込み動作は読み出し動作と同
様に進む。このデータビットは選択されたセルのキャパ
シタＣ１（４１）に記憶される。同時に選択された列の
全ての他のセルもまた、特定の情報が書き込まれる。
【００２８】読み出し動作及び書き込み動作は選択され
た列の自動的なリフレッシュをもたらすが、特定の集積
回路に対して述べたように全メモリの周期的なリフレッ
シュとしてしばしば（例えば１６ミリ秒に８ミリ秒毎
に）提供されなければならない。リフレッシュ動作は一
度に一つの列をバーストモードで実行される。リフレッ
シュ動作中にチップは通常、外部の読み出し、書き込み
動作に利用できない。
た列の自動的なリフレッシュをもたらすが、特定の集積
回路に対して述べたように全メモリの周期的なリフレッ
シュとしてしばしば（例えば１６ミリ秒に８ミリ秒毎
に）提供されなければならない。リフレッシュ動作は一
度に一つの列をバーストモードで実行される。リフレッ
シュ動作中にチップは通常、外部の読み出し、書き込み
動作に利用できない。
【００２９】図４には、４トランジスタ２キャパシタＤ
ＲＡＭ（５９）が図示されている。ＤＲＡＭ（５９）に
おいて、各負荷のゲートの励起状態はワード線（１７）
によって提供される。トランジスタＴ１（５３）及びＴ
２（５４）は同時に負荷及び列選択トランジスタとして
作用する。もしワード線（１７）が０なら、トランジス
タＴ１（５３）及びＴ２（５４）はオフで、メモリセル
（５９）へ書き込まれる、あるいはメモリセル（５９）
から読み出され得る情報はない。しかし、もしワード線
（１７）が論理レベル１に等しいならばトランジスタＴ
１（５３）及びＴ２（５４）はオンで、４個のトランジ
スタは１（Ｔ４（５６）がオン）、あるいは０を（Ｔ３
（５５）がオン）を記憶できるラッチを形成する。
ＲＡＭ（５９）が図示されている。ＤＲＡＭ（５９）に
おいて、各負荷のゲートの励起状態はワード線（１７）
によって提供される。トランジスタＴ１（５３）及びＴ
２（５４）は同時に負荷及び列選択トランジスタとして
作用する。もしワード線（１７）が０なら、トランジス
タＴ１（５３）及びＴ２（５４）はオフで、メモリセル
（５９）へ書き込まれる、あるいはメモリセル（５９）
から読み出され得る情報はない。しかし、もしワード線
（１７）が論理レベル１に等しいならばトランジスタＴ
１（５３）及びＴ２（５４）はオンで、４個のトランジ
スタは１（Ｔ４（５６）がオン）、あるいは０を（Ｔ３
（５５）がオン）を記憶できるラッチを形成する。
【００３０】図３のＤＲＡＭ（４９）と同様に、ＤＲＡ
Ｍ（５９）セルの情報はトランジスタＴ３（５５）及び
Ｔ４（５６）のゲートとソースの間のキャパシタＣ１
（５１）及びＣ２（５２）にそれぞれ記憶される。も
し、デジタルの１が記憶されると、Ｃ２（５２）は電圧
（ＶＤＤ−Ｖｔｈ：Ｖｔｈはアクセストランジスタの閾
値電圧）で充電され、キャパシタＣ１（５１）は電圧０
で充電される。もし逆も正しいなら、キャパシタＣ２
（５２）は電圧０で充電され、キャパシタＣ１（５５）
は（ＶＤＤ−Ｖｔｈ）で充電される。
Ｍ（５９）セルの情報はトランジスタＴ３（５５）及び
Ｔ４（５６）のゲートとソースの間のキャパシタＣ１
（５１）及びＣ２（５２）にそれぞれ記憶される。も
し、デジタルの１が記憶されると、Ｃ２（５２）は電圧
（ＶＤＤ−Ｖｔｈ：Ｖｔｈはアクセストランジスタの閾
値電圧）で充電され、キャパシタＣ１（５１）は電圧０
で充電される。もし逆も正しいなら、キャパシタＣ２
（５２）は電圧０で充電され、キャパシタＣ１（５５）
は（ＶＤＤ−Ｖｔｈ）で充電される。
【００３１】もしデータがＤＲＡＭ（５９）セルに記憶
された後、ある時間の間にアクセスできないなら、キャ
パシタ上の電荷は避けられない漏れ電流のために減少す
る。データ書き込みと次のアクセスとの間の時間があま
りにも長いなら、論理レベル１の電圧は論理レベル０と
見分けられない程度に十分小さくなるかも知れず、情報
が失われてしまう。ダイナミックシフトレジスタが最小
動作周波数以下では動作させられないことと同じ現象で
ある。キャパシタ電圧Ｃ１（５１）及びＣ２（５２）の
電圧降下が過度となる前に記憶されたデータをリフレッ
シュする追加の回路が必要とされることは明かである。
された後、ある時間の間にアクセスできないなら、キャ
パシタ上の電荷は避けられない漏れ電流のために減少す
る。データ書き込みと次のアクセスとの間の時間があま
りにも長いなら、論理レベル１の電圧は論理レベル０と
見分けられない程度に十分小さくなるかも知れず、情報
が失われてしまう。ダイナミックシフトレジスタが最小
動作周波数以下では動作させられないことと同じ現象で
ある。キャパシタ電圧Ｃ１（５１）及びＣ２（５２）の
電圧降下が過度となる前に記憶されたデータをリフレッ
シュする追加の回路が必要とされることは明かである。
【００３２】本発明の原理を具体化した４トランジスタ
２キャパシタ（４Ｔ／２Ｃ）スタティックランダムアク
セスメモリ（６０）を図５に示した。４Ｔ／２Ｃ ＳＲ
ＡＭ（６０）はＲ１（７１）及びＲ２（７２）から漏れ
電流として反映される寄生抵抗を含む。本発明の４Ｔ／
２Ｃ ＳＲＡＭ（６０）はまた、二つのインバータと二
つのアクセストランジスタＴ１（６３）及びＴ２（６
４）の交差結合によって形成されるフリップ−フロップ
を含む。
２キャパシタ（４Ｔ／２Ｃ）スタティックランダムアク
セスメモリ（６０）を図５に示した。４Ｔ／２Ｃ ＳＲ
ＡＭ（６０）はＲ１（７１）及びＲ２（７２）から漏れ
電流として反映される寄生抵抗を含む。本発明の４Ｔ／
２Ｃ ＳＲＡＭ（６０）はまた、二つのインバータと二
つのアクセストランジスタＴ１（６３）及びＴ２（６
４）の交差結合によって形成されるフリップ−フロップ
を含む。
【外５】
【００３３】本発明のメモリセルはキャパシタＣ１（６
１）及びＣ２（６２）を利用し、それぞれ寄生抵抗Ｒ１
（７１）及びＲ２（７２）を通る電流を得るための意図
的な伝導経路である。これらの寄生抵抗Ｒ１（７１）及
びＲ２（７２）は、それぞれキャパシタＣ１（６１）及
びＣ２（６２）の誘電体を通る漏れ電流として反映さ
れ、４個のトランジスタＴ１（６３）、Ｔ２（６４）、
Ｔ３（６５）及びＴ４（６６）からの他の何らかの漏れ
電流に対して補償する。図５に示したような特定のキャ
パシタ／トランジスタ相互接続に沿うこの補償電流はメ
モリセルの論理レベルを安定した静電状態に置くように
規制（制御）する。
１）及びＣ２（６２）を利用し、それぞれ寄生抵抗Ｒ１
（７１）及びＲ２（７２）を通る電流を得るための意図
的な伝導経路である。これらの寄生抵抗Ｒ１（７１）及
びＲ２（７２）は、それぞれキャパシタＣ１（６１）及
びＣ２（６２）の誘電体を通る漏れ電流として反映さ
れ、４個のトランジスタＴ１（６３）、Ｔ２（６４）、
Ｔ３（６５）及びＴ４（６６）からの他の何らかの漏れ
電流に対して補償する。図５に示したような特定のキャ
パシタ／トランジスタ相互接続に沿うこの補償電流はメ
モリセルの論理レベルを安定した静電状態に置くように
規制（制御）する。
【００３４】本件開示による重要な面はキャパシタＣ１
（６１）及びＣ２（６２）が、都合の良い事に図１に関
して既に説明してきた従来技術の４トランジスタ２抵抗
スタティックランダムアクセスメモリセルの負荷抵抗Ｒ
１（１１）及びＲ２（１２）の代わりに用いられること
である。
（６１）及びＣ２（６２）が、都合の良い事に図１に関
して既に説明してきた従来技術の４トランジスタ２抵抗
スタティックランダムアクセスメモリセルの負荷抵抗Ｒ
１（１１）及びＲ２（１２）の代わりに用いられること
である。
【００３５】この後さらに詳細まで議論されるが、キャ
パシタを抵抗の代わりに用いることによっていくつかの
設計変更を必要としている。しかし、限られた集積回路
の表面領域で必要とされるキャパシタ値をもつ単一のキ
ャパシタを生産することは比較的容易であり、一方で集
積回路の限られた表面領域で必要とされる高い抵抗をも
つように製造された単一の抵抗を再生することは困難で
あるためにこの代替は結果的にキャパシタ負荷メモリセ
ルの生産性を改善することとなる。
パシタを抵抗の代わりに用いることによっていくつかの
設計変更を必要としている。しかし、限られた集積回路
の表面領域で必要とされるキャパシタ値をもつ単一のキ
ャパシタを生産することは比較的容易であり、一方で集
積回路の限られた表面領域で必要とされる高い抵抗をも
つように製造された単一の抵抗を再生することは困難で
あるためにこの代替は結果的にキャパシタ負荷メモリセ
ルの生産性を改善することとなる。
【００３６】さらに、高い値の抵抗は典型的には重大な
温度依存性を示し、一方キャパシタは典型的には比較的
無反応のために、時間と周波数に依存したインピーダン
スを制御するためにキャパシタを利用することによって
比較的温度変化に関係しないメモリセルの設計が可能と
なる。これはさらにアメリカ特許番号５、２８３、５０
０のコチャンスキのタイトル「平面パネル電界発光ディ
スプレイ装置」にて一般に開示されており、ここで参照
として取り入れられる。
温度依存性を示し、一方キャパシタは典型的には比較的
無反応のために、時間と周波数に依存したインピーダン
スを制御するためにキャパシタを利用することによって
比較的温度変化に関係しないメモリセルの設計が可能と
なる。これはさらにアメリカ特許番号５、２８３、５０
０のコチャンスキのタイトル「平面パネル電界発光ディ
スプレイ装置」にて一般に開示されており、ここで参照
として取り入れられる。
【００３７】各キャパシタＣ１（６１）及びＣ２（６
２）の誘電体は意図的に漏れやすくし、図１の負荷抵抗
Ｒ１（１１）及びＲ２（１２）に相当する実効的抵抗を
提供する。好ましい実施例ではキャパシタの誘電体の構
成は五酸化タンタルTa2O5、あるいは二酸化チタンTiO2
層である。五酸化タンタルTa2O5が、その制御されたキ
ャパシタＣ１（６１）及びＣ２（６２）の時間及び周波
数依存のインピーダンスを流れる電流は約１０ー 3秒のＲ
Ｃ時定数を提供するトランジスタのオフ電流（いくつか
の場合１０ー 12アンペア）に関連した反対方向のものよ
り大きい。この制御された時間と周波数依存インピーダ
ンスは１）有害さ及び遅さを補償し全ての回路で見られ
る漏れ機構を変更し、２）メモリのような回路の調子を
狂わせる傾向にある高周波数や事象に対して回路を安定
化する。しかし、用いられたトランジスタの漏れ電流の
約１０倍の最適化係数からの更なるキャパシタの漏れ電
流が回路の最適化にいくつかの影響を及ぼすだろう。
２）の誘電体は意図的に漏れやすくし、図１の負荷抵抗
Ｒ１（１１）及びＲ２（１２）に相当する実効的抵抗を
提供する。好ましい実施例ではキャパシタの誘電体の構
成は五酸化タンタルTa2O5、あるいは二酸化チタンTiO2
層である。五酸化タンタルTa2O5が、その制御されたキ
ャパシタＣ１（６１）及びＣ２（６２）の時間及び周波
数依存のインピーダンスを流れる電流は約１０ー 3秒のＲ
Ｃ時定数を提供するトランジスタのオフ電流（いくつか
の場合１０ー 12アンペア）に関連した反対方向のものよ
り大きい。この制御された時間と周波数依存インピーダ
ンスは１）有害さ及び遅さを補償し全ての回路で見られ
る漏れ機構を変更し、２）メモリのような回路の調子を
狂わせる傾向にある高周波数や事象に対して回路を安定
化する。しかし、用いられたトランジスタの漏れ電流の
約１０倍の最適化係数からの更なるキャパシタの漏れ電
流が回路の最適化にいくつかの影響を及ぼすだろう。
【００３８】本発明の応用が続く例に示されているが、
本発明を限定するものではない。０．２５ｕｍシリコン
半導体技術において、金属酸化物電界効果トランジスタ
の漏れ電流はトランジスタ単位当たり１E-10アンペアで
ある。このようなトランジスタ素子の漏れ電流を相殺す
るために負荷要素としてキャパシタを用いるためには、
負荷要素当たり１E-9アンペアのごくわずかな電流を伴
うキャパシタが必要とされる。この種の漏れ電流素子と
してのキャパシタ電流は負荷要素当たり5E-10から2E-9
アンペアの間であり、回路全体として同様に働くだろ
う。
本発明を限定するものではない。０．２５ｕｍシリコン
半導体技術において、金属酸化物電界効果トランジスタ
の漏れ電流はトランジスタ単位当たり１E-10アンペアで
ある。このようなトランジスタ素子の漏れ電流を相殺す
るために負荷要素としてキャパシタを用いるためには、
負荷要素当たり１E-9アンペアのごくわずかな電流を伴
うキャパシタが必要とされる。この種の漏れ電流素子と
してのキャパシタ電流は負荷要素当たり5E-10から2E-9
アンペアの間であり、回路全体として同様に働くだろ
う。
【００３９】本発明のメモリセルで用いられるキャパシ
タの断面図が図６に図示されている。図６のメモリセル
はＰ形基板（８１）から構成される。基板（８１）は好
ましくはシリコン形基板である。Ｎ形層（８２）はＰ形
基板（８１）の上に形成され、絶縁されたＰ形領域（８
３）はＮ形層（８２）の上に形成され、それによってＮ
形層（８２）は埋め込まれる。
タの断面図が図６に図示されている。図６のメモリセル
はＰ形基板（８１）から構成される。基板（８１）は好
ましくはシリコン形基板である。Ｎ形層（８２）はＰ形
基板（８１）の上に形成され、絶縁されたＰ形領域（８
３）はＮ形層（８２）の上に形成され、それによってＮ
形層（８２）は埋め込まれる。
【００４０】フィールド酸化物絶縁体層（８４）及び
（８５）はＰ形基板（８１）、Ｎ形埋め込み層（８２）
及び絶縁されたＰ形層領域８３上に形成される。電圧が
印可されたとき、アクセストランジスタの構成要素であ
るソース（８６）及びドレイン（８７）は、ソース（８
６）とドレイン（８７）の間の絶縁されたＰ形領域にチ
ャネル（８９）を形成する。ゲート電極（９１）はソー
ス（８６）及びドレイン（８７）を伴うＭＯＳＦＥＴト
ランジスタを形成するために酸化物（８８）の上に堆積
される。
（８５）はＰ形基板（８１）、Ｎ形埋め込み層（８２）
及び絶縁されたＰ形層領域８３上に形成される。電圧が
印可されたとき、アクセストランジスタの構成要素であ
るソース（８６）及びドレイン（８７）は、ソース（８
６）とドレイン（８７）の間の絶縁されたＰ形領域にチ
ャネル（８９）を形成する。ゲート電極（９１）はソー
ス（８６）及びドレイン（８７）を伴うＭＯＳＦＥＴト
ランジスタを形成するために酸化物（８８）の上に堆積
される。
【００４１】コンタクト（９２）が第一の金属層ビット
線（９４）をソース（８６）に接続している。コンタク
ト（９３）はドレイン（８７）とタングステンシリンダ
（９５）を接続するために用いられている。コンタクト
（９２）及び（９３）は所望の製作の複雑さと回路密度
に依存して自己整合あるいは非自己整合される。回路密
度が高くなるにつれて自己整合コンタクトが好ましくな
る。単純な製作にとっては非自己整合コンタクトが好ま
しい。
線（９４）をソース（８６）に接続している。コンタク
ト（９３）はドレイン（８７）とタングステンシリンダ
（９５）を接続するために用いられている。コンタクト
（９２）及び（９３）は所望の製作の複雑さと回路密度
に依存して自己整合あるいは非自己整合される。回路密
度が高くなるにつれて自己整合コンタクトが好ましくな
る。単純な製作にとっては非自己整合コンタクトが好ま
しい。
【００４２】タングステンシリンダ（９５）は本発明の
漏れやすいキャパシタ（１００）とコンタクト（９３）
の間のプラグとして動作する。タングステンシリンダ
（９５）は本発明のキャパシタ（１００）に対して、キ
ャパシタンスを最大にしてキャパシタンスを最大にし、
かつキャパシタンス（１００）の電荷を最大とするため
の表面領域の拡張を提供するために用いられる。
漏れやすいキャパシタ（１００）とコンタクト（９３）
の間のプラグとして動作する。タングステンシリンダ
（９５）は本発明のキャパシタ（１００）に対して、キ
ャパシタンスを最大にしてキャパシタンスを最大にし、
かつキャパシタンス（１００）の電荷を最大とするため
の表面領域の拡張を提供するために用いられる。
【００４３】代わりの実施例ではタングステンシリンダ
（９５）の側面は本発明のキャパシタ（１００）に対す
る誘電体を堆積するための表面領域として利用され、キ
ャパシタの全表面領域を増加させる。
（９５）の側面は本発明のキャパシタ（１００）に対す
る誘電体を堆積するための表面領域として利用され、キ
ャパシタの全表面領域を増加させる。
【００４４】本発明のキャパシタＣ１（６１）あるいは
Ｃ２（６２）が形成される場所はタングステンシリンダ
プラグ（９５）と第二の金属層（９６）の間に位置して
いる。集積回路上の金属キャパシタに対する金属の製作
方法はアメリカ特許番号５．５７６．２４０のラドセビ
ッチ等による１９９６年１１月１９日の「金属キャパシ
タに対する金属の製作方法」にて一般に開示され、ここ
で参照として取り入れられた。
Ｃ２（６２）が形成される場所はタングステンシリンダ
プラグ（９５）と第二の金属層（９６）の間に位置して
いる。集積回路上の金属キャパシタに対する金属の製作
方法はアメリカ特許番号５．５７６．２４０のラドセビ
ッチ等による１９９６年１１月１９日の「金属キャパシ
タに対する金属の製作方法」にて一般に開示され、ここ
で参照として取り入れられた。
【００４５】タングステンシリンダプラグ（９５）は上
述したようにキャパシタ（１００）の表面領域を拡張す
るためにコンタクト（９３）の上部に用いられ、第二の
金属層（９６）とコンタクト（９３）の間に位置してい
る。代わりの実施例では、第二の金属層（９６）の側面
は本発明のキャパシタ（１００）に対する誘電体に対す
る表面領域として用いられるタングステンシリンダ（９
５）の側面の周りに引き下ろすことができ、それ故キャ
パシタの全表面領域は増加する。
述したようにキャパシタ（１００）の表面領域を拡張す
るためにコンタクト（９３）の上部に用いられ、第二の
金属層（９６）とコンタクト（９３）の間に位置してい
る。代わりの実施例では、第二の金属層（９６）の側面
は本発明のキャパシタ（１００）に対する誘電体に対す
る表面領域として用いられるタングステンシリンダ（９
５）の側面の周りに引き下ろすことができ、それ故キャ
パシタの全表面領域は増加する。
【００４６】第二のタングステンシリンダプラグ（９
７）は第二の金属層（９６）の上部にある。タングステ
ンシリンダプラグ（９５）とタングステンシリンダプラ
グ（９７）は両方ともリアクティブイオンエッチングと
従来のフォトリソグラフィー技術を用いて先ず製作され
る。次ぎに接着／障壁層が表面に堆積される。化学気相
成長法（ＣＶＤ）と化学機械研磨の兼用によってタング
ステンシリンダプラグ（９５）及び（９７）をそれぞれ
形成する。
７）は第二の金属層（９６）の上部にある。タングステ
ンシリンダプラグ（９５）とタングステンシリンダプラ
グ（９７）は両方ともリアクティブイオンエッチングと
従来のフォトリソグラフィー技術を用いて先ず製作され
る。次ぎに接着／障壁層が表面に堆積される。化学気相
成長法（ＣＶＤ）と化学機械研磨の兼用によってタング
ステンシリンダプラグ（９５）及び（９７）をそれぞれ
形成する。
【００４７】標準的なマルチレベル金属相互接続法が、
集積回路の相互接続（すなわちメモリ部分と論理部分の
接続）の埋め込み配置の形成を完成するために用いられ
る。
集積回路の相互接続（すなわちメモリ部分と論理部分の
接続）の埋め込み配置の形成を完成するために用いられ
る。
【００４８】前述の説明は図示と説明目的で提供されて
きた。網羅することも、本発明を開示されたまさにその
ままの形式に制限することも意図していない。今までの
教示に照らし合わせ、見て分かる修正や多様性が可能で
ある。
きた。網羅することも、本発明を開示されたまさにその
ままの形式に制限することも意図していない。今までの
教示に照らし合わせ、見て分かる修正や多様性が可能で
ある。
【００４９】説明されてきた実施例あるいは具体例は、
本発明の原理の良い例証や当業者が様々な実施や意図さ
れた特定の利用に適したような様々な修正を伴い本発明
を利用できるようにするための実際的な応用を与えるよ
うに選択され、かつ説明された。すべての修正や変更
は、公正かつ適法に評価された技術的範囲に一致するよ
うに解釈された添付の特許請求の範囲によって規定され
る本件発明の範囲に含まれる。
本発明の原理の良い例証や当業者が様々な実施や意図さ
れた特定の利用に適したような様々な修正を伴い本発明
を利用できるようにするための実際的な応用を与えるよ
うに選択され、かつ説明された。すべての修正や変更
は、公正かつ適法に評価された技術的範囲に一致するよ
うに解釈された添付の特許請求の範囲によって規定され
る本件発明の範囲に含まれる。
【００５０】
【発明の効果】本発明のキャパシタ負荷メモリセルを用
いることによって、生産性の改善された比較的温度変化
に依存しない高いアクセススピードのメモリセルを提供
することができる。
いることによって、生産性の改善された比較的温度変化
に依存しない高いアクセススピードのメモリセルを提供
することができる。
【図１】典型的な従来法の４トランジスタ２負荷抵抗の
スタティックＲＡＭセル回路を示す図である。
スタティックＲＡＭセル回路を示す図である。
【図２】典型的な従来法の６トランジスタスタティック
ＣＭＯＳ ＲＡＭセル回路を示す図である。
ＣＭＯＳ ＲＡＭセル回路を示す図である。
【図３】典型的な従来法の１トランジスタ１キャパシタ
ダイナミックＲＡＭセル回路を示す線図である。
ダイナミックＲＡＭセル回路を示す線図である。
【図４】典型的な従来法の４トランジスタ２キャパシタ
ダイナミックＲＡＭを示す線図である。
ダイナミックＲＡＭを示す線図である。
【図５】意図的に寄生抵抗を通る伝導経路を持つ本発明
の４トランジスタ２キャパシタスタティックランダムア
クセスメモリセル回路を示す回路図である。
の４トランジスタ２キャパシタスタティックランダムア
クセスメモリセル回路を示す回路図である。
【図６】本発明のスタティックメモリセルのキャパシタ
負荷及びアクセストランジスタに対する集積回路要素を
示す断面図である。
負荷及びアクセストランジスタに対する集積回路要素を
示す断面図である。
【外６】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フィリップ ダブリュ．デオダトー アメリカ合衆国 ニュージャーシィ，アズ バリー，アンダーソン ロード 258 (72)発明者 イウ−フェン ウォン アメリカ合衆国 ニュージャーシィ，サミ ット，ウッドランド アヴェニュー 160
Claims (28)
- 【請求項１】 スタティックメモリセル装置であって、 少なくとも一つのトランジスタと、 前記メモリセルに対する負荷要素として動作し、前記ト
ランジスタと電気的に接続された少なくとも一つのキャ
パシタとを含み、電流が前記キャパシタを通して前記メ
モリセルに流れるスタティックメモリセル装置。 - 【請求項２】 請求項１記載の装置において、前記少な
くとも一つのキャパシタが、 制御された時間及び周波数依存のインピーダンスを有す
る誘電体をさらに含み、 前記誘電体に対する最適な表面領域及び厚みを利用する
ことによって前記誘電体が制御される装置。 - 【請求項３】 請求項１記載の装置において、前記少な
くとも一つのキャパシタが、 前記トランジスタのオフ状態でのドレイン電流の約５な
いし２０倍の範囲の誘電体材料ドレイン電流を伴う誘電
体材料をさらに含む装置。 - 【請求項４】 請求項１記載の装置において、前記少な
くとも一つのキャパシタが、 前記トランジスタのオフ状態でのドレイン電流の約１０
倍の誘電体材料ドレイン電流を伴う誘電体材料をさらに
含む装置。 - 【請求項５】 請求項２記載の装置において、前記誘電
体が約１０より大きい誘電率を有する装置。 - 【請求項６】 請求項２記載の装置において、前記誘電
体が五酸化タンタル及び二酸化チタンからなる群から選
択される装置。 - 【請求項７】 スタティックメモリセル装置であって、 情報のビットを記憶するための手段と、 前記スタティックメモリセルにキャパシタ負荷要素を提
供するための手段とを含む装置。 - 【請求項８】 請求項７記載の装置において、前記キャ
パシタ負荷要素を提供するための前記手段がさらに少な
くとも一つのキャパシタを含む装置。 - 【請求項９】 請求項８記載の装置において、前記少な
くとも一つのキャパシタが、 制御された時間及び周波数依存インピーダンスを有する
誘電体をさらに含み、 前記誘電体は前記誘電体に対して最適な表面領域及び厚
みを利用することによって制御される装置。 - 【請求項１０】 請求項８記載の装置において、前記少
なくとも一つのキャパシタが、 前記トランジスタのオフ状態でのドレイン電流の約５な
いし２０倍の範囲の誘電体材料ドレイン電流を伴う誘電
体材料をさらに含む装置。 - 【請求項１１】 請求項８記載の装置において、前記少
なくとも一つのキャパシタが、 前記トランジスタのオフ状態でのドレイン電流の約１０
倍の誘電体材料ドレイン電流を伴う誘電体材料をさらに
含む装置。 - 【請求項１２】 請求項９記載の装置において、前記誘
電体が約１０より大きい誘電率を有する装置。 - 【請求項１３】 請求項９記載の装置において、前記誘
電体が五酸化タンタル及び二酸化チタンからなる群から
選択される装置。 - 【請求項１４】 メモリセル装置であって、 情報のビットを記憶するための記憶要素と、 前記記憶要素のためのキャパシタ負荷要素とを含む装
置。 - 【請求項１５】 請求項１４記載のにおいて、前記キャ
パシタ負荷要素が、制御された時間及び周波数依存イン
ピーダンスを有する誘電体をさらに含み、 前記誘電体は前記誘電体に対する最適な表面領域及び厚
みを利用することによって制御される装置。 - 【請求項１６】 請求項１５記載の装置において、前記
誘電体が、 前記トランジスタのオフ状態でのドレイン電流の約５な
いし２０倍の範囲の誘電体材料ドレイン電流を伴う誘電
体材料をさらに含む装置。 - 【請求項１７】 請求項１５記載の装置において、前記
誘電体が、 前記トランジスタのオフ状態でのドレイン電流の約１０
倍の誘電体材料ドレイン電流を伴う誘電体材料をさらに
含む装置。 - 【請求項１８】 請求項１５記載の装置において、前記
誘電体が約１０より大きい誘電率を有する装置。 - 【請求項１９】 請求項１５記載の装置において、前記
誘電体が五酸化タンタル及び二酸化チタンからなる群か
ら選択される装置。 - 【請求項２０】 スタティックメモリセル装置であっ
て、 第一及び第二のビット線と、 第一のトランジスタであって、第一のトランジスタの第
一のコンタクト上で前記第一のビット線に電気的に接続
される第一トランジスタと、 第二のトランジスタであって、第二のトランジスタの第
一のコンタクト上で前記第二のビット線に電気的に接続
される第二のトランジスタと、 第一のキャパシタであって、第一のキャパシタの第一の
コンタクト上でソース電流と電気的に接続される第一の
キャパシタと、 第二のキャパシタであって、第二のキャパシタの第一の
コンタクト上でソース電流と電気的に接続される第二キ
ャパシタと、 第三のトランジスタであって、第三のトランジスタの第
一のコンタクト上でグランドコンタクトに電気的に接続
されるとともに、第三のトランジスタの第二のコンタク
トが第一のキャパシタの第二のコンタクトに電気的に接
続される第三のトランジスタと、 第四のトランジスタであって、第四のトランジスタの第
一のコンタクトで電気的にグランドコンタクトに接続さ
れるとともに、第四のトランジスタの第二のコンタクト
が前記第二のキャパシタの第二のコンタクトに電気的に
接続される第四トランジスタとを含み、 前記第一のトランジスタの第二のコンタクトが前記第三
のトランジスタの第二のコンタクト及び第四のトランジ
スタの第三のコンタクトに電気的に接続され、かつ前記
第二のトランジスタの第二のコンタクトが前記第四のト
ランジスタの第二のコンタクト及び第三のトランジスタ
の第三のコンタクトに電気的に接続される装置。 - 【請求項２１】 請求項２０記載の装置において、前記
第一及び第二のキャパシタが、 制御された時間及び周波数依存のインピーダンスを伴う
誘電体層をさらに含み、前記誘電体層に対する最適な表
面領域及び厚みを利用することによって前記誘電体が制
御される装置。 - 【請求項２２】 請求項２０記載の装置において、前記
第一及び第二のキャパシタが、 前記トランジスタのオフ状態でのドレイン電流の約５な
いし２０倍の範囲の誘電体材料ドレイン電流を伴う誘電
体材料をさらに含む装置。 - 【請求項２３】 請求項２０記載の装置において、前記
第一及び第二のキャパシタが、 前記トランジスタのオフ状態でのドレイン電流の約１０
倍の誘電体材料ドレイン電流を伴う誘電体材料をさらに
含む装置。 - 【請求項２４】 請求項２０記載の装置において、前記
第一及び第二キャパシタが約１０より大きい誘電率を有
する装置。 - 【請求項２５】 スタティックメモリセル装置を形成す
るための方法であって、 基板を提供するステップと、 前記基板上にフィールド酸化膜絶縁体を含むソースコン
タクトを形成するステップと、 前記基板上にフィールド酸化膜絶縁体層を含むドレイン
コンタクトを形成するステップと、 トランジスタ形成のために前記酸化膜の上部にゲート電
極を形成するステップと、 前記ソースコンタクト上に第一のコンタクトを形成する
ステップと、 前記第一のコンタクトに第一の金属層ビット線を前記コ
ンタクトと前記第一の金属層ビット線を接続するために
形成するステップと、 前記ドレインコンタクトに前記第二のコンタクトを形成
するステップと、 前記第二のコンタクト上に第一のタングステンプラグを
製作するステップと、 オフ状態のトランジスタのドレイン電流特性の５ないし
２０倍の範囲のドレイン電流特性を有する誘電体を含む
キャパシタを前記第一のタングステンプラグ上に形成す
るステップと、 前記キャパシタ上に第二の金属層を形成するステップ
と、 第二のタングステンプラグを前記第二の金属層上に製作
するステップと、第三の金属層を前記第二のタングステ
ンプラグ上に形成するステップとを含む方法。 - 【請求項２６】 請求項２５記載の方法において、前記
キャパシタドレイン電流特性がオフ状態での前記トラン
ジスタドレイン電流特性の約１０倍である方法。 - 【請求項２７】 請求項２５記載の装置において、前記
誘電体が約１０より大きい誘電率を有する装置。 - 【請求項２８】 請求項２５記載の装置において、前記
誘電体が五酸化タンタル及び二酸化チタンからなる群か
ら選択される装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/189,131 US6038163A (en) | 1998-11-09 | 1998-11-09 | Capacitor loaded memory cell |
| US09/189131 | 1998-11-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000150670A true JP2000150670A (ja) | 2000-05-30 |
| JP3575675B2 JP3575675B2 (ja) | 2004-10-13 |
Family
ID=22696067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31815199A Expired - Fee Related JP3575675B2 (ja) | 1998-11-09 | 1999-11-09 | キャパシタ負荷メモリセル |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6038163A (ja) |
| EP (1) | EP1001431B1 (ja) |
| JP (1) | JP3575675B2 (ja) |
| KR (1) | KR100715635B1 (ja) |
| DE (1) | DE69929409T2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6583459B1 (en) | 2000-06-30 | 2003-06-24 | Stmicroelectronics, Inc. | Random access memory cell and method for fabricating same |
| JP2002359298A (ja) * | 2001-05-31 | 2002-12-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| DE10214101B4 (de) * | 2002-03-28 | 2007-05-31 | Infineon Technologies Ag | Vorrichtung und Verfahren zum Erzeugen eines Refreshsignals für eine Speicherzelle einer Halbleitervorrichtung |
| US6888741B2 (en) * | 2002-08-16 | 2005-05-03 | International Business Machines Corporation | Secure and static 4T SRAM cells in EDRAM technology |
| US6980459B2 (en) * | 2002-10-24 | 2005-12-27 | Texas Instruments Incorporated | Non-volatile SRAM |
| US6731534B1 (en) * | 2003-01-07 | 2004-05-04 | Taiwan Semiconductor Manufacturing Company | Bit line tracking scheme with cell current variation and substrate noise consideration for SRAM devices |
| US7116572B2 (en) * | 2004-11-09 | 2006-10-03 | Ramtron International Corporation | Circuit for generating a centered reference voltage for a 1T/1C ferroelectric memory |
| US7262987B2 (en) * | 2005-02-01 | 2007-08-28 | International Business Machines Corporation | SRAM cell using tunnel current loading devices |
| DE102005024897A1 (de) * | 2005-05-31 | 2006-12-07 | Infineon Technologies Ag | Verlustleistungsarme nichtflüchtige Speicherzelle |
| JP2009289784A (ja) * | 2008-05-27 | 2009-12-10 | Nec Electronics Corp | 半導体集積回路装置 |
| US9098334B2 (en) * | 2010-01-15 | 2015-08-04 | Oracle International Corporation | Special values in oracle clusterware resource profiles |
| US9085212B2 (en) * | 2013-03-15 | 2015-07-21 | Hendrickson Usa, L.L.C. | Vehicle suspension |
| US9150071B2 (en) | 2013-07-25 | 2015-10-06 | Hendrickson Usa, L.L.C. | Frame hanger for vehicle suspension |
| US9315083B2 (en) | 2014-07-15 | 2016-04-19 | Hendrickson Usa, L.L.C. | Frame hanger for providing thrust angle alignment in vehicle suspension |
| US10685703B2 (en) * | 2018-09-12 | 2020-06-16 | Nxp B.V. | Transistor body bias control circuit for SRAM cells |
| US11074946B2 (en) | 2019-12-05 | 2021-07-27 | Nxp B.V. | Temperature dependent voltage differential sense-amplifier |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3662356A (en) * | 1970-08-28 | 1972-05-09 | Gen Electric | Integrated circuit bistable memory cell using charge-pumped devices |
| JPS5819143B2 (ja) * | 1977-09-30 | 1983-04-16 | 株式会社東芝 | 半導体メモリ装置 |
| JPS61224196A (ja) * | 1985-03-29 | 1986-10-04 | Fujitsu Ltd | 半導体装置 |
| JPH0551756A (ja) * | 1991-08-20 | 1993-03-02 | Furukawa Electric Co Ltd:The | 無電解Ｎｉ−Ｐメツキ方法 |
| KR930015015A (ko) * | 1991-12-20 | 1993-07-23 | 윌리엄 이. 힐러 | 강유전성 캐패시터를 갖는 메모리 셀 |
| US5283500A (en) * | 1992-05-28 | 1994-02-01 | At&T Bell Laboratories | Flat panel field emission display apparatus |
| US5377139A (en) * | 1992-12-11 | 1994-12-27 | Motorola, Inc. | Process forming an integrated circuit |
| KR100305123B1 (ko) * | 1992-12-11 | 2001-11-22 | 비센트 비.인그라시아, 알크 엠 아헨 | 정적랜덤액세스메모리셀및이를포함하는반도체장치 |
| US5348894A (en) * | 1993-01-27 | 1994-09-20 | Texas Instruments Incorporated | Method of forming electrical connections to high dielectric constant materials |
| US5439840A (en) * | 1993-08-02 | 1995-08-08 | Motorola, Inc. | Method of forming a nonvolatile random access memory capacitor cell having a metal-oxide dielectric |
| US5576240A (en) * | 1994-12-09 | 1996-11-19 | Lucent Technologies Inc. | Method for making a metal to metal capacitor |
| US5700707A (en) * | 1996-06-13 | 1997-12-23 | Chartered Semiconductor Manufacturing Pte Ltd. | Method of manufacturing SRAM cell structure having a tunnel oxide capacitor |
-
1998
- 1998-11-09 US US09/189,131 patent/US6038163A/en not_active Expired - Lifetime
-
1999
- 1999-11-02 DE DE69929409T patent/DE69929409T2/de not_active Expired - Lifetime
- 1999-11-02 EP EP99308697A patent/EP1001431B1/en not_active Expired - Lifetime
- 1999-11-09 JP JP31815199A patent/JP3575675B2/ja not_active Expired - Fee Related
- 1999-11-09 KR KR1019990049448A patent/KR100715635B1/ko not_active IP Right Cessation
-
2000
- 2000-02-04 US US09/498,543 patent/US6272039B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP1001431B1 (en) | 2006-01-11 |
| DE69929409D1 (de) | 2006-04-06 |
| KR20000035338A (ko) | 2000-06-26 |
| KR100715635B1 (ko) | 2007-05-08 |
| US6272039B1 (en) | 2001-08-07 |
| DE69929409T2 (de) | 2006-09-21 |
| JP3575675B2 (ja) | 2004-10-13 |
| US6038163A (en) | 2000-03-14 |
| EP1001431A1 (en) | 2000-05-17 |
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Legal Events
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| R150 | Certificate of patent or registration of utility model |
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Free format text: PAYMENT UNTIL: 20080716 Year of fee payment: 4 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100716 Year of fee payment: 6 |
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|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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