JPH0660635A - 強誘電体メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、構造が簡素化された強誘電体メモリ
セルをマトリックス構成し、クロストーク防止する強誘
電体メモリ装置を提供することを目的とする。 【構成】本発明は、強誘電体メモリセルをｎ×ｎでマト
リックス状に配置されたメモリセル部１と、Ｘアドレス
を共通するダミーセルラインを有するＸダミーセル回路
２と、Ｙアドレスを共通するダミーセルラインを有する
Ｙダミーセル回路３と、情報を記憶・読出しするメモリ
セルを選択するＸアドレス部４，Ｙアドレス部５と、前
記Ｘアドレス部４から出力される信号を検出する検出用
アンプ部６とにより構成され、読み出したいメモリセル
以外のメモリセルに所定電圧を予め印加してクロストー
ク分の強誘電分極を引き起こしてから読み出し動作を行
う強誘電体メモリ装置である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリ装置に係
り、特に２端子スイッチが設けられ、強誘電体を容量素
子に用いた強誘電体メモリ装置に関する。

【０００２】

【従来の技術】一般に強誘電体メモリ装置は、強誘電体
からなる薄膜を容量素子に用いたメモリ装置である。こ
の強誘電体メモリ装置の１つには、強誘電体の比誘電率
が半導体デバイスで通常用いられるＳｉＯ₂ 等の誘電体
に比べ極めて大きい（５０〜数百倍程度）ことを利用し
て、従来のＤＲＡＭのシャドウキャパシタに強誘電体薄
膜を利用し、従来よりも高密度化を図っている。

【０００３】また、強誘電体中に生じた強誘電分極を利
用して、不揮発性メモリにも用いられている。前記不揮
発性メモリは、強誘電体に外部電界の印加がなくなって
も分極（強誘電体分極）を保持し、逆電界が印加されな
い限り、その分極を保持しているという特性を利用した
ものである。

【０００４】さらに、前記分極の反転速度が速いため、
広く普及しているＥＥＰＲＯＭ等に比べ、メモリへの書
き込み速度が改善されることが期待できる。従って、磁
気ディスク等を含めた書き換え可能な不揮発性メモリデ
バイスとして強誘電体メモリ装置が置き換えられること
が期待されている。

【０００５】また、外部から侵入する宇宙線に対して記
憶するデータが影響を受けず、従来の半導体メモリより
も信頼性が高い。

【０００６】この強誘電体メモリ装置としては、図１６
に示すように、強誘電体膜の両側を電極で挟んで、強誘
電体キャパシタを形成し、これらをマトリックス状に配
置して、直交する多数の帯状電極Ｘ₁ ，Ｘ₂ ，…，
Ｘ_n 、Ｙ₁ ，Ｙ₂ ，…，Ｙ_n を形成する。この場合、そ
れぞれの電極が強誘電体膜により容量結合（Ｃカップリ
ング）され、結果として、各Ｘ，Ｙ電極の交点に強誘電
体キャパシタからなるメモリセルＣ₁₁，Ｃ₁₂，…，Ｃ_nn
が形成されることになる。このような構造のメモリ装置
は、強誘電体を用いた単純マトリックスメモリ装置と称
される。

【０００７】

【発明が解決しようとする課題】しかし、前述した単純
マトリックスメモリ装置では、例えば、図３に示す電極
Ｘ₁ ，Ｙ₁ で選択されたメモリセルＣ₁₁に電圧を印加す
る場合、電圧は、そのメモリセルＣ₁₁のみでなく、非選
択セルであるＣ₁₂，Ｃ₂₁にも印加される。

【０００８】従って、メモリセルＣ₁₁に電圧を印加し
て、記録される情報を読み出だそうとする場合に、同時
にメモリセルＣ₁₂，Ｃ₂₁に記録される情報の一部が読み
出され、メモリセルＣ₁₁の情報として誤ることになる。
また、書き込みも同様に、メモリセルＣ₁₁に書き込みを
行うと、その情報がメモリセルＣ₁₂，Ｃ₂₁に書き込まれ
ることになる。

【０００９】このような現象は“クロストーク”と称さ
れ、マトリックス構成が大きくなる程、発生するクロス
トークの量も大きくなり、読み出したい情報がクロスト
ーク成分に埋もれてしまう問題がある。

【００１０】このため各メモリセルへクロストーク防止
用にＭＯＳトランジスタ等からなる３端子スイッチを設
けたアクティブマトリックスと称されるメモリ構成が一
般的に用いられている。

【００１１】しかし、このアクティブマトリックス構成
では、各メモリセルに外部信号で制御されるスイッチを
付設する構造であるため、積層構造が複雑になり、さら
にメモリセルのスイッチングを制御する制御線も必要と
なり、高密度化を図るためには障害となっている。

【００１２】そこで本発明は、構造が簡素化された強誘
電体メモリセルをマトリックス構成し、クロストークを
防止する強誘電体メモリ装置を提供することを目的とす
る。

【００１３】

【課題を解決するための手段】本発明は上記目的を達成
するために、金属（Ｍ）、絶縁体（Ｉ）、金属（Ｍ）の
三層構造からなるＭＩＭトンネルスイッチもしくは両方
向ダイオードのいずれかからなる２端子スイッチ部及び
強誘電性を有する強誘電体キャパシタの直列回路からな
るメモリセルがマトリックス状に配されたメモリセル手
段と、前記メモリセル手段内の所望するメモリセルを選
択するＸ，Ｙアドレス手段と、前記Ｘ，Ｙアドレス手段
により選択されたメモリセルからの読出し動作を行う際
に、全てのメモリセルに所定の電圧を印加した後、読出
し動作を行う読出し手段とで構成された強誘電体メモリ
装置を提供する。

【００１４】

【作用】以上のような構成の強誘電体メモリ装置は、各
メモリセルに対して読み出し動作を行う際に、読み出し
たいメモリセル以外のメモリセルに所定の電圧を予め印
加することによりクロストーク分の強誘電分極を引き起
こしてから読み出し動作を行い、クロストークの影響が
防止される。また、強誘電体メモリセルに非線形な２端
子スイッチを付設することで、クロストーク分除去の際
に引き起こされる強誘電分極が小さくされる。

【００１５】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００１６】図１には、本発明による実施例としての強
誘電体メモリ装置の構成を示し説明する。また図２
（ａ）にはメモリセルの等価的な回路構成を示し、図２
（ｂ）にはその積層構造を示す。

【００１７】このメモリ装置は、後述するメモリセルを
ｎ×ｎでマトリックス状に配置されたメモリセル部１
と、Ｘアドレスを共通するダミーセルラインを有するＸ
ダミーセル回路２と、Ｙアドレスを共通するダミーセル
ラインを有するＹダミーセル回路３と、情報を記憶・読
出しするメモリセルを選択するＸアドレス部４，Ｙアド
レス部５と、前記Ｘアドレス部４から出力される信号を
検出する検出用アンプ部６とにより構成されている。

【００１８】前記メモリセル部１に用いられているメモ
リセルの構成は、２端子スイッチング素子部（ＭＩＭス
イッチング素子）Ａと、強誘電体部（キャパシタ）Ｂか
らなる。前記２端子スイッチング素子部Ａは、絶縁膜
（トンネル膜Ｉ）７を導電膜（Ｍ）８，９で挟み、一方
の導電膜８上に強誘電体１０を形成し、その上層に電極
となる導電膜１１を形成する。また、前記ダミーセル回
路を構成するダミーセルの構造は、メモリセルと同じ構
造である。

【００１９】この強誘電体メモリセル（ダミーセル）
は、多層積層構造をもつことにより、構造の簡単なメモ
リセルとなっている。

【００２０】ここで、実施例の動作を理解するために、
読み出し動作の際に問題となるクロストーク分排除の原
理について説明する。さらに、アクティブマトリックス
を用いてクロストーク排除の際に失われる情報の低減に
ついても説明する。

【００２１】図１６に示した単純マトリックス構成の一
部を取り出して、図３に示したような構成で、キャパシ
タ部に通常の誘電体キャパシタを用いた例で説明する。

【００２２】この単純マトリックスを構成する直交した
電極のうち任意に２本を選択し、電圧を印加する場合、
例えば、電極Ｘ₂ と電極Ｙ₂ を選択し、Ｖ(V) なる電圧
をＸ₂ に印加しＹ₂ を接地し、Ｃ₂₂の両端にＶ(V) の電
圧を印加する。

【００２３】この時、電極Ｙ₂ に於いて、その電荷を観
測する。電極Ｘ₂ ，Ｙ₂ を選択し、Ｃ₂₂に電圧Ｖを印加
したのであるから、観測される電荷量はＱ＝Ｃ₂₂・Ｖと
想定される。

【００２４】しかし実際には、マトリックス内の他の交
差ポイント（例えば、Ｃ₁₂，Ｃ₂₁）にも電圧が印加され
ている。マトリックスをｎ×ｎとすると、

【数１】 で示される。キャパシタ、つまり選択ラインのどちらか
の電極に直接接続されるキャパシタには計算上、

【数２】 が印加される。

【００２５】従って、先程述べた観測される電荷量は、

【数３】 である。

【００２６】つまり（２）式の２項、３項がクロストー
ク分となり、読み出し時には選択された電荷以外が読み
出され、書き込み時には逆に非選択のメモリセルに対し
て電圧を印加し、書き込んでしまうことになる。

【００２７】前記キャパシタ部に強誘電体キャパシタを
用いた場合も、同様のことが起こり、クロストークが発
生する。この場合のクロストークの量については、強誘
電体の非線形が印加される電圧に依存するため、線形キ
ャパシタの時とは異なる。前記強誘電体キャパシタに蓄
積された電荷量を測定するには、「ソイヤ・タワー法」
と呼ばれる公知の測定方式がある。

【００２８】この測定方式は、図４に示すように強誘電
体キャパシタ１２に既知の容量をもつ、ロードキャパシ
タ１３を直列に接続し、該ロードキャシタ１３に生ずる
電圧から、電荷量を求めるものである。

【００２９】図４に示す回路の入力端子１４に三角波を
印加した時に、強誘電体キャパシタ３の両端に生ずる電
圧（Ｖ_FE）を横軸に、前記ロードキャパシタ１３の両端
に生ずる電圧（Ｖ_L ）を縦軸にとったヒステリシス特性
を図５に示す。

【００３０】前記強誘電体キャパシタ１２は、ＰＺＴ膜
の両側から挟むように、白金（Ｐｔ）電極をＲＦスパッ
タリング法で形成した構造であり、その面積は、１×１
０^-8ｍ² である。また、ロードキャパシタ１３の容量
は、２００ＰＦとして、印加した三角波のピーク電圧
は、Ｖ_p ＝±１０Ｖ、繰り返し周波数は５Ｈz である。

【００３１】図５の縦軸であるロードキャパシタ１３の
電圧Ｖ_L にロードキャパシタの容量Ｃ_L からロードキャ
パシタ１３に蓄積された電荷Ｑ_L が算出される。（Ｑ_L
＝Ｖ_L ・Ｃ_L ）これは、強誘電キャパシタ１２に蓄積さ
れた電荷量Ｑ_FEに等しい。

【００３２】従って、図５の縦軸は強誘電体キャパシタ
に蓄積された電荷Ｑ_FEと比例している。

【００３３】図４の入力端子１４より電圧を印加し、強
誘電体両端に印加される電圧の最大値をＶ_p とすると、

【数４】 が成り立つ。

【００３４】ここで、電圧Ｖ_FEをａ点（Ｖ_FE＝０、Ｖ_L
＝−１．５）から正方向にｃ点へ増加させる場合を想定
する。この時強誘電体キャパシタに蓄積された電荷Ｃ_FE
は、ａ点近傍ではＣ₁ （Ｆ）の容量を示し、ｂ点（Ｖ_FE
＝２．５Ｖ〜３Ｖ，Ｖ_L ＝０（Ｖ））の近傍では、Ｃ₂
（Ｆ）の容量を示す。ここで、前記Ｃ₁ 及びＣ₂ は、図
５におけるａ点、ｂ点のグラフの傾きで表されており、
ａ点よりもｂ点のほうが傾きが大きいことから、Ｃ₁ よ
りもＣ₂ の方が大きな容量を示すことがわかる。これ
は、強誘電体分極を起こしたことによるＣ_FEの変化によ
るものである。

【００３５】次に、電圧Ｖ_FEをｃ点から０（Ｖ）の方向
に徐々に減ずる。この時、Ｃ_FEは、Ｃ_FEはＣ₁ （Ｆ）の
容量を示す。

【００３６】Ｖ_FEが、０(V) →Ｖ_p (V) →Ｄ(V) と変化
する時のＱ_FEの変化量をΔＱ_FE↑とすると、

【数５】 となる。

【００３７】通常、誘電体キャパシタにおいて（４）式
は“０”である。つまりΔＱ_FE↑は、強誘電分極によっ
て蓄積された電荷量である。

【００３８】またＶ_FEが負の場合も同様に、

【数６】 となる。また、ヒステリシスの対称性より、 ΔＱ_FE↑＋ΔＱ_FE↓＝０ である。

【００３９】また、一度Ｖ_FEが、０(V) →Ｖ_p (V) →０
(V) の経路をたどった強誘電体に対し（つまりＶ_p で強
誘電分極を起こしている場合）、再度０(V) →Ｖ_p (V)
→０(V) の経路でＶ_FEに電圧を印加すると、

【数７】 となる。また負の電位の場合も同様であり、

【数８】 も成立する。

【００４０】これは、一度、強誘電分極を起こした強誘
電体は、先に印加された電圧と同極性で同じ大きさまで
の電位印加を受けた場合には、あたかも通常の誘電体と
してふるまう性質による。

【００４１】一般的に、強誘電体を用いて破壊読み出し
方式のメモリとして利用する場合には、この（４）式、
（１）式の差異もしくは（５）式と（８）式の差異で
“１”，“０”としている。

【００４２】次に０(V) →１／２・Ｖ_p (V) →０(V) の
経路による強誘電分極を考える。

【００４３】

【数９】 次に前記経路をたどった強誘電体に対し、０(V) →Ｖ_p
(V) →０(V) の経路で電圧を印加する。

【００４４】

【数１０】 であり、（１０）式の第１項と第４項の和は“０”であ
る。つまり、強誘電分極の大きさは、第２項並びに第３
項により決まる。これは、（８）式の場合と同様の理由
による。

【００４５】次に図６乃至図９を参照して、強誘電体の
性質を利用した単純マトリックスメモリの駆動を考え
る。ここで、図６は通常のヒステリシス特性を示し、図
８は、電圧を印加した場合のヒステリシス特性を示す。

【００４６】単純マトリックスでは前に述べた様に選択
したメモリセル以外の部位に電圧が印加されるため、読
み出し時には目的セルの強誘電分極のみならず、他のセ
ルの強誘電分極分も読み出してしまうことになる。

【００４７】そのため、マトリックスが大きくなり、ク
ロストークによる分極が大きくなると、目的セルの強誘
電分極が判別できなくなる。

【００４８】ここで、（９）式，（１０）式で示した性
質を利用すると、単純マトリックスの選択セル以外、つ
まり、クロストークを起こしうるセル強誘電分極を無く
すことができる。

【００４９】つまり、選択セルをＶ_read(V) で読み出し
た時にクロストークを引き起こすセルの分配電圧をＶ
_cross (V) とすると、あらかじめ、Ｖ_cross 電圧より大
きく同極性の電圧を各セル（選択セルは含んでも、含ま
なくてもよい）に印加しておく。即ち、図７の（１）か
ら（１´）に分極を移動させる。この印加により、目的
セルからの電荷量は、Ｑ_FE↑_(real)を得て、またはクロ
ストーク分はＱ_FE↑_{(cro ss)} である。（９）式，（１
０）式の関係より、（Ｖ_read＞Ｖ_cross ）

【数１１】 セルにＶ_cross (V) を印加してある場合は、図８の（１
´）→（０）のように動く。

【００５０】セルにＶ_cross (V) を印加してない場合
は、図６の（１）→（０）のように動く。

【００５１】

【数１２】 図９に示したように、（１´）→（Ｘ）→（１´）のよ
うに動く。

【００５２】（１１）式，（１２）式よりわかるよう
に、読み出し時のクロストークによる強誘電分極は
“０”となり、選択されたセルのみの強誘電分極による
電荷のみがとり出せる。

【００５３】また図９に示したように、分極Ｐは（１
´）→（Ｘ）→（１´）となり強誘電分極は起こってな
い。

【００５４】このように予め所定電圧を印加することに
より、クロストークを排除することができるが、図７に
於いて、（１）→（１´）となる事は、このセルより読
み出す際の情報が少なくなったことを示している。

【００５５】次に、このような（１）→（１´）の変位
量を小さくし、情報を確保する方式について説明する。

【００５６】図２に示した２端子スイッチと強誘電体キ
ャパシタの直列回路からなるメモリセルを用い、前述し
た強誘電体キャパシタのみで構成された単純マトリック
スのメモリセル部位をこの２端子スイッチ付メモリセル
に置き換えたマトリックス構成を図１０に示す。このマ
トリックス構成における駆動方法については、前述した
単純マトリックスと同様である。

【００５７】つまり、ここでは図１１に示したメモリセ
ルの２１，２２端子両端に読み出し電圧Ｖ_readが印加さ
れた場合と、クロストーク電圧（約１／２Ｖread）が印
加された場合について、考えればよいことになる。

【００５８】図１１に示したメモリセルに対し、図１２
に示す矩形波を印加することを考える。２端子スイッチ
および強誘電キャパシタは図１３，図１４，図１５に示
す電気特性をもつものと考える。

【００５９】まず、パルスが０→５Ｖに立ち上がると、
２端子スイッチの寄生容量及び浮遊容量成分であるＣ_CW
とＣ_PFの線形成分であるＣ_O （図１４参照）に充電電流
が流れ込み、Ｃ_SWとＣ_O の逆比にて分配された電位Ｖ_SW
とＶ_FEをもつ。この充電に伴い動く電荷Ｑ_I は、Ｑ_I ＝
Ｖ_SW・Ｃ_SW＝Ｖ_FE・Ｃ_O である。

【００６０】この時Ｖ_FEの電位は、強誘電分極を起こさ
ない様にしておく。ここでは、Ｖ_FE＝１Ｖ，Ｖ_SW＝４Ｖ
となる様な充電が起こった場合を考える。

【００６１】その後、Ｖ_FEは、Ｒ_SWより流れ込む電荷Ｑ
_SWにより、電位が上昇する。時間も経過後のＶ_FEが２Ｖ
に丁度達したとする。

【００６２】すると、図１４より強誘電体に２Ｖ印加さ
れると、強誘電分極はすべて反転していることがわかる
（Ｒ_swは、図２より、５×１０³ Ωから１×１０⁶ Ωに
変化している）。

【００６３】その後、入力パルスは５Ｖ→０Ｖに変化す
る。すると０→５Ｖ変化時に充電電価に等しい電価が放
電される。

【００６４】

【数１３】 次に、クロストーク成分について考える。クロストーク
セル部には、前記のように１／２Ｖinが印加されるの
で、ここでは、波高値２．５Ｖの矩形パルスについて考
えることになる。

【００６５】パルスの立ち上がりでは、Ｖ_FE・CROSS ＝
０．５Ｖ，Ｖ_SW・CROSS ＝２Ｖに充電され、その後、Ｖ
_FE・CROSS の大きさで決まるＲ_SW・CROSS によりＣ_FEに
充電が起こり、Ｖ_FE・CROSS が変化することになる。

【００６６】ここでＶ_SW＝２Ｖの時のＲ_SW・CROSS は、
図１２より１×１０⁸ Ωであり、時間ｔの間にＣ_FEに流
れ込む電荷Ｃ_SW・CROSS は、前記のＱ_SWに比べて１／１
００以下であることがわかる。

【００６７】（Ｒ_SW（＜１０⁶ Ω）：Ｒ_SW・CROSS （＞
１０⁸ Ω）＝１：１００） よって、２端子スイッチが系に入ることにより、予め電
圧を印加して読み出し時のクロストークを除去するよう
に駆動した場合、損なわれる強誘電分極は非常に小さく
おさえることができ、読み出し時のＳ／Ｎ比が大きく向
上する。

【００６８】以上、説明したような本発明の強誘電体メ
モリ装置について、図１及び図２に示した実施例の読出
し動作について説明する。

【００６９】例えば、Ｃ₁₁より読み出すことを考える。

【００７０】読み出し動作をする前にまずＸ₁ ，Ｙ_D を
選択し、読み出しパルスと同じパルスをＶ_inより印加す
る。すると、メモリセル、Ｃ_{1,n(n=1,…n)}に対し、クロ
ストーク電圧

【数１４】 が印加されＸ₁ 行でセレクトされたメモリセルに前処理
がされる。

【００７１】次に、Ｘ_D ，Ｙ₁ を選択し、同様の処理を
行うことにより、Ｃ_{n(n=1,…n),1}に対し、クロストーク
電圧

【数１５】 が印加され、Ｙ₁ 行でセレクトされたメモリセルに前処
理が行われる。

【００７２】これにより、Ｃ₁₁をセレクト１、読み出す
際に問題となるクロストーク部位への処理が終わった事
になる。

【００７３】ここで、Ｘ₁ ，Ｙ₁ をアドレスし、Ｃ₁₁か
らの読み出し動作を行う。Ｖ_inより読み出しパルスを印
加し、検出用アンプにて“１”，“０”の判定を行う。
これにより、Ｃ₁₁からの情報電荷のみをクロストークを
起こすことなく、読み出すことが可能となる。

【００７４】以上のことから、本発明による強誘電体メ
モリ装置は、各メモリセルに対して読み出し動作を行う
際に、読み出したいメモリセル以外のメモリセルに所定
の電圧を予め印加することによりクロストーク分の強誘
電分極を引き起こしてから読み出し動作を行い、クロス
トークを防止できる。また、予め印加された電圧によ
り、除去されたクロストーク分の強誘電分極は、実際に
は各メモリセルに納められた情報の一部であるため、こ
の電圧印加により引き起こされる分極は小さく、記録さ
れるデータに影響が少ない。

【００７５】従って、強誘電体メモリセルに非線形な２
端子スイッチを付設することで、クロストーク分除去の
際に引き起こされる強誘電分極を小さくするメモリセル
構成である。

【００７６】また本実施例の強誘電体メモリ装置は、簡
単な単純マトリックス方式の問題点であるクロストーク
を防止でき、多層積層構造であるため、Ｓ／Ｎ比の大き
な高密度メモリ装置が実現できる。

【００７７】また本発明は、前述した実施例に限定され
るものではなく、他にも発明の要旨を逸脱しない範囲で
種々の変形や応用が可能であることは勿論である。

【００７８】

【発明の効果】以上詳述したように本発明によれば、２
端子スイッチが設けられ、構造が簡素化された強誘電体
メモリセルをマトリックス構成し、読み出したいメモリ
セル以外のメモリセルに所定電圧を予め印加してクロス
トーク分の強誘電分極を引き起こしてから読み出し動作
を行いクロストーク防止する強誘電体メモリ装置を提供
することができる。

【図面の簡単な説明】

【図１】図１は、本発明による実施例としての強誘電体
メモリ装置の構成を示す図である。

【図２】図２（ａ）はメモリセルの等価的な回路構成を
示す図であり、図２（ｂ）は積層構造を示す図である。

【図３】図３は、図１６に示した単純マトリックス構成
の一部の構成を具体的に示す図である。

【図４】図４は、強誘電体キャパシタとロードキャパシ
タを直列に接続した構成を示す図である。

【図５】図５は、図４に示す回路に三角波を印加した場
合のヒステリシス特性を示す図である。

【図６】図６は、強誘電体の通常のヒステリシス特性を
示す図である。

【図７】図７は、強誘電体のヒステリシス特性を示す図
である。

【図８】図８は、強誘電体に所定電圧を印加した場合の
ヒステリシス特性を示す図である。

【図９】図９は、強誘電体に所定電圧を印加した場合の
ヒステリシス特性を示す図である。

【図１０】図１０は、単純マトリックスのメモリセル部
位を２端子スイッチ付メモリセルに置き換えた場合のマ
トリックス構成を示す図である。

【図１１】図１１は、２端子スイッチ付メモリセルの回
路構成を示す図である。

【図１２】図１２は、２端子スイッチ付メモリセルに印
加する矩形波を示す図である。

【図１３】図１３は、本実施例の２端子スイッチおよび
強誘電キャパシタの電圧電流特性を示す図である。

【図１４】図１４は、本実施例の２端子スイッチおよび
強誘電キャパシタのヒステリシス特性を示す図である。

【図１５】図１５は、本実施例の２端子スイッチおよび
強誘電キャパシタの電圧容量特性を示す図である。

【図１６】図１６は、従来の強誘電体メモリセルをマト
リックス状に配置した単純マトリックスメモリ装置の構
成を示す図である。

【符号の説明】

１…メモリセル部１、２…Ｘダミーセル回路、３…Ｙダ
ミーセル回路、４…Ｘアドレス部、５…Ｙアドレス部、
６…検出用アンプ部、７…絶縁膜（トンネル膜Ｉ）、
８，９，１１…導電膜（Ｍ）、１０…強誘電体、Ａ…２
端子スイッチング素子部（ＭＩＭスイッチング素子）、
Ｂ…強誘電体部（キャパシタ）。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 金属（Ｍ）、絶縁体（Ｉ）、金属（Ｍ）
   の三層構造からなるＭＩＭトンネルスイッチもしくは両
   方向ダイオードのいずれかからなる２端子スイッチ部及
   び強誘電性を有する強誘電体キャパシタの直列回路から
   なるメモリセルがマトリックス状に配されたメモリセル
   手段と、 前記メモリセル手段内の所望するメモリセルを選択する
   Ｘ，Ｙアドレス手段と、 前記Ｘ，Ｙアドレス手段により選択されたメモリセルか
   らの読出し動作を行う際に、全てのメモリセルに所定の
   電圧を印加した後、読出し動作を行う読出し手段とを具
   備することを特徴とする強誘電体メモリ装置。