JP2002521779A - 強誘電性記憶装置 - Google Patents

強誘電性記憶装置

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Abstract

(57)【要約】 本発明は、多数のメモリセルからなるメモリセルフィールドを有する強誘電性記憶装置に関するものであり、前記メモリセルはそれぞれ少なくとも１つの選択トランジスタ（ＴＧ１，ＴＧ２）およびメモリキャパシタ（ＣＦ１，ＣＦ２）を有し、かつワード線路（ＷＬｉ）およびビット線路（ＢＬ，ｂＢＬ）を介して制御可能である。各メモリキャパシタ（ＣＦ１，ＣＦ２）の上には短絡トランジスタ（ＳＧ１，ＳＧ２）が、メモリキャパシタ（ＣＦ１，ＣＦ２）を障害パルスから保護するために配置されている。

Description

【発明の詳細な説明】
【０００１】 本発明は、多数のメモリセルからなるメモリセルフィールドを有する強誘電性
記憶装置に関する。ここでメモリセルはそれぞれ少なくとも１つの選択トランジ
スタとメモリキャパシタとを有し、ワード線路およびビット線路を介して制御さ
れる。
【０００２】 強誘電性記憶装置の不揮発性は公知のように強誘電体作用に基づくものであり
、ここでは絶縁体内のダイポールの極性が外部電界がなくても維持される。言い
替えると、記憶された情報を維持するには、電界が記憶装置のメモリキャパシタ
に印加されないことが条件である。
【０００３】 しかし集積回路では、とりわけ寄生素子によって小さな電圧差が強誘電性メモ
リキャパシタの電極に発生することを回避できない。メモリキャパシタの誘電体
の分極と電圧差の極性とに応じて、この電圧差は誘電体の分極を増強したり、緩
和したりする。
【０００４】 電圧差は障害パルスとも称することができる。障害パルスの数および／または
振幅に依存して、記憶された情報が多少ともかなり衰弱される。最悪の場合には
記憶装置の読み出しの際にエラー評価が生じることがあり、このことは実質的に
データ損失に相当する。
【０００５】 このことを以下、図１０に基づいて詳細に説明する。図１０には強誘電性メモ
リキャパシタのヒステリシス曲線が示されている。このヒステリシス曲線は、電
圧Ｖ＝０が印加されるときに２つの分極状態Ｐが存在することを示し、この分極
状態が情報を記憶することができる。例えば障害パルス１９によって分極が点１
７から点１８へ移動し、障害パルスの消滅後に再び電圧０が印加されると、分極
は点１７へは戻らず、むしろ点１７の下にある点２０へ移動する。複数の障害パ
ルスによってさらに情報損失が生じ得る。
【０００６】 記憶装置の動作中での障害パルスの入力結合は、どの概念が記憶装置に適用さ
れているかにも依存する。
【０００７】 いわゆるＶＤＤ／２コンセプトでは、とりわけ電圧変動が全ての強誘電性メモ
リキャパシタの共通電極に容量的に入力結合されると、例えば記憶装置のスイッ
チオン・オフ時に、阻止されたＰＮ接合部の漏れ電流が障害パルスとなる。
【０００８】 パルスコンセプトの場合には、パルス制御される電極レールが過度に入力結合
されると、選択されていないメモリセルに障害パルスが発生する。
【０００９】 さらにＶＤＤ／２コンセプトおよびパルスコンセプトでは、電荷注入と、選択
トランジスタないし変換ゲートの容量的入力結合とが障害パルスの原因となる。
【００１０】 最後にＮＡＮＤコンセプトでは、メモリセルの読み出しおよび書き込みの際に
発生する電流によるトランジスタでの電圧降下が障害パルスの原因となる。
【００１１】 ＶＤＤ／２コンセプトでの漏れ電流問題に対しては２つの解決アプローチが存
在し、２つとも、阻止されたＰＮ接合部を通って流れる電荷を常時または周期的
に、メモリセルの選択トランジスタによって後から送出することに基づく。しか
し選択トランジスタを常時、スイッチオンすることは、記憶装置にアクセスしな
い場合だけ可能である。すなわち記憶装置にアクセスが行われるときには、メモ
リセルフィールドの１つのワード線路だけがアクティブであって良く、他の全て
のワード線路は遮断されなければならない。そしてメモリアクセスの後には全て
のワード線路が再びスイッチオンされなければならない。このことは大きな容量
性負荷のため必要電力を大きく上昇させる。選択トランジスタの周期的スイッチ
オンにも、漏れ電流により周期間で障害パルスがメモリキャパシタに発生すると
いう欠点があり、この障害パルスの振幅を制限しなければならない。さらに由々
しいことには、阻止されたＰＮ接合部の漏れ電流は大きな変動を受けるだけでな
く、温度によって甚だしく上昇する。
【００１２】 パルスコンセプトでは、チップ面積を節約し、記憶装置をできるだけ小さく構
成するために、通常は読み出しまたは書き込みアクセスの際に必要とされるより
２倍のメモリキャパシタが共通の電極レールに接続される。したがってこのこと
を回避するためには、メモリセルの基本面積を甚だしく拡大しなければならない
こととなるが、このことはコストの理由から目標とすべきではない。
【００１３】 ＶＤＤ／２コンセプトと組み合わせても使用されるメモリセルのＮＡＮＤ類似
コンセプトでは、阻止されたＰＮ接合部の漏れ電流問題は解消される。ただしこ
の場合は、トランジスタの有限抵抗によってメモリセルの読み出しまたは書き込
みの際に障害パルスが隣接セルに発生する。
【００１４】 ＶＤＤ／２コンセプトおよびパルスコンセプトの際に発生する、電荷注入およ
び選択トランジスタの容量的入力結合の問題に対しては、現在のところ満足でき
る解決手段がない。ただしこの問題は将来的にはさほど困難なものではなくなる
。なぜなら、電界効果トランジスタのチャネル電荷は集積密度の上昇と共にます
ます減少するからである。
【００１５】 図１１はさらに既存の２トランジスタ・２キャパシタ・メモリセル（２Ｔ２Ｃ
メモリセル）を示す。このメモリセルでは情報が相補的に記憶される。是則店は
基準セルが必要ないことである。
【００１６】 図１２には、１トランジスタ・１キャパシタ・メモリセル（１Ｔ１Ｃメモリセ
ル）が示されている。このメモリセルは「オープン」ビット線路構成に対しても
、「折り畳み」ビット線路構成に対しても使用できることである。両方の場合と
も読み出し信号の評価のために１つの基準電圧が必要である。
【００１７】 ２Ｔ２Ｃメモリセルも１Ｔ１Ｃメモリセルも、ＶＤＤ／２コンセプトおよびパ
ルスコンセプトに対して適するものである。
【００１８】 図１１と図１２は詳細に、ワード線路ＷＬ、ビット線路ＢＬないしｂＢＬ、給
電線路ＰＬ、強誘電性メモリキャパシタＣＦ１とＣＦ２を示し、メモリキャパシ
タはキャパシタンスＣｆｅｒｒｏと選択トランジスタＴＧ１，ＴＧ２を有する。
【００１９】 この種のメモリセルを使用する全ての記憶装置では、記憶装置のどのコンセプ
トが基礎となっているかに関係なく、上に述べた問題が障害パルスによって発生
する。
【００２０】 したがって本発明の課題は、障害パルスに起因する情報損失が確実に回避され
る強誘電性記憶装置を提供することである。
【００２１】 この課題を解決するために、冒頭に述べた形式の強誘電性記憶装置は本発明に
より、各メモリキャパシタを介して接続された短絡トランジスタを設け、このト
ランジスタがメモリキャパシタの電極を短絡する。
【００２２】 障害パルスの不利な影響を回避するため、本発明の記憶装置では各強誘電性メ
モリキャパシタに付加的なトランジスタが設けられ、このトランジスタは強誘電
性メモリキャパシタの電極を短絡することができる。この付加的なトランジスタ
は選択トランジスタと同じ形式とすることができ、例えばＮチャネル電界効果ト
ランジスタの場合には正の使用電圧によるエンハンスド形トランジスタである。
しかし有利にはＮチャネル電界効果トランジスタの場合に、負の使用電圧による
空乏層トランジスタとすることもできる。エンハンスド形トランジスタはとりわ
け有利である。なぜなら、これにより強誘電性メモリキャパシタに対する効果的
な保護がアクティブな動作モードでも遮断状態でも、ファラデーケージの形態で
得られるからである。
【００２３】 使用電圧を巧妙に選択すればさらに、記憶装置が１Ｔ１Ｃメモリセルと比較し
て付加的な面積を必要としないことが保証できる。
【００２４】 メモリキャパシタはステープルキャパシタとして選択トランジスタの上部に配
置することも、また「オフセット」キャパシタとして選択トランジスタの横に配
置することもできる。
【００２５】 強誘電性記憶装置を駆動するための方法は、読み出しまたは書き込み過程の後
でメモリキャパシタの２つの電極を、短絡トランジスタを介した制御によって同
じ電位にもたらすことを特徴とする。
【００２６】 以下本発明の実施例を図面に基づいて詳細に説明する。
【００２７】 図１は、本発明の第１実施例による短絡トランジスタを有する２Ｔ２Ｃセルによ
る強誘電性記憶装置の回路図である。
【００２８】 図２は、１２Ｆ２と折り畳まれたビット線路とを有する２Ｔ２Ｃセルの概略的平
面図である。
【００２９】 図３は、１６Ｆ２、短絡トランジスタおよび折り畳まれたビット線路を有する２
Ｔ２Ｃセルの概略的平面図である。
【００３０】 図４は、図３から図９のセルに対する断面図である。
【００３１】 図５は、本発明の第２実施例による短絡トランジスタを有する１Ｔ１Ｃセルによ
る強誘電性記憶装置の回路図である。
【００３２】 図６は、折り畳まれたビット線路を有する１Ｔ１Ｃセルの平面図である。
【００３３】 図７は、１６Ｆ２、短絡トランジスタおよび折り畳まれたビット線路を有する１
Ｔ１Ｃセルの概略的平面図である。
【００３４】 図８は、８Ｆ２、短絡トランジスタおよび折り畳まれたビット線路を有する１Ｔ
１Ｃセルによる記憶装置の概略図である。
【００３５】 図９は、８Ｆ２、短絡トランジスタおよび折り畳まれたビット線路を有する１Ｔ
１Ｃセルの概略的平面図である。
【００３６】 図１０は、強誘電性メモリのヒステリシス曲線である。
【００３７】 図１１は、既存の２Ｔ２Ｃセルの回路図である。
【００３８】 図１２は、既存の１Ｔ１Ｃセルの回路図である。
【００３９】 図１０から図１２はすでに冒頭で説明した。以下、図１から図９の説明では、
相応する構成素子に対して図１０から図１２と同じ参照符号を使用する。
【００４０】 図１は、本発明の第１実施例による強誘電性記憶装置のメモリセルを示す。こ
のメモリセルは、図１１の既存のメモリセルに対して付加的に短絡トランジスタ
ＳＧ１，ＳＧ２を有する。これら短絡トランジスタのソース・ドレイン区間はそ
れぞれメモリキャパシタＣＦ１，ＣＦ２を橋絡し、制御線路ＳＬを介して制御す
ることができる。短絡トランジスタＳＧ１，ＳＧ２はエンハンスド形または空乏
層形とすることができる。しかしここでは空乏層形が有利である。なぜなら、空
乏層形は強誘電性キャパシタＣＦ１ないしＣＦ２に対する効果的な保護を、アク
ティブ動作状態でも遮断状態でもファラデーケージとして保証するからである。
【００４１】 図２は、折り畳まれたビット線路を有する２Ｔ２Ｃメモリセルの平面図を示す
。ここではとりわけビット線路コンタクト１，アクティブ面２，スルーコンタク
トのためのプラグないし栓３、グランド電極４およびワード線路５が図示されて
いる。このメモリセルで必要なセル面は、ビット線路へのコンタクトがダイナミ
ックメモリの場合のように２つの隣接する変換ゲートに対して使用される場合に
は１２Ｆ２となる。ここで「Ｆ」は「Feature Size」の省略形であり、それぞれ
のプロセッサの最小分解可能構造サイズを表す。
【００４２】 図２，３，６，７および９はそれぞれ相互に類似の記憶装置を示し、ここでこ
れらの図面では分かり易くするためビット線路が省略されている。このビット線
路は前記の図面では水平方向にビット線路コンタクト１からビット線路コンタク
ト１へ、電極の下に矩形に示したビット線路コンタクトを介して延在するか、ま
たは垂直方向にずらされている。前者の場合、キャパシタはビット線路の下に配
置される。後者の場合、キャパシタをビット線路の下に配置することも、キャパ
シタをビット線路の上に配置することもできる。
【００４３】 図３には詳細に２Ｔ２Ｃメモリセルセルが示されており、付加的にさらに短絡
線路６およびプレートコンタクト７が示されている。すでに述べたように図６は
折り畳まれたビット線路と８Ｆ２の必要面積を有する１Ｔ１Ｃセルを、図７は短
絡トランジスタ、折り畳まれたビット線路と、および１６Ｆ２の必要面積を有す
る１Ｔ１Ｃセルメモリセルを示す。図９はさらに短絡トランジスタ、折り畳まれ
たビット線路並びに８Ｆ2の必要面積を有する１Ｔ１Ｃセルを示し、ここではエ
ンハンスド形の電界効果トランジスタ２８と空乏層形の電界効果トランジスタ２
９が使用される。
【００４４】 ２つの短絡トランジスタＳＧ１とＳＧ２を導入することにより、これらのトラ
ンジスタの、共通の電極ＰＬに対する付加的なコンタクトが必要である。このコ
ンタクトは２つの隣接するメモリセルの短絡トランジスタにより同様に使用する
ことができる。相応の構成が図３に示されており、ここでは共通のコンタクトを
二重に使用することにより、セル面積は１２Ｆ２が１６Ｆ２に上昇するだけであ
る。
【００４５】 図４は、図３の短絡トランジスタを有する２Ｔ２Ｃメモリセルの断面図である
。ここでこの図では、メモリキャパシタがビット線路ＢＬの下に配置されている
。さらに図４には、半導体本体８、ｎ＋導電性ゾーン９，例えばＳＢＴ（ストロ
ンチウムビスマス・タンタル酸塩）またはＰＺＴ（鉛ジルコニウム・チタネート
）からなる強誘電性誘電体１０，上側電極１１および概略的に実線で線路１２が
示されている。半導体本体は例えばｐ導電性シリコンからなる。線路１２は、図
３の実施例では短絡線路であり、図９の実施例では空乏層形のワード線路であり
、図３から図９の実施例ではエンハンスド形のワード線路である。図４は基本的
に図３の断面Ａ／Ｂないしは図９の断面Ｃ／Ｄを示すものである。さらに図４に
は共通の電極に対するプレートコンタクト１４が示されている。
【００４６】 プレートコンタクト１４を作製するために以下のプロセスステップを適用され
る。
【００４７】 強誘電性誘電体１０をデポジットした後、プレートコンタクト１４に対するホ
ールがエッチングされる。それから初めて相応のプレート線路がデポジットされ
、構造化される。これによりプレート線路・コンタクトホールを付加的なプロセ
スステップで別個に充填することが回避される。ただしこれは、プレート線路に
対するデポジットプロセスが、コンタクトホールに対する充填にも適する場合で
ある。
【００４８】 図５は、短絡トランジスタＳＧを有する１Ｔ１Ｃメモリセルの回路図である。
この短絡トランジスタＳＧに対しても、エンハンスド形または空乏層形の電界効
果トランジスタを使用することができる。短絡トランジスタＳＧはそのソース・
ドレイン区間によりここでも強誘電性メモリキャパシタＣＦの２つの電極を橋絡
し、そのゲートは制御線路ＳＬに接続されている。
【００４９】 すでに上で述べた図６と図７は、折り畳まれたビット線路を有する１Ｔ１Ｃメ
モリセルの平面図、ないし短絡トランジスタと折り畳まれたビット線路を有する
１Ｔ１Ｃメモリセルの平面図である。この図からは、必要面積が短絡トランジス
タを有する１Ｔ１Ｃメモリセルの場合、８Ｆ２の面積を有する１Ｔ１Ｃメモリセ
ルの必要面積と比較して係数２で１６Ｆ２に上昇していることがわかる。
【００５０】 短絡トランジスタを有する図７の１Ｔ１Ｃメモリセルのこの大きな必要面積は
次のようにして格段に低減することができる。すなわち、短絡トランジスタＳＧ
に対して、選択トランジスタとは使用電圧の異なる電界効果トランジスタまたは
空乏層形電界効果トランジスタを使用するのである。この場合、空乏層形電界効
果トランジスタを強誘電性キャパシタに対して使用する場合に得られるすでに述
べたファラデーケージの利点の他に、ワード線路の機能と制御線路ＳＬの機能と
を１つの線路にまとめることができるようになる。短絡トランジスタと８Ｆ2の
必要面積を有する１Ｔ１Ｃメモリセルの相応のメモリセル構成が概略的に図８に
示されており、ここにはワード線路ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３およびビッ
ト線路ＢＬ０，ｂＢＬ０，ＢＬ１およびｂＢＬ１、選択トランジスタＴＧ、短絡
トランジスタＳＧ並びにメモリキャパシタＣｆｅｒｒｏが示されている。ここで
メモリセルは相互に接続されており、ワード線路および制御線路として用いられ
る線路には選択トランジスタＴＧと短絡トランジスタＳＧとが接続されている。
ここで選択トランジスタＴＧと短絡トランジスタＳＧとは交互にこの線路に接続
されている。
【００５１】 図９の平面図から、短絡トランジスタを有するこのような１Ｔ１Ｃメモリセル
に対する必要面積は単に８Ｆ２であることがわかる。図９のメモリセルの断面Ｃ
／Ｄは図４に示されている。
【００５２】 以下図４に基づいて、Ｎチャネル電界効果トランジスタに対する本発明の強誘
電性メモリ記憶装置の機能を説明する。ここでは、空乏層形電界効果トランジス
タの使用電圧が、共通の電極ＰＬにおける電圧の負の値よりも負であることが前
提である。
【００５３】 記憶装置が投入接続されるとき、全てのワード線路ＷＬは０Ｖである。まず最
初に、０Ｖの共通電極ＰＬが電圧ＶＤＤ／２に上昇する。空乏層形電界効果トラ
ンジスタの使用電圧は相応に大きく負に選択されているから、この電界効果トラ
ンジスタは共通電極がＶＤＤ／２に充電されてからも導通する。これにより強誘
電性目折りキャパシタの全ての電極が短絡される。
【００５４】 次に所定のメモリセルにアクセスするため、相応のワード線路、すなわち例え
ば０Ｖのワード線路ＷＬ２が供給電圧ＶＤＤまたはそれ以上に充電される。これ
により所望の強誘電性キャパシタが相応のビット線路ＢＬと接続される。このビ
ット線路の電位が共通電極ＰＬの電位より大きいかまたは小さければ、選択され
た強誘電性キャパシタと所属のビット線路BLとの間で電荷平衡が実行される。し
かしこのことが行われる前に、選択されたキャパシタを短絡する短絡ゲートを遮
断しなければならない。このことは、相応のワード線路、すなわち例えばワード
線路ＷＬ３での負の電位によって行われる。この負の電位によって所望の空乏層
形電界効果トランジスタだけが遮断される。
【００５５】 同様にワード線路ＷＬ３と接続されたエンハンスド形電界効果トランジスタは
すでに０Ｖの待機電位によって遮断されており、負の電位によってさらに高抵抗
になる。
【００５６】 読み出し信号を評価し、これを増幅した後、最後に選択されたワード線路、例
えばワード線路ＷＬ２が再び０Ｖに放電される。このことは選択されたメモリセ
ルを再びビット線路から分離する。電極を選択されたメモリセルと再び短絡する
ために、相応の空乏層形電界効果トランジスタと接続されたワード線路、すなわ
ちこの実施例ではワード線路ＷＬ３が再び０Ｖに戻される。
【００５７】 別の手段ではまず最初に、共通電極の電圧がビット線路に調整され、次にワー
ド線路ＷＬ３を０Ｖにすることにより短絡ゲートがスイッチオンされる。最後に
ワード線路ＷＬ２が０Ｖに放電され、これにより選択されたメモリセルを再びビ
ット線路から分離する。
【００５８】 短絡トランジスタを有する本発明の強誘電性メモリ装置の重要な利点は、メモ
リセルフィールド中に付加的な面積を必要とせずに、障害パルスに対する原因が
確実に回避されることである。付加的に空乏層形電界効果トランジスタは強誘電
性キャパシタに対してその遮断状態で最適の保護を提供する。
【００５９】 空乏層形電界効果トランジスタを使用することのさらなる利点は、記憶装置の
待機モードと遮断状態とで、強誘電性メモリキャパシタの２つの電極が低抵抗に
接続されていれば、老化に起因してヒステリシス曲線が電圧軸に沿ってシフトす
る程度が弱くなることである。
【図面の簡単な説明】
【図１】 図１は、本発明の第１実施例による短絡トランジスタを有する２Ｔ２Ｃセルに
よる強誘電性記憶装置の回路図である。
【図２】 図２は、１２Ｆ２と折り畳まれたビット線路とを有する２Ｔ２Ｃセルの概略的
平面図である。
【図３】 図３は、１６Ｆ２、短絡トランジスタおよび折り畳まれたビット線路を有する
２Ｔ２Ｃセルの概略的平面図である。
【図４】 図４は、図３から図９のセルに対する断面図である。
【図５】 図５は、本発明の第２実施例による短絡トランジスタを有する１Ｔ１Ｃセルに
よる強誘電性記憶装置の回路図である。
【図６】 図６は、折り畳まれたビット線路を有する１Ｔ１Ｃセルの平面図である。
【図７】 図７は、１６Ｆ２、短絡トランジスタおよび折り畳まれたビット線路を有する
１Ｔ１Ｃセルの概略的平面図である。
【図８】 図８は、８Ｆ２、短絡トランジスタおよび折り畳まれたビット線路を有する１
Ｔ１Ｃセルによる記憶装置の概略図である。
【図９】 図９は、８Ｆ２、短絡トランジスタおよび折り畳まれたビット線路を有する１
Ｔ１Ｃセルの概略的平面図である。
【図１０】 図１０は、強誘電性メモリのヒステリシス曲線である。
【図１１】 図１１は、既存の２Ｔ２Ｃセルの回路図である。
【図１２】 図１２は、既存の１Ｔ１Ｃセルの回路図である。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 多数のメモリセルからなるメモリセルフィールドを有する強
    誘電性記憶装置であって、 前記メモリセルはそれぞれ少なくとも１つの選択トランジスタ、短絡トランジ
    スタ（ＳＧ１，ＳＧ２）およびメモリキャパシタ（ＣＦ１，ＣＦ２）を有し、か
    つワード線路（ＷＬｉ）およびビット線路（ＢＬ，ｂＢＬ）を介して制御可能で
    あり、 前記各短絡トランジスタの制御可能な区間が所属のメモリキャパシタ（ＣＦ１
    ，ＣＦ２）の電極間に配置されている形式の強誘電性記憶装置において、 前記短絡トランジスタ（ＳＧ）は選択トランジスタ（ＴＧ）とは異なる使用電
    圧を有し、 選択トランジスタ（ＴＧ）の制御端子と短絡トランジスタ（ＳＧ）の制御端子
    とはワード線路（ＷＬｉ）に接続されている、 ことを特徴とする強誘電性記憶装置。
  2. 【請求項２】 選択トランジスタ（ＴＧ）と短絡トランジスタ（ＳＧ）とは
    交互に、ワード線路および制御線路として用いられる線路（例えばＷＬ２，ＷＬ
    ３）に接続されている、請求項１記載の強誘電性記憶装置。
  3. 【請求項３】 短絡トランジスタ（ＳＧ、ＳＧ１，ＳＧ２）は空乏層形電界
    効果トランジスタから形成されている、請求項１または２記載の強誘電性記憶装
    置。
  4. 【請求項４】 メモリキャパシタ（ＣＦ）は、ステープルキャパシタとして
    選択トランジスタ（ＴＧ）の上部に配置されているか、またはオフセットキャパ
    シタとして選択トランジスタ（ＴＧ）の横に配置されている、請求項１から３ま
    でのいずれか１項記載の強誘電性記憶装置。
JP2000561619A 1998-07-22 1999-07-05 強誘電性記憶装置 Ceased JP2002521779A (ja)

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US (1) US6424558B2 (ja)
EP (1) EP1103051B1 (ja)
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