DE102004042171A1

DE102004042171A1 - Schutzschaltung für nichtflüchtige, elektrostatisch sensitive Speicher

Info

Publication number: DE102004042171A1
Application number: DE200410042171
Authority: DE
Inventors: Thomas Dr. Happ
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2004-08-31
Filing date: 2004-08-31
Publication date: 2006-04-20

Abstract

Erfindungsgegenstand ist eine Datenschutzschaltungsanordnung sowie ein entsprechendes Verfahren, die bzw. das zum Schützen von Daten geeignet ist, die in einer Speicheranordnung, insbesondere einer CBRAM-Speicheranordnung, gespeichert sind. Zu diesem Zwecke sieht die Erfindung beispielsweise eine Schaltungsanordnung vor, mittels der ein Kurzschluß zwischen den jeweiligen zwei Polen der Speicherzellen wahlweise hergestellt werden kann. Alternativ sieht die Erfindung eine Schaltungsanordnung vor, mittels der ein Pol einer Speicherzelle, der nicht mit einem der Speicherzelle zugeordneten Auswahltransistor verbunden ist, wahlweise auf konstantem Potentialniveau gehalten, insbesondere geerdet werden kann.

Description

HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
Die vorliegende Erfindung betrifft eine Schaltungsanordnung sowie ein Verfahren, die bzw. das zum Schützen von Daten geeignet ist. Insbesondere betrifft die Erfindung eine Datenschutzschaltungsanordnung sowie ein entsprechendes Verfahren, die bzw. das zum Schützen von Daten geeignet ist, die in einer Speicheranordnung, insbesondere einer CBRAM-Speicheranordnung (CBRAM = „conductive bridging random access memory", zu deutsch: leitend brückender Speicher mit wahlfreiem Zugriff), gespeichert sind.

Halbleiterspeicher mit resistiv schaltenden Elementen zur Informationsspeicherung werden in zunehmendem Maße entwickelt. Eine mögliche Ausführung solcher resistiver Speicherzellen ist der so genannte CB-Kontakt, der auch als CBJ bekannt ist (CBJ = „conductive bridging junction", zu deutsch: leitend brückender Kontakt). Hier wird die Ausbildung eines leitfähigen Kanals in einem isolierenden Trägermaterial ausgenutzt. Das Programmieren, d. h. das Schreiben bzw. Löschen einer solchen Speicherzelle kann durch das Anlegen geeigneter Spannungspulse erfolgen. Auf einer solchen Speicherzelle basieren CBRAM-Speicheranordnungen.

Andere mögliche resistiv schaltende Speichertechnologien sind auf Polymeren basierende Speicher oder das so genannte Phase Change RAM (zu deutsch: phase-ändernder Speicher mit wahlfreiem Zugriff) (z. B. auf Basis von GeSbTe, Germanium-Antimon-Tellurit), bei dem ein von einer Kristallstruktur abhängiger Widerstand ausgenutzt wird.

CBRAM, dessen Speicherzellen auch als programmierbare Metallisierungszellen (englisch:programmable metallization cells – PMC) bekannt sind, ist eine neue und sehr erfolgversprechende Technologie für halbleiterbasierte Speicherbausteine. Zukünftig sind auf CBRAM-Technologie basierende Produkte sowohl als Ersatz für nichtflüchtige Speicher wie Flash-Speicher als auch für flüchtigen DRAM-Speicher denkbar.

In 5A sind der Aufbau und die Funktionsweise eines CB-Kontaktes, d. h. einer CBRAM-Zelle, schematisch dargestellt, wie er als Speicherelement für das vorgeschlagene Leseverfahren verwendet werden kann. Zwischen einer unteren inerten Kathode (z. B. aus Wolfram) und einer oberen aktiven Anode (z. B. Silber) befindet sich ein isolierendes Chalkogenid-Glas (z. B. GeSe), in das gut bewegliche Metallionen (z. B. Silber) eindiffundiert wurden (z. B. durch Photodiffusion). In dem Chalkogenid-Glas bilden sich dadurch leitende Bereiche mit hoher Metallkonzentration, die in dem Trägermaterial elektrisch voneinander isoliert sind. Beim Schreiben werden durch das Anlegen einer positiven Spannung an der Anode weitere Metallionen generiert, die schließlich einen leitenden Pfad zwischen den Elektroden erzeugen. Beim Löschen wird durch das Anlegen einer negativen Spannung dieser Pfad wieder abgebaut, und die Elektroden sind wieder gegeneinander isoliert. Die Widerstandsänderung beträgt dabei viele Größenordnungen. Bei der Verwendung in elektrischen Schaltungen ist die Polarität des CB-Kontaktes entscheidend. 5B stellt das Schaltsymbol einer CBRAM-Zelle dar, wobei die Anodenseite durch einen dicken Balken gekennzeichnet ist.

5C stellt typische l-U-Kennlinien einer CBRAM-Zelle mit +220 mV EIN- und –60 mV AUS-Schwellspannung, d. h. eine typische Schaltcharakteristik eines CB-Kontaktes, dar. Im Ausgangszustand ist die Zelle sehr hochohmig (OFF-Widerstand, d. h. AUS-Widerstand, im Bereich von 10¹⁰ Ω oder mehr). Der Widerstand ändert sich beim Anlegen einer positiven Spannung zunächst nicht, bis er bei einer Schwellenspannung (Schreibschwellspannung) abrupt abnimmt (im gezeigten Beispiel bei etwa 220 mV). Durch die Begrenzung des Stromes auf einen verträglichen Wert kann eine Zerstörung der Zelle durch zu hohen Stromfluß vermieden werden. Diese Vorgehensweise wird als „current compliance" (zu deutsch: Strombegrenzung bezeichnet. Je nach Höhe des Schreibstromes stellt sich ein entsprechender Widerstandswert ein. In der gezeigten typischen Kennlinie beträgt der ON-Widerstand, d. h. EIN-Widerstand, etwa 10⁴ ... 10⁵ Ω. Beim Anlegen einer negativen Spannung schaltet die Zelle bei einer Schwellenspannung (Löschschwellspannung, im gezeigten Beispiel bei etwa –50 mV) zurück in den hochohmigen Zustand und der Stromfluß hört wieder auf. Eine gewisse Höhe und Dauer des angelegten Löschspannungspulses nach dem Umschalten in den hochohmigen Zustand ist notwendig, um definierte Ausgangsbedingungen für einen nachfolgenden Schreibvorgang zu erhalten. Das Auslesen der Zelle erfolgt vorzugsweise bei einem Spannungswert, der unterhalb der Schreibschwellspannung liegt. Auch beim Auftreten von Störspannungen sollte, insbesondere beim Lesen, die Schreib- und Löschschwellspannung nicht über- bzw. unterschritten werden, um ein unerwünschtes Umprogrammieren der Zelle zu vermeiden. Bei einer Schreibschwellspannung von 220 mV wie im gezeigten Fall kann z. B. eine Lesespannung im Bereich von 100 ... 150 mV gewählt werden.

Bisher existieren weder kommerzielle Produkte noch entsprechende Demonstrationsmuster basierend auf CBRAM-Technologie. Statt dessen sind bisher lediglich experimentelle Untersuchungen auf der Basis von wenigen Zellen durchgeführt worden. Zum Beispiel wurden in den unten näher zitierten Patentveröffentlichungen US 2003/0209728 A1 und US 2003/0209971 A1 Arrayarchitekturen nur rudimentär, d. h. durch die Kombination eines CBRAM-Widerstands mit einem Auswahltransistor bzw. -diode angedeutet.

Nichtöffentliche Untersuchungen von CBRAM-Speicherzellen lassen jedoch vermuten, dass die Datenintegrität solcher Speicherzelle begrenzt sein wird.

Als Lösungsansatz, um eventuellen Datenretentionsprobleme in einem CBRAM-Speicherarray zu begegnen, wurde in der unten näher zitierten Patentveröffentlichung US 2003/0156468 A1 das Anlegen einer Haltespannung vorgeschlagen. Dies hat den offensichtlichen Nachteil, dass eine dauerhafte Stromversorgung, beispielsweise durch eine Batterievorrichtung, sichergestellt sein muß, was für einen nichtflüchtigen Speicher inakzeptabel ist.

Näheres zu CBRAM-Speicherzellen und zum Stand der Technik kann den im Abschnitt „Literatur" aufgelisteten Veröffentlichungen entnommen werden, dessen voller Inhalt durch diese Bezugnahme Teil der Offenbarung dieser Anmeldung bildet.

ZUSAMMENFASSUNG DER ERFINDUNG

Die Erfindung liegt der Aufgabe zugrunde, die Datenintegrität in einer Speicheranordnung gespeicherter Daten zu gewährleisten. Dieses soll insbesondere während einer Lagerung der Speicheranordnung und/oder während eines Hochfahrens (englisch: power-up) der Speicheranordnung erfolgen. Es gilt, diese Aufgabe ohne großen Platz- und Strombedarf und vor allem in einer kostengünstigen Art und Weise zu lösen. Insbesondere soll eine Gewährleistung der Datenintegrität ohne Stromversorgung während einer Lagerung der Speicheranordnung ermöglicht werden.

Erfindungsgemäß wird diese Aufgabe durch die Speicheranordnung gemäß Hauptanspruch 1 oder Nebenanspruch 7 sowie durch das Verfahren zum Speichern von Daten gemäß Nebenanspruch 16 oder 22 gelöst. Bevorzugte Ausführungsbeispiele sind Gegenstand der Unteransprüche.

Erfindungsgemäß wird eine Influenz/Induktion von Störspannungen an datenspeichernden Elementen einer Speicheranordnung unterdrückt oder gar vermieden. Auf diese Weise wird vermieden, dass der datenspeichernde Zustand der Speicheranordnung gestört oder gar in einer Art verändert wird, dass die Datenintegrität gespeicherter Daten gefährdet ist.

Zu diesem Zweck sieht die Erfindung vorzugsweise eine Schaltungsanordnung vor, die als integraler Bestandteil einer Speicheranordnung oder separat von einer Speicheranordnung ausgeführt wird.

Vorzugsweise kann mittels der Schaltungsanordnung ein Kurzschluß zwischen den Polen einer Speicherzelle (oder selbstverständlich auch zwischen den jeweiligen Polen mehrerer Speicherzellen) wahlweise hergestellt werden, über welche Polen durch Anlegen einer Spannung der Speicherzustand der Speicherzelle geändert werden kann. Dies wird der Einfachheit halber in dieser Beschreibung als „Kurzschließen einer Zelle" bezeichnet.

Dieses erfindungsgemäße Kurzschließen ist allerdings nicht auf ein Kurzschließen der Pole einer Zelle beschränkt, über welche Pole durch Anlegen einer Spannung der Speicherzustand der Speicherzelle geändert werden kann, sondern umfaßt auch Kurzschlußvarianten, bei denen auch andere Pole einer jeweiligen Zellen oder einer anderen Zellen mit den genannten, den Speicherzustand bestimmenden Pole der jeweiligen Zellen ebenfalls kurzgeschlossen wird.

Es ist im Rahmen nichtöffentlicher Untersuchungen von CBRAM-Speicherzellen festgestellt worden, dass bereits sehr niedrige Spannungspegel zum Betrieb ausreichend sind. Dieser an sich vorteilhafte Umstand bedingt allerdings auch, dass auch die tolerierbaren Störpegel sehr viel niedriger als bei etablierten nichtflüchtigen Speichertechnologien wie beispielsweise Flash-Speicher sind, die mit Betriebsspannungen in der Größenordnung von 10V arbeiten.

5C stellt typische l-U-Kennlinien einer CBRAM-Zelle mit +220 mV EIN- und –60 mV AUS-Schwellspannung dar. Die Speicherzellen sind im EIN-Zustand mit ca. 10⁵Ω immer noch relativ hochohmig (d. h. Leckströme sind gering) und besitzen in skalierten Geometrien eine sehr geringe Kapazität. Somit besteht die Gefahr, dass beispielsweise durch entsprechenden Kontakt zu einem elektrostatisch geladenen Körper bedingte Spannungen an den Pins oder durch externe Felder im Chip induzierte Ladungen sehr leicht die zum Löschen einer Zelle hinreichenden Spannungen von >60mV erzeugen können. Das Kurzschließen der entsprechenden Pole einer solchen, von einer angelegten Spannung abhängigen Speicherzelle trägt somit zur Wahrung der Datenintegrität bei. Erfolgt das Kurzschließen wahlweise, so kann die Datenintegrität beispielsweise während einer Lagerung oder außerhalb der Betriebszeiten der jeweili gen Zellen gewährleistet werden, ohne eine Aufbringung der für den Speichervorgang notwendigen Betriebsspannungen während eines Betriebs der Speicherzelle zu stören.

Im Falle eines Kurzschließens von mehreren Speicherzellen kann das Kurzschließen individuell, gruppenweise, blockweise und/oder insgesamt erfolgen, wobei die jeweiligen Pole einer einzigen Speicherzelle, einer bestimmten Gruppe von Speicherzellen, eines bestimmten Blocks von Speicherzelle oder aller Speicherzellen kurzgeschlossen, d. h. niederohmig miteinander verbunden oder auf sonstiger Weise auf ein gemeinsames Potentialniveau gebracht, werden. Es müssen nicht alle kurzgeschlossenen Speicherzellen auf die gleiche Art und Weise kurzgeschlossen werden. Zum Beispiel könnten einige Speicherzellen blockweise, während andere Speicherzellen individuell innerhalb ihres jeweiligen Blocks kurzgeschlossen werden.

Die Konfiguration und die Impedanz eines niederohmigen Kurzschlusses sind vorzugsweise so zu wählen, dass die über die Lebensdauer der Speicherzellen in der Betriebs- oder Lagerungsumgebung der Speicherzellen zu erwartenden Felder bei keiner der sich in Kurzschlußkonfiguration befindlichen Speicherzelle eine Spannung an den jeweiligen, den Speicherzustand bestimmenden Polen induzieren, die zur Änderung des Speicherzustands der jeweiligen Speicherzelle genügen könnte. Vorzugsweise sind die Konfiguration und die Impedanz eines niederohmigen Kurzschlusses so zu wählen, dass die oben genannten Felder eine derartige Spannung in einer der sich im Kurzschlußkonfiguration befindlichen Speicherzelle nur mit einer geringen prognostizierten Wahrscheinlichkeit induzieren könnte.

Die erfindungsgemäße Schaltungsanordnung findet vorzugsweise Verwendung in Verbindung mit einer Speicheranordnung, die ei ne oder mehrere Speicherzellen aufweist, deren Speicherzustand durch Anlegen einer Spannung an zwei Polen der Speicherzelle geändert werden kann. Hierzu gehören unter anderem beispielsweise CBRAM-Speicherzellen. Die Vorteile einer Verwendung der erfindungsgemäßen Schaltungsanordnung in Verbindung mit einer solchen Speicheranordnung wurden schon erläutert.

Vorzugsweise stellt die Schaltungsanordnung den Kurzschluß bei Nichtanliegen einer Versorgungsspannung an die Schaltungsanordnung her. Eine dauerhafte Stromversorgung einer Speicheranordnung läßt sich nur mit erheblichem Aufwand gewährleisten. Zudem ist ein Datenschutz auch im Falle eines Versagens einer entsprechenden Stromversorgung der Speicheranordnung wünschenswert. Kann die Schaltungsanordnung den erfindungsgemäßen Kurzschluß auch ohne Versorgungsspannung an die Schaltungsanordnung herstellen, so kann die Datenintegrität auch bei Störungen einer eventuellen Stromversorgung der Schaltungsanordnung gewährleisten werden. Stellt die Schaltungsanordnung den Kurzschluß bei Nichtanliegen einer Versorgungsspannung an die Schaltungsanordnung automatisch her, wird diese Störungsresistenz weiter erhöht. Insbesondere dann, wenn die Schaltungsanordnung und die Speicheranordnung eine gemeinsame Stromversorgung teilen, beispielsweise weil die Schaltungsanordnung einen Teil der Speicheranordnung bildet, und ein Nichtanliegen einer Versorgungsspannung an die Schaltungsanordnung eine entsprechende Betriebsunterbrechung der Speicheranordnung bedeutet, gewährt eine stromlose automatische Herstellung des erfindungsgemäßen Kurzschlusses ein zuverlässiger Mechanismus zur Wahrung der Datenintegrität.

Obiges trifft insbesondere dann zu, wenn die Schaltungsanordnung den entsprechenden Kurzschluß auch im stromlosen Zustand automatisch und sehr schnell, beispielsweise in weniger als eine Millisekunde oder gar weniger als eine Mikrosekunde, herstellt. Dies läßt beispielsweise dadurch erreichen, dass Transistoren als Schaltelemente verwendet werden, die im stromlosen Zustand einen niederohmigen Kontakt beispielsweise zwischen Kollektor und Emitter oder zwischen Source und Drain herstellen. Ebenfalls sollen die jeweiligen Widerstände respektive die jeweiligen Kapazitäten derjenigen Elemente, dessen Widerstände bzw. Kapazitäten eine RC-Zeitkonstante eines Schaltvorgangs der den Kurzschluß herstellenden Schaltelemente bestimmen, durch entsprechende Gestaltung der maßgeblichen Elemente klein gehalten werden.

Die erfindungsgemäße Schaltungsanordnung findet vorzugsweise Verwendung in Verbindung mit einer Speicheranordnung mit mindestens einer Speicherzelle, wobei jede Speicherzelle eine zwischen zwei Elektroden angeordnete, Ionen leitende Struktur aufweist, deren elektrischen Eigenschaften durch Anlegen einer Spannung an den zwei Elektroden geändert wird, und jede der Elektroden mit einem jeweiligen Pol der jeweiligen Speicherzelle elektrisch verbunden ist. Vorzugsweise ist mindestens einer der durch Anlegen einer Spannung an den zwei Elektroden resultierenden Änderungen der elektrischen Eigenschaften der jeweiligen Speicherzelle über die zwei Pole der jeweiligen Speicherzelle elektrisch detektierbar. Die erfindungsgemäße Schaltungsanordnung findet vorzugsweise Verwendung in Verbindung mit einer Speicheranordnung mit mindestens einer Speicherzelle, wobei jede Speicherzelle eine resistiv schaltende Zelle, d. h. eine Zelle, deren Widerstand den Speicherzustand widerspiegelt, insbesondere eine leitend brückende Zelle ist. Zu den Speicheranordnungen dieser Arten gehören unter anderem beispielsweise CBRAM-Speicherzellen. Die Vorteile einer Verwendung der erfindungsgemäßen Schaltungsanordnung in Verbindung mit einer solchen Speicheranordnung wurden schon erläutert. Selbstverständlich beschränkte sich die Erfindung nicht auf diejenigen Speicheranordnungen, bei der jede Speicherzelle ausnahmslos zur beschriebenen Art gehört. Eine Verwendung der erfindungsgemäßen Schaltungsanordnung in Verbindung mit einer Speicheranordnung, bei der mindestens eine der Speicherzellen zur beschriebenen Art gehört, bietet die beschriebenen Vorteile zumindest entsprechend teilweise.

Die erfindungsgemäße Schaltungsanordnung findet vorzugsweise Verwendung in Verbindung mit einer Speicheranordnung mit einer jeweiligen Vielzahl von Bit- und Wortleitungen, wobei die Speicherzellen array-artig angeordnet sind, und jeder der zwei Polen der Speicherzellen derart mit einer jeweiligen Bit- respektiv Wortleitung verbunden ist, dass ein individuelles Ansprechen respektiv Auslesen der Speicherzellen ermöglicht wird. Insbesondere findet die erfindungsgemäße Schaltungsanordnung vorzugsweise Verwendung in Verbindung mit einer Speicheranordnung, bei der einer der zwei Pole der Speicherzellen über eine Diode mit der jeweiligen Bit- bzw. Wortleitung verbunden ist.

In derartigen Speicheranordnungen dienen die Bit- und Wortleitungen sowohl zur Stromversorgung bei Lese- und Schreibvorgängen als auch zur Auswahl der zu lesenden bzw. zu schreibenden Zelle. Die Reihenschaltung der Zelle mit einer Diode verhindert unerwünschte Leckströme über die Zelle außerhalb von beabsichtigten Lese- und Schreibvorgängen.

Die Verwendung der erfindungsgemäßen Schaltungsanordnung in Verbindung mit einer derartigen Speicheranordnung verhindert, dass beispielsweise durch statische Entladung verursachte oder andere unkontrollierte Spannungen auf den Bit- und/oder Wortleitungen zu einer Änderung des Speicherzustands einer oder mehreren Zellen führen.

Vorzugsweise können mindestens zwei der Bit- und/oder Wortleitungen mittels einer oder mehrerer Schaltungsanordnung(en) miteinander kurzgeschlossen werden.

Auf diese Weise können eine oder mehrere Zellen, eine oder mehrere Bitleitungen und/oder eine oder mehrere Wortleitungen individuell, gruppenweise, blockweise und/oder insgesamt kurzgeschlossen werden. Ein Kurzschließen zweier oder mehrerer Bit- und/oder Wortleitung trägt auch dazu bei, beispielsweise unerwünschte Spannungsimpulse über mehrere Leitungen zu verteilen, so dass der resultierende Spannungshub an den betroffenen Leitungen kleiner ausfällt. In diesem Sinne sind die Speicherzellen der Speicheranordnung vorzugsweise blockweise und die Schaltungsanordnung derart konfiguriert, dass der wahlweise Kurzschluß zwischen den jeweiligen zwei Polen der Speicherzellen blockweise hergestellt werden kann.

Vorzugsweise sieht die Erfindung eine Schaltungsanordnung vor, mittels der ein Pol einer Speicherzelle wahlweise auf konstantem Potentialniveau gehalten, insbesondere geerdet werden kann. Auch dies trägt zur Vermeidung von beispielsweise durch kapazitive Spannungseinkopplung oder durch induzierte Spannungen verursachten Änderungen des Speicherzustands einer Speicherzelle bei. Dies trifft insbesondere bei Speicherzellen zu, deren Speicherzustand durch Anlegen einer Spannung an zwei Polen der Speicherzelle geändert werden kann. Insbesondere trifft dies bei Speicheranordnungen zu, bei der mindestens eine der Speicherzellen über einen der zwei Polen der jeweiligen Speicherzelle in Reihe mit einem Auswahltransistor geschaltet ist. Die diesbezüglichen Gründe werden unten in Zusammenhang mit einer bevorzugten Speicheranordnung erläutert. Die Erfindung sieht deshalb die Verwendung der erfindungsgemäßen Schaltungsanordnung in Verbin dung mit einer derartigen Speicherzelle und/oder einer derartigen Speicheranordnung als Ausführungsmöglichkeit vor. Vorzugsweise wird der jeweilig andere, nicht in Reihe mit einem Auswahltransistor geschaltete Pol einer oder mehreren in Reihe mit einem Auswahltransistor geschalteten Speicherzelle(n) mittels der Schaltungsanordnung auf konstantem Potentialniveau gehalten, insbesondere geerdet. Vorzugsweise wird der jeweilige, in Reihe mit einem Auswahltransistor geschaltete Pol einer oder mehreren Speicherzelle(n) mittels der Schaltungsanordnung auf konstantem Potentialniveau gehalten, insbesondere geerdet.

Die erfindungsgemäße Schaltungsanordnung findet vorzugsweise Verwendung in Verbindung mit einer Speicheranordnung mit einer jeweiligen Vielzahl von Bit-, Wort- und Plate-Leitungen, wobei die Speicherzellen array-artig angeordnet sind, jeder der zwei Polen der Speicherzellen derart mit einer jeweiligen Bit- respektiv Plate-Leitung verbunden ist, dass ein individuelles Beschreiben respektiv Auslesen der Speicherzellen ermöglicht wird, und eines der zwei Polen der Speicherzellen über einen mittels einer jeweiligen Wortleitung steuerbaren, Auswahltransistor genannten Transistor mit der jeweiligen Bit- bzw. Plate-Leitung verbunden ist.

In derartigen Speicheranordnungen dienen die Plate-Leitungen zur Stromversorgung, während die Bit- und Wortleitungen zur Auswahl der zu lesenden bzw. zu schreibenden Zelle dienen. Die Auswahl erfolgt dadurch, dass ein Stromfluß über die Zelle durch entsprechendes Ein- respektiv Ausschalten des zugeordneten Auswahltransistors infolge des Spannungszustands der entsprechenden Wortleitung ermöglicht bzw. verhindert wird, während die Größe des Stromflusses über das Spannungsverhältnis der jeweiligen Bitleitung zur jeweiligen Plate-Leitung bestimmt wird. Insbesondere die Reihenschaltung der Zelle mit einem Auswahltransistor verhindert unerwünschte Leckströme über die Zelle außerhalb von beabsichtigten Lese- und Schreibvorgängen.

Das erfindungsgemäße Erden, Kurzschließen und/oder Halten auf konstantem Potentialniveau von bestimmten Leitungen in Verbindung mit einer derartigen Speicheranordnung verhindert, dass beispielsweise durch statische Entladung verursachte oder andere unkontrollierte Spannungen auf den Bit-, Wort- und/oder Plate-Leitungen zu einer Änderung des Speicherzustands einer oder mehreren Zelle(n) führen. Insbesondere ist in diesem Zusammenhang festgestellt worden, dass der Transistor im ausgeschalteten Zustand als große Kapazität fungiert, so dass beispielsweise Spannungspulse auf den Bitleitungen zu Änderungen des Speicherzustands einer oder mehreren Zelle(n) führen können. Ebenfalls können große Spannungen auf den Bitleitungen zu Änderungen des Speicherzustands einer oder mehreren Zelle(n) führen, da der Widerstand einer Speicherzelle im hochohmigen Zustand größer als der Widerstand eines ausgeschalteten Auswahltransistors ausfallen kann, so dass im Leckstromfall über den aus Speicherzelle und Auswahltransistor gebildeten Spannungsteiler ein deutlicher Spannungsabfall über die Zelle auftreten kann.

In diesem Sinne sieht die Erfindung vorzugsweise eine oder mehrere Schaltungsanordnung(en) vor, mittels der mindestens zwei der nicht über Auswahltransistor mit einer Speicherzellen verbundenen Bit- und Plate-Leitungen miteinander kurzgeschlossen und geerdet werden können. Ebenfalls sieht die Erfindung vorzugsweise eine oder mehrere Schaltungsanordnung(en) vor, mittels der mindestens zwei der über Auswahltransistor mit einer Speicherzellen verbundenen Bit- und Plate-Leitungen miteinander kurzgeschlossen und geerdet werden können.

Selbstverständlich können die oben genannten Speicheranordnungen so ausgebildet sein, dass die Auswahltransistoren mittels jeweiligen Bitleitungen angesteuert und der Stromfluß durch die Zellen über die Plate- und Wortleitungen bestimmt wird.

Vorzugsweise weist die Speicheranordnung eine Stromversorgungsanordnung auf, die die Plate-Leitungen auf einem konstanten Potential hält.

Vorzugsweise stellt bzw. stellen die Schaltungsanordnung(en) die Erdung und/oder Kurzschluß bei Nichtanliegen einer Versorgungsspannung an die Schaltungsanordnung her. Die Vorteile einer solchen Schaltungsanordnung wurden oben für den Kurzschlußfall beschrieben und gelten hier analog, auch für den Erdungsfall.

Insbesondere weist die erfindungsgemäße Schaltungsanordnung vorzugsweise Umleittransistoren (englisch: shunt transistors) auf, die je nach Arrayarchitektur der Speicherzellen einer array-artigen Speicheranordnung zwischen Bitleitungen, Wortleitungen respektiv Plate-Leitungen des Speicherarrays eingebaut. Hauptaufgabe der Umleittransistoren liegt darin, einen niederohmigen Strompfad um die jeweiligen Speicherzellen wahlweise herzustellen, insbesondere um ausgewählte Teile des Arrays oder das gesamte Array (vorzugsweise im spannungslosen Fall) miteinander kurzschließen und ggf. erden. Für diese Umleittransistoren werden bevorzugt p-Kanal Feldeffekttransistoren mit negativer Einsatzspannung (Verarmungstyp) verwendet, da diese bereits ohne Anlegen einer Versorgungsspannung leitend sind und damit die Schutzfunktion auch im ausgeschalteten Zustand übernehmen können. Somit können selbst bei intensiven Einstreuungen von außen keine kritischen Spannungen über die hochohmigen Speicherwiderstände (insbesondere in Löschrichtung) entstehen, die den Dateninhalt gefährden könnten.

KURZE BESCHREIBUNG DER FIGUREN
Die Erfindung und vorteilhafte Einzelheiten derselben werden nachfolgend unter Bezug auf die Zeichnung in beispielhaften Ausführungsformen näher erläutert ohne dass der jeweils grundsätzliche Erfindungsgedanke dadurch in irgendeiner Weise beschränkt sein soll, da dem Fachmann aufgrund der mit der Erfindung vermittelten Lehre zahlreiche Gestaltungsvarianten zur Verfügung gestellt werden, ohne den Rahmen der Erfindung zu verlassen. Es zeigen:
1 eine Speicheranordnung mit Schaltungsanordnung gemäß einem ersten Ausführungsbeispiel der Erfindung;
2 eine Speicheranordnung mit Schaltungsanordnung gemäß einem zweiten Ausführungsbeispiel der Erfindung;
3 eine Speicheranordnung mit Schaltungsanordnung gemäß einem dritten Ausführungsbeispiel der Erfindung;
4 eine Speicheranordnung mit Schaltungsanordnung gemäß einem vierten Ausführungsbeispiel der Erfindung;
5A die Funktionsweise einer CBRAM-Zelle in schematischer Darstellung;
5B das Schaltsymbol einer CBRAM-Zelle; und
5C typische l-U-Kennlinien einer CBRAM-Zelle.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
1 zeigt eine Speicheranordnung 100 mit Schaltungsanordnung 130 gemäß einem ersten Ausführungsbeispiel der Erfindung, wobei die Speicheranordnung 100 als einfaches, sogenanntes Cross-Point-Array (zu deutsch: Kreuzungspunktarray) von CBRAM-Speicherzellen 101 ausgeführt ist. In dieser Beschaltung sind die CBRAM-Zellen 101 jeweils direkt zwischen Wortleitung 112 und Bitleitung 111, d. h. jeweils am Kreuzungspunkt einer jeweiligen Bitleitung 111 und einer jeweiligen Wortleitung 112 der Speicheranordnung, geschaltet. Die zuverlässige Unterscheidung der jeweiligen Zustände der einzelnen Bits im Betrieb erfordert hochempfindliche Ausleseverstärker 121. Die erfindungsgemäße, als Schutzschaltung dienende Schaltungsanordnung 130 umfaßt hierbei eine Vielzahl von Umleittransistoren 131, die sowohl zwischen jeweils zwei, vorzugsweise benachbarten Wortleitungen 112 als auch zwischen jeweils zwei, vorzugsweise benachbarten Bitleitungen 111 angeordnet sind. Die Schaltungsanordnung 130 weist vorzugsweise auch einen Verbindungstransistor 132 auf, der Wort- und Bitleitungen kurzschließt. Das wahlweise Ein- respektiv Ausschalten der Umleittransistoren 131 und des Verbindungstransistors 132 erfolgt mittels eines entsprechenden Schaltsignals V_enable, das über eine vorzugsweise gemeinsame Signalisierungsleitung 133 an das jeweilige Gate der Umleit- bzw. Verbindungstransistoren 131, 132 geleitet wird.
Die Schaltungsanordnung 130 der 1 schließt mehrere CBRAM-Zellen 101 gleichzeitig kurz. Da das Kurzschließen der CBRAM-Zellen 101 nicht individuell, sondern kollektiv erfolgt, ist eine entsprechende Einsparung bezüglich der Anzahl der für das Kurzschließen der Zellen 101 notwendigen Umleit- und Verbindungstransistoren 131, 132 möglich. Entsprechend eignet sich die Schaltungsanordnung 130 der 1, um mehrere Speicherzellen 101 gruppenweise oder blockweise kurzzuschließen.
2 zeigt eine Speicheranordnung 200 mit Schaltungsanordnung 230 gemäß einem zweiten Ausführungsbeispiel der Erfindung, wobei die Speicheranordnung 200 als Cross-Point-Array von CBRAM-Speicherzellen 201 mit einer jeweiligen Auswahldiode 222 ausgeführt ist. In dieser Beschaltung sind die CBRAM-Zellen 201 jeweils in Reihe mit einer Auswahldiode 222 zwischen Wortleitung 212 und Bitleitung 211, d. h. jeweils am Kreuzungspunkt einer jeweiligen Bitleitung 211 und einer jeweiligen Wortleitung 212 der Speicheranordnung 200, geschaltet. Durch Ausnutzen der Gleichrichtereigenschaften der Auswahldiode 222 in Sperrichtung können Leckströme über nicht selektierte Speicherzellen beim Lesen bzw. Schreiben unterdrückt werden. Das Auslesen der Speicherzellen 201 erfolgt über entsprechende Ausleseverstärker 221.
Analog zum ersten Ausführungsbeispiel umfaßt die erfindungsgemäße, als Schutzschaltung dienende Schaltungsanordnung 230 eine Vielzahl von Umleittransistoren 231, die sowohl zwischen jeweils zwei, vorzugsweise benachbarten Wortleitungen 212 als auch zwischen jeweils zwei, vorzugsweise benachbarten Bitleitungen 211 angeordnet sind. Die Schaltungsanordnung 230 weist vorzugsweise auch einen Verbindungstransistor 232 auf, der Wort- und Bitleitungen kurzschließt. Das wahlweise Ein- respektiv Ausschalten der Umleittransistoren 231 und des Verbindungstransistors 232 erfolgt mittels eines entsprechenden Schaltsignals V_enable, das über eine vorzugsweise gemeinsame Signalisierungsleitung 233 an das jeweilige Gate der Umleit- bzw. Verbindungstransistoren 231, 232 geleitet wird.
3 zeigt eine Speicheranordnung 300 mit Schaltungsanordnung 330 gemäß einem dritten Ausführungsbeispiel der Erfindung, wobei die Speicheranordnung 300 als Speicherarray von CBRAM-Speicherzellen 301 mit Auswahltransistoren 323 ausgeführt ist.
Bei dieser Schaltungsvariante wird jede Speicherzelle 301 in Reihe mit einem Auswahltransistor 323 zwischen einer jeweili gen Plate-Leitung 313 und einer jeweiligen Bitleitung 311 geschaltet. Jede Speicherzelle 301 ist direkt mit einer jeweiligen Bitleitung 311 verbunden, während der jeweilig zugeordnete Auswahltransistor 323 zwischen Speicherzelle 301 und Plate-Leitung 313 geschaltet ist. Vorzugsweise kann jede Plate-Leitung in Zusammenhang mit zwei Wortleitungen 312 Verwendung finden, d. h. für zwei Wortleitungsketten gleichzeitig verwendet werden. Das Auslesen der Speicherzellen 301 erfolgt über entsprechende Ausleseverstärker 321.
In derartigen Speicheranordnungen dienen die Plate-Leitungen 313, wie oben beschrieben, zur Stromversorgung, während die Bit- und Wortleitungen 311, 312 zur Auswahl der zu lesenden bzw. zu schreibenden Speicherzelle 301 dienen. Die Auswahl erfolgt dadurch, dass ein Stromfluß über die Zelle 301 durch entsprechendes Ein- respektiv Ausschalten des zugeordneten Auswahltransistors 323 infolge des Spannungszustands der entsprechenden Wortleitung 312 ermöglicht bzw. verhindert wird, während die Größe des Stromflusses über das Spannungsverhältnis der jeweiligen Bitleitung 311 zur jeweiligen Plate-Leitung 313 bestimmt wird. Insbesondere die Reihenschaltung der Zelle 301 mit einem Auswahltransistor 323 verhindert unerwünschte Leckströme über die Zelle 301 außerhalb von beabsichtigten Lese- und Schreibvorgängen.
Die Beschaltung der 3 bietet den Vorteil, dass der Strom durch jede Zelle 301 individuell kontrolliert werden kann. Dennoch können hohe induzierte Störspannungen, die über einen ausgeschalteten Auswahltransistor 323 und den benachbarten Speicherwiderstand einer Speicherzelle 301 anliegen, zu einem hinreichend hohen Spannungsabfall über den Speicherwiderstand selbst führen, welcher den Speicherinhalt gefährden könnte.
Die skizzierte, als Schutzschaltung dienende Schaltungsanordnung 330 verhindert derartige Spannungsabfälle durch Umleittransistoren 331, mittels der ein jeweiliges, dem Auswahltransistor entferntes Ende einer oder mehreren Speicherzellen 301 mit einem konstanten Potentialniveau verbunden, insbesondere geerdet werden kann. Im dargestellten Ausführungsbeispiel sind die Umleittransistoren 331 zwischen einzelnen Bitleitungen 311 und gegen Erde geschaltet. Vorzugsweise werden p-Kanal Verarmungstransistoren als Umleittransistoren verwendet, die im spannungslosen Zustand am Gate einen leitenden Kanal zwischen Source und Drain aufweisen. Um einen erweiterten Schutz zu erzielen, können Umleittransistoren auch zwischen den Plate-Leitungen eingefügt werden. Aufgrund der wie gezeigten Doppel-Konfiguration um die Plate-Leitungen 313 kann die Störspannung zwischen zwei Plate-Leitungen 313 allerdings doppelt so hohe Werte als zwischen zwei Bitleitungen 311 annehmen, bevor sie dem Speicherinhalt gefährlich werden kann. Auch können Verbindungstransistoren eingesetzt werden, die, wie oben beschrieben, eine Verbindung zwischen den Bit- und Plate-Leitungen wahlweise herstellen. Das wahlweise Einrespektiv Ausschalten der Umleittransistoren 231 und ggf. der Verbindungstransistoren erfolgt mittels eines entsprechenden Schaltsignals V_enable, das über eine vorzugsweise gemeinsame Signalisierungsleitung 333 an das jeweilige Gate der Umleit- bzw. Verbindungstransistoren geleitet wird.
4 zeigt eine Speicheranordnung 400 mit Schaltungsanordnung 430 gemäß einem vierten Ausführungsbeispiel der Erfindung, wobei die Speicheranordnung 400 als Speicherarray von CBRAM-Speicherzellen 401 mit Auswahltransistoren 423 ausgeführt ist.
Analog dem dritten Ausführungsbeispiel liegt jeder Speicherzelle 401 bei dieser Schaltungsvariante ebenfalls in Reihe mit einem Auswahltransistor 423 zwischen der Plate-Leitung 413 und der Bitleitung 411, so dass der Strom durch jede einzelne CBRAM-Zelle 401 kontrolliert werden kann. In dieser speziellen Ausbildungsform liegt jedoch jeder Speicherwiderstand, d. h. jede Speicherzelle 401, direkt an einer jeweiligen Plate-Leitung 413. Da die Plate-Leitungen 413 üblicherweise auf konstantem Potential gehalten werden, trägt diese Konfiguration zur Reduzierung von Störeinstreuungen durch kapazitive Einkopplung bei. Wie oben beschrieben, können die Plate-Leitungen 413 jeweils für zwei Wortleitungsketten verwendet werden. Das Auslesen der Speicherzellen 401 erfolgt über entsprechende Ausleseverstärker 421.
Die skizzierte, als Schutzschaltung dienende Schaltungsanordnung 430 verhindert derartige Spannungsabfälle durch Umleittransistoren 431, mittels der ein jeweiliges, dem Auswahltransistor entferntes Ende einer oder mehreren Speicherzellen 401 mit einem konstanten Potentialniveau verbunden, insbesondere geerdet werden kann. Im dargestellten Ausführungsbeispiel sind die Umleittransistoren 431 zwischen einzelnen Plate-Leitungen 411 und gegen Erde geschaltet. Vorzugsweise werden p-Kanal Verarmungstransistoren als Umleittransistoren verwendet, die im spannungslosen Zustand am Gate einen leitenden Kanal zwischen Source und Drain aufweisen. Um einen erweiterten Schutz zu erzielen, können Umleittransistoren auch zwischen den Bitleitungen eingefügt werden. Auch können Verbindungstransistoren eingesetzt werden, die, wie oben beschrieben, eine Verbindung zwischen den Bit- und Plate-Leitungen wahlweise herstellen. Das wahlweise Ein- respektiv Ausschalten der Umleittransistoren 431 und ggf. der Verbindungstransistoren erfolgt mittels eines entsprechenden Schaltsignals V_enable, das über eine vorzugsweise gemeinsame Signalisierungsleitung 433 an das jeweilige Gate der Umleit- bzw. Verbindungstransistoren geleitet wird.
Nach der obigen Beschreibung wird das Problem extern induzierter Störspannungen, die die Datenintegrität eines CBRAM-Speicherschaltungsanordnung gefährden könnten, erfindungsgemäß durch das Kurzschließen der Versorgungsleitungen des Speicherarrays außerhalb der Betriebszeiten gelöst. Dies kann beispielsweise durch den Einbau von p-Kanal Feldeffekttransistoren mit negativer Einsatzspannung (Verarmungstyp) zwischen den Wort-, Bit- bzw. Plate-Leitungen (je nach Speicherarchitektur) geschehen. Diese Beschaltung hat den Vorteil, dass die Transistoren im spannungslosen Fall leitend sind und somit auch im ausgeschalteten Fall während der Lagerung des Speicherbausteins die Schutzerdung der Speicherzellen gewährleistet ist. Bei Hochfahren des Bauelements können zunächst alle Schaltungskomponenten initialisiert sowie alle internen Spannungen stabilisiert werden, bevor der Zugriff auf das Speicherzellenarray freigegeben wird. Dies kann beispielsweise durch Hochlegen der Steuerleitung erfolgen, die die Gates der Umleittransistoren verbindet, z. B. auf die Versorgungsspannung. Würden n-Kanal Transistoren vom Verarmungstyp (d. h. mit positiver Einsatzspannung) für die Umleittransistoren verwendet, so müßte eine negative Spannung auf die Steuerleitung gegeben werden, was ebenfalls möglich ist.
Als weitere Erweiterungsmöglichkeit der Schutzfunktion kann die Schaltungsanordnung derart ausgelegt sein, dass nicht sämtliche Leitungen zu allen Speicherzellen des Bausteins miteinander verbunden werden, sondern dass diese lediglich jeweils blockweise kurzgeschlossen werden. Damit kann die Schutzfunktion auch während des Betriebs in den Blöcken eingesetzt werden, auf die gerade nicht zugegriffen wird.
In den obigen Ausführungsbeispielen wurden MOS-Transistoren als Hauptbestandteil, insbesondere als die aktiven Elemente, der erfindungsgemäßen Schaltungsanordnung präsentiert. Selbstverständlich beschränkt sich die Erfindung nicht auf Schaltungsanordnungen auf der Basis von MOS-Transistoren. Neben anderen Transistorarten wie bipolare Transistoren, können auch andere, insbesondere elektronische Bauelemente eingesetzt werden, um die beschriebene Funktionalität der erfindungsgemäßen Schaltungsanordnung zu erzielen. Hier sind dem Fachmann vielfältige Alternativen bekannt, auf die er, durch diese Offenbarung gestützt, zurückgreifen könnte, ohne erfinderisch tätig werden zu müssen.
Die Beschreibung spricht von einer wahlweise Herstellung eines Kurzschlusses sowie von einem wahlweise Halten auf einem konstanten Potentialniveau. In diesem Sinne wird die Verwendung eines entsprechenden Schaltsignals offenbart. Hier ist dem Fachmann ebenfalls bekannt, beispielsweise auf bekannte Kontrollschaltungen zurückzugreifen, die das entsprechende Schaltsignal mit einem geeigneten Timing gegenüber eventuellen Lese- und Schreibvorgängen der Speicheranordnung erzeugen können, um den erwünschten Schutz insbesondere des Speicherinhalts der Speicheranordnung zu erzielen. Dieser kann, wie beschrieben, je nach Bedarf und/oder je nach Ausführung der erfindungsgemäßen Schaltungsanordnung individuell, gruppenweise und/oder blockweise oder für die gesamte Speicheranordnung, d. h. für den gesamten Speicherinhalt, erfolgen.
Näheres zu der in dieser Beschriebung verwendeten Terminologie sowie zu möglichen Techniken und Mitteln zur Implementierung der bekannten Merkmale der Erfindung kann den im Abschnitt „Literatur" aufgelisteten Veröffentlichungen entnommen werden, dessen voller Inhalt durch diese Bezugnahme teil der Offenbarung dieser Anmeldung bildet.
Obwohl die bevorzugten und alternativen Ausführungsformen der Erfindung in dieser Beschreibung detailliert offenbart und beschrieben worden sind, ist für den Fachmann klar, dass verschiedene Änderungen bezüglich der Konfiguration, der Arbeitsweise und der Gestalt der Erfindung vorgenommen werden können, ohne den erfinderischen Gedanke sowie den Schutzbereich dieser zu verlassen. Insbesondere wird darauf hingewiesen, dass die jeweiligen Merkmale der Erfindung, einschließlich derjenigen, die lediglich in Kombination mit anderen Merkmalen der Erfindung offenbart sind, in beliebiger Konfiguration kombinierbar sind, außer denjenigen, die der Fachmann als offensichtlich unsinnig erkennt. Darüber hinaus zeigt die Verwendung des Singulars oder des Plurals lediglich auf eine Bevorzugung hin und ist nicht als Einschränkung zu interpretieren. Außer den Fällen, wo das Gegenteil explizit vermerkt ist, darf das Plural durch das Singular ersetzt werden und umgekehrt.
LITERATUR

C.A. Campbell, J.T. Moore, T.l. Gilton, "Resistance variable 'ON' memory", US 2003/0156468 A1, 2003
M. Kozicki, M. Mitkova, "Microelectronic programmable device and methods and of forming and programming the same", US 2003/0209728 A1, 2003
M. Kozicki, "Programmable structure, an array including the structure and methods of forming the same", US 2003/0209971 A1, 2003
R. Symanczyk, "Characterization of PMC technology for future memory concepts", Infineon Technologies Technical Report, 2003
R. Symanczyk et.al., "Electrical Characterization of solid state ionic memory elements", NVMTS'03, San Diego, 2003

100: Speicheranordnung
101: Speicherzelle
111: Bitleitung
112: Wortleitung
121: Ausleseverstärker
130: Schaltungsanordnung
131: Umleittransistor
132: Verbindungstransistor
133: Signalisierungsleitung
200: Speicheranordnung
201: Speicherzelle
211: Bitleitung
212: Wortleitung
221: Ausleseverstärker
222: Auswahldiode
230: Schaltungsanordnung
231: Umleittransistor
232: Verbindungstransistor
233: Signalisierungsleitung
300: Speicheranordnung
301: Speicherzelle
311: Bitleitung
312: Wortleitung
313: Plate-Leitung
321: Ausleseverstärker
323: Auswahltransistor
330: Schaltungsanordnung
331: Umleittransistor
333: Signalisierungsleitung
400: Speicheranordnung
401: Speicherzelle
411: Bitleitung
412: Wortleitung
413: Plate-Leitung
421: Ausleseverstärker
423: Auswahltransistor
430: Schaltungsanordnung
431: Umleittransistor
433: Signalisierungsleitung

Claims

Speicheranordnung, mit einer oder mehreren Speicherzellen, deren Speicherzustand durch Anlegen einer Spannung an zwei Polen der Speicherzelle geändert werden kann, gekennzeichnet durch eine Schaltungsanordnung, mittels der ein Kurzschluß zwischen den jeweiligen zwei Polen der Speicherzellen wahlweise hergestellt werden kann.
Speicheranordnung nach Anspruch 1, wobei die Schaltungsanordnung den Kurzschluß bei Nichtanliegen einer Versorgungsspannung an die Schaltungsanordnung herstellt.
Speicheranordnung nach einem der vorhergehenden Ansprüche, mit einer jeweiligen Vielzahl von Bit- und Wortleitungen, wobei die Speicherzellen array-artig angeordnet sind, und jeder der zwei Pole der Speicherzellen derart mit einer jeweiligen Bit- respektiv Wortleitung verbunden ist, dass ein individuelles Ansprechen respektiv Auslesen der Speicherzellen ermöglicht wird.
Speicheranordnung nach Anspruch 3, wobei einer der zwei Pole der Speicherzellen über eine Diode mit der jeweiligen Bit- bzw. Wortleitung verbunden ist.
Speicheranordnung nach einem der Ansprüche 3 oder 4, wobei mindestens zwei der Bit- und/oder Wortleitungen mittels einer oder mehrerer Schaltungsanordnung(en) miteinander kurzgeschlossen werden können.
Speicheranordnung nach einem der vorhergehenden Ansprüche, wobei die Speicherzellen blockweise konfiguriert sind, und die Schaltungsanordnung derart konfiguriert ist, dass der wahlweise Kurzschluß zwischen den jeweiligen zwei Polen der Speicherzellen blockweise hergestellt werden kann.
Speicheranordnung, mit einer oder mehreren Speicherzellen, deren Speicherzustand durch Anlegen einer Spannung an zwei Polen der Speicherzelle geändert werden kann, wobei mindestens eine der Speicherzellen über einen der zwei Pole der jeweiligen Speicherzelle in Reihe mit einem Auswahltransistor geschaltet ist, gekennzeichnet durch eine Schaltungsanordnung, mittels der der andere der zwei Pole mindestens einer jeweiligen der mit einem Auswahltransistor in Reihe geschalteten Speicherzellen wahlweise auf konstantem Potentialniveau gehalten, insbesondere geerdet werden kann.
Speicheranordnung nach Anspruch 7, mit einer Schaltungsanordnung, mittels der der eine der zwei Pole mindestens einer jeweiligen der mit einem Auswahltransistor in Reihe geschalteten Speicherzellen auf konstantem Potentialniveau gehalten, insbesondere geerdet werden kann.
Speicheranordnung nach Anspruch 7 oder 8, mit einer jeweiligen Vielzahl von Bit-, Wort- und Plate-Leitungen, wobei die Speicherzellen array-artig angeordnet sind, jeder der zwei Pole der Speicherzellen derart mit einer jeweiligen Bit- respektiv Plate-Leitung verbunden ist, dass ein individuelles Beschreiben respektiv Auslesen der Speicherzellen ermöglicht wird, und einer der zwei Pole der Speicherzellen über einen mittels einer jeweiligen Wortleitung steuerbaren Auswahltransistor mit der jeweiligen Bit- bzw. Plate-Leitung verbunden ist, mit einer oder mehreren Schaltungsanordnung(en), mittels der mindestens zwei der nicht über Auswahltransistor mit einer Speicherzellen verbundenen Bit- und Plate-Leitungen miteinander kurzgeschlossen und geerdet werden können.
Speicheranordnung nach Anspruch 9, mit einer oder mehreren Schaltungsanordnung(en), mittels der mindestens zwei der über Auswahltransistor mit einer Speicherzellen verbundenen Bit- und Plate-Leitungen miteinander kurzgeschlossen und geerdet werden können.
Speicheranordnung nach Anspruch 9 oder 10, mit einer Stromversorgungsanordnung, die die Plate-Leitungen auf einem konstanten Potential hält.
Speicheranordnung nach einem der Ansprüche 7–11, wobei die Schaltungsanordnung(en) die Erdung und/oder Kurzschluß bei Nichtanliegen einer Versorgungsspannung an die Schaltungsanordnung herstellt bzw. herstellen.
Speicheranordnung nach einem der vorhergehenden Ansprüche, wobei jede Speicherzelle eine zwischen zwei Elektroden angeordnete, Ionen leitende Struktur aufweist, deren elektrischen Eigenschaften durch Anlegen einer Spannung an den zwei Elektroden geändert wird, und jede der Elektroden mit einem jeweiligen Pol der jeweiligen Speicherzelle elektrisch verbunden ist.
Speicheranordnung nach Anspruch 13, wobei die Speicherzellen derart sind, dass mindestens einer der durch Anlegen einer Spannung an den zwei Elektroden resultierenden Änderungen der elektrischen Eigenschaften der jeweiligen Speicherzelle über die zwei Pole der jeweiligen Speicherzelle elektrisch detektierbar ist.
Speicheranordnung nach einem der vorhergehenden Ansprüche, wobei jede Speicherzelle eine resistiv schaltende Zelle, insbesondere eine leitend brückende Zelle ist.
Verfahren zum Schutz einer Speicheranordnung mit einer oder mehreren Speicherzellen, deren Speicherzustand durch Anlegen einer Spannung an zwei Pole der Speicherzelle geändert werden kann, gekennzeichnet durch den Schritt: Herstellen eines Kurzschlusses zwischen den jeweiligen zwei Polen der Speicherzellen.
Verfahren nach Anspruch 16, wobei der Kurzschluß bei Nichtanliegen einer Versorgungsspannung an die Schaltungsanordnung hergestellt wird.
Verfahren nach Anspruch 15 oder 16, wobei die Speicheranordnung eine jeweilige Vielzahl von Bit- und Wortleitungen aufweist, die Speicherzellen der Speicheranordnung array-artig angeordnet sind, und jeder der zwei Pole der Speicherzellen derart mit einer jeweiligen Bit- respektiv Wortleitung verbunden ist, dass ein individuelles Ansprechen respektiv Auslesen der Speicherzellen ermöglicht wird.
Verfahren nach Anspruch 18, wobei einer der zwei Pole der Speicherzellen über eine Diode mit der jeweiligen Bit- bzw. Wortleitung verbunden ist.
Verfahren nach einem der Ansprüche 18 oder 19, wobei mindestens zwei der Bit- und/oder Wortleitungen miteinander kurzgeschlossen werden.
Verfahren nach einem der Ansprüche 16–20, wobei die Speicherzellen der Speicheranordnung blockweise konfiguriert sind, und der Kurzschluß zwischen den jeweiligen zwei Polen der Speicherzellen blockweise hergestellt wird.
Verfahren zum Schutz einer Speicheranordnung mit einer oder mehreren Speicherzellen, deren Speicherzustand durch Anlegen einer Spannung an zwei Polen der Speicherzelle geändert werden kann, wobei mindestens eine der Speicherzellen über einen der zwei Pole der jeweiligen Speicherzelle in Reihe mit einem Auswahltransistor geschaltet ist, gekennzeichnet durch den Schritt: Halten des anderen der zwei Pole mindestens einer jeweiligen der mit einem Auswahltransistor in Reihe geschalteten Speicherzellen auf konstantem Potentialniveau, insbesondere auf Erdpotential.
Verfahren nach Anspruch 22, mit dem Schritt: Halten des einen der zwei Pole mindestens einer jeweiligen der mit einem Auswahltransistor in Reihe geschalteten Speicherzellen auf konstantem Potentialniveau, insbesondere auf Erdpotential.
Verfahren nach Anspruch 22 oder 23, wobei die Speicheranordnung eine jeweilige Vielzahl von Bit-, Wort- und Plate-Leitungen aufweist, die Speicherzellen der Speicheranordnung array-artig angeordnet sind, jeder der zwei Pole der Speicherzellen derart mit einer jeweiligen Bit- respektiv Plate-Leitung verbunden ist, dass ein individuelles Beschreiben respektiv Auslesen der Speicherzellen ermöglicht wird, einer der zwei Pole der Speicherzellen über einen mittels einer jeweiligen Wortleitung steuerbaren Auswahltransistor mit der jeweiligen Bit- bzw. Plate-Leitung verbunden ist, und mindestens zwei der nicht über Auswahltransistor mit einer Speicherzellen verbundenen Bit- und Plate-Leitungen miteinander kurzgeschlossen und geerdet werden.
Verfahren nach Anspruch 24, wobei mindestens zwei der über Auswahltransistor mit einer Speicherzellen verbundenen Bit- und Plate-Leitungen miteinander kurzgeschlossen und geerdet werden.
Verfahren nach Anspruch 24 oder 25, wobei die Plate-Leitungen auf einem konstanten Potential gehalten werden.
Verfahren einem der Ansprüche 16–26, wobei die Erdung und/oder Kurzschluß ohne Versorgungsspannung erfolgt.
Verfahren einem der Ansprüche 16–27, wobei jede Speicherzelle der Speicheranordnung eine zwischen zwei Elektroden angeordnete, Ionen leitende Struktur aufweist, deren elektrischen Eigenschaften durch Anlegen einer Spannung an den zwei Elektroden geändert wird, und jede der Elektroden mit einem jeweiligen Pol der jeweiligen Speicherzelle elektrisch verbunden ist.
Verfahren nach Anspruch 28, wobei die Speicherzellen derart sind, dass mindestens einer der durch Anlegen einer Spannung an den zwei Elektroden resultierenden Änderungen der elektrischen Eigenschaften der jeweiligen Speicherzelle über die zwei Pole der jeweiligen Speicherzelle elektrisch detektierbar ist.
Verfahren nach einem der Ansprüche 16–29, wobei jede Speicherzelle eine resistiv schaltende Zelle, insbesondere eine leitend brückende Zelle ist.