DE102008030418A1

DE102008030418A1 - Quasi-Differenzielle Leseoperation

Info

Publication number: DE102008030418A1
Application number: DE102008030418A
Authority: DE
Inventors: Thomas Nirschl
Original assignee: Qimonda AG
Current assignee: Infineon Technologies AG
Priority date: 2007-06-29
Filing date: 2008-06-26
Publication date: 2009-01-29
Anticipated expiration: 2028-06-27
Also published as: US20090003033A1; DE102008030418B4; US7570507B2

Abstract

Eine Speichervorrichtung umfasst einen Feldabschnitt aus resistiven Speicherzellen, die eine Vielzahl von Bitleitungspaaren aufweisen. Die Vorrichtung umfasst ferner eine Leseschaltung, die betriebsfähig mit einer ersten geladenen Leitung verbunden ist, wobei die Leseschaltung eine Vorladeschaltung aufweist, die so konfiguriert ist, dass sie eine erste Leitung mit einer ersten Geschwindigkeit lädt und eine zweite Leitung mit einer zweiten Geschwindigkeit lädt, wobei die erste und die zweite Ladegeschwindigkeit auf einem Zustand einer zwischen dbasieren. Die Leseschaltung kann ferner eine Erdungsschaltung umfassen, die so konfiguriert ist, dass sie die Spannungen der jeweiligen Leitungen auf ein Erdungspotenzial bringt, und eine mit dem Leitungspaar gekoppelte Abtastschaltung, die so konfiguriert ist, dass sie als Reaktion auf den Zustand der Speicherzelle eine Differenzialspannung zwischen dem Leitungspaar abtastet.

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft allgemein Halbleiter und insbesondere verbesserte Verfahren und Vorrichtungen für Halbleiterspeicher.
HINTERGRUND DER ERFINDUNG
In der Halbleiter- und Elektronikindustrie sind gegenwärtig zahlreiche Trends auszumachen. Einer dieser Trends besteht darin, dass jüngere Generationen tragbarer elektronischer Vorrichtungen mehr Speicher nutzen als vorherige Generationen. Dieser Anstieg an Speicher erlaubt es diesen neuen Vorrichtungen, mehr Daten zu speichern, wie beispielsweise Musik oder Bilder, und stellt den Vorrichtungen außerdem mehr Rechenleistung und -geschwindigkeit bereit.
Ein Typ von nichtflüchtigem Speicher, der vor Kurzem entwickelt wurde, wird als resistive oder resistiv geschaltete Speichervorrichtungen bezeichnet. Bei solch einem resistiven Speicher wird ein zwischen zwei geeigneten Elektroden (das heißt einer Anode und einer Kathode) positioniertes Speichermaterial durch geeignete Schaltprozesse in einen mehr oder weniger leitfähigen Zustand versetzt, wobei der mehr leitfähige Zustand einer logischen „1" und der weniger leitfähige Zustand einer logischen „0" entspricht (oder umgekehrt). Bei geeigneten resistiven Speichern kann es sich zum Beispiel um Perowskit-Speicher handeln, wie in W. W. Zhuang et al., „Novel Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory (RRAM)", IEDM 2002, beschrieben, um resistive Schaltungen in binären Oxiden (OxRAM), wie zum Beispiel in I. G. Back et al., „Multi-layer crosspoint binary Oxide resistive memory (OxRAM) for post-NAND storage application", IEDM 2005, beschrieben, um Phasenwechselspeicher (PCRAM) und um CBRAM-Speicher (Conductive Bridging RAM).
Im Fall von Phasenwechselspeicher kann zum Beispiel eine geeignete Chalkogenidverbindung (beispielsweise eine GeSbTe- oder eine AgInSbTe-Verbindung) als aktives Material verwendet werden, das zwischen den beiden entsprechen den Elektroden positioniert wird. Die Chalkogenidverbindung kann mittels geeigneter Schaltprozesse in einen amorphen, das heißt einen relativ schwach leitfähigen Zustand, oder in einen kristallinen Zustand, das heißt einen relativ stark leitfähigen Zustand, versetzt werden, und verhält sich somit wie eine variables Widerstandselement, das, wie weiter oben herausgestellt wurde, in Form von unterschiedlichen Datenzuständen genutzt werden kann.
Um einen Wechsel von einem amorphen Zustand in einen kristallinen Zustand im Phasenwechselmaterial zu erreichen, wird ein geeigneter Heizstrom an die Elektroden angelegt, wobei der Strom das Phasenwechselmaterial auf eine Temperatur über seinen Kristallisationszustand hinaus erwärmt. Diese Operation wird manchmal als EINSTELL-Operation bezeichnet. Auf ähnliche Weise wird ein Zustandswechsel von einem kristallinen Zustand in einen amorphen Zustand durch Anlegen eines geeigneten Heizstromimpulses erreicht, wobei das Phasenwechselmaterial über seine Schmelztemperatur hinaus erwärmt und der amorphe Zustand während des raschen Abkühlens desselben erhalten wird. Diese Operation wird manchmal als RÜCKSTELL-Operation bezeichnet. Die Kombination von EINSTELL- und RÜCKSTELL-Operationen stellt ein Mittel dar, mit dem Daten in eine Phasenwechsel-Speicherzelle geschrieben werden können. Das Lesen dieser EINSTELL- und RÜCKSTELL-Operationen wird manchmal als Leseoperation bezeichnet.
ZUSAMMENFASSUNG DER ERFINDUNG
Im Folgenden wird eine vereinfachte Zusammenfassung dargestellt, um ein grundlegendes Verständnis eines oder mehrerer Aspekte der Erfindung zu ermöglichen. Bei dieser Zusammenfassung handelt es sich nicht um eine ausführliche Übersicht über die Erfindung, und sie ist weder dazu gedacht, die Hauptelemente oder die wichtigsten Elemente der Erfindung zu identifizieren, noch ihren Schutzumfang zu begrenzen. Vielmehr besteht der Hauptzweck der Zusammenfassung darin, einige Konzepte der Erfindung in einer vereinfachten Form als Vorinformation zu der ausführlicheren Beschreibung darzustellen, die weiter unten dargelegt wird.
Die vorliegende Erfindung ist auf eine Speichervorrichtung gerichtet, die einen Feldabschnitt aus Speicherzellen aufweist. Es wird eine Speicherschaltung be reitgestellt und mit jeweiligen Paaren von Bitleitungen im Feldabschnitt verbunden und so konfiguriert, dass sie aus einer mit dem jeweiligen Bitleitungspaar verbundenen Speicherzelle lesen kann. Außerdem wird ein Verfahren zum Adressieren eines Speichers offenbart und umfasst mit einem Bitleitungspaar verbundene Leseschaltungen, um einen Zustand einer mit dem Bitleitungspaar verbundenen Speicherzelle zu lesen.
In der folgenden Beschreibung und den angehängten Zeichnungen werden bestimmte veranschaulichende Aspekte und Implementierungen der Erfindung im Detail dargelegt. Sie geben nur einige der verschiedenen Möglichkeiten an, um die Grundlagen der Erfindung zu nutzen.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1A und 1B sind Schaltbilder, die eine unsymmetrische Konfiguration bzw. eine differenzielle Konfiguration einer resistiven Speicherzelle gemäß einer Ausführungsform der Erfindung veranschaulichen;
2 ist ein Blockdiagramm, das ein Speicherfeld veranschaulicht, das eine quasi-differenzielle Lesespeicherkonfiguration gemäß einer Ausführungsform der Erfindung verwendet;
3 ist ein Schaltbild, das ein Speicherfeld veranschaulicht, das eine quasi-differenzielle Leseschaltung gemäß einer Ausführungsform der Erfindung verwendet; und
4 ist eine Simulationsdarstellung, welche den Betrieb einer quasi-differenziellen Leseschaltung gemäß einer weiteren Ausführungsform der Erfindung veranschaulicht.
AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
Eine oder mehrere Implementierungen der vorliegenden Erfindung werden nun unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, wobei sich gleiche Bezugszeichen durchgehend auf gleiche Elemente beziehen. Die Erfindung betrifft eine quasi-differenzielle Lesespeicher-Schaltungsarchitektur und ein damit verbundenes Verfahren zum Lesen des Zustands einer resistiven Speicherzelle in einer solchen Architektur.
Bei resistiven Speichern kann das programmierbare Material dazu tendieren, mit der Zeit vom Zustand mit größerer Resistivität in den Zustand mit geringerer Resistivität überzugehen (oder umgekehrt), je nachdem, welcher Zustand energetisch günstiger ist. Aufgrund dieser Verschiebung können Daten innerhalb von einzelnen Zellen verloren gehen oder beschädigt werden, was Datenfehler verursacht. Im Laufe der Zeit und/oder bei fortgesetzter Spannung kann ein Versagen der resistiven Materialien, zum Beispiel in einem Phasenwechsel-Speicherelement, auftreten. Daher werden Verfahren und Vorrichtungen benötigt, um diese Verschiebung und Datenfehler zu verringern und um ein solches Materialversagen zu vermeiden. Außerdem werden Verfahren und Systeme benötigt, um weitere Merkmale des Speichers, wie beispielsweise präzisere Leseoperationen in resistiven Speichern, zu optimieren.
Unter Bezugnahme auf 1A und 1B sind Schaltbilder einer unsymmetrischen Konfiguration 100 bzw. einer differenziellen Konfiguration 130 einer resistiven Speicherzelle, wie beispielsweise einer Phasenwechsel-Speicherzelle (PCRAM), gemäß einer Ausführungsform der Erfindung veranschaulicht.
1A veranschaulicht zum Beispiel eine resistive Speicherzelle mit unsymmetrischer PCRAM-Konfiguration 100, wie beispielsweise eine PCRAM-Zelle 101. Die PCRAM-Speicherzelle 101 weist ein Speicherelement (ME) 101 und eine Wortleitungs-Auswahlschaltung 103, wie beispielsweise einen Wortleitungs-Auswahltransistor 101b, auf. Die PCRAM-Speicherzelle 101 ist zwischen einer Bitleitung (BL) 111 und einem vorbestimmten Potenzial, wie beispielsweise Erde (Gnd) 122, mit einem Erdungspotenzial gekoppelt. Wenn der WL-Auswahltransistor 101b von einer Wortleitung (WL) 123 ausgewählt wird, wird das Speicherelement ME 101a zwischen der Bitleitung BL 111 und der Erde GND 122 mit einem Erdungspotenzial gekoppelt, wodurch Zugriff auf die Speicherzelle 101 für diverse Lese- oder Schreiboperationen bereitgestellt wird.
Auf ähnliche Weise veranschaulicht 1B zum Beispiel eine resistive Speicherzelle mit differenzieller PCRAM-Konfiguration 130, wie beispielsweise eine PCRAM-Zelle 102. Die PCRAM-Speicherzelle 102 weist ein Speicherelement (ME) 102a und eine Wortleitungs-Auswahlschaltung 133, wie beispielsweise einen Wortleitungs-Auswahltransistor 102b, auf. Die PCRAM-Speicherzelle 102 ist zwischen einer Bitleitung (BL) 111 und einer Bitleitungsleiste (BLB) 112 gekoppelt, die ein Bitleitungspaar 146 aufweist. Wenn der WL-Auswahltransistor 102b von einer Wortleitung (WL) 143 ausgewählt wird, wird das Speicherelement ME 102a zwischen der Bitleitung BL 111 und der Bitleitungsleiste (BLB) 112 gekoppelt, wodurch Zugriff auf die Speicherzelle 102 für diverse Lese- oder Schreiboperationen zwischen BL 111 und BLB 112 bereitgestellt wird. Zum Beispiel können ein EINSTELL- und ein RÜCKSTELL-Datenzustand der PCRAM-Zelle 102 zwischen dem Bitleitungspaar 146 gelesen oder abgetastet werden.
Obwohl das Lesen eines EINSTELL- und eines RÜCKSTELL-Zustands oder -Datenzustands der resistiven oder PCRAM-Speicherzelle durchgängig erörtert und/oder veranschaulicht wird, hat der Erfinder der vorliegenden Erfindung auch gewürdigt, dass ein weiterer Zwischenzustand oder eine weitere Datenebene zwischen dem EINSTELL- oder dem RÜCKSTELL-Zustand, wie beispielsweise in einer Speicherarchitektur mit mehreren Ebenen, im Zusammenhang mit den Ausführungsformen der vorliegenden Erfindung genutzt werden kann.
Bei einer Ausführungsform eines Phasenwechselspeichers kann ein Phasenwechselelement auf einen EINSTELL-Zustand oder auf einen RÜCKSTELL-Zustand programmiert werden. In der Regel wird ein EINSTELL-Zustand mit einem Stromimpuls hergestellt, der eine niedrigere Stärke und eine längere Dauer als der für einen RÜCKSTELL-Impuls verwendete aufweist. Der EINSTELL-Impuls funktioniert so, dass er das Phasenwechselmaterial langsamer erwärmt, um einen relativ kristallinen Zustand zu erreichen, während der RÜCKSTELL-Impuls so funktioniert, dass er das Material schnell erwärmt/zum Schmelzen bringt und dann das Material schnell erstarren lässt, um einen amorphen Zustand auszubilden.
2 veranschaulicht ein Blockdiagramm eines Speicherfelds 200, das eine quasi-differenzielle Leseschaltung gemäß einer Ausführungsform der Erfindung verwendet. Die Speicherarchitektur weist einen Abschnitt eines Speicherfelds auf, der bei einer Ausführungsform eine Vielzahl von Bitleitungspaaren (210) (BL1 (111) und BLB1 (112)...BLn (111) und BLBn (112)), die in einer Vielzahl von Spalten (Spalte 1...n) angeordnet sind, und eine Vielzahl von Wortleitungen (WL1...WLm) 143 enthält, die in Reihen angeordnet sind. Mit jedem der Bitleitungspaare 210 ist zum Beispiel eine Leseschaltung 206 zum Abtasten eines Zustands einer Speicherzelle 102 verbunden, die ein Phasenwechsel-Speicherelement 102a und einen WL-Auswahltransistor 102b aufweist, wie in 1B veranschaulicht ist. Die Leseschaltung 206 weist bei einer Ausführungsform eine Bitleitungs-Vorladeschaltung 225, eine Bitleitungs-Erdungsschaltung 230 und eine Abtastschaltung oder Abtastverstärkerschaltung SA 250 auf. Auf ähnliche Weise sind bei einer Ausführungsform mit jeder der Wortleitungen WL1...WLm 143 eine Reihe von Speicherzellen 102 verbunden, die zum Beispiel eine Wortleitungs-Auswahlschaltung 133 und ein Speicherelement 102a, wie beispielsweise ein Phasenwechsel-Speicherelement, aufweisen. Bei einer Ausführungsform umfasst das Phasenwechsel-Speicherelement eine Komponente, die ein Übergangsmetalloxid enthält. Obwohl in diesem Dokument diverse Ausführungsformen in Verbindung mit einem Phasenwechselspeicher beschrieben werden, sei angemerkt, dass die vorliegende Erfindung in andere Typen von Speichertechnologien eingebaut werden kann und dass alle derartigen Speicher als unter den Schutzumfang der vorliegenden Erfindung fallend angesehen werden.
Unter weiterer Bezugnahme auf 2 ist die Leseschaltung 206 mit dem Speicherfeldabschnitt verbunden und ist betriebsfähig, um Daten aus den diversen Speicherzellen 102 und den damit verbundenen Speicherelementen 102a zu lesen. Bei einer Ausführungsform ist die Leseschaltung 206 betriebsfähig, um jeweils eine Spalte (Bitleitungspaar 210) zu lesen. Bei einer weiteren Ausführungsform ist die Leseschaltung 206 betriebfähig, um eine aus einer Anzahl von Spalten (n Spalten oder Bitleitungspaare), wie beispielsweise 4, 8, 16 oder 32 Spalten bei diversen Ausführungsformen, zu lesen. Weitere alternative Konfigurationen können ebenso eingesetzt werden und werden als unter den Schutzumfang der vorliegenden Erfindung fallend angesehen. Bei einer Ausführungsform weist die Leseschaltung 206 einen zwischen der Bitleitung BL und einem Vorladespannungspotenzial gekoppelten PMOS-Transistor auf, wobei der Transistor im Einschaltzustand einen bekannten Widerstand aufweist, um eine vorbestimmte oder Erstladegeschwindigkeit der Bitleitung BL 111 zu gestatten.
Bei einer Ausführungsform ist die Bitleitungs-Erdungsschaltung 230 der Leseschaltung 206 so konfiguriert, dass sie die Bitleitungen des jeweiligen Bitleitungspaars 210 (zum Beispiel BL 111 und BLB 112) an ein Erdungspotenzial 232 erdet, um jegliche Restladung in jeder der Bitleitungen des jeweiligen Bitleitungspaars 210 abzuführen.
Bei einer Ausführungsform ist die Bitleitungs-Vorladeschaltung 225 so konfiguriert, dass sie eine erste Bitleitung BL 111 des jeweiligen Bitleitungspaars 210 zum Erreichen einer Vorladespannung V_PC 240 vorlädt und eine zweite Bitleitung BLB 112 des jeweiligen Bitleitungspaars 210 durch die zwischen dem Paar von Bitleitungen gekoppelte Phasenwechsel-Speicherzelle vorlädt. Somit können sowohl die erste Bitleitung BL 111 als auch die zweite Bitleitung BLB 112 geladene Leitungen aufweisen.
Bei einer Ausführungsform ist der Abtastverstärker SA 250 so konfiguriert, dass er eine Ausgabe 251 generiert, die eine Funktion einer Differenzialspannung zwischen der Bitleitung BL 111 und der Bitleitungsleiste BLB 112 darstellt. Bei einer Ausführungsform handelt es sich bei der Ausgabe 251 um eine Differenzialspannung, die der Differenz zwischen den Ladegeschwindigkeiten der Bitleitung BL 111 und der BLB 112 als Reaktion auf einen Zustand einer Speicherzelle entspricht, um Daten aus der Speicherzelle zu lesen.
Gemäß einer Ausführungsform der Erfindung stellt die obige Architektur 200 eine hoch präzise Leseschaltungskonfiguration bereit, die zweckmäßigerweise ein Versagen der resistiven Materialien innerhalb eines Phasenwechsel-Speicherelements vermeidet, indem sie zum Beispiel Lese- und Schreiboperationen aus jeder Richtung des Speicherelements gestattet, im Gegensatz zu denjenigen, die bei herkömmlichen Feldarchitekturen eingesetzt werden können.
Bei einer Leseoperation werden eine mit dem Bitleitungspaar 210 verbundene Speicherzelle 102 und eine Wortleitung 143 ausgewählt, und die Bitleitungs-Erdungsschaltungen 230 werden so konfiguriert, dass sie jegliche Ladung auf dem Paar von Bitleitungen 210 an ein Erdungspotenzial 232 abführen. Bei einer Ausführungsform fungieren die Bitleitungs-Vorladeschaltungen 225 als auswählbare, resistive Pull-Up-Widerstände, um die Bitleitung BL 111 zum Erreichen einer Vorladespannung V_PC 240 zu laden, während die BLB 112-Bitleitung des Bitleitungspaars 210 durch die ausgewählte, durch die aktive Wortleitung 143 adressierte Speicherzelle 102 geladen wird. Bei einer Ausführungsform wird in einem EINSTELL-Zustand (Zustand mit geringem Widerstand eines Phasenwechselelements) der Speicherzelle die Bitleitung BL 111 mit etwa der gleichen Geschwindigkeit geladen wie die BLB 112, die BLB 112 ist jedoch gegenüber der BL 111 ein wenig verzögert. Bei einer weiteren Ausführungsform wird in einem RÜCKSTELL-Zustand (Zustand mit hohem Widerstand eines Phasenwechselelements) der Speicherzelle die Bitleitung BL 111 mit einer viel höheren Geschwindigkeit geladen als die BLB 112. Demgemäß produzieren die Differenzen bei diesen Ladegeschwindigkeiten eine zeitabhängige Differenzialspannung oder „Quasi-Differenzialspannung" als Reaktion auf den EINSTELL- oder den RÜCKSTELL-Zustand der ausgewählten Speicherzelle, um eine quasi-differenzielle Leseschaltung und Leseoperation bereitzustellen, wie weiter unten in Verbindung mit 4 erörtert wird.
3 veranschaulicht ein beispielhaftes Speicherfeld 300, das eine quasi-differenzielle Leseschaltung 306 gemäß einer Ausführungsform der Erfindung verwendet. Die Speicherarchitektur 300 weist bei einer Ausführungsform einen Abschnitt eines Speicherfelds auf, der eine Vielzahl von Bitleitungspaaren (310) (BL1 (311) und BLB1 (312)...BLn (311) und BLBn (312)), die in einer Vielzahl von Spalten von Bitleitungspaaren (310) angeordnet sind, und eine Vielzahl von Wortleitungen (WL1...WLm) 343 enthält, die in Reihen angeordnet sind. Mit jedem der Bitleitungspaare 310 ist eine Leseschaltung 306 zum Abtasten eines Zustands der Speicherzelle 302 verbunden, die zum Beispiel ein Phasenwechsel-Speicherelement 302a und einen WL-Auswahltransistor 302b aufweist. Die Leseschaltung 306 weist zum Beispiel eine Bitleitungs-Vorladeschaltung 325, eine Bitleitungs-Erdungsschaltung 330 und eine Abtastverstärkerschaltung SA 350 auf. Auf ähnliche Weise sind bei einer Ausführungsform mit jeder der Wortleitungen WL1...WLm 343 zum Beispiel eine Reihe von Speicherzellen 302 verbunden, die eine Wortleitungs-Auswahlschaltung 333 zum Auswählen des Speicherelements 302a, wie beispielsweise ein Phasenwechsel-Speicherelement, aufweisen. Bei einer Ausführungsform umfasst das Phasenwechsel-Speicherelement eine Komponente, die ein Übergangsmetalloxid enthält. Obwohl in diesem Dokument diverse Ausführungsformen in Verbindung mit einem Phasenwechselspeicher beschrieben werden, sei angemerkt, dass die vorliegende Erfindung in andere Typen von Speichertechnologien eingebaut werden kann und dass alle derartigen Speicher als unter den Schutzumfang der vorliegenden Erfindung fallend angesehen werden.
Unter weiterer Bezugnahme auf 3 ist die Leseschaltung 306 mit dem Speicherfeldabschnitt 300 verbunden und ist betriebsfähig, um Daten aus den diver sen Speicherzellen 302 und den damit verbundenen Speicherelementen 302a zu lesen. Bei einer Ausführungsform ist die Leseschaltung 306 betriebsfähig, um jeweils eine Spalte (Bitleitungspaar 310) zu lesen. Bei einer weiteren Ausführungsform ist die Leseschaltung 306 betriebfähig, um parallel eine Anzahl von Spalten (n Spalten oder Bitleitungspaare), wie beispielsweise 4, 8, 16 oder 32 Spalten bei diversen Ausführungsformen, zu lesen. Weitere alternative Konfigurationen können ebenso eingesetzt werden und werden als unter den Schutzumfang der vorliegenden Erfindung fallend angesehen. Bei einer Ausführungsform weist die Leseschaltung 306 eine Vorladeschaltung 325 mit einem zwischen der Bitleitung BL 311 und einem Vorladespannungspotenzial V_PC 340 gekoppelten PMOS-Transistor auf, wobei der Vorladetransistor im Einschaltzustand einen bekannten Widerstand R aufweist, der eine vorbestimmte oder Erstladegeschwindigkeit der elektrischen Kapazität C der Bitleitung BL 111 gemäß TC = R·C gestattet.
Bei einer Ausführungsform der Erfindung ist aufgrund des relativ geringen Widerstands des Speicherelements 302a im EINSTELL-Zustand die Zeitkonstante TC einer ersten Ladegeschwindigkeit an der ersten Bitleitung, wobei sich die Speicherzelle in einem EINSTELL-Zustand befindet, in etwa die Gleiche wie eine zweite Ladegeschwindigkeit an der zweiten Bitleitung, wobei sich die Speicherzelle im EINSTELL-Zustand befindet, wobei folgende Gleichung gilt: TCSBL = RPR·CBL = TCSBLB = RS·CBLB
Bei einem weiteren Aspekt kann die Zeitkonstante TC der ersten Ladegeschwindigkeit an der ersten Bitleitung und der zweiten Ladegeschwindigkeit an der zweiten Bitleitung, wobei sich die Speicherzelle im RÜCKSTELL-Zustand befindet, gemäß folgender Gleichung bestimmt werden: TCRBL = RPR·CBL und TCRBLB = RPR·CBL + RR·CBLB wobei Folgendes gilt:

TC_SBL: = Zeitkonstante der BL, wobei sich die Speicherzelle in einem EINSTELL-Zustand befindet,
TC_SBLB: = Zeitkonstante der BLB, wobei sich die Speicherzelle in einem EINSTELL-Zustand befindet,
TC_RBL: = Zeitkonstante der BL, wobei sich die Speicherzelle in einem RÜCKSTELL-Zustand befindet,
TC_RBLB: = Zeitkonstante der BLB, wobei sich die Speicherzelle in einem RÜCKSTELL-Zustand befindet,
R_PR: = der Widerstand der Vorladeschaltung im Einschaltzustand,
R_S: = ein EINSTELL-Widerstand der Speicherzelle,
R_R: = ein RÜCKSTELL-Widerstand der Speicherzelle,
C_BL: = eine elektrische Kapazität der ersten Bitleitung,
C_BLB: = die elektrische Kapazität der zweiten Bitleitung.

Bei einer Ausführungsform ist die Bitleitungs-Erdungsschaltung 330 der Leseschaltung 306 so konfiguriert, dass sie die Bitleitungen des jeweiligen Bitleitungspaars 310 (zum Beispiel BL 311 und BLB 312) an ein Erdungspotenzial 332 erdet, um jegliche Restladung in jeder der Bitleitungen des jeweiligen Bitleitungspaars 310 abzuführen.
Bei einer Ausführungsform ist die Bitleitungs-Vorladeschaltung 325 so konfiguriert, dass sie eine erste Bitleitung BL 311 des jeweiligen Bitleitungspaars 310 zum Erreichen einer Vorladespannung V_PC 340 vorlädt und eine zweite Bitleitung BLB 312 des jeweiligen Bitleitungspaars 310 durch die zwischen dem Paar von Bitleitungen 310 gekoppelte resistive Speicherzelle (zum Beispiel Phasenwechsel-Speicherzelle) vorlädt.
Bei einer Ausführungsform ist der Abtastverstärker SA 350 so konfiguriert, dass er eine Ausgabe 351 generiert, die eine Funktion einer Differenzialspannung zwischen der Bitleitung BL 311 und der Bitleitungsleiste BLB 312 des Bitleitungspaars 310 darstellt. Bei einer Ausführungsform handelt es sich bei der Ausgabe 351 um eine Differenzialspannung, die der Differenz zwischen einer ersten Ladegeschwindigkeit an der Bitleitung BL 311 und einer zweiten Ladegeschwindigkeit an der Bitleitungsleiste BLB 312 als Reaktion auf einen Zustand einer Speicherzelle (zum Beispiel einen EINSTELL- und einen RÜCKSTELL-Zustand) entspricht, wodurch das Lesen von Daten aus der Speicherzelle ermöglicht wird.
Gemäß einer Ausführungsform der Erfindung stellt die obige Speicherfeldarchitektur 300 eine hoch präzise Leseschaltungskonfiguration 306 bereit, die zweckmäßigerweise ein Versagen der resistiven Materialien, zum Beispiel innerhalb eines Phasenwechsel-Speicherelements, vermeidet, indem sie Lese- und Schreiboperationen aus jeder Richtung (zum Beispiel von entweder der BL oder der BLB) des Speicherelements gestattet, im Gegensatz zu denjenigen, die bei herkömmlichen Feldarchitekturen eingesetzt werden können. Die Fachleute auf dem Gebiet werden es würdigen, dass solche bidirektionalen Lese-/Schreiboperationen, ähnlich der BL-Vorladeschaltung 325 von 3, zum Beispiel eine zweite Bitleitungs-Vorladeschaltung auf der BLB 312 nutzen können. Somit kann entweder die Bitleitung BL 311 oder die Bitleitungsleiste BLB 312 als geladene Leitung betrachtet werden.
Bei einer Leseoperation werden eine mit dem Bitleitungspaar 310 verbundene Speicherzelle 302 und eine Wortleitung 343 ausgewählt, und die Bitleitungs-Erdungsschaltungen 330 werden so konfiguriert, dass sie jegliche Ladung auf dem Paar von Bitleitungen 310 an ein Erdungspotenzial 332 abführen. Bei einer Ausführungsform fungieren die Bitleitungs-Vorladeschaltungen 325 als auswählbare, resistive Pull-Up-Widerstände, um die Bitleitung BL 311 zum Erreichen einer Vorladespannung V_PC 340 zu laden, während die BLB 312-Bitleitung des Bitleitungspaars 310 durch die ausgewählte, durch die aktive Wortleitung 343 adressierte Speicherzelle 302 geladen wird. Bei einer Ausführungsform wird in einem EINSTELL-Zustand (Zustand mit geringem Widerstand eines Phasenwechselelements) der Speicherzelle die Bitleitung BL 311 mit etwa der gleichen Geschwindigkeit geladen wie die BLB 312, die BLB 312 ist jedoch gegenüber der BL 311 ein wenig verzögert. Bei einer weiteren Ausführungsform wird in einem RÜCKSTELL-Zustand (Zustand mit hohem Widerstand eines Phasenwechselelements) der Speicherzelle die Bitleitung BL 311 mit einer viel höheren Geschwindigkeit geladen als die BLB 312. Demgemäß produzieren die Differenzen bei diesen Ladegeschwindigkeiten eine zeitabhängige Differenzialspannung oder „Quasi-Differenzialspannung" als Reaktion auf den EINSTELL- oder den RÜCKSTELL-Zustand der ausgewählten Speicherzelle, um eine quasi-differenzielle Leseschaltung und Leseoperation bereitzustellen, wie weiter unten erörtert wird.
4 veranschaulicht eine beispielhafte Simulationsdarstellung 400 des Betriebs einer quasi-differenziellen Leseschaltung, wie der von 2 und 3, gemäß einer weiteren Ausführungsform der Erfindung. Die Simulationsdarstellung 400 veranschaulicht beispielhafte Ladegeschwindigkeiten der Bitleitung BL 311 und der Bitleitungsleiste BLB 312 während Leseoperationen der Leseschaltung 306 der resistiven Speicherzelle (zum Beispiel der PCRAM-Phasenwechsel-Speicherzelle), wobei die mit einem jeweiligen Bitleitungspaar 310 verbundene Speicherzelle 302 sich entweder in einem EINSTELL-Datenzustand 410 oder in einem RÜCKSTELL-Datenzustand 420 befindet. Die Darstellungen des EINSTELL-Datenzustands 410 und des RÜCKSTELL-Datenzustands 420 von 4 veranschaulichen die Spannungspotenziale auf den Bitleitungen des Bitleitungspaars, wenn die Bitleitungen zum Erreichen eines vorbestimmten Vorladespannungspotenzials V_PC 340, wie beispielsweise 1 Volt, geladen werden, wobei der Beginn etwa beim Zeitpunkt = 0 liegt und diese Potenziale etwa zum Zeitpunkt = 5 ns (oder zu einem anderen vorbestimmten Zeitpunkt) differenziell gelesen werden.
Zum Beispiel veranschaulicht der EINSTELL-Zustand 410 von 4 die Ladegeschwindigkeit der Spannung V_{BL_S} 411 auf der BL 311, wenn sich die Speicherzelle 302 in einem EINSTELL-Zustand 410 befindet, zum Beispiel in einem Zustand mit niedrigem Widerstand einer PCRAM-Speicherzelle, und die Ladegeschwindigkeit der Spannung V_{BLB_S} 412 auf der BL 312, wenn sich die Speicherzelle 302 in einem EINSTELL-Zustand 410 befindet, zum Beispiel in einem Zustand mit niedrigem Widerstand der PCRAM-Speicherzelle. Die beiden Bitleitungen des Bitleitungspaars 310 können dann im EINSTELL-Zustand 410 verglichen werden, zum Beispiel durch differenzielles Lesen der Spannungsdifferenz ΔV_S 414 (zum Beispiel etwa 200 mV) zum Zeitpunkt = 5 ns.
Der RÜCKSTELL-Zustand 420 von 4 veranschaulicht die Ladegeschwindigkeit der Spannung V_{BL_R} 421 auf der BL 311, wenn sich die Speicherzelle 302 in einem RÜCKSTELL-Zustand 420 befindet, zum Beispiel in einem Zustand mit hohem Widerstand einer PCRAM-Speicherzelle, und die Ladegeschwindigkeit der Spannung V_{BLB_R} 422 auf der BL 312, wenn sich die Speicherzelle 302 in einem RÜCKSTELL-Zustand 420 befindet, zum Beispiel in einem Zustand mit hohem Widerstand der PCRAM-Speicherzelle. Die beiden Bitleitungen des Bitleitungspaars 310 können dann im RÜCKSTELL-Zustand 420 verglichen werden, zum Beispiel durch differenzielles Lesen der Spannungsdifferenz ΔV_R 424 (zum Beispiel etwa 800 mV) zum Zeitpunkt = 5 ns.
Bei einer Ausführungsform sind die Bitleitung 311 und die Bitleitungsleiste 312 mit einem Abtastverstärker 350 gekoppelt, der so konfiguriert ist, dass er eine Spannungsausgabe 351 bereitstellt, die eine Funktion der Differenzialspannung zwischen dem Bitleitungspaar ist, zum Beispiel können die Differenzialspannungen ΔV_S 414 und ΔV_R 424 verglichen werden, zum Beispiel zum Zeitpunkt = 5 ns, um die Ausgabespannung 351 erhalten. Demgemäß kann die Spannungsdifferenz ΔV_S 414 dann vom Abtastverstärker SA 350 mit geeigneter Rückkopplung verwendet werden, um den Ausgang 351 als Reaktion auf einen EINSTELL-Zustand zu verriegeln, und sie kann von der Spannungsdifferenz ΔV_R 424 verwendet werden, um den Ausgang 351 als Reaktion auf einen RÜCKSTELL-Zustand der Speicherzelle 302 zu verriegeln.
Bei einer Ausführungsform weist die Abtastschaltung einen Abtastverstärker 350 mit einem Eingangs-Offset auf, zum Beispiel mit geeigneter Rückkopplung zum Lesen der Differenzialspannung zwischen der ersten BL 311-Bitleitung und der zweiten BLB 312-Bitleitung als erster und zweiter positiver Spannungswert entsprechend dem Zustand der mit dem jeweiligen Bitleitungspaar 310 verbundenen Speicherzelle 302 oder als Reaktion darauf.
Aus den Spannungsdarstellungen von 4 kann ersehen werden, dass es eine wesentliche Differenz in den Werten der Differenzspannungen ΔV_S 414 und ΔV_R 424 gibt, wobei eine geringe EINSTELL-Differenzialspannung ΔV_S 414 dem EINSTELL-Zustand der Speicherzelle 302 entspricht und eine hohe RÜCKSTELL-Differenzialspannung ΔV_R 424 dem RÜCKSTELL-Zustand der Speicherzelle 302 entspricht.
Außerdem kann aus den Spannungsdarstellungen von 4 ersehen werden, dass es eine wesentliche Differenz in den Werten der Ladegeschwindigkeiten der Bitleitungen im RÜCKSTELL-Zustand 420 und fast keine Differenz in den Werten der Ladegeschwindigkeiten oder annähernd die gleichen Ladegeschwindigkeiten der Bitleitungen im EINSTELL-Zustand 410 gibt. Das heißt, dass die V_{BL_S} 411 auf der BL 311 mit etwa der gleichen Geschwindigkeit geladen wird wie die V_{BLB_S} 412 auf der BL 312, wenn sich die Speicherzelle 302 in einem EINSTELL-Zustand 410 befindet. Somit ist bei einer Ausführungsform der Erfindung die Zeitkonstante TC einer ersten Ladegeschwindigkeit an der ersten Bitleitung, wobei sich die Speicherzelle in einem EINSTELL-Zustand befindet, in etwa die Gleiche wie eine zweite Ladege schwindigkeit an der zweiten Bitleitung, wobei sich die Speicherzelle im EINSTELL-Zustand befindet, wobei folgende Gleichung gilt: TC = RPR·CBL = RS·CBLB
Demgemäß kann der Widerstand R_PR der Vorladeschaltung (oder des Transistors) 325 im Einschaltzustand so angepasst werden, dass er gleich R_S ist, dem EINSTELL-Widerstand der Speicherzelle, unter der Annahme, dass die elektrischen Kapazitäten der Bitleitungen C_BL und C_BLB annähernd gleich sind. Der Erfinder der vorliegenden Erfindung hat es gewürdigt, dass die oben beschriebenen, variablen Zuweisungsbeziehungen eine zweckmäßige Impedanzübereinstimmung zwischen der Vorladeschaltung und der Speicherzelle und den Bitleitungen bereitstellen kann, was eine relativ große Ausgangsdifferenz zwischen dem EINSTELL- und dem RÜCKSTELL-Zustand gestattet.
Bei einer Ausführungsform wird während einer Leseoperation auf der Grundlage der Steuerung der jeweiligen Wortleitungen WL 343 jeweils nur ein mit dem Bitleitungspaar 310 verbundenes Speicherelement 302a gelesen (oder abgetastet). Bei einer Ausführungsform wird die mit dem abzutastenden Speicherelement verbundene Wortleitung aktiviert (zum Beispiel, indem ihre Spannung erhöht wird), während die übrigen Wortleitungen deaktiviert werden (zum Beispiel, indem ihre Spannung verringert wird). Bei dieser Ausführungsform koppelt die damit verbundene Wortleitungs-Auswahlschaltung 333 das jeweilige Speicherelement 302a mit dem jeweiligen Bitleitungspaar 310. Nach dem Entladen der BL 311 und der BLB 312, zum Beispiel mit der Bitleitungs-Erdungsschaltung 330 und auf der Grundlage des Datenzustands des Speicherelements 302a, wird die Bitleitung BL 311 bei einer eindeutigen Zeitkonstanten TC auf der Grundlage der Ladegeschwindigkeit oder RC während des Vorladens zum Erreichen des Vorlade-Spannungspotenzials V_PC 340 geladen.
In der Zwischenzeit wird die BLB 312 bei einer anderen Zeitkonstanten TC auf der Grundlage der Ladegeschwindigkeit oder RC geladen, und die Differenzialspannung wird durch den Abtastverstärker 350 der Leseschaltung 306 zum Abtasten derselben abgetastet und/oder verstärkt und am Ausgang 351 ausgegeben.
Bei einer weiteren Ausführungsform und durch Wahl des Heizstroms werden Widerstandszwischenzustände verwirklicht, was es ermöglicht, dass mehrere Ebenen mit einer physischen Speicherzelle (Speicherzellen mit mehreren Ebenen) gespeichert werden. Zum Beispiel entsprechen 3 Ebenen 1,5 Bit/Zelle, 4 Ebenen entsprechen 2 Bit/Zelle, und so weiter.
Es wird von den Fachleuten auf dem Gebiet auch gewürdigt, dass zusätzliche Zustände einer resistiven Speicherzelle mit mehreren Ebenen (zum Beispiel eine Speicherzelle mit vier Ebenen/Zuständen) auf ähnliche Weise gelesen werden kann, indem weitere eindeutige Zwischenladegeschwindigkeiten oder Ladegeschwindigkeitsdifferenziale zwischen Bitleitungspaaren identifiziert werden und/oder indem zusätzliche Werte von Differenzialspannungen zwischen dem Paar von Bitleitungen abgetastet werden, die jeweils zusätzlichen Zuständen der Speicherzelle mit mehreren Ebenen entsprechen. Zum Beispiel können außerdem unter Verwendung der oben erörterten Leseabtastoperation zwischen dem erörterten EINSTELL-Zustand (zum Beispiel S1), der einer ΔV₁ von etwa 200 mV entspricht, und einem RÜCKSTELL-Zustand (zum Beispiel S4), der einer ΔV₄ von etwa 800 mV entspricht, zwei zusätzliche Speicherzellenzustände und zwei entsprechende Zwischendifferenzialspannungen, wie beispielsweise S2, die einer ΔV₂ von etwa 400 mV entspricht, und S3, die einer ΔV₃ von etwa 600 mV entspricht, identifiziert werden. Dieses Beispiel stellt dann insgesamt vier beispielhafte Zustände mit vier entsprechenden Differenzialspannungen (zum Beispiel S1 = ΔV₁ bei 200 mV, S2 = ΔV₂ bei 400 mV, S3 = ΔV₃ bei 600 mV, S4 = ΔV₄ bei 800 mV) bereit.
Bei einer Ausführungsform weist die Vorladespannung V_PC 340 einen Wert auf, der geringer oder gleich der Versorgungsspannung V_DD ist, um ein Versagen des resistiven Materials zu verhindern.
Bei einer Ausführungsform der Erfindung 300 von 3 wird ein Verfahren zum Lesen eines Phasenwechsel-Speicherfelds 300 offenbart. Bei einer Ausführungsform umfasst das Verfahren das Bereitstellen der mit einem Paar von Bitleitungen 310 verbundenen Leseschaltungen 306 und anschließend das Verwenden der Leseschaltungen 306, um entweder einen EINSTELL- oder einen RÜCKSTELL-Zustand einer mit dem Paar von Bitleitungen 310 verbundenen Phasenwechsel-Speicherzelle 302 differenziell zu lesen.
Bei einer weiteren Ausführungsform umfasst das Verfahren zum Verwenden der Leseschaltungen das selektive Koppeln einer ersten Bitleitung 311 des Paars von Bitleitungen 310 mit einem Phasenwechselelement 302a der Speicherzelle 302. Dann wird das Paar von Bitleitungen 310 an einem Erdungspotenzial 332 geerdet, zum Beispiel unter Verwendung der Bitleitungs-Erdungsschaltung 330. Die erste Bitleitung 311 wird unter Verwendung der Vorladeschaltung 325, durch die eine Vorladung auf ein Vorladespannungspotenzial 340 erfolgt, mit einer ersten Geschwindigkeit geladen, und eine zweite Bitleitung 312 des jeweiligen Bitleitungspaars 310 wird mit einer zweiten Geschwindigkeit geladen. Die erste und die zweite Ladegeschwindigkeit basieren auf entweder dem EINSTELL-Zustand 410 oder dem RÜCKSTELL-Zustand 420 einer mit dem jeweiligen Bitleitungspaar 310 des Speicherfelds 300 verbundenen Speicherzelle 302. Schließlich kann zum Beispiel ein Abtastverstärker 350 mit einem Eingangs-Offset und geeigneter Rückkopplung verwendet werden, um eine Differenzialspannung zwischen der ersten Bitleitung 311 und der zweiten Bitleitung 312 des Bitleitungspaars 310 als Ergebnis der jeweiligen ersten und zweiten Ladegeschwindigkeit als Reaktion auf den Zustand der mit dem Bitleitungspaar 310 im Feldabschnitt 300 verbundenen Speicherzelle abzutasten.
Bei einer Ausführungsform umfasst das Verfahren ferner das Bestimmen entweder des EINSTELL- oder des RÜCKSTELL-Zustands des Phasenwechselelements 302a aus der abgetasteten Differenzialspannung 351.
Bei einer Ausführungsform ist die Vorladevorrichtung mit der Wortleitung eines Felds vom Typ „Cross-Point" verbunden und wird mit einer konstanten Geschwindigkeit geladen. Die Bitleitung der ausgewählten Spalte folgt der Ladegeschwindigkeit der Wortleitung in Abhängigkeit vom programmierten Widerstand des Speicherelements mit mehr oder weniger Verzögerung. Die konstante Ladegeschwindigkeit der Wortleitung wird dem Abtastverstärker als Referenzsignal bereitgestellt, damit er in der Lage ist, zwischen schnellem und langsamen Laden der ausgewählten Bitleitung zu unterscheiden.
Obwohl die Erfindung im Hinblick auf eine oder mehr Implementierungen veranschaulicht und beschrieben wurde, können Veränderungen und/oder Modifikationen an den veranschaulichten Beispielen vorgenommen werden, ohne dass hierdurch vom Gedanken und Schutzumfang der angehängten Ansprüche abgewichen wird. Mit besonderem Hinblick auf die verschiedenen Funktionen, die von den oben beschriebenen Komponenten oder Strukturen (Baugruppen, Vorrichtungen, Schaltungen, Systeme, usw.) ausgeführt werden, ist beabsichtigt, dass die Begriffe (einschließlich einer Bezugnahme auf ein „Mittel"), die zum Beschreiben solcher Komponenten verwendet werden, jeder beliebigen Komponente oder Struktur entsprechen sollen, welche die angegebene Funktion der beschriebenen Komponente ausführt (zum Beispiel, dass sie funktional gleichwertig ist), obwohl sie nicht strukturell gleichwertig mit der offenbarten Struktur ist, welche die Funktion in den in diesem Dokument veranschaulichten, beispielhaften Implementierungen der Erfindung ausführt, es sei denn, es ist etwas anderes angegeben. Außerdem kann, während ein bestimmtes Merkmal der Erfindung im Hinblick auf nur eine von mehreren Implementierungen offenbart worden sein kann, ein solches Merkmal mit einem oder mehreren weiteren Merkmalen der anderen Implementierungen kombiniert werden, soweit dies für jede beliebige betreffende oder bestimmte Anwendung wünschenswert und vorteilhaft ist. Außerdem sollen, in dem Maße, in dem die Begriffe „umfassend", „umfasst", „aufweisend", „aufweist", „mit" oder Varianten davon sowohl in der ausführlichen Beschreibung als auch in den Ansprüchen verwendet werden, solche Begriffe auf eine Weise einschließend sein, dass sie gleichbedeutend mit dem Begriff „enthaltend" sind.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Nicht-Patentliteratur

- W. W. Zhuang et al., „Novel Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory (RRAM)", IEDM 2002 [0003]
- I. G. Back et al., „Multi-layer crosspoint binary Oxide resistive memory (OxRAM) for post-NAND storage application", IEDM 2005 [0003]

Claims

Resistive Speichervorrichtung, die Folgendes aufweist: einen Feldabschnitt aus resistiven Speicherzellen, wobei eine resistive Speicherzelle zwischen einem Paar von Bitleitungen gekoppelt ist; und eine mit dem Bitleitungspaar in dem Feldabschnitt verbundene Leseschaltung, die so konfiguriert ist, dass sie einen Datenzustand der mit dem jeweiligen Bitleitungspaar verbundenen resistiven Speicherzelle liest.
Speicher nach Anspruch 1, wobei es sich bei dem resistiven Speicher um ein Phasenwechselelement handelt.
Speicher nach Anspruch 1, wobei die Leseschaltung einen mit dem Bitleitungspaar gekoppelten Abtastschaltungsabschnitt aufweist, der so konfiguriert ist, dass er als Reaktion auf einen Zustand einer mit dem Bitleitungspaar im Feldabschnitt verbundenen, ausgewählten Speicherzelle eine Differenzialspannung zwischen der ersten und der zweiten Bitleitung des Bitleitungspaars abtastet.
Speicher nach Anspruch 3, wobei die Abtastschaltung einen Abtastverstärker mit einem Eingangs-Offset und einer Rückkopplungsschaltung zum Lesen der Differenzialspannung zwischen der ersten und der zweiten Bitleitung als ersten und zweiten positiven Spannungswert als Reaktion auf den Zustand der ausgewählten, mit dem jeweiligen Bitleitungspaar verbundenen Speicherzelle aufweist.
Speicher nach Anspruch 1, wobei die Leseschaltung zwischen der Bitleitung und der Wortleitungs-Ladeschaltung eines Speicherfeldabschnitts vom Typ „Cross-Point" gekoppelt ist.
Speicher nach Anspruch 1, wobei die Leseschaltung Folgendes aufweist: einen mit dem Bitleitungspaar gekoppelten Bitleitungs-Erdungsschaltungsabschnitt, der so konfiguriert ist, dass er die Spannung des jeweiligen Bitleitungspaars auf ein Erdungspotenzial bringt; einen Vorladeschaltungsabschnitt, der so konfiguriert ist, dass er eine erste Bitleitung des jeweiligen Bitleitungspaars auf eine Vorladespannung vorlädt; und einen mit dem Bitleitungspaar gekoppelten Abtastschaltungsabschnitt, der so konfiguriert ist, dass er eine Differenzialspannung zwischen der ersten und der zweiten Bitleitung des Bitleitungspaars als Reaktion auf einen Zustand der mit dem Bitleitungspaar im Feldabschnitt verbundenen Speicherzelle abtastet.
Speicher nach Anspruch 1, wobei die Leseschaltung einen Vorladeschaltungsabschnitt aufweist, der so konfiguriert ist, dass er eine erste Bitleitung des jeweiligen Bitleitungspaars zum Erreichen einer Vorladespannung vorlädt und eine zweite Bitleitung des Bitleitungspaars durch die mit dem Paar von Bitleitungen gekoppelte Speicherzelle vorlädt.
Speicher nach Anspruch 7, wobei die Leseschaltung einen mit dem Bitleitungspaar gekoppelten Bitleitungs-Erdungsschaltungsabschnitt aufweist, der so konfiguriert ist, dass er die Spannung des jeweiligen Bitleitungspaars auf ein Erdungspotenzial bringt, bevor die erste und die zweite Bitleitung vorgeladen werden.
Speicher nach Anspruch 7, wobei der Vorladeschaltungsabschnitt ferner so konfiguriert ist, dass er die erste Bitleitung des jeweiligen Bitleitungspaars mit einer ersten Geschwindigkeit und die zweite Bitleitung des jeweiligen Bitleitungspaars mit einer zweiten Geschwindigkeit auf der Grundlage von einem oder mehreren der folgenden Parameter vorlädt: einer Ladespannung, eines Widerstands der Vorladeschaltung im Einschaltzustand, einer elektrischen Kapazität der ersten Bitleitung, einer elektrischen Kapazität der zweiten Bitleitung und eines Widerstands der Speicherzelle.
Speicher nach Anspruch 9, wobei die Zeitkonstante TC einer ersten Ladegeschwindigkeit an der ersten Bitleitung, wobei sich die Speicherzelle in einem EINSTELL-Zustand befindet, in etwa die Gleiche ist wie eine zweite Ladegeschwindigkeit an der zweiten Bitleitung, wobei sich die Speicherzelle im EINSTELL-Zustand befindet, wobei folgende Gleichung gilt: TCSBL = RPR·CBL = TCSBLB = RS·CBLB, undwobei die Zeitkonstante TC der ersten Ladegeschwindigkeit an der ersten Bitleitung und die zweite Ladegeschwindigkeit an der zweiten Bitleitung, wobei sich die Speicherzelle im RÜCKSTELL-Zustand befindet, gemäß folgender Gleichung bestimmt werden können: TCSBL = RPR·CBL und TCRBLB = RPR·CBL + RR·CBLB wobei Folgendes gilt: TC_SBL = Zeitkonstante der BL, wobei sich die Speicherzelle in einem EINSTELL-Zustand befindet, TC_SBLB = Zeitkonstante der BLB, wobei sich die Speicherzelle in einem EINSTELL-Zustand befindet, TC_RBL = Zeitkonstante der BL, wobei sich die Speicherzelle in einem RÜCKSTELL-Zustand befindet, TC_RBLB = Zeitkonstante der BLB, wobei sich die Speicherzelle in einem RÜCKSTELL-Zustand befindet, R_PR = der Widerstand der Vorladeschaltung im Einschaltzustand, R_S = ein EINSTELL-Widerstand der Speicherzelle, R_R = ein RÜCKSTELL-Widerstand der Speicherzelle, C_BL = eine elektrische Kapazität der ersten Bitleitung, C_BLB = die elektrische Kapazität der zweiten Bitleitung.
Speicher nach Anspruch 9, wobei die Zeitkonstante der ersten Bitleitung und der zweiten Bitleitung unterschiedlich sind.
Speicher nach Anspruch 9, wobei das Lesen des Datenzustands in zwei oder mehr aufeinander folgenden Schritten unter Verwendung verschiedener Ladegeschwindigkeiten auf der geladenen Leitung erfolgt, um mehrere Ebenen aus der Speicherzelle zu lesen.
Resistiver Speicher, der Folgendes aufweist: einen Feldabschnitt aus resistiven Speicherzellen, der eine Vielzahl von Bitleitungspaaren aufweist; und eine Leseschaltung, die betriebsfähig mit einem der Bitleitungspaare verbunden ist, wobei die Leseschaltung eine Vorladeschaltung aufweist, die so konfiguriert ist, dass sie eine erste Bitleitung des jeweiligen Bitleitungspaars mit einer ersten Geschwindigkeit lädt und eine zweite Bitleitung des jeweiligen Bitleitungspaars mit einer zweiten Geschwindigkeit lädt, wobei die erste und die zweite Ladegeschwindigkeit auf einem Zustand einer zwischen dem jeweiligen Bitleitungspaar gekoppelten Speicherzelle basieren.
Resistiver Speicher nach Anspruch 13, wobei die Ladegeschwindigkeiten ferner auf der Vorladespannung basieren und wobei die Zeitkonstante TC der ersten Ladegeschwindigkeit an der ersten Bitleitung, wobei sich die Speicherzelle in einem EINSTELL-Zustand befindet, in etwa die Gleiche ist wie die zweite Ladegeschwindigkeit an der zweiten Bitleitung, wobei sich die Speicherzelle im EINSTELL-Zustand befindet, wobei Folgendes gilt: TC = RPR·CBL = RS·CBLB wobei Folgendes gilt: R_PR = ein Widerstand der Vorladeschaltung im Einschaltzustand, C_BL = eine elektrische Kapazität der ersten Bitleitung, R_S = ein EINSTELL-Widerstand der Speicherzelle, C_BLB = eine elektrische Kapazität der zweiten Bitleitung.
Resistiver Speicher nach Anspruch 13, wobei die Leseschaltung ferner einen Bitleitungs-Erdungsschaltungsabschnitt aufweist, der so konfiguriert ist, dass er die Spannung eines jeweiligen Paars von Bitleitungen auf ein Erdungspotenzial bringt.
Resistiver Speicher nach Anspruch 13, wobei die erste Ladegeschwindigkeit auf der Vorladespannung, einem Widerstand der Vorladeschaltung im Einschaltzustand und einer elektrischen Kapazität der ersten Bitleitung basiert und die zweite Ladegeschwindigkeit auf einer elektrischen Kapazität der zweiten Bitleitung und einem Widerstand der Speicherzelle basiert.
Resistiver Speicher nach Anspruch 13, wobei die Leseschaltung ferner Folgendes aufweist: einen mit dem Bitleitungspaar gekoppelten Bitleitungs-Erdungsschaltungsabschnitt, der so konfiguriert ist, dass er die Spannung des jeweiligen Bitleitungspaars auf ein Erdungspotenzial bringt; und einen mit dem Bitleitungspaar gekoppelten Abtastschaltungsabschnitt, der so konfiguriert ist, dass er eine Differenzialspannung zwischen der ersten und der zweiten Bitleitung des Bitleitungspaars als Reaktion auf den Zustand der mit dem Bitleitungspaar im Feldabschnitt verbundenen Speicherzelle abtastet.
Resistiver Speicher nach Anspruch 13, wobei die resistiven Speicherzellen Phasenwechsel-Speicherzellen aufweisen.
Resistiver Speicher nach Anspruch 13, wobei die resistiven Speicherzellen eine Komponente aufweisen, die ein Übergangsmetalloxid enthält.
Speichervorrichtung, die Folgendes aufweist: einen Feldabschnitt aus resistiven Speicherzellen, wobei eine resistive Speicherzelle zwischen einem Paar von Bitleitungen gekoppelt ist; Mittel zum differenziellen Lesen einer oder mehrerer Speicherzellen entlang dem Paar von Bitleitungen.
Speichervorrichtung nach Anspruch 20, die ferner Abtastmittel aufweist, die mit dem Paar von Bitleitungen betriebsfähig verbunden sind, um einen mit einem Datenzustand der mit dem Bitleitungspaar verbundenen Speicherzelle auszugeben.
Speichervorrichtung nach Anspruch 20, wobei das Lesemittel mit einem oder mehreren Bitleitungspaaren verbunden ist.
Speichervorrichtung nach Anspruch 20, wobei das Lesemittel eine Vorladeschaltung aufweist, die so konfiguriert ist, dass sie eine erste Bitleitung des jeweiligen Bitleitungspaars auf eine Vorladespannung vorlädt und eine zweite Bitleitung des jeweiligen Bitleitungspaars durch die mit der ersten Bitleitung gekoppelte Speicherzelle lädt.
Speichervorrichtung nach Anspruch 20, wobei das Lesemittel einen mit dem Bitleitungspaar gekoppelten Bitleitungs-Erdungsschaltungsabschnitt aufweist, der so konfiguriert ist, dass er die Spannung des jeweiligen Bitleitungspaars auf ein Erdungspotenzial bringt.
Speichervorrichtung nach Anspruch 20, wobei die resistiven Speicherzellen Phasenwechsel-Speicherzellen aufweisen.
Verfahren zum Lesen eines Phasenwechselspeichers, das Folgendes umfasst: Bereitstellen von mit einem Paar von Bitleitungen verbundenen Leseschaltungen; und Verwenden der Leseschaltungen, um entweder einen EINSTELL- oder einen RÜCKSTELL-Zustand einer mit dem Paar von Bitleitungen verbundenen Phasenwechsel-Speicherzelle differenziell zu lesen.
Verfahren nach Anspruch 26, wobei das Verwenden der Leseschaltungen Folgendes umfasst: selektives Koppeln eines Phasenwechselelements der Speicherzelle zwischen dem Paar von Bitleitungen; Laden einer ersten Bitleitung des jeweiligen Bitleitungspaars mit einer ersten Geschwindigkeit; und Laden einer zweiten Bitleitung des jeweiligen Bitleitungspaars mit einer zweiten Geschwindigkeit, wobei die erste und die zweite Ladegeschwindigkeit auf dem Zustand einer mit dem jeweiligen Bitleitungspaar und einer jeweiligen Wortleitung verbundenen Speicherzelle basieren.
Verfahren nach Anspruch 26, wobei das Verwenden der Leseschaltungen Folgendes umfasst: selektives Koppeln einer ersten Bitleitung des Paars von Bitleitungen mit einem Phasenwechselelement der Speicherzelle; Erden des Paars von Bitleitungen auf ein Erdungspotenzial; Laden der ersten Bitleitung mit einer ersten Geschwindigkeit unter Verwendung eines Vorladespannungspotenzials; und Laden einer zweiten Bitleitung des jeweiligen Bitleitungspaars mit einer zweiten Geschwindigkeit, wobei die erste und die zweite Ladegeschwindigkeit auf dem Einstell- oder Rücksteil-Zustand einer mit dem jeweiligen Bitleitungspaar des Speichers verbundenen Speicherzelle basieren; und Abtasten einer Differenzialspannung zwischen der ersten und der zweiten Bitleitung des Bitleitungspaars als Ergebnis der jeweils ersten und zweiten Ladegeschwindigkeit als Reaktion auf den Zustand der mit dem Bitleitungspaar im Feldabschnitt verbundenen Speicherzelle.
Verfahren nach Anspruch 28, des ferner das Bestimmen entweder des EINSTELL- oder des RÜCKSTELL-Zustands des Phasenwechselelements aus der abgetasteten Differenzialspannung umfasst.