DE112018001411T5

DE112018001411T5 - Zweifach-Stromschienen-Kaskodentreiber

Info

Publication number: DE112018001411T5
Application number: DE112018001411.8T
Authority: DE
Inventors: Yutaka Nakamura; John Kenneth DeBrosse
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2017-06-08
Filing date: 2018-06-05
Publication date: 2019-12-05
Anticipated expiration: 2038-06-06
Also published as: GB2576681B; GB201918614D0; CN110663184B; GB2576681A; DE112018001411B4; WO2018224963A1; JP2020522835A; US20180358062A1; US10360958B2; CN110663184A; JP6979084B2

Abstract

Ein Verfahren beinhaltet das Anlegen einer ersten Spannung an eine Source eines ersten p-Kanal-FET, der in Reihe mit einem zweiten p-Kanal-FET geschaltet ist, das Anlegen einer zweiten Spannung, die niedriger als die erste Spannung ist, an eine Source eines dritten p-Kanal-FET, der in Reihe mit einem vierten p-Kanal-FET geschaltet ist, das Anlegen einer dritten Spannung, die niedriger als die erste und die zweite Spannung ist, an eine Source eines zweiten n-Kanal-FET, der in Reihe mit einem ersten n-Kanal-FET geschaltet ist, wobei Drains des zweiten p-Kanal-FET, des vierten p-Kanal-FET und des ersten n-Kanal-FET an einem Verbindungspunkt verbunden sind, der einen Ausgangsanschluss zum Ausgeben eines Ausgangssignals beinhaltet, und das Ausgeben entweder der ersten Spannung, der zweiten Spannung oder der dritten Spannung von dem Ausgangsanschluss, beruhend auf Eingangssignalen, die in entsprechende Gates des ersten p-Kanal-FET, des dritten p-Kanal-FET, des vierten p-Kanal-FET und des zweiten n-Kanal-FET eingegeben werden.

Description

HINTERGRUND
Die vorliegende Erfindung betrifft allgemein integrierte Speicherschaltungen und insbesondere einen automatisch schaltenden Zweifach-Stromschienen-Kaskodentreiber.
Die Miniaturisierung von Feldeffekttransistor- (FET-) Einheiten wurde kontinuierlich weiterentwickelt, um eine höhere Integration und eine höhere Leistungsfähigkeit von integrierten Schaltungen zu erreichen. Es ist bekannt, dass die Größe eines FET nach dem sogenannten „Skalierungsgesetz“ verringert wird. Im Skalierungsgesetz wird eine Dicke der Gate-Oxidschicht des FET mit sich ändernden Generationen, d.h. Technologieknoten, dünner. Zum Beispiel beträgt die Dicke der Gate-Oxidschicht in dem 14 nm-Technologieknoten etwa 1,2 nm, und die Gate-Länge beträgt etwa 20 nm. Ein Technologieknotenbereich in dieser Generation beträgt etwa 196 nm². In diesem Technologieknoten kann eine zulässige Spannung für eine FET-Einheit zum Beispiel etwa 0,8 V betragen. Der Begriff „zulässige Spannung“ kann sich auf eine Spannung beziehen, die dauerhaft oder ununterbrochen an den FET angelegt wird, ohne dessen Lebensdauer zu beeinträchtigen.
Dünn- und Dickoxid-FETs können in komplementären Metalloxid-Halbleiter- (CMOS-) Technologien normalen (z.B. 0,8 V) und hohen (z.B. 1,4 V) Spannungen zuverlässig ausgesetzt werden. Um den 14-nm-Technologieknoten herum wurde der FET-Typ für eine weitere Skalierung von planar auf Stegbauweise (fin) umgestellt, so dass die Einheitenherstellung auf ausschließlich Dünnoxid-FETs umgestellt wurde. Aufgrund der Eigenschaften von Dünnoxid-FETs kann die Langzeitbelastung durch hohe Spannungen zu Schäden an Dünnoxid-FETs führen, insbesondere an den Gate-Dielektrika und den Source/Drain-Diffusionsübergängen, was wiederum die Lebensdauer von Dünnoxid-FET-Einheiten verkürzen kann.
KURZDARSTELLUNG
Gemäß einer Ausführungsform der vorliegenden Erfindung wird ein Treiber bereitgestellt, der einen ersten p-Kanal-Feldeffekttransistor (FET), einen zweiten p-Kanal-FET, einen dritten p-Kanal-FET, einen vierten p-Kanal-FET, einen ersten n-Kanal-FET, einen zweiten n-Kanal-FET und einen Ausgangsanschluss beinhaltet. Der erste p-Kanal-FET und der zweite p-Kanal-FET sind in Reihe geschaltet. Der dritte p-Kanal-FET und der vierte p-Kanal-FET sind in Reihe geschaltet. Der erste n-Kanal-FET und der zweite n-Kanal-FET sind in Reihe geschaltet. Der Ausgangsanschluss gibt ein Ausgangssignal aus. Bei dem Ausgangsanschluss handelt es sich um einen Verbindungspunkt, an dem ein Drain des zweiten p-Kanal-FET, ein Drain des vierten p-Kanal-FET und ein Drain des ersten n-Kanal-FET miteinander verbunden sind. Eine erste Spannung wird an eine Source des ersten p-Kanal-FET angelegt. Eine zweite Spannung, die niedriger als die erste Spannung ist, wird an eine Source des dritten p-Kanal-FET angelegt. Eine dritte Spannung, die niedriger als die erste Spannung und die zweite Spannung ist, wird an eine Source des zweiten n-Kanal-FET angelegt. Entweder die erste Spannung, die zweite Spannung oder die dritte Spannung wird von dem Ausgangsanschluss beruhend auf Eingangssignalen ausgegeben, die in entsprechende Gates des ersten p-Kanal-FET, des dritten p-Kanal-FET, des vierten p-Kanal-FET und des zweiten n-Kanal-FET eingegeben werden.
Gemäß einer anderen Ausführungsform der vorliegenden Erfindung wird ein dynamischer Direktzugriffsspeicher (DRAM, dynamic random-access memory) bereitgestellt, der mehrere in einem Array angeordnete Speicher und einen Treiber zum Ansteuern der Speicher beinhaltet. Jeder der Speicher weist mindestens einen Zugriffs-Feldeffekttransistor (FET) und einen Speicherkondensator auf. Der Treiber ist mit jedem Gate der entsprechenden Speicher verbunden. Der Treiber beinhaltet einen ersten p-Kanal-FET, einen zweiten p-Kanal-FET, einen dritten p-Kanal-FET, einen vierten p-Kanal-FET, einen ersten n-Kanal-FET, einen zweiten n-Kanal-FET und einen Ausgangsanschluss. Der erste p-Kanal-FET und der zweite p-Kanal-FET sind in Reihe geschaltet. Der dritte p-Kanal-FET und der vierte p-Kanal-FET sind in Reihe geschaltet. Der erste n-Kanal-FET und der zweite n-Kanal-FET sind in Reihe geschaltet. Der Ausgangsanschluss gibt ein Ausgangssignal aus. Bei dem Ausgangsanschluss handelt es sich um einen Verbindungspunkt, an dem ein Drain des zweiten p-Kanal-FET, ein Drain des vierten p-Kanal-FET und ein Drain des ersten n-Kanal-FET miteinander verbunden sind. Eine erste Spannung wird an eine Source des ersten p-Kanal-FET angelegt. Eine zweite Spannung, die niedriger als die erste Spannung ist, wird an eine Source des dritten p-Kanal-FET angelegt. Eine dritte Spannung, die niedriger als die erste Spannung und die zweite Spannung ist, wird an eine Source des zweiten n-Kanal-FET angelegt. Entweder die erste Spannung, die zweite Spannung oder die dritte Spannung wird von dem Ausgangsanschluss beruhend auf Eingangssignalen ausgegeben, die in entsprechende Gates des ersten p-Kanal-FET, des dritten p-Kanal-FET, des vierten p-Kanal-FET und des zweiten n-Kanal-FET eingegeben werden.
Gemäß noch einer anderen Ausführungsform der vorliegenden Erfindung wird ein Flash-Speicher bereitgestellt, der mehrere in einem Array angeordnete Speicher und einen Treiber zum Ansteuern der Speicher beinhaltet. Jeder der Speicher weist mindestens einen Zugriffs-Feldeffekttransistor (FET) und einen Speicherkondensator auf. Der Treiber ist mit jedem Gate der entsprechenden Speicher verbunden. Der Treiber beinhaltet einen ersten p-Kanal-FET, einen zweiten p-Kanal-FET, einen dritten p-Kanal-FET, einen vierten p-Kanal-FET, einen ersten n-Kanal-FET, einen zweiten n-Kanal-FET und einen Ausgangsanschluss. Der erste p-Kanal-FET und der zweite p-Kanal-FET sind in Reihe geschaltet. Der dritte p-Kanal-FET und der vierte p-Kanal-FET sind in Reihe geschaltet. Der erste n-Kanal-FET und der zweite n-Kanal-FET sind in Reihe geschaltet. Der Ausgangsanschluss gibt ein Ausgangssignal aus. Bei dem Ausgangsanschluss handelt es sich um einen Verbindungspunkt, an dem ein Drain des zweiten p-Kanal-FET, ein Drain des vierten p-Kanal-FET und ein Drain des ersten n-Kanal-FET miteinander verbunden sind. Eine erste Spannung wird an eine Source des ersten p-Kanal-FET angelegt. Eine zweite Spannung, die niedriger als die erste Spannung ist, wird an eine Source des dritten p-Kanal-FET angelegt. Eine dritte Spannung, die niedriger als die erste Spannung und die zweite Spannung ist, wird an eine Source des zweiten n-Kanal-FET angelegt. Entweder die erste Spannung, die zweite Spannung oder die dritte Spannung wird von dem Ausgangsanschluss beruhend auf Eingangssignalen ausgegeben, die in entsprechende Gates des ersten p-Kanal-FET, des dritten p-Kanal-FET, des vierten p-Kanal-FET und des zweiten n-Kanal-FET eingegeben werden.
Gemäß noch einer anderen Ausführungsform der vorliegenden Erfindung wird ein ferroelektrischer Direktzugriffsspeicher (FeRAM, ferroelectric random access memory) bereitgestellt, der mehrere in einem Array angeordnete Speicher und einen Treiber zum Ansteuern der Speicher beinhaltet. Jeder der Speicher weist mindestens einen Zugriffs-Feldeffekttransistor (FET) und einen Speicherkondensator auf. Der Treiber ist mit jedem Gate der entsprechenden Speicher verbunden. Der Treiber beinhaltet einen ersten p-Kanal-FET, einen zweiten p-Kanal-FET, einen dritten p-Kanal-FET, einen vierten p-Kanal-FET, einen ersten n-Kanal-FET, einen zweiten n-Kanal-FET und einen Ausgangsanschluss. Der erste p-Kanal-FET und der zweite p-Kanal-FET sind in Reihe geschaltet. Der dritte p-Kanal-FET und der vierte p-Kanal-FET sind in Reihe geschaltet. Der erste n-Kanal-FET und der zweite n-Kanal-FET sind in Reihe geschaltet. Der Ausgangsanschluss gibt ein Ausgangssignal aus. Bei dem Ausgangsanschluss handelt es sich um einen Verbindungspunkt, an dem ein Drain des zweiten p-Kanal-FET, ein Drain des vierten p-Kanal-FET und ein Drain des ersten n-Kanal-FET miteinander verbunden sind. Eine erste Spannung wird an eine Source des ersten p-Kanal-FET angelegt. Eine zweite Spannung, die niedriger als die erste Spannung ist, wird an eine Source des dritten p-Kanal-FET angelegt. Eine dritte Spannung, die niedriger als die erste Spannung und die zweite Spannung ist, wird an eine Source des zweiten n-Kanal-FET angelegt. Entweder die erste Spannung, die zweite Spannung oder die dritte Spannung wird von dem Ausgangsanschluss beruhend auf Eingangssignalen ausgegeben, die in entsprechende Gates des ersten p-Kanal-FET, des dritten p-Kanal-FET, des vierten p-Kanal-FET und des zweiten n-Kanal-FET eingegeben werden.
Gemäß noch einer anderen Ausführungsform der vorliegenden Erfindung wird ein magnetoresistiver Direktzugriffsspeicher (MRAM, magnetoresistive random access memory) bereitgestellt, der mehrere in einem Array angeordnete Speicher und einen Treiber zum Ansteuern der Speicher beinhaltet. Jeder der Speicher weist mindestens einen Zugriffs-Feldeffekttransistor (FET) und einen Speicherkondensator auf. Der Treiber ist mit jedem Gate der entsprechenden Speicher verbunden. Der Treiber beinhaltet einen ersten p-Kanal-FET, einen zweiten p-Kanal-FET, einen dritten p-Kanal-FET, einen vierten p-Kanal-FET, einen ersten n-Kanal-FET, einen zweiten n-Kanal-FET und einen Ausgangsanschluss. Der erste p-Kanal-FET und der zweite p-Kanal-FET sind in Reihe geschaltet. Der dritte p-Kanal-FET und der vierte p-Kanal-FET sind in Reihe geschaltet. Der erste n-Kanal-FET und der zweite n-Kanal-FET sind in Reihe geschaltet. Der Ausgangsanschluss gibt ein Ausgangssignal aus. Bei dem Ausgangsanschluss handelt es sich um einen Verbindungspunkt, an dem ein Drain des zweiten p-Kanal-FET, ein Drain des vierten p-Kanal-FET und ein Drain des ersten n-Kanal-FET miteinander verbunden sind. Eine erste Spannung wird an eine Source des ersten p-Kanal-FET angelegt. Eine zweite Spannung, die niedriger als die erste Spannung ist, wird an eine Source des dritten p-Kanal-FET angelegt. Eine dritte Spannung, die niedriger als die erste Spannung und die zweite Spannung ist, wird an eine Source des zweiten n-Kanal-FET angelegt. Entweder die erste Spannung, die zweite Spannung oder die dritte Spannung wird von dem Ausgangsanschluss beruhend auf Eingangssignalen ausgegeben, die in entsprechende Gates des ersten p-Kanal-FET, des dritten p-Kanal-FET, des vierten p-Kanal-FET und des zweiten n-Kanal-FET eingegeben werden.
Figurenliste
Die folgende ausführliche Beschreibung, die beispielhaft angeführt wird und die Erfindung nicht ausschließlich darauf beschränken soll, ist am besten in Verbindung mit den beigefügten Zeichnungen zu verstehen. Es zeigen:

1 ein Schaltbild eines dynamischen Direktzugriffsspeichers gemäß einer Ausführungsform der vorliegenden Offenbarung;
2 ein Schaltbild eines Treibers gemäß einer Ausführungsform der vorliegenden Offenbarung;
3 ein Zeitdiagramm des Betriebs des Treibers gemäß einer Ausführungsform der vorliegenden Offenbarung; und
4 ein Blockschaubild einer Pegelverschiebungseinheit gemäß einer Ausführungsform der vorliegenden Offenbarung.

Die Zeichnungen sind nicht unbedingt maßstabsgetreu. Die Zeichnungen stellen lediglich schematische Darstellungen dar, die keine konkreten Parameter der Erfindung darstellen sollen. Die Zeichnungen sollen nur typische Ausführungsformen der Erfindung darstellen. In den Zeichnungen stellen gleiche Zahlen gleichartige Elemente dar.
AUSFÜHRLICHE BESCHREIBUNG
Ausführliche Ausführungsformen der beanspruchten Strukturen und Verfahren werden hierin offenbart; jedoch wird darauf hingewiesen, dass die offenbarten Ausführungsformen lediglich die beanspruchten Strukturen und Verfahren veranschaulichen, die in verschiedenen Formen verkörpert werden können. Die Erfindung kann jedoch in vielen verschiedenen Formen ausgeführt werden und darf nicht als beschränkt auf die hierin dargestellten beispielhaften Ausführungsformen angesehen werden. In der Beschreibung können Einzelheiten allgemein bekannter Eigenschaften und Techniken weggelassen sein, um zu vermeiden, dass die vorliegenden Ausführungsformen unnötig unklar gemacht werden.
Zum Zweck der nachstehenden Beschreibung sollen sich Begriffe wie zum Beispiel „obere“, „untere“, „rechts“, „links“, „vertikal“, „horizontal“, „oben“, „unten“ und Abwandlungen davon auf die offenbarten Strukturen und Verfahren beziehen, wie in den Zeichnungsfiguren ausgerichtet. Begriffe wie „oberhalb“, „darüberliegend“, „über“, „auf“, „positioniert auf“ oder „positioniert über“ bedeuten, dass ein erstes Element, wie zum Beispiel eine erste Struktur, auf einem zweiten Element, wie zum Beispiel einer zweiten Struktur, vorhanden ist, wobei zwischen dem ersten Element und dem zweiten Element dazwischenliegende Elemente, wie zum Beispiel eine Schnittstellenstruktur, vorhanden sein können. Der Begriff „direkter Kontakt“ bedeutet, dass ein erstes Element, wie zum Beispiel eine erste Struktur, und ein zweites Element, wie zum Beispiel eine zweite Struktur, ohne jegliche dazwischenliegende leitende, isolierende oder Halbleiterschichten an der Schnittstelle der beiden Elemente verbunden sind.
Um die Darstellung von Ausführungsformen der vorliegenden Erfindung nicht unklar zu machen, können in der folgenden ausführlichen Beschreibung einige nach dem Stand der Technik bekannte Verarbeitungsschritte oder Arbeitsschritte aus Gründen der Darstellung und Veranschaulichung zusammengefasst und in einigen Fällen nicht im Detail beschrieben worden sein. In anderen Fällen sind einige nach dem Stand der Technik bekannte Verarbeitungsschritte oder Arbeitsschritte möglicherweise überhaupt nicht beschrieben. Es sollte klar sein, dass sich die folgende Beschreibung eher auf die Unterscheidungsmerkmale oder unverwechselbaren Elemente verschiedener Ausführungsformen der vorliegenden Erfindung konzentriert.
Wie vorstehend erwähnt, können Dünn- und Dickoxid-FETs in CMOS-Technologien normalen (z.B. 0,8 V) und hohen (z.B. 1,4 V) Spannungen ausgesetzt werden. Um den 14-nm-Technologieknoten herum wurde der FET-Typ für eine weitere Skalierung von planar auf Stegbauweise (fin) umgestellt, so dass die Einheitenherstellung auf ausschließlich Dünnoxid-FETs umgestellt wurde. Aufgrund der Eigenschaften von Dünnoxid-FETs kann die Langzeitbelastung durch hohe Spannungen zu Schäden an Dünnoxid-FETs führen, insbesondere an den Gate-Dielektrika und den Source/Drain-Diffusionsübergängen, was wiederum die Lebensdauer von Dünnoxid-FET-Einheiten verkürzen kann.
Zum Beispiel besteht ein Speicher aus Zelle (Speicherknoten), Zugriffseinheit, Wortleitung (WL) und Bit-Leitung (BL). Bei der Zugriffseinheit handelt es sich üblicherweise um einen Dünnoxid-FET, der einen höheren Strom zulassen und die Zellfläche verkleinern kann. Jedoch könnte es einen WL-Treiber geben, um auf Zellen entlang der WL zuzugreifen, indem die Gates der Zugriffseinheit angetrieben werden, die üblicherweise unter Verwendung von Dickoxid-Technologie ausgeführt ist, um aufgrund ihrer ständigen Belastung durch hohe Spannungen eine höhere Spannung zuverlässig zuzuführen.
Die Verringerung der Belastungszeit durch hohe Spannung für die Zugriffseinheit (Dünnoxid-FET) kann von grundlegender Bedeutung sein, um die FET-Eigenschaften beizubehalten und einen Durchbruch der Gate-Dielektrika und Source/Drain-Diffusionsübergänge zu vermeiden. Kaskodenverfahren können ein ordnungsgemäßes Funktionieren von Dünnoxid-FET-Schaltungen unter ständiger Belastung durch hohe Spannungen ermöglichen, wobei jedoch möglicherweise lediglich Einzel-Stromschienen-Treiber unterstützt werden. Dies kann zu einer verkürzten Lebensdauer der Zugriffseinheiten (Dünnoxid-FETs) aufgrund der unbegrenzten Belastung durch hohe Spannungen führen.
Ausführungsformen der vorliegenden Offenbarung können einen Zweifach-Stromschienen-Kaskodentreiber bereitstellen, der sowohl normale als auch hohe Spannungen unterstützen als auch die Dauer der Belastung durch hohe Spannung für die Zugriffseinheit (Dünnoxid-FET) begrenzen kann, um eine längere Lebensdauer der Einheit zu erreichen.
Im Folgenden wird der Begriff „Dünnoxid-Technologie“ verwendet, um sich auf die Technologie eines gegenständlichen Technologieknotens zu beziehen. Der Begriff „Dickoxid-Technologie“ wird verwendet, um sich auf die Technologie eines früheren Technologieknotens zu beziehen, zu dem ein Technologieknoten gehören kann, der einen oder mehrere Knoten vor dem gegenständlichen Technologieknoten liegt. Es sei angemerkt, dass eine zulässige Spannung für die Dünnoxid-Technologie im Allgemeinen niedriger ist als für die Dickoxid-Technologie.
Unter Bezugnahme auf 1 ist ein Schaltbild eines dynamischen Direktzugriffsspeichers (DRAM) 1 gemäß einer Ausführungsform der vorliegenden Offenbarung gezeigt. Wie in 1 gezeigt ist, kann der DRAM 1 eine Wortleitungstreiberschaltung 10, eine Bit-Leitungstreiberschaltung 20, ein Speicherzellen-Array 30, Wortleitungen (W/L) 11 und Bit-Leitungen (B/L) 21 beinhalten.
Das Speicherzellen-Array 30 kann mehrere Speicherzellen 31 beinhalten, die in Zeilen und Spalten angeordnet sind. Jede Speicherzelle 31 kann einen Speicherkondensator 311 und eine Zugriffseinheit 312 beinhalten, die mit dem Speicherkondensator 311 verbunden ist. Jeder Satz, der den Speicherkondensator 311 und die Zugriffseinheit 312 beinhaltet, ist in Reihe zwischen den entsprechenden Wortleitungen 11 und den entsprechenden Bit-Leitungen 21 geschaltet. Bei dem Speicherkondensator 311 kann es sich um einen Kondensator handeln, in dem Daten gespeichert sind. Die Zugriffseinheit 312 kann zum Beispiel einen FET beinhalten. Konkret kann die Zugriffseinheit 312 unter Verwendung einer Dünnoxid-Technologie gebildet werden, um eine Größe der Zugriffseinheit 312 zu verringern und eine Dichte des DRAM 1 zu erhöhen.
Die Wortleitungstreiberschaltung 10 kann mehrere Treiber (W/L-Treiber) 100 beinhalten. Jeder Treiber 100 ist mit einem Ende der entsprechenden Wortleitung 11 verbunden. Der Wortleitungstreiber 10 treibt die entsprechende Wortleitung 11 an.
Die Bit-Leitungstreiberschaltung 20 kann mehrere Bit-Treiber (nicht gezeigt) beinhalten. Jeder Bit-Treiber ist mit einem Ende der entsprechenden Bit-Leitung 21 verbunden. Die Bit-Leitungstreiberschaltung 20 gibt Informationen (Daten) in die Speicherzellen 31 ein bzw. aus diesen aus.
Jede Wortleitung 11 ist mit den Gates (nicht gezeigt) der Zugriffseinheiten 312 verbunden, die entlang der Zeilenrichtung ausgerichtet sind. Gleichermaßen ist jede Bit-Leitung 21 mit den Sources (nicht gezeigt) der Zugriffseinheiten 312 verbunden, die entlang der Spaltenrichtung ausgerichtet sind.
Jede Zugriffseinheit 312 kann es ermöglichen, den entsprechenden Speicherkondensator 311 für Lese- und Schreibvorgänge auszuwählen. Mit anderen Worten, jede Reihe der Speicherkondensatoren 311 kann von dem Treiber 100 beruhend darauf, dass die entsprechende Wortleitung 11 bestätigt wird, für die Lese- und Schreibvorgänge ausgewählt werden.
Jeder Treiber 100, der die entsprechende Wortleitung 11 antreibt, kann ein Wortleitungstreiber des DRAM 1 sein. Eine Last jedes Treibers 100 kann das Gate der Zugriffseinheit 312 beinhalten. Insbesondere kann jeder Treiber 100 eine vorher festgelegte Spannung an die Gates der Zugriffseinheiten 312 anlegen, um einen EIN/AUS-Zustand der Zugriffseinheiten 312 zu steuern.
In der vorliegenden Ausführungsform werden an die Gates der Zugriffseinheiten 312 mehrere Spannungen als vorher festgelegte Spannung angelegt.
Genauer gesagt, beinhalten in dieser Ausführungsform die Zugriffseinheiten 312 eine Dünnoxid-Technologie, und eine Überspannung wird an die Zugriffseinheiten 312 angelegt. Bei der Überspannung kann es sich um eine Spannung handeln, die höher ist als die zulässige Spannung, die ständig oder ununterbrochen an die Zugriffseinheiten 312 angelegt wird. Üblicherweise kann ein Durchbruch zwischen den Anschlüssen des FET, wie zum Beispiel dem Gate, der Source und dem Drain, die Lebensdauer des FET verkürzen.
In Ausführungsformen, in denen der FET eine Silizium-auf-Isolator- (SOI-) Struktur beinhalten kann, sind die Durchbruchspannung zwischen dem Gate und der Source und die Durchbruchspannung zwischen dem Gate und dem Drain niedriger als die Durchbruchspannung zwischen der Source und dem Drain.
In Ausführungsformen, in denen der FET eine Massenstruktur beinhalten kann, kann der SOI-Struktur ein Durchbruch zwischen dem Gate und dem Körper hinzugefügt werden. Allerdings ist die Durchbruchspannung zwischen dem Gate und dem Körper höher als jede der Durchbruchspannungen zwischen dem Gate und der Source und zwischen dem Gate und dem Drain, da in dem Körper eine Sperrschicht gebildet sein kann.
Daher kann es im Hinblick auf die Verlängerung der Lebensdauer der Einheiten vorzuziehen sein, die zwischen dem Gate und der Source angelegte Spannung und die zwischen dem Gate und dem Drain angelegte Spannung gleich groß wie oder niedriger als die zulässige Spannung zu halten. Andererseits kann das Anlegen einer hohen Spannung an die Zugriffseinheit 312 die Betriebsgeschwindigkeit (Zugriffsgeschwindigkeit) verbessern.
Dementsprechend können Ausführungsformen der vorliegenden Offenbarung Verfahren zum Anlegen einer hohen Spannung an die Zugriffseinheit 312 bereitstellen. In einer Ausführungsform kann die Zugriffseinheit 312 eine dickere Oxidschicht beinhalten. Es sei angemerkt, dass in dieser Ausführungsform die Größe der Zugriffseinheit 312 (FETs) erhöht werden kann. In einer weiteren Ausführungsform ist eine Zeit zum Anlegen der hohen Spannung begrenzt oder eingeschränkt. In dieser Ausführungsform kann die integrierte Schaltung unter Verwendung lediglich eines FET mit einer dünnen Oxidschicht hergestellt werden, da so eine höhere Dichte in der integrierten Schaltung erreicht werden kann. Es sei angemerkt, dass in dieser Ausführungsform das Anlegen der hohen Spannung auf Prozesse beschränkt sein kann, die eine hohe Betriebsgeschwindigkeit erfordern, zum Beispiel ein Schreibvorgang auf den Speicher. Es sei auch angemerkt, dass bei einem Lesevorgang eine hohe Spannung möglicherweise nicht erforderlich ist, so dass demzufolge anstelle einer hohen Spannung die zulässige Spannung verwendet werden kann.
Darüber hinaus ist die Einheit, welche die höhere Spannung an die Zugriffseinheit 312 liefert (z.B. die Treiber 100), erforderlich, um die angelegte Spannung zwischen den Anschlüssen auf eine Spannung zu begrenzen, die gleich groß wie oder niedriger als die zulässige Spannung ist, um zu verhindern, dass die Einheit ihre eigene Lebensdauer verkürzt.
In der vorliegenden Ausführungsform kann jeder Treiber 100 verschiedene Spannungen erzeugen. Genauer gesagt, kann jeder Treiber 100 Spannungen zwischen der zulässigen Spannung (Normalspannung) und der Überspannung (hohe Spannung), die höher als die zulässige Spannung ist, umschalten. Mit anderen Worten, jeder Treiber 100 kann eine Zeitspanne begrenzen, in der die entsprechenden Zugriffseinheiten 312 der hohen Spannung ausgesetzt werden, um die Lebensdauer der Zugriffseinheiten 312 zu verlängern. In einigen Ausführungsformen kann der Treiber 100 einen dynamisch schaltenden Zweifach-Stromschienen-Kaskodentreiber beinhalten.
Darüber hinaus kann jeder Treiber 100 die Dünnoxid-Technologie beinhalten. Die Struktur des Treibers 100 kann verhindern, dass der Treiber 100 seine Lebensdauer verkürzt. Mit anderen Worten, die Struktur des Treibers 100 kann ein ununterbrochenes Anlegen der hohen Spannung an die Einheiten, die den Treiber 100 bilden, verhindern.
Unter Bezugnahme auf 2 ist ein Schaltbild des Treibers 100 gemäß einer Ausführungsform der vorliegenden Offenbarung gezeigt. Nachfolgend wird die Normalspannung als eine niedrige Spannung VDD bezeichnet. Die Überspannung wird als eine hohe Spannung VPP bezeichnet (VPP>VDD). Eine Bezugsspannung, die niedriger ist als die niedrige Spannung VDD, wird als Bezugsspannung VSS ausgedrückt (VDD>VSS). Eine Spannung zwischen der niedrigen Spannung VDD und der Bezugsspannung VSS wird als eine mittlere Spannung VMID ausgedrückt (VDD>VMID>VSS). Die niedrige Spannung VDD, die hohe Spannung VPP und die mittlere Spannung beruhen auf der Bezugsspannung VSS. Die Bezugsspannung VSS kann üblicherweise auf 0 V gesetzt sein. In dieser Ausführungsform kann die hohe Spannung VPP auch als „erste Spannung“ bezeichnet werden, die niedrige Spannung VDD kann auch als „zweite Spannung“ bezeichnet werden, und die Bezugsspannung VSS kann auch als „dritte Spannung“ bezeichnet werden.
Wie in 2 gezeigt, kann der Treiber 100 vier p-Kanal-FETs P0, P1, P2, P3 und zwei n-Kanal-FETs N0, N1 beinhalten.
Der Drain des FET P1 ist mit der Source des FET P0 verbunden. Der Drain des FET P3 ist mit der Source des FET P2 verbunden. Die Source des FET N0 ist mit dem Drain des FET N1 verbunden. Der Drain des FET N0 ist mit dem Drain des FET P0 und dem Drain des FET P2 verbunden. In dieser Ausführungsform wird die hohe Spannung VPP an die Source des FET P1 angelegt, die niedrige Spannung VDD wird an die Source des FET P3 angelegt, und die Bezugsspannung VSS wird an die Source des FET N1 angelegt.
In der Ausführungsform von 2 werden in dem Treiber 100 zwei getrennte Schienen (eine Schiene für hohe Spannung und eine Schiene für niedrige Spannung) bereitgestellt. Mit anderen Worten, der Treiber 100 kann als ein Zweifach-Stromschienen-Treiber arbeiten. Eine Schiene, die durch den FET P1, den FET P0, den FET N0 und den FET N1 verläuft, stellt die Schiene für hohe Spannung dar, während eine Schiene, die durch den FET P3, den FET P2, den FET N0 und den FET N1 verläuft, die Schiene für niedrige Spannung darstellt.
In dieser Ausführungsform wird die mittlere Spannung VMID ständig an das Gate des FET P0 angelegt, und die niedrige Spannung VDD wird ständig an das Gate des FET N0 angelegt.
Darüber hinaus werden die Eingangssignale IN1, IN2, IN3 in den Treiber 100 eingespeist. Das Eingangssignal IN1 wird in das Gate des FET N1 und das Gate des FET P3 eingespeist und schaltet zwischen der niedrigen Spannung VDD und der Bezugsspannung VSS um. In dieser Ausführungsform weist das Eingangssignal IN1 eine Amplitude VDD-VSS auf. Das Eingangssignal IN2 wird in das Gate des FET P1 eingespeist und schaltet zwischen der hohen Spannung VPP und der mittleren Spannung VMID um. In dieser Ausführungsform weist das Eingangssignal IN2 eine Amplitude VPP-VMID auf. Das Eingangssignal IN3 wird in das Gate des FET P2 eingespeist und schaltet zwischen der hohen Spannung VPP und der Bezugsspannung VSS um. In dieser Ausführungsform weist das Eingangssignal IN3 eine Amplitude VPP-VSS auf.
Es sei angemerkt, dass ein Verbindungspunkt (nicht gezeigt) des Drains des FET P0, des Drains des FET P2 und des Drains des FET N0 einen Ausgangspunkt zum Ausgeben eines Ausgangssignals OUT0 darstellt.
Der p-Kanal-FET P1 kann auch als „erster p-Kanal-FET“ bezeichnet werden, der p-Kanal-FET P0 kann auch als „zweiter p-Kanal-FET“ bezeichnet werden, der p-Kanal-FET P3 kann auch als „dritter p-Kanal-FET“ bezeichnet werden, der p-Kanal-FET P2 kann auch als „vierter p-Kanal-FET“ bezeichnet werden, der n-Kanal-FET N0 kann auch als „erster n-Kanal-FET“ bezeichnet werden, der n-Kanal-FET N1 kann auch als „zweiter n-Kanal-FET“ bezeichnet werden, und der Ausgangspunkt zum Ausgeben eines Ausgangssignals OUT0 kann auch als „Ausgangsanschluss“ bezeichnet werden.
Im Folgenden wird die Funktionsweise des Treibers 100 erläutert. In einer Ausführungsform kann zum Beispiel die hohe Spannung VPP etwa 1,4 V betragen, die niedrige Spannung VDD kann etwa 0,8 V betragen, die Bezugsspannung VSS kann etwa 0 V betragen, und die mittlere Spannung VMID kann etwa 0,6 V betragen. Eine Schwellenspannung der p-Kanal-FETs P0, P1, P2, P3 kann mit etwa -0,2 V angenommen werden, und eine Schwellenspannung der n-Kanal-FETs N0, N1 kann mit etwa 0,2 V angenommen werden. Es sei angemerkt, dass in einigen Ausführungsformen die mittlere Spannung VMID als VMID = VPP - VDD berechnet werden kann.
In dieser Ausführungsform kann sich der FET P0 in einem schwachen EIN-Zustand befinden, wobei die mittlere Spannung VMID ständig an das Gate des FET P0 angelegt wird. Zusätzlich kann sich der FET N0 in einem starken EIN-Zustand befinden, wobei die niedrige Spannung VDD ständig an das Gate des FET N0 angelegt wird.
Unter Bezugnahme auf 3 ist ein Zeitdiagramm des Betriebs des Treibers 100 gemäß einer Ausführungsform der vorliegenden Offenbarung gezeigt. In dieser Ausführungsform gibt die horizontale Achse die Zeit (ns) an, während die vertikale Achse Spannungen der Eingangssignale IN1, IN2, IN3 und des Ausgangssignals OUT0 angibt. Der Treiber 100 gibt die hohe Spannung VPP (1,4 V) in einem Zeitraum von 1,0 ns bis 2,0 ns, die niedrige Spannung VDD (0,8 V) in einem Zeitraum von 3,0 ns bis 4,0 ns und die Bezugsspannung VSS (0 V) in dem verbleibenden Zeitraum aus.
Zum Zeitpunkt 0,0 ns ist das Eingangssignal IN1 die niedrige Spannung VDD (0,8 V), das Eingangssignal IN2 ist die hohe Spannung VPP (1,4 V), und das Eingangssignal IN3 ist die Bezugsspannung VSS (0 V).
Unter gleichzeitiger Bezugnahme auf 2 und 3 befindet sich der FET P1, an dessen Gate das Eingangssignal IN2 (1,4 V) angelegt wird, im AUS-Zustand. Der FET P2, an dessen Gate das Eingangssignal IN3 (0 V) angelegt wird, befindet sich im EIN-Zustand. Der FET P3, an dessen Gate das Eingangssignal IN1 (0,8 V) angelegt wird, befindet sich im AUS-Zustand. Der FET N1, an dessen Gate das Eingangssignal IN1 (0,8 V) angelegt wird, befindet sich im EIN-Zustand. Wie vorstehend erklärt wurde, befindet sich der FET N0, an dessen Gate ständig die niedrige Spannung VDD angelegt wird, in dem starken EIN-Zustand.
Hier befindet sich der in der Schiene für hohe Spannung enthaltene FET P1 im AUS-Zustand, und der in der Schiene für niedrige Spannung enthaltene FET P3 befindet sich auch im AUS-Zustand, so dass sowohl die hohe Spannung VPP als auch die niedrige Spannung VDD nicht als Ausgangssignal OUT0 ausgegeben werden. Im Gegensatz dazu befinden sich der FET N1 und der FET N0 im EIN-Zustand, so dass das Ausgangssignal OUT0 zu der Bezugsspannung VSS (0 V) wird.
Da die mittlere Spannung VMID (0,6 V) an das Gate des FET P0 angelegt wird, wird eine Spannung eines Verbindungspunktes npp des Drains des FET P1 und der Source des FET P0 gleich groß wie oder höher als die mittlere Spannung VMID gehalten. Zum Beispiel wird die Spannung des Verbindungspunktes npp zu 0,6 V, wenn an den Verbindungspunkt npp 1,4 V angelegt wurde.
Da an das Gate des FET P2 die Bezugsspannung VSS (0 V) angelegt wird, befindet sich der FET P2 im starken EIN-Zustand. Eine Spannung eines Verbindungspunktes ndp zwischen dem Drain des FET P3 und der Source des FET P2 beträgt deshalb 0 V.
Da sich der FET N1 und der FET N0 im starken EIN-Zustand befinden, wird eine Spannung eines Verbindungspunktes ndn zwischen dem Drain des FET N1 und der Source des FET N0 zu 0 V.
In einer anderen Ausführungsform kann eine Dauerzustandsspannung an die FET-Einheiten aus 2 angelegt werden. Es sei angemerkt, dass sich eine „Spannung im Dauerzustand“ auf eine Spannung bezieht, die ständig oder ununterbrochen an die FET-Einheiten angelegt wird. In dieser Ausführungsform kann die Spannung im Dauerzustand wie folgt angelegt werden:
In dem FET P1 kann eine Spannung zwischen dem Gate (IN2: 1,4 V) und der Source (VPP: 1,4 V), d.h. eine Gate-Source-Spannung, 0 V betragen, eine Spannung zwischen dem Gate (IN2: 1,4 V) und dem Drain (npp: 0,6 V), d.h. eine Gate-Drain-Spannung, kann 0,8 V betragen, und eine Spannung zwischen der Source (VPP: 1,4 V) und dem Drain (npp: 0,6 V), d.h. eine Source-Drain-Spannung, kann 0,8 V betragen.
In dem FET P0 kann eine Spannung zwischen dem Gate (VMID: 0,6 V) und der Source (npp: 0,6 V) 0 V betragen, eine Spannung zwischen dem Gate (VMID: 0,6 V) und dem Drain (OUT0: 0 V) beträgt 0,6 V, und eine Spannung zwischen der Source (npp: 0,6 V) und dem Drain (OUT0: 0 V) kann 0,6 V betragen.
In dem FET P3 kann eine Spannung zwischen dem Gate (IN1: 0,8 V) und der Source (VDD: 0,8 V) 0 V betragen, eine Spannung zwischen dem Gate (IN1: 0,8 V) und dem Drain (ndp: 0 V) kann 0,8 V betragen, und eine Spannung zwischen der Source (VDD: 0,8 V) und dem Drain (ndp: 0 V) kann 0,8 V betragen.
In dem FET P2 kann eine Spannung zwischen dem Gate (IN3: 0 V) und der Source (ndp: 0 V) 0 V betragen, eine Spannung zwischen dem Gate (IN3: 0 V) und dem Drain (OUT0: 0 V) kann 0 V betragen, und eine Spannung zwischen der Source (ndp: 0 V) und dem Drain (OUT0: 0 V) kann 0 V betragen.
In dem FET N1 kann eine Spannung zwischen dem Gate (IN1: 0,8 V) und der Source (VSS: 0 V) 0,8 V betragen, eine Spannung zwischen dem Gate (IN1: 0,8 V) und dem Drain (ndn: 0 V) kann 0,8 V betragen, und eine Spannung zwischen der Source (VSS: 0 V) und dem Drain (ndn: 0 V) kann 0 V betragen.
In dem FET N0 kann eine Spannung zwischen dem Gate (VDD: 0,8 V) und der Source (ndn: 0 V) 0,8 V betragen, eine Spannung zwischen dem Gate (VDD: 0,8 V) und dem Drain (OUT0: 0 V) kann 0,8 V betragen, und eine Spannung zwischen der Source (ndn: 0 V) und dem Drain (OUT0: 0 V) kann 0 V betragen.
Wie vorstehend erwähnt, ist zum Zeitpunkt 0,0 ns jede Spannung zwischen dem Gate und der Source, dem Gate und dem Drain, und der Source und dem Drain aller in dem Treiber 100 enthaltenen FET-Einheiten gleich groß wie oder niedriger als die niedrige Spannung VDD (0,8 V), die eine zulässige Spannung für die Dünnoxid-Technologie darstellt.
Zum Zeitpunkt 1,0 ns wird das Eingangssignal IN1 von der niedrigen Spannung VDD (0,8 V) auf die Bezugsspannung VSS (0 V) umgeschaltet, das Eingangssignal IN2 wird von der hohen Spannung VPP (1,4 V) auf die mittlere Spannung VMID (0,6 V) umgeschaltet, und das Eingangssignal IN3 wird von der Bezugsspannung VSS (0 V) auf die hohe Spannung VPP (1,4V) umgeschaltet.
Der FET N1, an dessen Gate das Eingangssignal IN1 (0 V) angelegt wird, wird ausgeschaltet. Dadurch wird eine Schiene zum Ausgeben der Bezugsspannung VSS getrennt. Auch wird der FET P3, an dessen Gate das Eingangssignal IN1 (0 V) angelegt wird, eingeschaltet.
Der FET P2, an dessen Gate das Eingangssignal IN3 (1,4 V) angelegt wird, wird ausgeschaltet. Dadurch wird die Schiene für niedrige Spannung zum Ausgeben der niedrigen Spannung VDD getrennt, auch wenn sich der FET P3 im EIN-Zustand befindet.
Der FET P1, an dessen Gate das Eingangssignal IN2 (0,6 V) angelegt wird, wird eingeschaltet. Der FET P0 befindet sich auch im EIN-Zustand. Dadurch wird das Ausgangssignal OUT0 über die durch den FET P1 und den FET P0 führende Schiene von der Bezugsspannung VSS (0 V) auf die hohe Spannung VPP (1,4 V) umgeschaltet.
Dann wird die Spannung des Verbindungspunktes npp zwischen dem Drain des FET P0 und der Source des FET P1 zu der hohen Spannung VPP (1,4 V).
Da sich der FET P3 im ausreichenden oder starken EIN-Zustand befindet, wird die Spannung des Verbindungspunktes ndp zwischen dem Drain des FET P3 und der Source des FET P2 als niedrige Spannung VDD (0,8 V) beibehalten.
Die Spannung des Verbindungspunktes ndn zwischen dem Drain des FET N1 und der Source des FET N0 beträgt 0,8 V, da sich der FET N0 im EIN-Zustand befindet.
Wie vorstehend erwähnt, wird zum Zeitpunkt 1,0 ns die hohe Spannung VPP (1,4 V) über die Schiene für hohe Spannung als Ausgangssignal OUT0 ausgegeben.
In dem FET P1 beträgt die Spannung zwischen dem Gate (IN2: 0,6 V) und der Source (VPP: 1,4 V) 0,8 V, die Spannung zwischen dem Gate (IN2: 0,6 V) und dem Drain (npp: 1,4 V) beträgt 0,8 V, und die Spannung zwischen der Source (VPP: 1,4 V) und dem Drain (npp: 1,4 V) beträgt 0 V.
In dem FET P0 beträgt die Spannung zwischen dem Gate (VMID: 0,6 V) und der Source (npp: 1,4 V) 0,8 V, die Spannung zwischen dem Gate (VMID: 0,6 V) und dem Drain (OUT0: 1,4 V) beträgt 0,8 V, und die Spannung zwischen der Source (npp: 1,4 V) und dem Drain (OUT0: 1,4 V) beträgt 0 V.
In dem FET P3 beträgt die Spannung zwischen dem Gate (IN1: 0 V) und der Source (VDD: 0,8 V) 0,8 V, die Spannung zwischen dem Gate (IN1: 0 V) und dem Drain (ndp: 0,8 V) beträgt 0,8 V, und die Spannung zwischen der Source (VDD: 0,8 V) und dem Drain (ndp: 0,8 V) beträgt 0 V.
In dem FET P2 beträgt die Spannung zwischen dem Gate (IN3: 1,4 V) und der Source (ndp: 0,8 V) 0,6 V, die Spannung zwischen dem Gate (IN3: 1,4 V) und dem Drain (OUT0: 1,4 V) beträgt 0 V, und die Spannung zwischen der Source (ndp: 0,8 V) und dem Drain (OUT0: 1,4 V) beträgt 0,6 V.
In dem FET N1 beträgt die Spannung zwischen dem Gate (IN1: 0 V) und der Source (VSS: 0 V) 0 V, die Spannung zwischen dem Gate (IN1: 0 V) und dem Drain (ndn: 0,8 V) beträgt 0,8 V, und die Spannung zwischen der Source (VSS: 0 V) und dem Drain (ndn: 0,8 V) beträgt 0,8 V.
In dem FET N0 beträgt die Spannung zwischen dem Gate (VDD: 0,8 V) und der Source (ndn: 0,8 V) 0 V, die Spannung zwischen dem Gate (VDD: 0,8 V) und dem Drain (OUT0: 1,4 V) beträgt 0,6 V, und die Spannung zwischen der Source (ndn: 0,8 V) und dem Drain (OUT0: 1,4 V) beträgt 0,6 V.
Wie vorstehend erwähnt, ist zum Zeitpunkt 1,0 ns jede Spannung zwischen dem Gate und der Source, dem Gate und dem Drain, und der Source und dem Drain aller in dem Treiber 100 enthaltenen FET-Einheiten gleich groß wie oder niedriger als die niedrige Spannung VDD (0,8 V), welche die zulässige Spannung für die Dünnoxid-Technologie darstellt.
Zum Zeitpunkt 2,0 ns wird das Eingangssignal IN1 von der Bezugsspannung VSS (0 V) auf die niedrige Spannung VDD (0,8 V) umgeschaltet, das Eingangssignal IN2 wird von der mittleren Spannung VMID (0,6 V) auf die hohe Spannung VPP (1,4 V) umgeschaltet, und das Eingangssignal IN3 wird von der hohen Spannung VPP (1,4 V) auf die Bezugsspannung VSS (0 V) umgeschaltet.
Dieser Zustand ist der gleiche wie zum Zeitpunkt 0,0 ns. Konkret wird das Ausgangssignal OUT0 zu der Bezugsspannung VSS (0 V). Der FET P1 befindet sich im AUS-Zustand, der FET P2 befindet sich im EIN-Zustand, der FET P3 befindet sich im AUS-Zustand, und der FET N1 befindet sich im EIN-Zustand. Der FET P0 und der FET N0 befinden sich ständig im EIN-Zustand.
Zum Zeitpunkt 3,0 ns wird das Eingangssignal IN1 von der niedrigen Spannung VDD (0,8 V) auf die Bezugsspannung VSS (0 V) umgeschaltet. Das Eingangssignal IN2 wird auf der hohen Spannung VPP (1,4 V) gehalten, und das Eingangssignal IN3 wird auf der Bezugsspannung VSS (0 V) gehalten.
Der FET N1, an dessen Gate das Eingangssignal IN1 (0 V) angelegt wird, wird ausgeschaltet. Dadurch wird die Schiene zum Ausgeben der Bezugsspannung VSS (0 V) getrennt. Der FET P3, an dessen Gate das Eingangssignal IN1 (0 V) angelegt wird, wird eingeschaltet. Dadurch wird die Schiene für niedrige Spannung zum Ausgeben der niedrigen Spannung VDD (0,8 VF) über den FET P3 und den FET P2 verbunden, da sich der FET P2 im EIN-Zustand befindet. Mit anderen Worten, die niedrige Spannung VDD (0,8 V) wird als Ausgangssignal OUT0 ausgegeben.
Umgekehrt wird die Schiene für hohe Spannung zum Ausgeben der hohen Spannung VPP getrennt, da sich der FET P1 im AUS-Zustand befindet.
Wie vorstehend erwähnt, wird zum Zeitpunkt 3,0 ns die niedrige Spannung VDD (0,8 V) über die Schiene für niedrige Spannung als Ausgangssignal OUT0 ausgegeben.
Da die mittlere Spannung VMID (0,6 V) an das Gate des FET P0 angelegt wird, ist die Spannung des Verbindungspunktes npp zwischen dem Drain des FET P1 und der Source des FET P0 die Spannung des Ausgangssignals OUT0 (VDD: 0,8 V) über den FET P0 im EIN-Zustand.
Da sich der FET P2 und der FET P3 im starken EIN-Zustand befinden, ist die Spannung des Verbindungspunktes ndp zwischen dem Drain des FET P3 und der Source des FET P2 die niedrige Spannung VDD (0,8 V).
Da das Ausgangssignal OUT0 die niedrige Spannung VDD (0,8 V) ist, ist die Spannung des Verbindungspunktes ndn zwischen dem Drain des FET N1 und der Source des FET N0 die Spannung des Ausgangssignals OUT0 (VDD: 0,8 V) über den FET N0 im EIN-Zustand.
In dem FET P1 beträgt die Spannung zwischen dem Gate (IN2: 1,4 V) und der Source (VPP: 1,4 V) 0 V, die Spannung zwischen dem Gate (IN2: 1,4 V) und dem Drain (npp: 0,8 V) beträgt 0,6 V, und die Spannung zwischen der Source (VPP: 1,4 V) und dem Drain (npp: 0,8 V) beträgt 0,6 V.
In dem FET P0 beträgt die Spannung zwischen dem Gate (VMID: 0,6 V) und der Source (npp: 0,8 V) 0,2 V, die Spannung zwischen dem Gate (VMID: 0,6 V) und dem Drain (OUT0: 0,8 V) beträgt 0,2 V, und die Spannung zwischen der Source (npp: 0,8 V) und dem Drain (OUT0: 0,8 V) beträgt 0 V.
In dem FET P3 beträgt die Spannung zwischen dem Gate (IN1: 0 V) und der Source (VDD: 0,8 V) 0,8 V, die Spannung zwischen dem Gate (IN1: 0 V) und dem Drain (ndp: 0,8 V) beträgt 0,8 V, und die Spannung zwischen der Source (VDD: 0,8 V) und dem Drain (ndp: 0,8 V) beträgt 0 V.
In dem FET P2 beträgt die Spannung zwischen dem Gate (IN3: 0 V) und der Source (ndp: 0,8 V) 0,8 V, die Spannung zwischen dem Gate (IN3: 0 V) und dem Drain (OUT0: 0,8 V) beträgt 0,8 V, und die Spannung zwischen der Source (ndp: 0,8 V) und dem Drain (OUT0: 0,8 V) beträgt 0 V.
In dem FET N1 beträgt die Spannung zwischen dem Gate (IN1: 0 V) und der Source (VSS: 0 V) 0 V, die Spannung zwischen dem Gate (IN1: 0 V) und dem Drain (ndn: 0,8 V) beträgt 0,8 V, und die Spannung zwischen der Source (VSS: 0 V) und dem Drain (ndn: 0,8 V) beträgt 0,8 V.
In dem FET N0 beträgt die Spannung zwischen dem Gate (VDD: 0,8 V) und der Source (ndn: 0,8 V) 0 V, die Spannung zwischen dem Gate (VDD: 0,8 V) und dem Drain (OUT0: 0,8 V) beträgt 0 V, und die Spannung zwischen der Source (ndn: 0,8 V) und dem Drain (OUT0: 0,8 V) beträgt 0 V.
Wie vorstehend erwähnt, ist zum Zeitpunkt 3,0 ns jede Spannung zwischen dem Gate und der Source, dem Gate und dem Drain, und der Source und dem Drain aller in dem Treiber 100 enthaltenen Einheiten (FETs) gleich groß wie oder niedriger als die niedrige Spannung VDD (0,8 V), bei der es sich um die zulässige Spannung für die Dünnoxid-Technologie handelt.
Zum Zeitpunkt 4,0 ns wird das Eingangssignal IN1 von der Bezugsspannung VSS (0 V) auf die niedrige Spannung VDD (0,8 V) umgeschaltet, das Eingangssignal IN2 wird auf der hohen Spannung VPP (1,4 V) gehalten, und das Eingangssignal IN3 wird auf der Bezugsspannung VSS (0 V) gehalten.
Dieser Zustand ist der gleiche wie zum Zeitpunkt 0,0 ns und zum Zeitpunkt 2,0 ns. Auch wird das Ausgangssignal OUT0 zu der Bezugsspannung VSS (0 V).
Wie vorstehend erwähnt, gibt der Treiber 100 zwei verschiedene Spannungen als Ausgangssignal OUT0 aus, nämlich die hohe Spannung VPP und die niedrige Spannung VDD. Das Steuern der Zeitspanne zum Ausgeben der hohen Spannung VPP ermöglicht es, die Zeitspanne zu begrenzen, in der die Zugriffseinheiten 312 der hohen Spannung VPP ausgesetzt sind.
In diesem Beispiel führt das Ändern der Kombinationen der Eingangssignale IN1, IN2, IN3 zum Umschalten des Ausgangssignals OUT0 zwischen der hohen Spannung VPP und der niedrigen Spannung VDD. Es sei angemerkt, dass in diesem Beispiel eine Anstiegszeit und eine Abfallzeit des Ausgangssignals OUT0 kleiner als 0,1 ns ist, wie in 3 gezeigt.
Der Treiber 100 kann verhindern, dass an die FET-Einheiten (FETs), die den Treiber 100 bilden, die hohe Spannung VPP zwischen dem Gate und der Source, zwischen dem Gate und dem Drain und zwischen der Source und dem Drain in den jeweiligen Einheiten angelegt wird. Dies kann die Fertigung des Treibers 100 unter Verwendung von Dünnoxid-Technologie ermöglichen, ähnlich wie bei den Zugriffseinheiten 312. Insbesondere können die Treiber 100 und die Zugriffseinheiten 312 unter Verwendung der Dünnoxid-Technologie gefertigt werden, was den Herstellungsprozess der Treiber 100 und der Zugriffseinheiten 312 vereinfachen kann.
Es sei angemerkt, dass in der Schiene für hohe Spannung mit den FETs P1, P0, N0 und N1 der FET P1 und der FET N1 eine Inverterschaltung in dem Treiber 100 bilden, und es sich bei dem FET P0 und dem FET N0, die zwischen dem FET P1 und dem FET N1 bereitgestellt werden, um die sogenannten Kaskodeneinheiten handelt.
Der FET P0 kann den FET P1 schützen, indem er das Anlegen der hohen Spannung VPP an den FET P1 verhindert, wenn das Ausgangssignal OUT0 die hohe Spannung VPP ist.
Der FET N0 kann den FET N1 schützen, indem er das Anlegen der hohen Spannung VPP an den FET N1 verhindert, wenn das Ausgangssignal OUT0 die hohe Spannung VPP ist.
Konkret zerstreuen die Kaskodeneinheiten wie zum Beispiel die FETs P0, N0 die hohe Spannung VPP, um das Anlegen der hohen Spannung VPP an jeden der FETs P0, P1, P2, P3, N0 und N1 zu verhindern.
Außerdem schaltet sich der FET P2 aus, um den FET P3 zu schützen, wodurch das Anlegen der hohen Spannung VPP an den FET P3 verhindert wird, wenn das Ausgangssignal OUT0 die hohe Spannung VPP ist. Andererseits schaltet sich der FET P2 ein, um die niedrige Spannung für das Ausgangssignal OUT0 bereitzustellen.
Es sei angemerkt, dass der FET P2 dynamisch ein/aus-geschaltet werden kann. Das bedeutet, dass sich der FET P2 von den herkömmlichen Kaskodeneinheiten wie zum Beispiel den FETs P0, N0 unterscheidet, an deren Gates die feste Spannung angelegt wird.
In den obigen Ausführungsformen werden die Treiber 100 in dem DRAM 1 bereitgestellt oder angeordnet, jedoch können die Treiber 100 auch in anderen Typen von Speichereinheiten angeordnet sein.
Zum Beispiel können die Treiber 100 in einem Flash-Speicher bereitgestellt werden. Der Flash-Speicher kann ein potentialfreies Gate in einer Zugriffseinheit beinhalten. In Ausführungsformen, in denen die Treiber 100 in einem Flash-Speicher bereitgestellt werden, beinhaltet der Flash-Speicher den Speicherkondensator 311 möglicherweise nicht.
Zum Beispiel können die Treiber 100 in einem ferroelektrischen Direktzugriffsspeicher (FeRAM) bereitgestellt werden. Der FeRAM kann anstelle des Speicherkondensators 311 ein ferroelektrisches Material (Film) beinhalten. Im FeRAM kann das ferroelektrische Material die Polarisation entsprechend der Polarität einer angelegten Spannung ändern.
Zum Beispiel können die Treiber 100 in einem magnetoresistiven Direktzugriffsspeicher (MRAM) bereitgestellt werden. Der MRAM kann anstelle des Speicherkondensators 311 einen magnetischen Tunnelwiderstandsfilm beinhalten. Der MRAM nutzt einen magnetoresistiven Effekt, der eine elektrische Leitfähigkeit entsprechend einem Magnetisierungswinkel ändert.
Zum Beispiel können die Treiber 100 in einem Phasenwechselspeicher (PCM, phase change memory) bereitgestellt werden. Der PCM kann anstelle des Speicherkondensators 311 ein Phasenwechselmaterial (Film) beinhalten. Der PCM nutzt die Änderung eines Widerstands entsprechend einem Phasenwechsel.
Zum Beispiel können die Treiber 100 in einem resistiven Direktzugriffsspeicher (RRAM, resistive random access memory) bereitgestellt werden. Der RRAM kann anstelle des Speicherkondensators 311 ein stark wechselwirkendes Elektronensystem-Material beinhalten. Das RRAM nutzt einen kolossalen Elektrowiderstandseffekt (CER, colossal electro-resistance), der einen elektrischen Widerstand durch Anlegen einer Spannung in einem großen Bereich verändert.
Zum Beispiel können die Treiber 100 in einem Flüssigkristallanzeigefeld bereitgestellt werden, um dessen Flüssigkristallpixel zu steuern.
Zum Beispiel können die Treiber 100 in einem Anzeigefeld mit organischen Leuchtdioden (OLED, organic light emitting diode) bereitgestellt werden, um dessen OLED-Pixel zu steuern.
Unter Bezugnahme auf 4 ist ein Blockschaubild einer Pegelverschiebungseinheit 300 gemäß einer Ausführungsform der vorliegenden Offenbarung gezeigt. Wie vorstehend erwähnt, kann der Treiber 100 das Eingangssignal IN1 mit der Amplitude (VDD-VSS), das Eingangssignal IN2 mit der Amplitude (VPP-VMID) und das Eingangssignal IN3 mit der Amplitude (VPP-VSS) empfangen. Eine Treiberschaltung des Treibers 100 ist nicht auf eine bestimmte Schaltung beschränkt. Zum Beispiel kann das Eingangssignal IN1 mit der Amplitude (VDD-VSS) durch eine herkömmliche Schaltung erzeugt werden (nicht gezeigt). Andererseits weist das Eingangssignal IN3 mit der Amplitude (VPP-VSS) eine größere Amplitude auf als das Eingangssignal IN1 mit der Amplitude (VDD-VSS). Zusätzlich weist das Eingangssignal IN2 mit der Amplitude (VPP-VMID) eine kompliziertere Amplitude auf als das Eingangssignal IN1 mit der Amplitude (VDD-VSS). Das Eingangssignal IN2 und das Eingangssignal IN3 können insbesondere durch die in 4 gezeigte Pegelverschiebungseinheit 300 erzeugt werden.
Die Pegelverschiebungseinheit 300 kann ein Eingangssignal IN10 mit der Amplitude (VDD-VSS) empfangen, um einen Ausgang OUT5 (den Eingang IN3) mit der Amplitude (VPP-VSS) und einen Ausgang OUT4 (den Eingang IN2) mit der Amplitude (VPP-VMID) zu erzeugen und auszugeben.
Gemäß einer Ausführungsform der vorliegenden Offenbarung kann ein Treiber Folgendes beinhalten: einen ersten p-Kanal-Feldeffekttransistor (FET) und einen zweiten p-Kanal-FET, die in Reihe geschaltet sind; einen dritten p-Kanal-FET und einen vierten p-Kanal-FET, die in Reihe geschaltet sind; einen ersten n-Kanal-FET und einen zweiten n-Kanal-FET, die in Reihe geschaltet sind; und einen Ausgangsanschluss zum Ausgeben eines Ausgangssignals, wobei es sich bei dem Ausgangsanschluss um einen Verbindungspunkt handelt, an dem ein Drain des zweiten p-Kanal-FET, ein Drain des vierten p-Kanal-FET und ein Drain des ersten n-Kanal-FET miteinander verbunden sind, wobei eine erste Spannung an eine Source des ersten p-Kanal-FET angelegt wird, eine zweite Spannung, die niedriger als die erste Spannung ist, an eine Source des dritten p-Kanal-FET angelegt wird, eine dritte Spannung, die niedriger als die erste Spannung und die zweite Spannung ist, an eine Source des zweiten n-Kanal-FET angelegt wird, und entweder die erste Spannung, die zweite Spannung oder die dritte Spannung von dem Ausgangsanschluss ausgegeben wird, und zwar beruhend auf Eingangssignalen, die in entsprechende Gates des ersten p-Kanal-FET, des dritten p-Kanal-FET, des vierten p-Kanal-FET und des zweiten n-Kanal-FET eingegeben werden.
Eine Spannung, die gleich groß wie oder niedriger als eine Differenzspannung zwischen der zweiten Spannung und der dritten Spannung ist, wird ständig an das entsprechende Gate-Source und das entsprechende Gate-Drain des ersten p-Kanal-FET, des zweiten p-Kanal-FET, des dritten p-Kanal-FET, des vierten p-Kanal-FET, des ersten n-Kanal-FET und des zweiten n-Kanal-FET angelegt.
Bei dem zweiten p-Kanal-FET, dem vierten p-Kanal-FET und dem ersten n-Kanal-FET handelt es sich um Kaskodeneinheiten zum Verhindern, dass eine angelegte Spannung ständig eine Differenzspannung zwischen der zweiten Spannung und der dritten Spannung überschreitet, wobei es sich bei der angelegten Spannung um eine Spannung handelt, die an das entsprechende Gate-Source und das entsprechende Gate-Drain des ersten p-Kanal-FET, des dritten p-Kanal-FET, des vierten p-Kanal-FET und des zweiten n-Kanal-FET angelegt wird.
An ein Gate des zweiten p-Kanal-FET und ein Gate des ersten n-Kanal-FET wird jeweils eine feste Spannung angelegt.
Der erste p-Kanal-FET ist auf EIN gesetzt, der dritte p-Kanal-FET ist auf EIN gesetzt, der vierte p-Kanal-FET ist auf EIN gesetzt und der zweite n-Kanal-FET ist auf AUS gesetzt, wenn die erste Spannung von dem Ausgangsanschluss ausgegeben wird.
Der erste p-Kanal-FET ist auf AUS gesetzt, der dritte p-Kanal-FET ist auf EIN gesetzt, der vierte p-Kanal-FET ist auf EIN gesetzt und der zweite n-Kanal-FET ist auf AUS gesetzt, wenn die zweite Spannung von dem Ausgangsanschluss ausgegeben wird.
Der erste p-Kanal-FET ist auf AUS gesetzt, der dritte p-Kanal-FET ist auf AUS gesetzt, der vierte p-Kanal ist auf AUS gesetzt und der zweite n-Kanal-FET ist auf EIN gesetzt, wenn die dritte Spannung von dem Ausgangsanschluss ausgegeben wird.
Deshalb können Ausführungsformen der vorliegenden Offenbarung einen Zweifach-Stromschienen-Kaskoden-WL-Treiber bereitstellen, der in der Lage ist, normale und hohe Spannungen zu unterstützen und die Dauer der Belastung durch hohe Spannung für die Zugriffseinheit (Dünnoxid-FET) zu begrenzen, um eine längere Lebensdauer zu erreichen.
Gemäß einer Ausführungsform der vorliegenden Offenbarung kann ein dynamischer Direktzugriffsspeicher (DRAM) eine Vielzahl von in einem Array angeordneten Speichern beinhalten, wobei jeder der Speicher mindestens einen Zugriffs-Feldeffekttransistor (FET) und einen Speicherkondensator aufweist; und einen Treiber zum Ansteuern der Speicher, wobei der Treiber mit jedem Gate der entsprechenden Speicher verbunden ist und der Treiber Folgendes beinhaltet: einen ersten p-Kanal-Feldeffekttransistor (FET) und einen zweiten p-Kanal-FET, die in Reihe geschaltet sind; einen dritten p-Kanal-FET und einen vierten p-Kanal-FET, die in Reihe geschaltet sind; einen ersten n-Kanal-FET und einen zweiten n-Kanal-FET, die in Reihe geschaltet sind; und einen Ausgangsanschluss zum Ausgeben eines Ausgangssignals, wobei es sich bei dem Ausgangsanschluss um einen Verbindungspunkt handelt, an dem ein Drain des zweiten p-Kanal-FET, ein Drain des vierten p-Kanal-FET und ein Drain des ersten n-Kanal-FET miteinander verbunden sind, wobei eine erste Spannung an eine Source des ersten p-Kanal-FET angelegt wird, eine zweite Spannung, die niedriger als die erste Spannung ist, an eine Source des dritten p-Kanal-FET angelegt wird, eine dritte Spannung, die niedriger als die erste Spannung und die zweite Spannung ist, an eine Source des zweiten n-Kanal-FET angelegt wird, und entweder die erste Spannung, die zweite Spannung oder die dritte Spannung von dem Ausgangsanschluss ausgegeben wird, und zwar beruhend auf Eingangssignalen, die in die entsprechenden Gates des ersten p-Kanal-FET, des dritten p-Kanal-FET, des vierten p-Kanal-FET und des zweiten n-Kanal-FET eingegeben werden.
Gemäß einer anderen Ausführungsform der vorliegenden Offenbarung kann ein Flash-Speicher eine Vielzahl von in einem Array angeordneten Speichern beinhalten, wobei jeder der Speicher mindestens einen Zugriffs-Feldeffekttransistor (FET) aufweist, der mit einem potentialfreien Gate versehen ist; und einen Treiber zum Ansteuern der Speicher, wobei der Treiber mit jedem Gate der entsprechenden Speicher verbunden ist und der Treiber Folgendes beinhaltet: einen ersten p-Kanal-Feldeffekttransistor (FET) und einen zweiten p-Kanal-FET, die in Reihe geschaltet sind; einen dritten p-Kanal-FET und einen vierten p-Kanal-FET, die in Reihe geschaltet sind; einen ersten n-Kanal-FET und einen zweiten n-Kanal-FET, die in Reihe geschaltet sind; und einen Ausgangsanschluss zum Ausgeben eines Ausgangssignals, wobei es sich bei dem Ausgangsanschluss um einen Verbindungspunkt handelt, an dem ein Drain des zweiten p-Kanal-FET, ein Drain des vierten p-Kanal-FET und ein Drain des ersten n-Kanal-FET miteinander verbunden sind, wobei eine erste Spannung an eine Source des ersten p-Kanal-FET angelegt wird, eine zweite Spannung, die niedriger als die erste Spannung ist, an eine Source des dritten p-Kanal-FET angelegt wird, eine dritte Spannung, die niedriger als die erste Spannung und die zweite Spannung ist, an eine Source des zweiten n-Kanal-FET angelegt wird, und entweder die erste Spannung, die zweite Spannung oder die dritte Spannung von dem Ausgangsanschluss ausgegeben wird, und zwar beruhend auf Eingangssignalen, die in die entsprechenden Gates des ersten p-Kanal-FET, des dritten p-Kanal-FET, des vierten p-Kanal-FET und des zweiten n-Kanal-FET eingegeben werden.
Ein ferroelektrischer Direktzugriffsspeicher (FeRAM), beinhaltend: eine Vielzahl von in einem Array angeordneten Speichern, wobei jeder der Speicher mindestens einen Zugriffs-Feldeffekttransistor (FET) und einen Film aus ferroelektrischem Material aufweist; und einen Treiber zum Ansteuern der Speicher, wobei der Treiber mit jedem Gate der entsprechenden Speicher verbunden ist und der Treiber Folgendes beinhaltet: einen ersten p-Kanal-Feldeffekttransistor (FET) und einen zweiten p-Kanal-FET, die in Reihe geschaltet sind; einen dritten p-Kanal-FET und einen vierten p-Kanal-FET, die in Reihe geschaltet sind; einen ersten n-Kanal-FET und einen zweiten n-Kanal-FET, die in Reihe geschaltet sind; und einen Ausgangsanschluss zum Ausgeben eines Ausgangssignals, wobei es sich bei dem Ausgangsanschluss um einen Verbindungspunkt handelt, an dem ein Drain des zweiten p-Kanal-FET, ein Drain des vierten p-Kanal-FET und ein Drain des ersten n-Kanal-FET miteinander verbunden sind, wobei eine erste Spannung an eine Source des ersten p-Kanal-FET angelegt wird, eine zweite Spannung, die niedriger als die erste Spannung ist, an eine Source des dritten p-Kanal-FET angelegt wird, eine dritte Spannung, die niedriger als die erste Spannung und die zweite Spannung ist, an eine Source des zweiten n-Kanal-FET angelegt wird, und entweder die erste Spannung, die zweite Spannung oder die dritte Spannung von dem Ausgangsanschluss ausgegeben wird, und zwar beruhend auf Eingangssignalen, die in die entsprechenden Gates des ersten p-Kanal-FET, des dritten p-Kanal-FET, des vierten p-Kanal-FET und des zweiten n-Kanal-FET eingegeben werden.
Gemäß einer anderen Ausführungsform der vorliegenden Offenbarung kann ein magnetoresistiver Direktzugriffsspeicher (MRAM) eine Vielzahl von in einem Array angeordneten Speichern beinhalten, wobei jeder der Speicher mindestens einen Zugriffs-Feldeffekttransistor (FET) und einen magnetischen Tunnelwiderstandsfilm aufweist; und einen Treiber zum Ansteuern der Speicher, wobei der Treiber mit jedem Gate der entsprechenden Speicher verbunden ist und der Treiber Folgendes beinhaltet: einen ersten p-Kanal-Feldeffekttransistor (FET) und einen zweiten p-Kanal-FET, die in Reihe geschaltet sind; einen dritten p-Kanal-FET und einen vierten p-Kanal-FET, die in Reihe geschaltet sind; einen ersten n-Kanal-FET und einen zweiten n-Kanal-FET, die in Reihe geschaltet sind; und einen Ausgangsanschluss zum Ausgeben eines Ausgangssignals, wobei es sich bei dem Ausgangsanschluss um einen Verbindungspunkt handelt, an dem ein Drain des zweiten p-Kanal-FET, ein Drain des vierten p-Kanal-FET und ein Drain des ersten n-Kanal-FET miteinander verbunden sind, wobei eine erste Spannung an eine Source des ersten p-Kanal-FET angelegt wird, eine zweite Spannung, die niedriger als die erste Spannung ist, an eine Source des dritten p-Kanal-FET angelegt wird, eine dritte Spannung, die niedriger als die erste Spannung und die zweite Spannung ist, an eine Source des zweiten n-Kanal-FET angelegt wird, und entweder die erste Spannung, die zweite Spannung oder die dritte Spannung von dem Ausgangsanschluss ausgegeben wird, und zwar beruhend auf Eingangssignalen, die in die entsprechenden Gates des ersten p-Kanal-FET, des dritten p-Kanal-FET, des vierten p-Kanal-FET und des zweiten n-Kanal-FET eingegeben werden.
Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Erfindung wurden zum Zwecke der Veranschaulichung aufgeführt, sollen jedoch nicht gesamthaft stehen für bzw. begrenzt sein auf die offenbarten Ausführungsformen. Für Fachleute werden viele Abänderungen und Abweichungen ersichtlich sein, ohne von dem Umfang der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde gewählt, um die Grundgedanken der Ausführungsformen, die praktische Anwendung oder technische Verbesserung gegenüber auf dem Markt vorgefundenen Technologien bestmöglich zu erläutern oder um es anderen Fachleuten zu ermöglichen, die hierin offenbarten Ausführungsformen zu verstehen.

Claims

Verfahren, aufweisend: Anlegen einer ersten Spannung an eine Source eines ersten p-Kanal-Feldeffekttransistors (FET), wobei der erste p-Kanal-FET mit einem zweiten p-Kanal-FET in Reihe geschaltet ist; Anlegen einer zweiten Spannung an eine Source eines dritten p-Kanal-FET, wobei die zweite Spannung niedriger als die erste Spannung ist, wobei der dritte p-Kanal-FET mit einem vierten p-Kanal-FET in Reihe geschaltet ist; Anlegen einer dritten Spannung an eine Source eines zweiten n-Kanal-FET, wobei die dritte Spannung niedriger als die erste Spannung und die zweite Spannung ist, wobei der zweite n-Kanal-FET mit einem ersten n-Kanal-FET in Reihe geschaltet ist, wobei ein Drain des zweiten p-Kanal-FET, ein Drain des vierten p-Kanal-FET und ein Drain des ersten n-Kanal-FET an einem Verbindungspunkt miteinander verbunden sind, wobei der Verbindungspunkt einen Ausgangsanschluss zum Ausgeben eines Ausgangssignals aufweist; und Ausgeben entweder der ersten Spannung, der zweiten Spannung oder der dritten Spannung von dem Ausgangsanschluss beruhend auf Eingangssignalen, die in entsprechende Gates des ersten p-Kanal-FET, des dritten p-Kanal-FET, des vierten p-Kanal-FET und des zweiten n-Kanal-FET eingegeben werden.
Verfahren nach Anspruch 1, darüber hinaus aufweisend: ständiges Anlegen einer Spannung, die gleich groß wie oder niedriger als eine Differenzspannung zwischen der zweiten Spannung und der dritten Spannung ist, an das entsprechende Gate-Source und das entsprechende Gate-Drain des ersten p-Kanal-FET, des zweiten p-Kanal-FET, des dritten p-Kanal-FET, des vierten p-Kanal-FET, des ersten n-Kanal-FET und des zweiten n-Kanal-FET.
Verfahren nach Anspruch 2, wobei es sich bei dem zweiten p-Kanal-FET, dem vierten p-Kanal-FET und dem ersten n-Kanal-FET um Kaskodeneinheiten zum Verhindern, dass die angelegte Spannung ständig eine Differenzspannung zwischen der zweiten Spannung und der dritten Spannung überschreitet, handelt.
Verfahren nach Anspruch 1, darüber hinaus aufweisend: Anlegen einer festen Spannung an ein Gate des zweiten p-Kanal-FET bzw. ein Gate des ersten n-Kanal-FET.
Verfahren nach Anspruch 1, wobei beruhend darauf, dass die erste Spannung von dem Ausgangsanschluss ausgegeben wird, der erste p-Kanal-FET auf EIN gesetzt wird; der dritte p-Kanal-FET auf EIN gesetzt wird; der vierte p-Kanal-FET auf EIN gesetzt wird; und der zweite n-Kanal-FET auf AUS gesetzt wird.
Verfahren nach Anspruch 1, wobei beruhend darauf, dass die zweite Spannung von dem Ausgangsanschluss ausgegeben wird, der erste p-Kanal-FET auf AUS gesetzt wird; der dritte p-Kanal-FET auf EIN gesetzt wird; der vierte p-Kanal-FET auf EIN gesetzt wird; und der zweite n-Kanal-FET auf AUS gesetzt wird.
Verfahren nach Anspruch 1, wobei beruhend darauf, dass die dritte Spannung von dem Ausgangsanschluss ausgegeben wird, der erste p-Kanal-FET auf AUS gesetzt wird; der dritte p-Kanal-FET auf AUS gesetzt wird; der vierte p-Kanal-FET auf AUS gesetzt wird; und der zweite n-Kanal-FET auf EIN gesetzt wird.
Treiber, aufweisend: einen ersten p-Kanal-Feldeffekttransistor (FET) und einen zweiten p-Kanal-FET, die in Reihe geschaltet sind; einen dritten p-Kanal-FET und einen vierten p-Kanal-FET, die in Reihe geschaltet sind; einen ersten n-Kanal-FET und einen zweiten n-Kanal-FET, die in Reihe geschaltet sind; und einen Ausgangsanschluss zum Ausgeben eines Ausgangssignals, wobei es sich bei dem Ausgangsanschluss um einen Verbindungspunkt handelt, an dem ein Drain des zweiten p-Kanal-FET, ein Drain des vierten p-Kanal-FET und ein Drain des ersten n-Kanal-FET miteinander verbunden sind, wobei eine erste Spannung an eine Source des ersten p-Kanal-FET angelegt wird, eine zweite Spannung, die niedriger als die erste Spannung ist, an eine Source des dritten p-Kanal-FET angelegt wird, eine dritte Spannung, die niedriger als die erste Spannung und die zweite Spannung ist, an eine Source des zweiten n-Kanal-FET angelegt wird, und entweder die erste Spannung, die zweite Spannung oder die dritte Spannung von dem Ausgangsanschluss beruhend auf Eingangssignalen ausgegeben wird, die in entsprechende Gates des ersten p-Kanal-FET, des dritten p-Kanal-FET, des vierten p-Kanal-FET und des zweiten n-Kanal-FET eingegeben werden.
Treiber nach Anspruch 8, wobei eine Spannung, die gleich groß wie oder niedriger als eine Differenzspannung zwischen der zweiten Spannung und der dritten Spannung ist, ständig an das entsprechende Gate-Source und das entsprechende Gate-Drain des ersten p-Kanal-FET, des zweiten p-Kanal-FET, des dritten p-Kanal-FET, des vierten p-Kanal-FET, des ersten n-Kanal-FET und des zweiten n-Kanal-FET angelegt wird.
Treiber nach Anspruch 9, wobei es sich bei dem zweiten p-Kanal-FET, dem vierten p-Kanal-FET und dem ersten n-Kanal-FET um Kaskodeneinheiten zum Verhindern, dass die angelegte Spannung ständig die Differenzspannung zwischen der zweiten Spannung und der dritten Spannung überschreitet, handelt.
Treiber nach Anspruch 8, wobei an ein Gate des zweiten p-Kanal-FET bzw. ein Gate des ersten n-Kanal-FET eine feste Spannung angelegt wird.
Treiber nach Anspruch 8, wobei der erste p-Kanal-FET auf EIN gesetzt ist, der dritte p-Kanal-FET auf EIN gesetzt ist, der vierte p-Kanal-FET auf EIN gesetzt ist und der zweite n-Kanal-FET auf AUS gesetzt ist, und zwar beruhend darauf, dass die erste Spannung von dem Ausgangsanschluss ausgegeben wird.
Treiber nach Anspruch 8, wobei der erste p-Kanal-FET auf AUS gesetzt ist, der dritte p-Kanal-FET auf EIN gesetzt ist, der vierte p-Kanal-FET auf EIN gesetzt ist und der zweite n-Kanal-FET auf AUS gesetzt ist, und zwar beruhend darauf, dass die zweite Spannung von dem Ausgangsanschluss ausgegeben wird.
Treiber nach Anspruch 8, wobei der erste p-Kanal-FET auf AUS gesetzt ist, der dritte p-Kanal-FET auf AUS gesetzt ist, der vierte p-Kanal auf AUS gesetzt ist und der zweite n-Kanal-FET auf EIN gesetzt ist, und zwar beruhend darauf, dass die dritte Spannung von dem Ausgangsanschluss ausgegeben wird.
Speichereinheit, aufweisend: eine Vielzahl von Speichern, die in der Speichereinheit angeordnet sind, wobei die Speichereinheit einen dynamischen Direktzugriffsspeicher (DRAM) aufweist und jeder Speicher in der Vielzahl von Speichern mindestens einen Zugriffs-Feldeffekttransistor (FET) und einen Speicherkondensator aufweist; und einen Treiber zum Ansteuern der Vielzahl von Speichern, wobei der Treiber mit einem Gate jedes Speichers in der Vielzahl von Speichern verbunden ist, wobei der Treiber aufweist: einen ersten p-Kanal-Feldeffekttransistor (FET) und einen zweiten p-Kanal-FET, die in Reihe geschaltet sind; einen dritten p-Kanal-FET und einen vierten p-Kanal-FET, die in Reihe geschaltet sind; einen ersten n-Kanal-FET und einen zweiten n-Kanal-FET, die in Reihe geschaltet sind; und einen Ausgangsanschluss zum Ausgeben eines Ausgangssignals, wobei es sich bei dem Ausgangsanschluss um einen Verbindungspunkt handelt, an dem ein Drain des zweiten p-Kanal-FET, ein Drain des vierten p-Kanal-FET und ein Drain des ersten n-Kanal-FET miteinander verbunden sind, wobei eine erste Spannung an eine Source des ersten p-Kanal-FET angelegt wird, eine zweite Spannung, die niedriger als die erste Spannung ist, an eine Source des dritten p-Kanal-FET angelegt wird, eine dritte Spannung, die niedriger als die erste Spannung und die zweite Spannung ist, an eine Source des zweiten n-Kanal-FET angelegt wird, und entweder die erste Spannung, die zweite Spannung oder die dritte Spannung von dem Ausgangsanschluss beruhend auf Eingangssignalen ausgegeben wird, die in entsprechende Gates des ersten p-Kanal-FET, des dritten p-Kanal-FET, des vierten p-Kanal-FET und des zweiten n-Kanal-FET eingegeben werden.
Speichereinheit nach Anspruch 15, darüber hinaus aufweisend: eine Vielzahl von Speichern, die in einem Flash-Speicher angeordnet sind, wobei jeder Speicher in der Vielzahl von Speichern mindestens einen Zugriffs-Feldeffekttransistor (FET) aufweist, der mit einem potentialfreien Gate versehen ist.
Speichereinheit nach Anspruch 15, darüber hinaus aufweisend: eine Vielzahl von Speichern, die in einem ferroelektrischen Direktzugriffsspeicher (FeRAM) angeordnet sind, wobei jeder Speicher in der Vielzahl von Speichern mindestens einen Zugriffs-Feldeffekttransistor (FET) und einen Film aus ferroelektrischem Material aufweist.
Speichereinheit nach Anspruch 15, darüber hinaus aufweisend: eine Vielzahl von Speichern, die in einem magnetoresistiven Direktzugriffsspeicher (MRAM) angeordnet sind, wobei jeder Speicher in der Vielzahl von Speichern mindestens einen Zugriffs-Feldeffekttransistor (FET) und einen magnetischen Tunnelwiderstandsfilm aufweist.
Speichereinheit nach Anspruch 15, darüber hinaus aufweisend: eine Vielzahl von Speichern, die in einem Phasenwechselspeicher (PCM) angeordnet sind, wobei jeder Speicher in der Vielzahl von Speichern mindestens einen Zugriffs-Feldeffekttransistor (FET) und einen Phasenwechselfilm aufweist.
Speichereinheit nach Anspruch 15, darüber hinaus aufweisend: eine Vielzahl von Speichern, die in einem resistiven Direktzugriffsspeicher (RRAM) angeordnet sind, wobei jeder Speicher in der Vielzahl von Speichern mindestens einen Zugriffs-Feldeffekttransistor (FET) und ein stark wechselwirkendes Elektronensystem-Material aufweist.