DE102005049049B3

DE102005049049B3 - Nichtflüchtiger Halbleiterspeicher und Verfahren zum Lesen einer Speicherzelle

Info

Publication number: DE102005049049B3
Application number: DE102005049049A
Authority: DE
Inventors: Giacomo Curatolo; Carlo Borromeo
Original assignee: Qimonda Flash GmbH
Current assignee: Qimonda Flash GmbH
Priority date: 2005-08-09
Filing date: 2005-10-13
Publication date: 2007-03-29
Anticipated expiration: 2025-10-14
Also published as: US20070035992A1; US7233514B2

Abstract

Verfahren zum Lesen einer Speicherzelle (MC), wobei die Speicherzelle (MC) zwei Source/Drain-Gebiete (SD) und ein Gate (G) umfasst. Die Source/Drain-Gebiete (SD) sind jeweils mit einer jeweiligen lokalen Bitleitung (LB) verbunden. Eines der Source/Drain-Gebiete (SD) einer Nachbarspeicherzelle (NC) ist mit einer der lokalen Bitleitungen (LB) verbunden. Das andere Source/Drain-Gebiet (SD) der Nachbarzelle (NC) ist mit einer anderen lokalen Bitleitung (LB) verbunden. Das Verfahren umfasst die Schritte DOLLAR A - des Verbindens der lokalen Bitleitung (LB), die das Source/Drain-Gebiet (SD) der Speicherzelle (MC) und das Source/Drain-Gebiet (SD) der Nachbarzelle (NC) verbindet, mit einer ersten globalen Bitleitung (GB1), DOLLAR A - des Verbindens der lokalen Bitleitung (LB), die das andere Source/Drain-Gebiet (SD) der Speicherzelle (MC) verbindet, mit einer zweiten globalen Bitleitung (GB2), DOLLAR A - des Verbindens der lokalen Bitleitung (LB), die das andere Source/Drain-Gebiet (SD) der Nachbarspeicherzelle (NC) verbindet, mit einer aus einer Vielzahl von Versorgungsschienen (LP), DOLLAR A - des Anlegens eines Gate-Potentials an das Gate (G) der Speicherzelle (MC), DOLLAR A - des Anlegens eines Potentials an die erste globale Bitleitung (GB1), DOLLAR A - des Anlegens eines anderen Potentials an die zweite globale Bitleitung (GB2), und DOLLAR A - des Messens des Stroms, der durch die erste globale Bitleitung (GB1) fließt.

Description

Die vorliegende Erfindung betrifft einen nichtflüchtigen Halbleiterspeicher und ein Verfahren zum Lesen einer Speicherzelle in einem derartigen Speicher, so dass der Nachbareffekt minimiert wird.

1 zeigt einen Ausschnitt aus einem Halbleiterspeicher mit Speicherzellen MC, die in einem so genannten „virtuellen Ground-Array" angeordnet sind. Die Gates G von Speicherzellen MC, die entlang Zeilen angeordnet sind, sind durch jeweilige Wortleitungen WL verbunden. Die Source/-Drain-Gebiete SD von Speicherzellen MC, die entlang Spalten angeordnet sind, sind durch jeweilige lokale Bitleitungen LB verbunden, wobei jede lokale Bitleitung LB von Speicherzellen MC, die in zwei benachbarten Spalten des Array liegen, gemeinsam benutzt wird, um die erforderliche Chipfläche zu verringern. Jede lokale Bitleitung LB ist mit einer Gesamtzahl von 512 Speicherzellen MC verbunden, während jede Wortleitung WL mit den Gates G von 512 Speicherzellen MC verbunden ist. Die Speicherzellen MC sind nichtflüchtig NROM- (nitride read-only memory) Zellen. NROM-Zellen können zwei Bit pro Zelle in einer Nitridschicht speichern. Die Fähigkeit, zwei Bit pro Zelle zu speichern, ist in der schematischen Darstellung jeder Speicherzelle MC mit zwei „x" angegeben. Die Kombination von NROM-Zellen mit virtuellen Ground-Arrays erlaubt die Realisierung von Speichern mit hoher Speicherdichte und ist zum Beispiel aus der Offenlegungsschrift US 2001/0021126 A1 bekannt.

Um Speicherzellen MC zum Lesen auszuwählen, kann jede lokale Bitleitung LB mithilfe eines jeweiligen Schaltelements S1 mit einer der globalen Bitleitungen GB verbunden werden. Die globalen Bitleitungen GB sind mit nicht gezeigten Spalten-Dekodierern und die Wortleitungen WL mit nicht gezeigten Zeilen-Dekodierern verbunden. Potentiale, die an die vom Spalten-Dekodierer ausgewählte globale Bitleitung GB und an die vom Zeilen-Dekodierer ausgewählte Wortleitung WL angelegt werden, werden dann an die Source/Drain-Gebiete SD und das Gate G der zu lesenden Speicherzelle MC weitergeleitet. Der in der Speicherzelle MC gespeichert Zustand kann durch Messen des Stroms, der durch die Speicherzelle MC fließt, mit einem Leseverstärker bestimmt werden.

Zum Minimieren der für den Halbleiterspeicher erforderlichen Chipfläche sind die lokalen Bitleitungen LB abwechselnd mit oberen und unteren globalen Bitleitungen GB verbunden, wobei jeweils sechs lokale Bitleitungen LB mit jeder globalen Bitleitung verbindbar sind. Für die spätere Bezugsnahme ist eine Schalteinheit SU gezeigt, die Schaltelemente S1, ein Teil einer globalen Bitleitung GB und Teile von lokalen Bitleitungen LB umfasst.

2 zeigt ein Layout einer Schalteinheit SU. Sechs lokale Bitleitungen LB sind durch lokale Bitleitungskontakte CL mit Diffusionszonen in einem Halbleitersubstrat SB verbunden. Ferner ist eine globale Bitleitung GB gezeigt, die durch globale Bitleitungskontakte CG mit weiteren Diffusionszonen in dem Halbleitersubstrat SB verbunden ist. Zwischen jedem lokalen Bitleitungskontakt CL und dem globalen Bitleitungskontakt CG, der dem jeweiligen lokalen Bitleitungskontakt CL am nächsten ist, sind globale Bitleitungsauswahlleitungen SG angeordnet.

Jede Kombination aus einem lokalen Bitleitungskontakt CL, seinem nächstliegenden globalen Bitleitungskontakt CG und der globalen Bitleitungsauswahlleitung SG zwischen diesen beiden Kontakten bildet einen Transistor. Das Gate dieses Transistors ist mit dem globalen Bitleitungskontakt CL verbunden und die Source/Drain-Gebiete des Transistors sind über den lokalen Bitleitungskontakt CL bzw. den globalen Bitleitungskontakt CG verbunden. Wenn ein Potential, das größer als das Schwellenpotential dieses Transistors ist, an die globale Bitleitungsauswahlleitung SG angelegt wird, so wird die lokale Bitleitung LB, die mit dem lokalen Bitleitungskontakt CL verbunden ist, mit der globalen Bitleitung GB verbunden, die mit dem globalen Bitleitungskontakt GC verbunden ist. Der Transistor ist daher eine Implementierung der in 1 gezeigten Schaltelemente S1. Da er zum Auswählen einer Bitleitung benutzt wird, ist er allgemein als Auswahltransistor bekannt.

Die zum Herstellen des Halbleiterspeichers eingesetzte Technologie bestimmt den kleinsten Pitch, d.h. den kleinsten Abstand zwischen Leitungen, der möglich ist. Die Größe der Speicherzellen MC bestimmt den Pitch des Layouts, und da jede Speicherzelle MC direkt mit den jeweiligen lokalen Bitleitungen LB verbunden wird, ist dieser Pitch außerdem der Pitch für die lokalen Bitleitungen LB.

Da lokale Bitleitungen LB zu klein und zu hochohmig sind können sie nicht direkt mit einem Leseverstärker verbunden werden. Aus diesem Grund wird eine weitere Metallisierungsschicht mit globalen Bitleitungen GB eingeführt. Die globalen Bitleitungen GB sind dicke Metallschichten mit niedrigem Widerstand und werden zum Verbinden der lokalen Bitleitungen LB mit dem Leseverstärker eingesetzt. wegen des größeren Pitchs der globalen Bitleitungen GB ist es jedoch nicht möglich, alle lokalen Bitleitungen LB mit separaten globalen Bitleitungen GB zu verbinden. Stattdessen müssen sich jeweils sechs lokale Bitleitungen LB eine der globalen Bitleitungen GB teilen, so dass es nicht möglich ist, jede der lokalen Bitleitungen LB individuell anzusteuern, ohne komplizierte Architekturen oder Dekodierungsmechanismen zu benutzen.

3 dient der Illustration eines Effekts, der als „Nachbareffekt" bekannt ist und der auftritt, wenn zwei Speicherzellen, die durch dieselbe Wortleitung WL verbunden sind, eine lokale Bitleitung LB gemeinsam benutzen. Aus Gründen der Übersichtlichkeit ist nur eine Zeile mit drei Speicherzellen gezeigt. Es ist jedoch offensichtlich, dass die Zellen nach links und rechts sowie nach oben und unten erweitert sein können, wie in 1 gezeigt. Neben den Elementen, die bereits in Verbindung mit 1 beschrieben wurden, ist ein Leseverstärker SA gezeigt, der mit der ersten globalen Bitleitung GB1 und der zweiten globalen Bitleitung GB2 verbunden ist.

In 3 wird die Speicherzelle MC durch Schließen des Schaltelements S1 der lokalen Bitleitungen LB, die Source S und Drain D der Speicherzelle MC verbinden, zum Lesen ausgewählt. Diese lokalen Bitleitungen LB sind dadurch mit der ersten globalen Bitleitung GB1 bzw. der zweiten globalen Bitleitung GB2 verbunden. Die lokalen Bitleitungen LB der Nachbarspeicherzelle NC und der weiteren Speicherzelle FC, die nicht gemeinsam mit der Speicherzelle MC benutzt werden, sind nicht mit den globalen Bitleitungen GB1 und GB2 verbunden. Ein Strom IS fließt durch die Speicherzelle MC, wenn geeignete Potentiale VS und VD an die erste globale Bitleitung GB1 bzw. die zweite globale Bitleitung GB2 angelegt werden. Eine gelöschte Speicherzelle MC ermöglicht das Fließen eines höheren Stroms IS als eine programmierte Zelle, so dass der Zustand, der in der Speicherzelle MC gespeichert ist, durch Messen des Stroms IS, der durch sie fließt, bestimmt werden kann.

Idealerweise ist der Strom IM, der in den Leseverstärker SA fließt, gleich dem Strom IS, der durch die Speicherzelle MC fließt. Wenn jedoch eine Nachbarzelle NC mit derselben lokalen Bitleitung LB wie die Speicherzelle MC verbunden ist, fließt etwas von dem Strom IS, der durch die Speicherzelle MC fließt, durch die Nachbarspeicherzelle NC ab. Dieser Leckstrom IN hängt von dem Zustand ab, der in der Nachbarzelle NC gespeichert ist, und kann sogar dann fließen, wenn kein Potential am Gate der Nachbarzelle NC anliegt. Strom kann daher durch alle Speicherzellen fließen, die mit derselben lokalen Bitleitung LB verbunden sind, so dass der Gesamtleckstrom 10 bis 30 % des Stroms IS betragen kann, der durch die Speicherzelle MC fließt.

In 3 soll der Strom IS, der aus der Source S der Speicherzelle MC fließt, gemessen werden. Dies wird als Messen auf der Source-Seite (source side sensing) bezeichnet. Es ist auch möglich, den Strom ID zu messen, der aus dem Drain D der Speicherzelle MC fließt. Dies ist als Messen auf der Drain-Seite (drain side sensing) bekannt, und der in die zweite globale Bitleitung GB2 fließende Strom wird gemessen. Wenn ein Strom IF durch die nächste Speicherzelle FC fließt, kommt es beim Messen auf der Drain-Seite ebenfalls zu einem Leckstrom, wodurch die Strommessung verfälscht wird.

Infolge des Leckstroms durch den Nachbareffekts ist der Strom IM, der im Leseverstärker SA gemessen ist, geringer als der Strom IS oder ID, der durch die Speicherzelle MC fließt. Wenn der Leckstrom groß genug ist, kann der gemessene Strom IM so weit vermindert sein, dass eine programmierte Speicherzelle MC irrtümlicherweise als eine gelöschte Speicherzelle gelesen wird. Dies führt zu einem Lesefehler des Speichers, da Daten nicht richtig ausgelesen werden. Es besteht daher Bedarf, den Leckstrom aufgrund des Nachbareffekts weitestmöglich zu reduzieren.

Im Stand der Technik wird das durch den Nachbareffekt verursachte Problem durch Laden bzw. Entladen der lokalen Bitleitungen LB und der globalen Bitleitung GB vor jedem Lesevorgang teilweise gelöst.

Beim Messen auf der Source-Seite werden alle Bitleitungen, globale sowie lokale, auf denselben Wert wie das Potential VS, das an die erste globale Bitleitung GB1 zum Lesen angelegt wird und typischerweise 0 V beträgt, vorentladen. Infolgedessen ist die Spannung zwischen Source und Drain der Nachbarzellen ungefähr null, so dass kein Strom durch die Nachbarzellen fließt. Beim Messen auf der Drain-Seite werden alle Bitleitungen, globale sowie lokale, auf denselben Wert wie das Potential VD, das an die zweite globale Bitleitung GH2 zum Lesen angelegt wird und typischerweise das Versorgungspotential ist, vorgeladen. Nach dem Vorladen oder Vorentladen werden die Schaltelemente S1 von lokalen Bitleitungen LB von Speicherzellen MC, die nicht gelesen werden, geöffnet.

Beim Lesen der Speicherzelle MC kommt es jedoch abhängig vom in der Speicherzelle MC gespeicherten Zustand zu Spannungsabfällen von 100 mV bis 300 mV, so dass die Nachbarzellen ebenfalls eine Potentialdifferenz in der gleichen Größenordnung zwischen Source und Drain aufweisen. Infolgedessen fließt nach wie vor ein kleiner Leckstrom. Werden die Strukturgrößen verkleinert, so erhöht sich der Widerstand des Strompfads für den Strom IS und es treten größere Spannungsabfälle auf, die zu größeren Leckströmen führen. Die Lösung mittels Vorlade-/Vorentladen aus dem Stand der Technik kann daher das Problem des Nachbareffekts nicht vollständig lösen.

Abgesehen davon, dass die Lade-/Entladevorgänge das Problem der Leckströme nicht vollständig lösen, erhöhen sie den Stromverbrauch des Halbleiterspeichers, da alle globalen und lokalen Bitleitungen geladen oder entladen werden müssen. Ein weiterer Nachteil ist, dass die zum Lesen der Speicherzellen erforderlich Zeit verlängert wird, da der Lade-/Entladevorgang vor jedem Lesevorgang durchgeführt wird, was aufgrund der daran beteiligten RC-Zeitkonstanten eine gewisse Zeit benötigt.

Aus dem Stand der Technik ist außerdem bekannt, weitere globale Bitleitungen GB, die auf verschiedenen Potentialen liegen, mit den Nachbarzellen zu verbinden, um den Nachbareffekt zu reduzieren. Es ist jedoch schwierig, vorgespannte Potentiale bereitzustellen, und gewöhnlich erfordern diese Lösungen komplizierte Interleave-Architekturen, bei denen die Chipfläche stark zunimmt, um die Potentiale der lokalen Bitleitungen LB unabhängig voneinander steuern zu können. Zudem müssen die globalen Bitleitungen GB weiterhin vor jedem Lesevorgang geladen und entladen werden, wodurch sich der Stromverbrauch des Speichers erhöht.

Der Erfindung liegt daher die Aufgabe zugrunde, ein verbessertes Verfahren zum Reduzieren der Leckströme aufgrund des Nachbareffekts bereitzustellen. Weiter soll der Stromverbrauch und die Chipfläche, die zum Reduzieren des Nachbareffekts erforderlich ist, reduziert werden. Außerdem sollen die Potentiale der lokalen Bitleitungen unabhängig voneinander steuerbar sein.

Die Aufgabe wird durch ein Verfahren zum Lesen einer Speicherzelle gelöst. Die Speicherzelle umfasst typischerweise zwei Source/Drain-Gebiete und ein Gate. Die Source/Drain-Gebiete sind jeweils mit einer jeweiligen lokalen Bitleitung verbunden. Eines der Source/Drain-Gebiete einer Nachbarspeicherzelle ist mit einer der lokalen Bitleitungen verbunden und das andere Source/Drain-Gebiet der Nachbarzelle ist mit einer anderen lokalen Bitleitung verbunden. Die lokale Bitleitung, die das Source/Drain-Gebiet der Speicherzelle und das Source/Drain-Gebiet der Nachbarzelle verbindet, wird mit einer ersten globalen Bitleitung verbunden. Die lokale Bitleitung, die das andere Source/Drain-Gebiet der Speicherzelle verbindet, wird mit einer zweiten globalen Bitleitung verbunden. Die lokale Bitleitung, die das andere Source/Drain-Gebiet der Nachbarspeicherzelle verbindet, wird mit einer von mehreren lokalen Versorgungsschienen verbunden. Ein Gate-Potential wird an das Gate der Speicherzelle angelegt. Ein Potential wird an die erste lokale Bitleitung angelegt, und ein anderes Potential wird an die zweite globale Bitleitung angelegt. Der Strom, der durch die erste globale Bitleitung fließt, wird gemessen.

Im Gegensatz zum Stand der Technik ist die lokale Bitleitung der Nachbarzelle, die nicht mit der auszulesenden Speicherzelle gemeinsam genutzt wird, mit einer lokalen Versorgungsschiene verbunden. Das Potential der lokalen Versorgungsschiene wird so gewählt, dass die Spannung zwischen Source und Drain der Nachbarzelle reduziert ist, wodurch sich der Nachbareffekt reduziert. Vorteilhaft beim Einsatz von lokalen Versorgungsschienen zum Steuern der Potentiale der lokalen Bitleitungen ist, dass weder kompliziertes Dekodieren zum Auswählen der lokalen Bitleitungen noch eine Vielzahl von globalen Bitleitungen erforderlich sind.

In einer vorteilhaften Ausführung wird das Potential der lokalen Versorgungsschiene auf einem festen Niveau gehalten. Im Gegensatz zum Stand der Technik ist dadurch kein Laden oder Entladen erforderlich, wodurch der Stromverbrauch und die zum Lesen einer Speicherzelle erforderliche Zeit reduziert werden.

In einer vorteilhaften Ausführung basiert das Potential der lokalen Versorgungsschiene auf dem Potential, das an die erste globale Bitleitung angelegt ist. Dadurch, dass das Potential der lokalen Versorgungsschiene so gewählt wird, dass es dem an die erste globale Bitleitung angelegtem Potential entspricht, kann die Spannung zwischen Source und Drain der Nachbarspeicherzellen auf nahezu null reduziert werden, so dass der Leckstrom reduziert wird.

In einer vorteilhaften Ausführung sind weitere Speicherzellen und weitere lokale Bitleitungen derartig mit der Speicherzelle und der Nachbarzelle verbunden, dass ein virtuelles Ground-Array gebildet wird, wobei die weitere Speicherzelle, deren eines Source/Drain-Gebiet mit derselben lokalen Bitleitung wie die Speicherzelle verbunden ist, eine andere lokale Bitleitung aufweist, die ihr anderes Source/Drain-Gebiet mit einer lokalen Versorgungsschiene verbindet. Durch Verbinden der anderen lokalen Bitleitung der weiteren Speicherzelle mit der lokalen Versorgungsschiene wird der Leckstrom, der durch die weitere Speicherzelle fließt, reduziert, so dass auch der Nachbareffekt reduziert wird. Virtuelle Ground-Array besitzen den Vorteil, dass eine große Anzahl von Speicherzellen auf Platz sparende Art und Weise miteinander verbunden werden können.

In einer vorteilhaften Ausführung sind alle lokalen Bitleitungen mit Ausnahme der lokalen Bitleitungen, die bereits mit der ersten globalen Bitleitung und der zweiten globalen Bitleitung verbunden sind, mit einer Versorgungsschiene aus der Vielzahl von Versorgungsschienen verbunden. Durch das Verbinden all der lokalen Bitleitungen von Speicherzellen, die nicht gelesen werden sollen, mit einer der lokalen Versorgungsschienen wird der Leckstrom weiter reduziert. Leckstrom kann nämlich nicht nur durch die Zellen in unmittelbarer Nachbarschaft der zu lesenden Speicherzelle fließen, sondern außerdem von einer Nachbarzelle zur nächsten oder durch Speicherzellen, welche mit denselben Bitleitungen wie die zu lesende Speicherzelle verbunden sind, sich jedoch in anderen Zeilen als diese befinden.

Weiter stellt die Erfindungen zur Lösung der Aufgabe einen nichtflüchtigen Halbleiterspeicher bereit, der eine Vielzahl von Speicherzellen, welche mit einer Vielzahl von lokalen Bitleitungen als virtuelles Ground-Array verbunden sind, eine Vielzahl von globale Bitleitungen, eine Vielzahl von ersten Schaltelementen zum Verbinden jeder der lokalen Bitleitungen mit einer der globalen Bitleitungen, eine Vielzahl von lokalen Versorgungsschienen, eine Vielzahl von zweiten Schaltelementen zum Verbinden der lokalen Bitleitungen mit einer der lokalen Versorgungsschienen und eine Steuereinheit zum Ansteuern der ersten Schaltelemente und der zweiten Schaltelemente umfasst.

Durch Verbinden der lokalen Bitleitungen von Nachbarzellen, die nicht gemeinsam mit der zu lesenden Speicherzelle benutzt werden, mit einer der Versorgungsschienen kann der Nachbareffekt reduziert werden.

In einer vorteilhaften Ausführung lassen sind die ersten Schaltelemente und die zweiten Schaltelemente unabhängig voneinander betreiben. Der Halbleiterspeicher kann dadurch auf flexiblere Art und Weise betrieben werden als im Stand der Technik, bei dem spezielle Dekodierer benötigt werden oder unterschiedliche Potentiale an mehrere globale Bitleitungen angelegt werden. Die lokalen Versorgungsschienen können dadurch sogar zum Bereitstellen von Lesepotentialen benutzt werden, wobei die zweiten Schaltelemente die Funktion von Auswahltransistoren übernehmen. Auf diese Weise kann ein lokaler Bitleitungstreiber implementiert werden, der die globale Bitleitung umgeht. Dies hat eine sehr hohe Leseleistung zur Folge, da anstelle des Ladens oder Entladens von globalen Bitleitungen nur lokale Bitleitungen mit geringerer Kapazität geladen oder entladen werden müssen und der Strompfad zum Laden derselben sehr niederohmig ist.

In einer vorteilhaften Ausführung steuert die Steuereinheit die ersten Schaltelemente und die zweiten Schaltelemente so an, dass jede der lokalen Bitleitungen entweder mit einer der globalen Bitleitungen oder einer der lokalen Versorgungsschienen verbunden ist oder weder mit einer globalen Bitleitung noch mit einer lokalen Versorgungsschiene verbunden ist. Auf diese Art und Weise kann der Nachbareffekt reduziert werden, und es kann kein Kurzschluss dadurch entstehen, dass eine lokale Bitleitung gleichzeitig mit einer globalen Bitleitung und einer lokalen Versorgungsschiene verbunden ist.

In einer vorteilhaften Ausführung steuert die Steuereinheit die ersten Schaltelemente so an, dass die lokalen Bitleitungen, die die zu lesende Speicherzelle verbinden, mit zwei jeweiligen globalen Bitleitungen verbunden sind.

In einer vorteilhaften Ausführung steuert die Steuereinheit die zweiten Schaltelemente so an, dass die lokalen Bitleitungen, die Speicherzelle welche nicht gelesen werden sollen, verbinden, mit einer der lokalen Versorgungsschienen verbunden werden.

In einer vorteilhaften Ausführung sind die lokalen Versorgungsschienen an ein vorbestimmtes Potential angeschlossen.

In einer vorteilhaften Ausführung steht das vorbestimmte Potential in Beziehung zu dem Potential, das beim Lesen einer Speicherzelle an eine der durch die ersten Schaltelemente verbunden globalen Bitleitungen angelegt wird.

In einer vorteilhaften Ausführung basiert das vorbestimmte Potential auf dem Potential der globalen Bitleitung, durch die der Strom fließt, welcher zum Bestimmen des in der Speicherzelle gespeicherten Zustands gemessen wird. Auf diese Art und Weise ist der Strom, der durch die zu lesende Speicherzelle fließt, nahezu der gleiche wie der Strom, der im Leseverstärker gemessen wird.

In einer vorteilhaften Ausführung sind die lokalen Versorgungsschienen in derselben Metallisierungsschicht ausgebildet wie die lokalen Bitleitungen oder die Wortleitungen.

In einer vorteilhaften Ausführung sind die lokalen Versorgungsschienen mit einem Wortleitungsdekodierer verbunden. Der Wortleitungsdekodierer kann dann zum Einspeisen eines vorbestimmten Potentials in die Versorgungsschiene benutzt werden.

In einer vorteilhaften Ausführung umfasst jede lokale Versorgungsschiene mehrere Versorgungsschienen, die parallel geschaltet sind, um den elektrischen Widerstand der lokalen Versorgungsschiene zu reduzieren.

In einer vorteilhaften Ausführung sind die lokalen Versorgungsschienen mit Bitleitungen verbunden, die in derselben Schichtausgebildet sind wie die globalen Bitleitungen. Die Metallisierungsschicht, in der die globalen Bitleitungen ausgebildet sind, weist einen niedrigeren spezifischen Widerstand auf als die Metallisierungsschicht der lokalen Bitleitungen oder der Wortleitungen.

In einer vorteilhaften Ausführung umfasst jede lokale Versorgungsschiene mehrere Versorgungsschienen, die durch die Bitleitung, die mit der lokalen Versorgungsschiene verbunden ist, parallel geschaltet werden. Die Bitleitung, die in derselben Schicht wie die globalen Bitleitungen ausgebildet ist, wird zum Verbinden mehrerer Versorgungsschienen miteinander zum Ausbilden einer lokalen Versorgungsschiene benutzt.

In einer vorteilhaften Ausführung sind die Bitleitungen, die die lokalen Versorgungsschienen verbinden, mit Leseverstärkern verbunden. Die Leseverstärker können dann ein Potential für die lokalen Versorgungsschienen zur Verfügung stellen. Das Potential kann das gleiche Potential sein, das an die globalen Bitleitungen angelegt wird.

In einer vorteilhaften Ausführung sind die Bitleitungen, die die lokalen Versorgungsschienen verbinden, mit einem Bitleitungsdekodierer verbunden. Statt direkt mit einem Leseverstärker verbunden zu sein, sind die lokalen Versorgungsschienen dann mit einem Potential verbunden, das durch einen Bitleitungsdekodierer zugeführt wird.

In einer vorteilhaften Ausführung hängt der Wert des vorbestimmten Potentials davon ab, ob Speicherzellen gelesen, beschrieben oder gelöscht werden sollen. Die Erfindung kann daher auch zum Reduzieren der Auswirkungen von Nachbareffekten eingesetzt werden, die bei Lese-, Schreib- oder Löschvorgängen auftreten.

In einer vorteilhaften Ausführung sind die Speicherzellen NROM-Zellen. NROM-Zellen ermöglichen es, Speicher mit einer hohen Speicherkapazitätsdichte zu realisieren, da sie zwei Bit pro Zelle speichern können.

Die Erfindung wird nachfolgend an nicht einschränkenden Ausführungsbeispielen und unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert, wobei:
1 einen Ausschnitt aus einem nichtflüchtigen Halbleiterspeicher zeigt;
2 das Layout einer Auswahlschaltung zeigt;
3 den Nachbareffekt illustriert;
4 einen Ausschnitt aus einer Halbleiterspeicheranordnung eines erfindungsgemäßen Ausführungsbeispiels zeigt; und
5 das Layout eines erfindungsgemäßen Ausführungsbeispiels zeigt.
4 zeigt einen Ausschnitt aus einer Halbleiterspeicheranordnung eines erfindungsgemäßen Ausführungsbeispiels. Für die Erläuterung sind nur die Teile gezeigt, die zur Beschreibung der Erfindung notwendig sind. Das Ausführungsbeispiel kann selbstverständlich so erweitert werden, dass es noch mehr Speicherzellen umfasst, die miteinander als virtuelles Ground-Array verbunden sein können.
In 4 sind drei Speicherzellen gezeigt: die zu lesende Speicherzelle MC, eine Nachbarspeicherzelle NC und eine weitere Speicherzelle FC. Die Source- und Drain-Kontakte jeder Speicherzelle sind mit lokalen Bitleitungen BL verbunden, das Gate G jeder Speicherzelle ist mit der Wortleitung WL verbunden. In diesem Zusammenhang bezieht sich der Begriff „verbunden" auf Elemente, die elektrisch gekoppelt sind, im Gegensatz zu dem Begriff „direkt verbunden", der sich auf Bauteile bezieht, die ohne Zwischenbauteile gekoppelt sind. Eine der lokalen Bitleitungen LB der Speicherzelle MC wird von der Nachbarzelle NC mitbenutzt, und die andere lokale Bitleitung LB der Speicherzelle MC wird mit der weiteren Speicherzelle FC mitbenutzt. Jede der lokalen Bitleitungen LB kann mithilfe eines jeweiligen ersten Schaltelements S1 mit den globalen Bitleitungen GB1 oder GB2 verbunden werden.
Die ersten Schaltelemente S1, die mit den lokalen Bitleitungen LB der zu lesenden Speicherzelle MC verbunden sind, sind als geschlossene Schalter gezeigt, um zu zeigen, dass diese lokalen Bitleitungen LB mit einer der globalen Bitleitungen GB1 oder GB2 verbunden sind, während die ersten Schaltelemente S1, die mit den anderen lokalen Bitleitungen LB verbunden sind, als offene Schalter dargestellt sind, wodurch gezeigt wird, dass keine Verbindung mit der ersten globalen Bitleitung GB1 oder mit der zweiten globalen Bitleitung GB2 besteht.
Die globalen Bitleitungen GB1 und GB2 sind mit einem Leseverstärker SA verbunden, der der ersten globalen Bitleitung GB1 das Potential VS zuführt und der zweiten globalen Bitleitung GB2 das Potential VD zuführt und zum Messen des Stroms IM, der aus der ersten globalen Bitleitung GB1 fließt, benutzt wird. Wenn ein geeignetes Lesepotential an die Wortleitung WL angelegt ist, fließt ein Strom IS durch die Speicherzelle MC. Wegen der Leckströme in die Nachbarspeicherzelle NC und in die weitere Speicherzelle FC hinein ist der Strom IM, der im Leseverstärker SA gemessen ist, nur ungefähr gleich dem Strom IS, der durch die Speicherzelle MC fließt.
In 4 sind außerdem lokale Versorgungsschienen LP gezeigt. Jede der lokalen Bitleitungen LB kann mithilfe eines jeweiligen zweiten Schaltelements S2 mit einer der lokalen Versorgungsschienen LP verbunden sein. Um die Speicherzelle MC vor dem Nachbareffekt zu schützen, ist die lokale Bitleitung LB der Nachbarzelle NC, die nicht mit der Speicherzelle MC gemeinsam benutzt wird, mit einer der lokalen Versorgungsschienen LP verbunden, wie durch ein geschlossenes Schaltelement S2 veranschaulicht wird.
Die lokalen Versorgungsschienen LP können mit einem Wortleitungsdekodierer verbunden sein, in ähnlicher Weise wie die Wortleitungen WL mit einem Wortleitungsdekodierer verbunden sind. Der Wortleitungsdekodierer führt der lokalen Versorgungsschiene LP ein vorbestimmtes Potential zu. Alternativ können die lokalen Versorgungsschienen LP durch Bitleitungen verbunden sein, die in denselben Schichten wie die globalen Bitleitungen GB ausgebildet sind. Diese Bitleitungen sind mit Leseverstärkern verbunden, die den lokalen Versorgungsschienen LP ein Potential zuführen. Alternativ sind diese Bitleitungen mit einem Bitleitungsdekodierer verbunden, der dann den lokalen Versorgungsschienen LP ein Potential zuführt.
Die Höhe der Potentiale der lokalen Versorgungsschienen LP basiert auf dem Potential VS, das an die erste globale Bitleitung GB angelegt ist. Idealerweise wird das Potential der lokalen Versorgungsschienen LP so gewählt, dass es dem Potential am Source-Kontakt S der Speicherzelle MC, deren daraus fließender Strom IS gemessen wird, entspricht. Auf diese Weise ist der Spannungsabfall zwischen Source und Drain der Nachbarspeicherzelle NC gleich null, so dass kein Strom IN aus der Nachbarzelle NC fließt und der Strom IM, der im Leseverstärker SA gemessen wird, gleich dem Strom IS ist, der durch die Speicherzelle MC fließt. Das Zuführen eines Potentials, das die gleiche Höhe wie das Potential am Source-Kontakt S der Speicherzelle MC besitzt, ist jedoch aufgrund der unbekannten Spannungsabfälle in den Schaltelementen S1 und S2 und in den Strompfaden schwierig. Ferner erfordert das Zuführen eines derartigen vorgespannten Potentials ein Bezugspotential und einen Regelkreis, um Oszillationen zu vermeiden. Aus diesen Gründen wird das Potential, das an die lokalen Versorgungsschienen LP angelegt wird, zu dem Potential VS gewählt, welches an die erste globale Bitleitung GB1 angelegt ist und gewöhnlich ein Versorgungspotential ist.
Nachdem der Stroms IM gemessen wurde, werden die lokalen Bitleitungen LB von den globalen Bitleitungen GB1, GB2 und den lokalen Versorgungsschienen LP getrennt.
Die ersten Schaltelemente S1 und die zweiten Schaltelemente S2 werden durch die Steuereinheit CU angesteuert. Aus Gründen der Übersichtlichkeit sind die Verbindungen zwischen der Steuereinheit CU und den ersten Schaltelementen S1 und den zweiten Schaltelementen S2 nicht gezeigt. Die ersten Schaltelemente S1 und die zweiten Schaltelemente S2 sind als MOS-Transistoren implementiert und befinden sich innerhalb des Speicher-Arrays zwischen den Speicherzellen, um die erforderliche Chipfläche zu reduzieren. Die Steuereinheit CU steuert dann das Potential der Gates dieser Transistoren.
Durch Verbinden der lokalen Bitleitung LB der Nachbarzelle NC mit einer lokalen Versorgungsschiene LP ist es nicht länger notwendig, die globalen Bitleitungen GB1, GB2 jedes Mal vor dem Lesen einer Speicherzelle zu laden oder zu entladen. Dadurch wird der Stromverbrauch reduziert und die Lesegeschwindigkeit erhöht.
Die Erfindung kann außerdem benutzt werden, um die Speicherzelle MC vor dem Nachbareffekt zu schützen, der durch die gemeinsame Benutzung einer der lokalen Bitleitung LB mit der weiteren Speicherzelle FC verursacht wird. Während des Messens auf der Source-Seite wird der Strom IS, der aus der Speicherzelle MC fließt, gemessen, so dass der Strom IF, der durch die weitere Speicherzelle FC leckt, beim Bestimmen des korrekten, in der Speicherzelle MC gespeicherten Zustands ohne Bedeutung ist. Durch das Reduzieren des Leckstroms IF wird jedoch auch der Stromverbrauch, der zum Lesen der Speicherzelle MC erforderlich ist, reduziert. Weiter beeinflusst beim so genannten Messen auf der Drain-Seite, wo der Strom der aus dem Drain D der Speicherzelle MC fließt gemessen wird, der Leckstrom IF durch die weitere Speicherzelle den Strom IM, der im Leseverstärker SA gemessen wird. Daher wird die lokale Bitleitung LB der weiteren Speicherzelle FC, die nicht mit der Speicherzelle MC gemeinsam benutzt wird, mithilfe eines der zweiten Schaltelemente S2 mit einer der lokalen Versorgungsschienen LP verbunden. Zum Messen auf der Drain-Seite sollte das Potential der lokalen Versorgungsschiene LP so nahe wie möglich am Potential des Drain D der Speicherzelle MC liegen. Aus den oben dargestellten Gründen ist das Potential so gewählt, dass es gleich dem Potential VD ist, das an die zweite globale Bitleitung GB2 angelegt wird und gewöhnlich ein Massepotential ist. Wiederum wird die Potentialdifferenz zwischen Source und Drain der weiteren Speicherzelle FC reduziert, wodurch der Leckstrom durch die weitere Speicherzelle FC reduziert wird. Da die lokalen Versorgungsschienen LP auf einem vorbestimmten Potential gehalten werden, ist kein Laden oder Entladen notwendig, was eine Reduzierung des Stromverbrauchs zur Folge hat.
In einer weiteren Ausführungsform werden alle die lokalen Bitleitungen LB, die nicht zum Messen des Stroms IS durch die Speicherzelle MC benutzt werden, mithilfe der zweiten Schaltelemente S2 mit einer der lokalen Versorgungsschienen LP verbunden. Dies ist deshalb von Bedeutung, da sogar lokale Bitleitungen LB, die an Speicherzellen angeschlossen sind, welche der zu lesenden Speicherzelle MC nicht unmittelbar benachbart sind, ebenfalls zu dem Leckstrom beitragen können. Beim Betrachten von 4 muss man berücksichtigen, dass eine große Anzahl von Speicherzellen mit jeder lokalen Bitleitung LB verbunden ist und dass der Leckstrom die Summe der Leckströme durch all diese Speicherzellen ist. Leckströme können auch dann in Speicherzellen auftreten, wenn kein Wortleitungspotential an die Wortleitungen WL dieser Speicherzellen angelegt ist.
Erfindungsgemäße Halbleiterspeicher weisen weiter den Vorteil auf, dass alle lokalen Bitleitungen LB unabhängig voneinander gesteuert werden können, ohne komplexer Dekodierungsarchitekturen oder einer Vielzahl globaler Bitleitungen zu erfordern. Die lokalen Versorgungsschienen können daher als virtuelle globale Bitleitungen benutzt und mit einem Leseverstärker SA verbunden sein. Eine Speicherzelle wird dann durch Schließen des zweiten Schaltelements S2 und Verbinden ihrer lokalen Bitleitungen LB mit zwei der lokalen Versorgungsschienen LP ausgewählt. Dies weist den Vorteil auf, dass die Spannungsabfälle im Vergleich zum Spannungsabfall der globalen Bitleitung reduziert sind. Die lokalen Bitleitungen LB sind dann nicht mehr mithilfe der ersten Schaltelemente S1 mit den globalen Bitleitungen GB1 und GB2 verbunden. Die globalen Bitleitungen GB1 und GB2 werden umgangen, so dass nur lokale Bitleitungen LB geladen oder entladen werden müssen. Da die Kapazität einer lokalen Bitleitung LB nur 10 bis 15 Prozent der Kapazität einer globalen Bitleitung GB beträgt, wird der Stromverbrauch noch weiter reduziert.
Die Erfindung kann außer dem Reduzieren des Nachbareffekts während Lesevorgängen auch zum Reduzieren ähnlicher Effekte bei Schreib- und Löschvorgängen benutzt werden.
5 zeigt das Layout einer Auswahleinheit SU welches ein erfindungsgemäßes Ausführungsbeispiel implementiert. Sechs lokale Bitleitungen LB sind durch lokaler Bitleitungskontakte CL mit Diffusionszonen im Halbleitersubstrat SB verbunden. Eine globale Bitleitung GB ist durch die globalen Bitleitungskontakte CG mit weiteren Diffusionszonen in dem Halbleitersubstrat SB verbunden.
Wie bereits in Verbindung mit 2 beschrieben, sind die ersten Schaltelemente S1 als Transistoren implementiert. Jeder der Transistoren besteht aus einem Gate, das mit einer der sechs globalen Bitleitungsauswahlleitungen SG verbunden ist, welche zwischen jedem Paar lokaler Bitleitungskontakte CL und dem nächsten globalen Bitleitungskontakt CG liegt. Die lokalen Bitleitungen LB können dann durch Anlegen eines geeigneten Potentials an die globale Bitleitungsauswahlleitung SG mit der globalen Bitleitung GB verbunden werden.
5 zeigt außerdem vier zusätzliche lokale Versorgungsschienen LP, die mithilfe jeweiliger Versorgungsschienenkontakte CP mit wiederum weiteren Diffusionszonen in dem Halbleitersubstrat SB verbunden sind. Die zweiten Schaltelemente S2 sind ebenfalls als Transistoren implementiert. Sechs Transistoren werden durch die sechs lokalen Versorgungsschienenauswahlleitungen SP gebildet, die zwischen jedem Paar lokaler Bitleitungskontakte CP und dem nächsten lokalen Versorgungsschienenkontakt CP angeordnet sind. Wenn ein geeignetes Potential an der lokalen Versorgungsschienenauswahlleitung SP anliegt, ist die entsprechende lokale Bitleitung LB mit einer entsprechenden lokalen Versorgungsschiene LP verbunden.
Die lokalen Versorgungsschienen LP sind in derselben Metallisierungsschicht wie die lokalen Bitleitungen LB oder in derselben Metallisierungsschicht wie die Wortleitungen WL ausgebildet. Jede lokale Versorgungsschiene kann aus einer Vielzahl von Versorgungsschienen gebildet sein, die parallel verbunden werden. Die lokalen Versorgungsschienen LP werden dann mit einem Wortleitungsdekodierer verbunden. Die lokalen Versorgungsschienen LP weisen typischerweise eine Breite von 300 bis 500 nm und eine Länge von 3 bis 4 mm auf. Der Widerstand beträgt ungefähr 0,1 Ω/Quadrat, wobei „Quadrat" die kleinste realisierbare Fläche-in einer gegebenen Herstellungstechnologie anzeigt.
Alternativ können die lokalen Versorgungsschienen LP durch Bitleitungen verbunden sein, die in derselben Schicht wie die globalen Bitleitungen GB ausgebildet sind. Diese Bitleitungen werden dann mit einem Leseverstärker oder einem Bitleitungsdekodierer verbunden. Wenn jede lokale Versorgungsschiene LP mehrere Versorgungsschienen umfasst, können diese durch jeweils eine dieser Bitleitungen parallel verbunden sein. Die Bitleitungen weisen typischerweise eine Breite von 500 bis 600 nm und eine Länge von 3 bis 4 mm auf. Der Widerstand beträgt ungefähr 0,04 Ω/Quadrat.
Im Vergleich zum Stand der Technik weist die Erfindung die Vorteile auf, dass sie einfach auf raumsparende Art und weise zu implementieren ist. Es besteht kein Erfordernis, den globalen Bitleitungs-Pitch zu reduzieren, und die erforderliche Chipfläche ist gering. Im Vergleich zu 2 ist eine Vergrößerung der Fläche von nur 65 Prozent erforderlich. Ferner wird das Layout durch die Erfindung weniger eingeschränkt als eine Lösung, die eine Vielzahl von globalen Interleave-Bitleitungen benutzt. Da die globalen Bitleitungen umgangen werden können, müssen sie nicht vor jedem Lesevorgang geladen/entladen werden, und der Stromverbrauch kann erheblich reduziert werden. Ferner wird die Zeit für einen Lesevorgang reduziert, da es nicht notwendig ist, alle globalen und lokalen Bitleitungen vor jedem Lesevorgang zu laden oder zu entladen.
Es ist für den Fachmann ersichtlich, dass verschiedene Modifikationen und Variationen an der Struktur der vorliegenden Erfindung vorgenommen werden können, ohne von Umfang oder Wesen der Erfindung abzuweichen. Im Hinblick auf das Vorstehende ist beabsichtigt, dass die vorliegende Erfindung Modifikationen und Variationen dieser Erfindung abdeckt, sofern sie in den Anwendungsbereich der folgenden Ansprüche und ihrer Äquivalenz fallen.

CG: globaler Bitleitungskontakt
CL: lokaler Bitleitungskontakt
CP: Versorgungsschienenkontakt
CU: Steuereinheit
FC: weitere Speicherzellen
G: Gate
GB: globale Bitleitung
GB1: erste globale Bitleitung
GB2: zweite globale Bitleitung
IF: Strom durch weitere Speicherzellen
IS: Strom durch Speicherzelle
IN: Strom durch Nachbarzelle
IM: im Leseverstärker gemessener Strom
LB: lokale Bitleitung
LP: lokale Versorgungsschiene
MC: Speicherzelle
NC: Nachbarspeicherzelle
S1: erstes Schaltelement
S2: zweites Schaltelement
SB: Halbleitersubstrat
SD: Source/Drain-Gebiet
SG: globale Bitleitungsauswahlleitung
SP: lokale Versorgungsschienenauswahlleitung
SU: Auswahleinheit
VD: Drain-Potential
VS: Source-Potential
VW: Wortleitungspotential

Claims

Verfahren zum Lesen einer Speicherzelle (MC), wobei die Speicherzelle (MC) zwei Source/Drain-Gebiete (SD) und ein Gate (G) umfasst, wobei die Source/Drain-Gebiete (SD) jeweils mit einer jeweiligen lokalen Bitleitung (LB) verbunden sind, und wobei eines der Source/Drain-Gebiete (SD) einer Nachbarspeicherzelle (NC) mit einer der lokalen Bitleitungen (LB) verbunden ist, wobei das andere Source/Drain-Gebiet (SD) der Nachbarzelle (NC) mit einer anderen lokalen Bitleitung (LB) verbunden ist, umfassend die Schritte: – Verbinden der lokale Bitleitung (LB), die das Source/Drain-Gebiet (SD) der Speicherzelle (MC) und das Source/Drain-Gebiet (SD) der Nachbarzelle (NC) verbindet, mit einer ersten globalen Bitleitung (GB1), – Verbinden der lokalen Bitleitung (LB), die das andere Source/Drain-Gebiet (SD) der Speicherzelle (MC) verbindet, mit einer zweiten globalen Bitleitung (GB2), – Verbinden der lokalen Bitleitung (LB), die das andere Source/Drain-Gebiet (SD) der Nachbarspeicherzelle (NC) verbindet, mit einer aus einer Vielzahl von Versorgungsschienen (LP), – Anlegen eines Gate-Potentials an das Gate (G) der Speicherzelle (MC), – Anlegen eines Potentials (VS) an die erste globale Bitleitung (GB1) und Anlegen eines anderen Potentials (VD) an die zweite globale Bitleitung (GB2), und – Messen des Stroms, der durch die erste globale Bitleitung (GB1) fließt.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Potential der lokalen Versorgungsschiene (LP) auf einem vorbestimmten Niveau liegt.
Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass das Potential der lokalen Versorgungsschiene (LP) auf dem Potential (VS), das an die erste globale Bitleitung (GB1) angelegt ist, basiert.
Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass weitere Speicherzellen (FC) und weitere lokale Bitleitungen (LB) zum Ausbilden eines virtuellen Ground-Array mit der Speicherzelle (MC) und der Nachbarzelle (NC) verbunden sind, wobei die weitere Speicherzelle (FC), deren eines Source/Drain-Gebiet (SD) mit derselben lokalen Bitleitung (LB) wie die Speicherzelle (MC) verbunden ist, mit ihrer anderen lokalen Bitleitung (LB), die an ihr anderes Source/Drain-Gebiet (SD) angeschlossen ist, mit einer lokalen Versorgungsschiene (LP) verbunden ist.
Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass alle lokalen Bitleitungen (LB) mit Ausnahme der lokalen Bitleitungen (LB), die mit der ersten globalen Bitleitung (GB1) und der zweiten globalen Bitleitung (GB2) verbunden sind, mit einer aus der Vielzahl von Versorgungsschienen (LP) verbunden sind.
Nichtflüchtiger Halbleiterspeicher, umfassend: – eine Vielzahl von Speicherzellen (MC), die mit einer Vielzahl von lokalen Bitleitungen (LB) zu einem virtuellem Ground-Array verbunden sind, – eine Vielzahl von globalen Bitleitungen (GB), – eine Vielzahl von ersten Schaltelementen (S1) zum Verbinden jeder der lokalen Bitleitungen (LB) mit einer der globalen Bitleitungen (GB), – eine Vielzahl von lokalen Versorgungsschienen (LP), und – eine Vielzahl von zweiten Schaltelementen (S2) zum Verbinden der lokalen Bitleitungen (LB) mit einer der lokalen Versorgungsschienen (LP).
Halbleiterspeicher nach Anspruch 6, dadurch gekennzeichnet, dass eine Steuereinheit (CU) die ersten Schaltelemente (S1) und die zweiten Schaltelemente (S2) ansteuert.
Halbleiterspeicher nach Anspruch 7, dadurch gekennzeichnet, dass die ersten Schaltelemente (S1) und die zweiten Schaltelemente (S2) unabhängig voneinander arbeiten.
Halbleiterspeicher nach Anspruch 8, dadurch gekennzeichnet, dass die Steuereinheit (CU) die ersten Schaltelemente (S1) und die zweiten Schaltelemente (S2) so ansteuert, dass – jede der lokalen Bitleitungen (LB) entweder mit einer der globalen Bitleitungen (GB) oder einer der lokalen Versorgungsschienen (LP) verbunden ist, oder – weder mit einer globalen Bitleitung (GB) noch mit einer lokalen Versorgungsschiene (LP) verbunden ist.
Halbleiterspeicher nach Anspruch 9, dadurch gekennzeichnet, dass die Steuereinheit (CU) die ersten Schaltelemente (S1) so ansteuert, dass die lokalen Bitleitungen (LB), die die zu lesende Speicherzelle (MC) verbinden, mit zwei jeweiligen globalen Bitleitungen (GB) verbunden sind.
Halbleiterspeicher nach Anspruch 10, dadurch gekennzeichnet, dass die Steuereinheit (CU) die zweiten Schaltelemente (S2) so ansteuert, dass die lokalen Bitleitungen (LB), die nicht mit der zu lesenden Speicherzelle (MC) verbunden sind, mit einer der lokalen Versorgungsschienen (LP) verbunden sind.
Halbleiterspeicher nach einem der Ansprüche 6 bis 11, dadurch gekennzeichnet, dass die lokalen Versorgungsschienen (LP) an ein vorbestimmtes Potential angeschlossen sind.
Halbleiterspeicher nach Anspruch 12, dadurch gekennzeichnet, dass das vorbestimmte Potential in Beziehung zu dem Potential steht, das beim Lesen einer Speicherzelle (MC) an eine der durch die ersten Schaltelemente (S1) verbundenen globalen Bitleitungen (GB) angelegt ist.
Halbleiterspeicher nach Anspruch 13, dadurch gekennzeichnet, dass das vorbestimmte Potential auf dem Potential der globalen Bitleitung (GB) basiert, durch die der Strom, der zum Bestimmen des Zustands, der in der Speicherzelle (MC) gespeichert ist, gemessen wird, fließt.
Halbleiterspeicher nach Anspruch 12, dadurch gekennzeichnet, dass die lokalen Versorgungsschienen (LP) in derselben Metallisierungsschicht wie die lokalen Bitleitungen (LB) oder Wortleitungen (WL) ausgebildet sind.
Halbleiterspeicher nach Anspruch 12, dadurch gekennzeichnet, dass die lokalen Versorgungsschienen (LP) mit einem Wortleitungsdekodierer verbunden sind.
Halbleiterspeicher nach Anspruch 12, dadurch gekennzeichnet, dass jede lokale Versorgungsschiene (LP) mehrere Versorgungsschienen umfasst, die parallel geschaltet sind.
Halbleiterspeicher nach Anspruch 15, dadurch gekennzeichnet, dass die lokalen Versorgungsschienen (LP) durch Bitleitungen verbunden sind, die in derselben Schicht wie die globalen Bitleitungen (GB) ausgebildet sind.
Halbleiterspeicher nach Anspruch 18, dadurch gekennzeichnet, dass jede lokale Versorgungsschiene (LP) mehrere Versorgungsschienen umfasst, die durch die Bitleitung welche die lokalen Versorgungsschienen (LP) verbindet, parallel geschaltet werden.
Halbleiterspeicher nach Anspruch 18, dadurch gekennzeichnet, dass die Bitleitungen, die die lokalen Versorgungsschienen (LP) verbinden, mit Leseverstärkern verbunden sind.
Halbleiterspeicher nach Anspruch 18, dadurch gekennzeichnet, dass die Bitleitungen, die die lokalen Versorgungsschienen (LP) verbinden, mit einem Bitleitungsdekodierer verbunden sind.
Halbleiterspeicher nach Anspruch 12, dadurch gekennzeichnet, dass die lokalen Versorgungsschienen (LP) mit einem vorbestimmten Potential verbunden sind und der Wert des vorbestimmten Potentials davon abhängt, ob Speicherzellen (MC) gelesen, beschrieben oder gelöscht werden sollen.
Halbleiterspeicher nach einem der Ansprüche 6 bis 11, dadurch gekennzeichnet, dass die Speicherzellen (MC) NROM-Zellen umfassen.