DE102021106666A1 - Seitenpufferschaltung und speichervorrichtung mit derselben - Google Patents

Seitenpufferschaltung und speichervorrichtung mit derselben Download PDF

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Inho Kang
Taehyo Kim
Jeunghwan Park
Jinwoo Park
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Samsung Electronics Co Ltd
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Abstract

Vorgesehen sind ein Seitenpuffer und eine Speichervorrichtung mit demselben. Eine Speichervorrichtung enthält: ein Speicherzellenarray, das mehrere Speicherzellen enthält; und eine Seitenpufferschaltung, die Seitenpuffereinheiten in einer ersten horizontalen Richtung, wobei die Seitenpuffereinheiten über Bitleitungen mit den Speicherzellen verbunden sind, und Cache-Latches in der ersten horizontalen Richtung enthält, wobei die Cache-Latches den Seitenpuffereinheiten entsprechen, wobei jede der Seitenpuffereinheiten einen oder mehrere Durchlasstransistoren enthält, die mit einem Abtastknoten jeder der mehreren Seitenpuffereinheiten verbunden sind, wobei der Abtastknoten elektrisch mit einer entsprechenden Bitleitung verbunden ist. Jeder Abtastknoten, der in jeder der Seitenpuffereinheiten enthalten ist, und der kombinierte Abtastknoten sind über die Durchlasstransistoren elektrisch miteinander verbunden.

Description

  • HINTERGRUND
  • Das erfindungsgemäße Konzept bezieht sich auf eine Speichervorrichtung und insbesondere auf eine Seitenpufferschaltung und eine Speichervorrichtung mit derselben.
  • In jüngster Zeit kann entsprechend der Multifunktionalität, hoher Leistung und Miniaturisierung von Informationskommunikationsvorrichtungen die große Kapazität und hohe Integration von Speichervorrichtungen erforderlich sein. Eine Speichervorrichtung kann eine Seitenpufferschaltung zum Speichern von Daten in oder Ausgeben von Daten aus Speicherzellen enthalten, und die Seitenpufferschaltung kann Halbleitervorrichtungen wie Transistoren enthalten. Aufgrund der Forderung nach einer Verringerung der Größe der Seitenpufferschaltung und der Entwicklung der Prozesstechnologie aufgrund einer Erhöhung des Integrationsgrads der Speichervorrichtung kann die Größe der in der Seitenpufferschaltung enthaltenen Vorrichtungskomponenten verringert werden, und dementsprechend kann ein Layout der mit den Vorrichtungskomponenten verbundenen Verdrahtungen kompliziert werden.
  • ZUSAMMENFASSUNG
  • Nach einem Aspekt des erfindungsgemäßen Konzepts wird eine Speichervorrichtung vorgesehen, enthaltend: ein Speicherzellenarray, das mehrere Speicherzellen enthält; und eine Seitenpufferschaltung, enthaltend: mehrere Seitenpuffereinheiten in einer ersten horizontalen Richtung, die über mehrere Bitleitungen mit den Speicherzellen verbunden sind, und mehrere Cache-Latches, die den mehreren Seitenpuffereinheiten in der ersten horizontalen Richtung entsprechen, wobei die mehreren Cache-Latches mit einem kombinierten Abtastknoten verbunden sind. Die Speichervorrichtung ist eingerichtet, um über den kombinierten Abtastknoten Daten von den mehreren Cache-Latches zu den mehreren Seitenpuffereinheiten oder von den mehreren Seitenpuffereinheiten zu den mehreren Cache-Latches zu übertragen. Jede der mehreren Seitenpuffereinheiten enthält einen oder mehrere Durchlasstransistoren, die mit einem Abtastknoten jeder der mehreren Seitenpuffereinheiten verbunden sind, wobei der Abtastknoten elektrisch mit einer entsprechenden Bitleitung verbunden ist. Jeder Abtastknoten jeder der mehreren Seitenpuffereinheiten und der kombinierte Abtastknoten sind über die Durchlasstransistoren elektrisch miteinander verbunden.
  • Darüber hinaus wird nach einem anderen Aspekt des erfindungsgemäßen Konzepts eine Speichervorrichtung vorgesehen, die enthält: eine erste Halbleiterschicht, die mehrere Speicherzellen enthält, die mit jeder der mehreren Bitleitungen verbunden sind, die sich in einer ersten horizontalen Richtung erstrecken; und eine zweite Halbleiterschicht in einer vertikalen Richtung zu der ersten Halbleiterschicht und eine Seitenpufferschaltung enthaltend, wobei die Seitenpufferschaltung enthält: einen Hauptbereich, der mehrere Seitenpuffereinheiten in der ersten horizontalen Richtung enthält; und einen Cache-Bereich, der in der ersten horizontalen Richtung an den Hauptbereich angrenzt, wobei der Cache-Bereich mehrere Cache-Latches in der ersten horizontalen Richtung enthält, wobei die mehreren Cache-Latches mit einem kombinierten Abtastknoten verbunden sind, wobei jede der mehreren Seitenpuffereinheiten ein Haupt-Latch und einen oder mehrere Durchlasstransistoren enthält, die mit einem Abtastknoten jeder der mehreren Seitenpuffereinheiten verbunden sind, wobei der Abtastknoten elektrisch mit einer entsprechenden Bitleitung verbunden ist, und wobei jeder Abtastknoten, der in jeder der mehreren Seitenpuffereinheiten enthalten ist, und der kombinierte Abtastknoten über die Durchlasstransistoren elektrisch miteinander verbunden sind, so dass die mehreren Seitenpuffereinheiten elektrisch mit den mehreren Cache-Latches verbunden sind.
  • Darüber hinaus wird nach einem weiteren Aspekt des erfindungsgemäßen Konzepts eine Speichervorrichtung vorgesehen, enthaltend: einen Speicherzellenbereich, der mehrere Speicherzellen und eine erste Metallkontaktstelle enthält; und einen Peripherieschaltungsbereich, der eine zweite Metallkontaktstelle enthält, wobei der Peripherieschaltungsbereich vertikal mit dem Speicherzellenbereich über die erste Metallkontaktstelle und die zweite Metallkontaktstelle verbunden ist, wobei der Peripherieschaltungsbereich eine Seitenpufferschaltung enthält, die mehrere Seitenpuffereinheiten in einer ersten horizontalen Richtung, wobei die mehreren Seitenpuffereinheiten mit den Speicherzellen über mehrere Bitleitungen verbunden sind, und mehrere Cache-Latches in der ersten horizontalen Richtung enthält, wobei die mehreren Cache-Latches jeder der mehreren Seitenpuffereinheiten entsprechen und mit einem kombinierten Abtastknoten verbunden sind, wobei jede der mehreren Seitenpuffereinheiten einen Durchlasstransistor enthält, der mit jedem Abtastknoten jeder der mehreren Seitenpuffereinheiten verbunden ist, wobei der Abtastknoten elektrisch mit einer entsprechenden Bitleitung verbunden ist, und wobei die Abtastknoten, die in jeder der mehreren Seitenpuffereinheiten enthalten sind, und der kombinierte Abtastknoten durch die in den mehreren Seitenpuffereinheiten enthaltenen Durchlasstransistoren miteinander elektrisch verbunden sind.
  • Darüber hinaus wird nach einem weiteren Aspekt des erfindungsgemäßen Konzepts eine Speichervorrichtung vorgesehen, enthaltend: ein Speicherzellenarray, das mehrere erste Speicherzellen, die mit jeder mehrerer erster Bitleitungen verbunden sind, die sich in einer ersten horizontalen Richtung erstrecken, und mehrere zweite Speicherzellen, die mit jeder mehrerer zweiter Bitleitungen verbunden sind, die sich in der ersten horizontalen Richtung erstrecken; eine Seitenpufferschaltung, die mehrere Hauptbereiche in einer zweiten horizontalen Richtung senkrecht zu der ersten horizontalen Richtung und mehrere Cache-Bereiche in der zweiten horizontalen Richtung enthält; und einen Seitenpufferdekoder, der an die Seitenpufferschaltung in der ersten horizontalen Richtung angrenzt, wobei der Seitenpufferdekoder eingerichtet ist, um ein Dekoder-Ausgabesignal zu erzeugen, das einer Fehlgeschlagen-Bitanzahl aus den mehreren ersten und zweiten Speicherzellen entspricht, wobei die mehreren Hauptbereiche enthalten: einen ersten Hauptbereich, der mehrere erste Seitenpuffereinheiten in der ersten horizontalen Richtung enthält, die jeweils mit den mehreren ersten Speicherzellen über die mehreren ersten Bitleitungen verbunden sind, wobei jeder einen oder mehrere erste Durchlasstransistoren enthält, die mit einem Abtastknoten jeder der mehreren ersten Seitenpuffereinheiten verbunden sind und einen zweiten Hauptbereich, der in der zweiten horizontalen Richtung an den ersten Hauptbereich angrenzt, wobei der zweite Hauptbereich mehrere zweite Seitenpuffereinheiten in der ersten horizontalen Richtung enthält, die jeweils über die mehreren zweiten Bitleitungen mit den mehreren zweiten Speicherzellen verbunden sind und jeweils einen oder mehrere zweite Durchlasstransistoren enthalten, die mit einem Abtastknoten jeder der mehreren zweiten Seitenpuffereinheiten verbunden sind, wobei die mehreren Cache-Bereiche enthalten: einen ersten Cache-Bereich, der mehrere erste Cache-Latches in der ersten horizontalen Richtung enthält und jeder der mehreren ersten Seitenpuffereinheiten entspricht, wobei die mehreren ersten Cache-Latches mit einem ersten kombinierten Abtastknoten verbunden sind; und einen zweiten Cache-Bereich, der in der zweiten horizontalen Richtung an den ersten Hauptbereich angrenzt, wobei der zweite Cache-Bereich mehrere zweite Cache-Latches in der ersten horizontalen Richtung enthält und jeder der mehreren zweiten Seitenpuffereinheiten entspricht, wobei die mehreren zweiten Cache-Latches mit einem zweiten kombinierten Abtastknoten verbunden sind, wobei jeder Abtastknoten jeder der mehreren ersten Seitenpuffereinheiten und der erste kombinierte Abtastknoten über die ersten Durchlasstransistoren elektrisch miteinander verbunden sind, und wobei jeder Abtastknoten jeder der mehreren zweiten Seitenpuffereinheiten und der zweite kombinierte Abtastknoten über die zweiten Durchlasstransistoren elektrisch miteinander verbunden sind.
  • Darüber hinaus ist nach einem anderen Aspekt des erfindungsgemäßen Konzepts eine Seitenpufferschaltung vorgesehen, enthaltend: mehrere Seitenpuffereinheiten; und mehrere Cache-Latches, die gemeinsam mit den mehreren Seitenpuffereinheiten über einen kombinierten Abtastknoten verbunden sind, wobei jede der mehreren Seitenpuffereinheiten ein Paar von Durchlasstransistoren und einen Abtastknoten enthält, der mit dem Paar von Durchlasstransistoren verbunden ist, und wobei jede Abtastknoten-Leitung, die in jeder der mehreren Seitenpuffereinheiten enthalten ist, und der kombinierte Abtastknoten elektrisch miteinander verbunden sind, so dass die mehreren Seitenpuffereinheiten elektrisch mit den mehreren Cache-Latches verbunden sind.
  • Figurenliste
  • Ausführungsformen des erfindungsgemäßen Konzepts werden aus der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen deutlicher verstanden werden, in denen:
    • 1 ein Blockdiagramm einer Speichervorrichtung nach einer Ausführungsform des erfindungsgemäßen Konzepts ist;
    • 2 eine Struktur der Speichervorrichtung von 1 nach einer Ausführungsform des erfindungsgemäßen Konzepts schematisch veranschaulicht;
    • 3 ein Speicherzellenarray aus 1 nach einer Ausführungsform des erfindungsgemäßen Konzepts schematisch veranschaulicht;
    • 4 eine perspektivische Ansicht eines Speicherblocks in 3 nach einer Ausführungsform des erfindungsgemäßen Konzepts ist;
    • 5 ein schematisches Diagramm einer Verbindung eines Speicherzellenarrays mit einer Seitenpufferschaltung nach einer Ausführungsform des erfindungsgemäßen Konzepts ist;
    • 6 einen Seitenpuffer in 1, nach einer Ausführungsform des erfindungsgemäßen Konzepts zeigt;
    • 7 ein Zeitdiagramm eines Beispiels eines Spannungspegels eines Durchlasssteuersignals entsprechend einer Kernbetriebssequenz nach einer Ausführungsform des erfindungsgemäßen Konzepts ist;
    • 8 ein Zeitdiagramm eines weiteren Beispiels eines Spannungspegels eines Durchlasssteuersignals entsprechend einer Kernbetriebssequenz nach einer Ausführungsform des erfindungsgemäßen Konzepts ist;
    • 9 eine Draufsicht auf eine Seitenpufferschaltung nach einer Ausführungsform des erfindungsgemäßen Konzepts ist;
    • 10 ein Schaltungsdiagramm einer Seitenpufferschaltung nach einer Ausführungsform des erfindungsgemäßen Konzepts ist;
    • 11 im Detail einen Seitenpuffer nach einer Ausführungsform des erfindungsgemäßen Konzepts zeigt;
    • 12 eine Draufsicht auf eine Seitenpufferschaltung nach einer Ausführungsform des erfindungsgemäßen Konzepts ist;
    • 13 ein Schaltungsdiagramm einer Seitenpufferschaltung nach einer Ausführungsform des erfindungsgemäßen Konzepts ist;
    • 14 ein Zeitdiagramm der Spannungspegel mehrerer Abtastknoten-Durchlasssteuersignale entsprechend einer Kernbetriebssequenz nach einer Ausführungsform des erfindungsgemäßen Konzepts ist;
    • 15 ein Zeitdiagramm eines Beispiels einer Datenabspeicheroperation einer Seitenpufferschaltung nach einer Ausführungsform des erfindungsgemäßen Konzepts ist;
    • 16 ein Schaltungsdiagramm einer Cache-Einheit nach einer Ausführungsform des erfindungsgemäßen Konzepts ist;
    • 17 ein Zeitdiagramm eines Beispiels einer Datenabspeicheroperation einer Seitenpufferschaltung nach einer Ausführungsform des erfindungsgemäßen Konzepts ist;
    • 18 ein Zeitdiagramm eines Beispiels einer Datenabspeicheroperation einer Seitenpufferschaltung nach einer Ausführungsform des erfindungsgemäßen Konzepts ist;
    • 19 eine Anordnung von Seitenpuffereinheiten und Cache-Einheiten in einer Seitenpufferschaltung nach einer Ausführungsform des erfindungsgemäßen Konzepts veranschaulicht;
    • 20 ein Blockdiagramm einer Speichervorrichtung nach einer Ausführungsform des erfindungsgemäßen Konzepts ist;
    • 21 eine Draufsicht auf eine Seitenpufferschaltung und einen Seitenpufferdekoder nach einer Ausführungsform des erfindungsgemäßen Konzepts ist;
    • 22 eine Seitenpufferschaltung und einen Seitenpufferdekoder nach einer Ausführungsform des erfindungsgemäßen Konzepts veranschaulicht;
    • 23 einen Seitenpufferdekoder und einen Massebitzähler nach einer Ausführungsform des erfindungsgemäßen Konzepts veranschaulicht;
    • 24 eine Grafik eines digitalen Ausgabesignals eines Massebitzählers nach einer Ausführungsform des erfindungsgemäßen Konzepts ist;
    • 25 mehrere Seitenpuffer nach einer Ausführungsform des erfindungsgemäßen Konzepts veranschaulicht;
    • 26 eine Querschnittsansicht einer Speichervorrichtung nach einer Ausführungsform des erfindungsgemäßen Konzepts ist; und
    • 27 ein Blockdiagramm eines Beispiels ist, in dem eine Speichervorrichtung auf ein Festkörperlaufwerk (SSD)-System angewendet wird, nach Ausführungsformen des erfindungsgemäßen Konzepts.
  • DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Im Folgenden werden Ausführungsformen des erfindungsgemäßen Konzepts unter Bezugnahme auf die beigefügten Zeichnungen detailliert beschrieben.
  • 1 ist ein Blockdiagramm einer Speichervorrichtung 10 nach einer Ausführungsform des erfindungsgemäßen Konzepts. Bezugnehmend auf 1 kann die Speichervorrichtung 10 ein Speicherzellenarray 100 und eine Peripherieschaltung 200 enthalten, und die Peripherieschaltung 200 kann eine Seitenpufferschaltung 210, eine Steuerschaltung 220, einen Spannungsgenerator 230 und einen Zeilendekoder 240 enthalten. Obwohl in 1 nicht dargestellt, kann die Peripherieschaltung 200 ferner eine Dateneingabe-/Ausgabeschaltung, eine Eingabe-/Ausgabeschnittstelle usw. enthalten. Darüber hinaus kann die Peripherieschaltung 200 auch eine Spaltenlogik, einen Vordekoder, einen Temperatursensor, einen Befehlsdekoder, einen Adressdekoder usw. enthalten.
  • Das Speicherzellenarray 100 kann über Bitleitungen BL mit der Seitenpufferschaltung 210 verbunden sein und kann über Wortleitungen WL, Stringauswahlleitungen SSL und Masseauswahlleitungen GSL mit dem Zeilendekoder 240 verbunden sein. Das Speicherzellenarray 100 kann mehrere Speicherzellen enthalten, und die mehreren Speicherzellen können z.B. Flash-Speicherzellen enthalten. Im Folgenden werden Ausführungsformen des erfindungsgemäßen Konzepts für den Fall beschrieben, dass die mehreren Speicherzellen NAND-Flash-Speicherzellen enthalten. Die Erfindung ist j edoch nicht darauf beschränkt. In einigen Ausführungsformen können die mehreren Speicherzellen resistive Speicherzellen, wie z.B. resistive Direktzugriffsspeicher (RRAM), Phasenwechsel-RAM (PRAM) und magnetoresistive RAM (MRAM) enthalten.
  • In einer Ausführungsform kann das Speicherzellenarray 100 ein dreidimensionales (3D) Speicherzellenarray enthalten, das 3D-Speicherzellenarray kann mehrere NAND-Strings enthalten, und jeder NAND-String kann Speicherzellen enthalten, die jeweils mit den Wortleitungen WL verbunden sind, die vertikal auf einem Substrat gestapelt sind, wie im Detail unter Bezugnahme auf die 3 und 4 beschrieben ist. Das US-Patent Nr. 7.679.133 , das US-Patent Nr. 8.553.466 , das US-Patent Nr. 8.654.587 , das US-Patent Nr. 8.559.235 und die US-Patentanmeldungsveröffentlichung Nr. 2011/0233648 offenbaren geeignete Konfigurationen eines 3D-Speicherarrays, bei denen das 3D-Speicherarray in mehreren Ebenen eingerichtet ist und Wortleitungen und/oder Bitleitungen zwischen den Ebenen gemeinsam genutzt werden, und sind hierin durch Bezugnahme aufgenommen. Die Erfindung ist jedoch nicht darauf beschränkt, und in einigen Ausführungsformen kann das Speicherzellenarray 100 ein zweidimensionales (2D) Speicherzellenarray enthalten, und das 2D-Speicherzellenarray kann mehrere NAND-Strings enthalten, die in Zeilen- und Spaltenrichtung angeordnet sind.
  • Die Steuerschaltung 220 kann auf der Grundlage eines Befehls CMD, einer Adresse ADDR und eines Steuersignals CTRL Daten im Speicherzellenarray 100 programmieren, Daten aus dem Speicherzellenarray 100 lesen oder verschiedene Steuersignale zum Löschen von im Speicherzellenarray 100 gespeicherten Daten, z. B. ein Spannungssteuersignal CTRL_vol, eine Zeilenadresse X-ADDR und eine Spaltenadresse Y-ADDR, ausgeben. Auf diese Weise kann die Steuerschaltung 220 alle verschiedene Operationen in der Speichervorrichtung 10 steuern.
  • Der Spannungsgenerator 230 kann verschiedene Arten von Spannungen zur Durchführung von Programm-, Lese- und Löschoperationen im Speicherzellenarray 100 auf der Grundlage des Spannungssteuersignals CTRL_vol erzeugen. Der Spannungsgenerator 230 kann eine Wortleitungsspannung VWL, beispielsweise eine Programmspannung, eine Lesespannung, eine Durchlassspannung, eine Löschspannung, eine Löschverifizierungsspannung oder eine Programmverifizierungsspannung erzeugen. Zusätzlich kann der Spannungsgenerator 230 eine Stringauswahlleitungs-Spannung und eine Masseauswahlleitungs-Spannung basierend auf dem Spannungssteuersignal CTRL_vol erzeugen.
  • Der Zeilendekoder 240 kann als Reaktion auf die Zeilenadresse X-ADDR einen der Speicherblöcke auswählen, eine der Wortleitungen WL des ausgewählten Speicherblocks auswählen und eine der mehreren Stringauswahlleitungen SSL auswählen. Die Seitenpufferschaltung 210 kann als Reaktion auf die Spaltenadresse Y-ADDR einige der Bitleitungen BL auswählen. Die Seitenpufferschaltung 210 kann je nach Betriebsmodus als Schreibtreiber oder als Leseverstärker arbeiten.
  • Die Seitenpufferschaltung 210 kann mehrere Seitenpuffer PB enthalten, die jeweils mit mehreren Bitleitungen BL verbunden sind. In der vorliegenden Ausführungsform können Seitenpuffereinheiten, die in jedem der mehreren Seitenpuffer PB enthalten sind (z. B. die erste bis (n+1)-te Seitenpuffereinheit PBUO bis PBUn in 5), und Cache-Latches, die in jedem der mehreren Seitenpuffer PB enthalten sind (z. B. das erste bis (n+1)-te Cache-Latch CL0 bis CLn in 5), voneinander getrennt sein und separate Strukturen aufweisen. Dementsprechend kann der Freiheitsgrad der Verdrahtung der Seitenpuffereinheiten verbessert und die Komplexität eines Layouts reduziert werden. Da die Cache-Latches an die Dateneingabe-/Ausgabeleitungen angrenzen, kann außerdem der Abstand zwischen den Cache-Latches und den Dateneingabe-/Ausgabeleitungen verringert und somit die Dateneingabe-/Ausgabegeschwindigkeit verbessert werden. Wie hier verwendet, kann sich eine „Einheit“ auf eine „Schaltung“ beziehen.
  • In einer Ausführungsform kann jede Seitenpuffereinheit ein Paar von Durchlasstransistoren (z. B. TR0 und TR0' in 9) und eine Abtastknoten-Leitung zum Verbinden des Paares von Durchlasstransistoren miteinander (z. B. MT0a in 9) enthalten. In diesem Fall kann die Abtastknoten-Leitung als eine Spur einer unteren Metallschicht (z. B. LM0 in 9) implementiert werden und dem Abtastknoten entsprechen. In einer Datenabtastzeitdauer können die Durchlasstransistoren, die in jeder der mehreren Seitenpuffereinheiten enthalten sind, elektrisch nicht miteinander verbunden sein, und dementsprechend können auch die Abtastknoten-Leitungen, die in jeder der mehreren Seitenpuffereinheiten enthalten sind, elektrisch nicht miteinander verbunden sein. Andererseits können in einer Datenübertragungszeitdauer die Durchlasstransistoren, die in jeder der mehreren Seitenpuffereinheiten enthalten sind, in Reihe miteinander verbunden sein, und dementsprechend können die Abtastknoten-Leitungen, die in jeder der mehreren Seitenpuffereinheiten enthalten sind, elektrisch miteinander verbunden sein und als Datenübertragungsleitungen verwendet werden. Da die Seitenpufferschaltung 210 nicht separat die mehreren Datenübertragungsleitungen zum jeweiligen Verbinden der mehreren Seitenpuffereinheiten mit den mehreren Cache-Latches enthalten muss, kann dementsprechend eine Fläche eines Bereichs, der von der Seitenpufferschaltung 210 belegt wird, reduziert werden.
  • 2 zeigt schematisch eine Struktur der Speichervorrichtung 10 von 1, nach einer Ausführungsform des erfindungsgemäßen Konzepts. Bezugnehmend auf 2 kann die Speichervorrichtung 10 eine erste Halbleiterschicht L1 und eine zweite Halbleiterschicht L2 enthalten, und die erste Halbleiterschicht L1 kann in einer vertikalen Richtung VD in Bezug auf die zweite Halbleiterschicht L2 gestapelt sein. Die zweite Halbleiterschicht L2 kann in der vertikalen Richtung VD unter der ersten Halbleiterschicht L1 liegen, und dementsprechend kann die zweite Halbleiterschicht L2 nahe am Substrat liegen.
  • In einer Ausführungsform kann das Speicherzellenarray 100 in 1 auf der ersten Halbleiterschicht L1 und die Peripherieschaltung 200 in 1 auf der zweiten Halbleiterschicht L2 ausgebildet sein. Dementsprechend kann die Speichervorrichtung 10 eine Struktur aufweisen, bei der sich das Speicherzellenarray 100 auf der Peripherieschaltung 200 befindet, d. h. eine Zell-über-Peripherie-Struktur (COP). Die COP-Struktur kann eine Fläche in horizontaler Richtung effektiv reduzieren und den Integrationsgrad der Speichervorrichtung 10 verbessern.
  • In einer Ausführungsform kann die zweite Halbleiterschicht L2 das Substrat enthalten, und durch Ausbilden von Transistoren auf dem Substrat und von Metallmustern zur Verdrahtung von Transistoren (z.B. erste und dritte untere Metallschicht LM0 und LM2 in 9) kann die Peripherieschaltung 200 in der zweiten Halbleiterschicht L2 ausgebildet werden. Nachdem die Peripherieschaltung 200 auf der zweiten Halbleiterschicht L2 ausgebildet ist, kann die erste Halbleiterschicht L1 mit dem Speicherzellenarray 100 ausgebildet werden, und die Metallmuster zum Verbinden der Wortleitungen WL und der Bitleitungen BL des Speicherzellenarrays 100 mit der in der zweiten Halbleiterschicht L2 ausgebildeten Peripherieschaltung 200 können ausgebildet werden. Beispielsweise können sich die Bitleitungen BL in einer ersten horizontalen Richtung HD1 erstrecken, und die Wortleitungen WL können sich in einer zweiten horizontalen Richtung HD2 erstrecken.
  • Da die Anzahl der Stufen von Speicherzellen in dem Speicherzellenarray 100 mit der Entwicklung von Halbleiterprozessen zunimmt, d. h., da die Anzahl der gestapelten Wortleitungen WL zunimmt, kann eine Fläche des Speicherzellenarrays 100 abnehmen, und dementsprechend kann eine Fläche der Peripherieschaltung 200 ebenfalls reduziert werden. Nach der vorliegenden Ausführungsform kann die Seitenpufferschaltung 210, um die Fläche eines von der Seitenpufferschaltung 210 belegten Bereichs zu reduzieren, eine Struktur aufweisen, in der die Seitenpuffereinheit und das Cache-Latch voneinander getrennt sind, und die in jeder der Seitenpuffereinheiten enthaltenen Abtastknoten gemeinsam zu einem kombinierten Abtastknoten verbinden. Dies wird unter Bezugnahme auf 9 im Detail erläutert.
  • 3 zeigt schematisch das Speicherzellenarray 100 in 1, nach einer Ausführungsform des erfindungsgemäßen Konzepts. Bezugnehmend auf 3 kann das Speicherzellenarray 100 ersten bis (i+1 )-ten Speicherblock BLK0 bis BLKi enthalten, wobei i eine positive ganze Zahl sein kann. Jeder von dem ersten bis (i+1)-ten Speicherblock BLK0 bis BLKi kann eine 3D-Struktur (oder eine vertikale Struktur) aufweisen. Jeder von dem ersten bis (i+1)-ten Speicherblock BLK0 bis BLKi kann mehrere NAND-Strings enthalten, die sich in der vertikalen Richtung VD erstrecken. In diesem Fall können die mehreren NAND-Strings in der ersten und zweiten horizontalen Richtung HD1 und HD2 um einen bestimmten Abstand voneinander entfernt vorgesehen sein. Der ersten bis (i+1 )-te Speicherblock BLK0 bis BLKi können durch den Zeilendekoder (240 in 1) ausgewählt werden. Zum Beispiel kann der Zeilendekoder 240 einen Speicherblock auswählen, der einer Blockadresse unter den ersten bis (i+1)-ten Speicherblöcken BLK0 bis BLKi entspricht.
  • 4 ist eine perspektivische Ansicht eines Speicherblocks BLKa in 3 nach einer Ausführungsform des erfindungsgemäßen Konzepts. Bezugnehmend auf 4 kann der Speicherblock BLKa in einer Richtung senkrecht zu einem Substrat SUB ausgebildet sein. Das Substrat SUB kann von einem ersten Leitfähigkeitstyp (z. B. vom p-Typ) sein, und eine gemeinsame Sourceleitung CSL, die sich auf dem Substrat SUB in der zweiten horizontalen Richtung HD2 erstreckt und von einem zweiten Leitfähigkeitstyp (z. B. vom n-Typ) ist, kann vorgesehen sein. In einem Bereich zwischen zwei benachbarten gemeinsamen Sourceleitungen CSL auf dem Substrat SUB können mehrere Isolierschichten IL, die sich in der zweiten horizontalen Richtung HD2 erstrecken, in der vertikalen Richtung VD aufeinanderfolgend vorgesehen sein, und die mehreren Isolierschichten IL können in der vertikalen Richtung VD um einen bestimmten Abstand voneinander entfernt sein. Die mehreren Isolierschichten IL können beispielsweise ein Isoliermaterial wie Siliziumoxid enthalten.
  • Mehrere Säulen P können nacheinander in der ersten horizontalen Richtung HD 1 zwischen zwei benachbarten gemeinsamen Sourceleitungen CSL im Bereich des Substrats SUB vorgesehen werden und durchdringen die mehreren Isolierschichten IL in der vertikalen Richtung VD. Zum Beispiel können die mehreren Säulen P das Substrat SUB über die mehreren Isolierschichten IL kontaktieren. Eine Oberflächenschicht S jeder Säule P kann ein Siliziummaterial des ersten Typs enthalten und kann als Kanalbereich fungieren. Eine innere Schicht I jeder Säule P kann ein Isoliermaterial wie Siliziumoxid oder einen Luftspalt enthalten.
  • Im Bereich zwischen zwei benachbarten gemeinsamen Sourceleitungen CSL kann eine Ladungsspeicherschicht CS entlang der freiliegenden Oberflächen der Isolierschichten IL, der Säulen P und des Substrats SUB vorgesehen sein. Die Ladungsspeicherschicht CS kann eine Gate-Isolierschicht (oder eine so genannte Tunnel-Isolierschicht), eine Ladungsfallenschicht und eine Sperr-Isolierschicht enthalten. Die Ladungsspeicherschicht CS kann z. B. eine Oxid-Nitrid-Oxid-Struktur (ONO) aufweisen. Darüber hinaus kann in dem Bereich zwischen zwei benachbarten gemeinsamen Sourceleitungen CSL eine Gate-Elektrode GE, die Auswahlleitungen (z. B. GSL und SSL) enthält, und der ersten bis achten Wortleitung WL0 bis WL7 auf einer freiliegenden Oberfläche der Ladungsspeicherschicht CS vorgesehen sein.
  • Auf jeder der mehreren Säulen P können Drains oder Drainkontakte DR vorgesehen sein. Die Drains oder die Drainkontakte DR können beispielsweise ein mit Verunreinigungen des zweiten Leitfähigkeitstyps dotiertes Siliziummaterial enthalten. An den Drains DR können erste bis dritte Bitleitung BL1 bis BL3 vorgesehen sein, die sich in der ersten horizontalen Richtung HD1 erstrecken und in der zweiten horizontalen Richtung HD2 um einen bestimmten Abstand voneinander entfernt sind.
  • 5 ist eine schematische Darstellung einer Verbindung des Speicherzellenarrays 100 mit der Seitenpufferschaltung 210 nach einer Ausführungsform des erfindungsgemäßen Konzepts. Bezugnehmend auf 5 kann das Speicherzellenarray 100 einen ersten bis (n+1)-tenNAND-String NS0 bis NSn enthalten, wobei jede von dem ersten bis (n+1)-ten NAND-String NS0 bis NSn einen Masseauswahltransistor GST enthalten kann, der mit der Masseauswahlleitung GSL verbunden ist, mehrere Speicherzellen MC, die jeweils mit der ersten bis (m+1)-ten Wortleitung WL0 bis WLm verbunden sind, und einen Stringauswahltransistor SST, der mit der Stringauswahlleitung SSL verbunden ist, enthalten, und der Masseauswahltransistor GST, die mehreren Speicherzellen MC und der Stringauswahltransistor SST können miteinander in Reihe verbunden sein. In diesem Fall kann m eine positive ganze Zahl sein.
  • Die Seitenpufferschaltung 210 kann die erste bis (n+1)-te Seitenpuffereinheit PBUO bis PBUn enthalten. Die erste Seitenpuffereinheit PB0 kann über die erste Bitleitung BL0 mit der ersten NAND-String NS0 verbunden sein, und die (n+1)-te Seitenpuffereinheit PBUn kann über die (n+1)-te Bitleitung BLn mit dem (n+1)-tenNAND-String NSn verbunden sein. In diesem Fall kann n eine positive ganze Zahl sein. Zum Beispiel kann n 7 sein, und die Seitenpufferschaltung 210 kann eine Struktur aufweisen, in der Seitenpuffereinheiten von acht Stufen oder die erste bis (n+1)-te Seitenpuffereinheit PBUO bis PBUn in einer Reihe sind. Zum Beispiel können die erste bis (n+1)-te Seitenpuffereinheit PBUO bis PBUn in einer Reihe in einer Erstreckungsrichtung der ersten bis (n+1)-ten Bitleitungen BL0 bis BLn sein.
  • Die Seitenpufferschaltung 210 kann ferner das erste bis (n+1)-te Cache-Latch CL0 bis CLn enthalten, die jeweils der ersten bis (n+1)-ten Seitenpuffereinheit PBUO bis PBUn entsprechen. Beispielsweise kann n 7 sein, und die Seitenpufferschaltung 210 kann eine Struktur aufweisen, in der die Cache-Latches von acht Stufen oder das erste bis (n+1)-te Cache-Latch CL0 bis CLn in einer Zeile angeordnet sind. Beispielsweise können die ersten bis (n+1)-ten Cache-Latches CL0 bis CLn in einer Reihe in einer Erstreckungsrichtung der ersten bis (n+1)-ten Bitleitung BL0 bis BLn liegen.
  • Die Abtastknoten jeder von der ersten bis (n+1)-ten Seitenpuffereinheit PBUO bis PBUn können gemeinsam mit einem kombinierten Abtastknoten SOC verbunden sein. Darüber hinaus können das erste bis (n+1)-ten Cache-Latch CL0 bis CLn gemeinsam mit dem kombinierten Abtastknoten SOC verbunden sein. Dementsprechend können die erste bis (n+1)-te Seitenpuffereinheit PBUO bis PBUn mit dem ersten bis (n+1)-ten Cache-Latch CL0 bis CLn über den kombinierten Abtastknoten-SOC verbunden sein.
  • 6 veranschaulicht im Detail einen Seitenpuffer PB nach einer Ausführungsform des erfindungsgemäßen Konzepts.
  • Bezugnehmend auf 6 kann der Seitenpuffer PB einem Beispiel für den Seitenpuffer PB in 1 entsprechen. Der Seitenpuffer PB kann eine Seitenpuffereinheit PBU und eine Cache-Einheit CU enthalten. Da die Cache-Einheit CU ein Cache-Latch (C-LATCH) CL enthält und das C-LATCH CL mit einer Dateneingabe-/-ausgabeleitung verbunden ist, kann die Cache-Einheit CU an die Dateneingabe-/-ausgabeleitung angrenzen. Dementsprechend können die Seitenpuffereinheit PBU und die Cache-Einheit CU voneinander getrennt sein, und der Seitenpuffer PB kann eine Struktur aufweisen, in der die Seitenpuffereinheit PBU und die Cache-Einheit CU voneinander getrennt sind.
  • Die Seitenpuffereinheit PBU kann eine Haupteinheit MU enthalten. Die Haupteinheit MU kann Haupttransistoren im Seitenpuffer PB enthalten. Die Seitenpuffereinheit PBU kann ferner einen Bitleitungsauswahltransistor TR_hv enthalten, der mit einer Bitleitung BL verbunden ist und durch ein Bitleitungsauswahlsignal BLSLT angesteuert wird. Der Bitleitungswahltransistor TR_hv kann einen Hochspannungstransistor enthalten, und dementsprechend kann sich der Bitleitungswahltransistor TR_hv in einem anderen Wannenbereich als die Haupteinheit MU befinden, d. h. in einer Hochspannungseinheit HVU.
  • Die Haupteinheit MU kann ein Abtast-Latch (S-LATCH) SL, eine Kraftverriegelung (F-LATCH) FL, eine obere Bitverriegelung (M-LATCH) ML und eine untere Bitverriegelung (L-LATCH) LL enthalten. Nach einer Ausführungsform können das S-LATCH SL, das F-LATCH FL, das M-LATCH ML oder das L-LATCH LL als Haupt-Latches bezeichnet werden. Die Haupteinheit MU kann ferner eine Vorladeschaltung PC enthalten, die in der Lage ist, eine Vorladeoperation auf der Bitleitung BL oder dem Abtastknoten SO basierend auf dem Bitleitungs-Klemmsteuersignal BLCLAMP zu steuern, und kann ferner einen Transistor PM' enthalten, der durch ein Bitleitungs-Einstellsignal BLSETUP angesteuert wird.
  • Das S-LATCH SL kann während einer Leseoperation oder einer Programmverifizierungsoperation Daten, die in einer Speicherzelle MC gespeichert sind, oder ein Abtastergebnis einer Schwellenspannung der Speicherzelle MC speichern. Darüber hinaus kann das S-LATCH SL während einer Programmoperation dazu verwendet werden, eine Programmbitleitungsspannung oder eine Programmsperrspannung an die Bitleitung BL anzulegen. Das F-LATCH FL kann verwendet werden, um die Schwellenspannungsverteilung während der Programmoperation zu verbessern. Im F-LATCH FL können Erzwingungs-Daten gespeichert werden. Nachdem die Erzwingungs-Daten anfänglich auf „1“ gesetzt sind, können die Erzwingungs-Daten in „0“ umgewandelt werden, wenn die Schwellenspannung der Speicherzelle MC in einen Erzwingungs-Bereich eintritt, der eine niedrigere Spannung als ein Zielbereich aufweist. Durch die Verwendung der Erzwingungs-Daten während einer Programmausführungsoperation kann die Bitleitungsspannung gesteuert werden, und die Programmschwellenspannungsverteilung kann enger gestaltet werden.
  • Das M-LATCH ML, das L-LATCH LL und das C-LATCH CL können verwendet werden, um Daten zu speichern, die während der Programmoperation extern eingegeben werden, und können als Daten-Latches bezeichnet werden. Wenn Daten von 3 Bits in einer Speicherzelle MC programmiert werden, können die Daten von 3 Bits im M-LATCH ML, im L-LATCH LL bzw. im C-LATCH CL gespeichert werden. Bis ein Programm der Speicherzelle MC abgeschlossen ist, können das M-LATCH ML, das L-LATCH LL und das C-LATCH CL die gespeicherten Daten beibehalten. Darüber hinaus kann das C-LATCH CL Daten empfangen, die während der Leseoperation vom S-LATCH SL aus einer Speicherzelle MC gelesen werden, und die empfangenen Daten über die Dateneingabe-/-ausgabeleitung nach außen ausgeben.
  • Darüber hinaus kann die Haupteinheit MU einen ersten bis vierten Transistor NM1 bis NM4 enthalten. Der erste Transistor NM1 kann zwischen dem Abtastknoten SO und dem S-LATCH SL verbunden sein und kann durch ein Massesteuersignal SOGND angesteuert werden. Der zweite Transistor NM2 kann zwischen dem Abtastknoten SO und dem F-LATCH FL verbunden sein und kann von einem Erzwingungs-Überwachungssignal MON_F angesteuert werden. Der dritte Transistor NM3 kann zwischen dem Abtastknoten SO und dem M-LATCH ML verbunden sein und kann von einem höheres BitÜberwachungssignal MON_M angesteuert werden. Der vierte Transistor NM4 kann zwischen dem Abtastknoten SO und dem L-LATCH LL verbunden sein und kann von einem niedrigeren Bitüberwachungssignal MON L angesteuert werden.
  • Außerdem kann die Haupteinheit MU einen fünften und einen sechsten Transistor NM5 und NM6 enthalten, die in Reihe zwischen dem Bitleitungsauswahltransistor TV hv und dem Abtastknoten SO miteinander verbunden sind. Der fünfte Transistor NM5 kann durch ein Bitleitungs-Abschaltsignal BLSHF angesteuert werden, und der sechste Transistor NM6 kann durch ein Bitleitungsverbindungssteuersignal CLBLK angesteuert werden. Darüber hinaus kann die Haupteinheit MU einen Vorladetransistor PM enthalten. Der Vorladetransistor PM kann mit dem Abtastknoten SO verbunden sein, durch ein Ladesignal LOAD angesteuert werden und den Abtastknoten SO in einer Vorladezeitdauer auf einen Vorladepegel vorladen.
  • In der vorliegenden Ausführungsform kann die Haupteinheit MU außerdem ein Paar von Durchlasstransistoren, die mit dem Abtastknoten SO verbunden sind, oder erste und zweite Durchlasstransistoren TR und TR' enthalten. Nach einer Ausführungsform können der erste und der zweite Durchlasstransistor TR und TR' auch als erster bzw. zweiter Abtastknoten-Verbindungstransistor bezeichnet werden. Der erste und der zweite Durchlasstransistor TR und TR' können entsprechend einem Durchlasssteuersignal SO_PASS angesteuert werden. Nach einer Ausführungsform kann das Durchlasssteuersignal SO_PASS als ein Abtastknoten-Verbindungssteuersignal bezeichnet werden. Der erste Durchlasstransistor TR kann zwischen einem ersten Anschluss SOC_U und dem Abtastknoten SO verbunden sein, und der zweite Durchlasstransistor TR' kann zwischen dem Abtastknoten SO und einem zweiten Anschluss SOC_D liegen.
  • Wenn die Seitenpuffereinheit PBU beispielsweise die zweite Seitenpuffereinheit PBU1 in 5 ist, kann der erste Anschluss SOC_U mit einem Ende des in der ersten Seitenpuffereinheit PBUO enthaltenen Durchlasstransistors verbunden sein, und der zweite Anschluss SOC_D kann mit einem Ende des in der dritten Seitenpuffereinheit PBU2 enthaltenen Durchlasstransistors verbunden sein. Auf diese Weise kann der Abtastknoten SO über Durchlasstransistoren, die in jeder von der dritten bis (n+1)-ten Seitenpuffereinheit PBU2 bis PBUn enthalten sind, elektrisch mit dem kombinierten Abtastknoten SOC verbunden sein.
  • Während einer Programmoperation kann der Seitenpuffer PB überprüfen, ob das Programm in einer Speicherzelle MC abgeschlossen ist, die aus den Speicherzellen MC ausgewählt wurde, die in dem mit der Bitleitung BL verbundenen NAND-String enthalten sind. Der Seitenpuffer PB kann Daten, die während der Programmverifizierungsoperation über die Bitleitung BL abgetastet werden, im S-LATCH SL speichern. Das M-LATCH ML und das L-LATCH LL können so eingestellt werden, dass die Zieldaten entsprechend den im S-LATCH SL gespeicherten abgetasteten Daten gespeichert werden. Wenn die abgetasteten Daten z. B. anzeigen, dass das Programm abgeschlossen ist, können das M-LATCH ML und das L-LATCH LL in einer nachfolgenden Programmschleife auf eine Programmsperreinrichtung für die ausgewählte Speicherzelle MC umgeschaltet werden. Das C-LATCH CL kann von außen vorgesehene Eingabedaten vorübergehend speichern. Während des Programmablaufs können die im C-LATCH CL zu speichernden Zieldaten im M-LATCH ML und im L-LATCH LL gespeichert werden.
  • 7 ist ein Zeitdiagramm eines Beispiels eines Spannungspegels eines Durchlasssteuersignals SO_PASS entsprechend einer Kernbetriebssequenz nach einer Ausführungsform des erfindungsgemäßen Konzepts. Unter Bezugnahme auf die 6 und 7 zusammen kann die Kernbetriebssequenz den Betrieb des Seitenpuffers PB darstellen, und die Kernbetriebssequenz kann beispielsweise eine Datenabtastzeitdauer 71, in der eine Datenabtastoperation durchgeführt wird, und eine Datenabspeicherzeitdauer, in der eine Datenabspeicheroperation durchgeführt wird, oder eine Datenübertragungszeitdauer 72 enthalten.
  • In der Datenabtastzeitdauer 71 kann das Durchlasssteuersignal SO_PASS deaktiviert und der erste und zweite Durchlasstransistor TR und TR' ausgeschaltet werden. Dementsprechend kann die Seitenpuffereinheit PBU mit dem kombinierten Abtastknoten SOC elektrisch nicht verbunden sein, z. B. kann die Seitenpuffereinheit PBU mit der Cache-Einheit CU elektrisch nicht verbunden sein. Darüber hinaus kann die Seitenpuffereinheit PBU auch mit einer benachbarten Seitenpuffereinheit PBU elektrisch nicht verbunden sein. Die Datenabtastzeitdauer 71 kann beispielsweise eine Vorladezeitdauer, in der eine Operation des Vorladens der Spannung der Bitleitung BL oder der Spannung des Abtastknotens SO auf einen Vorladepegel durchgeführt wird, eine Entwicklungszeitdauer, in der eine Operation des elektrischen Verbindens der Bitleitung BL mit dem Abtastknoten SO und des Entwickelns einer Spannung des Abtastknotens SO von einem Spannungspegel der Bitleitung BL abhängen, und eine Erfassungszeitdauer, in der eine Operation des Erfassens der Spannung des Abtastknotens SO durchgeführt wird, enthalten.
  • In der Datenübertragungszeitdauer 72 kann das Durchlasssteuersignal SO_PASS aktiviert werden und der erste und zweite Durchlasstransistor TR und TR' können eingeschaltet werden. Dementsprechend kann die Seitenpuffereinheit PBU elektrisch mit dem kombinierten Abtastknoten SOC verbunden sein, z. B. kann die Seitenpuffereinheit PBU elektrisch mit der Cache-Einheit CU verbunden sein. Darüber hinaus kann die Seitenpuffereinheit PBU elektrisch mit einer benachbarten Seitenpuffereinheit PBU verbunden sein. Die Datenübertragungszeitdauer 72 kann beispielsweise eine Zeitdauer enthalten, in der eine Operation des Abspeicherns von in dem S-LATCH SL gespeicherten Lesedaten in das C-LATCH CL durchgeführt wird, und eine Zeitdauer, in der eine Operation des Abspeicherns von in dem C-LATCH CL gespeicherten Programmdaten in das S-LATCH SL durchgeführt wird, oder eine Zeitdauer, in der in dem C-LATCH CL gespeicherte Daten an eine Dateneingabe-/Ausgabeschaltung, usw. übertragen werden.
  • 8 ist ein Zeitdiagramm eines weiteren Beispiels eines Spannungspegels des Durchlasssteuersignals SO_PASS entsprechend einer Kernbetriebssequenz, nach einer Ausführungsform des erfindungsgemäßen Konzepts.
  • Unter Bezugnahme auf 6 und 8 zusammen kann die Kernbetriebssequenz den Betrieb des Seitenpuffers PB darstellen. Beispielsweise kann die Kernbetriebssequenz eine Bitleitungseinrichtungszeitdauer 81, eine Erzwingungs-Abspeicherzeitdauer 82 und eine Bitleitungs-Erzwingungszeitdauer 83, eine Datenübertragungszeitdauer oder eine Datenabspeicherzeitdauer 84 und eine Massebit-Zählzeitdauer (MBC) 85 sein.
  • In der Bitleitungseinrichtungszeitdauer 81 kann das Durchlasssteuersignal SO_PASS aktiviert werden, und der erste und zweite Durchlasstransistor TR und TR' können eingeschaltet werden. In diesem Fall können der Abtastknoten SO und der kombinierte Abtastknoten SOC elektrisch miteinander verbunden sein, und dementsprechend können Daten aus dem in der Seitenpuffereinheit PBU enthaltenen Haupt-Latch (z. B. dem S-LATCH SL, dem F-LATCH FL, dem M-LATCH ML oder dem L-LATCH LL) in das C-LATCH CL umgespeichert werden.
  • In der Erzwingungs-Abspeicherzeitdauer 82 und der Bitleitungs-Erzwingungszeitdauer 83 kann das Durchlasssteuersignal SO PASS deaktiviert und der erste und zweite Durchlasstransistor TR und TR' abgeschaltet werden. Dementsprechend kann die Seitenpuffereinheit PBU elektrisch mit der Cache-Einheit CU nicht verbunden sein und kann auch elektrisch mit der benachbarten Seitenpuffereinheit PBU nicht verbunden sein. In der Erzwingungs-Abspeicherzeitdauer 82 kann, wenn das Programm durchgeführt wird, die Abspeicheroperation zur Auswahl einer Bitleitung BL, die auf eine Vorspannung erzwungen werden soll, die geringer ist als ein Stromversorgungsspannungspegel, durchgeführt werden. Zum Beispiel können Daten von dem F-LATCH FL in das S-LATCH SL umgespeichert werden. In der Bitleitungs-Erzwingungszeitdauer 83 kann eine an die Bitleitung BL angelegte Spannung entsprechend einem im F-LATCH FL gespeicherten Wert während einer Programmausführung variieren.
  • In der Datenübertragungszeitdauer 84 kann das Durchlasssteuersignal SO_PASS aktiviert und der erste und zweite Durchlasstransistor TR und TR' eingeschaltet werden. In der Datenübertragungszeitdauer 84 kann beispielsweise eine Abspeicheroperation durchgeführt werden, um die Daten, die in dem S-LATCH SL gespeichert sind, das mit den Speicherzellen MC verbunden ist, die als Ergebnis der Programmverifizierungsoperation unter den Speicherzellen MC, die in den Zielprogrammzustand programmiert werden sollen, wenn das Programm ausgeführt wird, ausgefallen sind, auf logisches Niedrig zu markieren. Da in diesem Fall der Abtastknoten SO und der kombinierte Abtastknoten SOC elektrisch miteinander verbunden sind, können die logisch niedrigen Daten vom C-LATCH CL in das Haupt-Latch (z. B. das S-LATCH SL) umgespeichert werden.
  • In der Massebit-Zählzeitdauer 85 kann das Durchlasssteuersignal SO_PASS deaktiviert und der erste und zweite Durchlasstransistor TR und TR' können abgeschaltet werden. Dementsprechend kann die Seitenpuffereinheit PBU elektrisch nicht mit der Cache-Einheit CU verbunden sein und kann auch elektrisch nicht mit der benachbarten Seitenpuffereinheit verbunden sein. In der Massebit-Zählzeitdauer 85 kann die Anzahl der S-LATCHes SL, die in der vorherigen Datenübertragungszeitdauer 84 als logisch niedrig markiert wurden, gezählt werden.
  • 9 ist eine Draufsicht auf eine Seitenpufferschaltung 210a nach einer Ausführungsform des erfindungsgemäßen Konzepts. Unter Bezugnahme auf 2 und 9 zusammen kann die erste Halbleiterschicht L1 das Speicherzellenarray 100 enthalten, und das Speicherzellenarray 100 kann die mehreren Speicherzellen MC enthalten, die jeweils mit den mehreren Bitleitungen BL verbunden sind, die sich in der ersten horizontalen Richtung HD1 erstrecken. In einer Ausführungsform können die mehreren Bitleitungen BL als eine erste Metallschicht M1 implementiert sein. Die erste Metallschicht M1 kann z. B. unter Verwendung der Doppelstrukturierungstechnologie (DPT) gebildet werden.
  • Die zweite Halbleiterschicht L2 kann die Seitenpufferschaltung 210a enthalten, und eine erste untere Metallschicht LM0, die sich in der ersten horizontalen Richtung HD1 erstreckt, kann über der Seitenpufferschaltung 210a liegen. Eine dritte untere Metallschicht LM2, die sich in der ersten horizontalen Richtung HD1 erstreckt, kann sich oberhalb der ersten unteren Metallschicht LM0 befinden. Obwohl nicht dargestellt, kann eine zweite untere Metallschicht, die sich in der zweiten horizontalen Richtung HD2 erstreckt, weiter zwischen der ersten unteren Metallschicht LM0 und der dritten unteren Metallschicht LM2 angeordnet sein. Beispielsweise können die erste und dritte untere Metallschicht LM0 und LM2 ohne Verwendung von DPT gebildet werden, und dementsprechend kann ein Abstand der Metallmuster, die in jeder von der ersten und dritten unteren Metallschicht LM0 und LM2 enthalten sind, größer als ein Abstand der Metallmuster sein, die in der ersten Metallschicht M1 enthalten sind.
  • Die Seitenpufferschaltung 210a kann eine erste bis achte Seitenpuffereinheit PBUO bis PBU7 in der ersten horizontalen Richtung HD1 und eine erste bis achte Cache-Einheit CU0 bis CU7 in der ersten horizontalen Richtung HD1 enthalten. Die erste bis achte Seitenpuffereinheit PBUO bis PBU7 können sich in einem Hauptbereich MR befinden, die erste bis achte Cache-Einheit CU0 bis CU7 können sich in einem Cache-Bereich CR befinden, und der Hauptbereich MR und der Cache-Bereich CR können in der ersten horizontalen Richtung HD1 aneinandergrenzen. Die erste und dritte untere Metallschicht LM0 und LM2 können verwendet werden, um ein Steuersignal an jeden der Transistoren zu übertragen, die in der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 und der ersten bis achten Cache-Einheit CU0 bis CU7 enthalten sind, oder sie können verwendet werden, um jeden der Transistoren mit einem Leistungsanschluss oder einem Masseanschluss zu verbinden.
  • 10 ist ein Schaltungsdiagramm der Seitenpufferschaltung 210a nach einer Ausführungsform des erfindungsgemäßen Konzepts. Nachfolgend wird die Konfiguration der Seitenpufferschaltung 210a unter Bezugnahme auf die 9 und 10 gemeinsam detailliert beschrieben.
  • Jede Seitenpuffereinheit kann zwei Durchlasstransistoren enthalten, und dementsprechend kann die Seitenpufferschaltung 210a 16 Durchlasstransistoren TR0, TR0', ..., TR7 und TR7' enthalten, und die 16 Durchlasstransistoren TR0, TR0', ..., TR7 und TR7' können in Reihe miteinander verbunden sein. Beispielsweise kann die erste Seitenpuffereinheit PBUO den ersten und zweiten Durchlasstransistor TR0 und TR0' enthalten, die in Reihe verbunden sind. Zum Beispiel kann der erste Durchlasstransistor TR0 an eine erste Grenze der ersten Seitenpuffereinheit PBUO angrenzen, der zweite Durchlasstransistor TR0' kann an eine zweite Grenze der ersten Seitenpuffereinheit PBUO angrenzen, und die erste Grenze und die zweite Grenze können einander gegenüberliegen. Beispielsweise können der erste und der zweite Durchlasstransistor TR0 und TR0' als NMOS-Transistoren implementiert sein und sich dementsprechend an beiden Enden der P-Wanne der ersten Seitenpuffereinheit PBUO befinden, aber die Erfindung ist darauf nicht beschränkt. In einer Ausführungsform kann eine andere Halbleitervorrichtung, z. B. ein PMOS-Transistor, weiter zwischen der ersten Grenze der ersten Seitenpuffereinheit PBUO und dem ersten Durchlasstransistor TR0 angeordnet sein. In ähnlicher Weise kann ferner eine andere Halbleitervorrichtung, z. B. ein PMOS-Transistor, zwischen der zweiten Grenze der ersten Seitenpuffereinheit PBUO und dem zweiten Durchlasstransistor TR0' angeordnet sein.
  • Beispielsweise kann die erste Seitenpuffereinheit PBUO zwischen dem ersten Durchlasstransistor TR0 und dem zweiten Durchlasstransistor TR0' mehrere Transistoren enthalten, die in der ersten horizontalen Richtung angeordnet sind (beispielsweise das S-LATCH SL, das F-LATCH FL, das M-LATCH ML und das L-LATCH LL, der erste bis sechste Transistor NM1 bis NM6 in 6 oder ähnliches). Im Folgenden wird schwerpunktmäßig die Konfiguration der ersten Seitenpuffereinheit PBUO beschrieben, und jede von der zweiten bis achten Seitenpuffereinheit PBU1 bis PBU7 kann genauso eingerichtet sein wie die erste Seitenpuffereinheit PBUO.
  • Der erste Durchlasstransistor TR0 kann eine Source S0, eine Drain D0 und ein Gate G0 enthalten. Die Source S0 des ersten Durchlasstransistors TR0 kann mit einem ersten Anschluss (z. B. SOC_U in 6) verbunden sein, und die Drain D0 des ersten Durchlasstransistors TR0 kann mit einem ersten Abtastknoten SO0 verbunden sein. Ein erstes Durchlasssteuersignal SO_PASS<0> eines Durchlasssteuersignals SO_PASS[7:0] kann an das Gate G0 des ersten Durchlasstransistors TR0 angelegt werden. Im Folgenden wird beschrieben, dass das Durchlasssteuersignal SO_PASS[7:0] das erste bis achte Durchlasssteuersignal SO_PASS<0> bis SO_PASS<7> enthält, die jeweils der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 entsprechen.
  • Der zweite Durchlasstransistor TR0' kann eine Source S0', eine Drain D0' und ein Gate G0' enthalten. Die Source S0' des zweiten Durchlasstransistors TR0' kann mit dem ersten Abtastknoten SO0 verbunden sein, und die Drain D0' des zweiten Durchlasstransistors TR0' kann mit einem zweiten Anschluss verbunden sein (z. B. SOC_D in 6). Das erste Durchlasssteuersignal SO_PASS<0> kann an das Gate G0' des zweiten Durchlasstransistors TR0' angelegt werden.
  • Die zweite Seitenpuffereinheit PBU1 kann den ersten und zweiten Durchlasstransistor TRI und TR1' enthalten, die in Reihe verbunden sind. Der erste Durchlasstransistor TR1 kann eine Source S1, eine Drain D1 und ein Gate G1 enthalten, und der zweite Durchlasstransistor TR1' kann eine Source S1', eine Drain D1' und ein Gate G1' enthalten. Das zweite Durchlasssteuersignal SO_PASS<1> des Durchlasssteuersignals SO_PASS[7:0] kann an die Gates G1 und G1' des ersten bzw. zweiten Durchlasstransistors TRI und TR1' angelegt werden.
  • Die achte Seitenpuffereinheit PBU7 kann den ersten und zweiten Durchlasstransistor TR7 und TR7' enthalten, die in Reihe verbunden sind. Der erste Durchlasstransistor TR7 kann eine Source S7, eine Drain D7 und ein Gate G7 enthalten, und der zweite Durchlasstransistor TR7' kann eine Source S7', eine Drain D7' und ein Gate G7' enthalten. Das achte Durchlasssteuersignal SO_PASS<7> des Durchlasssteuersignals SO_PASS[7:0] kann an die Gates G7 und G7' des ersten bzw. zweiten Durchlasstransistors TR7 und TR7' angelegt werden. Die Erfindung ist jedoch nicht darauf beschränkt, und in einigen Ausführungsformen kann ein kombiniertes Abtastknoten-Durchlasssteuersignal SOC PASS an das Gate G7' des zweiten Durchlasstransistors TR7' angelegt werden.
  • Die erste Cache-Einheit CU0 kann einen Überwachungstransistor NM7a enthalten, und der Überwachungstransistor NM7a kann eine Source S, eine Drain D und ein Gate G enthalten (siehe 9). Der Überwachungstransistor NM7a kann zum Beispiel dem Transistor NM7 in 6 entsprechen. Die Source S des Überwachungstransistors NM7a kann mit dem kombinierten Abtastknoten SOC verbunden sein, und ein erstes Cache-Überwachungssignal MON_C[0] eines Cache-Überwachungssignals MON_C[7:0] kann an das Gate G des Überwachungstransistors NM7a angelegt werden. Im Folgenden wird beschrieben, dass das Cache-Überwachungssignal MON_C[7:0] das erste bis achte Cache-Überwachungssignal MON_C<0> bis MON_C<7> enthält, die jeweils der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 entsprechen. Obwohl nicht dargestellt, kann die erste Cache-Einheit CU0 ferner mehrere Transistoren in der ersten horizontalen Richtung HD1 enthalten (zum Beispiel die mehreren Transistoren, die im C-LATCH CL in 6 enthalten sind). Jede der zweiten bis achten Cache-Einheit CU1 bis CU7 kann die gleiche Konfiguration wie die erste Cache-Einheit CU0 aufweisen. Die Überwachungstransistoren NM7a bis NM7h, die in jeder von der ersten bis achten Cache-Einheit CU0 bis CU7 enthalten sind, können gemeinsam parallel mit dem kombinierten Abtastknoten SOC verbunden sein. Die Sources jedes der Überwachungstransistoren NM7a bis NM7h können gemeinsam mit dem kombinierten Abtastknoten SOC verbunden sein.
  • In der ersten Seitenpuffereinheit PBUO können die Drain D0 des ersten Durchlasstransistors TR0 und die Source S0' des zweiten Durchlasstransistors TR0' über eine erste leitende Leitung oder ein erstes Metallmuster MT0a miteinander verbunden sein. Das erste Metallmuster MT0a kann dem ersten Abtastknoten SO0 entsprechen und kann dementsprechend als die erste Abtastknoten-Leitung bezeichnet werden. In der zweiten Seitenpuffereinheit PBU1 können die Drain D1 des ersten Durchlasstransistors TR1 und die Source S1' des zweiten Durchlasstransistors TR1' über eine erste leitende Leitung oder ein erstes Metallmuster MT0b miteinander verbunden sein. Das erste Metallmuster MT0b kann dem zweiten Abtastknoten SO1 entsprechen und wird dementsprechend auch als zweite Abtastknoten-Leitung bezeichnet.
  • In der achten Seitenpuffereinheit PBU7 können die Drain D7 des ersten Durchlasstransistors TR7 und die Source S7' des zweiten Durchlasstransistors TR7' über ein erstes Metallmuster MT0c miteinander verbunden sein. Das erste Metallmuster MT0c kann dem achten Abtastknoten SO7 entsprechen und kann dementsprechend als eine achte Abtastknoten-Leitung bezeichnet werden. In der achten Seitenpuffereinheit PBU7 können die Drain D7' des zweiten Durchlasstransistors TR7' und die Source S des Überwachungstransistors NM7a der ersten Cache-Einheit CU0 über ein erstes Metallmuster MT0d miteinander verbunden sein. In diesem Fall kann das erste Metallmuster MT0d auch mit einer Vorladeschaltung SOC_PRE verbunden sein. Das erste Metallmuster MT0d kann dem kombinierten Abtastknoten SOC entsprechen und kann dementsprechend als kombinierte Abtastknoten-Leitung bezeichnet werden. In einer Ausführungsform können die ersten Metallmuster MT0a, MT0b, MT0c und MT0d als die erste untere Metallschicht LM0 implementiert sein und eine Spur der ersten unteren Metallschicht LM0 belegen.
  • Die Drain D0' des zweiten Durchlasstransistors TR0' der ersten Seitenpuffereinheit PBUO und die Source S1 des ersten Durchlasstransistors TR1 der zweiten Seitenpuffereinheit PBU1 können über eine zweite leitende Leitung oder das zweite Metallmuster MT1a miteinander verbunden sein, und dementsprechend kann das zweite Metallmuster MT1a als Knotenverbindungsleitung bezeichnet werden. Beispielsweise kann das zweite Metallmuster MTla als dritte untere Metallschicht LM2 implementiert sein und eine Spur der dritten unteren Metallschicht LM2 belegen. Die Erfindung ist jedoch nicht darauf beschränkt, und das zweite Metallmuster MTla kann als die zweite untere Metallschicht implementiert werden.
  • Nach der vorliegenden Ausführungsform können, wenn das Durchlasssteuersignal SO_PASS aktiviert ist, der erste und der zweite Durchlasstransistor TR0 bis TR7 und TR0' bis TR7' eingeschaltet werden, und dementsprechend können der erste und der zweite Durchlasstransistor TR0 bis TR7 und TR0' bis TR7', die jeweils in der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 enthalten sind, miteinander in Reihe verbunden werden, und alle von dem ersten bis achten Abtastknoten SO0 bis SO7 können mit dem kombinierten Abtastknoten SOC verbunden werden. Der erste und zweite Abtastknoten SO0 und SO1 können jeweils über die ersten Metallmuster MT0a und MT0b und das zweite Metallmuster MT1a miteinander verbunden sein, und der achte Abtastknoten SO7 und der kombinierte Abtastknoten SOC können über die ersten Metallmuster MT0c und MT0d miteinander verbunden sein.
  • Die ersten Metallmuster MT0a, MT0b und MT0c, die jeweils der ersten, zweiten und achten Abtastknoten-Leitung entsprechen, das zweite Metallmuster MT1a, das einer Knotenverbindungsleitung entspricht, und das erste Metallmuster MT0d, das der kombinierten Abtastknoten-Leitung entspricht, können eine Datenübertragungsleitung bilden. Wie vorstehend beschrieben, können nach der vorliegenden Ausführungsform acht Datenübertragungsleitungen zum jeweiligen Verbinden der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 mit der ersten bis achten Cache-Einheit CU0 bis CU7 nicht separat benötigt werden, und die in jeder von der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 enthaltenen Abtastknoten-Leitungen können als die Datenübertragungsleitungen verwendet werden. Dementsprechend kann die Anzahl der Metallleitungen, die für die Verdrahtung der Seitenpufferschaltung 210a erforderlich sind, reduziert werden, die Komplexität des Layouts kann reduziert werden, und die Größe der Seitenpufferschaltung 210a kann reduziert werden.
  • Jede von der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 kann außerdem einen ersten bis achten Vorladetransistor PM0 bis PM7 enthalten. In der ersten Seitenpuffereinheit PBUO kann der erste Vorladetransistor PM0 zwischen dem ersten Abtastknoten SO0 und einem Spannungsanschluss verbunden sein, an den eine Vorladespannung angelegt wird, und kann ein Gate enthalten, an das ein Ladesignal LOAD angelegt wird. Der erste Vorladetransistor PM0 kann den ersten Abtastknoten SO0 in Reaktion auf das Ladesignal LOAD auf einen Vorladepegel der Vorladespannung vorladen.
  • Der Hauptbereich MU kann Kontaktbereiche THVa und THVd enthalten. Der Kontaktbereich THVa kann sich zwischen der ersten und zweiten Seitenpuffereinheit PBUO und PBU1 befinden, und der Kontaktbereich THVd kann sich zwischen einer siebten Seitenpuffereinheit und der achten Seitenpuffereinheit PBU7 befinden. Erste und zweite Bitleitungskontakte CT0 und CT1, die mit der ersten bzw. zweiten Bitleitung verbunden sind, können sich im Kontaktbereich THVa befinden. Der erste Bitleitungskontakt CT0 kann mit der ersten Seitenpuffereinheit PBUO verbunden sein, und der zweite Bitleitungskontakt CT1 kann mit der zweiten Seitenpuffereinheit PBU1 verbunden sein.
  • Die Seitenpufferschaltung 210a kann außerdem eine Vorladeschaltung SOC_PRE zwischen der achten Seitenpuffereinheit PBU7 und der ersten Cache-Einheit CU0 enthalten. Die Vorladeschaltung SOC_PRE kann einen Vorladetransistor PMa und einen Abschirmtransistor NMa zum Vorladen des kombinierten Abtastknotens SOC enthalten. Der Vorladetransistor PMa kann durch ein kombiniertes Abtastknoten-Ladesignal SOC_LOAD angesteuert werden, und wenn der Vorladetransistor PMa eingeschaltet ist, kann der kombinierte Abtastknoten SOC auf den Vorladepegel vorgeladen werden. Der Abschirmtransistor NMa kann durch ein kombiniertes Abtastknoten-Abschirmsignal SOC_SHLD angesteuert werden, und wenn der Abschirmtransistor NMa eingeschaltet ist, kann der kombinierte Abtastknoten SOC auf eine Massespannung entladen werden.
  • Da eine Transistorbreite WD entsprechend der Miniaturisierung des Prozesses abnimmt, kann sich die Fläche des von der Seitenpufferschaltung 210a belegten Bereichs verringern. Beispielsweise kann die Transistorbreite WD einer Größe der Source S0 oder der Drain D0 des ersten Durchlasstransistors TR0 in der zweiten horizontalen Richtung HD2 entsprechen. Wenn die Transistorbreite WD abnimmt, kann die Größe der ersten Seitenpuffereinheit PBUO in der zweiten horizontalen Richtung HD2 abnehmen. Trotz der Verringerung der Transistorbreite WD kann sich jedoch der Abstand der ersten unteren Metallschicht LM0 nicht verringern. Dementsprechend kann die Anzahl der Verdrahtungen der ersten unteren Metallschicht LM0 auf der ersten Seitenpuffereinheit PBUO, deren Größe in der zweiten horizontalen Richtung HD2, d. h. die Anzahl der Metallmuster, verringert wird, ebenfalls verringert werden. Zum Beispiel kann die Anzahl der Metallmuster der ersten unteren Metallschicht LM0, die der ersten Seitenpuffereinheit PBUO entspricht, von sechs auf vier reduziert werden.
  • Wenn die Anzahl der Metallmuster der ersten unteren Metallschicht LM0, die der ersten Seitenpuffereinheit PBUO entspricht, abnimmt, kann somit die Erfassungszuverlässigkeit der ersten Seitenpuffereinheit PBUO abnehmen. Um beispielsweise während der Abtastoperation eine Kopplung zwischen dem ersten Abtastknoten SO0 und einem benachbarten Knoten zu verhindern, wird ein an den ersten Abtastknoten SO0 angrenzendes Metallmuster als Abschirmungsleitung verwendet, an die eine feste Vorspannung angelegt wird. Wenn jedoch das Metallmuster, das der Abschirmungsleitung entspricht, aufgrund der Verringerung des Metallmusters entfernt wird, kann ein Problem der Spannungsschwankung am ersten Abtastknoten SO0 aufgrund der Kopplung zwischen dem ersten Abtastknoten SO0 und dem benachbarten Knoten auftreten, und als Folge davon kann die Erfassungssicherheit der ersten Seitenpuffereinheit PBUO verschlechtert werden.
  • Nach der vorliegenden Ausführungsform kann durch die separate Anordnung der ersten Seitenpuffereinheit PBUO und der ersten Cache-Einheit CU0 der Freiheitsgrad der Metallmuster, die in der ersten und dritten unteren Metallschicht LM0 und LM2 auf der ersten Seitenpuffereinheit PBUO enthalten sind, erhöht werden, und somit kann mindestens eines der Metallmuster, die in der ersten und dritten unteren Metallschicht LM0 und LM2 enthalten sind, als Abschirmleitung für den ersten Abtastknoten SO0 verwendet werden. Dementsprechend kann eine Zunahme der Spannungsschwankung am ersten Abtastknoten SO0 und damit eine Abnahme der Erfassungszuverlässigkeit der ersten Seitenpuffereinheit PBUO verhindert werden.
  • In einigen Beispielen kann in einer Struktur, in der die erste bis achte Seitenpuffereinheit PBUO bis PBU7 von der ersten bis achten Cache-Einheit CU0 bis CU7 getrennt sind, wenn acht Signalleitungen zum jeweiligen Verbinden der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 mit der ersten bis achten Cache-Einheit CU0 bis CU7 angeordnet sind, die Größe der Seitenpufferschaltung 210a in der zweiten horizontalen Richtung HD2 wieder zunehmen.
  • Nach der vorliegenden Ausführungsform können der erste bis achte Abtastknoten SO0 bis SO7 miteinander verbunden werden, indem der erste und zweite Durchlasstransistor TR0 bis TR7 und TR0' bis TR7' verwendet werden, die in jeder von der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 enthalten sind, und der erste bis achte Abtastknoten SO0 bis SO7 können mit der ersten bis achten Cache-Einheit CU0 bis CU7 über den kombinierten Abtastknoten SOC verbunden werden. Da in diesem Fall eine Abtastknoten-Leitung zum Verbinden der ersten und zweiten Durchlasstransistoren miteinander unter Verwendung der Metallmuster einer Spur der ersten unteren Metallschicht LM0 (z. B. MT0a und MT0b) implementiert ist, kann eine Vergrößerung der Seitenpufferschaltung 210a in der zweiten horizontalen Richtung HD2 verhindert werden.
  • 11 veranschaulicht im Detail einen Seitenpuffer PB' nach einer Ausführungsform des erfindungsgemäßen Konzepts. Bezugnehmend auf 11 kann der Seitenpuffer PB' eine Seitenpuffereinheit PBU' und die Cache-Einheit CU enthalten, und die Seitenpuffereinheit PBU' kann eine Haupteinheit MU' und die Hochspannungseinheit HVU enthalten. Der Seitenpuffer PB' kann einem modifizierten Beispiel des Seitenpuffers PB in 6 entsprechen. Während die Seitenpuffereinheit PBU in 6 erste und zweite Durchlasstransistoren TR und TR' enthält, kann die Seitenpuffereinheit PBU' nach der vorliegenden Ausführungsform einen Durchlasstransistor TR'' enthalten. Der Durchlasstransistor TR'' kann entsprechend dem Durchlasssteuersignal SO_PASS angesteuert werden und kann zwischen dem ersten Anschluss SOC_U und dem zweiten Anschluss SOC_D verbunden werden.
  • Beispielsweise kann eine Source des Durchlasstransistors TR'' mit dem ersten Anschluss SOC U und eine Drain des Durchlasstransistors TR'' mit dem Abtastknoten SO und dem zweiten Anschluss SOC D verbunden sein. Die Erfindung ist jedoch nicht darauf beschränkt, und als weiteres Beispiel kann die Source des Durchlasstransistors TR'' mit dem ersten Anschluss SOC_U und dem Abtastknoten SO verbunden sein, und die Drain des Durchlasstransistors TR'' kann mit dem zweiten Anschluss SOC_D verbunden sein. In einer Ausführungsform kann ein Durchlasstransistor, der in einer von zwei benachbarten Seitenpuffereinheiten in der ersten horizontalen Richtung HD1 enthalten ist, zwischen dem ersten Anschluss SOC U und dem Abtastknoten SO verbunden sein, und der Durchlasstransistor, der in der anderen Seitenpuffereinheit enthalten ist, kann zwischen dem Abtastknoten SO und dem zweiten Anschluss SOC_D verbunden sein.
  • 12 ist eine Draufsicht auf eine Seitenpufferschaltung 210b nach einer Ausführungsform des erfindungsgemäßen Konzepts, und 13 ist ein Schaltungsdiagramm der Seitenpufferschaltung 210b nach einer Ausführungsform des erfindungsgemäßen Konzepts. Die Seitenpufferschaltung 210b kann den Seitenpuffer PB' in 11 enthalten und entspricht einem modifizierten Beispiel der Seitenpufferschaltung 210a in 9 und 10. Unter Bezugnahme auf die 12 und 13 kann die Seitenpufferschaltung 210b eine erste bis achte Seitenpuffereinheit PBU0' bis PBU7' in der ersten horizontalen Richtung HD1 und die erste bis achte Cache-Einheit CU0 bis CU7 in der ersten horizontalen Richtung HD1 enthalten. Die erste bis achte Seitenpuffereinheit PBUO bis PBU7 können sich in einem Hauptbereich MR' befinden, die erste bis achte Cache-Einheit CU0 bis CU7 können sich in einem Cache-Bereich CR' befinden, und der Hauptbereich MR' und der Cache-Bereich CR' können in der ersten horizontalen Richtung HD1 aneinandergrenzen.
  • Jede Seitenpuffereinheit kann einen Durchlasstransistor enthalten, und die Seitenpufferschaltung 210b kann außerdem einen Durchlasstransistor zur Verbindung zweier benachbarter Seitenpuffereinheiten enthalten. Dementsprechend kann davon ausgegangen werden, dass 1,5 Durchlasstransistoren pro Seitenpuffereinheit enthalten sind. Die erste bis achte Seitenpuffereinheit PBU0' bis PBU7' kann jeweils den ersten bis achten Durchlasstransistor TR0" bis TR7" enthalten, und die Seitenpufferschaltung 210a kann außerdem vier Durchlasstransistoren TR_A bis TR_D enthalten. Dementsprechend kann die Seitenpufferschaltung 210a 12 Durchlasstransistoren TR0'' bis TR7'' und TR_A bis TR_D enthalten, und die 12 Durchlasstransistoren TR0" bis TR7" und TR_A bis TR_D können in Reihe miteinander verbunden sein.
  • Der Durchlasstransistor TR_A kann zwischen der zweiten und dritten Seitenpuffereinheit PBU1' und PBU2' liegen, der Durchlasstransistor TR_B kann zwischen der vierten und fünften Seitenpuffereinheit PBU3' und PBU4' liegen, der Durchlasstransistor TR_C kann zwischen der sechsten und siebten Seitenpuffereinheit PBU5' und PBU6' liegen, und der Durchlasstransistor TR_D kann zwischen der achten Seitenpuffereinheit PBU7' und der Vorladeschaltung SOC_PRE liegen.
  • Beispielsweise kann die erste Seitenpuffereinheit PBU0' einen Durchlasstransistor TR0" enthalten, und ein erstes Durchlasssteuersignal SO_PASS<0> kann an das Gate G0" des Durchlasstransistors TR0" angelegt werden. Der Durchlasstransistor TR0" kann z. B. an eine zweite Grenze der ersten Seitenpuffereinheit PBU0' angrenzend sein. Beispielsweise kann die erste Seitenpuffereinheit PBU0' zwischen der ersten Begrenzung und dem Durchlasstransistor TR0" mehrere Transistoren enthalten, die in der ersten horizontalen Richtung angeordnet sind (beispielsweise das S-LATCH SL, das F-LATCH FL, das M-LATCH ML und das L-LATCH LL, der erste bis sechste Transistor NM1 bis NM6 in 11 oder dergleichen). Zusätzlich kann eine weitere Halbleitervorrichtung, z. B. ein PMOS-Transistor, zwischen dem Durchlasstransistor TR0" und der zweiten Begrenzung der ersten Seitenpuffereinheit PBU0' enthalten sein.
  • Beispielsweise kann die zweite Seitenpuffereinheit PBU1' einen Durchlasstransistor TRI" enthalten, und das erste Durchlasssteuersignal SO_PASS<0> kann an das Gate G1" des Durchlasstransistors TR1'' angelegt werden. Zum Beispiel kann der Durchlasstransistor TR1'' an eine erste Grenze der zweiten Seitenpuffereinheit PBU1' angrenzen. Zum Beispiel kann die zweite Seitenpuffereinheit PBU1' ferner mehrere Transistoren zwischen dem Durchlasstransistor TR1'' und der zweiten Begrenzung in der ersten horizontalen Richtung HD1 enthalten. Außerdem kann eine weitere Halbleitervorrichtung, z. B. ein PMOS-Transistor, zwischen dem Durchlasstransistor TR1'' und der ersten Begrenzung der zweiten Seitenpuffereinheit PBU1' enthalten sein.
  • Die Seitenpufferschaltung 210b kann außerdem erste Metallmuster MT0a' bis MT0f enthalten, die sich in der ersten horizontalen Richtung HD1 erstrecken. Zum Beispiel können die ersten Metallmuster MT0a' bis MT0f in der ersten unteren Metallschicht LM0 enthalten sein. In diesem Fall können die ersten Metallmuster MT0a' bis MT0e' dem ersten bis achten Abtastknoten SO1 bis SO7 entsprechen und können dementsprechend als Abtastknoten-Leitungen bezeichnet werden. Zum Beispiel können die Längen der ersten Metallmuster MT0a' bis MT0e' in der ersten horizontalen Richtung HD1 gleich sein. Darüber hinaus kann das erste Metallmuster MT0f dem kombinierten Abtastknoten SOC entsprechen und kann dementsprechend als kombinierte Abtastknoten-Leitung bezeichnet werden. Darüber hinaus kann die Seitenpufferschaltung 210b auch die zweiten Metallmuster MT1a und MT1b enthalten, die sich in der ersten horizontalen Richtung HD 1 erstrecken. Zum Beispiel können die zweiten Metallmuster MT1a und MT1b in der dritten unteren Metallschicht LM2 enthalten sein. In diesem Fall kann das zweite Metallmuster MT1a den Kontaktbereich THVa kreuzen, und das zweite Metallmuster MT1b kann einen Kontaktbereich THVb kreuzen.
  • Das erste Durchlasssteuersignal SO_PASS<0> kann an die Gates G0" und G1" der Durchlasstransistoren TR0'' bzw. TR1'' angelegt werden, und ein zweites Durchlasssteuersignal SO_PASS<1> kann an ein Gate G_A des Durchlasstransistors TR_A angelegt werden. Ein drittes Durchlasssteuersignal SO_PASS<2> kann an die Gates G2" und G3" der Durchlasstransistoren TR2" bzw. TR3" angelegt werden, und ein viertes Durchlasssteuersignal SO_PASS<3> kann an ein Gate des Durchlasstransistors TR_B angelegt werden. Ein fünftes Durchlasssteuersignal SO_PASS<4> kann an die Gates G4" und G5" der Durchlasstransistoren TR4" bzw. TR5" angelegt werden, und ein sechstes Durchlasssteuersignal SO_PASS<5> kann an ein Gate des Durchlasstransistors TR_C angelegt werden. Ein siebtes Durchlasssteuersignal SO_PASS<6> kann an die Gates G6" und G7" der Durchlasstransistoren TR6" bzw. TR7" angelegt werden, und ein achtes Durchlasssteuersignal SO_PASS<7> kann an ein Gate G_D des Durchlasstransistors TR_D angelegt werden.
  • Eine Source S0" des Durchlasstransistors TR0" kann mit dem ersten Abtastknoten SO0 verbunden sein, und eine Drain D0" kann mit einer Source S1" des Durchlasstransistors TR1'' über die zweite Metallstruktur MT1a verbunden sein. Eine Drain D1'' des Durchlasstransistors TR1'' und eine Source S_A des Durchlasstransistors TR_A können über den zweiten Abtastknoten SO1 miteinander verbunden werden. Eine Drain D_A des Durchlasstransistors TR_A kann über einen dritten Abtastknoten SO2 mit einer Source S2" des Durchlasstransistors TR2" verbunden sein. Eine Drain D7" des Durchlasstransistors TR7" kann über einen achten Abtastknoten SO7 mit einer Source S_D des Durchlasstransistors TR_D verbunden sein.
  • 14 ist ein Zeitdiagramm der Spannungspegel der ersten bis achten Abtastknoten-Durchlasssteuersignale S0_PASS<0> bis SO_PASS<7> entsprechend einer Kernbetriebssequenz, nach einer Ausführungsform des erfindungsgemäßen Konzepts. Unter Bezugnahme auf die 10 und 14 zusammen kann die Kernbetriebssequenz eine Datenabtastzeitdauer 111, in der die Datenabtastoperation durchgeführt wird, und eine Datenabspeicherzeitdauer oder eine Datenübertragungszeitdauer 112, in der die Datenabspeicheroperation durchgeführt wird, enthalten. Die Erfindung ist jedoch nicht darauf beschränkt, und das Zeitdiagramm von 14 kann auch auf die in 13 dargestellte Seitenpufferschaltung 210b angewendet werden. Dementsprechend können das erste bis achte Durchlasssteuersignal SO_PASS<0> bis SO_PASS<7> an die in der Seitenpufferschaltung 210b enthaltenen Durchlasstransistoren TR0" bis TR7" und TR_A bis TR_D angelegt werden.
  • In der Datenabtastzeitdauer 111 können alle von dem ersten bis achten Durchlasssteuersignal SO_PASS<0> bis SO_PASS<7> deaktiviert werden, und alle von dem ersten und zweiten Durchlasstransistor TR0 bis TR7 und TR0' bis TR7', die in jeder von der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 enthalten sind, können ausgeschaltet werden. Dementsprechend können die erste bis achte Seitenpuffereinheit PBUO bis PBU7 elektrisch nicht miteinander verbunden sein, und der erste bis achte Abtastknoten SO0 bis SO7 können elektrisch voneinander isoliert sein. Darüber hinaus dürfen der erste bis achte Abtastknoten SO0 bis SO7 elektrisch nicht mit dem kombinierten Abtastknoten SOC verbunden sein, d. h. die erste bis achte Seitenpuffereinheit PBUO bis PBU7 dürfen elektrisch nicht mit der ersten bis achten Cache-Einheit CU0 bis CU7 verbunden sein.
  • In der Datenübertragungszeitdauer 112 können zur individuellen Steuerung der Verbindungen zwischen der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 und der ersten bis achten Cache-Einheit CU0 bis CU7 der erste und zweite Durchlasstransistor TR0 bis TR7 und TR0' bis TR7', die in jeder von der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 enthalten sind, selektiv eingeschaltet werden. Infolgedessen kann die Stromaufnahme in der Datenabspeicheroperation reduziert werden.
  • In einer ersten Datenübertragungszeitdauer 1121 können alle von dem ersten bis achten Durchlasssteuersignal SO_PASS<0> bis SO_PASS<7> aktiviert werden, und dementsprechend können alle ersten und zweiten Durchlasstransistoren TR0 bis TR7 und TR0' bis TR7', die in der ersten bis achten Einheit PBUO bis PBU7 enthalten sind, eingeschaltet und in Reihe verbunden werden. Zu diesem Zeitpunkt kann der erste Abtastknoten SO0 über den zweiten bis achten Abtastknoten SO1 bis SO7 mit dem kombinierten Abtastknoten SOC verbunden werden, und die Datenabspeicheroperation kann zwischen dem Haupt-Latch in der ersten Puffereinheit PBUO (z. B. einem von dem S-LATCH SL, F-LATCH FL, M-LATCH ML und L-LATCH LL in 6) und einem Cache-Latch in der ersten Cache-Einheit CU0 (z. B. dem C-LATCH CL in 6) durchgeführt werden. Beispielsweise können das Haupt-Latch in der ersten Puffereinheit PBUO und das Cache-Latch in der ersten Cache-Einheit CU0 als Reaktion darauf, dass der Transistor NM7 (in 6) der ersten Puffereinheit PBUO aktiviert ist und mindestens einer von dem ersten bis vierten Transistor NM1 bis NM4 (in 6) der ersten Puffereinheit PBUO aktiviert ist, elektrisch miteinander verbunden sein.
  • In einer zweiten Datenübertragungszeitdauer 1122 kann das erste Durchlasssteuersignal SO_PASS<0> deaktiviert und das zweite bis achte Durchlasssteuersignal SO_PASS<1> bis SO_PASS<7> aktiviert werden. Dementsprechend können alle ersten und zweiten Durchlasstransistoren TR1 bis TR7 und TR1' bis TR7', die in jeder von der zweiten bis achten Seitenpuffereinheit PBU1 bis PBU7 enthalten sind, eingeschaltet und in Reihe verbunden werden. In diesem Fall kann der zweite Abtastknoten SO1 über den dritten bis achten Abtastknoten SO2 bis SO7 mit dem kombinierten Abtastknoten SOC verbunden sein, und die Datenabspeicheroperation kann zwischen dem Haupt-Latch in der zweiten Seitenpuffereinheit PBU1 und einem Cache-Latch in der zweiten Cache-Einheit CU1 durchgeführt werden. In diesem Fall kann die Stromaufnahme reduziert werden, da die ersten und zweiten Durchlasstransistoren TR0 und TR0' in der ersten Seitenpuffereinheit PBUO ausgeschaltet sind. Beispielsweise können das Haupt-Latch in der zweiten Puffereinheit PBU1 und das Cache-Latch in der zweiten Cache-Einheit CU1 als Reaktion auf die Aktivierung des Transistors NM7 (in 6) der zweiten Puffereinheit PBU1 und die Aktivierung von mindestens einem von dem ersten bis vierten Transistor NM1 bis NM4 (in 6) der zweiten Puffereinheit PBU1 elektrisch miteinander verbunden werden.
  • In einer achten Datenübertragungszeitdauer 1128 können das erste bis siebte Durchlasssteuersignal SO_PASS<0> bis SO_PASS<6> deaktiviert werden, und nur das achte Durchlasssteuersignal SO_PASS<7> kann aktiviert werden. Dementsprechend können der erste und zweite Durchlasstransistor TR7 und TR7', die in der achten Seitenpuffereinheit PBU7 enthalten sind, eingeschaltet und in Reihe verbunden werden. In diesem Fall kann der achte Abtastknoten SO7 mit dem kombinierten Abtastknoten SOC verbunden werden, und die Datenabspeicheroperation kann zwischen einem Haupt-Latch in der achten Seitenpuffereinheit PBU7 und einem Cache-Latch in der achten Cache-Einheit CU7 durchgeführt werden. Da in diesem Fall die ersten und zweiten Durchlasstransistoren TR0 bis TR6 und TR0' bis TR6', die in der ersten bis siebten Seitenpuffereinheit PBUO bis PBU6 enthalten sind, ausgeschaltet sind, kann der Stromverbrauch reduziert werden. Beispielsweise können das Haupt-Latch in der achten Puffereinheit PBU7 und das Cache-Latch in der achten Cache-Einheit CU7 als Reaktion darauf, dass der Transistor NM7 (in 6) der achten Puffereinheit PBU7 aktiviert ist und mindestens einer von dem ersten bis vierten Transistor NM1 bis NM4 (in 6) der achten Puffereinheit PBU7 aktiviert ist, elektrisch miteinander verbunden werden.
  • 15 ist ein Zeitdiagramm eines Beispiels die Datenabspeicheroperation der Seitenpufferschaltung 210a, nach einer Ausführungsform des erfindungsgemäßen Konzepts. Unter Bezugnahme auf die 10 und 15 zusammen können Datenübertragungsoperationen zwischen den mehreren Seitenpuffereinheiten PBUO bis PBU7 und den mehreren Cache-Einheiten CU0 bis CU7 in der Seitenpufferschaltung 210a sequentiell durchgeführt werden. Während eines Zeitraums von einem ersten Zeitpunkt t0 bis zu einem zweiten Zeitpunkt t1 können Daten zwischen der ersten Seitenpuffereinheit PBUO und der ersten Cache-Einheit CU0 ausgetauscht werden. Zum ersten Zeitpunkt t0 kann das Durchlasssteuersignal SO_PASS[7:0] auf ein logisches Hoch übergehen, das ein Freigabepegel ist, und alle ersten und zweiten Durchlasstransistoren TR0 bis TR7 und TR0' bis TR7', die in der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 enthalten sind, können eingeschaltet werden. In einer Ausführungsform kann das Durchlasssteuersignal SO_PASS[7:0] das logische Hoch beibehalten, bis die Datenabspeicheroperation zwischen der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 und der ersten bis achten Cache-Einheit CU0 bis CU7 abgeschlossen ist.
  • Zum ersten Zeitpunkt t0 kann das Ladesignal LOAD auf einen logisches Niedrig übergehen, das ein Freigabepegel ist, und alle Vorladetransistoren PM0 bis PM7, die in jeder von der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 enthalten sind, können eingeschaltet werden, und der erste bis achte Abtastknoten SO0 bis SO7 können auf den Vorladepegel vorgeladen werden. Außerdem kann zum ersten Zeitpunkt t0 das kombinierte Abtastknoten-Ladesignal SOC LOAD auf ein logisches Niedrig übergehen, das ein Freigabepegel ist, der Vorladetransistor PMa, der in der Vorladeschaltung SOC PRE enthalten ist, kann eingeschaltet werden, und der kombinierte Abtastknoten (SOC) kann auf den Vorladepegel vorgeladen werden. Als nächstes können das Ladesignal LOAD und das kombinierte Abtastknoten-Ladesignal SOC_LOAD auf ein logisches Hoch übergehen, und ein erstes Massesteuersignal SOGND<0> eines Massesteuersignals SOGND[7:0], das an die erste Seitenpuffereinheit PBUO angelegt wird, kann auf das logische Hoch übergehen, das der Freigabepegel ist. In diesem Fall können der erste Abtastknoten SO0 und der in das ersten Seitenpuffereinheit PBUO enthaltene S-LATCH SL elektrisch miteinander verbunden sein, und Daten können zwischen dem ersten Abtastknoten SO0 und dem in der ersten Seitenpuffereinheit PBUO enthaltenen S-LATCH SL ausgegeben werden. Im Folgenden wird beschrieben, dass das Massesteuersignal SOGND[7:0] das erste bis achte Massesteuersignal SOGND<0> bis SOGND<7> enthält, die jeweils den ersten bis achten Seitenpuffereinheiten PBUO bis PBU7 entsprechen.
  • Während eines Zeitraums von dem zweiten Zeitpunkt t1 bis zu einem dritten Zeitpunkt t2 können Daten zwischen der zweiten Seitenpuffereinheit PBU1 und der zweiten Cache-Einheit CU1 ausgetauscht werden. Zum zweiten Zeitpunkt t1 können das Ladesignal LOAD und das kombinierte Abtastknoten-Ladesignal SOC LOAD auf ein logisches Niedrig übergehen, das ein Freigabepegel ist, und der erste bis achte Abtastknoten SO0 bis SO7 und der kombinierte Abtastknoten SOC können auf den Vorladepegel vorgeladen werden. Als nächstes können das Ladesignal LOAD und das kombinierte Abtastknoten-Ladesignal SOC LOAD auf ein logisches Hoch übergehen, und ein zweites Massesteuersignal SOGND<1> des Massesteuersignals SOGND[7:0], das an die zweite Seitenpuffereinheit PBU1 angelegt wird, kann auf das logische Hoch übergehen, das der Freigabepegel ist. In diesem Fall können der zweite Abtastknoten SO1 und das S-LATCH SL, das in der zweiten Seitenpuffereinheit PBU1 enthalten ist, elektrisch miteinander verbunden sein, und Daten können zwischen dem S-LATCH SL, das in der zweiten Seitenpuffereinheit PBU1 enthalten ist, und der zweiten Cache-Einheit CU1 umgespeichert werden. Während eines Zeitraums von dem dritten Zeitpunkt t2 bis zu einem vierten Zeitpunkt t3 können Daten zwischen der dritten Seitenpuffereinheit PBU2 und der dritten Cache-Einheit CU2 umgespeichert werden, und während eines Zeitraums von dem vierten Zeitpunkt t3 bis zu einem Zeitpunkt t4 können Daten zwischen der vierten Seitenpuffereinheit PBU3 und der vierten Cache-Einheit CU3 umgespeichert werden.
  • 16 ist ein Schaltungsdiagramm der Cache-Einheit CU nach einer Ausführungsform des erfindungsgemäßen Konzepts. Unter Bezugnahme auf die 6 und 16 kann die Cache-Einheit CU den Überwachungstransistor NM7 und das C-LATCH CL enthalten, und das C-LATCH CL kann einen ersten und zweiten Inverter INV1 und INV2, einen Abspeicher-Transistor 132 und Transistoren 131, 133 bis 135 enthalten. Der Überwachungstransistor NM7 kann entsprechend dem Cache-Überwachungssignal MON_C angesteuert werden und kann eine Verbindung zwischen dem kombinierten Abtastknoten SOC und dem C-LATCH CL steuern.
  • Der erste Inverter INV1 kann zwischen dem ersten Knoten ND1 und dem zweiten Knoten ND2 verbunden werden, der zweite Inverter INV2 kann zwischen dem zweiten Knoten ND2 und dem ersten Knoten ND1 verbunden werden, und auf diese Weise können der erste und der zweite Inverter INV1 und INV2 ein Latch bilden. Der Transistor 131 kann ein Gate enthalten, das mit dem kombinierten Abtastknoten SOC verbunden ist. Der Abspeicher-Transistor 132 kann durch ein Abspeichersignal Dump_C angesteuert werden und kann Daten, die im C-LATCH CL gespeichert sind, an ein Haupt-Latch, z. B. das S-LATCH SL in der Seitenpuffereinheit PBU, übertragen. Der Transistor 133 kann durch ein Datensignal DI angesteuert werden, ein Transistor 134 kann durch ein Dateninversionssignal nDI angesteuert werden, und der Transistor 135 kann durch ein Schreibsteuersignal DIO_W angesteuert werden. Wenn das Schreibsteuersignal DIO_W aktiviert ist, können die Spannungspegel des ersten und zweiten Knotens ND1 und ND2 entsprechend dem Datensignal DI bzw. dem Dateninversionssignal nDI bestimmt werden.
  • Die Cache-Einheit CU kann über Transistoren 136 und 137 mit einem Eingabe-/Ausgabeanschluss RDi verbunden sein. Der Transistor 136 kann ein Gate enthalten, das mit dem zweiten Knoten ND verbunden ist, und kann in Abhängigkeit von einem Spannungspegel des zweiten Knotens ND2 ein- oder ausgeschaltet werden. Der Transistor 137 kann durch ein Lesesteuersignal DIO R angesteuert werden. Wenn das Steuersignal DIO R aktiviert und der Transistor 137 eingeschaltet ist, kann ein Spannungspegel des Eingabe-/Ausgabeanschlusses RDi als „1“ oder „0“ entsprechend einem Zustand des C-LATCH CL bestimmt werden.
  • 17 ist ein Zeitdiagramm eines Beispiels für die Datenabspeicheroperation der Seitenpufferschaltung 210a nach einer Ausführungsform des erfindungsgemäßen Konzepts. Unter Bezugnahme auf die 10, 16 und 17 zusammen kann das Durchlasssteuersignal SO_PASS[7:0] während der Datenabspeicheroperation der Seitenpufferschaltung 210a ein logisches Hoch beibehalten, das ein Freigabepegel ist, und alle ersten und zweiten Durchlasstransistoren TR0 bis TR7 und TR0' bis TR7' können eingeschaltet werden. Dementsprechend können der erste bis achte Abtastknoten SO0 bis SO7 mit dem kombinierten Abtastknoten SOC verbunden sein und können über den kombinierten Abtastknoten SOC mit der ersten bis achten Cache-Einheit CU0 bis CU7 verbunden sein. In einer ersten bis vierten Zeitdauer 141 bis 144 können Daten sequentiell zwischen der ersten bis vierten Seitenpuffereinheit (z. B. PBUO bis PBU3 in 10) und der ersten bis vierten Cache-Einheit (z. B. CU0 bis CU3 in 10) umgespeichert werden. In einer fünften Zeitdauer 145 können die in der ersten bis achten Cache-Einheit CU0 bis CU7 gespeicherten Daten über die Dateneingabe-/-ausgabeleitung ausgegeben werden.
  • In der ersten Zeitdauer 141 kann die Datenabspeicheroperation zwischen der ersten Seitenpuffereinheit PBUO und der ersten Cache-Einheit CU0 durchgeführt werden. Die erste Zeitdauer 141 kann einer Zeitdauer von dem zweiten Zeitpunkt t1 bis zu einem siebten Zeitpunkt t6 entsprechen, und im Folgenden wird die Operation der Seitenpufferschaltung 210a in der ersten Zeitdauer 141 beschrieben. Die Operation der Seitenpufferschaltung 210a in der zweiten bis vierten Zeitdauer 142 bis 144 kann der Operation der Seitenpufferschaltung 210a in der ersten Zeitdauer 141 entsprechen.
  • Zu einem ersten Zeitpunkt t0 können das Ladesignal LOAD und das kombinierte Abtastknoten-Ladesignal SOC_LOAD auf ein logisches Niedrig übergehen, das ein Freigabepegel ist, und alle Vorladetransistoren PM0 bis PM7 und PMa können eingeschaltet werden, und der erste bis achte Abtastknoten SO0 bis SO7 und der kombinierte Abtastknoten SOC können auf einen Vorladepegel vorgeladen werden. Zu einem zweiten Zeitpunkt t1 können das Ladesignal LOAD und das kombinierte Abtastknoten-Ladesignal SOC_LOAD auf ein logisches Hoch übergehen, das ein Deaktivierungspegel ist. Der Zeitraum zwischen dem ersten Zeitpunkt t0 und dem zweiten Zeitpunkt t1 kann als Vorladezeitraum bezeichnet werden.
  • Zu einem dritten Zeitpunkt t2 kann das erste Massesteuersignal SOGND<0>, das an die erste Seitenpuffereinheit PBUO angelegt ist, auf ein logisches Hoch übergehen, das ein Freigabepegel ist, und zu einem vierten Zeitpunkt t3 kann das erste Massesteuersignal SOGND<0> auf ein logisches Niedrig übergehen. Zu einem fünften Zeitpunkt t4 kann ein erstes Abspeichersignal Dump_C<0> eines Abspeichersignals Dump_C[7:0] und das an die erste Cache-Einheit CU0 angelegte Datensignal DI auf ein logisches Hoch übergehen, das ein Freigabepegel ist. Im Folgenden wird beschrieben, dass das Abspeichersignal Dump_C[7:0] das erste bis achte Abspeichersignal Dump_C<0> bis Dump_C <7> enthält, die jeweils der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 entsprechen. Zu einem sechsten Zeitpunkt t5 können das erste Abspeichersignal Dump_C<0> und das Datensignal DI auf ein logisches Niedrig übergehen, das ein Deaktivierungspegel ist.
  • Wenn die Datenabspeicheroperation zwischen der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 und der ersten bis achten Cache-Einheit CU0 bis CU7 abgeschlossen ist, kann in der fünften Zeitdauer 145 das Lesesteuersignal DIO_R auf ein logisches Hoch aktiviert werden, das ein Freigabepegel ist. Dementsprechend können die in jeder von der ersten bis achten Cache-Einheit CU0 bis CU7 gespeicherten Daten über die Dateneingabe-/-ausgabeleitung ausgegeben werden.
  • 18 ist ein Zeitdiagramm eines Beispiels für eine Datenabspeicheroperation der Seitenpufferschaltung 210a nach einer Ausführungsform des erfindungsgemäßen Konzepts. Unter gemeinsamer Bezugnahme auf 10, 16 und 18 kann die Datenabspeicheroperation der Seitenpufferschaltung 210a erste bis fünfte Zeitdauern 151 bis 155 enthalten. In der ersten bis vierten Zeitdauer 151 bis 154 können Daten sequentiell zwischen der ersten bis vierten Seitenpuffereinheit (zum Beispiel PBUO bis PBU3 in 10) und der ersten bis vierten Cache-Einheit (zum Beispiel CU0 bis CU3 in 10) abgelegt werden. In einer fünften Zeitdauer 155 können die in der ersten bis achten Cache-Einheit CU0 bis CU7 gespeicherten Daten über die Dateneingabe-/-ausgabeleitung ausgegeben werden.
  • In der ersten Zeitdauer 151 kann die Datenabspeicheroperation zwischen der ersten Seitenpuffereinheit PBUO und der ersten Cache-Einheit CU0 durchgeführt werden. Die erste Zeitdauer 151 kann einer Zeitdauer von einem zweiten Zeitpunkt t1 bis zu einem sechsten Zeitpunkt t5 entsprechen, und im Folgenden wird der Betrieb der Seitenpufferschaltung 210a in der ersten Zeitdauer 151 beschrieben. Die Operation der Seitenpufferschaltung 210a in der zweiten bis vierten Zeitdauer 152 bis 154 kann der Operation der Seitenpufferschaltung 210a in der ersten Zeitdauer 151 entsprechen.
  • Zu einem ersten Zeitpunkt t0 können das Ladesignal LOAD und das kombinierte Abtastknoten-Ladesignal SOC_LOAD auf ein logisches Niedrig übergehen, das ein Freigabepegel ist, und alle Vorladetransistoren PM0 bis PM7 und PMa können eingeschaltet werden, und der erste bis achte Abtastknoten SO0 bis SO7 und der kombinierte Abtastknoten SOC können auf einen Vorladepegel vorgeladen werden. Als nächstes kann das Durchlasssteuersignal SO_PASS[7:0] auf ein logisches Hoch übergehen, das ein Freigabepegel ist, und alle ersten und zweiten Durchlasstransistoren TR0 bis TR7 und TR0' bis TR7' können eingeschaltet werden. Zu einem zweiten Zeitpunkt t1 können das Ladesignal LOAD und das kombinierte Abtastknoten-Ladesignal SOC LOAD auf ein logisches Hoch übergehen, das ein Deaktivierungspegel ist. Der Zeitraum vom ersten Zeitpunkt t0 bis zum zweiten Zeitpunkt t1 kann als Vorladezeitraum bezeichnet werden.
  • Zu einem dritten Zeitpunkt t2 kann das erste Massesteuersignal SOGND<0>, das an die erste Seitenpuffereinheit PBUO angelegt ist, auf ein logisches Hoch übergehen, das ein Freigabepegel ist, und zu einem vierten Zeitpunkt t3 können das erste Abspeichersignal Dump_C<0> und das Datensignal DI, die an die erste Cache-Einheit CU0 angelegt sind, auf ein logisches Hoch übergehen, das ein Freigabepegel ist. Zu einem fünften Zeitpunkt t4 können das Durchlasssteuersignal SO_PASS[7:0], das erste Massesteuersignal SOGND<0>, das erste Abspeichersignal Dump_C<0> und das Datensignal DI alle auf ein logisches Niedrig übergehen, das ein Deaktivierungspegel ist.
  • Wenn die Datenabspeicheroperation zwischen der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 und der ersten bis achten Cache-Einheit CU0 bis CU7 abgeschlossen ist, kann in der fünften Zeitdauer 155 das Lesesteuersignal DIO_R auf ein logisches Hoch aktiviert werden, das ein Freigabepegel ist. Dementsprechend können die in jeder von der ersten bis achten Cache-Einheit CU0 bis CU7 gespeicherten Daten über die Dateneingabe-/-ausgabeleitung ausgegeben werden.
  • 19 veranschaulicht eine Anordnung der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 und der ersten bis achten Cache-Einheit CU0 bis CU7 in der Seitenpufferschaltung 210c nach einer Ausführungsform des erfindungsgemäßen Konzepts. Unter Bezugnahme auf 2 und 19 zusammen kann die erste Halbleiterschicht L1 die erste Metallschicht M1 enthalten, die sich in der ersten horizontalen Richtung HD1 erstreckt, und die mehreren Bitleitungen BL können als die erste Metallschicht M1 implementiert sein. Die zweite Halbleiterschicht L2 kann die erste untere Metallschicht LM0 enthalten, die sich in der ersten horizontalen Richtung HD1 erstreckt. In diesem Fall kann in der zweiten horizontalen Richtung HD2 der Abstand der ersten unteren Metallschicht LM0 größer sein als der Abstand der ersten Metallschicht M1. Zum Beispiel kann die Teilung der ersten unteren Metallschicht LM0 etwa doppelt so groß sein wie die Teilung der ersten Metallschicht M1.
  • Die zweite Halbleiterschicht L2 kann die Seitenpufferschaltung 210c enthalten, und die Seitenpufferschaltung 210c kann in Form eines Seitenpufferarrays, das mehrere Spalten 2111 bis 2114 in der zweiten horizontalen Richtung HD2 enthält, implementiert sein. Jede der mehreren Spalten 2111 bis 2114 kann die erste bis achte Seitenpuffereinheit PBUO bis PBU7 und die erste bis achte Cache-Einheit CU0 bis CU7 enthalten. Beispielsweise kann die Konfiguration jeder der mehreren Spalten 2111 bis 2114 der in den 9 und 10 dargestellten Seitenpufferschaltung 210a oder der in den 12 und 13 dargestellten Seitenpufferschaltung 210b entsprechen, und dementsprechend können die vorstehend unter Bezugnahme auf die 9 bis 18 beschriebenen Inhalte auch auf die vorliegende Ausführungsform angewendet werden. Da eine Breite eines Transistors abnimmt und eine Größe der ersten bis achten Seitenpuffereinheiten PBUO bis PBU7 in der zweiten horizontalen Richtung HD2 abnimmt, kann die Seitenpufferschaltung 210b mehr Seitenpuffereinheiten in der gleichen Reihe anordnen, und dementsprechend kann die Seitenpufferschaltung 210b mehrere Spalten 2111 bis 2114 enthalten.
  • Die erste Spalte 2111 kann einen ersten Hauptbereich und einen ersten Cache-Bereich in der ersten horizontalen Richtung HD1 enthalten, die erste bis achte Seitenpuffereinheit PBUO bis PBU7 können sich in dem ersten Hauptbereich befinden, und die erste bis achte Cache-Einheit CU0 bis CU7 können sich in dem ersten Cache-Bereich befinden. Die zweite Spalte 2112 kann einen zweiten Hauptbereich und einen zweiten Cache-Bereich in der ersten horizontalen Richtung HD1 enthalten, die erste bis achte Seitenpuffereinheit PBU0a bis PBU7a können sich in dem zweiten Hauptbereich befinden, und die erste bis achte Cache-Einheit CU0a bis CU7a können sich in dem zweiten Cache-Bereich befinden. Die dritte Spalte 2113 kann einen dritten Hauptbereich und einen dritten Cache-Bereich in der ersten horizontalen Richtung HD1 enthalten, die erste bis achte Seitenpuffereinheit PBU0b bis PBU7b können sich in dem dritten Hauptbereich befinden, und die erste bis achte Cache-Einheit CU0b bis CU7b können sich in dem dritten Cache-Bereich befinden. Die vierte Spalte 2114 kann einen vierten Hauptbereich und einen vierten Cache-Bereich in der ersten horizontalen Richtung HD1 enthalten, erste bis achte Seitenpuffereinheit PBU0c bis PBU7c können sich in dem vierten Hauptbereich befinden, und erste bis achte Cache-Einheit CU0c bis CU7c können sich in dem vierten Cache-Bereich befinden.
  • In der ersten Spalte 2111 können Abtastknoten jeder von der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 gemeinsam mit einem ersten kombinierten Abtastknoten SOC1 verbunden sein, und die erste bis achte Cache-Einheit CU0 bis CU7 können gemeinsam mit dem ersten kombinierten Abtastknoten SOC1 verbunden sein. In der zweiten Spalte 2112 können Abtastknoten jeder der ersten bis achten Seitenpuffereinheit PBU0a bis PBU7a gemeinsam mit einem zweiten kombinierten Abtastknoten SOC2 verbunden sein, und die erste bis achte Cache-Einheit CU0a bis CU7a können gemeinsam mit dem zweiten kombinierten Abtastknoten SOC2 verbunden sein. In der dritten Spalte 2113 können die Abtastknoten jeder von der ersten bis achten Seitenpuffereinheit PBU0b bis PBU7b gemeinsam mit einem dritten kombinierten Abtastknoten SOC3 verbunden sein, und die erste bis achte Cache-Einheit CU0b bis CU7b können gemeinsam mit dem dritten kombinierten Abtastknoten SOC3 verbunden sein. In der vierten Spalte 2114 können Abtastknoten jeder von der ersten bis achten Seitenpuffereinheit PBU0c bis PBU7c gemeinsam mit einem vierten kombinierten Abtastknoten SOC4 verbunden sein, und die erste bis achte Cache-Einheit CU0c bis CU7c können gemeinsam mit dem vierten kombinierten Abtastknoten SOC4 verbunden sein.
  • 20 ist ein Blockdiagramm einer Speichervorrichtung 10a nach einer Ausführungsform des erfindungsgemäßen Konzepts. Bezugnehmend auf 20 kann die Speichervorrichtung 10a das Speicherzellenarray 100 und eine Peripherieschaltung 200a enthalten. Die Speichervorrichtung 10a kann einem modifizierten Beispiel der Speichervorrichtung 10 von 1 entsprechen, und die mit Bezug auf die 1 bis 19 gegebenen Beschreibungen können auch auf die vorliegende Ausführungsform angewendet werden. Verglichen mit der Speichervorrichtung 10 von 1 kann die Peripherieschaltung 200a außerdem einen Seitenpufferdekoder (PBDEC) 213, einen Massebitzähler (MBC) 214 und eine Bestanden/Fehlgeschlagen-Überprüfungseinheit 215 enthalten.
  • Der PBDEC 213 kann ein Dekoder-Ausgabesignal DS erzeugen, das der Anzahl der fehlgeschlagenen Bits entspricht, indem er ein Seitenpuffersignal PBS verwendet, das von der Seitenpufferschaltung 210 empfangen wird. Wenn z. B. das Seitenpuffersignal PBS ein logisches Niedrig ist, kann ein Programm für die entsprechende Speicherzelle MC als fehlgeschlagen bestimmt werden, und in die entsprechende Speicherzelle MC programmierte Daten können als fehlgeschlagenes Bit bestimmt werden. Der PBDEC 213 kann einen Referenzstrom von einem Stromgenerator (nicht dargestellt) empfangen und das Dekoder-Ausgabesignal DS auf der Grundlage des empfangenen Referenzstroms erzeugen.
  • Der MBC 214 kann das Dekoder-Ausgabesignal DS von dem PBDEC 213 empfangen und ein Zählergebnis CNT aus dem Dekoder-Ausgabesignal DS erzeugen. Der MBC 214 kann z. B. einen Analog-Digital-Wandler enthalten, der das Dekoder-Ausgabesignal DS eines analogen Pegels in das Zählergebnis CNT umwandelt, das ein digitaler Wert ist. Der MBC 214 kann einen Referenzstrom von einem Stromgenerator (nicht dargestellt) empfangen und das Zählergebnis CNT auf der Grundlage des empfangenen Referenzstroms erzeugen.
  • Die Bestanden/Fehlgeschlagen-Überprüfungseinheit 215 kann das Zählergebnis CNT von der MBC 214 empfangen, ein Bestanden-Signal PASS oder ein Fehlgeschlagen-Signal FAIL basierend auf dem Zählergebnis CNT erzeugen und das erzeugte Bestanden-Signal PASS oder Fehlgeschlagen-Signal FAIL an die Steuerschaltung 220 liefern. Wenn zum Beispiel das Zählergebnis CNT kleiner oder gleich der Referenzzahl ist, kann die Bestanden/Fehlgeschlagen-Überprüfungseinheit 215 das Bestanden-Signal PASS erzeugen. Wenn beispielsweise das Zählergebnis CNT größer als die Referenzzahl ist, kann die Bestanden/Fehlgeschlagen-Überprüfungseinheit 215 das Fehlgeschlagen-Signal FAIL erzeugen.
  • 21 ist eine Draufsicht auf eine Seitenpufferschaltung 210d und den Seitenpufferdekoder (PBDEC) 213 nach einer Ausführungsform des erfindungsgemäßen Konzepts. Unter Bezugnahme auf 2 und 21 zusammen kann die erste Halbleiterschicht L1 die erste bis achte Bitleitung BL1 bis BL8 enthalten, die sich in der ersten horizontalen Richtung HD 1 erstrecken, und die erste bis achte Bitleitung BL0 bis BL7 können als eine erste Metallschicht M1 implementiert sein. In einer Ausführungsform kann eine Größe der Seitenpufferschaltung 210d in der zweiten horizontalen Richtung HD2 einem Anordnungsbereich der ersten bis achten Bitleitungen BL0 bis BL7 entsprechen, und dementsprechend kann die Seitenpufferschaltung 210d Seitenpuffer von acht Stufen enthalten. Die Seitenpufferschaltung 210d kann einem modifizierten Beispiel der in den 9 und 10 dargestellten Seitenpufferschaltung 210a oder der in den 12 und 13 dargestellten Seitenpufferschaltung 210b entsprechen, und die mit Bezug auf die 9 bis 20 gegebenen Beschreibungen können auch auf die vorliegende Ausführungsform angewendet werden.
  • Die Seitenpufferschaltung 210d kann die erste bis achte Seitenpuffereinheit PBUO bis PBU7 in der ersten horizontalen Richtung HD1 enthalten, und jede von der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 kann eine Haupteinheit und eine Hochspannungseinheit enthalten. Zum Beispiel kann die erste Seitenpuffereinheit PBUO eine erste Haupteinheit MU0 und eine erste Hochspannungseinheit HVU0 in der ersten horizontalen Richtung HD1 enthalten.
  • Die Seitenpufferschaltung 210d kann ferner mehrere Kontaktbereiche THVa bis THVd enthalten. Beispielsweise kann sich der erste Kontaktbereich THVa zwischen der ersten Seitenpuffereinheit PBUO und der zweiten Seitenpuffereinheit PBU1 befinden, und in dem ersten Kontaktbereich THVa können der erste Bitleitungskontakt CT0, der mit der ersten Bitleitung BL0 verbunden ist, und ein zweiter Bitleitungskontakt CT1, der mit der zweiten Bitleitung BL1 verbunden ist, angeordnet sein. Der erste Bitleitungskontakt CT0 kann mit einem Hochspannungstransistor verbunden sein, der in der ersten Hochspannungseinheit HVU0 enthalten ist (zum Beispiel TR_hv in 6), und der zweite Bitleitungskontakt CT1 kann mit einem Hochspannungstransistor verbunden sein, der in einer zweiten Hochspannungseinheit HVU1 enthalten ist.
  • Die Seitenpufferschaltung 210d kann ferner einen Cache-Latch-Block 212 enthalten, und der Cache-Latch-Block 212 kann einen ersten bis achten Cache-Latch (z. B. CL0 bis CL7 in 5) enthalten, die jeweils der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 entsprechen. Die Seitenpufferschaltung 210d kann ferner die Vorladeschaltung SOC_PRE zwischen der achten Seitenpuffereinheit PBU7 und dem Cache-Latch-Block 212 enthalten.
  • Darüber hinaus kann der PBDEC 213 in der ersten horizontalen Richtung HD1 an die Seitenpufferschaltung 210d angrenzen. Der PBDEC 213 kann die Anzahl der bestandenen Zellen und der fehlgeschlagenen Zellen während der Programmverifizierungsoperation bestimmen. Der PBDEC 213 kann zum Beispiel mehrere Transistoren enthalten, die zwischen den Cache-Latches und den globalen Datenleitungen verbunden sind. In einer Ausführungsform können, wenn die Datenabspeicheroperation von den S-LATCHes SL jeder von der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 an dem PBDEC 213 durchgeführt wird, die Durchlasssteuersignale SO_PASS[7:0] aktiviert werden und der erste und zweite Durchlasstransistor können eingeschaltet werden. Dementsprechend können die Abtastknoten-Leitungen und die kombinierten Abtastknoten-Leitungen als Datenübertragungsleitungen verwendet werden, und die Datenabspeicheroperation kann sequentiell zwischen den S-LATCHes SL der ersten bis achten Seitenpuffereinheit PBUO bis PBU7 und dem PBDEC 213 durchgeführt werden.
  • 22 veranschaulicht eine Seitenpufferschaltung 210e und den PBDEC 213, nach einer Ausführungsform des erfindungsgemäßen Konzepts. Bezugnehmend auf 22 kann die Seitenpufferschaltung 210e eine mehrstufige Struktur aufweisen, in der sich mehrere Seitenpuffer in der ersten horizontalen Richtung HD1 befinden, beispielsweise eine 8-stufige Struktur, die eine erste bis achte Stufe STAGE0 bis STAGE7 enthält. Darüber hinaus können sich in der Seitenpufferschaltung 210e mehrere Spalten, einschließlich der ersten und zweiten Spalte 2111 und 2112, in der zweiten horizontalen Richtung HD2 befinden.
  • Der PBDEC 213 kann mehrere Seitenpufferdekoder enthalten, einschließlich des ersten und zweiten PBDEC 213a und 213b, die jeweils mit der ersten und zweiten Spalte 2111 und 2112 verbunden sind, die in der Seitenpufferschaltung 210e enthalten sind. Der erste PBDEC 213a kann einen Inverter 2131 und in Reihe verbundene Transistoren N0, N0' und N0" enthalten, und der zweite PBDEC 213b kann einen Inverter 2132 und in Reihe verbundene Transistoren N0a, N0a' und N0a'' enthalten. Jeder der Inverter 2131 und 2132 kann ein Seitenpuffersignal von einer entsprechenden Spalte empfangen, und ein Referenzstromsignal REF_CUR kann an ein Gate jedes der Transistoren N0" und N0a'' angelegt werden.
  • Zum Beispiel können der erste und zweite PBDECs 213a und 213b ein erstes und zweites Seitenpuffersignal PBS1 und PBS2 von den Seitenpuffereinheiten PBUO bzw. PBU0a empfangen, die in der ersten Stufe STAGE0 enthalten sind. Wenn beispielsweise eine Speicherzelle MC, die mit der Seitenpuffereinheit PBUO verbunden ist, als eine Zelle mit Programmfehler bestimmt wird, kann ein logisches Niedrig im S-LATCH SL der Seitenpuffereinheit PBUO gespeichert werden. In diesem Fall kann das erste Seitenpuffersignal PBS1 ein logisches Niedrig sein, das ein Spannungspegel des ersten Abtastknotens SO0 ist, und der Spannungspegel des ersten kombinierten Abtastknotens SOC1 kann ebenfalls ein logisches Niedrig sein. In diesem Fall kann der Inverter 2131 ein logisches Hoch-Signal ausgeben, und dementsprechend kann der Transistor N0 eingeschaltet werden, und dann kann der erste PBDEC 213a als Stromsenke arbeiten.
  • Der Transistor N0" kann basierend auf dem Referenzstromsignal REF_CUR ein erstes Signal, d. h. einen Referenzstrom, an einen verdrahteten ODER-Anschluss WOR_OUT ausgeben. In diesem Fall kann der Referenzstrom einem Strom entsprechen, der durch den Transistor N0" fließt, wenn der Transistor N0" entsprechend dem Referenzstromsignal REF_CUR eingeschaltet wird. In ähnlicher Weise kann der Transistor N0a'' ein zweites Signal, d. h. einen Referenzstrom, an den verdrahteten ODER-Anschluss WOR_OUT basierend auf dem Referenzstromsignal REF_CUR ausgeben. Der verdrahtete ODER-Anschluss WOR_OUT kann gemeinsam mit dem ersten und zweiten PBDEC 213a und 213b verbunden sein, und dementsprechend können das erste und zweite Signal, die von dem ersten und zweiten PBDEC 213a und 213b ausgegeben werden, in dem verdrahteten ODER-Anschluss WOR OUT akkumuliert und als Dekoder-Ausgabesignal DS erzeugt werden. Das Dekoder-Ausgabesignal DS kann z. B. einem Stromsignal IWOR entsprechen, das durch den verdrahteten ODER-Anschluss WOR_OUT fließt.
  • 23 veranschaulicht den PBDEC 213 und einen MBC 214 nach einer Ausführungsform des erfindungsgemäßen Konzepts. Unter Bezugnahme auf 20, 22 und 23 zusammen kann der PBDEC 213 N PBDECs enthalten. In diesem Fall ist N eine positive ganze Zahl und kann der Anzahl der in einer Seitenpufferschaltung enthaltenen Spalten entsprechen. Zum Beispiel kann der erste PBDEC 213a den Inverter 2131 und die Transistoren N0, N0' und N0'' enthalten, wobei der Transistor N0' als Spaltenfreigabetransistor bezeichnet werden kann. Der MBC 214 kann mit dem verdrahteten ODER-Anschluss WOR OUT verbunden sein, der mit den N PBDECs verbunden ist.
  • Der MBC 214 kann die Zählergebnisse CNT, die der Anzahl der fehlgeschlagenen Bits entsprechen, d. h. OUT<0> bis OUT<9>, aus dem Dekoder-Ausgabesignal DS eines analogen Pegels, d. h. dem Stromsignal IWOR, erzeugen. Der MBC 214 kann mehrere Transistoren P11, P12, P21, P22, P31, P32, N11, N12, N21, N22 und N23, die einen Referenzstromgenerator bilden, einen Widerstand R und einen Differenzverstärker 2141 enthalten. Darüber hinaus kann der MBC 214 ferner Transistoren P1, P1a, P2, P2a, P9, P9a, N1, N1a, N2, N2a, N2b, N2c, N9, N9a, N9b und N9c, die die Zähleinheit bilden, und mehrere Komparatoren 2142 und 2143 enthalten. In einer Ausführungsform können in einer Zeitdauer, in der der Betrieb des MBC 214 freigegeben ist, die Transistoren P11, P21, P31, N12, N23, P1a, P2a, P9a, N1a, N2a, N2c, N9a und N9c eingeschaltet sein. In einer Ausführungsform können in einem Zeitraum, in dem der Betrieb des MBC 214 deaktiviert ist, die Transistoren P11, P21, P31, N12, N23, P1a, P2a, P9a, N1a, N2a, N2c, N9a und N9c ausgeschaltet sein.
  • Eine Referenzspannung Vref kann in einen ersten Eingabeanschluss des Differenzverstärkers 2141 eingegeben werden, und eine Spannung über dem Widerstand R kann in einen zweiten Eingabeanschluss eingegeben werden. Die Transistoren P11 und P12 und der Widerstand R können eine rückgekoppelte variable Widerstandseinheit bilden, und ein Vorspannungsstrom Ibias kann durch den Widerstand R fließen. Die Transistoren P21, P22, N11 und N12 können einen ersten Referenzstromgenerator bilden, der einen ersten Referenzstrom Iref1 erzeugt, und die Transistoren P31, P32, N21, N22 und N23 können einen zweiten Referenzstromgenerator bilden, der einen zweiten Referenzstrom Iref2 erzeugt. Eine Knotenspannung zwischen den Transistoren P32 und N21 im zweiten Referenzstromgenerator kann als Referenzstromsignal REF_CUR an den PBDEC 213 geliefert werden.
  • 24 ist eine Grafik eines digitalen Ausgabesignals OUT<9:0> des MBC 214, nach einer Ausführungsform des erfindungsgemäßen Konzepts. Unter Bezugnahme auf die 22 bis 24 zusammen können die Transistoren P1 und P2 einen Stromspiegel bilden, und ein durch den Transistor P1 fließender Strom kann einer Summe des durch den verdrahteten ODER-Anschluss WOR_OUT fließenden Stromsignals IWOR und eines durch den Transistor N1 fließenden Stromsignals ICR entsprechen. Der Komparator 2142 kann das Vergleichsergebnis OUT<0> ausgeben, indem er eine Spannung VWOR des verdrahteten ODER-Anschlusses WOR_OUT mit einer Knotenspannung VR0 zwischen den Transistoren P2 und N2 vergleicht. In ähnlicher Weise kann der Komparator 2143 das Vergleichsergebnis OUT<9> ausgeben, indem er die Spannung VWOR des verdrahteten ODER-Anschlusses WOR_OUT mit einer Knotenspannung VR9 zwischen den Transistoren P9 und N9 vergleicht. Mit zunehmender Anzahl der Fehlgeschlagen-Zählungen in der Seitenpufferschaltung 210e können die digitalen Ausgabesignale OUT<9:0> des MBC 214 ansteigen. Auf diese Weise kann der MBC 214 die Komparatoren 2142 und 2143 verwenden und das digitale Ausgabesignal OUT<9:0> aus dem von dem PBDEC 213 ausgegebenen Stromsignal IWOR erzeugen.
  • 25 zeigt mehrere Seitenpuffer PGBUFa bis PGBUFd nach einer Ausführungsform des erfindungsgemäßen Konzepts. Unter Bezugnahme auf 25 können die mehreren Seitenpuffer PGBUFa bis PGBUFd in der zweiten horizontalen Richtung HD2 nebeneinander liegen. Beispielsweise kann jeder der mehreren Seitenpuffer PGBUFa bis PGBUFd der Seitenpufferschaltung 210e in 22 entsprechen und dementsprechend mehrere PBUs und mehrere CUs enthalten, die in der ersten horizontalen Richtung HD1 einander benachbart sind. Die mehreren Seitenpuffer PGBUFa bis PGBUFd können mit einem Spaltentreiber Y_DRV verbunden sein.
  • Die mehreren PBDECs PBDECa bis PBDECd können so vorgesehen werden, dass sie jeweils den mehreren Seitenpuffern PGBUFa bis PGBUFd entsprechen. Zum Beispiel können der Seitenpuffer PGBUFa und der PBDEC PBDECa, die einander entsprechen, in der ersten horizontalen Richtung HD1 nebeneinander liegen. Die mehreren MBC-Einheiten 214a bis 214d können vorgesehen sein, um jeweils den mehreren PBDECs PBDECa bis PBDECd zu entsprechen. Beispielsweise können ein verdrahteter ODER-Anschluss WOR_OUT_0 und ein Referenzstromsignalanschluss REF_CUR_0 des PBDEC PBDECa mit der MBC-Einheit 214a verbunden sein.
  • 26 ist eine Querschnittsansicht einer Speichervorrichtung 500 nach einer Ausführungsform des erfindungsgemäßen Konzepts. Bezugnehmend auf 26 kann die Speichervorrichtung 500 eine Chip-zu-Chip-(C2C)-Struktur aufweisen. Bei der C2C-Struktur kann es sich um einen Aufbau handeln, bei dem, nachdem ein oberer Chip, der einen Zellenbereich CELL enthält, auf einem ersten Wafer hergestellt wurde, und ein unterer Chip, der einen Peripherieschaltungsbereich PER1 enthält, auf einem zweiten Wafer, der sich vom ersten Wafer unterscheidet, hergestellt wurde, der obere Chip und der untere Chip unter Verwendung eines Bondingverfahrens miteinander verbunden werden. Das Bondingverfahren kann zum Beispiel ein Verfahren zum elektrischen Verbinden eines Bondmetalls, das auf einer obersten Metallschicht eines oberen Chips ausgebildet ist, mit einem Bondmetall, das auf einer obersten Metallschicht eines unteren Chips ausgebildet ist, bedeuten. Wenn das Bondmetall beispielsweise Kupfer (Cu) enthält, kann das Bonding-Verfahren ein Cu-Cu-Bonding-Verfahren sein, und das Bondmetall kann auch Aluminium oder Wolfram enthalten.
  • Jeder von dem Peripherieschaltungsbereich PERI und dem Zellenbereich CELL der Speichervorrichtung 500 kann einen externe Kontaktstelle-Bondingbereich PA, einen Wortleitungsbondingbereich WLBA und einen Bitleitungs-Bondingbereich BLBA enthalten. Der Peripherieschaltungsbereich PERI kann ein erstes Substrat 310, eine isolierende Zwischenschicht 315, mehrere Schaltungselemente 320a, 320b und 320c, die auf dem ersten Substrat 310 ausgebildet sind, und eine erste Metallschicht 330a, 330b und 330c, die jeweils mit jedem den mehreren Schaltungselementen 320a, 320b und 320c verbunden ist, und eine zweite Metallschicht 340a, 340b und 340c, die jeweils auf den ersten Metallschichten 330a, 330b und 330c ausgebildet ist, enthalten. Jedes der Schaltungselemente 320a, 320b und 320c kann einen oder mehrere Transistoren enthalten. In einer Ausführungsform können die ersten Metallschichten 330a, 330b und 330c Wolfram mit einem relativ hohen Widerstand enthalten, und die zweiten Metallschichten 340a, 340b und 340c können Cu mit einem relativ niedrigen Widerstand enthalten.
  • In der vorliegenden Beschreibung sind nur die ersten Metallschichten 330a, 330b und 330c und die zweiten Metallschichten 340a, 340b und 340c dargestellt und beschrieben, aber die Erfindung ist nicht darauf beschränkt, und mindestens eine oder mehrere Metallschichten können weiter auf den zweiten Metallschichten 340a, 340b und 340c gebildet werden. Zumindest einige der einen oder mehreren Metallschichten, die auf den zweiten Metallschichten 340a, 340b und 340c ausgebildet sind, können Aluminium oder dergleichen mit einem geringeren Widerstand als Cu, das die zweiten Metallschichten 340a, 340b und 340c bildet, enthalten.
  • Die isolierende Zwischenschicht 315 kann sich auf dem ersten Substrat 310 befinden, um die mehreren Schaltungselemente 320a, 320b und 320c, die ersten Metallschichten 330a, 330b und 330c und die zweiten Metallschichten 340a, 340b und 340c abzudecken, und kann ein Isoliermaterial wie Siliziumoxid und Siliziumnitrid enthalten.
  • Untere Bondmetalle 371b und 372b können auf der zweiten Metallschicht 340b des Wortleitungsbondingbereichs WLBA ausgebildet sein. Im Wortleitungsbondingbereich WLBA können die unteren Bondmetalle 371b und 372b des Peripherieschaltungsbereichs PERI mit den oberen Bondmetallen 471b und 472b des Zellenbereichs CELL durch das Bondingverfahren elektrisch verbunden werden, und die unteren Bondmetalle 371b und 372b und die oberen Bondmetalle 471b und 472b können Aluminium, Kupfer, Wolfram usw. enthalten. Die oberen Bondmetalle 471b und 472b des Zellenbereichs CELL können als erste Metallkontaktstellen bezeichnet werden, und die unteren Bondmetalle 371b und 372b des Peripherieschaltungsbereichs PERI können als zweite Metallkontaktstellen bezeichnet werden.
  • Der Zellenbereich CELL kann mindestens einen Speicherblock vorsehen. Der Zellenbereich CELL kann ein zweites Substrat 410 und eine gemeinsame Sourceleitung 420 enthalten. Auf dem zweiten Substrat 410 können mehrere Wortleitungen 431 bis 438 und 430 in der Richtung VD senkrecht zu einer oberen Fläche des zweiten Substrats 410 gestapelt sein. Stringauswahlleitungen und Masseauswahlleitungen können auf und unter den Wortleitungen 430 liegen, und die Wortleitungen 430 können zwischen den Stringauswahlleitungen und der Masseauswahlleitung liegen.
  • Im Bitleitungs-Bondingbereich BLBA kann sich eine Kanalstruktur CH in einer Richtung senkrecht zu einer oberen Fläche des zweiten Substrats 410 erstrecken und die Wortleitungen 430, die Stringauswahlleitungen und die Masseauswahlleitung durchdringen. Die Kanalstruktur CH kann eine Datenspeicherschicht, eine Kanalschicht und eine gefüllte Isolierschicht enthalten, und die Kanalschicht kann elektrisch mit einer ersten Metallschicht 450c und einer zweiten Metallschicht 460c verbunden sein. Beispielsweise kann die erste Metallschicht 450c ein Bitleitungskontakt sein, und die zweite Metallschicht 460c kann eine Bitleitung BL sein. In einer Ausführungsform kann sich die zweite Metallschicht 460c, d. h. die Bitleitung BL, in der ersten horizontalen Richtung HD1 parallel zur oberen Fläche des zweiten Substrats 410 erstrecken.
  • In der in 26 dargestellten Ausführungsform kann ein Bereich, in dem die Kanalstruktur CH und die zweite Metallschicht 460c, d. h. die Bitleitung BL, angeordnet sind, als der Bitleitungs-Bondingbereich BLBA definiert werden. Die zweite Metallschicht 460c, d. h. die Bitleitung BL, kann elektrisch mit den Schaltungselementen 320c verbunden sein, die einen Seitenpuffer 493 im Peripherieschaltungsbereich PERI in dem Bitleitungs-Bondingbereich BLBA vorsehen. Zum Beispiel kann die zweite Metallschicht 460c, d. h. die Bitleitung BL, mit den oberen Bondmetallen 471c und 472c im Peripherieschaltungsbereich PERI verbunden sein, und die oberen Bondmetalle 471 c und 472c können jeweils mit den unteren Bondmetallen 371c und 372c verbunden sein, die mit den Schaltungselementen 320c des Seitenpuffers 493 verbunden sind.
  • Im Wortleitungsbondingbereich WLBA können sich die Wortleitungen WL 430 in der zweiten horizontalen Richtung HD2 parallel zur Oberseite des zweiten Substrats 410 erstrecken und mit mehreren Zellkontaktsteckern 441 bis 447 und 440 verbunden sein. Die Wortleitungen WL 430 und die Zellkontaktstecker 440 können miteinander verbunden werden, indem Kontaktstellen verwendet werden, die zumindest einige der Wortleitungen WL 430 in der zweiten horizontalen Richtung HD2 auf unterschiedliche Längen voneinander erstrecken. Eine erste Metallschicht 450b und eine zweite Metallschicht 460b können nacheinander mit einem oberen Abschnitt der Zellkontaktstecker 440 verbunden werden, der mit den Wortleitungen WL 430 verbunden ist. Die Zellkontaktstecker 440 können über die oberen Bondmetalle 471b und 472b des Zellenbereichs CELL im Wortleitungsbondingbereich WLBA und die unteren Bondmetalle 371b und 372b des Peripherieschaltungsbereichs PERI mit dem Peripherieschaltungsbereich PERI verbunden sein.
  • Die Zellkontaktstecker 440 können elektrisch mit den Schaltungselementen 320b verbunden sein, die einen Zeilendekoder 494 im Peripherieschaltungsbereich PERI bilden. In einer Ausführungsform kann eine Betriebsspannung der den Zeilendekoder 494 bildenden Schaltungselemente 320b von einer Betriebsspannung der den Seitenpuffer 493 bildenden Schaltungselemente 320c verschieden sein. Beispielsweise kann die Betriebsspannung der Schaltungselemente 320c, die den Seitenpuffer 493 bilden, größer sein als die Betriebsspannung der Schaltungselemente 320b, die den Zeilendekoder 494 bilden.
  • Ein gemeinsamer Sourceleitung-Kontaktstecker 480 kann sich im externen Kontaktstelle-Bondingbereich PA befinden. Der gemeinsame Sourceleitung-Kontaktstecker 480 kann ein leitfähiges Material, wie z. B. ein Metall, eine Metallverbindung, Polysilizium oder Ähnliches, enthalten und kann elektrisch mit der gemeinsame Sourceleitung 420 verbunden sein. Eine erste Metallschicht 450a und eine zweite Metallschicht 460a können nacheinander auf den gemeinsame Sourceleitung-Kontaktstecker 480 aufgeschichtet werden. Beispielsweise kann ein Bereich, in dem der gemeinsame Sourceleitung-Kontaktstecker 480, die erste Metallschicht 450a und die zweite Metallschicht 460a angeordnet sind, als externer Kontaktstelle-Bondingbereich PA definiert werden.
  • Die ersten und zweiten Eingabe-/Ausgabekontaktstellen 305 und 405 können sich in dem externen Kontaktstelle-Bondingbereich PA befinden. Bezugnehmend auf 26 kann eine untere Isolierschicht 301, die eine Unterseite des ersten Substrats 310 bedeckt, unter dem ersten Substrat 310 gebildet werden, und die erste Eingabe-/Ausgabekontaktstelle 305 kann auf der unteren Isolierschicht 301 gebildet werden. Die erste Eingabe-/Ausgabekontaktstelle 305 kann mit mindestens einem der mehreren Schaltungselemente 320a, 320b und 320c im Peripherieschaltungsbereich PERI über einen ersten Eingabe-/Ausgabekontaktstecker 303 verbunden sein und kann durch eine untere Isolierschicht 301 vom ersten Substrat 310 getrennt sein. Darüber hinaus kann sich eine seitliche Isolierschicht zwischen dem ersten Eingabe-/Ausgabekontaktstecker 303 und dem ersten Substrat 310 befinden und den ersten Eingabe-/Ausgabekontaktstecker 303 von dem ersten Substrat 310 elektrisch trennen.
  • Bezugnehmend auf 26 kann eine obere Isolierschicht 401, die eine obere Oberfläche des zweiten Substrats 410 abdeckt, auf dem zweiten Substrat 410 ausgebildet sein, und eine zweite Eingabe-/Ausgabekontaktstelle 405 kann auf einer oberen Isolierschicht 401 ausgebildet sein. Die zweite Eingabe-/Ausgabekontaktstelle 405 kann über den zweiten Eingabe-/Ausgabekontaktstecker 403 mit mindestens einem der mehreren Schaltungselemente 320a, 320b und 320c in dem Peripherieschaltungsbereich PERI verbunden sein.
  • Nach Ausführungsformen darf sich das zweite Substrat 410, die gemeinsame Sourceleitung 420 oder Ähnliches nicht in einem Bereich befinden, in dem der zweite Eingabe-/Ausgabekontaktstecker 403 angeordnet ist. Außerdem darf die zweite Eingabe-/Ausgabekontaktstelle 405 die Wortleitungen WL 430 in einer dritten Richtung (Z-Achsenrichtung) nicht überlappen. Bezugnehmend auf 26 kann der zweite Eingabe-/Ausgabekontaktstecker 403 von dem zweiten Substrat 410 in einer Richtung parallel zu der oberen Oberfläche des zweiten Substrats 410 beabstandet sein und kann mit der zweiten Eingabe-/Ausgabekontaktstelle 405 verbunden sein, indem er eine isolierende Zwischenschicht 415 und die obere Isolierschicht 401 des Zellenbereichs CELL durchdringt.
  • Nach Ausführungsformen können die erste Eingabe-/Ausgabekontaktstelle 305 und die zweite Eingabe-/Ausgabekontaktstelle 405 selektiv ausgebildet sein. Beispielsweise kann die Speichervorrichtung 400 nur die erste Eingabe-/Ausgabekontaktstelle 305 auf dem ersten Substrat 310 enthalten, oder nur die zweite Eingabe-/Ausgabekontaktstelle 405 auf dem zweiten Substrat 410 enthalten. Alternativ kann die Speichervorrichtung 400 sowohl die erste Eingabe/Ausgabekontaktstelle 305 als auch die zweite Eingabe/Ausgabekontaktstelle 405 enthalten.
  • In jedem von dem äußere Kontaktstelle-Bondingbereich PA und dem Bitleitungs-Bondingbereich BLBA, die jeweils in dem Zellenbereich CELL und dem peripheren Schaltungsbereich PERI enthalten sind, kann ein Metallmuster der obersten Metallschicht als Dummy-Muster vorhanden sein, oder die oberste Metallschicht kann leer sein.
  • Im äußeren Kontaktstelle-Bondingbereich PA der Speichervorrichtung 400 kann ein unteres Metallmuster 373a, das die gleiche Form wie ein oberes Metallmuster 472a im Zellenbereich CELL aufweist, auf der oberen Metallschicht des Peripherieschaltungsbereichs PERI gebildet werden, als Reaktion auf das obere Metallmuster 472a, das auf der oberen Metallschicht des Zellenbereichs CELL gebildet wurde. Das untere Metallmuster 373a, das auf der obersten Metallschicht des Peripherieschaltungsbereichs PERI ausgebildet ist, kann mit einem separaten Kontakt im Peripherieschaltungsbereich PERI nicht verbunden sein. Ähnlich wie in diesem Fall kann als Reaktion auf das untere Metallmuster, das auf der obersten Metallschicht des Peripherieschaltungsbereichs PERI im äußeren Kontaktstelle-Bondingbereich PA ausgebildet ist, ein oberes Metallmuster mit der gleichen Form wie das untere Metallmuster des Peripherieschaltungsbereichs PERI auf der oberen Metallschicht des Zellenbereichs CELL ausgebildet werden.
  • Die unteren Bondmetalle 371b und 372b können auf der zweiten Metallschicht 340b des Wortleitungsbondingbereichs WLBA ausgebildet sein. Im Wortleitungsbondingbereich WLBA können die unteren Bondmetalle 371b und 372b des Peripherieschaltungsbereichs PERI mit den oberen Bondmetallen 471b und 472b des Zellenbereichs CELL durch das Bondingverfahren elektrisch verbunden werden.
  • Außerdem kann im Bitleitungs-Bondingbereich BLBA als Reaktion auf das untere Metallmuster, das auf der obersten Metallschicht des Peripherieschaltungsbereichs PERI ausgebildet ist, ein oberes Metallmuster 492 mit der gleichen Form wie ein unteres Metallmuster 352 des Peripherieschaltungsbereichs PERI auf der oberen Metallschicht des Zellenbereichs CELL ausgebildet werden. Auf dem oberen Metallmuster 492, das auf der obersten Metallschicht des Zellenbereichs CELL ausgebildet ist, kann kein Kontakt ausgebildet sein.
  • In einer Beispielsausführungsform kann die Speichervorrichtung 500, wie in 26 beschrieben, nach einer oder mehreren der zuvor in 1 bis 25 beschriebenen Beispielsausführungsformen arbeiten und Vorrichtungskomponenten enthalten. In einer Beispielsausführungsform kann der Speicherzellenbereich CELL dem Speicherzellenarray 100 von 1 und der ersten Halbleiterschicht L1 von 2 entsprechen. In einer beispielhaften Ausführungsform kann der Peripherieschaltungsbereich PERI der Peripherieschaltung 200 von 1 und der zweiten Halbleiterschicht L2 von 2 entsprechen.
  • 27 ist ein Blockdiagramm eines Beispiels, in dem eine Speichervorrichtung auf ein Festkörperlaufwerk-(SSD)-System 1000 angewendet wird, nach einigen Ausführungsformen des erfindungsgemäßen Konzepts. Bezugnehmend auf 27 kann das SSD-System 1000 einen Host 1100 und ein SSD 1200 enthalten. Das SSD 1200 kann über einen Signalanschluss Signale mit dem Host 1100 austauschen und über einen Leistungsanschluss Leistung aufnehmen. Das SSD 1200 kann einen SSD-Controller 1210, eine Hilfsleistungsversorgung 1220 und Speichervorrichtungen 1230, 1240 und 1250 enthalten. Die Speichervorrichtungen 1230, 1240 und 1250 können vertikal gestapelte NAND-Flash-Speichervorrichtungen enthalten. In diesem Fall können die Speichervorrichtungen 1230, 1240 und 1250 unter Verwendung der vorstehend mit Bezug auf die 1 bis 26 beschriebenen Ausführungsformen implementiert werden.
  • Während das erfindungsgemäße Konzept insbesondere unter Bezugnahme auf Ausführungsformen gezeigt und beschrieben wurde, kann es verstanden werden, dass verschiedene Änderungen in Form und Details darin vorgenommen werden können, ohne von der Erfindung der folgenden Ansprüche abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Claims (20)

  1. Speichervorrichtung, umfassend: ein Speicherzellenarray, das mehrere Speicherzellen enthält; und eine Seitenpufferschaltung, umfassend: mehrere Seitenpuffereinheiten in einer ersten horizontalen Richtung, die über mehrere Bitleitungen mit den Speicherzellen verbunden sind, und mehrere Cache-Latches, die den mehreren Seitenpuffereinheiten in der ersten horizontalen Richtung entsprechen, wobei die mehreren Cache-Latches mit einem kombinierten Abtastknoten verbunden sind, wobei die Speichervorrichtung eingerichtet ist, um über den kombinierten Abtastknoten Daten von den mehreren Cache-Latches zu den mehreren Seitenpuffereinheiten oder von den mehreren Seitenpuffereinheiten zu den mehreren Cache-Latches zu übertragen, wobei jede der mehreren Seitenpuffereinheiten einen oder mehrere Durchlasstransistoren umfasst, die mit einem Abtastknoten jeder der mehreren Seitenpuffereinheiten verbunden sind, wobei der Abtastknoten elektrisch mit einer entsprechenden Bitleitung verbunden ist, und wobei jeder Abtastknoten jeder der mehreren Seitenpuffereinheiten und der kombinierte Abtastknoten über die Durchlasstransistoren elektrisch miteinander verbunden sind.
  2. Speichervorrichtung nach Anspruch 1, wobei die Speichervorrichtung eingerichtet ist, um sequentiell Datenübertragungsoperationen zwischen den mehreren Seitenpuffereinheiten und den mehreren Cache-Latches durchzuführen.
  3. Speichervorrichtung nach Anspruch 1, wobei die Speichervorrichtung eingerichtet ist, um die in einer Speicherzelle gespeicherten Daten in einer Datenabtastzeitdauer abzutasten und wobei die Durchlasstransistoren eingerichtet sind, um sich auszuschalten, so dass die in mehreren der Seitenpuffereinheiten enthaltenen Abtastknoten elektrisch nicht miteinander verbunden sind.
  4. Speichervorrichtung nach Anspruch 1, wobei die mehreren Seitenpuffereinheiten umfassen: eine erste Seitenpuffereinheit, die einen ersten Durchlasstransistor, der zwischen einen ersten Abtastknoten und einen ersten Anschluss geschaltet ist, und ein erstes Haupt-Latch, das elektrisch mit dem ersten Abtastknoten verbunden ist, umfasst; und eine zweite Seitenpuffereinheit, die einen zweiten Durchlasstransistor, der mit dem ersten Anschluss und einem zweiten Abtastknoten verbunden ist, und ein zweites Haupt-Latch umfasst, das elektrisch mit dem zweiten Abtastknoten verbunden ist, und wobei in einer Datenübertragungszeitdauer der erste und der zweite Transistor eingerichtet sind, um sich einzuschalten, so dass der erste und der zweite Abtastknoten elektrisch miteinander verbunden sind.
  5. Speichervorrichtung nach Anspruch 1, wobei die mehreren Seitenpuffereinheiten umfassen: eine erste Seitenpuffereinheit, die einen ersten Durchlasstransistor zwischen einem ersten Anschluss und einem ersten Abtastknoten, einen zweiten Durchlasstransistor zwischen dem ersten Abtastknoten und einem zweiten Anschluss und ein erstes Haupt-Latch umfasst, das elektrisch mit dem ersten Abtastknoten verbunden ist; und eine zweite Seitenpuffereinheit, die einen dritten Durchlasstransistor zwischen dem zweiten Anschluss und einem zweiten Abtastknoten, einen vierten Durchlasstransistor zwischen dem zweiten Abtastknoten und einem dritten Anschluss und ein zweites Haupt-Latch umfasst, das elektrisch mit dem zweiten Abtastknoten verbunden ist.
  6. Speichervorrichtung nach Anspruch 5, wobei die erste Seitenpuffereinheit ferner einen ersten Transistor umfasst, der zwischen den ersten Abtastknoten und das erste Haupt-Latch geschaltet ist, wobei die zweite Seitenpuffereinheit ferner einen zweiten Transistor umfasst, der zwischen den zweiten Abtastknoten und das zweite Haupt-Latch geschaltet ist, und wobei in einer Datenübertragungszeitdauer der erste und der zweite Transistor eingerichtet sind, um sich sequentiell einzuschalten, so dass Daten, die in jedem von dem ersten und zweiten Haupt-Latch gespeichert sind, sequentiell zum ersten bzw. zweiten Cache-Latch der mehreren Cache-Latches übertragen werden.
  7. Speichervorrichtung nach Anspruch 5, wobei die mehreren Cache-Latches umfassen: ein erstes Cache-Latch, das einen ersten Abspeicher-Transistor umfasst, der eingerichtet ist, um entsprechend einem ersten Abspeichersignal anzusteuern, und das der ersten Seitenpuffereinheit entspricht; und ein zweites Cache-Latch, das einen zweiten Abspeicher-Transistor umfasst, der eingerichtet ist, um entsprechend einem zweiten Abspeichersignal anzusteuern, und das der zweiten Seitenpuffereinheit entspricht, wobei in einer Datenübertragungszeitdauer der erste und der zweite Abspeicher-Transistor eingerichtet sind, um sich sequentiell einzuschalten, so dass Daten, die in jedem von dem ersten und zweiten Haupt-Latch gespeichert sind, sequentiell zu dem ersten bzw. zweiten Cache-Latch der mehreren Cache-Latches übertragen werden.
  8. Speichervorrichtung nach Anspruch 7, wobei die Seitenpufferschaltung ferner einen Vorladetransistor umfasst, der eingerichtet ist, um den kombinierten Abtastknoten zwischen der zweiten Seitenpuffereinheit und dem ersten Cache-Latch vorzuladen, und wobei der Vorladetransistor eingerichtet ist, um in einer Vorladezeitdauer einzuschalten und den kombinierten Abtastknoten auf einen Vorladepegel vorzuladen.
  9. Speichervorrichtung nach Anspruch 5, wobei der erste bis vierte Durchlasstransistor eingerichtet sind, um als Reaktion auf das Einschalten des ersten bis vierten Durchlasstransistors elektrisch miteinander in Reihe geschaltet zu sein, so dass der erste und der zweite Abtastknoten elektrisch miteinander verbunden sind, und Daten von einem ersten Cache-Latch unter den mehreren Cache-Latches zu dem ersten Haupt-Latch oder von dem ersten Haupt-Latch zu dem ersten Cache-Latch übertragen werden.
  10. Speichervorrichtung nach Anspruch 5, wobei der dritte und der vierte Durchlasstransistor eingerichtet sind, um als Reaktion auf das Einschalten des dritten und des vierten Durchlasstransistors elektrisch miteinander in Reihe geschaltet zu sein, so dass Daten von einem zweiten Cache-Latch unter den mehreren Cache-Latches zu dem zweiten Haupt-Latch oder von dem zweiten Haupt-Latch zu dem zweiten Cache-Latch übertragen werden.
  11. Speichervorrichtung nach Anspruch 5, wobei jedes von dem ersten und zweiten Haupt-Latch mindestens eines von einem Abtast-Latch, einem Erzwingungs-Latch, einem Upper-Bit-Latch und einem Lower-Bit-Latch umfasst.
  12. Speichervorrichtung nach Anspruch 1, wobei die mehreren Seitenpuffereinheiten mehrere erste Seitenpuffereinheiten sind und die mehreren Cache-Latches mehrere erste Cache-Latches sind, wobei die Seitenpufferschaltung ferner mehrere zweite Seitenpuffereinheiten in der ersten horizontalen Richtung und mehrere zweite Cache-Latches in der ersten horizontalen Richtung umfasst, und die jeder der mehreren zweiten Seitenpuffereinheiten entsprechen, wobei die mehreren ersten Seitenpuffereinheiten und die mehreren zweiten Seitenpuffereinheiten in einer zweiten horizontalen Richtung senkrecht zu der ersten horizontalen Richtung aneinander angrenzen, und wobei die mehreren ersten Cache-Latches und die mehreren zweiten Cache-Latches in der zweiten horizontalen Richtung aneinander angrenzen.
  13. Speichervorrichtung nach Anspruch 1, wobei sich das Speicherzellenarray auf einer ersten Halbleiterschicht befindet, wobei sich die Seitenpufferschaltung auf einer zweiten Halbleiterschicht befindet, wobei die erste Halbleiterschicht und die zweite Halbleiterschicht vertikal gestapelt sind, und wobei sich jede der mehreren Bitleitungen in der ersten horizontalen Richtung erstreckt.
  14. Speichervorrichtung, umfassend: eine erste Halbleiterschicht, die mehrere Speicherzellen enthält, die mit jeder von mehreren Bitleitungen verbunden sind, die sich in einer ersten horizontalen Richtung erstrecken; und eine zweite Halbleiterschicht in vertikaler Richtung zur ersten Halbleiterschicht und eine Seitenpufferschaltung umfassend, wobei die Seitenpufferschaltung umfasst: einen Hauptbereich, der mehrere Seitenpuffereinheiten in der ersten horizontalen Richtung umfasst; und einen Cache-Bereich, der in der ersten horizontalen Richtung an den Hauptbereich angrenzt, wobei der Cache-Bereich mehrere Cache-Latches in der ersten horizontalen Richtung umfasst, wobei die mehreren Cache-Latches mit einem kombinierten Abtastknoten verbunden sind, wobei jede der mehreren Seitenpuffereinheiten ein Haupt-Latch und einen oder mehrere Durchlasstransistoren umfasst, die mit einem Abtastknoten jeder der mehreren Seitenpuffereinheiten verbunden sind, wobei der Abtastknoten elektrisch mit einer entsprechenden Bitleitung verbunden ist, und wobei jeder Abtastknoten, der in jeder der mehreren Seitenpuffereinheiten enthalten ist, und der kombinierte Abtastknoten über die Durchlasstransistoren elektrisch miteinander verbunden sind, so dass die mehreren Seitenpuffereinheiten elektrisch mit den mehreren Cache-Latches verbunden sind.
  15. Speichervorrichtung nach Anspruch 14, wobei die mehreren Seitenpuffereinheiten umfassen: eine erste Seitenpuffereinheit, die einen ersten Durchlasstransistor zwischen einem ersten Anschluss und einem ersten Abtastknoten, einen zweiten Durchlasstransistor zwischen dem ersten Abtastknoten und einem zweiten Anschluss und ein erstes Haupt-Latch umfasst, das elektrisch mit dem ersten Abtastknoten verbunden ist; und eine zweite Seitenpuffereinheit, die einen dritten Durchlasstransistor zwischen dem zweiten Anschluss und einem zweiten Abtastknoten, einen vierten Durchlasstransistor zwischen dem zweiten Abtastknoten und einem dritten Anschluss und ein zweites Haupt-Latch umfasst, das elektrisch mit dem zweiten Abtastknoten verbunden ist.
  16. Speichervorrichtung nach Anspruch 14, wobei die zweite Halbleiterschicht ferner einen Seitenpuffer-Dekoder umfasst, der in der ersten horizontalen Richtung an die mehreren Cache-Latches angrenzt, und wobei der Seitenpufferdekoder mit dem kombinierten Abtastknoten verbunden ist, so dass jeder Abtastknoten, der in jeder der mehreren Seitenpuffereinheiten enthalten ist, und der Seitenpufferdekoder über die Durchlasstransistoren elektrisch miteinander verbunden sind.
  17. Speichervorrichtung, umfassend: einen Speicherzellenbereich, der mehrere Speicherzellen und eine erste Metallkontaktstelle enthält; und einen Peripherieschaltungsbereich, der eine zweite Metallkontaktstelle umfasst, wobei der Peripherieschaltungsbereich über die erste Metallkontaktstelle und die zweite Metallkontaktstelle vertikal mit dem Speicherzellenbereich verbunden ist, wobei der Peripherieschaltungsbereich eine Seitenpufferschaltung umfasst, umfassend: mehrere Seitenpuffereinheiten in einer ersten horizontalen Richtung, wobei die mehreren Seitenpuffereinheiten über mehrere Bitleitungen mit den Speicherzellen verbunden sind, und mehrere Cache-Latches in der ersten horizontalen Richtung, wobei die mehreren Cache-Latches jeder der mehreren Seitenpuffereinheiten entsprechen und mit einem kombinierten Abtastknoten verbunden sind, wobei jede der mehreren Seitenpuffereinheiten einen Durchlasstransistor umfasst, der mit einem Abtastknoten jeder der mehreren Seitenpuffereinheiten verbunden ist, wobei der Abtastknoten elektrisch mit einer entsprechenden Bitleitung verbunden ist, und wobei die in den mehreren Seitenpuffereinheiten enthaltenen Abtastknoten und der kombinierte Abtastknoten über die in den mehreren Seitenpuffereinheiten enthaltenen Durchlasstransistoren elektrisch miteinander verbunden sind.
  18. Speichervorrichtung nach Anspruch 17, wobei die erste Metallkontaktstelle und die zweite Metallkontaktstelle Kupfer enthalten.
  19. Speichervorrichtung nach Anspruch 17, wobei die erste Metallkontaktstelle und die zweite Metallkontaktstelle unter Verwendung einer Bondweise miteinander verbunden sind.
  20. Speichervorrichtung nach Anspruch 17, wobei sich der Speicherzellenbereich auf einem ersten Wafer und der Peripherieschaltungsbereich auf einem zweiten Wafer befindet.
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