DE10246739A1 - "soft-error"-erschwerende Halbleiter-Speicherschaltung - Google Patents

"soft-error"-erschwerende Halbleiter-Speicherschaltung

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DE10246739A1
DE10246739A1 DE10246739A DE10246739A DE10246739A1 DE 10246739 A1 DE10246739 A1 DE 10246739A1 DE 10246739 A DE10246739 A DE 10246739A DE 10246739 A DE10246739 A DE 10246739A DE 10246739 A1 DE10246739 A1 DE 10246739A1
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Abstract

Eine Speicherzelle (1) eines SRAMe beinhaltet: zwei n-Kanal MOS-Transistoren (13, 13'), die in Serie zwischen einen ersten Speicherknoten (N1) und eine Leitung auf dem Massepotential (GND) geschaltet sind und zwei n-Kanal MOS-Transistoren (14, 14'), die in Serie zwischen einen zweiten Speicherknoten (N2) und eine Leitung auf dem Massepotential (GND) geschaltet sind. Da keine Speicherdaten invertiert werden, solange kein alpha-Teilchen durch die n-Kanal MOS-Transistoren (13, 13' oder 14, 14') durchtritt, tritt ein "soft error" kaum auf.

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleiter- Speicherschaltung und insbesondere auf eine mit zwei antiparallel geschalteten Invertern ausgestattete Halbleiter-Speicherschaltung.
  • Fig. 25 ist ein Schaltdiagramm, das die Ausführung einer Speicherzelle 80 eines statischen Lese-Schreibspeichers (im folgenden mit SRAM bezeichnet) aus dem Stand der Technik zeigt. Die Speicherzelle 80 in Fig. 25 beinhaltet: p-Kanal MOS- Transistoren 81 und 82, sowie n-Kanal MOS-Transistoren 83 bis 86. Die p-Kanal MOS-Transistoren 81 bzw. 82 sind zwischen eine Leitung auf dem Versorgungspotential VDD und einen Speicherknoten N81 bzw. zwischen eine Leitung auf dem Versorgungspotential VDD und einen Speicherknoten N82 geschaltet, und deren Gates sind mit den jeweiligen Speicherknoten N82 und N81 verbunden. Die n-Kanal MOS-Transistoren 83 bzw. 84 sind zwischen eine Leitung auf Massepotential GND und einen Speicherknoten N81, sowie zwischen eine Leitung auf Massepotential GND und einen Speicherknoten N82 geschaltet, und deren Gates sind mit den jeweiligen Speicherknoten N82 und N81 verbunden. Der n-Kanal MOS- Transistor 85 ist zwischen eine Bit-Leitung BL und einen Speicherknoten N81 geschaltet, und der MOS-Transistor 86 ist zwischen eine Bit-Leitung /BL und einen Speicherknoten N82 geschaltet, und deren Gates sind beide an eine Wort-Leitung WL angeschlossen. Die MOS-Transistoren 81 und 83 bilden einen Inverter, der ein invertiertes Signal eines Signals des Speicherknotens N82 an den Speicherknoten N81 gibt. Die MOS- Transistoren 82 und 84 bilden einen Inverter, der ein invertiertes Signal eines Signals des Speicherknotens N81 an den Speicherknoten N82 gibt. Die beiden Inverter sind antiparallel zwischen die Speicherknoten N81 und N82 geschaltet um eine Signalspeicher-Schaltung zu bilden.
  • Wenn die Wort-Leitung WL auf das Ansteuer-Niveau H gesteuert wird, werden die MOS-Transistoren 85 und 86 leitend. Wenn eine Bit-Leitung (z. B. BL) der Bit-Leitungen BL und /BL auf das Niveau H und zusätzlich die andere Bit-Leitung (in diesem Fall /BL) gemäß einem Schreib-Datensignal auf ein Niveau L gesteuert wird, werden die MOS-Transistoren 81 und 84 leitend und die MOS-Transistoren 82 und 83 werden nicht-leitend um dadurch das Niveau der Speicherknoten N81 und N82 festzuhalten. Wenn die Wort-Leitung auf das Nicht-Ansteuer-Niveau L gesteuert wird, werden die n-Kanal MOS-Transistoren 85 und 86 nicht-leitend um ein Datensignal in die Speicherzelle 80 zu speichern.
  • Im Lesebetrieb wird die Wort-Leitung WL auf das Ansteuer-Niveau H gesteuert, nachdem die Bit-Leitungen BL und /BL vorher auf das Niveau H aufgeladen wurden. Auf diese Weise fließt ein Strom von der Bit-Leitung (in diesem Fall /BL) auf die Leitung auf Massepotential GND durch die n-Kanal MOS-Transistoren 86 und 84 um das Potential der Bit-Leitung /BL zu verringern. Durch den Vergleich zwischen den Potentialen auf den Bit- Leitungen BL und /BL können die Speicherdaten der Speicherzelle 80 ausgelesen werden.
  • In einer solchen Speicherzelle 80 ereigneten sich als Begleiterscheinung mit den jüngsten Fortschritten in Richtung hoher Integrationsdichte und niedriger Versorgungsspannung leicht sogenannte "soft error"s. Hierbei bezeichnet der Ausdruck "soft error" das Phänomen, dass von in einem Gehäuse enthaltenen Spuren an radioaktivem Material emittierte α-Teilchenstrahlung eine Speicherzelle trifft um einen Speicher-Datenwert zu invertieren. Dies wird in Betracht gezogen, da ein "soft error" leicht auftritt, weil mit einer höheren Integrationsdichte die Kapazitäten der Speicherknoten N81 und N82 kleiner werden und die Versorgungsspannung verringert wird.
  • Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Halbleiterspeicher-Schaltung zur Verfügung zu stellen, bei der der Speicher-Datenwert schwer zu invertieren ist, selbst wenn die Speicherschaltung mit α-Teilchenstrahlung bestrahlt wird.
  • Die Aufgabe wird gelöst durch eine "soft error"-erschwerende Halbleiter-Speicherschaltung gemäß Anspruch 1. Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
  • Eine Halbleiterspeicher-Schaltung gemäß der vorliegenden Erfindung schließt mit ein: zwei zwischen ersten und zweiten Speicherknoten angeschlossene Inverter, einen Eingangsknoten von jedem Inverter, der an einen Ausgangsknoten des anderen Inverters angeschlossen ist, wobei die Inverter jeweils mit einschließen: mehrere erste Transistoren eines ersten Leitfähigkeits-Typs, die zwischen eine Leitung einer ersten Versorgungsspannung und dem Ausgangsknoten in Serie angeschlossen sind, und dessen Eingangselektroden alle an den Eingangsknoten angeschlossen sind; und einen zweiten Transistor eines zweiten Leitfähigkeits-Typs, der in Serie zwischen eine Leitung einer zweiten Versorgungsspannung und dem Ausgangsknoten angeschlossen ist, und dessen Eingangselektrode an den Eingangsknoten angeschlossen ist. Deshalb ist, da ein Inverter mehrere erste Transistoren mit einschließt, die Kapazität eines Speicherknotens größer verglichen mit dem Fall aus dem Stand der Technik, wo ein Inverter einen ersten Transistor umfasst. Dies macht den Speicher-Datenwert schwer invertierbar. Außerdem wird, solange kein α-Teilchen durch die mehreren ersten Transistoren hindurchtritt, der Speicher-Datenwert nicht invertiert. Deshalb ist der Speicher-Datenwert schwerer invertierbar verglichen mit dem Fall aus dem Stand der Technik, wo der Speicher-Datenwert durch ein durch einen ersten Transistor hindurch tretendes α- Teilchen invertiert wurde.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen.
  • Von den Figuren zeigen:
  • Fig. 1 einen Übersichts-Schaltplan, der den Gesamtaufbau des SRAM gemäß einer ersten Ausführungsform der Erfindung zeigt;
  • Fig. 2 einen Schaltplan, der einen Aufbau einer in Fig. 1 gezeigten Speicherzelle darstellt;
  • Fig. 3 eine Ansicht zum Beschreiben eines Effektes der ersten Ausführungsform;
  • Fig. 4A bis 4C Ansichten und eine Darstellung zum Beschreiben des Effekts der ersten Ausführungsform;
  • Fig. 5A und 5B Grundrißzeichnungen, die ein Layout einer Speicherzelle eines SRAM gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigen;
  • Fig. 6A und 6B Grundrißzeichnungen, die ein Layout einer Speicherzelle eines SRAM gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigen;
  • Fig. 7A, 7B und 7C Grundrißzeichnungen, die ein Layout einer Speicherzelle eines SRAM gemäß einer 4. Ausführungsform der vorliegenden Erfindung zeigen;
  • Fig. 8 einen Schaltplan, der einen Aufbau einer Speicherzelle eines SRAMs gemäß einer 5. Ausführungsform der vorliegenden Erfindung zeigt;
  • Fig. 9 einen Schaltplan, der einen Aufbau einer Speicherzelle eines SRAM gemäß einer 6. Ausführungsform der vorliegenden Erfindung zeigt;
  • Fig. 10A und 10B Grundrißzeichnungen, die ein Layout einer Speicherzelle eines SRAMs gemäß einer 7. Ausführungsform der vorliegenden Erfindung zeigen;
  • Fig. 11A und 11B Grundrißzeichnungen, die ein Layout einer Speicherzelle eines SRAM gemäß einer 8. Ausführungsform der vorliegenden Erfindung darstellen;
  • Fig. 12A und 12B Grundrißzeichnungen, die ein Layout einer Speicherzelle eines SRAM gemäß einer 9. Ausführungsform der vorliegenden Erfindung darstellen;
  • Fig. 13 einen Schaltplan, der einen Aufbau einer Speicherzelle eines SRAM gemäß einer 10. Ausführungsform der vorliegenden Erfindung zeigt;
  • Fig. 14 einen Schaltplan, der einen Aufbau einer Speicherzelle eines SRAMs gemäß einer 11. Ausführungsform der vorliegenden Erfindung zeigt;
  • Fig. 15A und 15B Grundrißzeichnungen, die ein Layout einer Speicherzelle eines SRAMs gemäß einer 12. Ausführungsform der vorliegenden Erfindung darstellen;
  • Fig. 16A, 16B und 16C Grundrißzeichnungen, die ein Layout einer Speicherzelle eines SRAMs gemäß einer 13. Ausführungsform der vorliegenden Erfindung darstellen;
  • Fig. 17 einen Schaltplan, der einen Aufbau einer Speicherzelle eines 2-Kanal-SRAMs gemäß einer 14. Ausführungsform der vorliegenden Erfindung zeigt;
  • Fig. 18A, 18B und 18C Grundrißzeichnungen, die ein Layout einer Speicherzelle eines 2-Kanal-SRAM gemäß einer 15. Ausführungsform der vorliegenden Erfindung darstellen;
  • Fig. 19 einen Schaltplan, der einen Aufbau einer Speicherzelle eines 2-Kanal-SRAMs gemäß einer 16. Ausführungsform der vorliegenden Erfindung zeigt;
  • Fig. 20 einen Schaltplan, der einen Aufbau einer Speicherzelle eines 3-Kanal-SRAM gemäß einer 17. Ausführungsform der vorliegenden Erfindung zeigt;
  • Fig. 21 einen Schaltplan, der eine Abwandlung der 17. Ausführungsform der vorliegenden Erfindung zeigt;
  • Fig. 22 einen Schaltplan, der einen Aufbau einer Speicherzelle eines Assoziativspeichers gemäß einer 18. Ausführungsform der vorliegenden Erfindung zeigt;
  • Fig. 23 einen Schaltplan, der einen Aufbau einer Speicherzelle eines SRAM gemäß einer 19. Ausführungsform der vorliegenden Erfindung zeigt;
  • Fig. 24 einen Schaltplan, der einen Aufbau eines Flipflop-Schaltkreises gemäß einer 20. Ausführungsform der vorliegenden Erfindung zeigt und
  • Fig. 25 einen Schaltplan, der einen Aufbau eines SRAM aus dem Stand der Technik zeigt.
    • Erste Ausführungsform
  • Fig. 1 ist ein Ubersichtsplan, der einen Aufbau eines SRAM gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt. In Fig. 1 umfasst der SRAM mehrere in einer Matrix angeordnete Speicherzellen (engl. memory cell = MC) 1 (zur Vereinfachung in diesem Fall 4 Speicherzellen in der Zeichnung und der Beschreibung), entsprechend für die jeweiligen Zeilen vorgesehene Wort-Leitungen WL und entsprechend für die jeweiligen Spalten vorgesehene Bit-Leitungspaare BL und /BL.
  • Außerdem schließt ein SRAM mit ein: Bit-Leitungs-Lader 2, die entsprechend für die Bit-Leitungen BL und /BL und für das Aufladen der entsprechenden Bit-Leitungen BL oder /BL auf ein vorgeschriebenes Potential vorgesehen sind; Ausgleicher 3, die entsprechend für die jeweiligen Bit-Leitungspaare BL und /BL vorgesehen sind und jeder zum gegenseitigen ausgleichen von Potentialen auf einem Bit-Leitungspaar BL und /BL vorgesehen sind; und Spaltenauswahl-Gatter 4, die entsprechend für die jeweiligen Bit-Leitungspaare BL und /BL vorgesehen sind und jeder für das Anschließen der entsprechenden Bit-Leitungspaare BL und /BL an die jeweiligen Daten-Eingangs-/Ausgangs-Leitungspaare IO and /IO.
  • Jeder Bit-Leitungs-Lader 2 schließt jeweils einen n-Kanal MOS- Transistor mit ein, der in Diodenschaltung zwischen eine Leitung auf dem Versorgungspotential VDD und ein Ende der entsprechenden Bit-Leitung BL oder /BL geschaltet ist. Jeder Ausgleicher 3 schließt einen p-Kanal MOS-Transistor mit ein, der zwischen das entsprechende Bit-Leitungspaar BL und /BL geschaltet ist und ein Bit-Leitungs-Ausgleichsignal /BLEQ an seinem Gate empfängt. Jedes Spaltenauswahl-Gatter 4 schließt mit ein: einen n-Kanal MOS-Transistor, der zwischen das andere Ende der entsprechenden Bit-Leitung BL und einem Ende der Daten-Eingangs-/Ausgangs-Leitung IO geschaltet ist und einen n-Kanal MOS- Transistor, der zwischen das andere Ende der entsprechenden Bit-Leitung /BL und einem Ende der Daten-Eingangs-/Ausgangs- Leitung /IO geschaltet ist, wobei die Gates der zwei n-Kanal MOS-Transistoren an ein Ende einer Spaltenauswahl-Leitung CSL angeschlossen sind.
  • Außerdem schließt ein SRAM mit ein: einen Zeilen-Decoder 5, eine Steuerschaltung 6, einen Spalten-Decoder 7, eine Schreibschaltung 8 und eine Leseschaltung 9. Der Zeilen-Decoder 5 hebt eine Wort-Leitung WL von mehreren Wort-Leitungen WL auf das Ansteuer-Niveau H gemäß einem extern vorgegebenen Zeilen-Adreß- Signal. Die Steuerschaltung 6 steuert das gesamte SRAM gemäß extern vorgegebenen Steuersignalen. Der Spalten-Decoder 7 hebt eine Spaltenauswahl-Leitung CSL von mehreren Spaltenauswahl- Leitungen auf ein auf das Ansteuer-Niveau H gemäß einem extern vorgegebenen Spalten-Adreß-Signal.
  • Die Schreibschaltung 8 und die Leseschaltung 9 sind beide an die anderen Enden der Daten-Eingangs-/Ausgangs-Leitungspaare IO und /IO angeschlossen. Die Schreibschaltung 8 schreibt ein extern vorgegebenes Datensignal DI in die Speicherzelle 1, die durch den Zeilen-Decoder 5 und den Spalten-Decoder 7 ausgewählt wurde. Die Leseschaltung 9 gibt ein Lese-Datensignal DO von der Speicherzelle 1 aus, die durch den Zeilen-Decoder 5 und den Spalten-Decoder 7 ausgewählt wurde.
  • Im folgenden wird eine Beschreibung des Betriebs des in Fig. 1 dargestellten SRAMs gegeben. Im Schreibbetrieb wird die Wort- Leitung WL einer durch ein Zeilen-Adreß-Signal bestimmten Zeile durch ein die Zeilenschaltung 5 auf Ansteuer-Niveau H gehoben um die Speicherzellen 1 dieser Zeile zu aktivieren. Dann wird die Spaltenauswahl-Leitung CSL einer durch ein Spalten-Adreß- Signal bestimmten Spalte durch den Spalten-Decoder 7 auf das Ansteuer-Niveau H gehoben um zu bewirken, dass ein Spaltenauswahl-Gatter 4 der Zeile leitend wird und damit eine aktivierte Speicherzelle 1 über das Bit-Leitungspaar BL und /BL und das Daten-Eingangs/Ausgangs-Leitungspaar IO und /IO an die Schreibschaltung 8 anzuschließen.
  • Die Schreibschaltung 8 steuert nicht nur eine Daten-Eingangs-/Ausgangs-Leitung der Daten-Eingangs/Ausgangs-Leitungen IO und /IO auf das Niveau H gemäß einem extern vorgegebenen Datensignal DI, sondern steuert auch die andere Eingangs-/Ausgangs- Leitung auf das Niveau L um Daten auf die Speicherzelle 1 zu schreiben. Wenn die Wort-Leitung WL und die Spaltenauswahl- Leitung CSL auf das Niveau L verringert werden, wird die Information in der Speicherzelle 1 gespeichert.
  • Im Lesebetrieb wird die Spaltenauswahl-Leitung CSL einer durch ein Spalten-Adreß-Signal bestimmten Spalte auf das Ansteuer- Niveau H gehoben, um zu bewirken, dass das Spaltenauswahl- Gatter 4 der Spalte leitend wird, und um damit das Bit- Leitungspaar BL und /BL über das Daten-Eingangs-/Ausgangs- Leitungspaar IO und /IO mit der Leseschaltung 9 zu verbinden. Dann wird das Bit-Leitungs-Ausgleichs-Signal /BLEQ auf das Aktivierungs-Niveau L gesteuert, um zu bewirken, dass der Ausgleicher 3 leitend wird, und um damit die Potentiale auf dem Bit-Leitungspaar BL und /BL gegenseitig auszugleichen. Nachdem das Bit-Leitungs-Ausgleichs-Signal /BLEQ auf das Deaktivierungs-Niveau H gesteuert und damit der Ausgleicher 3 nichtleitend geworden ist, wird die Wort-Leitung WL einer dem Zeilen-Adreß-Signal entsprechenden Zeile durch den Zeilen-Decoder 5 auf das Ansteuer-Niveau H gehoben um die Speicherzelle 1 in der Zeile zu aktivieren. Dadurch fließt ein Strom in die Speicherzelle von einer Bit-Leitung der Bit-Leitungen BL und /BL gemäß der in Speicherzelle 1 gespeicherten Daten, um als Antwort das Potential auf einer Daten-Eingangs-/Ausgangs-Leitung der Daten-Eingangs-/Ausgangs-Leitungen IO und /IO zu erniedrigen.
  • Fig. 2 ist ein Schaltplan, der einen Aufbau der Speicherzelle 1 darstellt. In Fig. 2 schließt die Speicherzelle 1 mit ein: p- Kanal MOS-Transistoren 11 und 12, n-Kanal MOS-Transistoren 13 und 13', 14 und 14', 15 und 16, sowie Speicherknoten N1 und N2. Der p-Kanal MOS-Transistor 11 ist zwischen einer Leitung auf dem Versorgungspotential VDD und dem Speicherknoten N1 angeschlossen, und der p-Kanal MOS-Transistor 12 ist zwischen eine Leitung auf dem Versorgungspotential VDD und den Speicherknoten N2 geschaltet und deren Gateanschlüsse sind mit dem jeweiligen Speicherknoten N2 und N1 verbunden. Die n-Kanal MOS- Transistoren 13 und 13' sind in Serie zwischen den Speicherknoten N1 und eine Leitung auf Massepotential GND geschaltet, und deren Gateanschlüsse sind beide mit dem Speicherknoten N2 verbunden. Die n-Kanal MOS-Transistoren 14 und 14' sind in Serie zwischen den Speicherknoten N2 und einer Leitung auf Massepotential GND geschaltet, und deren Gateanschlüsse sind beide mit dem Speicherknoten N1 verbunden. Die MOS-Transistoren 11, 13 und 13' bilden einen Inverter, der ein invertiertes Signal eines am Speicherknoten N2 vorkommenden Signals an den Speicherknoten N1 weitergibt. Die MOS-Transistoren 12, 14 und 14' bilden einen Inverter, der ein invertiertes Signal eines am Speicherknoten N1 vorkommenden Signals an den Speicherknoten N2 weitergibt. Die zwei Inverter sind antiparallel zwischen die Speicherknoten N1 und N2 geschaltet um eine Haltekreis- Schaltung zu bilden. Der n-Kanal MOS Transistor 15 ist zwischen den Speicherknoten N1 und die Bit-Leitung BL geschaltet, und dessen Gate ist mit der Wort-Leitung WL verbunden. Der n-Kanal MOS-Transistor 16 ist zwischen den Speicherknoten N2 und die Bit-Leitung /BL geschaltet, und dessen Gate ist mit der Wort- Leitung WL verbunden.
  • Im folgenden wird die Beschreibung des Betriebs einer Speicherzelle 1 gegeben. Im Schreibbetrieb wird die Wort-Leitung WL auf das Niveau H gesteuert um zu bewirken, dass die n-Kanal MOS- Transistoren 15 und 16 leitend sind, und um damit die Bit- Leitungen BL und /BL mit dem jeweiligen Speicherknoten N1 und N2 zu verbinden. Eine Bit-Leitung (z. B. BL) der Bit-Leitungen BL und /BL wird gemäß dem Schreib-Datensignal DI auf das Niveau H gesteuert und die andere Bit-Leitung (in diesem Fall /BL) wird auf das Niveau L gesteuert. Dadurch werden die MOS- Transistoren 11, 14 und 14' leitend, und die MOS-Transistoren 12, 13, und 13' werden nicht-leitend um die Haltekreis- Speicherknoten N1 und N2 auf H- bzw. L-Niveau zu halten. Wenn die Wort-Leitung WL auf das Niveau L gesteuert wird, dann werden die n-Kanal MOS-Transistoren 15 und 16 nicht-leitend um so das Schreiben des Daten-Signals zu beenden.
  • Im Lesebetrieb wird die Wort-Leitung WL auf das Niveau H gesteuert um zu bewirken, dass die n-Kanal MOS-Transistoren 15 und 16 leitend werden und um damit die Bit-Leitungen BL und /BL mit dem jeweiligen Speicherknoten N1 und N2 zu verbinden. Dadurch fließt ein Strom von einer Bit-Leitung (in diesem Fall BL), die mit dem auf dem Niveau L gehaltenen Knoten (z. B. N1) der Speicherknoten N1 und N2 verbunden ist, über die n-Kanal MOS-Transistoren 15, 13 und 13' auf die Leitung auf Massepotential GND, um die Bit-Leitung BL auf das Niveau L zu verringern. Dann werden die Potentiale auf den Bit-Leitungen BL und /BL miteinander verglichen, um das Datensignal DO, das einem Ergebnis des Vergleichs entspricht, auszugeben.
  • Bei dem ersten Ausführungsbeispiel sind zwei n-Kanal MOS- Transistoren 13 und 13' in Serie zwischen den Speicherknoten N1 und die Leitung auf Massepotential GND geschaltet und zwei n- Kanal MOS-Transistoren 14 und 14' sind in Serie zwischen den Speicherknoten N2 und der Leitung auf Massepotential GND angeschlossen. Daher kann es verhindert werden, dass die logischen Niveaus der Speicherknoten N1 und N2 von durch α-Teilchen- Strahlung generierten Elektronen invertiert werden, da die Kapazitäten der Speicherknoten N1 und N2 verglichen mit der Verfahrensweise gemäß dem Stand der Technik größer sein können.
  • Außerdem wird im einem Fall, in dem die Speicherzelle 1 auf einem SOI-Substrat ausgebildet ist, sofern nicht ein α-Teilchen durch den Substratbereich von zwei n-Kanal MOS-Transistoren (z. B. 13 und 13') in einem nicht-leitenden Zustand durchtritt, der Speicher-Datenwert nicht invertiert. Daher kann der Speicher-Datenwert schwerer zu invertieren sein verglichen mit einem praktischen Fall, bei dem der Speicher-Datenwert invertiert wurde, wenn ein α-Teilchen durch einen n-Kanal MOS-Transistor (z. B. 83) durchgetreten ist. Damit wird eine Verbesserung der Widerstandsfähigkeit gegen "soft error" ermöglicht.
  • Hier wird nun eine detaillierte Beschreibung eines Grundes dafür gegeben, warum die Widerstandsfähigkeit gegen "soft error" dadurch verbessert wird, dass zwei n-Kanal MOS-Transistoren in Serie zwischen einen Speicherknoten und eine Leitung auf Massepotential GND geschaltet werden. Fig. 3 ist eine Schnittansicht, die den auf einem Silizium-Volumensubstrat ausgebildeten n-Kanal MOS-Transistor 13 zeigt. In Fig. 3 hat der n-Kanal MOS- Transistor 13 einen Aufbau, in dem eine Gate-Elektrode 13g auf der Oberfläche einer p-dotierten Wanne PW mit einer dazwischen eingebrachten Gate-Isolierschicht 13i ausgebildet ist, und n+- dotierte Diffusionsschichten sind auf beiden Seiten der Gate- Elektrode 13g ausgebildet. Die n+-dotierte Diffusionsschicht auf einer Seite der Gate-Elektrode 13g dient als Drainzone 13d, während der n+-dotierte Diffusionsbereich auf der anderen Seite der Gate-Elektrode 13g als Sourcezone 13s dient.
  • Ein α-Teilchen ist identisch mit dem Kern eines Helium Atoms (He++) - einem positiv geladenen zweiwertigen Teilchen, das während dem radioaktiven Zerfall eines Uran-238-Kerns und eines Thorium-232-Kerns, welche in Spuren in der Natur vorhanden sind, emittiert wird. Da solches Uran und Thorium in einem Gehäuse für einen Chip, in Aluminium-Verdrahtungen, in einer Silizid-Elektrode, in einem Draht-Lotkontakthügel und anderem enthalten ist, werden α-Teilchen davon emittiert. Wenn die α- Teilchen-Strahlung die Drainzone 13d des n-Kanal MOS- Transistors 13 trifft, werden viele Elektronen-Loch-Paare in der p-dotierten Wanne PW unterhalb der Drainzone 13d generiert und viele Elektronen davon fließen in die Drainzone 13d. Deshalb wird, wenn die Kapazität des Speicherknotens N1 klein ist, ein logisches Niveau des Speicherknotens N1 durch in die Drainzone 13d fließende Elektronen vom Niveau H auf das Niveau L invertiert. Es kann jedoch bei dem ersten Ausführungsbeispiel verhindert werden, dass ein logisches Niveau des Speicherknotens N1 invertiert wird, da zwei n-Kanal MOS-Transistoren 14 und 14' miteinander in Serie geschalten sind um die Kapazität des Speicherknotens N1 zu erhöhen.
  • Fig. 4A bis 4C sind Ansichten, die Zustände zeigen, bei denen der n-Kanal MOS-Transistor 13, der auf einem SOI-Substrat ausgebildet ist, mit α-Teilchen-Strahlung bestrahlt wird. Das SOI- Substrat in Fig. 4A bis 4C hat eine Struktur, in der eine vergrabene Oxidschicht 18 auf der Oberfläche eines p-dotierten Silizium-Substrates 17 ausgebildet ist und eine p-dotierte Silizium Schicht 19 auf der vergrabenen Oxidschicht 18 ausgebildet ist. Der n-Kanal MOS-Transistor 13 hat eine Struktur, bei der die Gate-Elektrode 13g mit einer dazwischen eingebrachten Gate- Isolierschicht 13i auf einer Oberfläche der p-dotierten Silizium Schicht 19 ausgebildet ist, und bei der n+-dotierte Diffusionsschichten auf beiden Seiten der Gate-Elektrode 13g ausgebildet sind. Die n+-dotierte Diffusionsschicht auf einer Seite der Gate-Elektrode 13g dient als Drainzone 13d, während die n+- dotierte Diffusionsschicht auf der anderen Seite der Gate- Elektrode 13g als Sourcezone 13s dient. Die p-dotierte Schicht 19 unterhalb der Gate-Elektrode 13g wird Substratbereich 13b genannt.
  • In dem Fall, wo der n-Kanal MOS-Transistor 13 auf einem Silizium-Volumensubstrat ausgebildet ist, ist die Bestrahlung der Drainzone 13d mit α-Teilchen-Strahlung, wie oben beschrieben, problematisch, wohingegen in dem Fall, wo der n-Kanal MOS- Transistor auf einem SOI-Substrat ausgebildet ist, die Bestrahlung der Drainzone 13d mit α-Teilchen-Strahlung unproblematisch ist, da der Abschnitt unterhalb der Drainzone 13d durch die das p-dotierte Substrat bedeckende vergrabene Oxidschicht 18 abgeschirmt ist. Wenn α-Teilchen-Strahlung den Substratbereich 13b trifft, tritt in dem Fall, bei dem der n-Kanal MOS-Transistor 13 auf einem SOI-Substrat ausgebildet ist, ein Problem auf.
  • Fig. 4A zeigt einen Fall, wo α-Teilchen-Strahlung den Substratbereich 13b des zuvor beschriebenen n-Kanal MOS-Transistors 13 trifft. Wie in Fig. 4A gezeigt werden viele Elektronen-Loch- Paare entlang eines Pfads eines α-Teilchens generiert. Im p- dotierten Silizium-Substrat 17 generierte Elektronen-Loch-Paare haben keine Chance in der darüber liegenden p-dotierten Silizium Schicht 19 gesammelt zu werden, da das p-dotierte Silizium- Substrat 17 und die p-dotierte Silizium-Schicht 19 durch die vergrabene Oxidschicht 18 voneinander getrennt sind. Von den Elektronen-Loch-Paaren, die in dem Substratbereich 13b generiert werden, werden die Elektronen umgehend in der Drainzone 13d durch eine an der Drainzone angelegte Spannung gesammelt. Auf der anderen Seite werden die Löcher, wie in Fig. 4B dargestellt, in einem unteren Teil des Substratbereichs 13b angehäuft. Wie in Fig. 14C dargestellt wird die Potentialschwelle zwischen dem Substratbereich und der Sourcezone gesenkt, da das Potential des Substratbereichs durch die angehäuften Löcher angehoben wird, um dadurch die Elektronen zu veranlassen von der Sourcezone in die Drainzone zu fließen. Dieses Phänomen, das dem SOI-Bauelement eigen ist, wird parasitärer bipolarer Effekt genannt.
  • Daher wird, wenn der Substratbereich 13b mit α-Teilchen- Strahlung bestrahlt wird, der n-Kanal MOS-Transistor 13leitend. Da jedoch die Wahrscheinlichkeit, dass ein α-Teilchen durch den Substratbereich 13b und 13'b der n-Kanal MOS- Transistoren 13 und 13' durchtritt, sehr gering ist, ist die Widerstandsfähigkeit der Speicherzelle 1 gemäß Fig. 2 stark verbessert verglichen mit dem Stand der Technik.
    • Zweite Ausführungsform
  • Fig. 5A und 5B zeigen ein Layout einer Speicherzelle eines SRAMs gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Die Speicherzelle hat den gleichen Aufbau wie die Speicherzelle 1 gemäß Fig. 2, einschließlich den p-Kanal MOS- Transistoren 11 und 12, sowie den n-Kanal MOS-Transistoren 13, 13', 14, 14', 15 und 16. Die Speicherzelle ist auf einem SOI- Substrat ausgebildet.
  • Zuerst wird, wie in Fig. 5A dargestellt, eine n-dotierte aktive Schicht NA auf einem Teil eines p-dotierten Bereichs des SOI-Substrats gebildet. Als nächstes werden dort Gate- Elektroden GE1 bis GE3, die sich in X-Richtung der Zeichnung auf einer Oberfläche der p-dotierten Silizium-Schicht erstrecken, Gate-Elektroden GE4 und GE5, die sich in Y-Richtung der Zeichnung von der Oberfläche der p-dotierten Silizium-Schicht auf die Oberfläche der n-dotierten aktiven Schicht NA erstrecken, eine lokale Verdrahtung LL1, die sich in X-Richtung der Zeichnung auf der Oberfläche der p-dotierten Silizium-Schicht erstreckt, und eine lokale Verdrahtung LL2, die sich in X- Richtung der Zeichnung auf der Oberfläche der n-dotierten aktiven Schicht NA erstreckt, gebildet.
  • Die Gate-Elektrode GE1 bildet eine Wort-Leitung WL. Die Gate- Elektroden GE2 und GE3 sind auf einer geraden Linie parallel zur Gate-Elektrode GE1 in einem Bereich zwischen der Gate- Elektrode GE1 und der n-dotierten aktiven Schicht NA angeordnet. Die Gate-Elektrode GE4 ist mit einem Endteil der Gate- Elektrode GE2 in einem rechten Winkel dazu verbunden. Die Gate- Elektrode GE5 ist mit einem Endteil der Gate-Elektrode GE3 in einem rechten Winkel dazu verbunden. Die anderen Enden der Gate-Elektroden sind sich gegenüber stehend angeordnet. Ein Endteil der lokalen Verdrahtung LL1 ist mit dem Mittelabschnitt der Gate-Elektrode GE4 verbunden und der andere Endteil davon erstreckt sich nahe an Gate-Elektrode GE5. Ein Endteil der lokalen Verdrahtung LL2 ist mit dem Mittelteil der Gate-Elektrode GE5 verbunden und das andere Ende davon erstreckt sich nahe an Gate-Elektrode GE4.
  • Dann wird auf die p-dotierte Silizium-Schicht nicht nur eine L- förmigen-dotierte aktive Schicht NA1 so gebildet, dass sie die Gate-Elektrode GE1, GE2 und GE4 überquert, sondern es wird auch eine L-förmigen-dotierte aktive Schicht NA2 so gebildet, dass sie die Gate-Elektroden GE1, GE3 und GE5 überquert. Außerdem wird auf der n-dotierten aktiven Schicht NA nicht nur eine p- dotierte aktive Schicht PA1 so gebildet, dass sie die Gate- Elektrode GE4 überquert, sondern es wird auch eine p-dotierte aktive Schicht PA2 so ausgebildet, dass sie die Gate-Elektrode GE5 überquert.
  • Die n-dotierte aktive Schicht NA1 und die Gate-Elektrode GE1, sowie die n-dotierte aktive Schicht NA2 und die Gate-Elektrode GE1 bilden jeweiligen-Kanal MOS-Transistoren 15 und 16. Die n- dotierte aktive Schicht NA1 und die Gate-Elektrode GE2, sowie die n-dotierte aktive Schicht NA2 und die Gate-Elektrode GE3 bilden jeweiligen-Kanal MOS-Transistoren 13 und 14. Die n- dotierte aktive Schicht NA1 und die Gate-Elektrode GE4, sowie die n-dotierte aktive Schicht NA2 und die Gate-Elektrode GE5 bilden jeweiligen-Kanal MOS-Transistoren 13' und 14'. Die p- dotierte aktive Schicht PA1 und die Gate-Elektrode GE4, sowie die p-dotierte aktive Schicht PA2 und die Gate-Elektrode GE5 bilden jeweilige p-Kanal MOS-Transistoren 11 und 12.
  • Dann werden, wie in Fig. 5B gezeigt, metallische Verdrahtungen (bzw. Verbindungen) ML1a bis ML1g in einer ersten metallischen Verdrahtungslage (bzw. Metall-Verbindungslage) gebildet, und außerdem werden metallische Verdrahtungen ML2a bis ML2d, die sich in Y-Richtung der Zeichnung erstrecken, in einer zweiten metallische Verdrahtungslage gebildet. Metallische Verdrahtungen ML1a und ML1b bilden Teile des jeweiligen Speicherknotens N1 und N2. Jede der metallischen Verdrahtungen ML1c bis ML1f wird als eine Anschluß-Elektrode verwendet. Das Versorgungspotential VDD wird an die metallische Verdrahtung ML1a angelegt. Metallische Verdrahtungen ML2a und ML2b bilden die jeweiligen Bit-Leitungen BL und /BL. Das Massepotential GND wird an die metallische Verdrahtung ML2c und ML2d angelegt.
  • Ein Endteil der n-dotierten aktiven Schicht NA1 (die Drainzone des n-Kanal MOS-Transistors 15) ist mit der metallischen Verdrahtung ML2a (Bit-Leitung BL) durch ein Kontaktfenster CH1, die metallische Verdrahtung ML1c und ein Kontaktloch VH1 verbunden. Ein Endteil der n-dotierten aktiven Schicht NA2 (die Drainzone des n-Kanal MOS-Transistors 16) ist mit der metallischen Verdrahtung ML2b (Bit-Leitung /BL) durch ein Kontaktfenster CH2, die metallische Verdrahtung ML1d und ein Loch VH2 angeschlossen.
  • Ein Bereich (die Drainzone des n-Kanal MOS-Transistors 13 und die Sourcezone des n-Kanal MOS-Transistors 15) zwischen den Gate-Elektroden GE1 und GE2 auf der n-dotierten aktiven Schicht NA1 ist durch das Kontaktfenster CH3 mit der metallischen Verdrahtung ML1a (Speicherknoten N1) verbunden, der andere Endabschnitt der lokalen Verdrahtung LL2 ist durch ein Kontaktfenster CH7 mit der metallischen Verdrahtung ML1a (Speicherknoten N1) verbunden und ein Endabschnitt der p-dotierten aktiven Schicht PA1 (die Drainzone des p-Kanal MOS-Transistors 11) ist durch das Kontaktfenster CH10 mit der metallischen Verdrahtung ML1a (Speicherknoten N1) verbunden.
  • Ein Bereich (die Drainzone des n-Kanal MOS-Transistors 14 und Sourcezone des n-Kanal MOS-Transistors 16) zwischen den Gate- Elektroden GE1 und GE3 auf der n-dotierten aktiven Schicht NA2 ist durch ein Kontaktfenster CH4 mit der metallischen Verdrahtung ML1b (Speicherknoten N2) verbunden, der andere Endabschnitt der lokalen Verdrahtung LL1 ist mit der metallischen Verdrahtung ML1b (Speicherknoten N2) durch ein Kontaktfenster CH8 verbunden und ein Endabschnitt der p-dotierten aktiven Schicht PA2 (die Drainzone des p-Kanal MOS-Transistors 12) ist durch das Kontaktfenster CH11 mit der metallischen Verdrahtung ML1b (Speicherknoten N2) verbunden.
  • Der andere Endabschnitt der n-dotierten aktiven Schicht NA1 ist ist durch das Kontaktfenster CH5, die metallische Verdrahtung ML1e und durch das Kontaktloch VH3 mit der metallischen Verdrahtung ML2c (einer Leitung auf Massepotential GND) verbunden. Der andere Endabschnitt der n-dotierten aktiven Schicht NA2 ist durch ein Kontaktfenster CH6, einer metallischen Verdrahtung ML1f und durch ein Kontaktloch VH4 mit der metallischen Verdrahtung ML2d (einer Leitung auf Massepotential) verbunden. Der andere Endabschnitt der p-dotierten aktiven Schicht PA1 ist durch ein Kontaktfenster CH9 mit einer metallischen Verdrahtung ML1g (einer Leitung auf dem Versorgungspotential VDD) verbunden, und der andere Endabschnitt der p-dotierten aktiven Schicht PA2 ist durch ein Kontaktfenster CH12 mit der metallischen Verdrahtung ML1g (einer Leitung auf dem Versorgungspotential VDD). Auf solch eine Art und Weise wird die Speicherzelle aufgebaut.
  • Bei dem zweiten Ausführungsbeispiel, werden nicht nur Gate- Elektroden GE2 und GE4 der n-Kanal MOS-Transistoren 13 und 13' so angeordnet, dass sie sich gegenseitig in einem rechten Winkel schneiden, sondern auch Gate-Elektroden GE3 und GE5 der n- Kanal MOS-Transistoren 14 und 14' werden so angeordnet, dass sie sich gegenseitig in einem rechten Winkel schneiden. Um festgehaltene Daten in den Speicherknoten N1 und N2 zu invertieren, ist es nötig, dass ein α-Teilchen durch den Substratbereich der n-Kanal MOS-Transistoren 13 und 13' oder durch den Substratbereich der n-Kanal MOS-Transistoren 14 und 14' durchtritt. Während es, um eine solche mit einem α-Teilchen zusammenhängende Situation zu erzeugen, notwendig ist, dass ein α- Teilchen in eine Richtung in einem Winkel von 45° zur X- Richtung in einer Ebene fliegt, die den Substratbereich der n- Kanal MOS-Transistoren einschließt um den Substratbereich des n-Kanal MOS-Transistors 13, 13', 14 oder 14' zu treffen, ist die Wahrscheinlichkeit einer solchen Kollision eines α- Teilchens sehr viel geringer verglichen mit der Wahrscheinlichkeit, dass ein α-Teilchen in irgendeine Richtung fliegt um einen n-Kanal MOS-Transistor 83 oder 84 zu treffen. Daher kann es verhindert werden, dass in den Speicherknoten N1 und N2 festgehaltene Daten invertiert werden, womit eine Verbesserung der Widerstandsfähigkeit gegen "soft error" ermöglicht werden kann. Es sei bemerkt, dass die Wahrscheinlichkeit, dass zwei oder mehr α-Teilchen die n-Kanal MOS-Transistoren 13 und 13' oder 14 und 14' gleichzeitig treffen, so gering ist, dass sie nicht berücksichtigt werden muß. Zudem kann die Verringerung von Herstellungskosten erreicht werden, da die Speicherzelle mit zwei metallischen Verdrahtungslagen gebildet werden kann.
    • Dritte Ausführungsform
  • Fig. 6A und 6B zeigen das Layout einer Speicherzelle eines SRAMs gemäß eines dritten Ausführungsbeispiels der vorliegenden Erfindung. Die Speicherzelle hat einschließlich der p-Kanal MOS-Transistoren 11 und 12, sowie den n-Kanal MOS-Transistoren 13, 13', 14, 14', 15 und 16 den gleichen Aufbau wie die Speicherzelle 1 gemäß Fig. 2. Die Speicherzelle ist auf einem SOI- Substrat ausgebildet.
  • Zuerst wird, wie in Fig. 6A gezeigt, eine n-dotierte aktive Schicht NA auf dem Abschnitt einer p-dotierten Silizium-Schicht des SOI-Substrats gebildet. Dort werden dann die Gate-Elektrode GE1, die sich in X-Richtung der Zeichnung auf der Oberfläche der p-dotierten Silizium-Schicht erstreckt, sowie die Gate- Elektroden GE2 und GE3, die sich in Y-Richtung der Zeichnung von der Oberfläche der p-dotierten Silizium-Schicht hinüber zur n-dotierten aktiven Schicht NA erstrecken, gebildet. Die Gate- Elektrode GE1 stellt eine Wort-Leitung dar. Die einen Endabschnitte der Gate-Elektroden GE2 und GE3 sind einer Seite der Gate-Elektrode GE1 gegenüberliegend angeordnet.
  • Dann wird auf die p-dotierte Silizium-Schicht nicht nur die n- dotierte aktive Schicht NA1 von dem einen Endabschnitt der Gate-Elektrode GE2 hinüber zur anderen Seite der Gate-Elektrode GE1 gebildet, sondern auch die n-dotierte aktive Schicht NA2 wird von dem Endabschnitt der Gate-Elektrode GE3 hinüber zur anderen Seite der Gate-Elektrode GE1 gebildet. Außerdem wird auf der p-dotierten Silizium-Schicht eine S-förmigen-dotierte aktive Schicht NA3 so gebildet, dass sie die Gate-Elektroden GE3 und GE2 von einer Seite der Gate-Elektrode GE3 überquert, dann die Gate-Elektroden GE2 und GE3 überquert und außerdem die Gate-Elektroden GE3 und GE2 überquert. Zudem werden zwei p- dotierte aktive Schichten PA1 und PA3 auf der n-dotierten aktiven Schicht NA so gebildet, dass sie die Gate-Elektroden GE2 und GE3 überqueren.
  • Die n-dotierte aktive Schicht NA1 und die Gate-Elektrode GE1, sowie die n-dotierte aktive Schicht NA2 und die Gate-Elektrode GE1 bilden jeweiligen-Kanal MOS-Transistoren 15 und 16. Die n- dotierte aktive Schicht NA3 und die Gate-Elektrode GE2 bilden die n-Kanal MOS-Transistoren 14 und 14'. Die n-dotierte aktive Schicht NA3 und die Gate-Elektrode GE3 bilden die n-Kanal MOS- Transistoren 13 und 13'. Die p-dotierte aktive Schicht PA1 und die Gate-Elektrode GE2 bilden den p-Kanal MOS-Transistor 12.
  • Die p-dotierte aktive Schicht PA2 und die Gate-Elektrode GE3 bilden den p-Kanal MOS-Transistor 11.
  • Dann werden, wie in Fig. 6B gezeigt, metallische Verdrahtungen ML1a bis ML1e in einer ersten metallische Verdrahtungslage gebildet und zudem werden metallische Verdrahtungen ML2a bis ML2d, die sich in Y-Richtung der Zeichnung erstrecken, in einer zweite metallischen Verdrahtungslage gebildet. Das Massepotential GND wird an die metallische Verdrahtung ML1a angelegt. Jede der metallischen Verdrahtungen ML1b bis ML1e wird als Anschlusselektrode verwendet. Metallische Verdrahtungen ML2a und ML2b stellen die jeweiligen Bit-Leitungen BL und /BL dar. Das Versorgungspotential VDD wird an die metallischen Verdrahtungen ML2c und ML2d angelegt.
  • Ein Endabschnitt der n-dotierten aktiven Schicht NA1 (die Drainzone des n-Kanal MOS-Transistors 15) ist durch das Kontaktfenster CH1, die metallische Verdrahtung ML1b und das Kontaktloch VH1 mit der metallischen Verdrahtung ML2a (Bit-Leitung BL) verbunden. Ein Endabschnitt der n-dotierten aktiven Schicht NA2 (die Drainzone des n-Kanal MOS-Transistors 16) ist durch das Kontaktfenster CH2, die metallische Verdrahtung ML1c und das Kontaktloch VH2 mit der metallischen Verdrahtung ML2b (Bit- Leitung /BL) verbunden. Der Mittelabschnitt der n-dotierten aktiven Schicht NA3 (die Sourcezonen der n-Kanal MOS-Transistoren 13' und 14') ist durch das Kontaktfenster CH6 mit der metallischen Verdrahtung ML1a (einer Leitung auf Massepotential GND) verbunden.
  • Ein Endabschnitt der p-dotierten aktiven Schicht PA1 (die Sourcezone des p-Kanal MOS-Transistors 12) ist durch das Kontaktfenster CH8, die metallische Verdrahtung ML1d und das Kontaktloch VH3 mit der metallischen Verdrahtung ML2c (einer Leitung auf dem Versorgungspotential VDD) verbunden. Ein Endabschnitt der p-dotierten aktiven Schicht PA2 (die Sourcezone des p-Kanal MOS-Transistors 11) ist durch das Kontaktfenster CH11, die metallische Verdrahtung ML1e und das Kontaktloch VH4 mit der metallischen Verdrahtung ML2d (einer Leitung auf dem Versorgungspotential VDD) verbunden.
  • Der andere Endabschnitt der n-dotierten aktiven Schicht NA1 (die Sourcezone des n-Kanal MOS-Transistors 15) und ein Endabschnitt der Gate-Elektrode GE2 sind über eine Kontaktierungs- Propfen-Lage im Kontaktfenster CH3 miteinander verbunden. Der andere Endabschnitt der n-dotierten aktiven Schicht NA2 (die Sourcezone des n-Kanal MOS-Transistors 16) und ein Endabschnitt der Gate-Elektrode GE3 sind über eine Kontaktierungs-Propfen- Lage im Kontaktfenster CH4 miteinander verbunden. Der eine Endabschnitt der n-dotierten aktiven Schicht NA3 (die Drainzone des n-Kanal MOS-Transistors 14) und die Gate-Elektrode GE3 sind über eine Kontaktierungs-Propfen-Lage im Kontaktfenster CH5 miteinander verbunden. Der andere Endabschnitt der n-dotierten aktiven Schicht NA3 (die Drainzone des n-Kanal MOS-Transistors 13) und die Gate-Elektrode GE2 sind über eine Konktaktierungs- Propfen-Lage im Kontaktfenster CH7 miteinander verbunden. Der andere Endabschnitt der p-dotierten aktiven Schicht PA1 (die Drainzone des p-Kanal MOS-Transistors 12) und ein Ende der Gate-Elektrode GE3 sind über eine Kontaktierungs-Propfen-Lage im Kontaktfenster CH9 miteinander verbunden. Der andere Endabschnitt der p-dotierten aktiven Schicht PA2 (die Drainzone des p-Kanal MOS-Transistors 11) und ein Ende der Gate-Elektrode GE2 sind über eine Kontaktierungs-Propfen-Lage im Kontaktfenster CH10 miteinander verbunden.
  • Bei dem dritten Ausführungsbeispiel ist nicht nur die Gate- Elektrode GE3 der n-Kanal MOS-Transistoren 13 und 13', sondern auch die Gate-Elektrode GE2 der n-Kanal MOS-Transistoren 14 und 14' auf einer geraden Linie angeordnet. Daher ist, während es um die in den Speicherknoten N1 und N2 gespeicherten Daten zu invertieren, nötig ist, dass ein α-Teilchen in Y-Richtung in einer die Substratbereiche der n-Kanal MOS-Transistoren 13, 13', 14 und 14' einschließenden horizontalen Ebene fliegt und zusätzlich die Substratbereiche der n-Kanal MOS-Transistoren 13, 13', 14 und 14' trifft, die Wahrscheinlichkeit einer solchen Kollision niedriger, als in einem Fall des zweiten Ausführungsbeispiels, wo ein α-Teilchen die Substratbereiche der n- Kanal MOS-Transistoren 13 und 13' oder 14 und 14' trifft, da die Breite der Gate-Elektroden GE2 und GE3 geringer ist als die Breite der n-dotierten aktiven Schicht NA3. Daher kann es verhindert werden, dass die in den Speicherknoten N1 und N2 festgehaltenen Daten invertiert werden, wodurch es ermöglicht wird die Widerstandsfähigkeit gegen "soft error" zu verbessern. Außerdem kann eine Senkung der Herstellungskosten realisiert werden, da die Speicherknoten mit zwei metallischen Verdrahtungslagen gebildet werden können.
    • 4. Ausführungsform
  • Fig. 7A, 7B und 7C sind Grundrißzeichnungen, die das Layout einer Speicherzelle eines SRAMs gemäß eines vierten Ausführungsbeispiels der vorliegenden Erfindung darstellen. Die Speicherzelle hat einschließlich der p-Kanal MOS-Transistoren 11 und 12, sowie den n-Kanal MOS-Transistoren 13, 13', 14, 14', 15 und 16 den gleichen Aufbau wie die Speicherzelle 1 gemäß Fig. 2. Die Speicherzelle ist auf einem SOI-Substrat ausgebildet.
  • Zuerst wird, wie in Fig. 7A gezeigt die n-dotierte aktive Schicht NA auf einem Teil einer p-dotierten Silizium-Schicht des SOI-Substrates gebildet. Dann werden dort drei Gate- Elektroden GE1 bis GE3, die sich in X-Richtung der Zeichnung auf der Oberfläche der p-dotierten Silizium-Schicht auf einer Seite der n-dotierten aktiven Schicht NA erstrecken, zwei Gate- Elektroden GE4 und GE5, die sich in X-Richtung der Zeichnung auf der Oberfläche der n-dotierten aktiven Schicht NA erstrecken, Gate-Elektroden GE6 bis GE8, die sich in X-Richtung der Zeichnung auf der Oberfläche der p-dotierten aktiven Schicht auf der anderen Seite der n-dotierten aktiven Schicht NA erstrecken, eine lokale Verdrahtung LL1, die sich in Y-Richtung der Zeichnung entlang des Grenzabschnitts zwischen der n- dotierten aktiven Schicht NA und der p-dotierten Silizium- Schicht auf einer Seite davon erstreckt, und die lokale Verdrahtung LL2, die sich in Y-Richtung der Zeichnung entlang des Grenzabschnitts zwischen der n-dotierten aktiven Schicht NA und der p-dotierten Silizium-Schicht auf der anderen Seite davon erstreckt, gebildet.
  • Jeder Satz von Gate-Elektroden GE1, GE2 und GE3, GE4 und GE5, sowie GE6, GE7 und GE8 ist so angeordnet, dass die Elektroden zueinander parallel sind. Jeder Satz von Gate-Elektroden GE1, GE4 und GE6, GE2 und GE7, sowie GE3, GE5 und GE8 ist so angeordnet, dass die Elektroden auf einer geraden Linie ausgerichtet sind. Die Gate-Elektroden GE1, GE2 und GE4, sowie die lokale Verdrahtung LL1 sind gegenseitig miteinander dazwischen verbunden. Die Gate-Elektroden GE5, GE7 und GE8, sowie die lokale Verdrahtung LL2 sind gegenseitig miteinander dazwischen verbunden.
  • Dann wird nicht nur die n-dotierte aktive Schicht NA1 auf der p-dotierten Silizium-Schicht so gebildet, dass sie die Gate- Elektroden GE1 bis GE3 überquert, sondern auch die n-dotierte aktive Schicht NA2 wird so gebildet, dass sie die Gate- Elektroden GE6 bis GE8 überquert. Außerdem werden auf die n- dotierte aktive Schicht NA die p-dotierten aktiven Schichten PA1 und PA2 so gebildet, dass sie die Gate-Elektroden GE4 und GE5 überqueren.
  • Die n-dotierte aktive Schicht NA1 und die Gate-Elektrode GE1 bilden den n-Kanal MOS-Transistor 13', die n-dotierte aktive Schicht NA1 und die Gate-Elektrode GE2 bilden den n-Kanal MOS- Transistor 13 und die n-dotierte aktive Schicht NA1 und die Gate-Elektrode GE3 bilden den n-Kanal MOS-Transistor 15. Die n- dotierte aktive Schicht NA2 und die Gate-Elektrode GE6 bilden den n-Kanal MOS-Transistor 16, die n-dotierte aktive Schicht NA2 und die Gate-Elektrode GE7 bilden den n-Kanal MOS- Transistor 14 und die n-dotierte aktive Schicht NA2 und die Gate-Elektrode GE8 bilden den n-Kanal MOS-Transistor 14'. Die p- dotierte aktive Schicht PA1 und die Gate-Elektrode GE4 bilden den p-Kanal MOS-Transistor 11. Die p-dotierte aktive Schicht PA2 und die Gate-Elektrode GE5 bilden den p-Kanal MOS- Transistor 12.
  • Dann werden, wie in Fig. 7B und 7C gezeigt, die metallischen Verdrahtungen ML1a bis ML1j gebildet, wobei eine erste metallische Verdrahtungslage verwendet wird, wonach die metallischen Verdrahtungen ML2a bis ML2g gebildet werden, wobei eine zweite metallische Verdrahtungslage verwendet wird. Außerdem wird eine metallische Verdrahtung ML3 gebildet, wobei eine dritte metallische Verdrahtungslage verwendet wird. Die metallischen Verdrahtungen ML1a und ML1b bilden Teile der jeweiligen Speicherknoten N1 und N2. Jede der metallischen Verdrahtungen ML1c bis ML1j wird als Anschlusselektrode verwendet. Das Versorgungspotential VDD wird an die metallische Verdrahtung ML2a und das Massepotential GND wird an die metallischen Verdrahtungen ML2d und ML2e angelegt. Die metallischen Verdrahtungen ML2b und ML2c bilden jeweilige Bit-Leitungen BL und /BL. Die metallische Verdrahtung ML3 bildet die Wort-Leitung WL.
  • Ein Endabschnitt der n-dotierten aktiven Schicht NA1 (die Sourcezone des n-Kanal MOS-Transistors 13') ist durch das Kontaktfenster CH1, die metallische Verdrahtung ML1c und das Kontaktloch VH1 mit der metallischen Verdrahtung ML2d (einer Leitung auf Massepotential GND) verbunden. Ein Endabschnitt der n- dotierten aktiven Schicht NA2 (die Sourcezone des n-Kanal MOS- Transistors 14')ist durch das Kontaktfenster CH14, die metallische Verdrahtung ML1j und das Kontaktloch VH8 mit der metallischen Verdrahtung ML2e (einer Leitung auf Massepotential) verbunden.
  • Ein Bereich (die Drainzone des n-Kanal MOS-Transistors 13 und die Sourcezone des n-Kanal MOS-Transistors 15) zwischen den Gate-Elektroden GE6 und GE7 der n-dotierten aktiven Schicht NA1 ist durch ein Kontaktfenster CH2 mit der metallischen Verdrahtung ML1a verbunden, ein Endabschnitt der p-dotierten aktiven Schicht PA1 ist durch das Kontaktfenster CH7 mit der metallischen Verdrahtung ML1a verbunden und die lokale Verdrahtung LL2 ist durch das Kontaktfenster CH10 mit der metallischen Verdrahtung ML1a verbunden. Ein Bereich (die Drainzone des n-Kanal MOS-Transistors 14 und die Sourcezone des n-Kanal MOS- Transistors 16) zwischen den Gate-Elektroden GE6 und GE7 der n- dotierten aktiven Schicht NA2 ist durch das Kontaktfenster CH13 mit der metallischen Verdrahtung ML1b verbunden, ein Endabschnitt der p-dotierten aktiven Schicht PA2 ist durch das Kontaktfenster CH8 mit der metallischen Verdrahtung ML1b verbunden und die lokale Verdrahtung LL1 ist durch das Kontaktfenster CH5 mit der metallischen Verdrahtung ML1b verbunden.
  • Die Gate-Elektrode GE3 ist mit der metallischen Verdrahtung ML3 (Wort-Leitung WL) durch das Kontaktfenster CH3, die metallische Verdrahtung ML1f, das Kontaktloch VH4, die metallische Verdrahtung ML2f und durch das Kontaktloch VH9 verbunden. Die Gate- Elektrode GE6 ist mit der metallischen Verdrahtung ML3 (Wort- Leitung WL) durch das Kontaktfenster CH12, die metallische Verdrahtung ML1g, das Kontaktloch VH5, die metallische Verdrahtung ML2g und durch das Kontaktloch VH10 verbunden.
  • Der andere Endabschnitt der n-dotierten aktiven Schicht NA1 ist durch das Kontaktfenster CH4, die metallische Verdrahtung ML1h und das Kontaktloch VH6 mit der metallischen Verdrahtung ML2b (Bit-Leitung BL) verbunden. Der andere Endabschnitt der n- dotierten aktiven Schicht NA2 ist durch das Kontaktfenster CH11, die metallische Verdrahtung ML1e und das Kontaktloch VH3 mit der metallischen Verdrahtung ML2c (Bit-Leitung /BL) verbunden.
  • Bei dem vierten Ausführungsbeispiel ist die n-dotierte aktive Schicht NA in der Mitte angeordnet. Die n-Kanal MOS- Transistoren 13 und 13' sind auf einer Seite davon ausgebildet und die n-Kanal MOS-Transistoren 14 und 14' sind auf der anderen Seite davon ausgebildet. Die Wort-Leitung WL ist in X- Richtung ausgebildet und die Bit-Leitungen BL und /BL sind in Y-Richtung ausgebildet. Deshalb kann die Form der Speicherzelle lang von Seite zu Seite sein, wodurch kürzere Längen der Bit- Leitungen BL und /BL ermöglicht werden. Dementsprechend können Verbesserungen in der Geschwindigkeit von Lese-/Schreib- Operationen und eine Verringerung der Leistungsaufnahme erreicht werden, da die Kapazitäten der Bit-Leitungen BL und /BL, sowie die Widerstandswerte der Verdrahtung davon geringer sein können.
  • Außerdem ist die Ausrichtung der Gate-Elektroden aller Transistoren 11 bis 13, 13', 14, 14', 15 und 16 die gleich, durch Schwankungen der Herstellungs-Parameter wie Fehlausrichtung einer Maske verursachte Schwankungen in der Charakteristik können auf geringe Werte beschränkt werden und zudem kann eine leichte Kontrolle der Fertigungs-Größe der Gate-Länge realisiert werden.
  • Außerdem ist nicht nur die n-dotierte aktive Schicht NA1 der n- Kanal MOS-Transistoren 13 und 13' auf einer geraden Linie angeordnet, sondern auch die n-dotierte aktive Schicht NA2 der n- Kanal MOS-Transistoren 14 und 14' ist auf einer geraden Linie angeordnet. Daher ist, während es um die in den Speicherknoten N1 und N2 festgehaltenen Daten zu invertieren nötig ist, dass ein α-Teilchen in Y-Richtung in einer horizontalen Ebene einschließlich der Substratbereiche der n-Kanal MOS-Transistoren 13, 13', 14 und 14' fliegt und zusätzlich die Substratbereiche der n-Kanal MOS-Transistoren 13 und 13', 14 oder 14' trifft, die Wahrscheinlichkeit einer solchen Kollision sehr gering. Dementsprechend kann es verhindert werden, dass in Speicherknoten N1 und N2 festgehaltene Daten invertiert werden und es wird damit eine Verbesserung der Widerstandsfähigkeit gegen "soft error" ermöglicht.
    • 5. Ausführungsform
  • Fig. 8 ist ein Schaltplan, der den Aufbau einer Speicherzelle 21 eines SRAMs gemäß eines fünften Ausführungsbeispiels der vorliegenden Erfindung darstellt. Ein Aspekt in Fig. 8, in dem sich die Speicherzelle 21 von der Speicherzelle 1 gemäß Fig. 2 unterscheidet, ist dass die n-Kanal MOS-Transistoren 13' and 14' weggenommen, aber p-Kanal MOS-Transistoren 11' und 12' hinzugenommen wurden.
  • Die p-Kanal MOS-Transistoren 11' und 11 sind in Serie zwischen eine Leitung auf dem Versorgungspotential VDD und den Speicherknoten N1 geschaltet, und deren Gates sind mit dem Speicherknoten N2 verbunden. Die p-Kanal MOS-Transistoren 12' und 12 sind in Serie zwischen eine Leitung auf dem Versorgungspotential VDD und den Speicherknoten N2 geschaltet, und deren Gates sind mit dem Speicherknoten N1 verbunden. Der n-Kanal MOS-Transistor 13 ist zwischen eine Leitung auf dem Massepotential GND und einen Speicherknoten N1 geschaltet, und dessen Gate ist mit dem Speicherknoten N2 verbunden. Der n-Kanal MOS-Transistor 14 ist zwischen eine Leitung auf Massepotential GND und den Speicherknoten N2 geschaltet, und dessen Gate ist mit dem Speicherknoten N1 verbunden.
  • Die n-Kanal MOS-Transistoren 11, 11' und 13 bilden einen Inverter, der ein invertiertes Signal des im Speicherknoten N2 festgehaltenen Signals an den Speicherknoten N1 gibt. Die n-Kanal MOS-Transistoren 12, 12' und 14 bilden einen Inverter, der ein invertiertes Signal des im Speicherknoten N1 festgehaltenen Signals an den Speicherknoten N2 gibt. Die anderen Teile des Aufbaus und der Betrieb sind genauso, wie die entsprechenden Teile des Aufbaus und der Betrieb der Speicherzelle 1 gemäß Fig. 2. Daher wird keine der Beschreibungen davon wiederholt.
  • Bei der fünften Ausführungsform werden die p-Kanal MOS- Transistoren 11 und 11' in Serie zwischen den Speicherknoten N1 und die Leitung auf dem Versorgungspotential VDD geschaltet und zwei p-Kanal MOS-Transistoren 12 und 12' werden in Serie zwischen den Speicherknoten N2 und die Leitung auf dem Versorgungspotential VDD geschaltet. Folglich kann es, da die Kapazitäten der Speicherknoten N1 und N2 verglichen mit der Verfahrensweise aus dem Stand der Technik größer sein können, verhindert werden, dass logische Niveaus der Speicherknoten N1 und N2 durch von α-Teilchen-Strahlung generierte Elektronen invertiert werden. Außerdem wird in dem Fall, bei dem die Speicherzelle 21 auf einem SOI-Substrat ausgebildet ist, solange kein α-Teilchen durch den Substratbereich von zwei p-Kanal MOS-Transistoren (z. B. 11 und 11') in einem nicht-leitenden Zustand durchtritt, der Speicher-Datenwert nicht invertiert. Daher kann der Speicher-Datenwert verglichen mit dem Fall aus dem Stand der Technik, wobei der Speicher-Datenwert invertiert wurde, wenn ein α- Teilchen durch einen p-Kanal MOS-Transistor (z. B. 81) durchtrat, schwerer invertiert werden, wodurch eine Verbesserung der Widerstandsfähigkeit gegen "soft error" ermöglicht wird.
    • 6. Ausführungsform
  • Fig. 9 ist ein Schaltplan, der den Aufbau einer Speicherzelle 22 eines SRAMs gemäß eines 6. Ausführungsbeispiels der vorliegenden Erfindung darstellt. In Fig. 9 ist ein Aspekt, in dem die Speicherzelle 22 von der Speicherzelle 1 gemäß Fig. 2 verschieden ist, dass die p-Kanal MOS-Transistoren 11' und 12' hinzugefügt sind.
  • Die p-Kanal MOS-Transistoren 11 und 11' sind in Serie zwischen eine Leitung auf dem Versorgungspotential VDD und den Speicherknoten N1 geschaltet, und deren Gates sind beide mit dem Speicherknoten N2 verbunden. Die p-Kanal MOS-Transistoren 12 und 12' sind in Serie zwischen eine Leitung auf Versorgungspotential VDD und den Speicherknoten N2 geschaltet, und deren Gates sind beide mit dem Speicherknoten N1 verbunden.
  • Die MOS-Transistoren 11, 11', 13 und 13' bilden einen Inverter, der ein invertiertes Signal des in dem Speicherknoten N2 festgehaltenen Signals an den Speicherknoten N1 gibt. Die MOS- Transistoren 12, 12', 14 und 14' bilden einen Inverter, der ein invertiertes Signal des in dem Speicherknoten N1 festgehaltenen Signals an den Speicherknoten N2 weitergibt. Die anderen Teile des Aufbaus und der Betrieb sind gleich wie entsprechende Teile des Aufbaus und der Betrieb der Speicherzelle 1 gemäß Fig. 2. Daher wird keine der Beschreibungen davon wiederholt.
  • Bei dem 6. Ausführungsbeispiel wird der gleiche Effekt wie bei dem ersten und dem 5. Ausführungsbeispiel erzielt.
    • 7. Ausführungsform
  • Fig. 10A und 10B sind Grundrisszeichnungen, die ein Layout einer Speicherzelle eines SRAMs gemäß eines 7. Ausführungsbeispiels der vorliegenden Erfindung darstellen und mit den Fig. 5A und 5B zu vergleichen sind. Die Speicherzelle hat einschließlich den p-Kanal MOS-Transistoren 11, 11', 12 und 12', sowie den n-Kanal MOS-Transistoren 13, 13', 14, 14', 15 und 16 den gleichen Aufbau wie die Speicherzelle 22 gemäß Fig. 9. Die Speicherzelle ist auf einem SOI-Substrat ausgebildet.
  • Bezug nehmend auf Fig. 10A und 10B ist ein Gesichtspunkt, unter dem die Speicherzelle verschieden von der Speicherzelle gemäß Fig. 5A und 5B ist, dass die Gate-Elektroden GE6 und GE7 hinzugefügt sind und jede der p-dotierten aktiven Schichten PA1 und PA2 L-förmig ausgebildet sind.
  • Die Gate-Elektroden GE6 und GE7 sind auf der Oberfläche der n- dotierten aktiven Schicht NA ausgebildet und erstrecken sich in X-Richtung der Zeichnung. Ein Endabschnitt der Gate-Elektroden GE6 und GE7 ist mit dem anderen Endabschnitt der jeweiligen Gate-Elektrode GE4 und GE5 verbunden. Die anderen Endabschnitte der Gate-Elektroden GE6 und GE7 liegen sich gegenüber. Die p- dotierte aktive Schicht PA1 ist L-förmig so auf der Oberfläche der n-dotierten aktiven Schicht NA ausgebildet, dass sie die Gate-Elktroden GE4 und GE6 überquert. Die p-dotierte aktive Schicht PA2 ist auf der Oberfläche der n-dotierten aktiven Schicht NA L-förmig so ausgebildet, dass sie die Gate- Elektroden GE5 und GE7 überquert. Die Gate-Elektrode GE4 und die p-dotierte aktive Schicht PA1 bilden den p-Kanal MOS- Transistor 11' und die Gate-Elektrode GE6 und die p-dotierte aktive Schicht PA1 bilden den p-Kanal MOS-Transistor 11. Die Gate-Elektrode GE5 und die p-dotierte aktive Schicht PA2 bilden den p-Kanal MOS-Transistor 12' und die Gate-Elektrode GE7 und die p-dotierte aktive Schicht PA2 bilden den p-Kanal MOS- Transistor 12.
  • Ein Endabschnitt der p-dotierten aktiven Schicht PA1 (die Sourcezone des p-Kanal MOS-Transistors 11') ist durch das Kontaktfenster CH9 mit der metallischen Verdrahtung ML1g (einer Leitung auf dem Versorgungspotential VDD) verbunden. Der andere Endabschnitt der p-dotierten aktiven Schicht PA1 (die Drainzone des p-Kanal MOS-Transistors 11) ist durch das Kontaktfenster CH10 mit der metallischen Verdrahtung ML1a (Speicherknoten N1) verbunden. Ein Endabschnitt der p-dotierten aktiven Schicht PA2 (die Sourcezone des p-Kanal MOS-Transistors 12') ist durch das Kontaktfenster CH12 mit der metallischen Verdrahtung ML1g (einer Leitung auf dem Versorgungspotential VDD) verbunden. Der andere Endabschnitt der p-dotierten aktiven Schicht PA2 (die Drainzone des p-Kanal MOS-Transistors 12) ist durch das Kontaktfenster CH 11 mit der metallischen Verdrahtung ML1b (Speicherknoten N2) verbunden. Der andere Teil des Aufbaus ist der gleiche wie der entsprechende Teil des Aufbaus der Speicherzelle gemäß Fig. 5A und 5B. Daher wird keine der Beschreibungen davon wiederholt.
  • Bei dem 7. Ausführungsbeispiel ist jeder Satz der Gate- Elektroden GE2 und GE5 der n-Kanal MOS-Transistoren 13 und 13', der Gate-Elektroden GE3 und GE5 der n-Kanal MOS-Transistoren 14 und 14', der Gate-Elektroden GE6 und GE4 der p-Kanal MOS- Transistoren 11 und 11', und der Gate-Elektroden GE7 und GE5 der p-Kanal MOS-Transistoren 12 und 12' so angeordnet, dass die Gate-Elektroden sich jeweils in einem rechten Winkel zueinander schneiden. Folglich ist die Widerstandsfähigkeit gegen "soft error" stark erhöht verglichen mit einem Verfahren aus dem Stand der Technik, da Daten in den Speicherknoten N1 und N2 nur dann invertiert werden, wenn ein α-Teilchen in einer Richtung in 45° zur X-Richtung in einer horizontalen Ebene, die die Substratbereiche der MOS-Transistoren 11 bis 14 und 11' bis 14' einschließt, fliegt und zusätzlich die Substratbereiche der MOS-Transistoren 11, 11', 12, 12', 13, 13', 14 oder 14' trifft.
    • 8. Ausführungsform
  • Fig. 11A und 11B sind Grundrisszeichnungen, die ein Layout einer Speicherzelle eines SRAMs gemäß eines 8. Ausführungsbeispiels der vorliegenden Erfindung zeigen und mit Fig. 6A und 6B verglichen werden soll. Die Speicherzelle hat einschließlich der p-Kanal MOS-Transistoren 11, 11', 12 und 12', sowie den n- Kanal MOS-Transistoren 13, 13', 14, 14', 15 und 16 den gleichen Aufbau wie die Speicherzelle 22 gemäß Fig. 9. Die Speicherzelle ist auf einem SOI-Substrat ausgebildet.
  • Bezug nehmend auf Fig. 11A und 11B ist ein Aspekt, unter dem die Speicherzelle von der Speicherzelle gemäß Fig. 6 verschieden ist, dass die p-dotierten aktiven Schichten PA1 und PA2 durch die S-förmige p-dotierte aktive Schicht PA1 ersetzt sind und die metallischen Verdrahtungen ML1d, ML1e, ML2c und ML2d davon weggenommen sind, aber eine metallische Verdrahtung ML1f wird eine zweite metallische Verdrahtungslage verwendend hinzugefügt.
  • Auf die n-dotierte aktive Schicht NA ist eine p-dotierte aktive Schicht PA1 so ausgebildet, dass sie die Gate-Elektroden GE3 und GE2 von einer Seite der Gate-Elektrode GE3 überquert, dann die Gate-Elektroden GE2 und GE3 überquert und zudem die Gate- Elektrode GE3 und GE2 überquert. Zwei Überschneidungen zwischen der p-dotierten aktiven Schicht PA1 und der Gate-Elektrode GE2 bilden die p-Kanal MOS-Transistoren 12 und 12'. Zwei Überschneidungen zwischen der p-dotierten aktiven Schicht PA1 und der Gate-Elektrode GE3 bilden die p-Kanal MOS-Transistoren 11 und 11'.
  • Ein Endabschnitt der p-dotierten aktiven Schicht PA1 (die Drainzone des p-Kanal MOS-Transistors 12) und die Gate- Elektrode GE3 sind durch eine Kontaktierungs-Propfenlage im Kontaktfenster CH9 miteinander verbunden, und der andere Endabschnitt der p-dotierten aktiven Schicht PA1 (die Drainzone des p-Kanal MOS-Transistors 11) und die Gate-Elektrode GE2 sind durch die Kontaktierungs-Propfenlage im Kontaktfenster CH10 miteinander verbunden. Der Mittelabschnitt der p-dotierten aktiven Schicht PA1 (die Sourcezone der p-Kanal MOS-Transistoren 11' und 12') ist durch das Kontaktfenster CH8 mit der metallischen Verdrahtung ML1f (einer Leitung auf dem Versorgungspotential VDD) verbunden. Der andere Teil des Aufbaus ist der gleiche wie der entsprechende Teil des Aufbaus der Speicherzelle gemäß Fig. 6A und 6B. Daher wird keine der Beschreibungen davon wiederholt.
  • Bei dem 8. Ausführungsbeispiel ist nicht nur die Gate-Elektrode GE2 der MOS-Transistoren 14, 14', 12 und 12' an einer geraden Linie ausgerichtet sondern auch die Gate-Elektrode GE3 der MOS- Transistoren 13', 13, 11' und 11 ist an einer geraden Linie ausgerichtet. Folglich ist die Widerstandsfähigkeit gegen "soft error" gegenüber der Verfahrensweise aus dem Stand der Technik erhöht, da Daten in den Speicherknoten N1 und N2 nur dann invertiert werden, wenn ein α-Teilchen in Y-Richtung in einer horizontalen Ebene, die die Substratbereiche der MOS-Transistoren 11 bis 14 und 11' bis 14' mit einschließt, fliegt und zusätzlich die Substratbereiche der MOS-Transistoren 11, 12', 13' und 14 trifft.
    • 9. Ausführungsform
  • Fig. 12A und 12B sind Grundrisszeichnungen, die das Layout einer Speicherzelle eines SRAMs gemäß eines 9. Ausführungsbeispiels der vorliegenden Erfindung darstellen. Die Speicherzelle hat einschließlich der p-Kanal MOS-Transistoren 11, 11', 12 und 12', sowie den n-Kanal MOS-Transistoren 13, 13', 14, 14', 15 und 16 den gleichen Aufbau wie die Speicherzelle gemäß Fig. 9. Die Speicherzelle ist auf einem SOI-Substrat ausgebildet.
  • Zuerst wird, wie in Fig. 12A gezeigt, die n-dotierte aktive Schicht NA auf dem Mittelabschnitt des Bauelementbereichs einer p-dotierten Silizium-Schicht eines SOI-Substrats gebildet. Dann werden dort die Gate-Elektrode GE1, die sich in X-Richtung der Zeichnung auf der Oberfläche der p-dotierten aktiven Schicht auf einer Seite erstreckt, und die Gate-Elektroden GE2 und GE3, die sich in Y-Richtung der Zeichnung von der Oberfläche der p- dotierten Silizium Schicht auf einer Seite über die Oberfläche der n-dotierten aktiven Schicht NA zur Oberfläche der p- dotierten Schicht auf der anderen Seite erstrecken, gebildet. Die Gate-Elektrode GE1 stellt die Wort-Leitung WL dar. Je ein Endabschnitt der Gate-Elektroden GE2 und GE3 ist einer Seite der Gate-Elektrode GE1 gegenüberliegend angeordnet.
  • Dann wird auf die p-dotierte Silizium-Schicht auf der einen Seite nicht nur die n-dotierte aktive Schicht NA1 in der Form des Buchstabens I von einem Endabschnitt der Gate-Elektrode GE2 hinüber zur anderen Seite der Gate-Elektrode GE1 gebildet, sondern auch die n-dotierte aktive Schicht NA2 in der Form des Buchstaben I wird von einem Endabschnitt der Gate-Elektrode GE3 hinüber zur anderen Seite der Gate-Elektrode GE1 gebildet. Außerdem werden auf die p-dotierte Silizium-Schicht auf der einen Seite die L-förmigen-dotierte aktive Schicht NA3 und die n- dotierte aktive Schicht NA4 von der Form des Buchstabens I so gebildet, dass sie die Gate-Elektroden GE2 und GE3 überqueren. Zudem werden auf die p-dotierte Silizium-Schicht auf der anderen Seite die n-dotierte aktive Schicht NA5 von der Form des Buchstabens I und die L-förmigen-dotierte aktive Schicht NA6 so gebildet, dass sie die Gate-Elektroden GE2 und GE3 überqueren. Überdies, wird auf die n-dotierte aktive Schicht NA die S- förmige p-dotierte aktive Schicht PA1 so gebildet, dass sie die Gate-Elektroden GE2 und GE3 überquert und darüber hinaus die Gate-Elektroden GE3 und GE2 überquert.
  • Die n-dotierte aktive Schicht NA1 und die Gate-Elektrode GE1 bilden den n-Kanal MOS-Transistor 15, und die n-dotierte aktive Schicht NA2 und die Gate-Elektrode GE1 bilden den n-Kanal MOS- Transistor 16. Die n-dotierte aktive Schicht NA3 und die Gate- Elektrode GE2 bilden den n-Kanal MOS-Transistor 14', und die n- dotierte aktive Schicht NA4 und die Gate-Elektrode GE3 bilden den n-Kanal MOS-Transistor 13. Die n-dotierte aktive Schicht NA5 und die Gate-Elektrode GE2 bilden den n-Kanal MOS- Transistor 14, und die n-dotierte aktive Schicht NA6 und die Gate-Elektrode GE3 bilden den n-Kanal MOS-Transistor 13'. Zwei sich Überschneidungen der p-dotierten aktiven Schicht PA1 und der Gate-Elektrode GE2 bilden die p-Kanal MOS-Transistoren 12 und 12'. Zwei Überschneidungen der p-dotierten aktiven Schicht PA1 und der Gate-Elektrode GE3 bilden die p-Kanal MOS- Transistoren 11' und 11.
  • Dann werden dort, wie in Fig. 12B dargestellt, metallische Verdrahtungen ML1a bis ML1i und zudem eine zweite metallische Verdrahtungslage verwendend metallische Verdrahtungen ML2a bis ML2c, die sich in Y-Richtung der Zeichnung erstrecken, ausgebildet. Das Massepotential GND wird an die metallischen Verdrahtungen ML1c und ML1i angelegt. Metallische Verdrahtungen ML1f und ML1h bilden Teile der jeweiligen Speicherknoten N1 und N2. Metallische Verdrahtungen ML2a und ML2b bilden jeweilige Bit-Leitungen BL und /BL. Das Versorgungspotential VDD wird an die metallische Verdrahtung ML2c angelegt.
  • Ein Endabschnitt der n-dotierten aktiven Schicht NA1 (die Drainzone des n-Kanal MOS-Transistors 15) ist durch das Kontaktfenster CH1, die metallische Verdrahtung ML1a und das Kontaktloch VH1 mit der metallischen Verdrahtung ML2a (Bit-Leitung BL) verbunden. Ein Endabschnitt der n-dotierten aktiven Schicht NA2 (die Drainzone des n-Kanal MOS-Transistors 16) ist durch das Kontaktfenster CH2, die metallische Verdrahtung ML1b und das Kontaktloch VH2 mit der metallischen Verdrahtung ML2b (Bit- Leitung /BL) verbunden. Der andere Endabschnitt der n-dotierten aktiven Schicht NA1 (die Sourcezone des n-Kanal MOS-Transistors 15) ist mit einem Endabschnitt der Gate-Elektrode GE2 durch eine Kontaktierungs-Propfenlage im Kontaktfenster CH3 verbunden, und der andere Endabschnitt der n-dotierten aktiven Schicht NA2 (die Sourcezone des n-Kanal MOS-Transistors 16) ist mit einem Endabschnitt der Gate-Elektrode GE3 durch eine Kontaktierungs- Propfenlage im Kontaktloch CH4 verbunden.
  • Ein Endabschnitt der n-dotierten aktiven Schicht NA3 (die Sourcezone des n-Kanal MOS-Transistors 14') ist mit der metallischen Verdrahtung ML1c (einer Leitung auf dem Massepotential GND) durch ein Kontaktfenster CH5 verbunden. Der andere Endabschnitt der n-dotierten aktiven Schicht NA3 (die Drainzone des n-Kanal MOS-Transistors 14') und der andere Endabschnitt der n- dotierten aktiven Schicht NA5 (die Sourcezone des n-Kanal MOS- Transistors 14) sind durch die jeweiligen Kontaktfenster CH6 und CH14 mit der metallischen Verdrahtung ML1d verbunden. Der andere Endabschnitt der n-dotierten aktiven Schicht NA5 (die Drainzone des n-Kanal MOS-Transistors 14) und die Gate- Elektrode GE3 (der Gateanschluss der n-Kanal MOS-Transistoren 11, 11', 13 und 13') sind durch die jeweiligen Kontaktfenster CH15 und CH13 mit der metallischen Verdrahtung ML1h (Speicherknoten N2) verbunden.
  • Ein Endabschnitt der n-dotierten aktiven Schicht NA6 (die Sourcezone des n-Kanal MOS-Transistors 13') ist durch das Kontaktfenster CH17 mit der metallischen Verdrahtung ML1i (einer Leitung auf dem Massepotential GND) verbunden. Der andere Endabschnitt der n-dotierten aktiven Schicht NA5 (die Drainzone des n-Kanal MOS-Transistors 13') und der andere Endabschnitt der n- dotierten aktiven Schicht NA4 (die Sourcezone des n-Kanal MOS- Transistors 13) sind durch jeweilige Kontaktfenster CH16 und CH8 mit der metallischen Verdrahtung ML1e verbunden. Der andere Endabschnitt der n-dotierten aktiven Schicht NA4 (die Drainzone des n-Kanal MOS-Transistors 13) und die Gate-Elektrode GE2 (Gateanschluß der n-Kanal MOS-Transistoren 12, 12', 14 und 14') sind durch jeweiligen Kontaktfenster CH7 und CH8 mit der metallischen Verdrahtung ML1f (Speicherknoten N2) verbunden.
  • Ein Endabschnitt der p-dotierten aktiven Schicht PA1 (die Drainzone des p-Kanal MOS-Transistors 12') und der andere Endabschnitt davon (die Drainzone des p-Kanal MOS-Transistors 11) sind durch Kontaktierungs-Propfenlagen in den Kontaktfenstern CH10 und CH12 mit den jeweiligen Gate-Elektroden GE3 und GE2 verbunden. Der Mittelabschnitt der p-dotierten aktiven Schicht PA1 (die Sourcezone der p-Kanal MOS-Transistoren 11' und 12') sind durch das Kontaktfenster CH12, die metallische Verdrahtung ML1g und das Kontaktloch VH3 mit der metallischen Verdrahtung ML2c (einer Leitung auf dem Versorgungspotential VDD) verbunden.
  • Bei dem 9. Ausführungsbeispiel sind die p-Kanal MOS- Transistoren 11, 11', 12 und 12' auf dem mittleren Bauelementabschnitt angeordnet, die n-Kanal MOS-Transistoren 13 und 14' sind an einem Ende davon angeordnet, während die n-Kanal MOS- Transistoren 13' und 14 am anderen Ende davon angeordnet sind. Daher ist die Wahrscheinlichkeit sehr gering, dass ein ein α- Teilchen durch die n-Kanal MOS-Transistoren 13 und 13' oder 14 und 14' durchtritt, da die Abstände zwischen den n-Kanal MOS- Transistoren 13 und 13', sowie zwischen den n-Kanal MOS- Transistoren 14 und 14' sehr groß sind. Folglich kann es verhindert werden, dass Speicherdaten in den Speicherknoten N1 und N2 invertiert werden, wodurch eine Verbesserung der Widerstandsfähigkeit gegen "soft error" ermöglicht wird.
    • 10. Ausführungsform
  • Fig. 13 ist ein Schaltplan, der den Aufbau einer Speicherzelle 23 eines SRAM gemäß eines 10. Ausführungsbeispiels der vorliegenden Erfindung darstellt. In Fig. 13 ist ein Aspekt, unter dem die Speicherzelle 23 von der Speicherzelle 1 gemäß Fig. 2 verschieden ist, dass die n-Kanal MOS-Transistoren 15' und 16' hinzugefügt sind.
  • Die n-Kanal MOS-Transistoren 15 und 15' sind in Serie zwischen den Speicherknoten N1 und die Bit-Leitung BL geschaltet, und deren Gates sind beide mit der Wortleitung WL verbunden. Die n- Kanal MOS-Transistoren 16 und 16' sind in Serie zwischen den Speicherknoten N2 und die Bit-Leitung /BL geschaltet, und deren Gates sind beide mit der Wort-Leitung WL verbunden. Da die anderen Teile des Aufbaus und der Betrieb gleich sind wie die entsprechenden Teile des Aufbaus und der Betrieb der Speicherzelle 1 gemäß Fig. 2, wird keine der Beschreibungen davon wiederholt.
  • Bei dem 10. Ausführungsbeispiel sind zwei n-Kanal MOS- Transistoren 15 und 15' in Serie zwischen den Speicherknoten N1 und die Bit-Leitung BL geschaltet und zwei n-Kanal MOS- Transistoren 16 und 16' sind in Serie zwischen den Speicherknoten N2 und die Bit-Leitung /BL geschaltet. Folglich sind, da die Speicherdaten in den Speicherknoten N1 und N2 nicht invertiert werden, solange kein α-Teilchen durch zwei n-Kanal MOS- Transistoren 15 und 15' oder 16 und 16' durchtritt, die Speicherdaten verglichen mit dem Fall aus dem Stand der Technik, bei dem die Speicherdaten invertiert wurden, wenn ein α- Teilchen durch einen n-Kanal MOS-Transistor 85 oder 86 durchtritt, schwerer zu invertieren.
    • 11. Ausführungsform
  • Fig. 14 ist ein Schaltplan, der den Aufbau einer Speicherzelle 24 eines SRAM gemäß eines 11. Ausführungsbeispiels der vorliegenden Erfindung darstellt. Ein Aspekt, unter dem die Speicherzelle 24 verschieden von der Speicherzelle 23 gemäß Fig. 13 ist, ist dass p-Kanal MOS-Transistoren 11' und 12' hinzugefügt sind.
  • Die p-Kanal MOS-Transistoren 11 und 11' sind in Serie zwischen den Speicherknoten N1 und eine Leitung auf dem Versorgungspotential VDD geschaltet, und deren Gates sind beide mit dem Speicherknoten N2 verbunden. Die p-Kanal MOS-Transistoren 12 und 12' sind in Serie zwischen den Speicherknoten N2 und eine Leitung auf dem Versorgungspotential VDD geschaltet, und deren Gates sind beide mit dem Speicherknoten N1 verbunden.
  • Bei dem 11. Ausführungsbeispiel wird der gleiche Effekt, wie bei dem ersten, 5., und 10. Ausführungsbeispiel erzielt.
    • 12. Ausführungsform
  • Fig. 15A und 15B sind Grundrisszeichnungen, die das Layout einer Speicherzelle eines SRAMs gemäß eines 12. Ausführungsbeispiels der vorliegenden Erfindung darstellen und mit Fig. 10A und 10B verglichen werden sollen. Die Speicherzelle hat einschließlich der p-Kanal MOS-Transistoren 11, 11', 12 und 12', sowie den n-Kanal MOS-Transistoren 13 bis 16 und 13' bis 16' den gleichen Aufbau wie die Speicherzelle 24 gemäß Fig. 14. Die Speicherzelle ist auf einem SOI-Substrat ausgebildet.
  • Bezug nehmend auf Fig. 15A und 15B ist ein Aspekt, unter dem die Speicherzelle von der Speicherzelle gemäß Fig. 10A und 10B verschieden ist, dass die Gate-Elektrode GE8 und lokale Verdrahtungen LL3 und LL4 hinzugefügt sind. Die Gate-Elektrode GE8 ist parallel zu und angrenzend an die Gate-Elektrode GE1 angeordnet. Die Gate-Elektroden GE8 und GE1 sind miteinander an der Grenze des Bauelementbereichs durch lokale Verdrahtungen LL3 und LL4 Verbunden. Die Gate-Elektrode GE8 und die n-dotierte aktive Schicht NA1, und die Gate-Elektrode GE8 und die n- dotierte aktive Schicht NA2 bilden jeweiligen-Kanal MOS- Transistoren 15' und 16'. Da der andere Teil des Aufbaus der gleiche ist wie die entsprechenden Teile des Aufbaus der Speicherzelle gemäß Fig. 10A und 10B, wird keine der Beschreibungen davon wiederholt.
  • Bei dem 12. Ausführungsbeispiel kann, da die Gate-Elektrode GE1 der n-Kanal MOS-Transistoren 15 und 16 und die Gate-Elektrode GE8 der n-Kanal MOS-Transistoren 15' und 16' zueinander parallel angeordnet sind, der durch das Hinzufügen der n-Kanal MOS- Transistoren 15' und 16' verursachte Zuwachs an Bauelementfläche auf den kleinst möglichen Wert beschränkt werden.
    • 13. Ausführungsform
  • Fig. 16A, 16B und 16C sind Grundrisszeichnungen, die das Layout einer Speicherzelle eines SRAMs gemäß eines 13. Ausführungsbeispiels der vorliegenden Erfindung darstellen. Die Speicherzelle hat einschließlich der p-Kanal MOS-Transistoren 11, 11', 12 und 12', sowie den n-Kanal MOS-Transistoren 13 bis 16 und 13' bis 16' den gleichen Schaltungs-Aufbau wie die Speicherzelle 24 gemäß Fig. 14. Die Speicherzelle ist auf einem SOI-Substrat ausgebildet.
  • Zuallererst wird, wie in Fig. 16A gezeigt, eine n-dotierte aktive Zone NA auf dem mittleren Abschnitt des Bauelementbereichs einer p-dotierten Silizium-Schicht eines SOI-Substrats gebildet. Dann werden dort zwei Gate-Elektroden GE1 und GE2, die sich in X-Richtung der Zeichnung von der Oberfläche der n- dotierten aktiven Schicht NA hinüber zur Oberfläche der p- dotierten Silizium-Schicht auf einer Seite davon erstrecken, zwei Gate-Elektroden GE3 und GE4, die sich in X-Richtung der Zeichnung von der Oberfläche der n-dotierten aktiven Schicht NA hinüber zur Oberfläche der p-dotierten Silizium Schicht auf der anderen Seite davon erstrecken, zwei Gate-Elektroden GE5 und GE6, die sich in X-Richtung der Zeichnung auf der Oberfläche der p-dotierten Silizium-Schicht auf einer Seite davon erstrecken, zwei Gate-Elektroden GE7 und GE8, die sich in X-Richtung der Zeichnung auf der Oberfläche der p-dotierten Silizium- Schicht auf der anderen Seite davon erstrecken, und lokale Verdrahtungen LL1 bis LL4, die sich in Y-Richtung der Zeichnung erstrecken, gebildet.
  • Die Gate-Elektroden GE1 und GE7, GE2 und GE8, GE3 und GE5, sowie GE4 und GE6 sind auf jeweiligen geraden Linien angeordnet. Je ein Endabschnitt der Gate-Elektroden GE1 und GE2, GE3 und GE4, GE5 und GE6, sowie GE7 und GE8 sind miteinander durch jeweilige lokale Verdrahtungen LL1 bis LL4 verbunden.
  • Dann wird auf der p-dotierten Silizium-Schicht die n-dotierte aktive Schicht NA1 so gebildet, dass sie die Gate-Elektroden GE1, GE2, GE5 und GE6 überquert, und die n-dotierte aktive Schicht NA2 wird so gebildet, dass sie die Gate-Elektroden GE7, GE8, GE3 und GE4 überquert. Außerdem wird auf der n-dotierten Silizium-Schicht NA die p-dotierte aktive Schicht PA1 so gebildet, dass sie die Gate-Elektroden GE1 und GE2 überquert, und die p-dotierte aktive Schicht PA2 wird so gebildet, dass sie die Gate-Elektroden GE3 und GE4 überquert.
  • Die n-dotierte aktive Schicht NA1 und die Gate-Elektrode GE1 bilden den n-Kanal MOS-Transistor 13', die n-dotierte aktive Schicht NA1 und die Gate-Elektrode GE2 bilden den n-Kanal MOS- Transistor 13, die n-dotierte aktive Schicht NA1 und die Gate- Elektrode GE5 bilden den n-Kanal MOS-Transistor 15, und die n- dotierte aktive Schicht NA1 und die Gate-Elektrode GE6 bilden den n-Kanal MOS-Transistor 15'. Die n-dotierte aktive Schicht NA2 und die Gate-Elektrode GE7 bilden den n-Kanal MOS- Transistor 16', die n-dotierte aktive Schicht NA2 und die Gate- Elektrode GE8 bilden den n-Kanal MOS-Transistor 16, die n- dotierte aktive Schicht NA2 und die Gate-Elektrode GE3 bilden den n-Kanal MOS-Transistor 14, und die n-dotierte aktive Schicht NA2 und die Gate-Elektrode GE4 bilden den n-Kanal MOS- Transistor 14'. Die p-dotierte aktive Schicht PA1 und die Gate- Elektrode GE1 bilden den p-Kanal MOS-Transistor 11', und die p- dotierte aktive Schicht PA1 und die Gate-Elektrode GE2 bilden den p-Kanal MOS-Transistor 11. Die p-dotierte aktive Schicht PA2 und die Gate-Elektrode GE3 bilden den p-Kanal MOS- Transistor 12, und die p-dotierte aktive Schicht PA2 und die Gate-Elektrode GE4 bilden den p-Kanal MOS-Transistor 12'.
  • Dann werden, wie in Fig. 16B und 16C gezeigt, eine erste metallische Verdrahtungslage verwendend die metallischen Verdrahtungen ML1a bis ML1j gebildet. Dann werden eine zweite metallische Verdrahtungslage verwendend die metallischen Verdrahtungen ML2a bis ML2g gebildet und zudem werden eine dritte metallische Verdrahtungslage verwendend eine metallische Verdrahtung ML3 gebildet. Die metallischen Verdrahtungen ML1a und ML1b bilden Teile der Speicherknoten N1 und N2. Jede der metallischen Verdrahtungen ML1c bis ML1j, ML2f und ML2g wird als eine Anschlusselektrode verwendet. Das Versorgungspotential VDD wird an die metallische Verdrahtung ML2a angelegt, während das Massepotential GND an die metallischen Verdrahtungen ML2d und ML2e angelegt werden. Die metallischen Verdrahtungen ML2b und ML2c bilden jeweilige Bit-Leitungen BL und /BL. Die metallische Verdrahtung ML3 bildet die Wort-Leitung WL.
  • Ein Endabschnitt der n-dotierten aktiven Schicht NA1 (die Sourcezone des n-Kanal MOS-Transistors 13') ist durch das Kontaktfenster CH1, die metallische Verdrahtung ML1c und das Kontaktloch VH1 mit der metallischen Verdrahtung ML2d (eine Leitung auf dem Massepotential GND) verbunden. Ein Endabschnitt der n- dotierten aktiven Schicht NA2 (die Sourcezone des n-Kanal MOS- Transistors 14') ist durch das Kontaktfenster CH14, die metallische Verdrahtung ML1j und das Kontaktloch VH8 mit der metallischen Verdrahtung ML2e (eine Leitung auf dem Massepotential GND) verbunden.
  • Ein Bereich (die Drainzone des n-Kanal MOS-Transistors 13 und die Sourcezone des n-Kanal MOS-Transistors 15) der n-dotierten aktiven Schicht NA1 zwischen den Gate-Elektroden GE2 und GE5 ist durch das Kontaktfenster CH2 mit der metallischen Verdrahtung ML1a (Speicherknoten N1) verbunden, ein Endabschnitt der p-dotierten aktiven Schicht PA1 (die Drainzone des p-Kanal MOS- Transistors 11) ist durch das Kontaktfenster CH7 mit der metallischen Verdrahtung ML1a (Speicherknoten N1) verbunden, und eine lokale Verdrahtung LL2 (das Gate der MOS-Transistoren 12, 12', 14 und 14') ist durch das Kontaktfenster CH9 mit der metallischen Verdrahtung ML1a (Speicherknoten N1) verbunden. Ein Bereich (die Drainzone des n-Kanal MOS-Transistors 14 and die Sourcezone des n-Kanal MOS-Transistors 16) der n-dotierten aktiven Schicht NA2 zwischen den Gate-Elektroden GE3 und GE8 ist durch das Kontaktfenster CH13 mit der metallischen Verdrahtung ML1b (Speicherknoten N2) verbunden, ein Endabschnitt der p- dotierten aktiven Schicht PA2 (die Drainzone des p-Kanal MOS- Transistors 12) ist durch das Kontaktfenster CH8 mit der metallischen Verdrahtung ML1b (Speicherknoten N2) verbunden, und die lokale Verdrahtung LL1 (das Gate der MOS-Transistoren 11, 11', 13 und 13') ist durch das Kontaktfenster CH6 mit der metallischen Verdrahtung ML1b (Speicherknoten N2) verbunden.
  • Die lokale Verdrahtung LL3 (das Gate der n-Kanal MOS- Transistoren 15 und 15') ist durch das Kontaktfenster CH3, die metallische Verdrahtung ML1d, das Kontaktloch VH4, die metallische Verdrahtung ML2f und das Kontaktloch VH9 mit der metallischen Verdrahtung ML3 (Wort-Leitung WL) verbunden. Die lokale Verdrahtung LL4 (das Gate der n-Kanal MOS-Transistoren 16 und 16') ist durch das Kontaktfenster CH12, die metallische Verdrahtung ML1i, das Kontaktloch VH5, die metallische Verdrahtung ML2g und das Kontaktloch VH10 mit der metallischen Verdrahtung ML3 (Wort-Leitung WL) verbunden.
  • Der andere Endabschnitt der n-dotierten aktiven Schicht NA1 (die Drainzone des n-Kanal MOS-Transistors 15') ist durch das Kontaktfenster CH4, die metallische Verdrahtung ML1e und das Kontaktloch VH6 mit der metallischen Verdrahtung ML2b (Bit- Leitung BL) verbunden. Der andere Endabschnitt der n-dotierten aktiven Schicht NA2 (die Drainzone des n-Kanal MOS-Transistors 16') ist durch das Kontaktfenster CH11, die metallische Verdrahtung ML1h und das Kontaktloch VH3 mit der metallischen Verdrahtung ML2c (Bit-Leitung /BL) verbunden.
  • Der andere Endabschnitt der p-dotierten aktiven Schicht PA1 (die Sourcezone des p-Kanal MOS-Transistors 11') ist durch das Kontaktfenster CH5, die metallische Verdrahtung ML1f und das Kontaktloch VH2 mit der metallischen Verdrahtung ML2a (eine Leitung auf dem Versorgungspotential VDD) verbunden. Der andere Endabschnitt der p-dotierten aktiven Schicht PA2 (die Sourcezone des p-Kanal MOS-Transistors 12') ist durch das Kontaktfenster CH10, die metallische Verdrahtung ML1g und das Kontaktloch VH7 mit der metallischen Verdrahtung ML2a (eine Leitung auf dem Versorgungspotential VDD) verbunden.
  • Bei dem 13. Ausführungsbeispiel wird der gleiche Effekt wie in dem 4. und 11. Ausführungsbeispiel erzielt und zusätzlich sind die p-Kanal MOS-Transistoren 11 und 11', sowie 12 und 12' und die n-Kanal MOS-Transistoren 15 und 15', sowie 16 und 16' parallel zueinander angeordnet. Daher kann die durch die zusätzlichen MOS-Transistoren 11', 12', 15' und 16' verursachte Zunahme der Fläche der Anordnung auf den geringst möglichen Wert beschränkt werden.
    • 14. Ausführungsform
  • Während bei dem ersten bis 13. Ausführungsbeispiel ein sogenanntes 1-Kanal SRAM dargestellt ist, wurde in den letzten Jahren als ein Mittel um den Hochgeschwindigkeits-Betrieb zu realisieren die Multiprozessor-Technik eingeführt, die die gemeinsame Benutzung eines Speicherbereichs durch mehrere CPUs erfordert. Bei dem 14. Ausführungsbeispiel wird die Beschreibung eines Falls gegeben, bei dem die vorliegende Erfindung auf einen 2-Kanal SRAM angewendet wird.
  • Fig. 17 ist ein Schaltplan, der den Aufbau einer Speicherzelle 25 eines 2-Kanal SRAMs gemäß eines 14. Ausführungsbeispiels der vorliegenden Erfindung darstellt und mit Fig. 14 verglichen werden soll. Bezug nehmend auf Fig. 17 sind bei einem 2-Kanal SRAM zwei Wort-Leitungen WL und WL', sowie zwei Bit- Leitungspaare BL und /BL, sowie BL' und /BL' entsprechend für eine Speicherzelle 25 vorgesehen, und eine Speicherzelle 25 wird von zwei CPUs geteilt.
  • Ein Aspekt, unter dem sich die Speicherzelle 25 von der Speicherzelle 24 gemäß Fig. 14 unterscheidet, ist dass die n-Kanal MOS-Transistoren 26, 26', 27 und 27' hinzugefügt sind. Die n- Kanal MOS-Transistoren 26 und 26' sind in Serie zwischen den Speicherknoten N1 und die Bit-Leitung BL' geschaltet, und deren Gates sind beide mit der Wort-Leitung WL' verbunden. Die n- Kanal MOS-Transistoren 27 und 27' sind in Serie zwischen den Speicherknoten N2 und die Bit-Leitung /BL' geschaltet, und deren Gates sind beide mit der Wort-Leitung WL' verbunden.
  • Wenn von einem der beiden CPUs ein Zugriff ausgeführt wird, wird die Wort-Leitung WL auf das Ansteuer-Niveau H gesteuert um die n-Kanal MOS-Transistoren 15, 15', 16 und 16' zu veranlassen leitend zu sein und um damit einen Schreib-/Lese-Vorgang für die Speicherdaten in den Speicherknoten N1 und N2 auszuführen.
  • Bei dem 14. Ausführungsbeispiel ist ähnlich dem 11. Ausführungsbeispiel auch eine Verbesserung der Widerstandsfähigkeit gegen "soft error" erreicht.
    • 15. Ausführungsform
  • Fig. 18A, 18B und 18C sind Grundrisszeichnungen, die das Layout einer Speicherzelle eines 2-Kanal SRAM gemäß eines 15. Ausführungsbeispiels der vorliegenden Erfindung zeigen. Die Speicherzelle hat einschließlich der p-Kanal MOS-Transistoren 11, 11', 12 und 12', sowie den n-Kanal MOS-Transistoren 13 bis 16, 13' bis 16', 26, 26', 27 und 27' den gleichen Aufbau wie die Speicherzelle gemäß Fig. 17. Die Speicherzelle ist auf einem SOI- Substrat ausgebildet.
  • Zuerst wird, wie in Fig. 18A dargestellt, eine n-dotierte aktive Schicht NA auf dem mittleren Abschnitt des Bauelementbereichs der p-dotierten Silizium-Schicht des SOI-Substrats gebildet. Dann werden dort zwei Gate-Elektroden GE1 und GE2, die sich in X-Richtung der Zeichnung von der Oberfläche der n- dotierten aktiven Schicht NA hinüber zur Oberfläche der p- dotierten Silizium-Schicht auf einer Seite davon erstrecken, zwei Gate-Elektroden GE3 und GE4, die sich in X-Richtung der Zeichnung von der Oberfläche der n-dotierten aktiven Schicht NA hinüber zur Oberfläche der p-dotierten Silizium-Schicht auf der anderen Seite davon erstrecken, zwei Gate-Elektroden GE5 und GE6, die sich in X-Richtung auf der Oberfläche der p-dotierten Silizium-Schicht auf der einen Seite erstrecken, zwei Gate- Elektroden GE7 und GE8, die sich in X-Richtung der Zeichnung auf der Oberfläche der p-dotierten Silizium-Schicht auf der anderen Seite erstrecken, und lokale Verdrahtungen LL1 und LL4, die sich in Y-Richtung der Zeichnung erstrecken, gebildet.
  • Die Gate-Elektroden GE1 und GE7, GE2 und GE8, GE5 und GE3, sowie GE6 und GE4 sind auf jeweiligen geraden Linien angeordnet. Die Mittelabschnitte der Gate-Elektroden GE1 und GE2 sind durch die lokale Verdrahtung LL1 miteinander verbunden und die Mittelabschnitte der Gate-Elektroden GE3 und GE4 sind durch die lokale Verdrahtung LL2 miteinander verbunden. Je ein Endabschnitt der Gate-Elektroden GE5 und GE6 sind miteinander durch die lokale Verdrahtung LL3 verbunden und je ein Endabschnitt der Gate-Elektroden GE7 und GE8 werden miteinander durch die lokale Verdrahtung LL4 verbunden.
  • Dann werden auf die p-dotierte Silizium-Schicht auf der einen Seite die n-dotierte aktive Schicht NA1 so gebildet, dass sie die Gate-Elektroden GE1, GE2, GE5 und GE6 überquert, und die n- dotierte aktive Schicht NA2 wird so gebildet, dass sie nur die Gate-Elektroden GE5 und GE6 überquert. Außerdem wird auf der p- dotierten Silizium-Schicht auf der anderen Seite die n-dotierte aktive Schicht NA3 so gebildet, dass sie die Gate-Elektroden GE7, GE8, GE3 und GE4 überquert, und die n-dotierte aktive Schicht NA4 wird so gebildet, dass sie nur die Gate-Elektroden GE7 und GE8 überquert. Überdies wird auf die n-dotierte aktive Schicht NA die p-dotierte aktive Schicht PA1 so gebildet, dass sie die Gate-Elektroden GE1 und GE2 überquert, und die p- dotierte aktive Schicht PA2 ist so gebildet, dass sie die Gate- Elektroden GE3 und GE4 überquert.
  • Die n-dotierte aktive Schicht NA1 und die Gate-Elektrode GE1 bilden den n-Kanal MOS-Transistor 13', die n-dotierte aktive Schicht NA1 und die Gate-Elektrode GE2 bilden den n-Kanal MOS- Transistor 13, die n-dotierte aktive Schicht NA1 und die Gate- Elektrode GE5 bilden den n-Kanal MOS-Transistor 15, und die n- dotierte aktive Schicht NA1 und die Gate-Elektrode GE6 bilden den n-Kanal MOS-Transistor 15'. Die n-dotierte aktive Schicht NA2 und die Gate-Elektrode GE5 bilden den n-Kanal MOS- Transistor 16, und die n-dotierte aktive Schicht NA2 und die Gate-Elektrode GE6 bilden den n-Kanal MOS-Transistor 16'. Die n-dotierte aktive Schicht NA3 und die Gate-Elektrode GE7 bilden den n-Kanal MOS-Transistor 27', die n-dotierte aktive Schicht NA3 und die Gate-Elektrode GE8 bilden den n-Kanal MOS- Transistor 27, die n-dotierte aktive Schicht NA3 und die Gate- Elektrode GE3 bilden den n-Kanal MOS-Transistor 14, und die n- dotierte aktive Schicht NA3 und die Gate-Elektrode GE4 bilden den n-Kanal MOS-Transistor 14'. Die n-dotierte aktive Schicht NA4 und die Gate-Elektrode GE7 bilden den n-Kanal MOS- Transistor 26', und die n-dotierte aktive Schicht NA4 und GE8 bilden den n-Kanal MOS-Transistor 26. Die p-dotierte aktive Schicht PA1 und die Gate-Elektrode GE1 bilden den p-Kanal MOS- Transistor 11', und die p-dotierte aktive Schicht PA1 und die Gate-Elektrode GE2 bilden den p-Kanal MOS-Transistor 11. Die p- dotierte aktive Schicht PA2 und die Gate-Elektrode GE3 bilden den p-Kanal MOS-Transistor 12, und die p-dotierte aktive Schicht PA2 und die Gate-Elektrode GE4 bilden den den p-Kanal MOS-Transistor 12'.
  • Dann werden, wie in Fig. 18B und 18C gezeigt, eine erste metallische Verdrahtungsschicht verwendend die metallischen Verdrahtungen ML1a bis ML11 gebildet. Dann werden eine zweite metallische Verdrahtungsschicht verwendend die metallischen Verdrahtungen ML2a bis ML2i gebildet und weiter werden eine dritte metallische Verdrahtungsschicht verwendend metallische Verdrahtungen ML3a und ML3b gebildet. Die metallischen Verdrahtungen ML1a und ML1b bilden Teile von jeweiligen Speicherknoten N1 und N2. Jede der metallischen Verdrahtungen ML1c bis ML1l, ML2h und ML2i wird als Anschlusselektrode verwendet. Das Versorgungspotential VDD wird an die metallische Verdrahtung ML2a angelegt, während das Massepotential GND an die metallischen Verdrahtungen ML2d und ML2e angelegt wird. Metallische Verdrahtungen ML2b, ML2c, ML2f und ML2g bilden jeweilige Bit-Leitungen /BL, /BL', BL und BL'. Metallische Verdrahtungen ML3a und ML3b bilden jeweilige Wort-Leitungen WL' und WL.
  • Ein Endabschnitt der n-dotierten aktiven Schicht NA1 (die Sourcezone des n-Kanal MOS-Transistors 13') ist durch das Kontaktfenster CH1, der metallischen Verdrahtung ML1d und das Kontaktloch VH1 mit der metallischen Verdrahtung ML2d (einer Leitung auf dem Massepotential GND) verbunden. Ein Endabschnitt der n- dotierten aktiven Schicht NA3 (die Sourcezone des n-Kanal MOS- Transistor 14') ist durch das Kontaktfenster CH18, der metallischen Verdrahtung ML1j und das Kontaktloch VH10 mit der metallischen Verdrahtung ML2e (der Leitung auf dem Massepotential GND) verbunden.
  • Ein Bereich (die Drainzone des n-Kanal MOS-Transistors 13 und die Sourcezone des n-Kanal MOS-Transistors 15) der aktiven Schicht NA1 zwischen der Gate-Elektrode GE2 und GE5 ist durch das Kontaktfenster CH2 mit der metallischen Verdrahtung ML1a (Speicherknoten N1) verbunden, ein Endabschnitt der p-dotierten aktiven Schicht PA1 (die Drainzone des p-Kanal MOS-Transistors 11) ist durch das Kontaktfenster CH9 mit der metallischen Verdrahtung ML1a (Speicherknoten N1) verbunden, die lokale Verdrahtung LL2 (das Gate der MOS-Transistoren 12, 12', 14 und 14') ist durch das Kontaktfenster CH12 mit der metallischen Verdrahtung ML1a (Speicherknoten N1) verbunden und ein Endabschnitt der n-dotierten aktiven Schicht NA4 (die Sourcezone des n-Kanal MOS-Transistors 26) ist durch das Kontaktfenster CH14 mit der metallischen Verdrahtung ML1a (Speicherknoten N1) verbunden.
  • Ein Bereich (die Drainzone des n-Kanal MOS-Transistors 14 und die Sourcezone des n-Kanal MOS-Transistors 27) der n-dotierten aktiven Schicht NA3 zwischen der Gate-Elektrode GE3 und GE8 ist durch das Kontaktfenster CH17 mit der metallischen Verdrahtung ML1b (Speicherknoten N2) verbunden, ein Endabschnitt der p- dotierten aktiven Schicht PA2 (die Drainzone des p-Kanal MOS- Transistors 12) ist durch das Kontaktfenster CH10 mit der metallischen Verdrahtung ML1b (Speicherknoten N2) verbunden, die lokale Verdrahtung LL1 (das Gate der MOS-Transistoren 11, 11', 13, und 13') ist durch das Kontaktfenster CH7 mit der metallischen Verdrahtung ML1b (Speicherknoten N2) verbunden und ein Endabschnitt der n-dotierten aktiven Schicht NA2 (die Sourcezone des n-Kanal MOS-Transistors 16) ist durch das Kontaktfenster CH15 mit der metallischen Verdrahtung ML1b (Speicherknoten N2) verbunden.
  • Die lokale Verdrahtung LL3 (das Gate der n-Kanal MOS- Transistoren 15, 15', 16 und 16') ist durch das Kontaktfenster CH3, die metallische Verdrahtung ML1c, das Kontaktloch VH6, die metallische Verdrahtung ML2h und das Kontaktloch VH11 mit der metallischen Verdrahtung ML3b (Wort-Leitung WL) verbunden. Die lokale Verdrahtung LL4 (das Gate der n-Kanal MOS-Transistoren 26, 26', 27 und 27') ist durch das Kontaktfenster CH16, die metallische Verdrahtung ML11, das Kontaktloch VH5, die metallische Verdrahtung ML2i und das Kontaktloch VH12 mit der metallischen Verdrahtung ML3a (Wort-Leitung WL') verbunden.
  • Der andere Endabschnitt der n-dotierten aktiven Schicht NA1 (die Drainzone des n-Kanal MOS-Transistors 15') ist durch das Kontaktfenster CH4, die metallische Verdrahtung ML1e und das Kontaktloch VH7 mit der metallischen Verdrahtung ML2f (Bit- Leitung BL) verbunden. Der andere Endabschnitt der n-dotierten aktiven Schicht NA2 (die Drainzone des n-Kanal MOS-Transistors 16') ist durch das Kontaktfenster CH6, die metallische Verdrahtung ML1f und das Kontaktloch VH8 mit der metallischen Verdrahtung ML2b (Bit-Leitung /BL) verbunden.
  • Der andere Endabschnitt der n-dotierten aktiven Schicht NA3 (die Drainzone des n-Kanal MOS-Transistors 27') ist durch das Kontaktfenster CH15, die metallische Verdrahtung ML1k und das Kontaktloch VH4 mit der metallischen Verdrahtung ML2g (Bit- Leitung BL') verbunden. Der andere Endabschnitt der n-dotierten aktiven Schicht NA4 (die Drainzone des n-Kanal MOS-Transistors 26') ist durch das Kontaktfenster CH13, die metallische Verdrahtung ML1i und das Kontaktloch VH3 mit der metallischen Verdrahtung ML2c (Bit-Leitung /BL') verbunden.
  • Der andere Endabschnitt der p-dotierten aktiven Schicht PA1 (die Sourcezone des MOS-Transistors 11') ist durch das Kontaktfenster CH8, die metallische Verdrahtung ML1g und das Kontaktloch VH2 mit der metallischen Verdrahtung ML2a (einer Leitung auf dem Versorgungspotential VDD) verbunden. Der andere Endabschnitt der p-dotierten aktiven Schicht PA2 (die Sourcezone des p-Kanal MOS-Transistors 12') ist durch das Kontaktfenster CH11, die metallische Verdrahtung ML1h und das Kontaktloch VH9 mit der metallischen Verdrahtung ML2a (einer Leitung auf dem Versorgungspotential VDD) verbunden.
  • Bei dem 15. Ausführungsbeispiel sind die n-Kanal MOS- Transistoren 15, 15', 16 und 16' auf der einen Seite der p- dotierten Silizium-Schicht vorgesehen und die n-Kanal MOS- Transistoren 26, 26', 27 und 27' sind auf der anderen Seite der p-dotierten Silizium-Schicht vorgesehen und außerdem sind die Gate-Elektrode GE5 der n-Kanal MOS-Transistoren 15 und 16 und die Gate-Elektrode GE6 der n-Kanal MOS-Transistoren 15' und 16' parallel zueinander angeordnet, und die Gate-Elektrode GE8 der n-Kanal MOS-Transistoren 26 und 27 und die Gate-Elektrode GE7 der n-Kanal MOS-Transistoren 26' und 27' sind parallel zueinander angeordnet. Folglich kann die durch das Hinzufügen der n- Kanal MOS-Transistoren 26, 26', 27 und 27' verursachte Zunahme an Fläche der Anordnung auf den kleinst möglichen Wert beschränkt werden.
    • 16. Ausführungsform
  • Fig. 19 ist ein Schaltplan, der den Aufbau einer Speicherzelle 30 eines 2-Kanal SRAMs gemäß eines 16. Ausführungsbeispiels der vorliegenden Erfindung darstellt und mit Fig. 14 verglichen werden soll. Bezug nehmend auf Fig. 19 sind bei dem 2-Kanal SRAM eine Wort-Leitung WL, eine Lese-Wort-Leitung RWL, ein Bit- Leitungspaar BL und /BL, sowie eine Lese-Bit-Leitung RBL dementsprechend für eine Speicherzelle 30 vorgesehen und eine Speicherzelle wird von zwei CPUs geteilt.
  • Ein Aspekt, unter dem die Speicherzelle 30 verschieden ist von der Speicherzelle 24 gemäß Fig. 14, ist dass ein Inverter 31 und ein n-Kanal MOS-Transistor 34 hinzugefügt sind. Der Inverter schließt mit ein: einen p-Kanal MOS-Transistor 32 und einen n-Kanal MOS-Transistor 33. Der p-Kanal MOS-Transistor 32 ist zwischen eine Leitung auf dem Versorgungspotential VDD und einen Ausgangsknoten geschaltet, und dessen Gate ist mit einem Eingangsknoten verbunden. Der n-Kanal MOS-Transistor 33 ist zwischen eine Leitung auf dem Massepotential GND und den Ausgangsknoten geschaltet, und dessen Gate ist mit dem Eingangsknoten verbunden. Der Eingangsknoten des Inverters 31 ist mit dem Speicherknoten N2 verbunden. Der n-Kanal MOS-Transistor 34 ist zwischen den Ausgangsknoten des Inverters 31 und die Lese- Bit-Leitung RBL geschaltet, und dessen Gate ist mit der Lese- Wort-Leitung RWL verbunden.
  • Wenn ein Zugriff von einem der zwei CPUs ausgeführt wird, wird die Wort-Leitung WL auf das Ansteuerniveau H gesteuert, die n- Kanal MOS-Transistoren 15, 15', 16 und 16' werden veranlasst leitend zu werden und Lesen/Schreiben von Speicherdaten in den Speicherknoten N1 und N2 wird ausgeführt.
  • Wenn ein Zugriff von dem anderen der zwei CPUs ausgeführt wird, wird die Lese-Schreib-Leitung RWL auf das Ansteuerniveau H gesteuert um den n-Kanal MOS-Transistor 34 zu veranlassen leitend zu werden und das logisches Niveau des Speicherknotens N2 wird durch den Inverter 31 invertiert und an die Lese-Bit-Leitung RBL gegeben. Folglich kann kein Schreiben von Daten ausgeführt werden, während die andere CPU Daten lesen kann.
  • Bei dem 16. Ausführungsbeispiel kann auch ähnlich dem 11. Ausführungsbeispiel eine Verbesserung der Widerstandsfähigkeit gegen "soft error" verwirklicht werden.
    • 17. Ausführungsform
  • Fig. 20 ist ein Schaltplan, der den Aufbau einer Speicherzelle 40 eines 3-Kanal SRAMs gemäß eines 17. Ausführungsbeispiels der vorliegenden Erfindung darstellt und mit Fig. 14 verglichen werden soll. Bezug nehmend auf Fig. 20 sind bei dem 3-Kanal SRAM eine Wort-Leitung WL, zwei Lese-Wort-Leitungen RWL1 und RWL2, ein Bit-Leitungspaar BL und /BL, sowie zwei Lese-Bit- Leitungen RBL1 und RBL2 entsprechend für eine Speicherzelle 40 vorgesehen und eine Speicherzelle 40 wird von drei CPUs geteilt.
  • Ein Aspekt, unter dem die Speicherzelle 40 verschieden ist von der Speicherzelle 24 gemäß Fig. 14, ist dass die n-Kanal MOS- Transistoren 41 bis 44 hinzugefügt sind. Die n-Kanal MOS- Transistoren 41 und 42 sind in Serie zwischen die Lese-Bit- Leitung RBL1 und eine Leitung auf dem Massepotential GND geschaltet und die n-Kanal MOS-Transistoren 43 und 44 sind in Serie zwischen die Lese-Bit-Leitung RBL2 und eine Leitung auf dem Massepotential GND geschaltet. Die Gates der n-Kanal MOS- Transistoren 41 und 43 sind mit jeweiligen Lese-Wort-Leitungen RWL1 und RWL2 verbunden, und die Gates der n-Kanal MOS- Transistoren 42 und 44 sind mit jeweiligen Speicherknoten N1 und N2 verbunden.
  • Wenn ein Zugriff von der ersten CPU ausgeführt wird, wird die Wort-Leitung WL auf das Ansteuerniveau H gesteuert um die n- Kanal MOS-Transistoren 15, 15', 16 und 16' zu veranlassen leitend zu sein und Lesen/Schreiben von Speicherdaten in den Speicherknoten N1 und N2 wird ausgeführt.
  • Wenn ein Zugriff von der zweiten CPU ausgeführt wird, wird die Lese-Bit-Leitung RBL1 auf das Niveau H vorher aufgeladen, danach wird die Lese-Wort-Leitung RWL1 auf das Ansteuerniveau H gesteuert um den n-Kanal MOS-Transistor 41 zu veranlassen leitend zu sein. Wenn der Speicherknoten N2 auf dem Niveau H ist, wird der n-Kanal MOS-Transistor 42 leitend um die Lese-Bit- Leitung RBL1 auf das Niveau L zu steuern. Wenn der Speicherknoten N2 auf dem Niveau L ist, wird der n-Kanal MOS-Transistor 42 nicht-leitend um die Lese-Bit-Leitung RBL1 unverändert auf dem Niveau H zu halten. Folglich können durch das Feststellen eines logischen Niveaus auf der Lese-Bit-Leitung RBL1 Speicherdaten in dem Speicherknoten N2 gelesen werden.
  • Wenn ein Zugriff von der dritten CPU ausgeführt wird, wird die Lese-Bit-Leitung RBL2 vorher auf das Niveau H aufgeladen, danach wird die Lese-Wort-Leitung RWL2 auf das Ansteuerniveau H gesteuert um die n-Kanal MOS-Transistoren 43 zu veranlassen, leitend zu sein. Wenn der Speicherknoten N1 auf dem Niveau H ist, wird der n-Kanal MOS-Transistor 44 leitend um die Lese- Bit-Leitung RBL2 auf das Niveau L zu steuern. Wenn der Speicherknoten N1 auf dem Niveau L ist, wird der n-Kanal MOS- Transistor 44 nicht-leitend um die Lese-Bit-Leitung RBL2 unverändert auf dem Niveau H zu halten. Folglich können durch das Feststellen eines logischen Niveaus auf der Lese-Bit-Leitung RBL2 Speicherdaten in dem Speicherknoten N1 gelesen werden.
  • Bei dem 17. Ausführungsbeispiel kann auch ähnlich dem 11. Ausführungsbeispiel eine Verbesserung der Widerstandsfähigkeit gegen "soft error" realisiert werden.
  • Fig. 21, welche mit der Fig. 20 verglichen werden soll, ist ein Schaltplan, der den Aufbau eines Speicherelements 45 eines 3- Kanal SRAM gemäß einer Abänderung des 17. Ausführungsbeispiels darstellt. Bezug nehmend auf Fig. 21 sind bei diesem 3-Kanal SRAM eine Schreib-Wort-Leitung WWL, zwei Lese-Wort-Leitungen RWL1 und RWL2, ein Schreib-Bit-Leitungspaar WBL und /WBL, sowie zwei Lese-Bit-Leitungen RBL1 und RBL2 entsprechend für eine Speicherzelle 45 vorgesehen und eine Speicherzelle 45 wird von drei CPUs geteilt.
  • Die Speicherzelle 45 unterscheidet sich von der Speicherzelle 40 gemäß Fig. 20 dadurch, dass die Gates der n-Kanal MOS- Transistoren 15' und 16 mit der Schreib-Wort-Leitung WWL anstatt mit der Wort-Leitung WL verbunden sind, dass die Gates der n-Kanal MOS-Transistoren 15, 16' mit der Bit-Leitung WBL bzw. /WBL anstatt mit der Wort-Leitung WL verbunden sind, und dass die Sourcezonen der n-Kanal MOS-Transistoren 15 und 16' mit einer Leitung auf dem Massepotential GND anstatt mit den Bit-Leitungen BL und /BL verbunden sind. Bei dem 17. Ausführungsbeispiel ist die erste CPU fähig beides, Schreiben und Lesen, auszuführen. Zum Vergleich, bei dieser Modifikation wird die erste CPU ausschließlich zum Schreiben verwendet; sie kann keinen Lesen-Vorgang ausführen. Die Schaltvorgänge der zweiten und dritten CPU sind die gleichen wie bei dem 17. Ausführungsbeispiel.
  • Der Schreibvorgang der ersten CPU wird nun beschrieben. In einem Anfangszustand sind die Schreib-Wort-Leitung WWL und die Schreib-Bit-Leitungen WBL und /WBL alle auf dem Niveau L. Es wird angenommen, dass die Speicherknoten N1 und N2 das Niveau H bzw. L festhalten. Wenn der Schreibvorgang beginnt, wird entweder eine der Schreib-Bit-Leitungen WBL oder /WBL (z. B. WBL) auf das Niveau H gemäß eines logischen Niveaus eines Schreib- Datensignal gesteuert. Damit ist der n-Kanal MOS-Transistor 15 leitfähig gemacht, während der n-Kanal MOS-Transistor 16' nicht-leitend bleibt.
  • Als nächstes wird die Schreib-Wort-Leitung WWL auf das Ansteuerniveau H gesteuert und die n-Kanal MOS-Transistoren 15' und 16' werden leitend gemacht. Zu diesem Zeitpunkt ist der Speicherknoten N1 mit einer Leitung auf dem Massepotential GND über die n-Kanal MCS-Transistoren 15 und 15' elektrisch verbunden, wohingegen der Speicherknoten N2 potentialfrei wird, da der n- Kanal MOS-Transistor 16' nicht-leitend ist. So erhält der Speicherknoten N1 das Niveau L und der Speicherknoten N2 das Niveau H, so dass die Logik der in Speicherzelle 45 festgehaltenen Daten invertiert wird. Danach werden die Schreib-Wort-Leitung WWL und die Schreib-Bitleitung WBL beide auf das Niveau L gesteuert um den Schreibvorgang zu beenden. Bei diesem SRAM ist es möglich die Speicherknoten N1, N2 und die Bit-Leitungen WBL, /WBL der Speicherzelle 45 (nicht zu beschreibendes Element), bei dem das Schreiben nicht ausgeführt werden soll, vollkommen nicht-leitend zueinander zu machen.
  • Insbesondere, angenommen, dass es bei dem Schreibvorgang gewünscht ist, ein Datensignal nur auf eine kleine Anzahl von Speicherzellen 45 unter einer Vielzahl von Speicherzellen 45, die mit der gleichen Schreib-Wort-Leitung WWL verbunden sind, zu schreiben. In diesem Fall könnte die Bit-Leitung WBL oder /WBL, die der kleinen Anzahl an Speicherzellen 45 entsprechen, auf das Niveau H gesteuert werden, während die Bit-Leitungen WBL und /WBL, die den Speicherzellen 45 entsprechen, auf die kein Datensignal geschrieben werden soll, beide auf dem Niveau L gehalten werden. Dadurch wird in einer Speicherzelle 45, in das ein Datensignal geschrieben werden soll, der Speicherknoten N1 oder N2 mit einer Leitung auf dem Massepotential GND verbunden, so dass das Schreiben des Datensignal ausgeführt wird. In der Speicherzelle 45, in das kein Datensignal geschrieben werden soll, werden die Speicherknoten N1 und N2 nicht mit einer Leitung auf Massepotential GND verbunden, selbst wenn die Schreib-Wort-Leitung WWL auf das Niveau H gesteuert wird, und die darin gespeicherten Daten werden beibehalten.
  • Bei dieser Modifikation kann das falsche Schreiben eines Datensignals in die nicht zu beschreibende Zelle verhindert werden, da die Speicherknoten N1, N2 und die Bit-Leitungen WBL, /WBL einer nicht zu beschreibenden Zelle vollkommen nicht-leitend zueinander gehalten werden. Zudem wird, da sich die Schreib- Bit-Leitungen WBL, /WBL, die der nicht zu beschreibenden Zelle entsprechen, unverändert beide auf dem Niveau L bleiben, wird keine unnötige Leistung verbraucht, so dass der Leistungsverbrauch niedrig gehalten werden kann. Obwohl die Modifikation des SRAM gemäß Fig. 20 im Zusammenhang mit Fig. 21 beschrieben wurde, ist es unnötig zu sagen, dass eine ähnliche Modifikation des SRAM gemäß Fig. 19 auch denkbar ist.
    • 18. Ausführungsform
  • In den letzten Jahren entstand die Nachfrage, für den Hochgeschwindigkeits-Betrieb eines Computers einen Pufferspeicher auf dem gleichen Chip anzuordnen. Dies ist ein Konzept, bei dem in einem Adressbereich des externen Speichers gespeicherte Daten zu einem Hochgeschwindigkeits-Pufferspeicher auf dem Chip transferiert werden, da der Zugang zu einem Speicher großer Kapazität außerhalb des Chips viel Zeit benötigt. Dadurch wird eine Hochgeschwindigkeits-CPU realisiert. In diesem Konzept ist es nötig, in kürzester Zeit abzufragen, ob Daten in den Pufferspeicher übertragen worden sind oder nicht, und eine solche vergleichende Koinzidenz-Abfrage-Funktion ist für einen Assoziativspeicher (engl. content addressable memory = CAM) vorgesehen. Bei dem 18. Ausführungsbeispiel wird die Beschreibung eines Falls gegeben, wo die vorliegende Erfindung auf einen Assoziativspeicher angewandt wird.
  • Fig. 22 ist ein Schaltplan, der den Aufbau einer Speicherzelle 50 eines Assoziativspeichers gemäß eines 18. Ausführungsbeispiels der vorliegenden Erfindung darstellt, und mit Fig. 14 verglichen werden soll. Bezug nehmend auf Fig. 21 schließt der Assoziativspeicher mit ein: eine Wort-Leitung WL, ein Bit-Leitungspaar BL und /BL, eine Anpassungs-Leitung ML und ein Such-Leitungspaare SL und /SL. Ein Aspekt, unter dem die Speicherzelle 50 von der Speicherzelle 24 gemäß der Fig. 14 verschieden ist, ist dass die n-Kanal MOS-Transistoren 51 bis 54 hinzugefügt sind. Die n-Kanal MOS-Transistoren 51 und 52 sind in Serie zwischen die Anpassungs-Leitung ML und eine Leitung auf dem Massepotential GND geschaltet und die n-Kanal MOS- Transistoren 53 und 54 sind in Serie zwischen die Anpassungs- Leitung ML und eine Leitung auf dem Massepotential GND geschaltet. Die Gates der n-Kanal MOS-Transistoren 51 und 53 sind mit jeweiligen Speicherknoten N2 und N1 verbunden und die n-Kanal MOS-Transistoren 52 und 54 sind mit jeweiligen Such-Leitungen SL und /SL verbunden.
  • Ein gewöhnlicher Schreib-/Lese-Vorgang wird ähnlich wie bei dem ersten Ausführungsbeispiel ausgeführt. Bei dem Vergleichs- Vorgang werden zuerst die Such-Leitungen SL und /SL auf das Niveau L gesteuert und die Anpassungs-Leitung wird vorher auf das Niveau H aufgeladen. Zu diesem Zeitpunkt sind die n-Kanal MOS- Transistoren 52 und 54 in einem nicht-leitenden Zustand um die Anpassungs-Leitung ML von den Leitungen auf dem Massepotential GND abzuriegeln.
  • Dann wird eine der Such-Leitungen SL und /SL gemäß den zu vergleichenden Daten auf das Niveau H gesteuert. Z. B. wenn die Such-Leitungen SL und /SL auf das Niveau H bzw. L gesteuert werden, werden in einem Fall, wo die Speicherknoten N1 und N2 auf dem Niveau H bzw. L sind, die n-Kanal MOS-Transistoren 51 und 54 nicht-leitend um die Anpassungs-Leitung ML auf dem Niveau H zu halten. Dadurch kann mit den Daten auf den Such- Leitungen SL und /SL Information über die Koinzidenz von Daten in den Speicherknoten N1 und N2 erhalten werden.
  • Außerdem werden, wenn die Such-Leitungen SL und /SL auf das Niveau H bzw. L gesteuert werden, in dem Fall, bei dem die Speicherknoten N1 und N2 auf dem Niveau L bzw. H sind, die n-Kanal MOS-Transistoren 51 und 52 leitend und die n-Kanal MOS- Transistoren 53 und 54 werden nicht-leitend um die Anpassungs- Leitung ML auf das Niveau L zu steuern. Dadurch kann mit den Daten auf den Such-Leitungen SL und /SL Information über die fehlende Koinzidenz von Daten in den Speicherknoten N1 und N2 erhalten werden.
  • Bei dem 18. Ausführungsbeispiel kann ähnlich dem 11. Ausführungsbeispiel auch eine Verbesserung der Widerstandsfähigkeit gegen "soft error" realisiert werden.
    • 19. Ausführungsform
  • Fig. 23 ist ein Schaltplan, der den Aufbau einer Speicherzelle 55 eines SRAMs gemäß eines 19. Ausführungsbeispiels der vorliegenden Erfindung zeigt. In Fig. 23 ist ein Aspekt, unter dem die Speicherzelle 55 von der Speicherzelle 24 der Fig. 14 verschieden ist, dass die p-Kanal MOS-Transistoren 11, 11', 12 und 12' durch die Widerstandselemente 56 und 57 ersetzt sind. Die Widerstandselemente 56 bzw. 57 sind zwischen eine Leitung auf dem Versorgungspotential VDD und den Speicherknoten N1 bzw. zwischen eine Leitung auf dem Versorgungspotential VDD und den Speicherknoten N2 geschaltet.
  • Das Widerstandselement 56 und die n-Kanal MOS-Transistoren 13 und 13' bilden einen Inverter, der ein invertiertes Signal des am Speicherknoten N2 auftretenden Signals, an den Speicherknoten N1 gibt. Das Widerstandselement 57 und die n-Kanal MOS- Transistoren 14 und 14' bilden einen Inverter, der ein invertiertes Signal des am Speicherknoten N1 auftretenden Signals an den Speicherknoten N2 gibt. Da die anderen Teile des Aufbaus und der Betrieb gleich sind wie die entsprechenden Teile des Aufbaus und der Betrieb des ersten Ausführungsbeispiels, wird keine der Beschreibung davon wiederholt.
  • Bei dem 19. Ausführungsbeispiel kann ähnlich dem 11. Ausführungsbeispiel auch eine Verbesserung der Widerstandsfähigkeit gegen "soft error" realisiert werden.
    • 20. Ausführungsform
  • Fig. 24 ist ein Schaltplan, der den Aufbau einer Flip-Flop- Schaltung gemäß einem 20. Ausführungsbeispiel der vorliegenden Erfindung, zeigt. In Fig. 24 schließt die Flip-Flop-Schaltung mit ein: Transfer-Gates 60 bis 63 und Inverter 64 bis 70.
  • Das Transfer-Gate 60, der Inverter 64, das Transfer-Gate 61 und die Inverter 66, 68 und 69 sind in Serie zwischen einen Daten- Eingangs-Anschluß T1 und einen Daten-Ausgangs-Anschluß T2 geschaltet. Der Inverter 65 und das Transfer-Gate 62 sind Serie zwischen einen Ausgangsknoten N64 des Inverters 64 und einen Eingangsknoten N60 davon geschaltet. Der Inverter 67 und das Transfer-Gate 63 sind in Serie zwischen den Ausgangsknoten N66 des Inverters 66 und einen Eingangsknoten N61 davon geschaltet. Der Inverter 70 ist zwischen den Knoten N66 und einen invertierten Daten-Ausgangs-Anschluß T3 geschaltet.
  • Jedes der Transfer-Gates 60 bis 63 schließt einen p-Kanal MOS- Transistor 71 und einen n-Kanal MOS-Transistor 72 in Parallelschaltung mit ein. Ein Taktimpuls-Signal CLK wird an das Gate des n-Kanal MOS-Transistors 72 von jedem der Transfer-Gates 60 und 63 und an das Gate des p-Kanal MOS-Transistors 71 von jedem der Transfer-Gates 61 und 62 angelegt. Ein invertiertes Taktimpuls-Signal /CLK wird an das Gate des p-Kanal MOS-Transistors 71 von jedem der Transfer-Gates 60 und 63 und an das Gate des n-Kanal MOS-Transistors 72 von jedem der Transfer-Gates 61 und 62 angelegt. Die Transfer-Gates 60 und 63 sind in einem Zeitraum leitend, wenn das Taktimpuls-Signal CLK auf dem Niveau H ist und die Transfer-Gates 61 und 62 sind in einem Zeitraum leitend, wenn das Taktimpuls-Signal CLK auf dem Niveau L ist.
  • Jeder der Inverter 64 und 67 schließt mit ein: einen p-Kanal MOS-Transistor 73 und n-Kanal MOS-Transistoren 74 und 74'. Der p-Kanal MOS-Transistor 73 ist zwischen eine Leitung auf dem Versorgungspotential VDD und einen Ausgangsknoten geschaltet, und dessen Gate ist mit einem Eingangsknoten davon verbunden. Die n-Kanal MOS-Transistoren 74 und 74' sind in Serie zwischen den Ausgangsknoten davon und eine Leitung auf dem Massepotential GND geschaltet und deren Gates sind beide mit dem Eingangsknoten verbunden. Wenn der Eingangsknoten auf dem Niveau H ist, wird der p-Kanal MOS-Transistor 73 nicht-leitend und die n- Kanal MOS-Transistoren 74 und 74' werden leitend um den Ausgangsknoten auf das Niveau L zu steuern. Wenn der Eingangsknoten auf dem Niveau L ist, werden die n-Kanal MOS-Transistoren 74 und 74' nicht-leitend und der p-Kanal MOS-Transistor 73 wird leitend um den Ausgangsknoten auf das Niveau H zu steuern.
  • Im folgenden wird die Beschreibung des Betriebs einer Flip- Flop-Schaltung gegeben. Wenn das Taktimpuls-Signal CLK auf dem Niveau L ist, werden die Transfer-Gates 60 und 63 nicht-leitend und die Transfer-Gates 61 und 62 werden leitend. Dadurch wird des logische Niveau des Knoten N60 durch die Inverter 64 und 65 und durch das Transfer-Gate 62 festgehalten und das logische Niveau des Knoten N60 wird durch den Inverter 64, das Transfer- Gate 61 und die Inverter 66, 68 und 69 an den Daten-Ausgangs- Anschluß T2 ausgegeben.
  • Wenn das Taktimpuls-Signal CLK von dem Niveau L auf das Niveau H angehoben wird, werden die Transfer-Gates 60 und 63 leitend und die Transfer-Gates 61 und 62 werden nicht-leitend. Dadurch wird das logische Niveau des Knoten N66 nicht nur durch die Inverter 67 und 66 und das Transfer-Gate 63 festgehalten, sondern das logische Niveau des Knoten N66 wird auch durch die Inverter 68 und 69 an den Daten-Ausgangs-Ausschluß T2 ausgegeben.
  • Bei dem 20. Ausführungsbeispiel kann, da bei jedem der Inverter 64 bis 67 zwei n-Kanal MOS-Transistoren 74 und 74' in Serie zwischen einen Ausgangsknoten und eine Leitung auf dem Massepotential GND geschalten sind, ähnlich dem ersten Ausführungsbeispiel eine Verbesserung des Widerstands gegen "soft error" realisiert werden.
  • Es sei bemerkt, dass bei jedem der Inverter 64 bis 67 zwei p- Kanal MOS-Transistoren in Serie zwischen einen Ausgangsknoten und eine Leitung auf dem Versorgungspotential VDD geschaltet sein könnten.

Claims (20)

1. Halbleiter-Speicherschaltung mit:
zwei Invertern (11 bis 14, 13' bis 14'), die zwischen erste und zweite Speicherknoten (N1, N2) geschaltet sind, wobei ein Eingangsknoten jedes Inverters, mit einem Ausgangsknoten des anderen Inverters verbunden ist, und wobei die Inverter (11, 13, 13') jeweils mit einschließen:
mehrere erste Transistoren (13, 13') eines ersten Leitfähigkeittyps, die in Serie zwischen eine Leitung eines ersten Versorgungspotentials (GND) und den Ausgangsknoten geschaltet sind, und deren Eingangs-Elektroden alle mit dem Eingangsknoten verbunden sind, und
einen zweiten Transistor (11) eines zweiten Leitfähigkeittyps, der zwischen eine Leitung eines zweiten Versorgungspotentials (VDD) und den Ausgangsknoten geschaltet ist, und dessen Eingangselektrode mit dem Eingangsknoten verbunden ist.
2. Halbleiter-Speicherschaltung nach Anspruch 1, bei der
die Halbleiter-Speicherschaltung an einer Überschneidung einer Wort-Leitung (WL) und ersten und zweiten Bit- Leitungen (BL, /BL) angeordnet ist und außerdem mit:
mehreren dritten Transistoren (15, 15'), die in Serie zwischen die erste Bit-Leitung (BL) und den ersten Speicherknoten (N1) geschaltet sind und die als Antwort auf einen Übergang der Wort-Leitung auf ein Ansprechniveau leitend werden;
mehreren vierten Transistoren (16, 16'), die in Serie zwischen die zweite Bit-Leitung (/BL) und den zweiten Speicherknoten (N2) geschaltet sind, und die als Antwort auf einen Übergang der Wort-Leitung auf ein Ansprechniveau leitend werden.
3. Halbleiter-Speicherschaltung nach Anspruch 1 oder 2, bei der
jeder der ersten Transistoren und der zweiten Transistoren (13', 13, 11) ein MOS-Transistor ist und
die Gate-Elektroden der mehreren ersten Transistoren (13', 13) sich in einem rechten Winkel zueinander erstrecken.
4. Halbleiter-Speicherschaltung nach Anspruch 1 oder 2, bei der
jeder der ersten Transistoren und der zweiten Transistoren (13', 13, 11) ein MOS-Transistor ist und
die Gate-Elektroden der mehreren ersten Transistoren (13', 13) sich in der gleichen Richtung entlang einer geraden Linie erstrecken.
5. Halbleiter-Speicherschaltung nach Anspruch 1 oder 2, bei der
jeder der ersten Transistoren und der zweiten Transistoren (13', 13, 11) ein MOS-Transistor ist und
die Gate-Elektroden der mehreren ersten Transistoren (13', 13) sich parallel zueinander erstrecken.
6. Halbleiter-Speicherschaltung nach Anspruch 2, bei der
jeder der ersten Transistoren, der zweiten Transistoren, der dritten Transistoren und der vierten Transistoren (13', 13, 11, 15', 15, 16', 16) ein MOS-Transistor ist und
die Gate-Elektroden der ersten Transistoren, der zweiten Transistoren, der dritten Transistoren und der vierten Transistoren (13', 13, 11, 15', 15, 16, 16') sich in der gleichen Richtung wie jeder andere erstrecken.
7. Halbleiter-Speicherschaltung nach einem der Ansprüche 1 bis 6, bei der
die Halbleiter-Speicherschaltung auf der Oberfläche einer ersten Halbleiterschicht (NA) eines ersten Leitfähigkeittyps ausgebildet ist;
Oberflächen einer zweiten und dritten Halbleiter-Schicht eines zweiten Leitfähigkeittyps, die auf einer Seite der ersten Halbleiter-Schicht (NA) bzw. der anderen Seite davon angeordnet sind;
die zweiten Transistoren (11, 12) der zwei Inverter alle auf der Oberfläche der ersten Halbleiter-Schicht (NA) ausgebildet sind und
die mehreren ersten Transistoren (13', 13) des einen der zwei Inverter alle auf der Oberfläche der zweiten Halbleiter-Schicht ausgebildet sind, während die mehreren ersten Transistoren des anderen Inverters alle auf der Oberfläche der dritten Halbleiter-Schicht ausgebildet sind.
8. Halbleiter-Speicherschaltung nach einem der Ansprüche 1 bis 6, bei der
die Halbleiter-Speicherschaltung auf der Oberfläche einer ersten Halbleiter-Schicht (NA) eines ersten Leitfähigkeittyps ausgebildet ist, und Oberflächen von zweiten und dritten Halbleiter-Schichten eines zweiten Leitfähigkeittyps auf einer Seite der ersten Halbleiter-Schicht (NA) bzw. auf der anderen davon angeordnet sind;
die zweiten Transistoren (11, 12) der zwei Inverter alle auf der Oberfläche der ersten Halbleiter-Schicht (NA) ausgebildet sind und
die mehreren ersten Transistoren (13', 13) des einen der zwei Inverter auf den Oberflächen der zweiten und dritten Halbleiter-Schicht in verteilter Weise ausgebildet sind und die mehreren ersten Transistoren (14', 14) des anderen Inverters auf den Oberflächen der zweiten und dritten Halbleiter-Schichten in verteilter Weise ausgebildet sind.
9. Halbleiter-Speicherschaltung nach einem der Ansprüche 1 bis 8, bei der die Halbleiter-Speicherschaltung auf einem SOI-Substrat (17 bis 19) ausgebildet ist.
10. Halbleiter-Speicherschaltung nach einem der Ansprüche 1 bis 9, bei der
die Halbleiter-Speicherschaltung an einer Überschneidung einer Wort-Leitung (WL) und ersten und zweiten Bit- Leitungen (BL, /BL) angeordnet ist;
eine Lese-Wort-Leitung (RWL) und eine Lese-Bit-Leitung (RBL) entsprechend für die Halbleiter-Speicherschaltung vorgesehen ist und
die Halbleiter-Speicherschaltung zudem Lese-Schaltungen (31, 34) umfasst, die ein logisches Niveau von einem der ersten und zweiten Speicherknoten (N1, N2) als Antwort auf einen Übergang der Lese-Wort-Leitung (RWL) auf das Ansprechniveau an die Lese-Schreib-Leitung (RBL) geben.
11. Halbleiter-Speicherschaltung nach einem der Ansprüche 1 bis 10, bei der
die Halbleiter-Speicherschaltung an einer Überschneidung einer Wort-Leitung (WL) und ersten und zweiten Bit- Leitungen (BL, /BL) angeordnet ist;
eine Such-Leitung (SL) und eine Anpassungs-Leitung (ML) entsprechend für die Halbleiter-Speicherschaltung vorgesehen sind und
die Halbleiter-Speicherschaltung zudem eine Koinzidenz/Nicht-Koinzidenz-Feststellungs-Schaltung (51, 52) umfasst,
die feststellt ob ein logisches Niveau eines der ersten und zweiten Speicherknoten (N1, N2) mit dem logischen Niveau, das auf die Such-Leitung gegeben wurde, übereinstimmt, derart, dass ein Signal auf einem Niveau entsprechend dem Resultat an die Anpassungs-Leitung (ML) zu geben.
12. Halbleiter-Speicherschaltung nach einem der Ansprüche 1 bis 11, bei der
die Inverter (11, 11', 13, 13') jeweils mit einschließen:
mehrere erste Transistoren (13, 13') eines ersten Leitfähigkeittyps, die in Serie zwischen eine Leitung des ersten Versorgungspotentials (GND) und den Ausgangsknoten geschaltet sind, und deren Eingangselektroden alle mit dem Eingangsknoten verbunden sind und
mehrere dritte Transistoren (11', 11) eines zweiten Leitfähigkeittyps, wobei einer der ersten Transistoren der zweite Transistor ist, und die in Serie zwischen eine Leitung des zweiten Versorgungspotentials (VDD) und den Ausgangsknoten geschaltet sind.
13. Halbleiter-Speicherschaltung nach Anspruch 12, bei der
die Halbleiter-Speicherschaltung an einer Überschneidung einer Wort-Leitung (WL) und ersten und zweiten Bit- Leitungen (BL, /BL) angeordnet ist und zudem mit:
mehreren vierten Transistoren (15', 15), die in Serie zwischen die erste Bit-Leitung (BL) und den ersten Speicherknoten (N1) geschaltet sind, und die als Antwort auf einen Übergang der Wort-Leitung (WL) auf das Ansprechniveau leitend werden und
mehreren fünften Transistoren (16', 16), die in Serie zwischen die zweite Bit-Leitung (/BL) und den zweiten Speicherknoten (N2) geschaltet sind, und die als Antwort auf einen Übergang der Wort-Leitung (WL) auf das Ansprechniveau leitend werden.
14. Halbleiter-Speicherschaltung nach Anspruch 12, bei der
jeder der ersten Transistoren und der dritten Transistoren (13', 13, 11', 11) ein MOS-Transistor ist;
die Gate-Elektroden der mehreren ersten Transistoren (13', 13) sich in einem rechten Winkel zueinander erstrecken und
die Gate-Elektroden der mehreren dritten Transistoren (11', 11) sich in einem rechten Winkel zueinander erstrecken.
15. Halbleiter-Speicherschaltung nach Anspruch 12, bei der
jeder der ersten Transistoren und der dritten Transistoren (13', 13, 11', 11) ein MOS-Transistor ist;
die Gate-Elektroden der mehreren ersten Transistoren (13', 13) sich in die gleiche Richtung entlang einer geraden Linie erstrecken und
die Gate-Elektroden der mehreren dritten Transistoren (11', 11) sich in die gleiche Richtung entlang einer anderen geraden Linie erstrecken.
16. Halbleiter-Speicherschaltung nach Anspruch 12, bei der
jeder der ersten Transistoren und der dritten Transistoren (13', 13, 11', 11) ein MOS-Transistor ist;
die Gate-Elektroden der mehreren ersten Transistoren (13', 13) sich parallel zueinander erstrecken und
die Gate-Elektroden der mehreren dritten Transistoren (11', 11) sich parallel zueinander erstrecken.
17. Halbleiter-Speicherschaltung nach Anspruch 13, bei der
jeder der ersten Transistoren, der dritten Transistoren, der vierten Transistoren und der fünften Transistoren (13', 13, 11', 11, 15', 15, 16', 16) ein MOS-Transistor ist und
die Gate-Elektroden der ersten Transistoren, der dritten Transistoren, der vierten Transistoren und der fünften Transistoren (13', 13, 11', 11, 15', 15, 16', 16) sich in die gleiche Richtung erstrecken wie jede andere.
18. Halbleiter-Speicherschaltung nach einem der Ansprüche 12 bis 17, bei der
die Halbleiter-Speicherschaltung auf der Oberfläche einer ersten Halbleiter-Schicht (NA) eines ersten Leitfähigkeittyps ausgebildet ist und Oberflächen von zweiten und dritten Halbleiter-Schichten eines zweiten Leitfähigkeittyps auf einer Seite der ersten Halbleiter-Schicht (NA) bzw. der anderen Seite davon angeordnet sind;
die mehreren dritten Transistoren (11', 11, 12', 12) der zwei Inverter alle auf der Oberfläche der ersten Halbleiter-Schicht (NA) ausgebildet sind und
die mehreren ersten Transistoren (13', 13) eines der zwei Inverter alle auf der Oberfläche der zweiten Halbleiterschicht ausgebildet sind, während die mehreren ersten Transistoren (14', 14) des anderen Inverters alle auf der Oberfläche der dritten Halbleiter-Schicht ausgebildet sind.
19. Halbleiter-Speicherschaltung nach einem der Ansprüche 12 bis 17, bei der
die Halbleiter-Speicherschaltung auf der Oberfläche einer ersten Halbleiter-Schicht (NA) eines ersten Leitfähigkeittyps ausgebildet ist und Oberflächen von zweiten und dritten Halbleiter-Schichten eines zweiten Leitfähigkeittyps auf einer Seite der ersten Halbleiter-Schicht (NA) bzw. der anderen Seite davon angeordnet sind und
die mehreren ersten Transistoren (13', 13) eines der zwei Inverter auf den Oberflächen der zweiten und dritten Halbleiter-Schicht in verteilter Weise ausgebildet sind, und
die mehreren ersten Transistoren (14', 14) des anderen Inverters auf den Oberflächen der zweiten und dritten Halbleiter-Schicht in verteilter Weise ausgebildet sind.
20. Halbleiter-Speicherschaltung nach einem der Ansprüche 1 bis 19, bei der
die Halbleiter-Speicherschaltung ein Taktimpuls-Signal (CLK) und ein Eingangssignal (DI) empfängt und
einen Haltekreis bildet, der ein logisches Niveau des an den Eingangs-Anschluß (T1) gegebenen Eingangssignals als Antwort auf das Taktimpuls-Signal (CLK) festhält, und der mit dem ersten Speicherknoten (N1) verbunden ist.
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