DE102021106147A1 - Leseverstärkerarchitektur für vorgänge mit niedriger versorgungsspannung - Google Patents

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Koichiro Hayashi
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Abstract

Es werden Systeme und Verfahren zum Reduzieren der Energie pro Bit von Speicherzellenlesevorgängen wie Speicherlesevorgänge durch dynamisches Anpassen des Body-Effekts von Daten-Latch-Transistoren während der Lesevorgänge beschrieben. Eine signifikante Komponente der Energie, die erforderlich ist, um die Speicherzellenlesevorgänge durchzuführen, kann den parasitären Strömen durch Transistoren mit niedriger Schwellenspannung (VT) von Daten-Latches in Leseverstärkerschaltungen entsprechen. Um die Energie pro Bit der Speicherzellenlesevorgänge zu reduzieren, während eine reduzierte Versorgungsspannung für die Daten-Latches verwendet wird, kann der Body-Effekt einer ausgewählten Anzahl der Transistoren mit niedriger VT in den Daten-Latches dynamisch angepasst werden, sodass der Body-Effekt während des Zwischenspeicherns neuer Daten in die Daten-Latches minimiert wird oder nicht vorhanden ist und dann erhöht wird, nachdem die neuen Daten in den Daten-Latches zwischengespeichert wurden.

Description

  • HINTERGRUND
  • Die steigende Nachfrage nach tragbarer Unterhaltungselektronik erhöht den Bedarf an Speicherungsvorrichtungen mit hoher Kapazität. Nichtflüchtige Halbleiterspeichervorrichtungen wie Flash-Speicherkarten werden häufig verwendet, um den ständig wachsenden Anforderungen an die Speicherung und den Austausch digitaler Informationen gerecht zu werden. Ihre Portabilität, Vielseitigkeit und ihr robustes Design sowie ihre hohe Zuverlässigkeit und große Kapazität haben solche Speichervorrichtungen ideal für die Verwendung in einer breiten Vielfalt elektronischer Vorrichtungen gemacht, einschließlich zum Beispiel Digitalkameras, digitaler Musikwiedergabevorrichtungen, Videospielkonsolen, PDAs, Mobiltelefonen und Solid-State-Laufwerken (SSDs). Halbleiterspeichervorrichtungen können einen nichtflüchtigen Speicher oder einen flüchtigen Speicher aufweisen. Ein nichtflüchtiger Speicher ermöglicht, dass Informationen gespeichert und behalten werden, selbst wenn der nichtflüchtige Speicher nicht mit einer Stromquelle (z. B. einer Batterie/einem Akku) verbunden ist. Zu Beispielen für einen nichtflüchtigen Speicher gehören Flash-Speicher (z. B. Flash-Speicher vom NAND-Typ und NOR-Typ) und elektrisch löschbare programmierbare Nur-LeseSpeicher (EEPROM).
  • Es ist üblich, dass der Halbleiterspeicher-Die in einem Gehäuse platziert wird, um eine einfachere Handhabung und Montage zu ermöglichen und den Die vor Beschädigung zu schützen. Obwohl die Pluralform von „Die“ „Dice“ lautet, ist es in der industriellen Praxis üblich, in der deutschen Sprache „Dies“ als Pluralform zu verwenden. In einem Beispiel können ein oder mehrere Halbleiterspeicher-Dies und andere integrierte Schaltungen, wie Prozessoren, in einem Gehäuse eingeschlossen sein, wobei die Dies in dem Gehäuse übereinandergestapelt sein können. Das Gehäuse kann ein oberflächenmontiertes Gehäuse, wie ein BGA-Gehäuse oder ein TSOP-Gehäuse, aufweisen. Ein Vorteil des vertikalen Stapelns zahlreicher Dies in einem Gehäuse (z. B. Stapeln von acht Dies in einem einzigen Gehäuse) ist, dass der Gesamtformfaktor und die Gehäusegröße reduziert werden können. In manchen Fällen kann das Gehäuse ein gestapeltes Multi-Chip-Gehäuse, ein System-in-Package (SiP) oder ein Chipstapel-Multichipmodul (MCM) aufweisen. Vertikale Verbindungen zwischen den gestapelten Dies, einschließlich direkter vertikaler Verbindungen durch das Substrat eines Dies (z. B. durch ein Siliziumsubstrat), können in jedem Die vor oder nach dem Die-zu-Die-Bonden ausgebildet werden. Die vertikalen Verbindungen können Siliziumdurchkontaktierungen (TSVs) aufweisen.
  • Figurenliste
  • Gleich nummerierte Elemente beziehen sich auf gemeinsame Komponenten in den verschiedenen Figuren.
    • 1 ist ein Blockdiagramm, das eine Ausführungsform eines Speichersystems darstellt.
    • 2A stellt eine Ausführungsform zweier separierter Dies dar.
    • 2B stellt eine Ausführungsform einer Vielzahl von gestapelten Dies dar, die einen Speicherarray-Die und einen CMOS-Die einschließen.
    • Die 3A bis 3B stellen verschiedene Ausführungsformen einer integrierten Speicheranordnung dar.
    • 4 ist eine perspektivische Ansicht eines Abschnitts einer Ausführungsform einer monolithischen dreidimensionalen Speicherstruktur.
    • 5 stellt Schwellenspannungsverteilungen dar.
    • 6A ist eine Tabelle, die ein Beispiel für eine Zuweisung von Datenwerten zu Datenzuständen beschreibt.
    • 6B stellt eine Ausführungsform einer Reihe von Programmier- und Verifizierimpulsen dar, die während eines Programmiervorgangs an eine ausgewählte Wortleitung angelegt werden.
    • 7 stellt eine Ausführungsform einer Vielzahl von gestapelten Dies dar.
    • 8A stellt eine Ausführungsform eines Abschnitts eines Leseverstärkers dar.
    • 8B stellt eine Ausführungsform von Spannungswellenformen dar, die dem Vorgang des in 8A dargestellten Abschnitts des Leseverstärkers entsprechen.
    • 8C stellt eine Ausführungsform eines Daten-Latch dar.
    • 8D bis 81 stellen verschiedene Ausführungsformen von Querschnittsansichten von NMOS-Transistoren mit niedriger VT dar, die in 8C dargestellt sind.
    • 8J stellt eine alternative Ausführungsform eines Daten-Latch dar.
    • 9A bis 9B stellen ein Flussdiagramm dar, das eine Ausführungsform eines Prozesses zum dynamischen Anpassen des Body-Effekts von Daten-Latch-Transistoren in von Leseverstärkerschaltungen während Lesevorgängen beschreibt.
    • 9C bis 9D stellen ein Flussdiagramm dar, das eine alternative Ausführungsform eines Prozesses zum dynamischen Anpassen des Body-Effekts von Daten-Latch-Transistoren in Leseverstärkerschaltungen während Lesevorgängen beschreibt.
  • DETAILLIERTE BESCHREIBUNG
  • Es wird eine Technologie zum Verbessern der Leistungsfähigkeit und Energieeffizienz von Speicherzellenlesevorgängen durch dynamisches Anpassen des Body-Effekts von Daten-Latch-Transistoren in Leseverstärkerschaltungen während der Lesevorgänge beschrieben. Die Speicherzellenlesevorgänge können Lesevorgänge oder Programmierverifizierungsvorgänge aufweisen. Die Datenzustände einer Vielzahl von Speicherzellen können unter Verwendung einer Vielzahl von Leseverstärkerschaltungen bestimmt werden, und Daten, die den Datenzuständen der Vielzahl von Speicherzellen entsprechen, können unter Verwendung einer Vielzahl von Daten-Latches gespeichert werden. In einem Beispiel kann eine Leseverstärkerschaltung einen Datenzustand bestimmen, der einer spezifischen Schwellenspannung eines Speicherzellentransistors zugeordnet ist, und zwei Bits, die dem Datenzustand entsprechen, unter Verwendung von zwei Daten-Latches speichern. In manchen Fällen kann die Gesamtanzahl von Daten-Latches auf einem Die (z. B. auf einem CMOS-Die oder einem Speicher-Die) über eine Million Daten-Latches aufweisen. Eine signifikante Komponente der Energie pro Bit von Speicherzellenlesevorgängen kann parasitären Strömen durch Transistoren der Daten-Latches entsprechen. Die parasitären Ströme können Leckströme durch Transistoren mit niedriger Schwellenspannung (VT) einschließen, wenn die Transistoren mit niedriger VT in einen nicht leitenden Zustand eingestellt werden. Ein technischer Vorteil des Verwendens von Transistoren mit niedriger VT in den Daten-Latches zum Speichern von Speicherzellendaten besteht darin, dass die Versorgungsspannung für die Daten-Latches (z. B. VDD_SA) reduziert werden kann (z. B. von 1,8 V auf 1,5 V), was die Energie pro Bit von Speicherzellenlesevorgängen reduzieren kann. Ein technisches Problem bei dem Verwenden von Transistoren mit niedriger VT in den Daten-Latches besteht jedoch darin, dass parasitäre Ströme zunehmen können, was die Energie pro Bit von Speicherzellenlesevorgängen erhöhen kann. Um die Energie pro Bit von Speicherzellenlesevorgänge zu reduzieren, während eine reduzierte Versorgungsspannung für die Daten-Latches verwendet wird, kann der Body-Effekt einer ausgewählten Anzahl der Transistoren mit niedriger VT in den Daten-Latches dynamisch angepasst werden, sodass der Body-Effekt während des Zwischenspeicherns neuer Daten in den Daten-Latches minimiert wird oder nicht existent ist und dann erhöht wird, nachdem die neuen Daten in den Daten-Latches zwischengespeichert worden sind.
  • In manchen Fällen nimmt, wenn die Bulk-Spannung (oder Body-Spannung) eines NMOS-Transistors unter die Source-Spannung des NMOS-Transistors fällt und die Spannungsdifferenz zwischen der Bulk-Spannung und der Source-Spannung negativer wird, die Breite des unter dem Gate ausgebildeten Verarmungsbereichs zu, wodurch sich die Schwellenspannung für den NMOS-Transistor erhöht. Dieser Effekt, bei dem eine Erhöhung der Source-zu-Bulk-Spannung des NMOS-Transistors bewirkt, dass sich die Schwellenspannung des NMOS-Transistors erhöht, kann als der „Body-Effekt“ bezeichnet werden. Bei PMOS-Transistoren kann der Body-Effekt auch auftreten, wenn sich die Bulk-zu-Source-Spannung des PMOS-Transistors erhöht.
  • Leseverstärkerschaltungen zum Lesen von Strömen durch Speicherzellen und zum Bestimmen von Datenzuständen der Speicherzellen können lokalisierte Daten-Latches nutzen, um Daten, die den bestimmten Datenzuständen zugeordnet sind, zu speichern oder vorübergehend zu puffern. Die Daten-Latches können in eine Einrichtung mit höherer Geschwindigkeit und höherer Leistung eingestellt werden, wenn neue Daten empfangen werden, die zwischengespeichert werden sollen, und dann in eine Einrichtung mit niedrigerer Geschwindigkeit und niedrigerer Leistung eingestellt werden, nachdem die Daten zwischengespeichert wurden. Während eines Speicherlesevorgangs können die Leseverstärkerschaltungen den Body-Effekt von NMOS-Transistoren mit niedriger VT dynamisch anpassen, um die Schaltungsleistungsfähigkeit für die Schaltungsleistung auszugleichen. In manchen Ausführungsformen kann, um die Schwellenspannung eines NMOS-Transistors mit niedriger VT, der in einem Daten-Latch verwendet wird, zu erhöhen, nachdem neue Daten zwischengespeichert wurden, um Unterschwellenleckströme durch den NMOS-Transistor mit niedriger VT zu reduzieren, wenn der NMOS-Transistor mit niedriger VT abgetrennt oder in einen nicht leitenden Zustand eingestellt wird, die Source-zu-Bulk-Spannung für den NMOS-Transistor mit niedriger VT auf mindestens eine erste Spannungsdifferenz (z. B. 0,7 V) eingestellt werden. In einem Beispiel kann die Source-zu-Bulk-Spannung für den NMOS-Transistor mit niedriger VT auf die erste Spannungsdifferenz eingestellt werden, indem 0,7 V an die Source des NMOS-Transistors mit niedriger VT und 0 V auf den P-WANNEN-Body des NMOS-Transistors mit niedriger VT angelegt werden. In einem anderen Beispiel kann die Source-zu-Bulk-Spannung für den NMOS-Transistor mit niedriger VT auf die erste Spannungsdifferenz eingestellt werden, indem 0 V an die Source des NMOS-Transistors mit niedriger VT und -0,7 V an den P-WANNEN-Body des NMOS-Transistors mit niedriger VT angelegt werden. In einem anderen Beispiel kann die Source-zu-Bulk-Spannung für den NMOS-Transistor mit niedriger VT auf die erste Spannungsdifferenz eingestellt werden, indem positive 350 mV an die Source des NMOS-Transistors mit niedriger VT und negative 350 mV an den P-WANNEN-Body des NMOS-Transistors mit niedriger VT angelegt werden.
  • Die Bestimmung, ob die Source-Spannung oder die Bulk-Spannung, die an die NMOS-Transistoren mit niedriger VT in den Daten-Latches angelegt wird, angepasst werden soll, kann von einer Chiptemperatur und der Anzahl von Daten-Latches abhängen, die aktiviert sind. Die Menge an Stromverlust aufgrund von parasitären Strömen durch die Daten-Latches kann mit erhöhter Chiptemperatur und mit der Anzahl von Daten-Latches, die in einen aktivierten Zustand eingestellt sind, der parasitäre Ströme nicht verhindert, zunehmen. Wenn die Chiptemperatur in einem Beispiel größer als eine Schwellentemperatur ist (z. B. größer als 55 Grad Celsius ist), dann kann die minimale Source-Spannung, die an die NMOS-Transistoren mit niedriger VT angelegt wird, auf 0,7 V eingestellt werden; wenn die Chiptemperatur jedoch nicht größer als die Schwellentemperatur ist, kann die minimale Source-Spannung, die an die NMOS-Transistoren mit niedriger VT angelegt wird, auf 0 V eingestellt werden. In einem anderen Beispiel kann, wenn die Chiptemperatur kleiner als eine Schwellentemperatur ist (z. B. kleiner als 55 Grad Celsius ist), die an die NMOS-Transistoren mit niedriger VT angelegte P-WANNEN-Body-Spannung auf 0 V eingestellt werden; wenn die Chiptemperatur jedoch nicht kleiner als die Schwellentemperatur ist, kann die an die NMOS-Transistoren mit niedriger VT angelegte P-WANNEN-Body-Spannung auf -1 V eingestellt werden. In einem anderen Beispiel kann, wenn die Anzahl von Daten-Latches größer als eine Schwellenanzahl von Daten-Latches ist (z. B. größer als 8 K Daten-Latches), die minimale Source-Spannung, die an die NMOS-Transistoren mit niedriger VT angelegt wird, auf 0,7 V eingestellt werden; wenn jedoch die Anzahl von Daten-Latches nicht größer als die Schwellenanzahl von Daten-Latches ist, dann kann die minimale Source-Spannung, die an die NMOS-Transistoren mit niedriger VT angelegt wird, auf 0 V eingestellt werden.
  • Um Speichersystemkosten und Energieverbrauch zu reduzieren, können ein oder mehrere Speicherarray-Dies und ein oder mehrere CMOS-Dies vertikal gestapelt und elektrisch miteinander verbunden sein. Jeder CMOS-Die kann Speicherarrayunterstützungsschaltlogik wie Spannungsregler, Ladungspumpen, Leseverstärker, Seitenregister und/oder Zustandsmaschinen einschließen. Jeder CMOS-Die kann periphere E/A-Schaltungen zum Unterstützen des einen oder der mehreren Speicher-Dies, spezialisierte Kerne zum Beschleunigen spezifischer Anwendungsdomänen (z. B. ECC, Komprimierung, Filterung, rekonfigurierbare Logik usw.) und leichte CPUs zum Unterstützen der allgemeinen Anwendungsdomäne einschließen. Die peripheren E/A-Schaltungen können Leseverstärker, Decodierer, Ladungspumpen usw. einschließen. Der Speicherarray-Die kann verschiedene Speicherstrukturen, einschließlich ebene NAND-Strukturen, vertikale NAND-Strukturen, Bit-Kosten-skalierbare-NAND-Strukturen (BiCS-NAND-Strukturen), 3D-NAND-Strukturen oder 3D-ReRAM-Strukturen aufweisen.
  • In manchen Fällen kann eine Vielzahl von gestapelten Dies einen ersten Satz von CMOS-Dies und einen zweiten Satz von Speicherarray-Dies einschließen. Der CMOS-Die kann physisch kleiner sein oder eine kleinere Die-Fläche als der Speicherarray-Die innehaben und einen kostengünstigeren Herstellungsprozess als der Speicherarray-Die nutzen. Die Vielzahl von gestapelten Dies kann einen ersten Speicherarray-Die, der auf einer ersten Schicht angeordnet ist, und zwei oder mehr verschiedene CMOS-Dies, die auf einer zweiten Schicht angeordnet sind, die über der ersten Schicht positioniert ist, einschließen. Ein zweiter Speicherarray-Die kann dann auf einer dritten Schicht über der zweiten Schicht angeordnet sein. In diesem Fall kann eine Kombination aus horizontalen Bussen und vertikalen Bussen zusammen mit Kreuzschienenschaltertransistoren jedem der CMOS-Dies in der Vielzahl von gestapelten Dies ermöglichen, sich entweder mit dem ersten Speicherarray-Die oder dem zweiten Speicherarray-Die elektrisch zu verbinden. Vertikale und horizontale Kreuzschienenstrukturen können verwendet werden, um jedem der CMOS-Dies zu ermöglichen, sich mit einem beliebigen der Speicherarray-Dies in der Vielzahl von gestapelten Dies zu verbinden. Eine vertikale Verbindung kann durch ein Substrat eines Dies unter Verwendung einer TSV hergestellt werden. In einem Beispiel kann eine Kreuzschienenstruktur unter Verwendung einer oder mehrerer TSVs einen internen Knoten (z. B. einen Bitleitungsknoten) in einem ersten Speicherarray-Die der Vielzahl von gestapelten Dies mit einem internen Knoten (z. B. einem Leseverstärkerknoten) eines zweiten Dies der Vielzahl von gestapelten Dies verbinden.
  • In einer Ausführungsform kann ein nichtflüchtiges Speicherungssystem ein oder mehrere zweidimensionale Arrays von nichtflüchtigen Speicherzellen einschließen. Die Speicherzellen innerhalb eines zweidimensionalen Speicherarrays können eine einzelne Schicht von Speicherzellen bilden und können über Steuerleitungen (z. B. Wortleitungen und Bitleitungen) in der X- und Y-Richtung ausgewählt werden. In einer anderen Ausführungsform kann ein nichtflüchtiges Speicherungssystem ein oder mehrere monolithische dreidimensionale Speicherarrays einschließen, in denen zwei oder mehr Schichten von Speicherzellen über einem einzigen Substrat ohne zwischenliegende Substrate gebildet werden können. In manchen Fällen kann ein dreidimensionales Speicherarray eine oder mehrere vertikale Spalten von Speicherzellen oberhalb und senkrecht zu einem Substrat oder im Wesentlichen senkrecht zu dem Substrat einschließen (z. B. innerhalb von 1 bis 2 Grad von einem Normalenvektor, der senkrecht zu dem Substrat ist). In einem Beispiel kann ein nichtflüchtiges Speicherungssystem ein Speicherarray mit vertikalen Bitleitungen oder Bitleitungen einschließen, die senkrecht zu einem Halbleitersubstrat angeordnet sind. Das Substrat kann ein Siliziumsubstrat aufweisen.
  • 1 ist ein Blockdiagramm einer Ausführungsform eines Speichersystems 100, das die vorgeschlagene Technologie implementiert, einschließlich Gegenmaßnahmen zum Vermeiden von nicht zu behebenden Fehlern aufgrund von Überprogrammierung. In einer Ausführungsform ist das Speichersystem 100 ein Solid-State-Laufwerk („SSD“). Das Speichersystem 100 kann auch eine Speicherkarte, ein USB-Laufwerk oder eine andere Art von Speicherungssystem sein. Die vorgeschlagene Technologie ist nicht auf einen Typ von Speichersystem beschränkt. Das Speichersystem 100 ist mit einem Host 102 verbunden, der ein Computer, Server, eine elektronische Vorrichtung (z. B. Smartphone, Tablet oder andere mobile Vorrichtung), ein Gerät oder eine andere Einrichtung sein kann, die Speicher verwendet und Datenverarbeitungsfähigkeiten innehat. In manchen Ausführungsformen ist der Host 102 von dem Speichersystem 100 separiert, aber mit diesem verbunden. In anderen Ausführungsformen ist das Speichersystem 100 in den Host 102 eingebettet.
  • Die Komponenten des in 1 dargestellten Speichersystems 100 sind elektrische Schaltungen. Das Speichersystem 100 schließt eine Steuerung 120, die mit einem oder mehreren Speicher-Dies 130 verbunden ist, und einen lokalen flüchtigen Hochgeschwindigkeitsspeicher 140 (z. B. DRAM) ein. Der eine oder die mehreren Speicher-Dies 130 weisen jeweils eine Vielzahl von nichtflüchtigen Speicherzellen auf. Mehr Informationen über die Struktur jedes Speicher-Dies 130 sind unten bereitgestellt. Der lokale flüchtige Hochgeschwindigkeitsspeicher 140 wird von der Steuerung 120 verwendet, um bestimmte Funktionen durchzuführen. Zum Beispiel speichert der lokale flüchtige Hochgeschwindigkeitsspeicher 140 Tabellen der Übersetzung von logischen Adressen in physische („L2P-Tabellen“).
  • Die Steuerung 120 weist eine Host-Schnittstelle 152 auf, die mit dem Host 102 verbunden ist und mit diesem in Kommunikation steht. In einer Ausführungsform stellt die Host-Schnittstelle 152 eine PCIe-Schnittstelle bereit. Andere Schnittstellen können ebenfalls verwendet werden, wie SCSI, SATA usw. Die Host-Schnittstelle 152 ist ebenfalls mit einem Network-on-Chip (NOC) 154 verbunden. Ein NOC ist ein Kommunikationssubsystem auf einer integrierten Schaltung. NOCs können synchrone und asynchrone Taktdomänen umspannen oder ungetaktete asynchrone Logik verwenden. Die NOC-Technologie wendet Netzwerktheorie und -verfahren auf On-Chip-Kommunikationen an und liefert beträchtliche Verbesserungen gegenüber herkömmlichen Bus- und Kreuzschienenverbindungen. Ein NOC verbessert die Skalierbarkeit von Systemen auf einem Chip (SoC) und die Leistungseffizienz komplexer SoCs verglichen mit anderen Gestaltungen. Die Drähte und die Verbindungen des NOC werden von vielen Signalen gemeinsam genutzt. Ein hohes Niveau an Parallelität wird erreicht, da alle Verbindungen in dem NOC gleichzeitig an unterschiedlichen Datenpaketen arbeiten können. Daher stellt ein NOC, wenn die Komplexität integrierter Subsysteme wächst, eine verbesserte Leistungsfähigkeit (wie Durchsatz) und Skalierbarkeit im Vergleich zu früheren Kommunikationsarchitekturen (z. B. dedizierten Punkt-zu-Punkt-Signaldrähten, gemeinsam genutzten Bussen oder segmentierten Bussen mit Brücken) bereit. In anderen Ausführungsformen kann das NOC 154 durch einen Bus ersetzt werden. Mit dem NOC 154 verbunden und in Kommunikation mit ihm sind ein Prozessor 156, eine ECC-Maschine 158, eine Speicherschnittstelle 160 und eine DRAM-Steuerung 164. Die DRAM-Steuerung 164 wird verwendet, um mit einem lokalen flüchtigen Hochgeschwindigkeitsspeicher 140 (z. B. DRAM) zu arbeiten und damit zu kommunizieren. In anderen Ausführungsformen kann der lokale flüchtige Hochgeschwindigkeitsspeicher 140 ein SRAM oder ein anderer Typ eines flüchtigen Speichers sein.
  • Die ECC-Maschine 158 führt Fehlerkorrekturdienste durch. Zum Beispiel führt die ECC-Maschine 158 Datencodieren und -decodieren gemäß der implementierten ECC-Technik durch. In einer Ausführungsform ist die ECC-Maschine 158 eine elektrische Schaltung, die durch die Software programmiert wird. Zum Beispiel kann die ECC-Maschine 158 ein Prozessor sein, der programmiert werden kann. In anderen Ausführungsformen ist die ECC-Maschine 158 eine kundenspezifische und dedizierte Hardware-Schaltung ohne jegliche Software. In einer anderen Ausführungsform wird die Funktion der ECC-Maschine 158 durch den Prozessor 156 implementiert.
  • Der Prozessor 156 führt die verschiedenen Steuerungsspeichervorgänge wie Programmieren, Löschen, Lesen sowie Speicherverwaltungsprozesse durch. In einer Ausführungsform wird der Prozessor 156 durch Firmware programmiert. In anderen Ausführungsformen ist der Prozessor 156 eine kundenspezifische und dedizierte Hardware-Schaltung ohne jegliche Software. Der Prozessor 156 implementiert auch ein Übersetzungsmodul, als Software/Firmware-Prozess oder als eine dedizierte Hardware-Schaltung. In vielen Systemen wird der nichtflüchtige Speicher innerhalb des Speicherungssystems unter Verwendung von physischen Adressen in Verbindung mit dem einem oder den mehreren Speicher-Dies adressiert. Jedoch kann das Host-System logische Adressen verwenden, um die verschiedenen Speicherorte zu adressieren. Dies ermöglicht dem Host, Daten aufeinander folgenden logischen Adressen zuzuweisen, während es dem Speicherungssystem freisteht, die Daten wie gewünscht an den Orten des einen oder der mehreren Speicher-Dies zu speichern. Um dieses System zu implementieren, führt die Steuerung (z. B. das Übersetzungsmodul) eine Adressübersetzung zwischen den logischen Adressen, die von dem Host verwendet werden, und den physischen Adressen, die von den Speicher-Dies verwendet werden, durch. Eine Beispielimplementierung besteht darin, Tabellen (d. h. die vorstehend erwähnten L2P-Tabellen) zu pflegen, die die aktuelle Übersetzung zwischen logischen Adressen und physischen Adressen identifizieren. Ein Eintrag in der L2P-Tabelle kann eine Identifikation einer logischen Adresse und einer entsprechenden physischen Adresse einschließen. Obwohl Tabellen mit einer Zuordnung von logischer Adresse zu physischer Adresse (oder L2P-Tabellen) das Wort „Tabellen“ einschließen, müssen sie nicht tatsächlich Tabellen sein. Die Tabellen mit einer Zuordnung von logischer Adresse zu physischer Adresse (oder L2P-Tabellen) können stattdessen jede Art von Datenstruktur sein. In manchen Beispielen ist der Speicherplatz eines Speicherungssystems so groß, dass der lokale Speicher 140 nicht alle L2P-Tabellen aufnehmen kann. In einem solchen Fall wird der gesamte Satz von L2P-Tabellen in einem Speicher-Die 130 gespeichert, und ein Teilsatz der L2P-Tabellen wird in dem lokalen flüchtigen Hochgeschwindigkeitsspeicher 140 zwischengespeichert (L2P-Cache).
  • Die Speicherschnittstelle 160 kommuniziert mit einem oder mehreren Speicher-Dies 130. In einer Ausführungsform stellt die Speicherschnittstelle eine Schaltmodus-Schnittstelle bereit. Es können auch andere Schnittstellen verwendet werden. In manchen Beispielimplementierungen implementiert die Speicherschnittstelle 160 (oder ein anderer Abschnitt der Steuerung 120) einen Scheduler und Puffer zum Übertragen von Daten an und Empfangen von Daten von einem oder mehreren Speicher-Dies.
  • 2A stellt eine Ausführungsform dar, in der Elemente eines Speichersystems in zwei separate Dies gruppiert sind, die den Speicherstruktur-Die 303 (z. B. einen Die mit nur den Speicherarraystrukturen) und den Speicherarrayunterstützungsschaltlogik-Die 301 (z. B. einen Die, der die Steuerschaltungen aufweist, die Speichervorgänge für die Speicherstruktur 326 ermöglichen) aufweisen. In manchen Fällen können der Speicherstruktur-Die 303 und der Speicherarrayunterstützungsschaltlogik-Die 301 miteinander verbunden oder als vertikaler Stapel von Dies in einer integrierten Speicheranordnung angeordnet sein. Der Speicherstruktur-Die 303 kann nichtflüchtige Speicherzellen und die Wortleitungen und Bitleitungen zum Zugreifen auf die nichtflüchtigen Speicherzellen einschließen. Die Anordnung der Steuerschaltungen zum Durchführen von Speichervorgängen (z. B. Lese- und Schreibvorgänge) unter Verwendung der Speicherstruktur 326 auf dem Speicherarrayunterstützungsschaltlogik-Die 301 ermöglicht den Steuerschaltungen (z. B. Zeilendecodierer, Spaltendecodierer und Lese-/Schreibschaltungen) unter Verwendung einer anderen Prozesstechnologie hergestellt zu werden als die Prozesstechnologie, die zum Herstellen des Speicherstruktur-Dies 303 verwendet wird. Somit kann der Speicherstruktur-Die 303 für die Speicherarraystruktur optimiert werden, ohne die CMOS-Elemente oder die Steuerschaltlogik zu beeinträchtigen.
  • In manchen Fällen kann die Speicherstruktur 326 auf einem Die ausgebildet sein, wie dem Speicherstruktur-Die 303, und manche oder alle der peripheren Schaltlogikelemente, einschließlich einer oder mehrerer Steuerschaltungen, können auf einem separaten Die ausgebildet sein, wie dem Speicherarrayunterstützungsschaltlogik-Die 301. In einem Beispiel kann der Speicherstruktur-Die 303 nur aus einem Speicherarray von Speicherelementen ausgebildet sein, wie einem Array von Speicherzellen eines Flash-NAND-Speichers, PCM-Speichers oder ReRAM-Speichers. In manchen Fällen kann jeder des einen oder der mehreren Speicher-Dies 130 von 1 dem Speicherstruktur-Die 303 von 2A entsprechen.
  • Unter Bezugnahme auf 2A können die Wortleitungen in der Speicherstruktur 326 durch die Zeilendecodierer 324 in dem Speicherarrayunterstützungsschaltlogik-Die 301 vorgespannt sein, und die Bitleitungen in der Speicherstruktur 326 können durch die Spaltendecodierer 332 in dem Speicherarrayunterstützungsschaltlogik-Die 301 vorgespannt sein. Die Lese-/Schreibschaltungen 328 schließen mehrere Leseblöcke 350 einschließlich SB1, SB2, ..., SBp (Leseschaltlogik) ein und ermöglichen ein paralleles Lesen oder Programmieren (Schreiben) einer Seite (oder mehrerer Seiten) von Daten in mehreren Speicherzellen. In einer Ausführungsform schließt jeder Leseblock einen Leseverstärker und einen Satz von Latches ein. Die Latches speichern zu schreibende Daten und/oder gelesene Daten. Befehle und Daten können zwischen einer Steuerung, wie der Steuerung 120 in 1, und dem Speicherarrayunterstützungsschaltlogik-Die 301 über Leitungen 319 transferiert werden.
  • Die Steuerschaltlogik 310 arbeitet mit den Lese-/Schreibschaltungen 328 zusammen, um Speichervorgänge (z. B. Schreiben, Lesen, Löschen und andere) auf der Speicherstruktur 326 auszuführen. In einer Ausführungsform schließt die Steuerschaltlogik 310 eine Zustandsmaschine 312, einen On-Chip-Adressdecodierer 314, eine Leistungssteuerschaltung 316, eine Temperatursensorschaltung 318 und eine ECC-Maschine 330 ein. Die ECC-Maschine 330 kann ECC-Codes erzeugen, um Daten zu schützen, die in der Speicherstruktur 326 gespeichert werden sollen. Die Zustandsmaschine 312 stellt eine Steuerung auf Die-Ebene von Speichervorgängen bereit. In einer Ausführungsform ist die Zustandsmaschine 312 durch Software programmierbar. In anderen Ausführungsformen verwendet die Zustandsmaschine 312 keine Software und ist vollständig in Hardware (z. B. elektrischen Schaltungen) implementiert. In manchen Ausführungsformen kann die Zustandsmaschine 312 durch eine programmierbare Mikrosteuerung oder einen programmierbaren Mikroprozessor ersetzt werden. In einer Ausführungsform schließt die Steuerschaltlogik 310 Puffer, wie Register, ROM-Sicherungen und andere Speicherungsvorrichtungen zum Speichern von Vorgabewerten wie Basisspannungen und anderen Parametern, ein. Die Temperatursensorschaltung 318 erfasst eine Die-Temperatur für den Speicherarrayunterstützungsschaltlogik-Die 301.
  • In manchen Ausführungsformen können eine oder mehrere der Komponenten (allein oder in Kombination) in dem Speicherarrayunterstützungsschaltlogik-Die 301 als Verwaltungs- oder Steuerschaltung bezeichnet werden. Zum Beispiel können eine oder mehrere Verwaltungs- oder Steuerschaltungen eines von oder eine Kombination aus Steuerschaltung 310, Zustandsmaschine 312, Decodierer 314, Leistungssteuerung 316, Leseblöcken 350 oder Lese-/Schreibschaltungen 328 einschließen. Die eine oder die mehreren Verwaltungsschaltungen oder die eine oder die mehreren Steuerschaltungen können einen oder mehrere Speicherarrayvorgänge durchführen oder erleichtern, einschließlich Lösch-, Programmier- oder Lesevorgänge.
  • Der On-Chip-Adressdecodierer 314 stellt eine Adressschnittstelle zwischen Adressen, die von der Steuerung 120 verwendet werden, zu der Hardware-Adresse, die von den Decodierern 324 und 332 verwendet wird, bereit. Das Leistungssteuermodul 316 steuert die Leistung und Spannungen, mit denen die Wortleitungen und Bitleitungen bei Speichervorgängen versorgt werden. Das Leistungssteuermodul 316 kann Ladungspumpen zum Erzeugen von Spannungen einschließen.
  • In einer Ausführungsform weist die Speicherstruktur 326 ein monolithisches dreidimensionales Speicherarray von nichtflüchtigen Speicherzellen auf, auf denen mehrere Speicherstufen über einem einzigen Substrat, wie einem Wafer, ausgebildet sind. Die Speicherstruktur kann jede Art von nichtflüchtigem Speicher aufweisen, der monolithisch in einer oder mehreren physischen Ebenen von Arrays von Speicherzellen ausgebildet ist, die einen aktiven Bereich innehaben, der über einem Silizium- (oder anderem Typ von) Substrat angeordnet ist. In einem Beispiel können die nichtflüchtigen Speicherzellen der Speicherstruktur 326 in vertikalen NAND-Ketten angeordnet sein. In einer anderen Ausführungsform weist die Speicherstruktur 326 ein zweidimensionales Speicherarray von nichtflüchtigen Speicherzellen auf. In einem Beispiel sind die nichtflüchtigen Speicherzellen NAND-Flash-Speicherzellen, die Floating-Gates verwenden.
  • Die exakte Art der Speicherarrayarchitektur oder Speicherzelle, die in der Speicherstruktur 326 eingeschlossen ist, ist nicht auf die obigen Beispiele beschränkt. Viele unterschiedliche Arten von Speicherarrayarchitekturen oder Speicherzelltechnologien können verwendet werden, um die Speicherstruktur 326 zu bilden. Andere Beispiele geeigneter Technologien für Speicherzellen der Speicherstruktur 326 schließen ferroelektrische Speicher (FeRAM oder FeFET), ReRAM-Speicher, magnetoresistiven Speicher (z. B. MRAM, Spin-Transfer-Torque-MRAM, Spin-Orbit-Torque-MRAM), Phasenwechselspeicher (z. B. PCM), und dergleichen ein. Beispiele von geeigneten Technologien für die Architekturen der Speicherstruktur 326 schließen zweidimensionale Arrays, dreidimensionale Arrays, Kreuzpunktarrays, gestapelte zweidimensionale Arrays, vertikale Bitleitungsarrays und dergleichen ein.
  • Ein Beispiel eines ReRAM- oder PCMRAM-Kreuzpunktspeichers schließt reversible Widerstandsschaltelemente ein, die in Kreuzpunktarrays angeordnet sind, auf die durch X-Leitungen und Y-Leitungen (z. B. Wortleitungen und Bitleitungen) zugegriffen wird. In einer anderen Ausführungsform können die Speicherzellen leitfähige Brückenspeicherelemente einschließen. Ein leitfähiges Brückenspeicherelement kann auch als programmierbare Metallisierungszelle bezeichnet werden. Ein leitfähiges Brückenspeicherelement kann als Zustandsänderungselement basierend auf der physikalischen Verlagerung von Ionen innerhalb eines Festelektrolyten verwendet werden. In manchen Fällen kann ein leitfähiges Brückenspeicherelement zwei feste Metallelektroden einschließen, eine relativ inert (z. B. Wolfram) und die andere elektrochemisch aktiv (z. B. Silber oder Kupfer), mit einer dünnen Folie des Festelektrolyten zwischen den zwei Elektroden. Mit steigender Temperatur steigt auch die Mobilität der Ionen, sodass die Programmierschwelle für die leitfähige Brückenspeicherzelle abnimmt. Somit kann das leitfähige Brückenspeicherelement einen weiten Bereich von Programmierschwellenwerten über der Temperatur innehaben.
  • Ein magnetoresistiver Speicher (MRAM) speichert Daten durch Magnetspeicherungselemente. Die Elemente sind aus zwei durch eine dünne Isolierschicht getrennten ferromagnetischen Platten gebildet, von denen jede eine Magnetisierung halten kann. Eine der zwei Platten ist ein Permanentmagnet, der auf eine bestimmte Polarität eingestellt ist; die Magnetisierung der anderen Platte kann so geändert werden, dass sie der eines externen Felds entspricht, um Speicher zu speichern. Eine Speichervorrichtung wird aus einem Gitter solcher Speicherzellen aufgebaut. In einer Ausführungsform zum Programmieren liegt jede Speicherzelle zwischen einem Paar von Schreibleitungen, die in rechten Winkeln zueinander parallel zu der Zelle angeordnet sind, eine über und eine unter der Zelle. Wenn Strom durch sie fließt, wird ein induziertes Magnetfeld erzeugt.
  • Phasenwechselspeicher (PCM) nutzen das einzigartige Verhalten von Chalkogenidglas aus. Eine Ausführungsform verwendet eine Ge2Sb2Te5-Legierung, um Phasenwechsel durch elektrisches Erwärmen des Phasenwechselmaterials zu erreichen. Die Dosen des Programmierens sind elektrische Impulse unterschiedlicher Amplitude und/oder Länge, die zu unterschiedlichen Widerstandswerten des Phasenwechselmaterials führen.
  • Der Durchschnittsfachmann wird erkennen, dass die hierin beschriebene Technologie nicht auf eine einzige spezifische Speicherstruktur beschränkt ist, sondern viele relevante Speicherstrukturen gemäß dem Geist und Schutzumfang der Technologie, wie hierin beschrieben und wie dem Durchschnittsfachmann bekannt, abdeckt.
  • 2B stellt eine Ausführungsform einer Vielzahl von gestapelten Dies dar, die ein Speicherarray-Die 331 und ein CMOS-Die 335 einschließen. Der Speicherarray-Die 331 kann dem Speicherstruktur-Die 303 in 2A entsprechen. Der CMOS-Die 335 kann dem Speicherarrayunterstützungsschaltlogik-Die 301 in 2A entsprechen. Wie in 2B dargestellt, wurde der Speicherarray-Die 331 über dem CMOS-Die 335 positioniert und mit diesem verbunden. Der Speicherarray-Die 331 schließt ein Speicherarray 329 ein, das eine Vielzahl von Speicherzellen aufweist. In einem Beispiel kann das Speicherarray 329 eine Vielzahl von vertikalen NAND-Ketten aufweisen. Der CMOS-Die 335 schließt auch eine Die-Zuordnungsschaltung 317 zum Zuordnen oder elektrischen Verbinden eines oder mehrerer CMOS-Dies in der Vielzahl von gestapelten Dies mit einem oder mehreren Speicherarray-Dies in der Vielzahl von gestapelten Dies ein. Die Die-Zuordnungsschaltung 317 kann bewirken, dass die gategesteuerte Leseschaltung 313 elektrisch mit der Bitleitungsverbindung 325 verbunden ist oder elektrisch von der Bitleitungsverbindung 325 getrennt ist. Die Die-Zuordnungsschaltung 317 kann bewirken, dass der gategesteuerte Wortleitungstreiber (Gate-WL-Treiber) 315 elektrisch mit der Wortleitungsverbindung 323 verbunden ist oder von der Wortleitungsverbindung 323 elektrisch getrennt oder abgetrennt ist.
  • Der CMOS-Die 335 schließt auch eine gategesteuerte Leseschaltung 313 und einen gategesteuerten Wortleitungstreiber (Gate-WL-Treiber) 315 ein. Die gategesteuerte Leseschaltung 313 kann einen Satz von Leseverstärkern (oder einen Satz von Lese-/Schreibschaltungen, wie Lese-/Schreibschaltungen 328 in 2A) in Reihe mit einem analogen Multiplexer oder anderen gategesteuerten Transistoren aufweisen, welche die gategesteuerte Leseschaltung 313 von der Bitleitungsverbindung 325 abtrennen können. Wenn die Bitleitungsverbindung 325 über ein Bondpad 331 mit der Bitleitung BL 309 des Speicherarray-Dies 301 verbunden wurde, wenn der Satz von Leseverstärkern in der gategesteuerten Leseschaltung 313 elektrisch mit der Bitleitungsverbindung 325 verbunden ist, dann kann der Satz von Leseverstärkern die Bitleitung BL 309, die mit dem Speicherarray 329 verbunden ist, vorspannen und Strom von Speicherzellen in dem Speicherarray 329 lesen. Wenn jedoch Leseverstärker von einem anderen CMOS-Die, die nicht dargestellt sind, stattdessen elektrisch mit der Bitleitungsverbindung 325 verbunden sind, dann verhindert die gategesteuerte Leseschaltung 313, dass der Satz von Leseverstärkern elektrisch mit der Bitleitungsverbindung 325 verbunden ist.
  • Der gategesteuerte Wortleitungstreiber (WL-Treiber) 315 kann einen Satz von Wortleitungstreibern (oder Zeilendecodierern der letzten Stufe) in Reihe mit einem analogen Multiplexer oder anderen gategesteuerten Transistoren aufweisen, die den gategesteuerten Wortleitungstreiber (Gate-WL-Treiber) 315 von der Wortleitungsverbindung 323 abtrennen oder elektrisch trennen können. Da die Wortleitungsverbindung 323 mit der Wortleitung WL 311 des Speicherarrays 329 verbunden wurde, kann, wenn der Satz von Wortleitungstreibern in dem gategesteuerten Wortleitungstreiber (Gate-WL-Treiber) 315 elektrisch mit der Wortleitungsverbindung 323 verbunden ist, der Satz von Wortleitungstreibern die Wortleitung WL 311, die mit dem Speicherarray 329 verbunden ist, treiben oder vorspannen. Wenn jedoch Wortleitungstreiber von einem anderen CMOS-Die, die nicht dargestellt sind, stattdessen elektrisch mit der Wortleitung WL 311 verbunden sind, die mit dem Speicherarray 329 verbunden ist, dann verhindert der gategesteuerte Wortleitungstreiber (WL-Treiber) 315, dass der Satz von Wortleitungstreibern in dem gategesteuerten Wortleitungstreiber (Gate-WL-Treiber) 315 elektrisch mit der Wortleitungsverbindung 323 verbunden ist. Sowohl die Wortleitungsverbindung 323 als auch die Wortleitung WL 311, die mit dem Speicherarray 329 verbunden ist, sind elektrisch mit einem Abschnitt eines vertikalen TSV-Busses verbunden, der eine erste TSV 325, die sich durch ein Substrat 305 des Speicherarray-Dies 331 erstreckt, und eine zweite TSV 327, die sich durch ein Substrat 307 des CMOS-Dies 335 erstreckt, einschließt. Der Abschnitt des vertikalen TSV-Busses kann es anderen nicht dargestellten Dies, die über oder unter dem Speicherarray-Die 331 angeordnet sind, ermöglichen, sich mit der Wortleitung WL 311 elektrisch zu verbinden.
  • 3A stellt eine Ausführungsform einer integrierten Speicheranordnung 104 dar. Wie dargestellt, ist der Speicher-Die 302 mit dem Steuer-Die 304 verbunden. Es ist zu beachten, dass, obwohl ein Spalt zwischen dem Paar benachbarter Dies dargestellt ist, ein solcher Spalt mit einem Epoxidharz oder einem anderen Harz oder Polymer gefüllt sein kann. Der Speicher-Die 302 schließt eine Speicherstruktur 326 ein. Die Speicherstruktur 326 kann auf dem Substrat 1072 des Speicher-Dies 302 hergestellt sein. Das Substrat 1072 kann in manchen Ausführungsformen aus einem Abschnitt eines Siliziumwafers ausgebildet sein. Die Speicherstruktur 326 kann ein dreidimensionales Speicherarray oder ein Array von vertikalen NAND-Ketten aufweisen. Wie dargestellt, kann die Speicherstruktur 326 eine Anzahl von Wortleitungsschichten (WL-Schichten) und Bitleitungsschichten (BL-Schichten) einschließen. Die Wortleitungsschichten können durch dielektrische Schichten separiert sein. Die dielektrischen Schichten sind durch Spalte zwischen den Wortleitungsschichten dargestellt. Es ist eine Anzahl von Spalten vorhanden, die sich durch den Stapel von Wortleitungsschichten erstrecken. Eine Spalte 1002 wird in jedem Stapel mit dem Bezugszeichen 1002 bezeichnet. Die Spalten enthalten Speicherzellen. Zum Beispiel kann jede Spalte eine NAND-Kette enthalten. Es gibt eine Anzahl von Bitleitungen (BL) benachbart zu dem Stapel.
  • Ein Wortleitungstreiber 560 stellt gleichzeitig Spannungen an eine Wortleitung 1042 in dem Speicher-Die 302 bereit. Der leitfähige Pfad von dem Wortleitungstreiber 560 zu der Wortleitung 1042 schließt einen leitfähigen Pfad 1032, ein Bondpad 574a1, ein Bondpad 570a1 und einen leitfähigen Pfad 1034 ein. In manchen Ausführungsformen werden die leitfähigen Pfade 1032, 1034 als Pfadpaar bezeichnet. Die leitfähigen Pfade 1032, 1034 können jeweils eine oder mehrere Durchkontaktierungen (die sich vertikal in Bezug auf die Hauptoberflächen des Dies erstrecken können) und eine oder mehrere Metallzwischenverbindungen (die sich horizontal in Bezug auf die Hauptoberflächen des Dies erstrecken können) einschließen. Die leitfähigen Pfade 1032, 1034 können Transistoren oder andere Schaltungselemente einschließen. In einer Ausführungsform können die Transistoren verwendet werden, um den Pfad tatsächlich zu öffnen oder zu schließen. Andere Wortleitungstreiber (in 3A nicht dargestellt) stellen Spannungen an andere Wortleitungen bereit. Somit gibt es zusätzlich zu den Bondpads 574a1, 570a1 zusätzliche Bondpads 574a, 570a. Die Bondpads können zum Beispiel aus Kupfer, Aluminium und Legierungen davon ausgebildet sein.
  • Der Leseverstärker 350 steht in Verbindung mit einer Bitleitung in dem Speicher-Die 302. Der Pfad von dem Leseverstärker 350 zu der Bitleitung schließt einen leitfähigen Pfad 1052, ein Bondpad 574b, ein Bondpad 570b und einen leitfähigen Pfad 1054 ein. In manchen Ausführungsformen werden die leitfähigen Pfade 1052, 1054 als Pfadpaar bezeichnet. Die leitfähigen Pfade 1052, 1054 können eine oder mehrere Durchkontaktierungen (die sich vertikal in Bezug auf die Hauptoberflächenflächen des Dies erstrecken können) und eine oder mehrere Metallzwischenverbindungen (die sich horizontal in Bezug auf die Hauptoberflächen des Dies erstrecken können) einschließen. Die Metallzwischenverbindungen können aus einer Vielzahl von elektrisch leitfähigen Metallen ausgebildet sein, einschließlich Aluminium, Wolfram und Kupfer, und die Durchkontaktierungen können mit einer Vielzahl von elektrisch leitfähigen Metallen ausgekleidet und/oder gefüllt sein, einschließlich Wolfram, Kupfer und Kupferlegierungen. Die leitfähigen Pfade 1052, 1054 können Transistoren oder andere Schaltungselemente einschließen. In einer Ausführungsform können die Transistoren verwendet werden, um den Pfad tatsächlich zu öffnen oder zu schließen.
  • Der Steuer-Die 304 hat ein Substrat 1076 inne, das aus einem Siliziumwafer ausgebildet sein kann. Die Leseverstärker 350, der bzw. die Wortleitungstreiber 560 und andere Schaltlogiken 1020 können auf und/oder in dem Substrat 1076 ausgebildet sein. Die Schaltlogik 1020 kann einen Teil oder die gesamte Steuerschaltlogik 310 einschließen, die in 2A dargestellt ist. In manchen Ausführungsformen weisen die Leseverstärker 350, der bzw. die Wortleitungstreiber 560 und/oder eine andere Schaltlogik 1020 CMOS-Schaltungen auf.
  • Es kann ein externer Signalpfad vorhanden sein, der es der Schaltlogik auf dem Steuer-Die 304 ermöglicht, mit einer Entität außerhalb der integrierten Speicheranordnung 104 zu kommunizieren, wie die Speichersteuerung 102 in 1. Daher kann die Schaltlogik 1020 auf dem Steuer-Die 304 mit der Steuerung 102 kommunizieren. Der externe Pfad schließt eine Durchkontaktierung 1058 in dem Steuer-Die 304, ein Bondpad 574c, ein Bondpad 570c, eine Siliziumdurchkontaktierung (TSV) 1060 und einen externen Pfad 1078 ein. Die TSV 1060 erstreckt sich durch das Substrat 1072. Die TSV 1060 kann vor, während oder nach der Ausbildung der integrierten Schaltungen in dem Halbleiter-Die 302, 304 ausgebildet sein. Die TSV kann durch Ätzen von Löchern durch die Wafer ausgebildet sein. Zum Beispiel können Löcher durch das Substrat 1072 geätzt sein.
  • 3B stellt eine weitere Ausführungsform einer integrierten Speicheranordnung 104 dar. Die Einrichtung in 3B fügt einen zusätzlichen Speicher-Die relativ zu der in 3A dargestellten Einrichtung hinzu. Daher werden für den Speicher-Die 302a in 3B ähnliche Bezugszeichen verwendet wie für den Speicher-Die 302 in 3A verwendet wurden. In einer Ausführungsform ist der erste Speicher-Die 302a mit dem Steuer-Die 304 verbunden, und der Steuer-Die 304 ist mit dem zweiten Speicher-Die 302b verbunden. Es ist zu beachten, dass, obwohl ein Spalt zwischen den Paaren benachbarter Dies dargestellt ist, ein solcher Spalt mit einem Epoxidharz oder einem anderen Harz oder Polymer gefüllt sein kann.
  • Der Speicher-Die 302a, 302b schließt eine Speicherstruktur 326 ein. Die Speicherstruktur 326a ist benachbart zu dem Substrat 1072 des Speicher-Dies 302a. Die Speicherstruktur 326b ist benachbart zu den Substrat 1074 des Speicher-Dies 302b. Die Substrate 1072, 1074 sind in manchen Ausführungsformen aus einem Abschnitt eines Siliziumwafers ausgebildet. In diesem Beispiel schließen die Speicherstrukturen 326 jeweils ein dreidimensionales Speicherarray ein.
  • Der Wortleitungstreiber 560 stellt gleichzeitig Spannungen für eine erste Wortleitung 1042 in dem Speicher-Die 302a und eine zweite Wortleitung 1044 in dem Speicher-Die 302b bereit. Der Pfad von dem Wortleitungstreiber 560 zu der zweiten Wortleitung 1044 schließt den leitfähigen Pfad 1032, eine Siliziumdurchkontaktierung (TSV) 1068, ein Bondpad 576a1, ein Bondpad 572a1 und einen leitfähigen Pfad 1036 ein. Andere Wortleitungstreiber (in 3B nicht dargestellt) stellen Spannungen an andere Wortleitungen bereit.
  • Der Leseverstärker 350a steht in Verbindung mit einer Bitleitung in dem Speicher-Die 302a. Der Pfad von dem Leseverstärker 350a zu der Bitleitung schließt den leitfähigen Pfad 1052, das Bondpad 574b, das Bondpad 570b und den leitfähigen Pfad 1054 ein. Der Leseverstärker 350b steht in Verbindung mit einer Bitleitung in dem Speicher-Die 302b. Der Pfad von dem Leseverstärker 350b zu der Bitleitung schließt den leitfähigen Pfad 1054, eine TSV 1056, ein Bondpad 576b, ein Bondpad 572b und einen leitfähigen Pfad 1048 ein. Zahlreiche Modifikationen einer in 3B dargestellten Ausführungsform sind möglich. Eine Modifikation besteht darin, dass die Leseverstärker 350a auf dem ersten Speicher-Die 302a angeordnet sind und dass die Leseverstärker 350b auf dem zweiten Speicher-Die 302b angeordnet sind.
  • 4 ist eine perspektivische Ansicht eines Abschnitts einer Beispielausführungsform eines monolithischen dreidimensionalen Speicherarrays, der die Speicherstruktur 326 aufweisen kann, die eine Vielzahl von nichtflüchtigen Speicherzellen einschließt, die als vertikale NAND-Ketten angeordnet sind. Zum Beispiel zeigt 4 einen Abschnitt eines Speicherblocks. Die dargestellte Struktur schließt einen Satz von Bitleitungen BL ein, die über einem Stapel von alternierenden dielektrischen Schichten und leitfähigen Schichten positioniert sind. Als Beispiel wird eine der dielektrischen Schichten als D markiert, und eine der leitfähigen Schichten (auch als Wortleitungsschichten bezeichnet) wird als W markiert. Die Anzahl der alternierenden dielektrischen Schichten und der leitfähigen Schichten kann basierend auf spezifischen Implementierungsanforderungen variieren. Ein Satz von Ausführungsformen schließt zwischen 108 bis 300 alternierende dielektrische Schichten und leitfähige Schichten ein. Eine Beispielausführungsform schließt 96 Datenwortleitungsschichten, 8 Auswahlschichten, 6 Dummy-Wortleitungsschichten und 110 dielektrische Schichten ein. Mehr oder weniger als 108 bis 300 Schichten können ebenfalls verwendet werden. Wie nachfolgend erläutert, sind die alternierenden dielektrischen Schichten und leitfähigen Schichten durch lokale Zwischenverbindungen LI in vier „Finger“ unterteilt. 4 zeigt zwei Finger und zwei lokale Zwischenverbindungen LI. Unterhalb der alternierenden dielektrischen Schichten und Wortleitungsschichten befindet sich eine Source-Leitungsschicht SL. In dem Stapel alternierender dielektrischer Schichten und leitfähiger Schichten sind Speicherlöcher ausgebildet. Zum Beispiel ist eins der Speicherlöcher als MH markiert. Es sei darauf hingewiesen, dass in 4 die dielektrischen Schichten durchsichtig dargestellt sind, sodass der Leser die Speicherlöcher sehen kann, die in dem Stapel alternierender dielektrischer Schichten und leitfähiger Schichten positioniert sind. In einer Ausführungsform werden NAND-Ketten gebildet, indem das Speicherloch mit Materialien gefüllt wird, die ein Ladungsfängermaterial einschließen, um eine vertikale Spalte von Speicherzellen zu erzeugen. Jede Speicherzelle kann eines oder mehrere Datenbits speichern.
  • Die hierin erörterten Speichersysteme können gelöscht, programmiert und gelesen werden. Am Ende eines erfolgreichen Programmierprozesses (mit Verifizierung) sollten die Schwellenspannungen der Speicherzellen innerhalb einer oder mehrerer Verteilungen von Schwellenspannungen für programmierte Speicherzellen oder innerhalb einer Verteilung von Schwellenspannungen für gelöschte Speicherzellen, wie zutreffend, liegen. 5 ist eine grafische Darstellung der Schwellenspannung in Abhängigkeit von der Anzahl der Speicherzellen und veranschaulicht Beispielschwellenspannungsverteilungen für das Speicherarray, wenn jede Speicherzelle drei Datenbits speichert. Andere Ausführungsformen können jedoch andere Datenkapazitäten pro Speicherzelle verwenden (z. B. ein, zwei, vier oder fünf Bits an Daten pro Speicherzelle). 5 zeigt acht Schwellenspannungsverteilungen, die acht Datenzuständen entsprechen. Bei einem Datenzustand N hat dieser Datenzustand N höhere Schwellenspannungen als ein Datenzustand N-1 und niedrigere Schwellenspannungen als ein Datenzustand N+1 inne. Die erste Schwellenspannungsverteilung (Datenzustand) S0 steht für Speicherzellen, die gelöscht sind. Die anderen sieben Schwellenspannungsverteilungen (Datenzustände) S1 bis S7 stellen Speicherzellen dar, die programmiert sind und daher auch programmierte Zustände oder programmierte Datenzustände genannt werden. In manchen Ausführungsformen können sich die Datenzustände S1 bis S7 überlappen, wobei sich die Steuerung 122 auf die Fehlerkorrektur stützt, um die korrekten Daten, die gespeichert werden, zu identifizieren.
  • 5 zeigt sieben Lesereferenzspannungen Vr1, Vr2, Vr3, Vr4, Vr5, Vr6 und Vr7 zum Lesen von Daten aus Speicherzellen. Durch Testen (z. B. Durchführen von Lesevorgängen), ob die Schwellenspannung einer gegebenen Speicherzelle über oder unter den sieben Lesereferenzspannungen liegt, kann das System bestimmen, in welchem Datenzustand (d. h. SO, S1, S2, S3, ...) sich eine Speicherzelle befindet.
  • 5 zeigt auch sieben Verifizierungsreferenzspannungen, Vv1, Vv2, Vv3, Vv4, Vv5, Vv6 und Vv7 (auch als Verifizierungszielspannungen bezeichnet). Wenn Speicherzellen auf den Datenzustand S1 programmiert werden, prüft das System, ob diese Speicherzellen eine Schwellenspannung innehaben, die größer oder gleich Vv1 ist. Wenn Speicherzellen auf den Datenzustand S2 programmiert werden, prüft das System, ob die Speicherzellen Schwellenspannungen innehaben, die größer oder gleich Vv2 sind. Wenn Speicherzellen auf den Datenzustand S3 programmiert werden, bestimmt das System, ob Speicherzellen ihre Schwellenspannung innehaben, die größer oder gleich Vv3 ist. Wenn Speicherzellen auf den Datenzustand S4 programmiert werden, prüft das System, ob diese Speicherzellen eine Schwellenspannung innehaben, die größer oder gleich Vv4 ist. Wenn Speicherzellen auf den Datenzustand S5 programmiert werden, prüft das System, ob diese Speicherzellen eine Schwellenspannung innehaben, die größer oder gleich Vv5 ist. Wenn Speicherzellen auf den Datenzustand S6 programmiert werden, prüft das System, ob diese Speicherzellen eine Schwellenspannung innehaben, die größer oder gleich Vv6 ist. Wenn Speicherzellen auf den Datenzustand S7 programmiert werden, prüft das System, ob diese Speicherzellen eine Schwellenspannung innehaben, die größer oder gleich Vv7 ist.
  • In einer Ausführungsform, die als Vollsequenzprogrammierung bekannt ist, können Speicherzellen aus dem gelöschten Datenzustand S0 direkt auf einen der programmierten Datenzustände S1 bis S7 programmiert werden. Zum Beispiel kann eine Population von Speicherzellen, die programmiert werden sollen, zuerst gelöscht werden, so dass sich alle Speicherzellen in der Population in dem gelöschten Datenzustand S0 befinden. Dann wird ein Programmierprozess verwendet, um Speicherzellen direkt in Datenzustände S1, S2, S3, S4, S5, S6 und/oder S7 zu programmieren. Während zum Beispiel manche Speicherzellen von dem Datenzustand S0 auf den Datenzustand S1 programmiert werden, werden andere Speicherzellen von dem Datenzustand S0 auf den Datenzustand S2 und/oder von dem Datenzustand S0 auf den Datenzustand S3 und so weiter programmiert. Die Pfeile von 5 stellen die Vollsequenzprogrammierung dar. Die hierin beschriebene Technologie kann auch mit anderen Programmierarten zusätzlich zu der Vollsequenzprogrammierung einschließlich (aber nicht beschränkt auf) Mehrstufen-/Phasenprogrammierung verwendet werden.
  • Jede Schwellenspannungsverteilung (Datenzustand) in 5 entspricht vorbestimmten Werten für den Satz von Datenbits, die in den Speicherzellen gespeichert sind. Die spezifische Beziehung zwischen den in die Speicherzelle programmierten Daten und den Schwellenspannungspegeln der Speicherzelle hängt von dem Datencodierschema ab, das für die Speicherzellen verwendet wird. In einer Ausführungsform werden Datenwerte den Schwellenspannungsbereichen unter Verwendung einer Gray-Code-Zuweisung zugewiesen, sodass, wenn sich die Schwellenspannung eines Speichers fälschlicherweise in seinen benachbarten physikalischen Zustand verschiebt, nur ein Bit betroffen ist.
  • 6A ist eine Tabelle, die ein Beispiel für eine Zuweisung von Datenwerten zu Datenzuständen beschreibt. In der Tabelle von 6A, S0 = 111 (gelöschter Zustand), S1 = 110, S2 = 100, S3 = 000, S4 = 010, S5 = 011, S6 = 001 und S7 = 101. Andere Datencodierungen können ebenfalls verwendet werden. Keine spezifische Datencodierung ist von der hierin offenbarten Technologie erforderlich. In einer Ausführungsform werden, wenn ein Block einem Löschvorgang unterzogen wird, alle Speicherzellen in den Datenzustand SO, den gelöschten Zustand, gebracht.
  • Im Allgemeinen wird die ausgewählte Wortleitung während der Verifizierungsvorgänge und Lesevorgänge mit einer Spannung (ein Beispiel eines Referenzsignals) verbunden, deren Pegel für jeden Lesevorgang (siehe z. B. Lesereferenzspannungen Vr1, Vr2, Vr3, Vr4, Vr5, Vr6 und Vr7 von 5) oder Verifizierungsvorgang (siehe z. B. Verifizierungsreferenzspannungen Vv1, Vv2, Vv3, Vv4, Vv5, Vv6 und Vv7 von 5) spezifiziert ist, um zu bestimmen, ob eine Schwellenspannung der betreffenden Speicherzelle einen derartigen Pegel erreicht hat. Nach Anlegen der Wortleitungsspannung wird der Leitungsstrom der Speicherzelle gemessen, um zu bestimmen, ob die Speicherzelle in Reaktion auf die an die Wortleitung angelegte Spannung eingeschaltet ist (Strom geleitet). Wenn der Leitungsstrom gemäß Messungen größer als ein bestimmter Wert ist, dann wird angenommen, dass die Speicherzelle eingeschaltet ist und die an die Wortleitung angelegte Spannung größer als die Schwellenspannung der Speicherzelle ist. Falls der Leitungsstrom gemäß Messungen nicht größer als der bestimmte Wert ist, dann wird angenommen, dass die Speicherzelle nicht eingeschaltet ist und die an die Wortleitung angelegte Spannung nicht größer als die Schwellenspannung der Speicherzelle ist. Während eines Lese- oder Verifizierungsprozesses werden die nicht ausgewählten Speicherzellen mit einer oder mehreren Lesedurchgangsspannungen (die auch als Bypass-Spannungen bezeichnet werden) an ihren Steuer-Gates bereitgestellt, sodass diese Speicherzellen als Durchgangs-Gates fungieren (z. B. Strom leiten ungeachtet dessen, ob sie programmiert oder gelöscht sind).
  • Es gibt viele Wege, um den Leitungsstrom einer Speicherzelle während eines Lese- oder Verifizierungsvorgangs zu messen. In einem Beispiel wird der Leitungsstrom einer Speicherzelle durch die Rate gemessen, mit der sie einen dedizierten Kondensator in dem Leseverstärker entlädt oder lädt. In einem anderen Beispiel ermöglicht der Leitungsstrom der ausgewählten Speicherzelle der NAND-Kette, die die Speicherzelle einschließt (bzw. ermöglicht dieser nicht), eine entsprechende Bitleitung zu entladen. Die Spannung auf der Bitleitung wird nach einer Zeit gemessen, um zu sehen, ob sie entladen wurde. Es ist zu beachten, dass die hierin beschriebene Technologie mit verschiedenen Verfahren verwendet werden kann, die nach dem Stand der Technik zum Verifizieren/Lesen bekannt sind. Andere Lese- und Verifizierungstechniken, die nach dem Stand der Technik bekannt sind, können ebenfalls verwendet werden.
  • Wie oben erörtert, ist es möglich, dass Speicherzellen überprogrammiert werden können. Man betrachte beispielsweise das Beispiel einer Speicherzelle, die dazu bestimmt ist, auf den Datenzustand S4 programmiert zu werden. Der Programmierprozess ist dazu ausgelegt, die Schwellenspannung der Speicherzelle von der Schwellenspannungsverteilung für den Datenzustand S0 auf den Datenzustand S4 zu erhöhen, indem ein Programmiersignal als ein Satz von Programmierimpulsen angelegt wird, die in der Größe um eine Schrittgröße zunehmen, und indem zwischen Programmierimpulsen geprüft wird, ob die Schwellenspannung der Speicherzelle Vv4 erreicht hat. Aufgrund einer strukturellen Variation oder Erhöhung der Programmiergeschwindigkeit aufgrund von Programmier-/Löschzyklen ist es jedoch möglich, dass, wenn die Schwellenspannung der Speicherzelle Vv4 erreicht hat, sie auch Vr5 überschritten hat, was zu einem Fehler beim späteren Lesen der Speicherzelle führen kann. Dies ist ein Beispiel für Überprogrammierung. Wenn eine kleine Anzahl von Zellen überprogrammiert wird, kann der ECC-Prozess beim Lesen in der Lage sein, die Fehler zu korrigieren. Wenn jedoch zu viele Speicherzellen überprogrammiert wurden oder Fehler innehaben, kann es sein, dass der ECC-Prozess nicht in der Lage ist, alle Fehler zu korrigieren, und der Lesevorgang kann scheitern, was zu einem Verlust von Daten führt.
  • Zum Vermeiden von Datenverlust wird vorgeschlagen, dass das nichtflüchtige Speicherungssystem einen Mechanismus zum Ausgleichen der Überprogrammierung während des Programmierprozesses einschließt. Das heißt, nachdem der Programmierprozess für einen Datensatz und Zielspeicherzellen beginnt und bevor der Programmierprozess den Datensatz und die Zielspeicherzellen abschließt, bestimmt das System, ob es mehr als ein Schwellenanzahl von überprogrammierten Speicherzellen gibt, und passt, falls dem so ist, den Programmierprozess auf halben Wege des Programmierprozesses (z. B. im Flug) an, um die Überprogrammierung auszugleichen, die bisher in dem gerade durchgeführten Programmierprozess entstanden ist.
  • 6B stellt eine Ausführungsform einer Reihe von Programmier- und Verifizierimpulsen dar, die während eines Programmiervorgangs an eine ausgewählte Wortleitung angelegt werden. Ein Programmiervorgang kann mehrere Programmier-Verifizier-Iterationen einschließen, wobei jede Iteration einen oder mehrere Programmierimpulse gefolgt von einem oder mehreren Verifizierimpulsen (z. B. um den Programmierzustand oder den Programmierpegel einer Speicherzelle zu verifizieren oder zu bestimmen) an eine ausgewählte Wortleitung anlegt. In einer Ausführungsform werden die Programmierimpulse in aufeinanderfolgenden Iterationen hochgesetzt. Darüber hinaus kann jeder Programmierimpuls einen ersten Abschnitt einschließen, der einen Durchgangspannungspegel (Vpass) aufweist, z. B. 6 bis 8 V, gefolgt von einem zweiten Abschnitt mit der höchsten Amplitude bei einem Programmierspannungspegel (Vpgm), z. B. 12 bis 25 V. Zum Beispiel haben, wie in 6B dargestellt, ein erster, zweiter, dritter und vierter Programmierimpuls 800, 802, 804 und 806 Programmierspannungspegel von Vpgm1, Vpgm2, Vpgm3 bzw. Vpgm4 inne. Eine oder mehrere Verifizierungsspannungen 808, wie die Verifizierungsspannungen Vva, Vvb und Vvc, können nach jedem Programmierimpuls bereitgestellt werden. In manchen Fällen folgen einem oder mehreren anfänglichen Programmierimpulsen keine Verifizierimpulse, da nicht erwartet wird, dass irgendwelche Speicherungselemente den niedrigsten Programmierzustand (z. B. den A-Zustand) erreicht haben könnten. Anschließend können in manchen Fällen Programmieriterationen Verifizierimpulse für den A-Zustand verwenden, gefolgt von Programmieriterationen, die Verifizierimpulse für die A-Zustände und B-Zustände verwenden, gefolgt von Programmieriterationen, die Verifizierimpulse für die B-Zustände und C-Zustände verwenden.
  • 7 stellt eine Ausführungsform einer Vielzahl von gestapelten Dies dar. Wie dargestellt, schließt die Vielzahl von gestapelten Dies Speicherarray-Dies 701 bis 703 und CMOS-Dies 706 bis 708 ein, die in einem vertikalen Stapel ineinandergreifen. Der CMOS-Die 706 bis 708 kann eine CMOS-Schaltlogik zum Steuern verschiedener Speichervorgänge einschließen, die unter Verwendung der Speicherarray-Dies 701 bis 703 durchgeführt werden. Der CMOS-Die 706 schließt eine Steuerung 713 ein, die eine Die-Zuordnungssteuerung zum Zuweisen eines oder mehrerer CMOS-Dies in der Vielzahl von gestapelten Dies zu einem oder mehreren der Speicherarray-Dies in der Vielzahl von gestapelten Dies aufweisen kann. In einem Beispiel kann die Steuerung 713 der Die-Zuordnungsschaltung 317 in 2B entsprechen. Jeder Die der Vielzahl von gestapelten Dies kann mit dem anderen Die der Vielzahl von gestapelten Dies über einen vertikalen TSV-Bus 712 in Verbindung stehen. Der vertikale TSV-Bus 712 kann einrichtbare elektrische Verbindungen aufweisen, die sich über die Länge der gestapelten Dies erstrecken und Siliziumdurchkontaktierungen durch jeden der Speicherarray-Dies 701 bis 703 einschließen können. Die einrichtbaren elektrischen Verbindungen können eine Kreuzschienenstruktur oder transistorbasierte Multiplexer verwenden.
  • Der CMOS-Die 706 kann so umgedreht werden, dass sein Substrat über den Zwischenverbindungsschichten für den CMOS-Die 706 positioniert ist und dann über dem Speicherarray-Die 702 positioniert und mit diesem verbunden ist. Manche der Speicherarray-Dies und CMOS-Dies können eine Flip-Chip-Paarung verwenden, wobei die aktiven Elemente der Unterstützungsschaltlogik 711 über den Zwischenverbindungen für den CMOS-Die 706 positioniert sind und das Speicherarray 710 (z. B. vertikale NAND-Ketten aufweisend) über dem Substrat 709 für den Speicherarray-Die 702 positioniert ist. Eine elektrische Verbindung, die einen Abschnitt des vertikalen TSV-Busses 712 aufweist, kann sich von dem CMOS-Die 706 durch das Substrat 709 des Speicherarray-Dies 702 unter Verwendung einer TSV erstrecken. Der Abschnitt des vertikalen TSV-Busses 712 kann sich mit einer Unterstützungsschaltlogik für den CMOS-Die 707 verbinden, die sich dann von dem CMOS-Die 707 durch das Substrat des Speicherarray-Dies 703 unter Verwendung einer anderen TSV erstrecken kann. Obwohl der vertikale TSV-Bus 712 so dargestellt ist, dass er sich entlang einer Seite der Vielzahl von gestapelten Dies erstreckt, können sich andere vertikale TSV-Busse oder elektrische Verbindungen durch einen mittleren Abschnitt der gestapelten Dies erstrecken.
  • Die Unterstützungsschaltlogik 711 kann Leseverstärker und Daten-Latches zum Speichern von aus dem Speicherarray 710 gelesenen Daten aufweisen. Die Unterstützungsschaltlogik 711 kann auch Spannungsregler zum Erzeugen von Spannungen einschließen, die über die Zeit an die Daten-Latches angelegt werden sollen. Zum Beispiel kann die Unterstützungsschaltlogik 711 eine Bulk-Spannung (z. B. 0 V oder -1 V), die an die P-WANNEN-Bodies von NMOS-Transistoren mit niedriger VT in den Daten-Latches angelegt werden soll, sowie eine Source-Spannung (z. B. 0,7 V oder 0 V), die an die Sources der NMOS-Transistoren mit niedriger VT in den Daten-Latches angelegt werden soll, erzeugen. Ein analoger Multiplexer kann verwendet werden, um zwischen den verschiedenen geregelten Spannungspegeln auszuwählen, sodass 0 V an die Sources der NMOS-Transistoren mit niedriger VT in den Daten-Latches angelegt werden, wenn neue Daten zwischengespeichert werden, und 0,7 V an die Sources der NMOS-Transistoren mit niedriger VT angelegt werden, nachdem die neuen Daten zwischengespeichert wurden.
  • 8A stellt eine Ausführungsform eines Abschnitts eines Leseverstärkers dar. Der Leseverstärker (oder die Leseverstärkerschaltung) kann einen Teil der in 7 dargestellten Unterstützungsschaltlogik 711 aufweisen. Wie dargestellt, schließt der Abschnitt des Leseverstärkers eine Bitleitung BL 802 ein, die sourceseitig mit einem durch BLC gesteuerten Gate eines NMOS-Transistors 801 verbunden ist. Während eines Lesevorgangs kann der NMOS-Transistor 801 in eine Source-Folger-Einrichtung eingestellt werden, in der die Bitleitung durch Anlegung der geeigneten Spannung an BLC zu einer Bitleitungsspannung vorgespannt wird (z. B. Einstellen von BLC auf ungefähr eine NMOS-Transistorschwellenspannung über der Bitleitungsspannung). Die NMOS-Transistorschwellenspannung kann aufgrund des Body-Effekts erhöht werden. Der Vorladepfad zum Vorladen der Bitleitung BL 802 kann über den Vorladepfad 822 erfolgen.
  • Vor dem Lesen des Stroms, der von der Bitleitung BL 802 während des Lesevorgangs gezogen wird, kann die Bitleitung BL 802 über einen Vorladepfad 824 zum Vorladen des Leseknotens auf eine erste Spannung VDD_SA (z. B. 2 V oder 1,5 V) vorgeladen werden und der Leseknoten SEN 804, der mit der Bitleitung BL 802 elektrisch gekoppelt ist, kann auf eine zweite Spannung VHIGH vorgeladen werden, die größer als die erste Spannung (z. B. 4 V) ist. Während des Lesevorgangs kann, wenn Ladung von dem Leseknoten gezogen wird, sich die Spannung an dem Leseknoten die zweite Spannung reduzieren oder von dieser abfallen. Wenn die Spannung des Leseknotens SEN 804 abfällt, kann die Spannung des Rückkopplungsknotens LBUS 806 über den Lesepfad 826 ansteigen, wenn der PMOS-Transistor 810 einschaltet oder in einen leitenden Zustand eingestellt wird.
  • Wenn in einer Ausführungsform der Leseknoten SEN 804 mehr als eine PMOS-Transistorschwellenspannung unter die zweite Spannung VHIGH abfällt, dann kann der Rückkopplungsknoten LBUS 806 über den Lesepfad 826 aufgeladen werden. Wenn die Spannung des Rückkopplungsknotens LBUS 806 erhöht wird, kann der NMOS-Transistor 812 eingeschaltet oder in einen leitenden Zustand eingestellt werden, was bewirkt, dass der PMOS-Transistor 814 eingeschaltet oder in einen leitenden Zustand eingestellt wird. Da der Drain des PMOS-Transistors 814 mit dem Rückkopplungsknoten LBUS 806 verbunden ist, kann das aktive Hochziehen über den PMOS-Transistor 814 die Spannung des Rückkopplungsknotens LBUS 806 schnell auf die zweite Spannung VHIGH erhöhen. Sobald der Rückkopplungsknoten LBUS 806 auf die zweite Spannung hochgezogen wurde, kann der Vorladepfad 824 zum Vorladen des Leseknotens SEN 804 deaktiviert werden, da der PMOS-Transistor 828 ausgeschaltet oder in einen nicht leitenden Zustand eingestellt wurde. Wenn der Rückkopplungsknoten LBUS 806 nicht auf eine Spannung aufgeladen wurde, die ausreicht, um den PMOS-Transistor 828 auszuschalten, dann wird der Leseknoten SEN 804 während einer nachfolgenden Vorladephase für einen nachfolgenden Lesevorgang über den Vorladepfad 824 vorgeladen.
  • Die lokalen Daten-Latches 830 können ein oder mehrere Daten-Latches zum Speichern von Daten von dem Rückkopplungsknoten LBUS 806 aufweisen. Die lokalen Daten-Latches 830 können sich in der Leseverstärkerschaltung befinden und können mehrere Datenbits speichern, die dem Datenzustand einer mehrstufigen Speicherzelle entsprechen. Die externen Daten-Latches 831 können Daten-Latches aufweisen, die sich außerhalb der Leseverstärkerschaltung befinden. Verschiedene logische Vorgänge (z. B. UND- und ODER-Vorgänge) können unter Verwendung von Daten durchgeführt werden, die in den lokalen Daten-Latches 830 und den externen Daten-Latches 831 gespeichert sind. Gespeicherte Daten können auch von den lokalen Daten-Latches 830 zu den externen Daten-Latches 831 transferiert werden.
  • Die Spannungen zum Leistungsversorgen der Daten-Latches VDD_SA (z. B. die Leistungsversorgungsspannung für den Leseverstärker), VSS_DL (z. B. die Source-Verbindung für NMOS-Transistoren in den Daten-Latches) und VWELL_DL (z. B. die P-WANNEN-Verbindung für NMOS-Transistoren in den Daten-Latches) können unter Verwendung von Spannungsreglern und analogen Multiplexern erzeugt werden, um die geeigneten Spannungen auszuwählen. In einem Beispiel kann während des Lesens des Speicherzellenstroms von der Bitleitung BL 802 VDD_SA auf 1,5 V eingestellt werden, VSS_DL kann auf 0 V eingestellt werden und VWELL_DL kann auf 0 V eingestellt werden. Nachdem neue Daten durch die lokalen Daten-Latches 830 zwischengespeichert wurden, kann die an VSS_DL angelegte Spannung von 0 V auf 0,7 V erhöht werden, und/oder die an VWELL_DL angelegte Spannung kann von 0 V auf -0,7 V reduziert werden, um parasitäre Ströme zu reduzieren, die von VDD_SA fließen. In manchen Ausführungsformen empfängt jeder der Daten-Latches der lokalen Daten-Latches 830 die gleichen VSS_DL- und VPWELL_DL-Spannungspegel.
  • 8B stellt eine Ausführungsform von Spannungswellenformen dar, die dem Vorgang des in 8A dargestellten Abschnitts des Leseverstärkers entsprechen. Wie dargestellt, gehen zum Zeitpunkt T1 LBUS und LSLH von einer hohen Spannung (z. B. VHIGH) zu einer niedrigen Spannung (z. B. 0 V) über, was bewirkt, dass der Leseknoten SEN über den Vorladepfad 824 auf VHIGH vorgeladen wird. Der ACOM-Knoten, der das Gate des PMOS-Transistors 814 antreibt, ist ebenfalls auf VHIGH eingestellt. Vor dem Zeitpunkt T2 geht die Spannung VSS_DL, die an die Sources von NMOS-Transistoren mit niedriger VT in Daten-Latches des Leseverstärkers angelegt ist, von 0,7 V auf 0 V über. Zum Zeitpunkt T2 geht LSLH von der niedrigen Spannung auf die hohe Spannung über, wodurch der Vorladepfad 824 abgetrennt wird und der NMOS-Transistor 803 in einen leitenden Zustand eingestellt wird, sodass der Leseknoten SEN 804 mit der Bitleitung BL 802 elektrisch gekoppelt oder verbunden ist.
  • Wie dargestellt, wird zwischen den Zeitpunkten T2 und T3 ein erster Lesevorgang durchgeführt, bei dem die an eine mit der Bitleitung BL 802 verbundene Speicherzelle angelegte Wortleitungsspannung nicht ausreicht, um die Speicherzelle in einen hochleitenden Zustand (HC) einzustellen, sondern die Speicherzelle in einem nicht leitenden Zustand (NC) verbleibt. Aufgrund von Ladungsleckage aus dem Leseknoten (z. B. aufgrund parasitärer Leckströme) kann die Spannung des Leseknotens leicht abfallen; da der Rückkopplungsknoten LBUS 806 jedoch nicht ausreichend hochgezogen wurde, um den PMOS-Transistor 828 abzutrennen, wird der Vorladepfad 824 aktiviert, sobald LSLH fällt. Zum Zeitpunkt T3 fällt LSLH, was bewirkt, dass der Vorladepfad 824 den Leseknoten SEN 804 auf VHIGH auflädt, und STB steigt an, was bewirkt, dass der Rückkopplungsknoten LBUS auf VSS oder 0 V fällt.
  • Zum Zeitpunkt T4 geht der LSLH von der niedrigen Spannung auf die hohe Spannung über, wodurch der Vorladepfad 824 abgetrennt wird und der NMOS-Transistor 803 in einen leitenden Zustand eingestellt wird, sodass der Leseknoten SEN 804 mit der Bitleitung BL 802 elektrisch gekoppelt oder verbunden ist. In diesem Fall wird zwischen den Zeitpunkten T4 und T5 ein zweiter Lesevorgang durchgeführt, bei dem die an die Speicherzelle angelegte Wortleitungsspannung ausreicht, um die Speicherzelle in einen leitenden Zustand oder einen hochleitenden Zustand (HC) einzustellen, wodurch bewirkt wird, dass die Spannung des Leseknotens SEN 804 fällt und die Spannung des Rückkopplungsknotens LBUS 806 über den Lesepfad 826 hochgezogen wird. In dem Fall, dass XFAST niedrig ist und die Rückkopplungsschaltung, die den PMOS-Transistor 814 und den NMOS-Transistor 812 aufweist, aktiviert, wird, sobald LBUS auf die Schwellenspannung des NMOS-Transistors 812 aufgeladen ist, das Gate des PMOS-Transistors 814 auf Masse gezogen, was bewirkt, dass der PMOS-Transistor 814 den Rückkopplungsknoten LBUS 806 auf VHIGH hochzieht. Dieses aktive Hochziehen auf dem Rückkopplungsknoten LBUS 806, das durch die Einrichtung des PMOS-Transistors 814 und des NMOS-Transistors 812 bewirkt wird, ermöglicht es, den Vorladepfad 824 schnell zu deaktivieren, und reduziert auch die Speicherzellenzustandsdatenabhängigkeit von der Vorladezeit des Leseknotens über den Vorladepfad 824 während nachfolgender Lesevorgänge. Zum Zeitpunkt T5 fällt LSLH, aber der Leseknoten SEN 804 wird nicht auf VHIGH aufgeladen, da der Rückkopplungsknoten LBUS 806 auf VHIGH hochgezogen wurde, wodurch der PMOS-Transistor 828 in einen nicht leitenden Zustand eingestellt wurde und der Vorladepfad 824 abgetrennt wurde. Nach dem Zeitpunkt T5 geht die Spannung VSS_DL, die an die Sources von NMOS-Transistoren mit niedriger VT in den Daten-Latches angelegt ist, von 0 V zurück auf 0,7 V. Die Erhöhung der Spannung VSS_DL, die an die Sources der NMOS-Transistoren mit niedriger VT in den Daten-Latches angelegt wird, erhöht die Schwellenspannungen der NMOS-Transistoren mit niedriger VT aufgrund einer Erhöhung ihres Body-Effekts.
  • 8C stellt eine Ausführungsform eines Daten-Latches dar, wie eines der lokalen Daten-Latches 830 in 8A. Das Daten-Latch schließt ein Paar kreuzgekoppelter Inverter und einen Latch-Transistor 846 ein, der durch ein Latch-Aktiviersignal LAT_EN gesteuert wird. Der erste Inverter weist einen PMOS-Transistor 845 und einen NMOS-Transistor mit niedriger VT 841 auf, deren Gates durch einen Knoten XLAT gesteuert werden. Der zweite Inverter weist einen PMOS-Transistor 844 und einen NMOS-Transistor mit niedriger VT 840 auf, deren Gates durch einen Knoten LAT gesteuert werden. Der Latch-Transistor 846 weist einen NMOS-Transistor auf, dessen Gate durch das Latch-Aktiviersignal LAT_EN gesteuert wird. Wenn der Latch-Transistor 846 in einen leitenden Zustand eingestellt ist, wird die Spannung des Rückkopplungsknotens LBUS auf den Knoten LAT transferiert. Die Aktiviertransistoren für das Daten-Latch weisen PMOS-Transistoren 842 bis 843 auf. Wenn das Daten-Latch in einen deaktivierten Zustand eingestellt ist, dann werden die PMOS-Transistoren 842 bis 843 in einen nicht leitenden Zustand eingestellt, um parasitären Strom zu minimieren, der von der Versorgungsspannung VDD_SA gezogen wird.
  • Wie dargestellt, kann, wenn das Daten-Latch in einen aktivierten Zustand eingestellt ist, wobei XEN auf 0 V eingestellt ist, ein parasitärer Strompfad durch einen der NMOS-Transistoren mit niedriger VT 840 bis 841, der in einen nicht leitenden Zustand eingestellt ist, existieren. In einem Beispiel kann die Schwellenspannung des NMOS-Transistors mit niedriger VT 840 300 mV aufweisen. Die Verwendung von NMOS-Transistoren mit niedriger VT 840 bis 841 kann es dem Daten-Latch ermöglichen, mit einer reduzierten Versorgungsspannung VDD_SA auf Kosten eines erhöhten Unterschwellenstroms zu arbeiten.
  • 8D stellt eine Ausführungsform einer Querschnittsansicht der in 8C dargestellten NMOS-Transistoren mit niedriger VT 840 und 844 dar. Der NMOS-Transistor mit niedriger VT 840 schließt ein Gate 852, eine N+-Source-Diffusion 864 in der P-WANNE 856 und einen P-WANNEN-Kontakt 862 ein. Der PMOS-Transistor 844 schließt ein Gate 854 und P+-Source-/Drain-Diffusionen in der N-WANNE 858 ein.
  • 8E stellt eine Ausführungsform der Querschnittsansicht der in 8D dargestellten NMOS-Transistoren mit niedriger VT dar, wobei die Gates 852 und 854 der NMOS-Transistoren mit niedriger VT 840 und 844 auf 1,5 V eingestellt sind, die N+-Source-Diffusion 864 auf 0 V eingestellt ist und die P-WANNE 856 über den P-WANNEN-Kontakt 862 auf 0 V eingestellt ist. In diesem Fall beträgt die Source-zu-Bulk-Spannung des NMOS-Transistors mit niedriger VT 840 0 V, und der Latch-Knoten LAT kann eine Spannung von 1,5 V speichern, die einer logischen „1“ entspricht.
  • 8F stellt eine Ausführungsform der Querschnittsansicht der in 8D dargestellten NMOS-Transistoren mit niedriger VT dar, wobei die Gates 852 und 854 der NMOS-Transistoren mit niedriger VT 840 und 844 auf 0 V eingestellt sind, die N+-Source-Diffusion 864 auf 0 V eingestellt ist und die P-WANNE 856 über den P-WANNEN-Kontakt 862 auf 0 V eingestellt ist. In diesem Fall beträgt die Source-zu-Bulk-Spannung des NMOS-Transistors mit niedriger VT 840 0 V, und der Latch-Knoten LAT kann eine Spannung von 0 V speichern, die einer logischen „0“ entspricht.
  • 8G stellt eine Ausführungsform der Querschnittsansicht der in 8D dargestellten NMOS-Transistoren mit niedriger VT dar, wobei die Gates 852 und 854 der NMOS-Transistoren mit niedriger VT 840 und 844 auf 0,7 V eingestellt sind, die N+-Source-Diffusion 864 auf 0,7 V eingestellt ist und die P-WANNE 856 über den P-WANNEN-Kontakt 862 auf 0 V eingestellt ist. In diesem Fall beträgt die Source-zu-Bulk-Spannung des NMOS-Transistors mit niedriger VT 840 0,7 V, was die Schwellenspannung des NMOS-Transistors mit niedriger VT 840 erhöht und Unterschwellenströme reduziert. Die Gates 852 und 854 der NMOS-Transistoren mit niedriger VT 840 und 844 können auf 0,7 V und nicht auf einen niedrigeren Spannungswert eingestellt sein, da der Pull-Down-Pfad von dem Latch-Knoten LAT in 8C zu VSS_DL gesetzt ist, die auf 0,7 V eingestellt ist.
  • 8H stellt eine Ausführungsform der Querschnittsansicht der in 8D dargestellten NMOS-Transistoren mit niedriger VT dar, wobei die Gates 852 und 854 der NMOS-Transistoren mit niedriger VT 840 und 844 auf 0 V eingestellt sind, die N+-Source-Diffusion 864 auf 0 V eingestellt ist und die P-WANNE 856 über den P-WANNEN-KONTAKT 862 auf -1 V eingestellt ist. In diesem Fall beträgt die Source-zu-Bulk-Spannung des NMOS-Transistors mit niedriger VT 840 1 V, was die Schwellenspannung des NMOS-Transistors mit niedriger VT 840 erhöht und Unterschwellenströme reduziert.
  • 81 stellt eine Ausführungsform der Querschnittsansicht der in 8D dargestellten NMOS-Transistoren mit niedriger VT dar, wobei die Gates 852 und 854 der NMOS-Transistoren mit niedriger VT 840 und 844 auf 0,7 V eingestellt sind, die N+-Source-Diffusion 864 auf 0,7 V eingestellt ist und die P-WANNE 856 über den P-WANNEN-Kontakt 862 auf -1 V eingestellt ist. In diesem Fall beträgt die Source-zu-Bulk-Spannung des NMOS-Transistors mit niedriger VT 840 1,7 V, was die Schwellenspannung des NMOS-Transistors mit niedriger VT 840 erhöht und Unterschwellenströme reduziert.
  • In einer Ausführungsform kann, während des Zwischenspeicherns neuer Daten, die Datentransferzeit von Daten zwischen Daten-Latches, die Leistungsfähigkeit logischer Vorgänge zwischen Daten in mehreren Daten-Latches, und die Leistungsfähigkeit des in 8C dargestellten Daten-Latches verbessert werden, indem der Body-Effekt für den NMOS-Transistor mit niedriger VT 840 minimiert oder eliminiert wird, indem die N+-Source-Diffusion 864 auf 0 V und die P-WANNE 856 auf 0 V eingestellt werden. Nachdem die neuen Daten zwischengespeichert wurden, kann der parasitäre Strom minimiert werden, indem entweder die N+-Source-Diffusion 864 auf 0,7 V und/oder die P-WANNE 856 auf -1 V eingestellt wird.
  • 8J stellen eine alternative Ausführungsform eines Daten-Latches dar, wie eines der lokalen Daten-Latches 830 in 8A. Das Daten-Latch schließt ein Paar kreuzgekoppelter Inverter und einen Latch-Transistor ein, der durch ein Latch-Aktiviersignal LAT_EN gesteuert wird. Die PMOS-Transistoren der kreuzgekoppelten Inverter können PMOS-Transistoren mit hoher VT aufweisen. Wie dargestellt, weist der NMOS-Transistor 884 einen NMOS-Transistor mit hoher VT auf (z. B. mit einer Schwellenspannung von 0,7 V), und der NMOS-Transistor 882 weist einen NMOS-Transistor mit niedriger VT auf (z. B. mit einer Schwellenspannung von 0,3 V). Die Source des NMOS-Transistors mit hoher VT 884 ist auf VSS oder 0 V eingestellt, und die Source des NMOS-Transistors mit niedriger VT 882 ist auf VSS_DL eingestellt, die entweder auf 0 V oder 0,7 V eingestellt sein kann. Das Gate des NMOS-Transistors mit niedriger VT 882 ist mit dem Latch-Knoten LAT verbunden, der von dem LBUS-Knoten transferierte Daten bei der fallenden Flanke des Latch-Aktiviersignals LAT_EN zwischenspeichert. Ein Vorteil des Minimierens der Anzahl von NMOS-Transistoren mit niedriger VT in dem Daten-Latch besteht darin, dass parasitäre Ströme reduziert werden können.
  • 9A bis 9B stellen ein Flussdiagramm dar, das eine Ausführungsform eines Prozesses zum dynamischen Anpassen des Body-Effekts von Daten-Latch-Transistoren in Leseverstärkerschaltungen während Lesevorgängen beschreibt. Die Lesevorgänge können Speicherzellenlesevorgänge aufweisen, wie einen Lesevorgang oder einen Programmierverifizierungsvorgang. In einer Ausführungsform kann der Prozess der 9A bis 9B durch eine Steuerschaltlogik, wie die in 2A dargestellte Steuerschaltlogik 310, und/oder eine Leseschaltlogik, wie die Lese-/Schreibschaltungen 328 in 2A, durchgeführt werden. Der Prozess der 9A bis 9B kann auch unter Verwendung einer Speicherarrayunterstützungsschaltlogik, wie der Unterstützungsschaltlogik 711 in 7, durchgeführt werden.
  • In Schritt 902 wird erfasst, dass ein Lesevorgang zum Lesen eines Datensatzes aus einem Satz von Speicherzellen durchgeführt werden soll. Der Satz von Speicherzellen kann Speicherzellentransistoren aufweisen. Der Satz von Speicherzellen kann NAND-Kettenspeicherzellen, Floating-Gate-Transistoren oder Charge-Trap-Transistoren aufweisen. In einem Beispiel kann erfasst werden, dass der Lesevorgang als Reaktion auf ein Erlangen einer Anweisung zum Lesen einer oder mehrerer Seiten von Daten aus einem Speicherarray, wie dem Speicherarray 710 in 7, durchgeführt werden soll. In Schritt 904 wird eine Leistungsversorgungsspannung für einen Satz von Daten-Latches zum Speichern des Satzes von Daten bestimmt. In einem Beispiel kann die Leistungsversorgungsspannung der Versorgungsspannung VDD_SA für den in 8A dargestellten Leseverstärker entsprechen. In manchen Fällen, wenn während des Lesevorgangs auf mindestens eine Schwellenwertanzahl von Speicherzellen zugegriffen wird oder ein Arbeitsmodus mit niedriger Leistung aktiviert wurde, kann die Leistungsversorgungsspannung auf 1,5 V eingestellt werden; andernfalls kann die Leistungsversorgungsspannung auf 1,8 V eingestellt werden.
  • In Schritt 906 wird eine Anzahl von Daten-Latches bestimmt, die den Satz von Daten-Latches aufweisen. Die Anzahl von Daten-Latches kann von der Anzahl von Speicherarrays abhängen, die während des Lesevorgangs aktiviert werden. In Schritt 908 wird eine Source-Spannung für einen oder mehrere Transistoren des Satzes von Daten-Latches basierend auf der Leistungsversorgungsspannung und der Anzahl von Daten-Latches bestimmt. In einem Beispiel kann der Satz von Daten-Latches den lokalen Daten-Latches 830 in 8A für jeden der während des Lesevorgangs verwendeten Leseverstärker entsprechen. Die Source-Spannung für den einen oder die mehreren Transistoren kann der Spannung entsprechen, die an die N+-Diffusion 864 in 8D angelegt wird.
  • In einer Ausführungsform kann, wenn die Anzahl von Daten-Latches größer ist als eine Schwellenanzahl von Daten-Latches (z. B. größer als 32 K Daten-Latches), die Source-Spannung für den einen oder die mehreren Transistoren des Satzes von Daten-Latches auf 0,7 V eingestellt werden, um den Body-Effekt des einen oder der mehreren Transistoren zu erhöhen; wenn jedoch die Anzahl von Daten-Latches nicht größer als die Schwellenanzahl von Daten-Latches ist, dann kann die Source-Spannung für den einen oder die mehreren Transistoren des Satzes von Daten-Latches auf 0 V eingestellt werden. In einer anderen Ausführungsform kann, wenn die Leistungsversorgungsspannung kleiner als eine spezifische Spannung ist (z. B. kleiner als 1,6 V), die Source-Spannung für den einen oder die mehreren Transistoren des Satzes von Daten-Latches auf 0,7 V eingestellt werden, um den Body-Effekt des einen oder der mehreren Transistoren zu erhöhen; wenn die Leistungsversorgungsspannung jedoch nicht kleiner als die spezifische Spannung ist, kann die Source-Spannung für den einen oder die mehreren Transistoren auf 0 V eingestellt werden.
  • In Schritt 910 wird eine Wannenspannung für den einen oder die mehreren Transistoren des Satzes von Daten-Latches basierend auf der Leistungsversorgungsspannung und der Anzahl von Daten-Latches bestimmt. Die Wannenspannung für den einen oder die mehreren Transistoren kann der Spannung entsprechen, die an die P-WANNE 856 in 8D über den P-WANNEN-Kontakt 862 angelegt ist. In einer Ausführungsform kann, wenn die Anzahl von Daten-Latches größer ist als eine Schwellenanzahl von Daten-Latches (z. B. größer als 64 K Daten-Latches), die Wannenspannung für den einen oder die mehreren Transistoren des Satzes von Daten-Latches auf minus 1 V eingestellt werden; wenn jedoch die Anzahl von Daten-Latches nicht größer als die Schwellenanzahl von Daten-Latches ist, dann kann die Wannenspannung für den einen oder die mehreren Transistoren des Satzes von Daten-Latches auf 0 V eingestellt werden. In einer anderen Ausführungsform kann, wenn die Leistungsversorgungsspannung für den Satz von Daten-Latches kleiner als eine spezifische Spannung ist (z. B. kleiner als 1,6 V), die Wannenspannung für den einen oder die mehreren Transistoren des Satzes von Daten-Latches auf minus 1 V eingestellt werden; wenn jedoch die Leistungsversorgungsspannung für den Satz von Daten-Latches nicht kleiner als die spezifische Spannung ist, dann kann die Wannenspannung für den einen oder die mehreren Transistoren des Satzes von Daten-Latches auf 0 V eingestellt werden.
  • In Schritt 912 werden eine oder mehrere Sources des einen oder der mehreren Transistoren auf die Source-Spannung eingestellt. In einem Beispiel können die eine oder die mehreren Sources der N+-Diffusion 864 in 8D entsprechen, und der eine oder die mehreren Transistoren können dem NMOS-Transistor mit niedriger VT 840 in 8D entsprechen. Die eine oder die mehreren Sources können auf 0,7 V eingestellt sein, wenn entweder die Anzahl von Daten-Latches größer als die Schwellenanzahl von Daten-Latches ist oder die Leistungsversorgungsspannung kleiner als die spezifische Spannung ist (z. B. kleiner als 1,6 V ist). In Schritt 914 werden eine oder mehrere Wannen des einen oder der mehreren Transistoren auf die Wannenspannung eingestellt. In einem Beispiel können die eine oder die mehreren Wannen der P-WANNE 856 in 8D entsprechen, und der eine oder die mehreren Transistoren können dem NMOS-Transistor mit niedriger VT 840 in 8D entsprechen.
  • In Schritt 916 wird der Datensatz aus dem Satz von Speicherzellen gelesen. Der Datensatz kann aus dem Satz von Speicherzellen unter Verwendung eines Leseverstärkers gelesen werden, wie des in 8A dargestellten Leseverstärkers. In Schritt 918 wird der Datensatz unter Verwendung des Satzes von Daten-Latches gespeichert. Der Satz von Daten-Latches kann den lokalen Daten-Latches 830 in 8A entsprechen. In Schritt 920 können logische Vorgänge unter Verwendung des Datensatzes, der in dem Satz von Daten-Latches gespeichert ist, durchgeführt werden. In einem Beispiel kann eine Kombination von logischen UND- und ODER-Vorgängen durchgeführt werden. In Schritt 922 kann mindestens eine Teilmenge des Datensatzes von dem Satz von Daten-Latches, wie den lokalen Daten-Latches 830 in 8A, zu einem Satz von externen Daten-Latches, wie den externen Daten-Latches 831 in 8A, transferiert werden. In Schritt 924 wird eine zweite Source-Spannung bestimmt, die größer als die Source-Spannung ist. In Schritt 926 wird eine zweite Wannenspannung bestimmt, die kleiner als die Wannenspannung ist. In Schritt 928 werden die eine oder die mehreren Sources des einen oder der mehreren Transistoren nach dem Speichern des Datensatzes unter Verwendung des Satzes von Daten-Latches auf die zweite Source-Spannung eingestellt. In Schritt 930 werden die eine oder die mehreren Wannen des einen oder der mehreren Transistoren nach dem Speichern des Datensatzes unter Verwendung des Satzes von Daten-Latches auf die zweite Wannenspannung eingestellt.
  • 9C bis 9D stellen ein Flussdiagramm dar, das eine alternative Ausführungsform eines Prozesses zum dynamischen Anpassen des Body-Effekts von Daten-Latch-Transistoren in Leseverstärkerschaltungen während Lesevorgängen beschreibt. In einer Ausführungsform kann der Prozess der 9C bis 9D durch eine Steuerschaltlogik, wie die in 2A dargestellte Steuerschaltlogik 310, und/oder eine Leseschaltlogik, wie die Lese-/Schreibschaltungen 328 in 2A, durchgeführt werden. Der Prozess der 9C bis 9D kann auch unter Verwendung einer Unterstützungsschaltlogik, wie der Unterstützungsschaltlogik 711 in 7, durchgeführt werden.
  • In Schritt 932 wird ein Speichervorgang initiiert, der ein Bestimmen eines Satzes von Datenzuständen für einen Satz von Speicherzellen einschließt. Der Speichervorgang kann einen Lesevorgang oder einen Programmierverifizierungsvorgang aufweisen. In Schritt 934 wird eine Temperatur bestimmt, die dem Satz von Speicherzellen zugeordnet ist. In einem Beispiel kann ein On-Die-Temperatursensor verwendet werden, um die Temperatur zu bestimmen, die dem Satz von Speicherzellen zugeordnet ist. In Schritt 936 wird eine Anzahl von Daten-Latches zum Speichern des Satzes von Datenzuständen identifiziert. Die Anzahl von Daten-Latches für den Speichervorgang kann einer Anzahl von Speicherarrays entsprechen, die für den Speichervorgang aktiviert sind. In Schritt 938 wird eine erste Source-Spannung für einen oder mehrere Transistoren des Satzes von Daten-Latches basierend auf der Temperatur und der Anzahl von Daten-Latches bestimmt. In einer Ausführungsform kann die erste Source-Spannung auf 0,7 V eingestellt werden, wenn die Anzahl von Daten-Latches größer als eine Schwellenanzahl von Daten-Latches ist (z. B. größer als 16 K Daten-Latches ist). Wenn jedoch die Anzahl von Daten-Latches nicht größer als die Schwellenanzahl von Daten-Latches ist, dann kann die erste Source-Spannung auf 0 V eingestellt werden. In einer anderen Ausführungsform kann die erste Source-Spannung auf 0,7 V eingestellt werden, wenn die Temperatur größer als eine Schwellentemperatur ist (z. B. wenn die Temperatur größer als 55 Grad Celsius ist). Wenn die Temperatur jedoch nicht größer als die Schwellentemperatur ist, kann die erste Source-Spannung auf 0 V eingestellt werden.
  • In Schritt 940 wird eine erste Wannenspannung für den einen oder die mehreren Transistoren des Satzes von Daten-Latches basierend auf der Temperatur und der Anzahl von Daten-Latches bestimmt. In einer Ausführungsform kann die erste Wannenspannung für den einen oder die mehreren Transistoren auf 0 V eingestellt werden, wenn die Anzahl von Daten-Latches kleiner als eine Schwellenanzahl von Daten-Latches ist (z. B. wenn die Anzahl von Daten-Latches kleiner als 16 K Daten-Latches ist). Wenn jedoch die Anzahl von Daten-Latches größer als die Schwellenanzahl von Daten-Latches ist, dann kann die erste Wannenspannung für den einen oder die mehreren Transistoren auf minus 1 V eingestellt werden. In einer anderen Ausführungsform kann, wenn die Temperatur größer als eine Schwellentemperatur ist (z. B. größer als 55 Grad Celsius ist), die erste Wannenspannung für den einen oder die mehreren Transistoren auf minus 1 V eingestellt werden. Wenn jedoch die Temperatur, die dem Satz von Speicherzellen zugeordnet ist, nicht größer als die Schwellentemperatur ist, dann kann die erste Wannenspannung für den einen oder die mehreren Transistoren auf 0 V eingestellt werden.
  • In Schritt 942 werden eine oder mehrere Sources des einen oder der mehreren Transistoren auf die erste Source-Spannung eingestellt. Die eine oder die mehreren Sources können einer oder mehreren Source-Diffusionen entsprechen, wie der N+-Diffusion 864 in 8D. In Schritt 944 werden eine oder mehrere Wannen des einen oder der mehreren Transistoren auf die erste Wannenspannung eingestellt. Der eine oder die mehreren Transistoren können den NMOS-Transistoren mit niedriger VT 840 bis 841 entsprechen, die in 8C dargestellt sind. In Schritt 946 werden Daten, die dem Satz von Datenzuständen zugeordnet sind, unter Verwendung des Satzes von Daten-Latches gespeichert, während die eine oder die mehreren Sources auf die erste Source-Spannung eingestellt sind und die eine oder die mehreren Wannen auf die erste Wannenspannung eingestellt sind. In Schritt 948 wird eine zweite Source-Spannung bestimmt, die größer als die Source-Spannung ist. In Schritt 950 wird eine zweite Wannenspannung bestimmt, die kleiner als die Wannenspannung ist. In Schritt 952 werden die eine oder die mehreren Sources des einen oder der mehreren Transistoren nach dem Speichern der Daten, die dem Satz von Datenzuständen zugeordnet sind, unter Verwendung des Satzes von Daten-Latches auf die zweite Source-Spannung eingestellt. In Schritt 954 werden die eine oder die mehreren Wannen des einen oder der mehreren Transistoren nach dem Speichern der Daten, die dem Satz von Datenzuständen zugeordnet sind, unter Verwendung des Satzes von Daten-Latches auf die zweite Wannenspannung eingestellt. In Schritt 956 werden die dem Satz von Datenzuständen zugeordneten Daten transferiert. In einem Beispiel werden die Daten, die dem Satz von Datenzuständen zugeordnet sind, von dem Satz von Daten-Latches an eine Steuerschaltlogik, wie die Steuerschaltlogik 310 in 2A, transferiert.
  • Eine Ausführungsform der offenbarten Technologie schließt eine Leseschaltung und eine Daten-Latch-Schaltung in Verbindung mit der Leseschaltung ein. Wobei die Leseschaltung eingerichtet ist, um Daten aus einer Speicherzelle zu lesen. Die Daten-Latch-Schaltung schließt einen Transistor in einem nicht leitenden Zustand ein. Die Daten-Latch-Schaltung ist eingerichtet, um die Daten von der Leseschaltung zwischenzuspeichern und eine Schwellenspannung des Transistors zu erhöhen, nachdem die Daten zwischengespeichert wurden.
  • Eine Ausführungsform der offenbarten Technologie schließt ein Erfassen, dass ein Lesevorgang zum Lesen eines Datensatzes aus einem Satz von Speicherzellen durchgeführt werden soll, ein Identifizieren eines Satzes von Daten-Latches zum Speichern des Datensatzes, ein Bestimmen einer Source-Spannung für einen oder mehrere Transistoren des Satzes von Daten-Latches, ein Bestimmen einer Wannenspannung für einen oder mehrere Transistoren des Satzes von Daten-Latches, ein Einstellen einer oder mehrerer Sources des einen oder der mehreren Transistoren auf die Source-Spannung, ein Einstellen einer oder mehrerer Wannen des einen oder der mehreren Transistoren auf die Wannenspannung, ein Lesen des Datensatzes aus dem Satz von Speicherzellen, ein Speichern des Datensatzes unter Verwendung des Satzes von Daten-Latches, während die eine oder die mehreren Sources auf die Source-Spannung eingestellt sind und die eine oder die mehreren Wannen auf die Wannenspannung eingestellt sind, ein Bestimmen einer zweiten Source-Spannung, die größer als die Source-Spannung ist, und ein Einstellen der einen oder mehreren Sources des einen oder der mehreren Transistoren auf die zweite Source-Spannung nach dem Speichern des Satzes von Daten unter Verwendung des Satzes von Daten-Latches, ein.
  • Eine Ausführungsform der offenbarten Technologie schließt eine Leseschaltung und eine Daten-Latch-Schaltung ein. Wobei die Leseschaltung eingerichtet ist, um einen Datenzustand einer Speicherzelle zu bestimmen. Wobei die Daten-Latch-Schaltung einen Transistor einschließt. Wobei die Daten-Latch-Schaltung eingerichtet ist, um Daten zwischenzuspeichern, die dem Datenzustand der Speicherzelle entsprechen, während eine Source-zu-Bulk-Spannung des Transistors auf eine erste Spannung eingestellt ist. Wobei die Daten-Latch-Schaltung eingerichtet ist, um die Daten zu halten, die dem Datenzustand der Speicherzelle entsprechen, während die Source-zu-Bulk-Spannung des Transistors auf eine zweite Spannung eingestellt ist, die größer als die erste Spannung ist.
  • Für Zwecke dieses Dokuments kann sich eine erste Schicht über oder oberhalb einer zweiten Schicht befinden, wenn sich null, eine oder mehrere dazwischen liegende Schichten zwischen der ersten Schicht und der zweiten Schicht befinden.
  • Für Zwecke dieses Dokuments sollte beachtet werden, dass die Abmessungen der verschiedenen Merkmale, die in den Figuren dargestellt sind, nicht notwendigerweise maßstabsgetreu gezeichnet sind.
  • Für Zwecke dieses Dokuments kann eine Bezugnahme in der Beschreibung auf „eine Ausführungsform“, „manche Ausführungsformen“ oder „eine andere Ausführungsform“ verwendet werden, um verschiedene Ausführungsformen zu beschreiben, und bezieht sich nicht notwendigerweise auf dieselbe Ausführungsform.
  • Für Zwecke dieses Dokuments kann eine Verbindung eine direkte Verbindung oder eine indirekte Verbindung sein (z. B. über einen anderen Teil). In manchen Fällen, wenn ein Element als mit einem anderen Element verbunden oder gekoppelt bezeichnet wird, kann das Element direkt mit dem anderen Element verbunden sein oder indirekt über zwischenliegende Elemente mit dem anderen Element verbunden sein. Wenn ein Element als direkt mit einem anderen Element verbunden bezeichnet wird, gibt es keine Zwischenelemente zwischen dem Element und dem anderen Element.
  • Zwei Vorrichtungen können „in Kommunikation“ stehen, wenn sie direkt oder indirekt miteinander verbunden sind, sodass sie elektronische Signale untereinander übertragen können.
  • Für Zwecke dieses Dokumentes kann der Begriff „basierend auf“ als „mindestens teilweise basierend auf“ gelesen werden.
  • Für Zwecke dieses Dokuments impliziert ohne zusätzlichen Kontext die Verwendung numerischer Ausdrücke, wie etwa ein „erstes“ Objekt, ein „zweites“ Objekt und ein „drittes“ Objekt möglicherweise keine Sortierung von Objekten, sondern kann stattdessen zu Identifikationszwecken verwendet werden, um verschiedene Objekte zu identifizieren.
  • Für Zwecke dieses Dokuments kann sich der Begriff „Satz“ von Objekten auf einen „Satz“ von einem oder mehreren der Objekte beziehen.
  • Obwohl der Gegenstand in einer Sprache beschrieben wurde, die spezifisch für strukturelle Merkmale und/oder methodisches Handeln ist, versteht es sich, dass der in den beiliegenden Ansprüchen definierte Gegenstand nicht notwendigerweise auf die vorstehend beschriebenen spezifischen Merkmale oder Handlungen beschränkt ist. Entsprechend sind die oben beschriebenen spezifischen Merkmale und Handlungen als Beispielformen des Implementierens der Ansprüche offenbart.

Claims (20)

  1. Einrichtung, aufweisend: eine Leseschaltung, die eingerichtet ist, um Daten aus einer Speicherzelle zu lesen; und eine Daten-Latch-Schaltung in Kommunikation mit der Leseschaltung, wobei die Daten-Latch-Schaltung einen Transistor in einem nicht leitenden Zustand einschließt, wobei die Daten-Latch-Schaltung eingerichtet ist, um die Daten von der Leseschaltung zwischenzuspeichern und eine Schwellenspannung des Transistors zu erhöhen, nachdem die Daten zwischengespeichert wurden.
  2. Einrichtung gemäß Anspruch 1, wobei: die Speicherzelle auf einem ersten Die angeordnet ist; und die Daten-Latch-Schaltung auf einem zweiten Die angeordnet ist.
  3. Einrichtung gemäß Anspruch 1, wobei: die Daten-Latch-Schaltung eingerichtet ist, um eine Source-zu-Bulk-Spannung des Transistors zu erhöhen, nachdem die Daten zwischengespeichert wurden.
  4. Einrichtung gemäß Anspruch 1, wobei: der Transistor einen NMOS-Transistor aufweist und eine Source des Transistors erhöht wird, nachdem die Daten zwischengespeichert wurden.
  5. Einrichtung gemäß Anspruch 1, wobei: der Transistor einen NMOS-Transistor aufweist und ein Body des Transistors verringert wird, nachdem die Daten zwischengespeichert wurden.
  6. Einrichtung gemäß Anspruch 4, weiterhin aufweisend: eine Steuerschaltung, die eingerichtet ist, um eine Chiptemperatur zu bestimmen und eine erste Spannung zu bestimmen, die an die Source des Transistors basierend auf der Chiptemperatur angelegt werden soll.
  7. Einrichtung gemäß Anspruch 4, weiterhin aufweisend: eine Steuerschaltung, die eingerichtet ist, um eine Anzahl von aktivierten Daten-Latches zu bestimmen und eine erste Spannung zu bestimmen, die an die Source des Transistors basierend auf der Anzahl von aktivierten Daten-Latches angelegt werden soll.
  8. Einrichtung gemäß Anspruch 5, weiterhin aufweisend: eine Steuerschaltung, die eingerichtet ist, um eine Chiptemperatur zu bestimmen und eine erste Spannung zu bestimmen, die an den Body des Transistors basierend auf der Chiptemperatur angelegt werden soll.
  9. Einrichtung gemäß Anspruch 5, weiterhin aufweisend: eine Steuerschaltung, die eingerichtet ist, um eine Anzahl von aktivierten Daten-Latches zu bestimmen und eine erste Spannung zu bestimmen, die an den Body des Transistors basierend auf der Anzahl von aktivierten Daten-Latches angelegt werden soll.
  10. Einrichtung gemäß Anspruch 1, wobei: die Speicherzelle einen Floating-Gate-Transistor aufweist.
  11. Verfahren, aufweisend: Erfassen, dass ein Lesevorgang zum Lesen eines Datensatzes aus einem Satz von Speicherzellen durchgeführt werden soll; Identifizieren eines Satzes von Daten-Latches zum Speichern des Datensatzes; Bestimmen einer Source-Spannung für einen oder mehrere Transistoren des Satzes von Daten-Latches; Bestimmen einer Wannenspannung für einen oder mehrere Transistoren des Satzes von Daten-Latches; Einstellen einer oder mehrerer Sources des einen oder der mehreren Transistoren auf die Source-Spannung; Einstellen einer oder mehrerer Wannen des einen oder der mehreren Transistoren auf die Wannenspannung; Lesen des Datensatzes aus dem Satz von Speicherzellen; Speichern des Datensatzes unter Verwendung des Satzes von Daten-Latches, während die eine oder die mehreren Sources auf die Source-Spannung eingestellt sind und die eine oder die mehreren Wannen auf die Wannenspannung eingestellt sind; Bestimmen einer zweiten Source-Spannung, die größer als die Source-Spannung ist; und Einstellen der einen oder mehreren Sources des einen oder der mehreren Transistoren auf die zweite Source-Spannung nach dem Speichern des Datensatzes unter Verwendung des Satzes von Daten-Latches.
  12. Verfahren gemäß Anspruch 11, weiterhin aufweisend: Bestimmen einer zweiten Wannenspannung, die kleiner als die Wannenspannung ist; und Einstellen der einen oder mehreren Wannen des einen oder der mehreren Transistoren auf die zweite Wannenspannung nach dem Speichern des Datensatzes unter Verwendung des Satzes von Daten-Latches.
  13. Verfahren gemäß Anspruch 11, weiterhin aufweisend: Bestimmen einer Chiptemperatur; und Bestimmen der Source-Spannung für den einen oder die mehreren Transistoren des Satzes von Daten-Latches basierend auf der Chiptemperatur.
  14. Einrichtung, aufweisend: eine Leseschaltung, die eingerichtet ist, um einen Datenzustand einer Speicherzelle zu bestimmen; und eine Daten-Latch-Schaltung, die einen Transistor einschließt, wobei die Daten-Latch-Schaltung eingerichtet ist, um Daten zwischenzuspeichern, die dem Datenzustand der Speicherzelle entsprechen, während eine Source-zu-Bulk-Spannung des Transistors auf eine erste Spannung eingestellt ist, wobei die Daten-Latch-Schaltung eingerichtet ist, um die Daten zu halten, die dem Datenzustand der Speicherzelle entsprechen, während die Source-zu-Bulk-Spannung des Transistors auf eine zweite Spannung eingestellt ist, die größer als die erste Spannung ist.
  15. Einrichtung gemäß Anspruch 14, wobei: die Daten-Latch-Schaltung eingerichtet ist, um die Daten, die dem Datenzustand der Speicherzelle entsprechen, zwischenzuspeichern, während die Source-zu-Bulk-Spannung des Transistors 0 V ist, und die Daten, die dem Datenzustand der Speicherzelle entsprechen, zu halten, während die Source-zu-Bulk-Spannung des Transistors größer als 600 mV ist.
  16. Einrichtung gemäß Anspruch 14, weiterhin aufweisend: eine Steuerschaltung, die eingerichtet ist, um eine Source des Transistors auf die erste Spannung einzustellen.
  17. Einrichtung gemäß Anspruch 14, weiterhin aufweisend: eine Steuerschaltung, die eingerichtet ist, um einen Bulk des Transistors auf eine dritte Spannung einzustellen, die kleiner als die erste Spannung ist.
  18. Einrichtung gemäß Anspruch 14, weiterhin aufweisend: eine Steuerschaltung, die eingerichtet ist, um eine Chiptemperatur zu bestimmen und die erste Spannung basierend auf der Chiptemperatur zu bestimmen.
  19. Einrichtung gemäß Anspruch 14, weiterhin aufweisend: eine Steuerschaltung, die eingerichtet ist, um eine Anzahl von Daten-Latches zu bestimmen, die während einer spezifischen Zeitperiode aktiviert sind, und um die erste Spannung basierend auf der Anzahl von Daten-Latches zu bestimmen, die während der spezifischen Zeitperiode aktiviert sind.
  20. Einrichtung gemäß Anspruch 14, wobei: der Transistor einen NMOS-Transistor aufweist.
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