DE102004045903B4 - Schaltungsanordnung und Verfahren zum Schalten von Hochspannungssignalen mit Niederspannungssignalen - Google Patents

Schaltungsanordnung und Verfahren zum Schalten von Hochspannungssignalen mit Niederspannungssignalen Download PDF

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Abstract

Schaltungsanordnung (11; 14; 23; 29) zum Schalten von Hochspannungssignalen (HVP, HVN) mit Niederspannungssignalen (Sel, Selinv; A, B, C; A, VDD, C), insbesondere zur Ansteuerung einer Halbleiterspeicheranordnung, mit
– einem Haltespeicher (49; 53; 50; 52) zum Empfangen und Halten des Niederspannungssignals (Sel; C; C) und zum Ausgeben eines Ausgangssignals (CG; SG) mit einer von dem Logikpegel („0", „1") des empfangenen Niederspannungssignals (Sel; C; C) abhängigen Spannung (vdd), mit
– einer Potentialverschiebeschaltung (51) zum betragsmäßigen Erhöhen der Spannung des gehaltenen Niederspannungssignals (Sel; C; C) auf eine Spannung (vpp, vprogn) eines Hochspannungssignals (HVP, HVN), wodurch die Spannung des ausgegebenen Ausgangssignals (CG; SG) im wesentlichen auf die Spannung (vpp, vprogn) des Hochspannungssignals (HVP, HVN) ansteigt, und mit
– einer Niedervolt-Logikeinrichtung (16; 26; 26) geeignet zum Ansteuern des Haltespeichers (49; 53; 50; 52) und/oder der Potentialverschiebeschaltung (51) mit den Niederspannungssignalen (Sel, Selinv; A, B, C; A, VDD, C) mit einem ersten vorbestimmten...

Description

  • Die Erfindung betrifft eine Schaltungsanordnung zum Schalten von Hochspannungssignalen mit Niederspannungssignalen, insbesondere zur Ansteuerung einer Halbleiterspeicheranordnung, nach dem Oberbegriff des Patentanspruchs 1 sowie ein Verfahren zum Schalten von Hochspannungssignalen mit Niederspannungssignalen, insbesondere zur Ansteuerung einer Halbleiterspeicheranordnung nach dem Oberbegriff des Patentanspruchs 11.
  • EEPROMs (Electrically Erasable Programmable Read Only Memorys = elektrisch löschbare programmierbare Festwertspeicher) oder EAROMs (Electrically Alterable ROM = elektrisch änderbarer Festwertspeicher), sogenannte Flash-Speicher, sind aus dem Stand der Technik in unterschiedlichen Ausführungsvarianten bekannt. EEPROM/Flash-Speicher sind im allgemeinen in Zeilen, sog. Wordlines, und Spalten, sog. Bitlines, aufgeteilt, wobei jeder Kreuzungspunkt von Spalten und Zeilen eine Speicherzelle darstellt.
  • 7 zeigt ein Schaltbild eines zwei Zeilen WLn, WLn-1 (Wordlines) und zwei Spalten BLm, BLm+1 (Bitlines) umfassenden Ausschnitts aus einem Speicherzellenfeld 1 (Cell Array) eines elektrisch löschbaren und danach erneut programmierbaren Festwertspeichers (EEPROMs) gemäß dem Stand der Technik.
  • Jeder Kreuzungspunkt einer Wordline WLn, WLn-1 mit einer Bitline BLm, BLm+1 umfasst eine Speicherzelle 2, wie sie beispielsweise in der 8 dargestellt ist.
  • Jede Speicherzelle 2 umfasst zwei Transistoren, nämlich einen Speichertransistor 4 (Cell Transistor) und einen Auswahltransistor 3 (Select Transistor), wobei das Drain des Speichertransistors 4 mit der Source des Auswahltransistors 3 verbunden ist. Während es sich bei dem Auswahltransistor 3 um einen üblichen NMOS-Transistor vom Anreicherungstyp handelt, weist der NMOS-Speichertransistor eine elektrisch veränderbare Schwellspannung Uth auf. Zu diesem Zweck umfasst der Speichertransistor 4 ein sog. Tunnelfenster 5, über welches einem Floating Gate FG4 des Speichertransistors 4 Ladungen zum Verändern der Schwellspannung Uth zuführbar sind.
  • Jede Wordline WLn, WLn-1 umfasst zwei Steuerleitungen, nämlich eine Ansteuerleitung CGLn, CGLn-1 für die sog. Control Gates CG4 der jeweiligen Speichertransistoren 4 einer jeweiligen Zeile WLn, WLn-1 sowie eine Ansteuerleitung SGLn, SGLn-1 für die sog. Select Gates SG3 eines jeweiligen Auswahltransistors 3 einer jeweiligen Zeile WLn, WLn-1.
  • Jede Bitline BLm, BLm+1 umfasst ebenfalls zwei Steuerleitungen, nämlich eine Ansteuerleitung Sm, Sm+1 für die Sources 54 der jeweiligen Speichertransistoren 4 einer jeweiligen Spalte BLm, BLm+1 sowie eine Ansteuerleitung Dm, Dm+1 für die jeweiligen Drains D3 der jeweiligen Auswahltransistoren 3 einer jeweiligen Spalte BLm, BLm+1.
  • Jede Speicherzelle lässt sich durch geeignete Ansteuerung über die entsprechenden vier zugeordneten Ansteuerleitungen auswählen. Beispielsweise kann die Speicherzelle 2 in der 7 über eine entsprechende Beschaltung der Ansteuerleitungen CGLn, SGLn der n-ten Wordline WLn und die Ansteuerleitungen Sm+1, Dm+1 der m+1-ten Bitline BLm+1 angesteuert werden.
  • Jede ausgewählte Speicherzelle kann in drei Betriebsmodi betrieben werden, nämlich dem Lese-Modus (Read Mode), dem Lösch-Modus (Erase Mode) und dem Programmier-Modus (Program Mode).
  • Im Lese-Modus erfolgt die Auswahl einer Speicherzelle durch Anlegen einer positiven Spannung von beispielsweise +1,8 Volt an das Select Gate des Auswahltransistors. Der Lese-Betriebsmodus resultiert aus den angelegten Spannungen an der Source des Speichertransistors, am Drain des Auswahltransistors und am Control Gate des Speichertransistors von im Ausführungsbeispiel 1,2 Volt, 0 Volt und 1,8 Volt.
  • Die Auswahl einer Speicherzelle im Lösch-Modus erfolgt durch Anlegen einer hohen positiven Spannung von vorliegend 18 Volt an das Control Gate des Speichertransistors.
  • Die Auswahl im Programmier-Modus erfolgt durch Anlegen von 0 Volt an die Source des Speichertransistors, von -8,4 Volt an das Control Gate des Speichertransistors, von +10 Volt an das Select Gate des Auswahltransistors und von +6,6 Volt an das Drain des Auswahltransistors. Durch diese Beschaltung wird gleichzeitig der Programmiermodus festgelegt.
  • Sämtliche Betriebszustände ergeben sich aus der tabellarischen Darstellung gemäß der 9.
  • In 7 sind oberhalb der jeweiligen Ansteuerleitungen CGLn, SGLn, SGLn-1, CGLn-1, Sm, Dm, Sm+1, Dm+1 jeweils den entsprechenden Betriebsmodi Lesen (oben), Löschen (in der Mitte), Programmieren (unten) zugeordnete Spannungswerte angegeben. Aus den angegebenen Werten ergibt sich eine ausschließliche Auswahl der mit dem Bezugszeichen 2 gekennzeichneten Speicherzelle in sämtlichen Betriebsmodi.
  • Aus dem Stand der Technik sind nunmehr eine Mehrzahl von Schaltungsanordnungen zum Ansteuern der Control Gates der Speichertransistoren und der Select Gates der Auswahltransistoren mit den betragsmäßig vergleichsweise hohen Spannungen im Lösch- und Programmier-Modus bekannt. Eine vergleichsweise aufwändige Schaltungsanordnung ist beispielsweise aus der US 5,265,052 bekannt. Eine einfachere Schaltungsanordnung ist in den Dokumenten JP 06338197 A und DE 197 14 658 C2 beschrieben.
  • Die Ansteuerung der Select Gates bzw. Control Gates der Speicher- bzw. Auswahltransistoren in einem Speicherzellenfeld mit Hilfe der in den beiden letztgenannten Dokumenten beschriebenen Schaltungsanordnungen soll vorab anhand der Zeichnungsfiguren 3 und 6 beschrieben werden.
  • Die 3 zeigt eine Schaltungsanordnung eines Control Gate Treibers 7 gemäß dem Stand der Technik zum Ansteuern des Control Gates CG4 eines Speichertransistors 4 sowie eine entsprechende Ansteuerleitung CGL. Der Control Gate Treiber 7 gemäß dem Stand der Technik besteht aus einer Niederspannungslogik mit Niederspannungstransistoren 16 sowie einer Hochspannungseinheit mit Hochspannungstransistoren 15. Der Niederspannungsteil mit den Niederspannungstransistoren 16 umfasst einen Zeilen- oder Wordline Decoder 10 sowie einen Niedervoltlesetreiber 9.
  • Der Hochvoltteil mit den Hochvolttransistoren 15 besteht aus einem Hochvolt-Entkoppeltransistor 8 und einem Hochvolt-Haltespeicher 6 (HV-Latch). Der HV-Entkoppeltransistor 8, hier ein NMOS-Transistor, umfasst ein Gate G8, über welches der Hochvolt-Haltespeicher 6 von dem Niedervoltlesetreiber 9 getrennt werden kann. Der Hochvolt-Haltespeicher 6 besteht aus zwei hintereinander geschalteten und jeweils einen PMOS-Transistor MP1, MP2 und einen NMOS-Transistor MN1, MN2 aufweisenden Invertern I1, I2, wobei der den Ausgang des Haltespeichers 6 bildende Ausgang des zweiten Inverters I2 über eine Rückkoppelleitung RL auf den Eingang des ersten Inverters I1 rückgekoppelt ist. Die Source-Anschlüsse der jeweiligen Transistoren MP1, MP2 bzw. MN1, MN2 sind jeweils über entsprechende Verbindungsknoten KP1 bzw. KN1 miteinander verbunden und mit einer entsprechenden positiven Hochspannungsversorgung HVP bzw. negativen Hochspannungsversorgung HVN verbunden.
  • Obwohl die grundsätzliche Funktionsweise der Schaltungsanordnung in der DE 197 14 658 C2 beschrieben ist, soll der Betrieb des Control Gate Treibers 7 anhand der nachfolgend angegebenen Tabelle 1 erläutert werden. Tabelle 1
    V(CON) V(HVP) V(HVN) nicht ausgewählt ausgewählt
    Erase/Löschen vboost → 0 V vread → vpp 0 V 0 1
    Program/Programmieren vboost → vprogn vread → 0 V 0 V → vprogn 1 0
    Read/Lesen vboost vread 0 V 1 1
  • Der Lese-Modus
  • Der Lese-Modus wird folgendermaßen eingeleitet:
    Am Anschluss CON liegt die Spannung vboost an, am Anschluss HVP die Spannung vread und der Anschluss HVN liegt auf 0 Volt. Dieser Zustand wird beibehalten, solange aus dem Speicher gelesen werden soll.
  • Lösch-Modus
  • Der Lösch-Modus wird folgendermaßen eingeleitet:
    Vor dem Löschen liegt vboost am Anschluss CON an, vread liegt am Anschluss HVP an und 0 Volt am Anschluss HVN. Das HV-Latch wird von der Niedervoltlogik 10 über den Niedervolt-Treiber 9 in den gewünschten Zustand gebracht. Dann wird die Verbindung vom HV-Latch 7 zum NV-Treiber 9 getrennt, indem die Spannung am Gateanschluss CON auf HVN = 0 Volt gesenkt wird. Danach wird die Spannung an der positiven Hochspannungsversorgung HVP auf die Löschspannung vpp hochgerampt. Nach Ablauf der Löschzeit wird die Spannung am Anschluss HVP wieder auf die Lesespannung vread gesenkt und die Verbindung zum NV-Treiber 9 wiederhergestellt, indem die Spannung am Gateanschluss CON auf die Boostspannung vboost angehoben wird.
  • Programmier-Modus
  • Der Programmier-Modus wird folgendermaßen eingeleitet:
    Vor dem Programmieren liegt die Boostspannung vboost am Anschluss CON an, die Lesespannung vread liegt an dem Hochspannungsversorgungsanschluss HVP und 0 Volt am Hochspannungsversorgungsanschluss HVN. Das Hochvolt-Latch (HV-Latch) 7 wird von der Niedervoltlogik 10 über den Niedervolt-Treiber 9 in den gewünschten Zustand gebracht. Dann wird die Verbindung vom HV-Latch 7 zum NV-Treiber 9 getrennt, indem die Spannung am Steueranschluss CON auf HVN = vorerst 0 Volt gesenkt wird. Danach werden die Spannungen am negativen Hochspannungsanschluss HVN und am Steueranschluss CON auf die negative Programmierspannung vprogn gerampt. Nach Ablauf der Programmierzeit wird die Spannung am Anschluss HVN wieder auf 0 Volt erhöht. Danach wird die Verbindung zum NV-Treiber 9 wiederhergestellt, indem die Spannung am Anschluss CON auf die Boostspannung vboost hochgerampt wird.
  • Wie sich aus vorstehenden Erläuterungen ergibt, wird die Control Gate Wordline CGL in einem Flash EEPROM
    • a) mit kleinen Spannungspegeln (z. B. 0 Volt und 2 Volt) im Lese-Modus,
    • b) mit hohen Spannungspegeln (z. B. 0 Volt und 18 Volt) im Lösch-Modus,
    • c) mit hohen Spannungspegeln (z. B. -12 Volt und 0 Volt) im Programmier-Modus
    betrieben, wobei der Niedervoltlogikteil 16 vom Hochvoltteil 15 im Lösch- und Programmier-Modus getrennt werden muss.
  • Um den Niedervoltteil 16 vom Hochvoltteil 15 zu trennen bzw. wieder zu verbinden, ist der Hochvolttransistor 8 erforderlich, welcher mit der sog. Boost-Spannung vboost angesteuert wird. Um diese Boost-Spannung vboost bereitzustellen, ist eine Ladungspumpe erforderlich. Für diese Ladungspumpe muss eine Fläche auf dem Halbleiter-Chip bereitgestellt werden, ebenso ist ein Betriebsstrom zum Betrieb dieser Ladungspumpe sowie eine Steuer- oder Regellogik erforderlich. Um vom ausgeschalteten Zustand in den Read/Lesen-Modus zu schalten benötigt die Ladungspumpe eine gewisse Zeit, bis sie ihre maximale Ausgangsspannung erreicht. Das Flash-EEPROM kann erst nach Ablauf dieser Zeit ausgelesen werden.
  • Ähnliche Nachteile ergeben sich, wenn man den Betrieb eines sog. Select Gate Treibers 17 gemäß dem Stand der Technik betrachtet, wie er beispielsweise in der 6 dargestellt ist.
  • Die 6 zeigt eine Schaltungsanordnung eines Select Gate Treibers 17 gemäß dem Stand der Technik zum Ansteuern des Select Gates SG4 eines Speichertransistors 4 sowie eine entsprechende Ansteuerleitung SGL. Der Select Gate Treiber 17 gemäß dem Stand der Technik besteht aus einer Niederspannungslogik mit Niederspannungstransistoren 26 sowie einer Hochspannungseinheit mit Hochspannungstransistoren 25. Der Niederspannungsteil mit den Niederspannungstransistoren 26 umfasst einen Zeilen- oder Wordline Decoder 20 sowie einen Niedervoltlesetreiber 19.
  • Der Hochvoltteil mit den Hochvolttransistoren 25 besteht aus einem Hochvolt-Entkoppeltransistor 18 und einem Hochvolt-Haltespeicher 21 (HV-Latch). Der HV-Entkoppeltransistor 18, wiederum ein NMOS-Transistor, umfasst ein Gate G18, über welches der Hochvolt-Haltespeicher 21 von dem Nie dervoltlesetreiber 19 getrennt werden kann. Der Hochvolt-Haltespeicher 21 besteht aus zwei hintereinander geschalteten und jeweils einen PMOS-Transistor MP1, MP2 und einen NMOS-Transistor MN1, MN2 aufweisenden Invertern I1, I2, wobei der den Ausgang des Haltespeichers 21 bildende Ausgang des zweiten Inverters I2 über eine Rückkoppelleitung RL auf den Eingang des ersten Inverters I1 rückgekoppelt ist. Die Source-Anschlüsse der jeweiligen Transistoren MP1, MP2 bzw. MN1, MN2 sind jeweils über entsprechende Verbindungsknoten KP1 bzw. KN1 miteinander verbunden und mit einer entsprechenden positiven Hochspannungsversorgung HVP bzw. Masse GND (Anschluss 22) verbunden.
  • Obwohl die grundsätzliche Funktionsweise der Schaltungsanordnung in der DE 197 14 658 C2 beschrieben ist, soll auch hier der Betrieb des Select Gate Treibers 17 anhand der nachfolgend angegebenen Tabelle 2 erläutert werden. Tabelle 2
    V(CON) V(HVP) Logik Pegel bei sgi ⇒ Spannung an SGL
    nicht ausgewählt ausgewählt
    Erase/Löschen vboost vread 1 ⇒ vdd 1 ⇒ vdd
    Program/Programmieren vboost → 0 V vread → vpp 0 ⇒ 0 V 1 ⇒ vpp
    Read/Lesen vboost vread 0 ⇒ 0 V 1 ⇒ vdd
  • Der Lese-Modus
  • Der Lese-Modus wird folgendermaßen eingeleitet:
    Am Anschluss CON liegt die Spannung vboost an und am Anschluss HVP die Lesespannung vread. Solange nicht gelesen wird, liegt an sgi und SGL 0 Volt an. Wenn aus der betreffenden Wordline gelesen werden soll, wird vom NV-Treiber für eine kurze Zeit die Spannung an sgi auf die Lesespannung VRead angehoben und wieder auf 0 Volt abgesenkt. Über den niederohmigen Verbindungstransistor 18 folgt die Spannung an SGL der Spannung an sgi.
  • Lösch-Modus
  • Der Lösch-Modus wird folgendermaßen eingeleitet:
    Am Anschluss CON liegt die Spannung vboost an und am Anschluss HVP die Spannung vread. Der logische Pegel ist 1, also liegt vread auch an SGL. Dieser Zustand bleibt erhalten, solange gelöscht wird.
  • Programmier-Modus
  • Der Programmier-Modus wird folgendermaßen eingeleitet:
    Vor dem Programmieren liegt die Boostspannung vboost am Anschluss CON und die Lesespannung vread am Anschluss HVP. Das HV-Latch 17 wird von der Niedervoltlogik 20 über den Niedervolt-Treiber 19 in den gewünschten Zustand gebracht. Dann wird die Verbindung vom HV-Latch 17 zum NV-Treiber 19 getrennt, indem die Spannung an CON auf 0 Volt gesenkt wird. Danach wird die Spannung an HVP auf die Spannung vboost gerampt. Nach Ablauf der Programmierzeit wird die Spannung an HVP wieder auf 0 Volt gesenkt. Danach wird die Verbindung zum NV-Treiber 19 wiederhergestellt, indem die Spannung an CON auf vboost hochgerampt wird.
  • Wie sich aus Vorstehendem ergibt, ist die Ansteuerung einer Select Gate Wordline SGL in einem EEPROM dadurch gekennzeichnet, dass sie
    • a) in einem Lese-Modus sehr schnell mit niedrigen Spannungspegeln (z. B. 0 Volt und 2 Volt) und
    • b) in einem Programmier-Modus mit hohen Spannungspegeln (z. B. 0 Volt und 10 Volt)
    betrieben wird, wobei der Niederspannungslogikteil 26 im Programmier-Modus vom Hochspannungsteil 25 getrennt werden muss.
  • Die japanische Patentanmeldung JP 10-011989 A beschreibt eine Schaltungsanordnung, welche das Schalten von Hochspannungssignalen mit Niederspannungssignalen mit entsprechend hoher Geschwindigkeit erlaubt und Leckströme bei hohen Spannungspegeln vermeidet.
  • Verwendet man einen Hochvolttransistor 18 um die Niederspannungslogik und den Leseverstärker von dem Hochvolt-Haltespeicher 21 zu trennen, so wird wiederum eine sog. Boost-Spannung vboost benötigt. Um diese Spannung zu erzeugen, ist wiederum eine eigene Ladungspumpe notwendig.
  • Die Aufgabe der Erfindung wird nunmehr darin gesehen, eine Schaltungsanordnung sowie ein Verfahren zum Schalten von Hochspannungssignalen mit Niederspannungssignalen bereit zu stellen, welche mit weniger Ladungspumpen auskommt und bei welcher bzw. bei welchem die Schaltzeiten gegenüber den vorstehend beschriebenen Schaltungsanordnungen reduziert sind. Insbesondere soll eine Schaltungsanordnung zur Ansteuerung eines Speicherzellenfelds bereitgestellt werden, welches anstelle von fünf Ladungspumpen, wie sie bei der oben beschriebenen Lösung gemäß dem Stand der Technik benötigt werden nunmehr nur noch drei Ladungspumpen erforderlich sind.
  • Diese Aufgabe wird durch eine Schaltungsanordnung mit den Merkmalen des kennzeichnenden Teils des Patentanspruchs 1 sowie ein Verfahren mit den Merkmalen des kennzeichnenden Teils des Patentanspruchs 12 erfindungsgemäß gelöst.
  • Vorteilhafte Ausführungen und Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Gemäß der Erfindung wird die Notwendigkeit der Boost-Spannung dadurch umgangen, dass die Hochvolt-Transistoren von Halte speicher und Potential-Verschiebeschaltung, welche zur Bereitstellung einer hohen Spannung an einer jeweiligen Control Gate Leitung bzw. Select Gate Leitung einer Wordline erforderlich sind lediglich über deren Gates von der Niedervoltlogik angesteuert werden und dass keine Verbindungen zu gegebenenfalls Hochspannung führenden Leitungen bestehen.
  • Die Erfindung wird nunmehr anhand der Zeichnung näher beschrieben. Es zeigen:
  • 1 eine Schaltungsanordnung eines ersten Ausführungsbeispiels eines Control Gate Treibers gemäß der Erfindung zum Ansteuern des Control Gates eines Speichertransistors eines elektrisch löschbaren und danach erneut programmierbaren Festwertspeichers (EEPROM),
  • 2 eine Schaltungsanordnung eines zweiten Ausführungsbeispiels eines Control Gate Treibers gemäß der Erfindung zum Ansteuern des Control Gates eines Speichertransistors eines elektrisch löschbaren und danach erneut programmierbaren Festwertspeichers (EEPROMs),
  • 3 eine Schaltungsanordnung eines Ausführungsbeispiels eines Control Gate Treibers gemäß dem Stand der Technik zum Ansteuern des Control Gates eines Speichertransistors eines elektrisch löschbaren und danach erneut programmierbaren Festwertspeichers (EEPROMs),
  • 4 a) eine Schaltungsanordnung eines ersten Ausführungsbeispiels eines Select Gate Treibers gemäß der Erfindung zum Ansteuern des Select Gates eines Auswahltransistors eines elektrisch löschbaren und danach erneut programmierbaren Festwertspeichers (EEPROMs),
    b) Niedervoltsignale zur Ansteuerung der Schaltungsanordnung nach der 4a) im READ/Lesen-Betriebsmodus,
  • 5 a) eine Schaltungsanordnung eines zweiten Ausführungsbeispiels eines Select Gate Treibers gemäß der Erfindung zum Ansteuern des Select Gates eines Auswahltransistors eines elektrisch löschbaren und danach erneut programmierbaren Festwertspeichers (EEPROMs),
    b) Niedervoltsignale zur Ansteuerung der Schaltungsanordnung nach der 5a) im READ/Lesen-Betriebsmodus,
  • 6 eine Schaltungsanordnung eines Ausführungsbeispiels eines Select Gate Treibers gemäß dem Stand der Technik zum Ansteuern des Select Gates eines Auswahltransistors eines elektrisch löschbaren und danach erneut programmierbaren Festwertspeichers (EEPROMs),
  • 7 ein Schaltbild eines zwei Zeilen (Wordlines) und zwei Spalten (Bitlines) umfassenden Ausschnitts aus einem Speicherzellenfeld (Cell Array) eines elektrisch löschbaren und danach erneut programmierbaren Festwertspeichers (EEPROMs) gemäß dem Stand der Technik mit für unterschiedliche Betriebsmoden typischen Ansteuerspannungen und mit einer ausgewählten Speicherzelle,
  • 8 ein Schaltbild einer Speicherzelle gemäß dem Stand der Technik mit einem Auswahltransistor (Select Transistor) und einem Speichertransistor (Cell Transistor) für ein Speicherzellenfeld nach der 7,
  • 9 eine tabellarische Darstellung an dem Auswahltransistor und dem Speichertransistor der Speicherzelle gemäß der 8 anliegende Spannungen bei unterschiedlichen Betriebszuständen,
  • 10 zeitliche Spannungsverläufe von Signalen in den Select Gate Treibern nach den 4 und 5, insbesondere Niederspannungseingangssignale an einem Eingang eines Hochvolt-Haltespeichers, interne Signale in dem Hochvolt-Haltespeicher, Ausgangssignale an einem Ausgang des Hochvolt-Haltespeichers und Ausgangssignale einer Potentialschiebeschaltung bzw. Ansteuersignale des Select Gates eines Auswahltransistors nach der 8,
  • 11 zeitliche Stromverläufe der Ausgangssignale der Select Gate Treiber nach den 4 und 5,
  • 12 Ansteuerschaltung für die Control Gate Treiber nach den 1 und 2 sowie die Select Gate Treiber nach den 4 und 5.
  • In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
  • 1 zeigt eine Schaltungsanordnung eines ersten Ausführungsbeispiels eines Control Gate Treibers 11 gemäß der Erfindung zum Ansteuern des Control Gates CG4 eines Speichertransistors 4 eines EEPROMs.
  • Der Control Gate Treiber 11 umfasst einen Hochvoltteil mit Hochspannungstransistoren 15 und einen Niedervoltteil mit Niederspannungstransistoren 16. Funktional umfasst der Control Gate Treiber 11 einen Zeilendecoder (wordline decoder) 12 sowie einen Haltespeicher 49 mit nicht explizit dargestelltem Level Shifter (Potentialverschiebeschaltung). Der Haltespeicher 49 umfasst vier Hochvolt-Transistoren, nämlich zwei PMOS-Transistoren MP3, MP4 und zwei NMOS-Transistoren MN3, MN4, sowie einen Inverter 13.
  • Die beiden Source-Anschlüsse der beiden PMOS-Transistoren MP3, MP4 sind über einen Knoten KP2 an eine positive Hochspannungsversorgung HVP angeschlossen. Die beiden Source-Anschlüsse der NMOS-Transistoren MN3, MN4 sind über einen Knoten KN2 an eine negative Hochspannungsversorgung HVN angeschlossen. Die beiden Drain-Anschlüsse der beiden Transistoren MP3 und MN3 sind über einen Knoten K3 an das Gate des NMOS-Transistors MN4 angeschlossen. Die beiden Drain-Anschlüsse der beiden Transistoren MP4, MN4 sind über einen Knoten K4 an das Gate des NMOS-Transistors MN3 angeschlossen. Weiterhin ist der Knoten K4 an den Ausgang A49 des Haltespeichers 49 angeschlossen, welcher den Anschluss zur Control Gate Leitung CGL der Wordline bildet. Der Eingang E49 des Haltespeichers 49 ist mit einem Knoten KSel verbunden, welcher wiederum mit einem Eingang E13 des Inverters 13 sowie mit dem Gate GMP3 des PMOS-Transistors MP3 verbunden ist. Der Ausgang A13 des Inverters 13 ist mit dem Gate GMP4 des PMOS-Transistors MP4 verbunden.
  • Der Eingang E49 des Haltespeichers 49 ist mit dem Ausgang A12 des Zeilendecoders 12 verbunden. Dieser Zeilendecoder 12 weist eine Mehrzahl mit einem Adressdecoder verbundene Eingänge SEL_N etc. auf.
  • Die Funktionsweise des Control Gate Treibers 11 gemäß der 1 soll nunmehr anhand der nachfolgend aufgezählten Betriebsfälle erläutert werden. Read/Lesen-Modus
  • Der Read/Lesen-Modus wird dadurch eingeleitet, dass an den Anschluss HVP die Lesespannung vread gelegt wird und an den Anschluss HVN die Spannung 0 V. Der logische Pegel ist „1", also liegt CGL auf der Lesespannung vread. Während des Lese-Modus ist keine Ladungspumpe aktiv.
  • Lösch-Modus
  • HVP liegt auf vread, HVN liegt auf 0 Volt.
  • Der Lösch-Modus wird dadurch eingeleitet, dass bei den (durch die Stellung E der Sektor-Erase-Auswahlschalter 35 und 36; vgl. 12 und die zugehörige nachfolgende Beschreibung) ausgewählten Wordlines die Spannungen am Anschluss HVP und am Anschluss HVN gleichzeitig auf die Löschspannung VPP hochgerampt werden. Nach Ende der Löschzeit wird die Spannung am Anschluss HVP wieder auf die Lesespannung VRead abgesenkt. (Die Sektor-Erase-Auswahlschalter 35 und 36 werden in die Stellung xE umgeschaltet; vgl. 12 und zugehörige Figurenbeschreibung) und die Spannung am Anschluss HVN wird auf 0 Volt abgesenkt. Damit sind alle Speicherzellen der betreffenden Wordlines gelöscht.
  • Programmier-Modus
  • Der Hochspannungsanschluss HVP liegt auf der Lesespannung VRead, der Hochspannungsanschluss HVN liegt auf 0 Volt.
    Wordline CGL selektiert: Auswahlsignal Sel = logisch „0"
    Wordline CGL nicht selektiert: Auswahlsignal Sel = logisch „1"
  • Der Programmier-Modus wird dadurch eingeleitet, dass die Spannung an HVN auf die negative Programmierspannung vpn gerampt wird. War die Wordline CGL selektiert (Anschlusssignal Sel auf logisch „0"), folgt das Signal CG an der Wordline CGL der Spannung an HVN. War die Wordline CGL nicht selektiert (Auswahlsignal Sel auf logisch „1"), bleibt das Signal CG an der Wordline CGL auf der Spannung an HVP. Nach Ablauf der Programmierzeit wird die Spannung an HVN wieder auf 0 Volt angehoben.
  • Wie sich aus Vorstehendem ergibt, ist hier keine Boost-Spannung vboost zum Trennen bzw. wieder Verbinden der Niedervoltlogik mit dem Hochvolthaltespeicher erforderlich.
  • Im Lösch-Modus wird der zu löschende Sektor durch die positive Hochspannung am Anschluss HVP ausgewählt. Im Program/Programmier-Modus wird die zu programmierende Wordline mit Hilfe des Zeilendekoders der Niedervoltlogik ausgewählt.
  • 2 zeigt eine Schaltungsanordnung eines zweiten Ausführungsbeispiels eines Control Gate Treibers 14 gemäß der Erfindung zum Ansteuern des Control Gates CG4 eines Speichertransistors 4 eines EEPROMs.
  • Der Control Gate Treiber 14 umfasst einen Hochvoltteil mit Hochspannungstransistoren 15 und einen Niedervoltteil mit Niederspannungstransistoren 16. Funktional umfasst der Control Gate Treiber 14 einen Zeilendecoder (Wordline Decoder) 12 sowie einen Haltespeicher 53 mit nicht explizit dargestellter Potentialverschiebeschaltung. Der Haltespeicher 53 umfasst sechs Hochvolt-Transistoren, nämlich zwei PMOS-Transistoren MP3, MP4 und vier NMOS-Transistoren MN3, MN4, MN5 und MN6 sowie einen Inverter 13.
  • Die beiden Source-Anschlüsse der beiden PMOS-Transistoren MP3, MP4 sind über einen Knoten KP2 an eine positive Hochspannungsversorgung HVP angeschlossen. Die beiden Source-Anschlüsse der NMOS-Transistoren MN3, MN4 sind über einen Knoten KN2 an eine negative Hochspannungsversorgung HVN angeschlossen. Der Drain-Anschluss des Transistors MN3 ist mit dem Source-Anschluss des Transistors MN5 verbunden. Der Drain-Anschluss des Transistors MN4 ist mit dem Source-Anschluss des Transistors MN6 verbunden. Die beiden Drain-Anschlüsse der beiden Transistoren MP3 und MN5 sind über einen Knoten K3 an das Gate des NMOS-Transistors MN4 angeschlossen. Die beiden Drain-Anschlüsse der beiden Transistoren MP4, MN6 sind über einen Knoten K4 an das Gate des NMOS- Transistors MN3 angeschlossen. Weiterhin ist der Knoten K4 an den Ausgang A53 des Haltespeichers 53 angeschlossen, welcher den Anschluss zur Control Gate Leitung CGL der Wordline bildet. Der Eingang E53 des Haltespeichers 53 ist mit einem Knoten KSel verbunden, welcher wiederum mit einem Eingang E13 des Inverters 13 sowie mit dem Gate GMP3 des PMOS-Transistors MP3 und über einen Knoten K11 mit dem Gate GMN5 des NMOS-Transistors MN5 verbunden ist. Der Ausgang A13 des Inverters 13 ist über einen Knoten K5 mit dem Gate GMP4 des PMOS-Transistors MP4 und dem Gate GMN6 des NMOS-Transistors MN6 verbunden.
  • Der Eingang E53 des Haltespeichers 53 ist mit dem Ausgang A12 des Zeilendecoders 12 verbunden. Dieser Zeilendecoder 12 weist eine Mehrzahl mit einem Adressdecoder verbundene Eingänge SEL_N etc. auf.
  • Die Funktionsweise des Control Gate Treibers 14 gemäß der 1 soll nunmehr anhand der nachfolgend aufgezählten Betriebsfälle erläutert werden.
  • Der Lese-Modus
  • Der Lese-Modus wird dadurch eingeleitet, dass an den Anschluss HVP die Spannung vread gelegt wird und an den Anschluss HVN die Spannung 0 Volt. Der logische Pegel ist „1", also liegt an der Wordline CGL die Lesespannung vread. Während des Read/Lesen-Modus ist keine Ladungspumpe aktiv.
  • Lösch-Modus
  • HVP liegt auf vread, HVN liegt auf 0 Volt Der Lösch-Modus wird dadurch eingeleitet, dass (bei den durch die Stellung E der Sektor-Erase-Auswahlschalter 35 und 36 ausgewählten Wordlines) die Spannungen an HVP und an HVN gleichzeitig auf die Löschspannung vpp hochgerampt werden.
  • Nach Ende der Löschzeit wird die Spannung an HVP wieder auf die Lesespannung VRead abgesenkt, die Sektor-Erase-Auswahlschalter 35 und 36 werden in die Stellung XE umgeschaltet (vgl. 12) und die Spannung an HVN geht somit auf 0 Volt. Damit sind alle Speicherzellen der betreffenden Wordlines gelöscht.
  • Programmier-Modus
  • An Anschluss HVP liegt die Lesespannung vread, HVN liegt auf 0 Volt.
    Wordline ausgewählt: Auswahlsignal Sel = „0"
    Wordline nicht ausgewählt: Auswahlsignal Sel = „1"
  • Der Programmier-Modus wird dadurch eingeleitet, dass die Spannung am Anschluss HVN auf die negative Programmierspannung vprogn gerampt wird. War die Wordline selektiert, folgt die Spannung an CGL der Spannung an HVN. War die Wordline nicht selektiert, bleibt die Spannung an CGL auf der Spannung an HVP. Nach Ablauf der Programmierzeit wird die Spannung an HVN wieder auf 0 Volt angehoben.
  • 4a) zeigt eine Schaltungsanordnung eines ersten Ausführungsbeispiels eines Select Gate Treibers 23 gemäß der Erfindung zum Ansteuern des Select Gates SG3 eines Auswahltransistors 3 eines EEPROMs.
  • Der Select Gate Treiber 23 umfasst einen Niedervoltteil mit Niedervolttransistoren 26 und einen Hochvoltteil mit Hochvolttransistoren 25. Der Niedervoltteil mit Niedervolttransistoren 26 umfasst einen Zeilendecoder (wordline decoder) 24 sowie eine Ansteuereinrichtung 27. Der Wordline Decoder 24 umfasst wie in den vorigen Ausführungsbeispielen eine Mehrzahl von Eingängen SEL_N, welche mit einem Adressdecoder verbunden sind. Ein Ausgang A24 des Zeilendecoders 24 ist mit einem Eingang E27 der Ansteuereinrichtung 27 verbunden. Diese Ansteuereinrichtung 27 weist drei Ausgänge AA, AB und AC auf, welche in der nachfolgend beschriebenen Weise mit entsprechenden Eingängen EA, EB, EC des Hochvolttransistoren 25 aufweisenden Hochvoltteils verbunden sind.
  • Der Hochvoltteil mit den Hochvolttransistoren 25 umfasst einen Haltespeicher 50 und eine Potentialverschiebeschaltung 51.
  • Der Haltespeicher 50 umfasst vier Transistoren, nämlich einen PMOS-Transistor MP7, einen PMOS-Transistor MP8, einen NMOS-Transistor MN7 und einen NMOS-Transistor MN8.
  • Die Source-Anschlüsse der beiden NMOS-Transistoren MN7, MN8 sind mit einem Knoten KN1 verbunden, welcher mit Masse 22 (GND) verbunden ist. Die beiden Source-Anschlüsse der PMOS-Transistoren MP7, MP8 sind mit einem Knoten KP1 verbunden, welcher mit einer Hochspannungsversorgung HVP verbunden ist.
  • Die beiden Drain-Anschlüsse der beiden Transistoren MP7 und MN7 sind mit einem Knoten K7 verbunden, welcher wiederum mit einem Knoten K6 verbunden ist. Der Knoten K6 ist mit dem Gate des PMOS-Transistors MP8 verbunden. Weiterhin ist der Knoten K6 mit einem Ausgang A50 des Haltespeichers 50 verbunden.
  • Die beiden Drain-Anschlüsse der beiden Transistoren MP8, MN8 sind mit einem Knoten K8 verbunden. Der Knoten K8 ist mit einem Gate des PMOS-Transistors MP7 verbunden.
  • Die jeweiligen Gate-Anschlüsse G7 und G8 der NMOS-Transistoren MN7, MN8 sind mit entsprechenden Eingängen EA bzw. EB verbunden.
  • Die Potentialverschiebeschaltung 51 umfasst zwei Hochvolttransistoren, nämlich einen PMOS-Transistor MP9 und einen NMOS-Transistor MN9. Der Source-Anschluss des PMOS-Transistors MP9 ist mit dem Knoten KP1 verbunden. Das Gate des PMOS-Transistors MP9 ist mit einem Eingang E51 der Potentialverschiebeschaltung 51 verbunden, welcher wiederum mit dem Ausgang A50 des Haltespeichers 50 verbunden ist.
  • Der Source-Anschluss des NMOS-Transistors MN9 ist mit dem Knoten KN1 verbunden. Der Gate-Anschluss G9 ist mit dem vorstehend erwähnten Eingang EC der Potentialverschiebeschaltung 51 verbunden.
  • Die beiden Drain-Anschlüsse der beiden Transistoren MN9 und MP9 sind über einen Knoten K9 miteinander verbunden. Dieser Knoten K9 ist mit einem Ausgang A51 der Potentialverschiebeschaltung 51 verbunden. Dieser Ausgang A51 der Potentialverschiebeschaltung 51 ist mit der Select Gate Leitung SGL der Wordline verbunden.
  • Die vorstehend angegebenen Ausgänge AA, AB, AC der Ansteuereinrichtung 27 sind mit den mit den Gates GMN7, GMN8, GMN9 verbundenen Eingängen EA, EB, EC des Haltespeichers 50 bzw. der Potentialverschiebeschaltutig 51 verbunden.
  • Die Funktionsweise der Select Gate Treiber-Schaltungsanordnung 23 wird nunmehr anhand der nachfolgend aufgezählten Betriebsfälle beschrieben.
  • Der Lese-Modus
  • Der Lese-Modus wird dadurch eingeleitet, dass an den Anschluss HVP die Spannung vread gelegt wird. Solange die betreffende Wordline nicht gelesen wird, ist der logische Pegel gleich „0", also liegt die Spannung SG an der Ansteuerleitung SGL auf 0 V. Wenn aus der betreffenden Wordline gelesen werden soll, wird von der Logik 27 eine Signalfolge an A, B und C angelegt wie prinzipiell aus 4b) ersichtlich. Dadurch wird vom HV-Treiber der gewünschte zeitliche Signalverlauf an der Ansteuerleitung SGL erzeugt (Detaildarstellung siehe 10). Während des Lese-Modus ist keine Ladungspumpe aktiv. Eine genaue Erklärung der Funktion ist der nachfolgenden Beschreibung unter Bezugnahme auf die 10 zu entnehmen.
  • Lösch-Modus
  • Am Anschluss HVP liegt die Lesespannung vread. Dieser Zustand wird im Lösch-Modus nicht geändert.
  • Programmier-Modus
  • Am Anschluss HVP liegt die Lesespannung vread.
    Wordline ausgewählt: Sel = „1", A = „1", B = „0", C
    Wordline nicht ausgewählt: Sel = „0", A = „0", B = „1", C = „1"
  • Der Programmier-Modus wird dadurch eingeleitet, dass HVP von vread auf vboost hochgerampt wird. War die Wordline selektiert/ausgewählt, folgt SGL der HVP. War die Wordline nicht selektiert, bleibt SGL auf 0 V. Nach Ablauf der Programmierzeit wird die Spannung am Anschluss HVP wieder auf die Lesespannung vread entladen.
  • 5 zeigt eine Schaltungsanordnung eines zweiten Ausführungsbeispiels eines Select Gate Treibers 29 gemäß der Erfindung zum Ansteuern des Select Gates SG3 eines Auswahltransistors 3 eines EEPROMs.
  • Der Select Gate Treiber 29 umfasst einen Niedervoltteil mit Niedervolttransistoren 26 und einen Hochvoltteil mit Hochvolttransistoren 25. Der Niedervoltteil mit Niedervolttransistoren 26 umfasst einen Zeilendekoder (Wordline Decoder) 24 sowie eine Ansteuereinrichtung 28. Der Wordline Decoder 24 umfasst wie in den vorigen Ausführungsbeispielen eine Mehrzahl von Eingängen SEL_N, welche mit einem nicht dargestellten Adressdecoder verbunden sind. Ein Ausgang A24 des Zeilendekoders 24 ist mit einem Eingang E28 der Ansteuereinrichtung 28 verbunden. Diese Ansteuereinrichtung 28 weist zwei Ausgänge AA und AC auf, welche in der nachfolgend beschriebenen Weise mit entsprechenden Eingängen EA, EC des Hochvolttransistoren 25 aufweisenden Hochvoltteils verbunden sind.
  • Der Hochvoltteil mit den Hochvolttransistoren 25 umfasst einen Haltespeicher 52 und eine Potentialverschiebeschaltung 51.
  • Der Haltespeicher 52 umfasst wie im vorstehend beschriebenen Ausführungsbeispiel vier Transistoren, nämlich einen PMOS-Transistor MP7, einen PMOS-Transistor MP8, einen NMOS-Transistor MN7 und einen NMOS-Transistor MN8.
  • Der Source-Anschluss des NMOS-Transistors MN7 ist mit einem Knoten KN1 verbunden, welcher mit Masse 22 (GND) verbunden ist. Die beiden Source-Anschlüsse der PMOS-Transistoren MP7, MP8 sind mit einem Knoten KP1 verbunden, welcher mit einer Hochspannungsversorgung HVP verbunden ist.
  • Die beiden Drain-Anschlüsse der beiden Transistoren MP7 und MN7 sind mit einem Knoten K7 verbunden, welcher wiederum mit einem Knoten K6 verbunden ist. Der Knoten K6 ist mit dem Gate des PMOS-Transistors MP8 verbunden. Weiterhin ist der Knoten K6 mit einem Ausgang A52 des Haltespeichers 52 verbunden.
  • Die beiden Drain-Anschlüsse der beiden Transistoren MP8, MN8 sind mit einem Knoten K8 verbunden. Der Knoten K8 ist mit einem Gate des PMOS-Transistors MP7 verbunden.
  • Der Gate-Anschluss GMN7 des NMOS-Transistors MN7 und der Source-Anschluss des NMOS-Transistors MN8 ist mit dem vorstehend genannten Eingang EA verbunden. Der Gate-Anschluss GMN8 des NMOS-Transistors MN8 ist mit einer Versorgungsspannung vdd verbunden.
  • Die Potentialverschiebeschaltung 51 umfasst zwei Hochvolttransistoren, nämlich einen PMOS-Transistor MP9 und einen NMOS-Transistor MN9. Der Source-Anschluss des PMOS-Transistors MP9 ist mit dem Knoten KP1 verbunden. Das Gate des PMOS-Transistors MP9 ist mit einem Eingang E51 der Potentialverschiebeschaltung 51 verbunden, welcher wiederum mit dem Ausgang A52 des Haltespeichers 52 verbunden ist.
  • Der Source-Anschluss des NMOS-Transistors MN9 ist mit dem Knoten KN1 verbunden. Der Gate-Anschluss GMN9 ist mit einem Eingang EC der Potentialverschiebeschaltung 51 verbunden.
  • Die beiden Drain-Anschlüsse der beiden Transistoren MN9 und MP9 sind über einen Knoten K9 miteinander verbunden. Dieser Knoten K9 ist mit einem Ausgang A51 der Potentialverschiebeschaltung 51 verbunden. Dieser Ausgang A51 der Potentialverschiebeschaltung 51 ist mit der Select Gate Leitung SGL der Wordline verbunden.
  • Die vorstehend erwähnten Ausgänge AA, AC der Ansteuereinrichtung 28 sind mit dem mit dem Gate GMN7 verbundenen Eingang EA des Haltespeichers 52 mit dem mit dem Gate GMN9 verbundenen Eingang EC bzw. der Potentialverschiebeschaltung 51 verbunden.
  • Die Funktionsweise der Select Gate Treiber Schaltungsanordnung 29 wird nunmehr anhand der nachfolgend aufgezählten Betriebsfälle beschrieben.
  • Der Lese-Modus
  • Der Lese-Modus wird dadurch eingeleitet, dass an den Anschluss HVP die Spannung vread gelegt wird. Solange die betreffende Wordline nicht gelesen wird, ist der logische Pegel gleich 0, also liegt SGL auf 0 V. Wenn aus der betreffenden Wordline gelesen werden soll, wird von der Logik 28 eine Signalfolge an A und C angelegt wie prinzipiell aus 5b) ersichtlich. Dadurch wird vom HV-Treiber der gewünschte Zeitverlauf an der Ansteuerleitung SGL erzeugt (Detaildarstellung siehe 10). Während des Lese-Modus ist keine Ladungspumpe aktiv. Eine genaue Erklärung der Funktion ist der nachfolgenden Gegenüberstellung der Signalverläufe in einem Select Gate Treiber 23 gemäß der 4 und einem Select Gate Treiber 29 gemäß der 5 unter Bezugnahme auf die 10 zu entnehmen.
  • Lösch-Modus
  • HVP liegt auf vread.
  • Dieser Zustand wird im Lösch-Modus nicht geändert.
  • Programmier-Modus
  • HVP liegt auf vread.
    Wordline selektiert: Sel = „1", A = „1", B = „0", C =
    Wordline nicht selektiert: Sel = „0", A = „0", B = „1", C = „1"
  • Der Programmier-Modus wird dadurch eingeleitet, dass HVP von vread auf vboost hochgerampt wird. War die Wordline selektiert, folgt die Spannung SG an der Ansteuerleitung SGL der Spannung am Anschluss HVP. War die Wordline nicht selektiert, bleibt das Signal SG an der Ansteuerleitung SGL auf 0 V. Nach Ablauf der Programmierzeit wird die Spannung an HVP wieder auf die Lesespannung vread entladen.
  • Die 10 zeigt eine Gegenüberstellung charakteristischer Spannungssignale in den Select Gate Treibern 23, 29 gemäß den 4 und 5. 11 zeigt korrespondierend hierzu einen Vergleich der Ausgangsströme der Ausgangssignale der Select Gate Treiber 23, 29 nach den 4 und 5 im Lese-Modus.
  • Es wird davon ausgegangen, dass dem Eingang EA ein Signal A zugeführt wird, welches zu einem ersten Zeitpunkt t1, t6 innerhalb einer Nanosekunde von einer Spannung U = 0 Volt auf eine Spannung U = 1,6 Volt ansteigt; auf diesem Level für 40 Nanosekunden bleibt und zu einem zweiten Zeitpunkt t3 = t6 = 40 Nanosekunden von der Spannung U = 1,6 Volt innerhalb von einer Nanosekunde auf einen Wert von U = 0 Volt abfällt.
  • Das Signal B entsprechend der Schaltungsanordnung gemäß der 4, welches in der Zeichnungsfigur 10 nicht dargestellt ist, weist gerade den umgekehrten Verlauf auf. Ausgehend von einer Spannung U = 1,7 Volt zum Zeitpunkt t1 = 0 Volt fällt die Spannung des Signals B innerhalb einer Nanosekunde auf U = 0 Volt ab und bleibt auf diesem Wert für 40 ns bis zum Zeitpunkt t3 = 40 ns. Zu diesem Zeitpunkt t3 = 40 ns steigt die Spannung U des Signals B von 0 Volt auf U = 1,7 Volt an und verbleibt auf diesem Wert.
  • In ähnlicher Weise ist der Signalverlauf des Signals C in beiden Ausführungsbeispielen so gewählt, dass er von einem Spannungswert U = 1,7 Volt zum Zeitpunkt t1 = t6 = 0 Volt innerhalb von einer Nanosekunde auf den Wert U = 0 Volt abfällt. Auf diesem Wert verbleibt das Signal C bis zu einem Zeitpunkt t4 = t9 = 60 Nanosekunden und steigt dann wieder innerhalb von einer Nanosekunde auf den Wert U = 1,7 Volt an.
  • Ausgehend von diesen von der jeweiligen Ansteuereinrichtung 28 vorgegebenen Signalverläufen A, C und ggf. B ergibt sich ein Schaltverhalten der nachfolgend beschriebenen Art:
    Select Gate Treiber 23:
    Vor dem Lesevorgang ist die Spannung SG an der Ansteuerleitung SGL auf 0 Volt, das Signal A liegt auf der Spannung vdd, die Signale B und C liegen auf 0 Volt.
  • Zu Beginn des Lesevorgangs geht das Signal A von 0 V auf die Spannung vdd, die Signale B und C gehen von der Spannung vdd auf 0 Volt. Mit dem Signal C wird der Transistor MN9 von leitend auf sperrend geschaltet. Bei der Schaltungsanordnung gemäß der 4 fällt das Signal gsg am Knoten K8 mit der fallenden Flanke des Steuersignals B, das über die Gate- Drain-Kapazität des Transistors MN8 auf das Signal gsg eingekoppelt wird, unter 0 Volt ab. Dadurch wird die Gate-Source-Spannung des Transistors MP7 größer, und dieser erhält dadurch eine größere Leitfähigkeit zwischen Drain und Source. Die Gate-Source-Spannung an Transistor MN7, das Signal A, wird auf die Spannung vdd gesetzt. Der Transistor MN7 hat die Aufgabe, die Spannung xsg am Anschluss HVP gegen 0 V zu ziehen. Dem gegenüber will der stärker gewordene Transistor MP7 die Spannung des Signals xsg auf dem Niveau des Anschlusses HVP halten und verzögert dadurch die Entladung des Signals xsg. Erst wenn das Signal xsg niedrig genug ist, wird zum Einen das Signal gsg vom Transistor MP8 auf das Spannungsniveau am Anschluss HVP gezogen und das HV-Latch 50 wird in den Zustand „1" gekippt, zum Anderen wird das Signal SG über den Transistor MP9 auf die Spannung am Anschluss HVP geladen. Die Ladung selbst erfolgt ohne Querstrom über den Transistor MN9, da dieser zu Beginn der Prozedur ausgeschaltet wurde.
  • Beendigung des Lesevorganges: Das HV-Latch 50 wird durch Polaritätswechsel der Signale A und B vom Zustand „1" in den Zustand „0" gebracht: Das Signal gsg wird vom Transistor MN8, der hier eine größere Leitfähigkeit aufweist als der Transistor MP8, gegen 0 V entladen. Dadurch wird der Transistor MP7 leitend, die Spannung des Signals xsg wird vom Transistor MP7 auf das Niveau am Anschluss HVP gezogen und der Transistor MP9 sperrt. Danach wird der Transistor MN9 durch einen High-Pegel des Signals C leitend geschaltet und entlädt die Ansteuerleitung SGL gegen 0 V, ohne dass ein Querstrom durch den Transistor MP9 fließt.
  • Select Gate Treiber 29
  • Vor dem Lesevorgang ist das Steuersignal SG auf 0 Volt, das Signal A liegt auf der Spannung vdd, die Signale B, C liegen auf 0 Volt.
  • Zu Beginn des Lesevorgangs geht die Spannung des Signals A von 0 V auf die Spannung vdd, die Spannung des Signals C geht von der Spannung VDD auf 0 V. Mit Hilfe des Signals C wird der Transistor MN9 von leitend auf sperrend geschaltet. Bei der Schaltungsanordnung gemäß der 5 steigt das Signal gsg am Knoten K8 mit der steigenden Flanke des Steuersignals A, das über die Source-Drain-Kapazität des Transistors MN8 auf das Signal gsg eingekoppelt wird. Dadurch wird die Gate-Source-Spannung des Transistors MP7 kleiner, und dieser erhält dadurch eine geringere Leitfähigkeit zwischen Drain und Source. Die Gate-Source-Spannung am Transistor MN7, Signal A, wird auf die Spannung vdd gesetzt. Der Transistor MN7 hat die Aufgabe, die Spannung des Signals xsg vom Anschluss HVP gegen 0 Volt zu ziehen. Dem gegenüber ist der Transistor MP7, der die Spannung des Signals xsg auf dem Niveau am Anschluss HVP halten will, schwächer geworden und erleichtert dadurch die Entladung des Signals xsg. Erst wenn das Signal xsg niedrig genug ist, wird zum Einen das Signal gsg vom Transistor MP8 auf die Spannung am Anschluss HVP gezogen und das Latch 50 in den Zustand „1" gekippt, zum Anderen wird das Signal an der Ansteuerleitung SGL über den Transistor MP9, auf die Spannung am Anschluss HVP geladen. Die Ladung selbst erfolgt ohne Querstrom über den Transistor MN9, da dieser zu Beginn der Prozedur ausgeschaltet wurde.
  • Beendigung des Lesevorganges: Das Latch 52 wird durch Polaritätswechsel des Signals A vom Zustand „1" in den Zustand „0" gebracht: Das Signal gsg wird vom Ausgang AA des Treibers 28 über den Transistor MN8, der hier eine größere Leitfähigkeit aufweist als der Transistor MP8, gegen 0 V entladen. Dadurch wird der Transistor MP7 leitend, die Spannung des Signals xsg wird vom Transistor MP7 auf das Niveau am Anschluss HVP gezogen und der Transistor MP9 sperrt. Danach wird der Transistor MN9 durch einen High-Pegel des Signals C leitend geschaltet und entlädt die Ansteuerleitung SGL gegen 0 V, ohne dass ein Querstrom durch den Transistor MP9 fließt.
  • Wie sich aus vorstehenden Ausführungen ergibt, ist es sinnvoll, zum Betrieb einer EEPROM-Speicherzelle bzw. eines EEPROM-Speicherzellenfeldes sowohl einen/mehrere Control Gate Treiber als auch einen/mehrere Select Gate Treiber der oben beschriebenen Art einzusetzen.
  • 12 zeigt eine Ansteuerschaltung 48 für einen Control Gate Treiber 11 oder 14 nach den 1 oder 2 sowie einen Select Gate Treiber 23 oder 29 nach den 4 oder 5 zum Betrieb einer EEPROM-Speicherzelle in den vorstehend angegebenen Betriebsmodi.
  • Wie sich aus der Zeichnungsfigur ergibt umfasst die Ansteuerschaltung 24 eine Ladungspumpe 30 zur Bereitstellung einer positiven Versorgungsspannung vpp, eine Ladungspumpe 32 zur Bereitstellung einer negativen Programmierspannung vprogn sowie einen Spannungsregler zur Bereitstellung einer Lesespannung vread. Zwischen jeweils einen mit der Ladungspumpe 30 zur Bereitstellung der positiven Versorgungsspannung vpp verbundenen Knoten 39 und einem mit dem Spannungsregler 31 zur Bereitstellung der Lesespannung vread verbundenen Knoten 40 ist eine Entladeschaltung 33 zwischengeschaltet. Des Weiteren ist zwischen einem mit der Ladungspumpe 32 zur Erzeugung der negativen Programmierspannung vprogn verbundenen Knoten 47 und Masse 22 eine weitere Entladeschaltung 34 zwischengeschaltet.
  • Der HVP-Anschluss des Control Gate Treibers 11, 14 ist mit einem Schalter 35 verbunden, welcher wahlweise über einen Knoten 41 mit der Ladungspumpe 30 die positive Versorgungsspannung vpp oder über einen Knoten 42 mit dem Spannungsregler 31 für die Lesespannung vread verbindbar ist.
  • Der HVN-Anschluss des Control Gate Treibers 11 oder 14 ist mit einem Umschalter 36 verbunden, welcher wahlweise über einen Knoten 43 mit der Ladungspumpe 30 für die positive Hochspannung vpp oder mit einem Schalter 37 verbindbar ist, welcher selbst wahlweise über einen Knoten 44 mit der Ladungs pumpe 32 für die negative Programmierspannung vprogn oder mit Masse 22 verbindbar ist.
  • Auch der HVP-Anschluss des Select Gate Treibers 23 oder 29 ist mit einem Schalter 38 verbunden, welcher wahlweise über einen Knoten 45 mit der Ladungspumpe 30 für die positive Versorgungsspannung vpp oder mit dem Spannungsregler 31 für die Lesespannung vread verbindbar ist über den Knoten 46.
  • Die Ansteuerschaltung 48 wie sie in der 12 dargestellt ist, kommt demzufolge mit lediglich drei Ladungspumpen aus, nämlich den durch die Bezugszeichen 30 und 32 gekennzeichneten und einer zum Ansteuern der entsprechenden Bitline(s), während die Ansteuerschaltung nach dem Stand der Technik zusätzlich zwei Ladungspumpen benötigt, um sogenannte Boost-Spannungen vboost zum Treiben der Hochspannungs-Entkoppeltransistoren 8, 18 bereitzustellen.
  • Die entsprechenden Control- bzw. Select-Gate Treiber gemäß der Erfindung lassen sich mit Hilfe der Schaltungsanordnung 48 nach der 12 wie folgt in den verschiedenen Betriebsmodi betreiben:
    Control Gate Treiber 11 nach 1:
  • Betriebsmodus Lesen (READ):
    • a) Die Schalter 35 bis 38 liegen in den Positionen XE bzw. xP. Damit liegt der Anschluss HVP auf der Lesespannung vread, der Anschluss HVN liegt auf 0 V. Die Ladungspumpen 30, 32 sind ausgeschaltet.
    • b) Anlegen des logischen Zustands „1" an das Niederspannungssignal (Sel)
  • Damit ist der Betriebsmodus READ/Lesen erreicht.
  • Betriebsmodus Löschen (ERASE):
    • a) Die Schalter 35 bis 38 liegen in den Positionen xE bzw. xP. Damit liegt der Anschluss HVP auf der Lesespannung vread, der Anschluss HVN liegt auf 0 V. Die Ladungspumpen sind ausgeschaltet.
    • b) Auswahl der zu löschenden Sektoren durch Umschalten der Sektor-Erase-Auswahlschalter 35 und 36 (für jeden Sektor ist ein Paar vorhanden) von xE auf E.
    • c) Einschalten der Ladungspumpe VPP 30 und Hochrampen der Spannung auf die Löschspannung vpp.
    • d) Nach Ende der Löschzeit Entladen der Spannung über DisCh 33 auf das Niveau Lesespannung Vread.
    • e) Umschalten der Sektor-Erase-Auswahlschalter 35 und 36 von E auf xE.
  • Damit ist der gewünschte Sektor gelöscht.
  • Betriebsmodus Programmieren (PROGRAM):
    • a) Die Schalter 35 bis 38 liegen in den Positionen xE bzw. xP. Damit liegt am Anschluss HVP die Lesespannung vread an, der Anschluss HVN liegt auf 0 V. Die Ladungspumpen sind ausgeschaltet.
    • b) Selektieren der zu programmierenden Wordline durch Sel = „0". Bei nicht selektierten Wordline ist Sel = „1"
    • c) Umschalten der Programmier-Auswahlschalter 37 und 38 von xP auf P.
    • d) Einschalten der Ladungspumpe VProgN 32 und Hochrampen der Spannung auf die negative Programmierspannung vprogn.
    • e) Nach Ende der Programmierzeit Entladen der Spannung über DisCh 34 auf 0 V.
    • f) Umschalten der Programmier-Auswahlschalter 37 und 38 von P auf xP.
  • Damit sind jene Speicherzellen der selektierten Wordline programmiert, bei denen während dieses Vorgangs von einer hier nicht beschriebenen Schaltung zusätzlich eine positive Programmierspannung vprogp an den Drains angelegt wurde.
  • Control Gate Treiber 14 nach 2:
  • Betriebsmodus Lesen (READ):
    • a) Die Schalter 35 bis 38 liegen in den Positionen XE bzw. xP. Damit liegt der Anschluss HVP auf der Spannung vread, der Anschluss HVN liegt auf 0 V. Die Ladungspumpen sind ausgeschaltet.
    • b) Anlegen des logischen Zustands „1" an das Nieder spannungssignal Sel
  • Damit ist der Betriebsmodus READ/Lesen erreicht.
  • Betriebsmodus Löschen (ERASE):
    • a) Die Schalter 35 bis 38 liegen in den Positionen xE bzw. xP. Damit liegt am Anschluss HVP die Lesespannung vread an, der Anschluss HVN liegt auf 0 V. Die Ladungspumpen sind ausgeschaltet.
    • b) Auswahl der zu löschenden Sektoren durch Umschalten der Sektor-Erase-Auswahlschalter 35 und 36 (für jeden Sektor ist ein Paar vorhanden) von xE auf E.
    • c) Einschalten der Ladungspumpe VPP 30 und Hochrampen der Spannung auf die Löschspannung vpp.
    • d) Nach Ende der Löschzeit Entladen der Spannung über DisCh 33 auf das Niveau Lesespannung vread.
    • e) Umschalten der Sektor-Erase-Auswahlschalter 35 und 36 von E auf xE.
  • Damit ist der gewünschte Sektor gelöscht.
  • Betriebsmodus Programmieren (PROGRAM):
    • a) Die Schalter 35 bis 38 liegen in den Positionen xE bzw. xP. Damit liegt HVP auf der Lesespannung vread, HVN liegt auf 0 V. Die Ladungspumpen sind ausgeschaltet.
    • b) Selektieren der zu programmierenden Wordline durch Sel = 0. Bei nicht selektierten Wordline ist Sel = 1.
    • c) Umschalten der Programmier-Auswahlschalter 37 und 38 von xP auf P.
    • d) Einschalten der Ladungspumpe VProgN 32 und Hochrampen der Spannung auf die negative Programmierspannung vprogn.
    • e) Nach Ende der Programmierzeit Entladen der Spannung über DisCh 34 auf 0 V.
    • f) Umschalten der Programmier-Auswahlschalter 37 und 38 von P auf xP.
  • Damit sind jene Speicherzellen der selektierten Wordline programmiert, bei denen während dieses Vorgangs von einer hier nicht beschriebenen Schaltung zusätzlich eine positive Programmierspannung vprogp an den Drains angelegt wurde.
  • Select Gate Treiber 23 nach 4:
  • Betriebsmodus Lesen (READ):
    • a) Der Schalter 38 liegt in der Position xP. Damit liegt der Anschluss HVP auf der Spannung vread. Die Ladungspumpen sind ausgeschaltet.
    • b) Auswählen der zu lesenden Wordline durch Anlegen der Adresse an den Adressdecoder. Das Signal SEL_N vom Adressdecoder und Steuersignale in 24 und 27 verursachen eine Signalfolge an „A", „B" und „C" wie in 4b skizziert. Schaltung 50/51 lädt die selektierte Wordline SGL für eine durch „A", „B" und „C" vorgegebene Zeit auf vread. Solange SGL auf vread geladen ist, kann aus der Wordline gelesen werden.
  • Betriebsmodus Löschen (ERASE):
  • Der Schalter 38 liegt in der Position xP. Damit liegt HVP auf vread, HVN liegt auf 0 V. Dieser Zustand wird während des Löschvorgangs beibehalten.
  • Betriebsmodus Programmieren (PROGRAM):
    • a) Der Schalter 38 liegt in der Position xP. Damit liegt HVP auf vread.
    • b) Selektieren der zu programmierenden Wordline durch Sel = 1. Bei nicht selektierter Wordline ist Sel = 0.
    • c) Umschalten des Programmier-Auswahlschalters 38 von xP auf P.
    • d) Einschalten der Ladungspumpe VPP 30 und Hochrampen der Spannung auf die positive Spannung vboost.
    • e) Nach Ende der Programmierzeit Entladen der Spannung über DisCh 33 auf vread.
    • f) Umschalten des Programmier-Auswahlschalters 38 von P auf xP.
  • Damit sind jene Speicherzellen der selektierten Wordline programmiert, bei denen während dieses Vorgangs von einer hier nicht beschriebenen Schaltung zusätzlich eine positive Programmierspannung vprogp an den Drains angelegt wurde.
  • Select Gate Treiber 29 nach 5:
  • Betriebsmodus Lesen (READ):
    • a) Der Schalter 38 liegt in der Position xP. Damit liegt der Anschluss HVP auf der Spannung vread. Die Ladungspumpen sind ausgeschaltet.
    • b) Auswählen der zu lesenden Wordline durch Anlegen der Adresse an den Adressdecoder. Das Signal SEL_N vom Adressdecoder und Steuersignale in 24 und 28 verursachen eine Signalfolge an „A" und „C" wie in 5b skizziert. Schaltung 52/51 lädt die selektierte Wordline SGL für eine durch „A" und „C" vorgegebene Zeit auf vread. Solange SGL auf vread geladen ist, kann aus der Wordline gelesen werden.
  • Betriebsmodus Löschen (ERASE):
  • Der Schalter 38 liegt in der Position xP. Damit liegt HVP auf vread, HVN liegt auf 0 V. Dieser Zustand wird während des Löschvorgangs beibehalten.
  • Betriebsmodus Programmieren (PROGRAM):
    • a) Der Schalter 38 liegt in der Position xP. Damit liegt HVP auf vread.
    • b) Selektieren der zu programmierenden Wordline durch Sel = 1. Bei nicht selektierter Wordline ist Sel = 0.
    • c) Umschalten des Programmier-Auswahlschalters 38 von xP auf P.
    • d) Einschalten der Ladungspumpe VPP 30 und Hochrampen der Spannung auf die positive Spannung vboost.
    • e) Nach Ende der Programmierzeit Entladen der Spannung über DisCh 33 auf vread.
    • f) Umschalten des Programmier-Auswahlschalters 38 von P auf xP.
  • Damit sind jene Speicherzellen der selektierten Wordline programmiert, bei denen während dieses Vorgangs von einer hier nicht beschriebenen Schaltung zusätzlich eine positive Programmierspannung vprogp an den Drains angelegt wurde.
    • 1
    Speicherzellenfeld (cell array)
    2
    Ausgewählte Speicherzelle
    3
    Auswahltransistor (select transistor)
    4
    Speichertransistor (cell transistor)
    5
    Tunnelfenster (tunnel window)
    6
    Hochvolt-Haltespeicher (HV-Latch)
    7
    Control Gate Treiber
    8
    Hochvolt-Entkoppeltransistor
    9
    Niedervoltlesetreiber/Inverter
    10
    Zeilendekoder (wordline decoder)
    11
    Control Gate Treiber
    12
    Zeilendekoder (wordline decoder)
    13
    Inverter
    14
    Control Gate Treiber
    15
    Hochspannungstransistoren
    16
    Niederspannungstransistoren
    17
    Select Gate Treiber
    18
    Hochvolt-Entkoppeltransistor (groß)
    19
    Niedervoltlesetreiber/Inverter
    20
    Zeilendekoder (wordline decoder)
    21
    Hochvolt-Haltepeicher (HV-Latch)
    22
    Masse
    23
    Select Gate Treiber
    24
    Zeilendekoder (wordline decoder)
    25
    Hochspannungstransistoren
    26
    Niedervolttransistoren
    27, 28
    Ansteuereinrichtung
    29
    Select Gate Treiber
    30
    Ladungspumpe für positive Versorgungsspannung vpp
    31
    Spannungsregler für vread
    32
    Ladungspumpe für negative Programmierspannung vprogn
    33, 34
    Entladeschaltung
    35
    Schalter für VPP
    36
    Umschalter VPP-VPN
    37
    Schalter für VPN
    38
    Schalter für VPP
    39
    Verbindungsknoten
    40-47
    Verbindungsknoten
    48
    Ansteuerschalteinrichtung
    49, 50
    Haltespeicher (Latch)
    51
    Potenzialverschiebeschaltung (level shifter)
    52, 53
    Haltespeicher (Latch)
    S4
    Source des Speichertransistors
    D3
    Drain des Auswahltransistors
    CG4
    Gate des Speichertransistors (control gate)
    SG3
    Gate des Auswahltransistors (select gate)
    FG4
    Floating Gate des Speichertransistors
    WLn
    n-te Zeile (wordline)
    WLn-1
    n-1-te Zeile (wordline)
    BLm
    m-te Spalte (bitline)
    BLm+1
    m+1-te Spalte (bitline)
    Uth
    Schwellspannung des Speichertransistors
    CGLn
    Ansteuerleitung für Gates der Speichertransistoren der n-ten Zeile
    CGLn-1
    Ansteuerleitung für Gates der Speichertransistoren der n-1-ten Zeile
    SGLn
    Ansteuerleitung für Gates der Auswahltransistoren der n-ten Zeile
    SGLn-1
    Ansteuerleitung für Gates der Auswahltransistoren der n-1-ten Zeile
    Sm
    Ansteuerleitung für Sources der Speichertransistoren der m-ten Spalte
    Sm+1
    Ansteuerleitung für Sources der Speichertransistoren der m+1-ten Spalte
    CGL
    Ansteuerleitung für Gates der Speichertransistoren einer Zeile (wordline)
    G8
    Gate der HV-Entkoppeltransistoren
    SEL_N
    Steuersignal vom Adressdecoder
    SGL
    Ansteuerleitung für Gates der Auswahltransistoren einer Zeile (Wordline)
    vread
    Lesespannung
    CON
    Steuerspannung
    HVP
    Anschluss für positive Hochspannung
    HVN
    Anschluss für negative Hochspannung
    I1
    erster Inverter
    I2
    zweiter Inverter
    MP1
    PMOS-Transistor
    MP2
    PMOS-Transistor
    MN1
    NMOS-Transistor
    MN2
    NMOS-Transistor
    KN1
    Verbindungsknoten
    KP1
    Verbindungsknoten
    RL
    Rückkoppelleitung
    KN2
    Verbindungsknoten
    KP2
    Verbindungsknoten
    MP3
    PMOS-Transistor
    MP4
    PMOS-Transistor
    MN3
    NMOS-Transistor
    MN4
    NMOS-Transistor
    Sel
    Auswahl-Signal
    KSel
    Verbindungsknoten
    K3-K5
    Verbindungsknoten
    MN5
    NMOS-Transistor
    MN6
    NMOS-Transistor
    G18
    Gate des HV-Entkoppeltransistors
    sgi
    Signal am Ausgang des Niedervolt-Treibers
    GND
    Masse
    MP7
    PMOS-Transistor
    MN7
    NMOS-Transistor
    MP8
    PMOS-Transistor
    MN8
    NMOS-Transistor
    MP9
    PMOS-Transistor (groß)
    MN9
    NMOS-Transistor (groß)
    K6-K9
    Verbindungsknoten
    VL
    Verbindungsleitung
    K10
    Verbindungsknoten
    K11
    Verbindungsknoten
    AA-AC
    Ausgang
    EA-EC
    Eingang
    EVDD
    Eingang
    vdd
    Versorgungsspannung des Digitalteils, Niedervolt
    E13
    Eingang
    A13
    Ausgang
    A12
    Ausgang
    A24
    Ausgang
    E27
    Eingang
    E28
    Eingang
    A-C
    Signal
    DisCh
    Entladeschaltung
    vpp
    Erste Ladungspumpe, erzeugt die positive Löschspannung vpp oder die Spannung vboost
    vprogn
    Zweite Ladungspumpe, erzeugt die negative Programmierspannung vprogn
    vprogp
    dritte Ladungspumpe, erzeugt die positive Programmierspannung vprogp für die Bitlines.
    E49
    Eingang Haltespeicher
    A49
    Ausgang Haltespeicher
    A50
    Eingang Haltespeicher
    E53
    Eingang Haltespeicher
    A53
    Ausgang Haltespeicher
    E51
    Eingang Potentialverschiebeschaltung
    A51
    Ausgang Potentialverschiebeschaltung
    Selinv
    invertiertes Auswahlsignal
    t
    Zeit
    t1-t10
    Zeitpunkt
    gsg
    Signal an internem Knoten im HV-Latch
    xsg
    Signal an internem Knoten im HV-Latch
    ISG
    Stromstärke Select Gate
    vpp
    positive Löschspannung
    vprogn
    negative Programmierspannung
    vprogp
    positive Programmierspannung
    vboost
    Boostspannung

Claims (22)

  1. Schaltungsanordnung (11; 14; 23; 29) zum Schalten von Hochspannungssignalen (HVP, HVN) mit Niederspannungssignalen (Sel, Selinv; A, B, C; A, VDD, C), insbesondere zur Ansteuerung einer Halbleiterspeicheranordnung, mit – einem Haltespeicher (49; 53; 50; 52) zum Empfangen und Halten des Niederspannungssignals (Sel; C; C) und zum Ausgeben eines Ausgangssignals (CG; SG) mit einer von dem Logikpegel („0", „1") des empfangenen Niederspannungssignals (Sel; C; C) abhängigen Spannung (vdd), mit – einer Potentialverschiebeschaltung (51) zum betragsmäßigen Erhöhen der Spannung des gehaltenen Niederspannungssignals (Sel; C; C) auf eine Spannung (vpp, vprogn) eines Hochspannungssignals (HVP, HVN), wodurch die Spannung des ausgegebenen Ausgangssignals (CG; SG) im wesentlichen auf die Spannung (vpp, vprogn) des Hochspannungssignals (HVP, HVN) ansteigt, und mit – einer Niedervolt-Logikeinrichtung (16; 26; 26) geeignet zum Ansteuern des Haltespeichers (49; 53; 50; 52) und/oder der Potentialverschiebeschaltung (51) mit den Niederspannungssignalen (Sel, Selinv; A, B, C; A, VDD, C) mit einem ersten vorbestimmten Logikpegel („0") und mit einem zweiten vorbestimmten Logikpegel („1"), wobei – der Haltespeicher (49; 53; 50; 52) und/oder die Potentialverschiebeschaltung (51) einen oder mehrere Hochvolttransistoren (MP3, MP4, MP7, MP8, MP9, MN3, MN4, MN5, MN6, MN7, MN8, MN9) aufweist bzw. aufweisen, und wobei – die Niedervolt-Logikeinrichtung (16; 26; 26) lediglich mit einem oder mehreren Gates (GMP3, GMP4, GMN5, GMN6, GMN7, GMN8, GMN9) von einem oder mehreren des einen oder der mehreren Hochvolttransistoren (MP3, MP4, MN5, MN6, MN7, MN8, MN9) verbunden ist, dadurch gekennzeichnet, dass der Haltespeicher (49) – einen ersten und einen zweiten Hochvolt-PMOS-Transistor (MP3, MP4), – einen ersten und einen zweiten Hochvolt-NMOS-Transistor (MN3, MN4) und – einen Niedervolt-Inverter (13) sowie – einen Eingang (E49) zum Zuführen des Niederspannungssignals (Sel) und – einen Ausgang (A49) zum Ausgeben des Ausgangssignals (CG) aufweist, wobei – der Eingang (E49) des Haltespeichers (49) mit dem Eingang (E13) des Niedervolt-Inverters (13) und mit dem Gate (GMP3) des ersten Hochvolt-PMOS-Transistors (MP3) verbunden ist, wobei – der Ausgang (A13) des Niedervolt-Inverters (13) mit dem Gate (GMP4) des zweiten Hochvolt-PMOS-Transistors (MP4) verbunden ist, wobei – die Source des ersten Hochvolt-PMOS-Transistors (MP3) und die Source des zweiten Hochvolt-PMOS-Transistors (MP4) über einen Verbindungsknoten (KP2) zum Zuführen eines positiven Hochspannungssignals (HVP) miteinander verbunden sind, wobei – die Source des ersten Hochvolt-NMOS-Transistors (MN3) und die Source des zweiten Hochvolt-NMOS-Transistors (MN4) über einen Verbindungsknoten (KN2) zum Zuführen eines negativen Hochspannungssignals (HVN) miteinander verbunden sind, wobei – das Drain des ersten Hochvolt-PMOS-Transistors (MP3), das Drain des ersten Hochvolt-NMOS-Transistors (MN3) und das Gate des zweiten Hochvolt-NMOS-Transistors (MN4) miteinander verbunden sind und wobei – das Drain des zweiten Hochvolt-PMOS-Transistors (MP4), das Drain des zweiten Hochvolt-NMOS-Transistors (MN4) und das Gate des ersten Hochvolt-NMOS-Transistors (MN3) mit dem Ausgang (A49) des Haltespeichers (49) verbunden sind.
  2. Schaltungsanordnung (11; 14; 23; 29) zum Schalten von Hochspannungssignalen (HVP, HVN) mit Niederspannungssignalen (Sel, Selinv; A, B, C; A, VDD, C), insbesondere zur Ansteuerung einer Halbleiterspeicheranordnung, mit – einem Haltespeicher (49; 53; 50; 52) zum Empfangen und Halten des Niederspannungssignals (Sel; C; C) und zum Ausgeben eines Ausgangssignals (CG; SG) mit einer von dem Logikpegel („0", „1") des empfangenen Niederspannungssignals (Sel; C; C) abhängigen Spannung (vdd), mit – einer Potentialverschiebeschaltung (51) zum betragsmäßigen Erhöhen der Spannung des gehaltenen Niederspannungssignals (Sel; C; C) auf eine Spannung (vpp, vprogn) eines Hochspannungssignals (HVP, HVN), wodurch die Spannung des ausgegebenen Ausgangssignals (CG; SG) im wesentlichen auf die Spannung (vpp, vprogn) des Hochspannungssignals (HVP, HVN) ansteigt, und mit – einer Niedervolt-Logikeinrichtung (16; 26; 26) geeignet zum Ansteuern des Haltespeichers (49; 53; 50; 52) und/oder der Potentialverschiebeschaltung (51) mit den Niederspannungssignalen (Sel, Selinv; A, B, C; A, VDD, C) mit einem ersten vorbestimmten Logikpegel („0") und mit einem zweiten vorbestimmten Logikpegel („1"), wobei – der Haltespeicher (49; 53; 50; 52) und/oder die Potentialverschiebeschaltung (51) einen oder mehrere Hochvolttransistoren (MP3, MP4, MP7, MP8, MP9, MN3, MN4, MN5, MN6, MN7, MN8, MN9) aufweist bzw. aufweisen, und wobei – die Niedervolt-Logikeinrichtung (16; 26; 26) lediglich mit einem oder mehreren Gates (GMP3, GMP4, GMN5, GMN6, GMN7, GMN8, GMN9) von einem oder mehreren des einen oder der mehreren Hochvolttransistoren (MP3, MP4, MN5, MN6, MN7, MN8, MN9) verbunden ist, dadurch gekennzeichnet, dass der Haltespeicher (53) – einen ersten und einen zweiten Hochvolt-PMOS-Transistor (MP3, MP4), – einen ersten, einen zweiten, einen dritten und einen vierten Hochvolt-NMOS-Transistor (MN3, MN4, MN5, MN6) und – einen Niedervolt-Inverter (13) sowie – einen Eingang (E53) zum Zuführen des Niederspannungssignals (Sel) und – einen Ausgang (A53) zum Ausgeben des Ausgangssignals (CG) aufweist, wobei – der Eingang (E53) des Haltespeichers (53) mit dem Eingang (E13) des Niedervolt-Inverters (13), mit dem Gate (GMP3) des ersten Hochvolt-PMOS-Transistors (MP3) und mit dem Gate (GMN5) des dritten Nochvolt-NMOS-Transistors (MN5) verbunden ist, wobei – der Ausgang (A13) des Niedervolt-Inverters (13) mit dem Gate (GMP4) des zweiten Hochvolt-PMOS-Transistors (MP4) und mit dem Gate (GMN6) des vierten Hochvolt-NMOS-Transistors (MN6) verbunden ist, wobei – die Source des ersten Hochvolt-PMOS-Transistors (MP3) und die Source des zweiten Hochvolt-PMOS-Transistors (MP4) über einen Verbindungsknoten (KP2) zum Zuführen eines positiven Hochspannungssignals (HVP) miteinander verbunden sind, wobei – die Source des ersten Hochvolt-NMOS-Transistors (MN3) und die Source des zweiten Hochvolt-NMOS-Transistors (MN4) über einen Verbindungsknoten (KN2) zum Zuführen eines negativen Hochspannungssignals (HVN) miteinander verbunden sind, wobei – die Source des dritten Hochvolt-NMOS-Transistors (MN5) mit dem Drain des ersten Hochvolt-NMOS-Transistors (MN3) verbunden ist, wobei – die Source des vierten Hochvolt-NMOS-Transistors (MN6) mit dem Drain des zweiten Hochvolt-NMOS-Transistors (MN4) verbunden ist, wobei – das Drain des ersten Hochvolt-PMOS-Transistors (MP3), das Drain des dritten Hochvolt-NMOS-Transistors (MN5) und das Gate des zweiten Hochvolt-NMOS-Transistors (MN4) miteinander verbunden sind und wobei – das Drain des zweiten Hochvolt-PMOS-Transistors (MP4), das Drain des vierten Hochvolt-NMOS-Transistors (MN6) und das Gate des ersten Hochvolt-NMOS-Transistors (MN3) mit dem Ausgang (A49) des Haltespeichers (49) verbunden sind.
  3. Schaltungsanordnung (11; 14; 23; 29) zum Schalten von Hochspannungssignalen (HVP, HVN) mit Niederspannungssignalen (Sel, Selinv; A, B, C; A, VDD, C), insbesondere zur Ansteuerung einer Halbleiterspeicheranordnung, mit – einem Haltespeicher (49; 53; 50; 52) zum Empfangen und Halten des Niederspannungssignals (Sel; C; C) und zum Ausgeben eines Ausgangssignals (CG; SG) mit einer von dem Logikpegel („0", „1") des empfangenen Niederspannungssignals (Sel; C; C) abhängigen Spannung (vdd), mit – einer Potentialverschiebeschaltung (51) zum betragsmäßigen Erhöhen der Spannung des gehaltenen Niederspannungssignals (Sel; C; C) auf eine Spannung (vpp, vprogn) eines Hochspannungssignals (HVP, HVN), wodurch die Spannung des ausgegebenen Ausgangssignals (CG; SG) im wesentlichen auf die Spannung (vpp, vprogn) des Hochspannungssignals (HVP, HVN) ansteigt, und mit – einer Niedervolt-Logikeinrichtung (16; 26; 26) geeignet zum Ansteuern des Haltespeichers (49; 53; 50; 52) und/oder der Potentialverschiebeschaltung (51) mit den Niederspannungssignalen (Sel, Selinv; A, B, C; A, VDD, C) mit einem ersten vorbestimmten Logikpegel („0") und mit einem zweiten vorbestimmten Logikpegel („1"), wobei – der Haltespeicher (49; 53; 50; 52) und/oder die Potentialverschiebeschaltung (51) einen oder mehrere Hochvolttransistoren (MP3, MP4, MP7, MP8, MP9, MN3, MN4, MN5, MN6, MN7, MN8, MN9) aufweist bzw. aufweisen, und wobei – die Niedervolt-Logikeinrichtung (16; 26; 26) lediglich mit einem oder mehreren Gates (GMP3, GMP4, GMN5, GMN6, GMN7, GMN8, GMN9) von einem oder mehreren des einen oder der meh reren Hochvolttransistoren (MP3, MP4, MN5, MN6, MN7, MN8, MN9) verbunden ist, dadurch gekennzeichnet, dass der Haltespeicher (50) – einen ersten und einen zweiten Hochvolt-PMOS-Transistor (MP7, MP8), – einen ersten und einen zweiten Hochvolt-NMOS-Transistor (MN7, MN8) sowie – einen ersten Eingang (EA) zum Zuführen eines ersten Niederspannungssignals (A) und – einen zweiten Eingang (EB) zum Zuführen eines zweiten Niederspannungssignals (B) sowie – einen Ausgang (A50) zum Ausgeben eines Signals (xsg) an die Potentialverschiebeschaltung (51) aufweist, wobei – der erste Eingang (EA) des Haltespeichers (50) mit dem Gate (GMN7) des ersten Hochvolt-NMOS-Transistors (MN7) verbunden ist, wobei – der zweite Eingang (EB) des Haltespeichers (50) mit dem Gate (GMN8) des zweiten Hochvolt-NMOS-Transistors (MN8) verbunden ist, wobei – die Source des ersten Hochvolt-PMOS-Transistors (MP7) und die Source des zweiten Hochvolt-PMOS-Transistors (MP8) über einen Verbindungsknoten (KP1) zum Zuführen eines positiven Hochspannungssignals (HVP) miteinander verbunden sind, wobei – die Source des ersten Hochvolt-NMOS-Transistors (MN7) und die Source des zweiten Hochvolt-NMOS-Transistors (MN8) über einen Verbindungsknoten (KN1) zum Zuführen eines Nullspannungssignals (GND) miteinander verbunden sind, wobei – das Drain des zweiten Hochvolt-PMOS-Transistors (MP8), das Drain des zweiten Hochvolt-NMOS-Transistors (MN8) und das Gate des ersten Hochvolt-PMOS-Transistors (MP7) miteinander verbunden sind und wobei – das Drain des ersten Hochvolt-PMOS-Transistors (MP7), das Drain des ersten Hochvolt-NMOS-Transistors (MN7) und das Gate des zweiten Hochvolt-PMOS-Transistors (MP8) mit dem Ausgang (A50) des Haltespeichers (50) verbunden sind.
  4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, dass die Potentialverschiebeschaltung (51) – einen dritten Hochvolt-PMOS-Transistor (MP9) und – einen dritten Hochvolt-NMOS-Transistor (MN9) sowie – einen Eingang (E51) zum Zuführen eines Hochspannungssignals (xsg), – einen Eingang (EC) zum Zuführen des von dem Haltespeicher (50) zu haltenden Niederspannungssignals (C) und – einen Ausgang (A51) zum Ausgeben des Ausgangssignals (SG) aufweist, wobei – die Source des dritten Hochvolt-PMOS-Transistor (MP9) mit der Source des ersten Hochvolt-PMOS-Transistors (MP7) und der Source des zweiten Hochvolt-PMOS-Transistors (MP8) verbunden ist, wobei – die Source des dritten Hochvolt-NMOS-Transistor (MN9) mit der Source des ersten Hochvolt-NMOS-Transistors (MN7) und der Source des zweiten Hochvolt-NMOS-Transistors (MN8) verbunden ist, wobei – der Eingang (E51) zum Zuführen des Hochspannungssignals (xsg) mit dem Ausgang (A50) des Haltespeichers (50) verbunden ist.
  5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, dass die Niedervolt-Logikeinrichtung (26) ausgebildet ist, in einem vorbestimmten Betriebsmodus (READ/Lesen) zu verhindern, dass der dritte Hochvolt-PMOS-Transistor (MP9) und der dritte Hochvolt-NMOS-Transistor (MN9) gleichzeitig leiten.
  6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, dass die Niedervolt-Logikeinrichtung (26) ausgebildet ist, in einem vorbestimmten Betriebsmodus (READ/Lesen) – zu einem ersten Zeitpunkt (t1) das erste Niederspannungssignal (A) mit dem zweiten Logikpegel („1") an den ersten Eingang (EA) des Haltespeichers (50) anzulegen, – zu dem ersten Zeitpunkt (t1) das zweite Niederspannungssignal (B) mit dem ersten Logikpegel („0") an den zweiten Eingang (EB) des Haltespeichers (50) anzulegen, – zu dem ersten Zeitpunkt (t1) das von dem Haltespeicher (50) zu haltende Niederspannungssignal (C) mit dem ersten Logikpegel („0") an den Eingang (EC) zum Zuführen des von dem Haltespeicher (50) zu haltenden Niederspannungssignals (C) der Potentialverschiebeschaltung (51) anzulegen, – zu einem dem ersten Zeitpunkt (t1) nachfolgenden dritten Zeitpunkt (t3) das erste Niederspannungssignal (A) wieder mit dem ersten Logikpegel („0") an den ersten Eingang (EA) des Haltespeichers (50) anzulegen, – zu dem dritten Zeitpunkt (t3) das zweite Niederspannungssignal (B) wieder mit dem zweiten Logikpegel („0") an den zweiten Eingang (EB) des Haltespeichers (50) anzulegen und – zu einem dem dritten Zeitpunkt (t3) nachfolgenden vierten Zeitpunkt (t4) das von dem Haltespeicher (50) zu haltende Niederspannungssignal (C) wieder mit dem zweiten Logikpegel („1") anzulegen.
  7. Schaltungsanordnung (11; 14; 23; 29) zum Schalten von Hochspannungssignalen (HVP, HVN) mit Niederspannungssignalen (Sel, Selinv; A, B, C; A, VDD, C), insbesondere zur Ansteuerung einer Halbleiterspeicheranordnung, mit – einem Haltespeicher (49; 53; 50; 52) zum Empfangen und Halten des Niederspannungssignals (Sel; C; C) und zum Ausgeben eines Ausgangssignals (CG; SG) mit einer von dem Logikpegel („0", „1") des empfangenen Niederspannungssignals (Sel; C; C) abhängigen Spannung (vdd), mit – einer Potentialverschiebeschaltung (51) zum betragsmäßigen Erhöhen der Spannung des gehaltenen Niederspannungssignals (Sel; C; C) auf eine Spannung (vpp, vprogn) eines Hochspannungssignals (HVP, HVN), wodurch die Spannung des ausgegebenen Ausgangssignals (CG; SG) im wesentlichen auf die Spannung (vpp, vprogn) des Hochspannungssignals (HVP, HVN) ansteigt, und mit – einer Niedervolt-Logikeinrichtung (16; 26; 26) geeignet zum Ansteuern des Haltespeichers (49; 53; 50; 52) und/oder der Potentialverschiebeschaltung (51) mit den Niederspannungssignalen (Sel, Selinv; A, B, C; A, VDD, C) mit einem ersten vorbestimmten Logikpegel („0") und mit einem zweiten vorbestimmten Logikpegel („1"), wobei – der Haltespeicher (49; 53; 50; 52) und/oder die Potentialverschiebeschaltung (51) einen oder mehrere Hochvolttransistoren (MP3, MP4, MP7, MP8, MP9, MN3, MN4, MN5, MN6, MN7, MN8, MN9) aufweist bzw. aufweisen, und wobei – die Niedervolt-Logikeinrichtung (16; 26; 26) lediglich mit einem oder mehreren Gates (GMP3, GMP4, GMN5, GMN6, GMN7, GMN8, GMN9) von einem oder mehreren des einen oder der mehreren Hochvolttransistoren (MP3, MP4, MN5, MN6, MN7, MN8, MN9) verbunden ist, dadurch gekennzeichnet, dass der Haltespeicher (52) – einen ersten und einen zweiten Hochvolt-PMOS-Transistor (MP7, MP8), – einen ersten und einen zweiten Hochvolt-NMOS-Transistor (MN7, MN8) sowie – einen ersten Eingang (EA) zum Zuführen eines ersten Niederspannungssignals (A) und einen zweiten Eingang (EVDD) zum Zuführen eines zweiten Niederspannungssignals (VDD) sowie einen Ausgang (A52) zum Ausgeben eines Signals (xsg) an die Potentialverschiebeschaltung (51) aufweist, wobei – der erste Eingang (EA) des Haltespeichers (52) mit dem Gate (GMN7) des ersten Hochvolt-NMOS-Transistors (MN7) und der Source des zweiten in Common-Gate-Schaltung betriebenen Hochvolt-NMOS-Transistors (MN8) verbunden ist, wobei – der zweite Eingang (EVDD) des Haltespeichers (52) mit dem Gate (GMN8) des zweiten Hochvolt-NMOS-Transistors (MN8) verbunden ist, wobei – die Source des ersten Hochvolt-PMOS-Transistors (MP7) und die Source des zweiten Hochvolt-PMOS-Transistors (MP8) über einen Verbindungsknoten (KP1) zum Zuführen eines positiven Hochspannungssignals (HVP) miteinander verbunden sind, wobei – die Source des ersten Hochvolt-NMOS-Transistors (MN7) über einen Verbindungsknoten (KN1) zum Zuführen eines Nullspannungssignals (GND) miteinander verbunden sind, wobei – das Drain des zweiten Hochvolt-PMOS-Transistors (MP8), das Drain des zweiten Hochvolt-NMOS-Transistors (MN8) und das Gate des ersten Hochvolt-PMOS-Transistors (MP7) miteinander verbunden sind und wobei – das Drain des ersten Hochvolt-PMOS-Transistors (MP7), das Drain des ersten Hochvolt-NMOS-Transistors (MN7) und das Gate des zweiten Hochvolt-PMOS-Transistors (MP8) mit dem Ausgang (A52) des Haltespeichers (52) verbunden sind.
  8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, dass die Potentialverschiebeschaltung (51) – einen dritten Hochvolt-PMOS-Transistor (MP9) und – einen dritten Hochvolt-NMOS-Transistor (MN9) sowie – einen Eingang (E51) zum Zuführen eines Hochspannungssignals (xsg), – einen Eingang (EC) zum Zuführen des von dem Haltespeicher (50) zu haltenden Niederspannungssignals (C) und – einen Ausgang (A51) zum Ausgeben des Ausgangssignals (SG) aufweist, wobei – die Source des dritten Hochvolt-PMOS-Transistor (MP9) mit der Source des ersten Hochvolt-PMOS-Transistors (MP7) und der Source des zweiten Hochvolt-PMOS-Transistors (MP8) verbunden ist, wobei – die Source des dritten Hochvolt-NMOS-Transistor (MN9) mit der Source des ersten Hochvolt-NMOS-Transistors (MN7) verbunden ist, wobei – der Eingang (E51) zum Zuführen des Hochspannungssignals (xsg) mit dem Ausgang (A52) des Haltespeichers (50) verbunden ist.
  9. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, dass die Niedervolt-Logikeinrichtung (26) ausgebildet ist, in einem vorbestimmten Betriebsmodus (READ/Lesen) zu verhindern, dass der dritte Hochvolt-PMOS-Transistor (MP9) und der dritte Hochvolt-NMOS-Transistor (MN9) gleichzeitig leiten.
  10. Schaltungsanordnung nach Anspruch 9, dadurch gekennzeichnet, dass die Niedervolt-Logikeinrichtung (26) ausgebildet ist, in einem vorbestimmten Betriebsmodus (READ/Lesen) – zu einem ersten Zeitpunkt (t6) das erste Niederspannungssignal (A) mit dem zweiten Logikpegel („1") an den ersten Eingang (EA) des Haltespeichers (52) anzulegen, stets das zweite Niederspannungssignal (VDD) mit dem zweiten Logikpegel („1") an den zweiten Eingang (EVDD) des Haltespeichers (52) anzulegen, – zu dem ersten Zeitpunkt (t6) das von dem Haltespeicher (52) zu haltende Niederspannungssignal (C) mit dem ersten Logikpegel („0") an den Eingang (EC) zum Zuführen des von dem Haltespeicher (50) zu haltenden Niederspannungssignals (C) der Potentialverschiebeschaltung (51) anzulegen, – zu einem dem ersten Zeitpunkt (t6) nachfolgenden dritten Zeitpunkt (t8) das erste Niederspannungssignal (A) wieder mit dem ersten Logikpegel („0") an den ersten Eingang (EA) des Haltespeichers (52) anzulegen und – zu einem dem dritten Zeitpunkt (t8) nachfolgenden vierten Zeitpunkt (t9) das von dem Haltespeicher (52) zu haltende Niederspannungssignal (C) wieder mit dem zweiten Logikpegel („1") anzulegen.
  11. Verfahren zum Betreiben einer Schaltungsanordnung nach Anspruch 1, insbesondere zum Ansteuern des Control Gates (CG4) eines Speichertransistors (4) eines elektrisch löschbaren und danach erneut programmierbaren Festwertspeichers (1, 2), in einem ersten Betriebsmodus (READ/Lesen), gekennzeichnet durch folgende Verfahrensschritte: – Anlegen einer Lesespannung (vread) an den Verbindungsknoten (KP2) zum Zuführen des positiven Hochspannungssignals (HVP), – Anlegen von 0 Volt an den Verbindungsknoten (KN2) zum Zuführen des negativen Hochspannungssignals (HVN) und – Anlegen eines logischen Zustands „1" des Niederspannungssignals (Sel) an den Eingang (E49) des Haltespeichers (49).
  12. Verfahren zum Betreiben einer Schaltungsanordnung nach Anspruch 1, insbesondere zum Ansteuern des Control Gates (CG4) eines Speichertransistors (4) eines elektrisch löschbaren und danach erneut programmierbaren Festwertspeichers (1, 2), in einem zweiten Betriebsmodus (ERASE/Löschen), gekennzeichnet durch folgende Verfahrensschritte: – Anlegen einer Lesespannung (vread) an den Verbindungsknoten (KP2) zum Zuführen des positiven Hochspannungssignals (HVP), – Anlegen einer Lesespannung (vread) an den Verbindungsknoten (KN2) zum Zuführen des negativen Hochspannungssignals (HVN), – Erhöhen der Spannung an dem Verbindungskoten (KP2) zum Zuführen des positiven Hochspannungssignals (HVP) und an dem Verbindungsknoten (KN2) zum Zuführen des negativen Hochspannungssignals (HVN) auf eine Löschspannung (vpp) und – nach Ablauf einer Löschzeit Vermindern der Spannung an dem Verbindungskoten (KP2) zum Zuführen des positiven Hochspannungssignals (HVP) und an dem Verbindungsknoten (KN2) zum Zuführen des negativen Hochspannungssignals (HVN) auf die Lesespannung (vread).
  13. Verfahren zum Betreiben einer Schaltungsanordnung nach Anspruch 1, insbesondere zum Ansteuern des Control Gates (CG4) eines Speichertransistors (4) eines elektrisch löschbaren und danach erneut programmierbaren Festwertspeichers (1, 2), in einem dritten Betriebsmodus (PROGRAM/Programmieren), gekennzeichnet durch folgende Verfahrensschritte: – Anlegen einer Lesespannung (vread) an den Verbindungsknoten (KP2) zum Zuführen des positiven Hochspannungssignals (HVP), – Anlegen von 0 Volt an den Verbindungsknoten (KN2) zum Zuführen des negativen Hochspannungssignals (HVN), – Anlegen eines logischen Zustands „0" des Niederspannungssignals (Sel) an den Eingang (E49) des Haltespeichers (49), – betragsmäßig Erhöhen der Spannung an dem Verbindungsknoten (KN2) zum Zuführen des negativen Hochspannungssignals (HVN) auf eine negative Programmierspannung (vprogn), – nach Ende einer Programmierzeit Reduzieren des Betrags der Spannung an dem Verbindungsknoten (KN2) zum Zuführen des negativen Hochspannungssignals (HVN) auf 0 Volt.
  14. Verfahren zum Betreiben einer Schaltungsanordnung nach Anspruch 2, insbesondere zum Ansteuern des Control Gates (CG4) eines Speichertransistors (4) eines elektrisch löschbaren und danach erneut programmierbaren Festwertspeichers (1, 2), in einem ersten Betriebsmodus (READ/Lesen), gekennzeichnet durch folgende Verfahrensschritte: – Anlegen einer Lesespannung (vread) an den Verbindungsknoten (KP2) zum Zuführen des positiven Hochspannungssignals (HVP), – Anlegen von 0 Volt an den Verbindungsknoten (KN2) zum Zuführen des negativen Hochspannungssignals (HVN) und – Anlegen eines logischen Zustands „1" des Niederspannungssignals (Sel) an den Eingang (E49) des Haltespeichers (49).
  15. Verfahren zum Betreiben einer Schaltungsanordnung nach Anspruch 2, insbesondere zum Ansteuern des Control Gates (CG4) eines Speichertransistors (4) eines elektrisch löschbaren und danach erneut programmierbaren Festwertspeichers (1, 2), in einem zweiten Betriebsmodus (ERASE/Löschen), gekennzeichnet durch folgende Verfahrensschritte: – Anlegen einer Lesespannung (vread) an den Verbindungsknoten (KP2) zum Zuführen des positiven Hochspannungssignals (HVP), – Anlegen einer Lesespannung (vread) an den Verbindungsknoten (KN2) zum Zuführen des negativen Hochspannungssignals (HVN), – Erhöhen der Spannung an dem Verbindungskoten (KP2) zum Zuführen des positiven Hochspannungssignals (HVP) und an dem Verbindungsknoten (KN2) zum Zuführen des negativen Hochspannungssignals (HVN) auf eine Löschspannung (vpp) und – nach Ablauf einer Löschzeit Vermindern der Spannung an dem Verbindungskoten (KP2) zum Zuführen des positiven Hochspannungssignals (HVP) und an dem Verbindungsknoten (KN2) zum Zuführen des negativen Hochspannungssignals (HVN) auf die Lesespannung (vread).
  16. Verfahren zum Betreiben einer Schaltungsanordnung nach Anspruch 2, insbesondere zum Ansteuern des Control Gates (CG4) eines Speichertransistors (4) eines elektrisch löschbaren und danach erneut programmierbaren Festwertspeichers (1, 2), in einem dritten Betriebsmodus (PROGRAM/Programmieren), gekennzeichnet durch folgende Verfahrensschritte: – Anlegen einer Lesespannung (vread) an den Verbindungsknoten (KP2) zum Zuführen des positiven Hochspannungssignals (HVP), – Anlegen von 0 Volt an den Verbindungsknoten (KN2) zum Zuführen des negativen Hochspannungssignals (HVN), – Anlegen eines logischen Zustands „0" des Niederspannungssignals (Sel) an den Eingang (E49) des Haltespeichers (49), – betragsmäßig Erhöhen der Spannung an dem Verbindungsknoten (KN2) zum Zuführen des negativen Hochspannungssignals (HVN) auf eine negative Programmierspannung (vprogn), – nach Ende einer Programmierzeit Reduzieren des Betrags der Spannung an dem Verbindungsknoten (KN2) zum Zuführen des negativen Hochspannungssignals (HVN) auf 0 Volt.
  17. Verfahren zum Betreiben einer Schaltungsanordnung nach einem der Ansprüche 4 bis 6, insbesondere zum Ansteuern des Select Gates (SG3) eines Auswahltransistors (3) eines elektrisch löschbaren und danach erneut programmierbaren Festwertspeichers (1, 2), in einem ersten Betriebsmodus (READ/Lesen) gekennzeichnet durch folgende Verfahrensschritte: – zu einem ersten Zeitpunkt (t1): Anlegen des ersten Niederspannungssignals (A) mit dem zweiten Logikpegel („1") an den ersten Eingang (EA) des Haltespeichers (50), – zu dem ersten Zeitpunkt (t1): Anlegen des zweiten Niederspannungssignals (B) mit dem ersten Logikpegel („0") an den zweiten Eingang (EB) des Haltespeichers (50), – zu dem ersten Zeitpunkt (t1): Anlegen des von dem Haltespeicher (50) zu haltenden Niederspannungssignals (C) mit dem ersten Logikpegel („0") an den Eingang (EC) zum Zuführen des von dem Haltespeicher (50) zu haltenden Niederspannungssignals (C) der Potentialverschiebeschaltung (51), – zu einem dem ersten Zeitpunkt (t1) nachfolgenden dritten Zeitpunkt (t3): Anlegen des ersten Niederspannungssignals (A) wieder mit dem ersten Logikpegel („0") an den ersten Eingang (EA) des Haltespeichers (50), – zu dem dritten Zeitpunkt (t3): Anlegen des zweiten Niederspannungssignals (B) wieder mit dem zweiten Logikpegel („0") an den zweiten Eingang (EB) des Haltespeichers (50), – zu einem dem dritten Zeitpunkt (t3) nachfolgenden vierten Zeitpunkt (t4): Anlegen des von dem Haltespeicher (50) zu haltenden Niederspannungssignals (C) wieder mit dem zweiten Logikpegel („1").
  18. Verfahren zum Betreiben einer Schaltungsanordnung nach einem der Ansprüche 4 bis 6, insbesondere zum Ansteuern des Select Gates (SG3) eines Auswahltransistors (3) eines elektrisch löschbaren und danach erneut programmierbaren Festwertspeichers (1, 2), in einem zweiten Betriebsmodus (ERASE/Löschen), gekennzeichnet durch folgenden Verfahrensschritt: – Anlegen einer Lesespannung (vread) an den Verbindungsknoten (KP2) zum Zuführen des positiven Hochspannungssignals (HVP).
  19. Verfahren zum Betreiben einer Schaltungsanordnung nach einem der Ansprüche 4 bis 6, insbesondere zum Ansteuern des Select Gates (SG3) eines Auswahltransistors (3) eines elektrisch löschbaren und danach erneut programmierbaren Festwertspeichers (1, 2), in einem dritten Betriebsmodus (PROGRAM/Programmieren), gekennzeichnet durch folgende Verfahrensschritte: – Anlegen einer Lesespannung (vread) an den Verbindungsknoten (KP2) zum Zuführen des positiven Hochspannungssignals (HVP), – Anlegen eines logischen Zustands „1" des Niederspannungssignals (Sel) an den Eingang (E27) der Ansteuereinrichtung (27), – Erhöhen der Spannung an dem Verbindungsknoten (KP2) zum Zuführen des positiven Hochspannungssignals (HVP) auf eine positive Boost-Spannung (vboost), – nach Ende einer Programmierzeit Reduzieren der Spannung an dem Verbindungsknoten (KP2) zum Zuführen des positiven Hochspannungssignals (HVP) auf die Lesespannung (vread).
  20. Verfahren zum Betreiben einer Schaltungsanordnung nach einem der Ansprüche 8 bis 10, insbesondere zum Ansteuern des Select Gates (SG3) eines Auswahltransistors (3) eines elektrisch löschbaren und danach erneut programmierbaren Festwertspeichers (1, 2), in einem ersten Betriebsmodus (READ/Lesen) gekennzeichnet durch folgende Verfahrensschritte: – zu einem ersten Zeitpunkt (t6): Anlegen des ersten Niederspannungssignals (A) mit dem zweiten Logikpegel („1") an den ersten Eingang (EA) des Haltespeichers (52), – stets Anlegen des zweiten Niederspannungssignals (VDD) mit dem zweiten Logikpegel („1") an den zweiten Eingang (EVDD) des Haltespeichers (52), – zu dem ersten Zeitpunkt (t6): Anlegen das von dem Haltespeicher (52) zu haltende Niederspannungssignal (C) mit dem ersten Logikpegel („0") an den Eingang (EC) zum Zuführen des von dem Haltespeicher (52) zu haltenden Niederspannungssignals (C) der Potentialverschiebschaltung (51), – zu einem dem ersten Zeitpunkt (t6) nachfolgenden dritten Zeitpunkt (t8): Anlegen des ersten Niederspannungssignals (A) wieder mit dem ersten Logikpegel („0") an den ersten Eingang (EA) des Haltespeichers (52) und – zu einem dem dritten Zeitpunkt (t8) nachfolgenden vierten Zeitpunkt (t9): Anlegen des von dem Haltespeicher (52) zu haltenden Niederspannungssignals (C) wieder mit dem zweiten Logikpegel („1") an den Eingang (EC) zum Zuführen des von dem Haltespeicher (52) zu haltenden Niederspannungssignals (C) der Potentialverschiebeschaltung (51).
  21. Verfahren zum Betreiben einer Schaltungsanordnung nach einem der Ansprüche 8 bis 10, insbesondere zum Ansteuern des Select Gates (SG3) eines Auswahltransistors (3) eines elektrisch löschbaren und danach erneut programmierbaren Festwertspeichers (1, 2), in einem zweiten Betriebsmodus (ERASE/Löschen) gekennzeichnet durch folgenden Verfahrensschritt: – Anlegen einer Lesespannung (vread) an den Verbindungsknoten (KP2) zum Zuführen des positiven Hochspannungssignals (HVP).
  22. Verfahren zum Betreiben einer Schaltungsanordnung nach einem der Ansprüche 8 bis 10, insbesondere zum Ansteuern des Select Gates (SG3) eines Auswahltransistors (3) eines elektrisch löschbaren und danach erneut programmierbaren Festwertspeichers (1, 2), in einem dritten Betriebsmodus (PROGRAM/Programmieren) gekennzeichnet durch folgende Verfahrensschritte: – Anlegen einer Lesespannung (vread) an den Verbindungsknoten (KP2) zum Zuführen des positiven Hochspannungssignals (HVP), – Anlegen eines logischen Zustands „1" des Niederspannungssignals (Sel) an den Eingang (E27) der Ansteuereinrichtung (27), – Erhöhen der Spannung an dem Verbindungsknoten (KP2) zum Zuführen des positiven Hochspannungssignals (HVP) auf eine positive Boost-Spannung (vboost), – nach Ende einer Programmierzeit Reduzieren der Spannung an dem Verbindungsknoten (KP2) zum Zuführen des positiven Hochspannungssignals (HVP) auf die Lesespannung (vread).
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