DE19714658C2 - Halbleiter-Schaltungsvorrichtung - Google Patents

Description

Die vorliegende Erfindung betrifft eine Halbleiter- Schaltungsanordnung mit den Merkmalen des Oberbegriffs des Patentanspruchs 1 sowie ein entsprechendes Verfahren zum Be­ treiben der Halbleiter-Schaltungsvorrichtung. Die Halbleiter- Schaltungsvorrichtung und das Verfahren sind insbesondere zur Ansteuerung einer Halbleiter-Speichereinrichtung geeignet.

In integrierten Schaltungen mit unterschiedlichen Spannungs­ pegeln werden Halbleiter-Schaltungsvorrichtungen benötigt, die in der Lage sind, unter Ansteuerung mit üblichen Logikpe­ geln betragsmäßig höhere Spannungen zu schalten.

Insbesondere in Schaltungen mit nicht-flüchtigen, elektrisch programmierbaren und löschbaren Speichern (EEPROM, FLASH) treten hohe positive und unter Umständen auch hohe negative Spannungen auf, mit deren Hilfe Ladungen und damit Informa­ tionen in schwebenden Gates gespeichert bzw. gelöscht werden.

Derartige Hochspannungen liegen typischerweise im Bereich -18 V bis +18 V und müssen mit üblichen Logikpegeln von typi­ scherweise einigen Volt geschaltet werden.

Zusätzlich müssen nicht-selektierte Wort- bzw. Bitleitungen aktiv auf einem Referenzspannung 0 V gehalten werden können und dürfen nicht schweben.

Zudem sollte eine niedrige positive Lesespannung mit hoher Treiberfähigkeit schaltbar sein, um geringe Zugriffszeiten zu erzielen.

Schließlich sind bei Speicherbausteinen hohe Integrations­ dichten gefragt und damit ein geringer Flächenverbrauch der Schaltungen sowie eine geringe Leistungsaufnahme auch bei Versorgungsspannungen kleiner als 2,5 V von besonderem Inter­ esse.

Die US-A-5,265,052 offenbart eine Wortleitungstreiberschal­ tung für eine EEPROM-Speicherzelle. Diese bekannte Schaltung weist eine erste Spannungsversorgung zum Zuführen einer er­ sten Spannung an einen ersten Knoten und eine zweite Span­ nungsversorgung zum Zuführen einer zweiten Spannung an einen zweiten Knoten auf. Eine dritte Spannungsversorgung führt se­ lektiv eine dritte Spannung an eine Wortleitung. Eine Schalt­ einrichtung koppelt selektiv entweder die erste Spannungsver­ sorgung oder die zweite Spannungsversorgung an einen Aus­ gangsknoten, wobei die Schalteinrichtung einen Inverter auf­ weist, der zwei Transistoren mit in Reihe zwischen den zwei Knoten verbundenen Strompfaden enthält. Dabei ist der Aus­ gangsknoten zwischen den Strompfaden des ersten und zweiten Transistors angeschlossen. Des weiteren ist ein ersten Isola­ tionstransistor vorgesehen, der einen Strompfad aufweist, welcher zwischen dem Ausgangsknoten und der Wortleitung ver­ läuft. Er dient dazu, die Schalteinrichtung von der Wortlei­ tung zu isolieren, wenn die dritte Spannungsversorgung die dritte Spannung an die Wortleitung zuführt. Dieser erste Iso­ lationstransistor weist ein mit dem ersten Knoten verbundenes Substrat auf.

Insgesamt betrachtet verfolgt diese Schaltung einen stati­ schen Ansatz, bei dem einerseits nur positive Hochspannungen geschaltet werden können und bei dem andererseits die Dimen­ sionierung für das schnelle Schalten der Lesespannung sehr flächenaufwendig ist.

Aus der JP 06-338197 A ist ein Adreß-Decoder-Schaltkreis be­ kannt, bei dem zum Betrieb in verschiedenen Modi Hochspan­ nungssignale mit Niederspannungs-Steuersignalen schaltbar sind. Dabei ist eine Koppelschaltungseinrichtung in Form ei­ nes Transfertransistors vorgesehen. Für die Ansteuerung des Transfertransistors ist eine Steuerschaltung mit einer Viel­ zahl von Komponenten vorgesehen, so daß diese Schaltung auf­ wendig ist und sich somit ebenfalls durch einen großen Flä­ chenbedarf auszeichnet.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine verbesserte Halbleiter-Schaltungsvorrichtung zum Schalten von Hochspannungen mit Niederspannungs-Steuersignalen, und insbe­ sondere zur Ansteuerung einer Halbleiter-Speichereinrichtung, welche einen geringen Flächenbedarf aufweist und das Schalten positiver und negativer Hochspannungen ermöglicht, zu schaf­ fen.

Eine weitere Aufgabe der vorliegenden Erfindung besteht in der Angabe eines entsprechenden Verfahrens zum Betreiben der Halbleiter-Schaltungsvorrichtung.

Diese Aufgabe wird erfindungsgemäß durch eine Halbleiter- Schaltungsanordnung der eingangs genannten Art gelöst, die die Merkmale des Kennzeichens des Patentanspruchs 1 aufweist. Die Erfindung geht also aus von einer Halbleiter-Schaltungs­ vorrichtung zum Schalten von Hochspannungssignalen mit Nie­ derspannungs-Steuersignalen, insbesondere zur Ansteuerung ei­ ner Halbleiter-Speichereinrichtung, mit einer Spannungstrei­ bereinrichtung zum Empfangen eines Niederspannungs- Steuersignals mit mindestens einem ersten und einem zweiten vorbestimmten Logikpegel und zum Ausgeben eines entsprechen­ den Niederspannungs-Treibersignals, einer Halteschaltungsein­ richtung zum Empfangen und Halten des Niederspannungs- Treibersignals sowie mindestens eines ersten und zweiten Spannungssignals einer Spannungsversorgungsschaltungseinrichtung und zum Erzeugen eines Niederspannungs-Ausgangssignals an ihrem Ausgang in Abhängigkeit vom Niederspannungs- Treibersignal und von dem ersten und zweiten Spannungssignal, einer über einen Steueranschluß von einer Steuerschaltungs­ einrichtung nach Maßgabe eines Betriebsmodussignals steuerba­ re Koppelschaltungseinrichtung zum selektiven Verbinden und Trennen der Halteschaltungseinrichtung und der Spannungstrei­ bereinrichtung und einer Spannungserhöhungsschaltungseinrich­ tung zum betragsmäßigen Erhöhen des an die Halteschaltungs­ einrichtung angelegten ersten oder zweiten Spannungssignals auf ein Hochspannungssignal, wodurch das Ausgangssignal am Ausgang der Halteschaltungseinrichtung vom Niederspannungs- Ausgangssignal auf im wesentlichen das Hochspannungssignal ansteigt.

Gemäß der Erfindung weist die Steuerschaltungseinrichtung einen dritten PMOS-Transistor und einen vierten NMOS- Transistor auf, die Drain-Anschlüsse des dritten PMOS- Transistors und vierten NMOS-Transistors sind mit dem Steuer­ anschluß der Koppelschaltungseinrichtung verbunden, die Gate- Anschlüsse des dritten PMOS-Transistors und vierten NMOS- Transistors sind zusammengeschaltet, um das Betriebsmo­ dussignal zu empfangen, und die Source-Anschlüsse des dritten PMOS-Transistors und vierten NMOS-Transistors sind mit den entsprechenden Steuersignalen verbindbar.

Die Steuerschaltungseinrichtung zur Ansteuerung der Koppel­ schaltungseinrichtung ist demnach sehr einfach mit zwei Tran­ sistoren aufgebaut, wodurch der Flächenbedarf der Halbleiter- Schaltungvorrichtung insgesamt sehr gering und der Aufbau der gesamten Schaltung stark vereinfacht ist.

Die erfindungsgemäße Halbleiter-Schaltungvorrichtung, die vorzugsweise in statischer CMOS-Technik aufgebaut ist, beruht nicht auf dem Prinzip der Speicherung kleiner Ladungsmengen, die durch Leckströme verschiedener Art wieder verschwinden können, sondern arbeitet statisch über entsprechende Steuer­ spannungen. Weiterhin benötigt sie keine zusätzlichen Taktsi­ gnale. Außerdem ist sie nach dem Schaltvorgang frei von Quer­ strömen.

Die verschiedenen Spannungspegel werden im wesentlichen ohne Spannungsverlust an den Ausgangsknoten gelegt, d. h. es müssen praktisch sind keine höheren Spannungen die Hochspannungen, die am Ausgang ausgegeben werden sollen, bereitgestellt wer­ den.

Weiterhin wird die Aufgabe durch das in Anspruch 8 angegebe­ ne Verfahren gelöst, also durch ein Verfahren zum Betreiben der Halbleiter-Schaltungsvorrichtung nach einem der vorherge­ henden Ansprüche mit den Schritten: Anlegen des Niederspan­ nungs-Steuersignals mit einem vorbestimmten Logikpegel an die Spannungstreibereinrichtung unter gleichzeitigem Anlegen des ersten und zweiten Spannungssignals der Spannungsversorgungs­ schaltungseinrichtung zum Erzeugen des Niederspannungs-Aus­ gangssignals am Ausgang der Halteschaltungseinrichtung; Un­ terbrechen der Koppelschaltungseinrichtung bei angelegtem Niederspannungs-Steuersignal und angelegtem ersten und zwei­ ten Spannungssignal; und Erhöhen des an die Halteschaltungs­ einrichtung angelegten ersten oder zweiten Spannungssignals auf das Hochspannungssignal, wodurch das Ausgangssignal am Ausgang der Halteschaltungseinrichtung vom Niederspannungs- Ausgangssignal auf im wesentlichen das Hochspannungssignal ansteigt.

Bevorzugte Weiterbildungen sind Gegenstand der jeweiligen Un­ teransprüche.

Gemäß einer bevorzugten Weiterbildung weist die Halteschal­ tungseinrichtung zwei parallel geschaltete und über eine Rückkopplungsleitung rückgekoppelte Inverter auf. Diese In­ verter sind schaltungstechnisch denkbar leicht realisierbar.

Gemäß einer weiteren bevorzugten Weiterbildung speist die Spannungsversorgungsschaltungseinrichtung das erste Span­ nungssignal an einem ersten Verbindungsknoten der beiden In­ verter und das zweite Spannungssignal an einem zweiten Ver­ bindungsknoten der beiden Inverter ein.

Gemäß einer weiteren bevorzugten Weiterbildung weist der er­ ste Inverter einen ersten PMOS-Transistor und einen ersten NMOS-Transistor und der zweite Inverter einen zweiten PMOS- Transistor und einen zweiten NMOS-Transistor aufweist.

Gemäß einer weiteren bevorzugten Weiterbildung weist die steuerbare Koppelschaltungseinrichtung einen dritten NMOS- Transistor auf.

Gemäß einer weiteren bevorzugten Weiterbildung sind die Tran­ sistoren in CMOS-Dreifachwannen-Technologie gefertigte Hoch­ spannungstransistoren. Dies bietet den Vorteil, daß kei­ ne Substratansteuerungsprobleme auftreten.

Vorzugsweise weist das erfindungsgemäße Verfahren folgenden zusätzlichen Schritt auf: Erniedrigen des an die Halteschal­ tungseinrichtung angelegten ersten oder zweiten Spannungs­ signals, wodurch das Ausgangssignal am Ausgang der Halte­ schaltungseinrichtung vom Hochspannungssignal auf das Nieder­ spannungs-Ausgangssignal abfällt.

Daran anschließen können sich vorzugsweise folgende Schritte: Verbinden der Koppelschaltungseinrichtung bei angelegtem Nie­ derspannungs-Steuersignal und angelegtem ersten und zweiten Spannungssignal; und Ändern des Niederspannungs-Steuersignals auf einen anderen vorbestimmten Logikpegel unter gleichzeiti­ gem Anlegen des ersten und zweiten Spannungssignals der Span­ nungsversorgungsschaltungseinrichtung zum Erzeugen eines ent­ sprechend geänderten Niederspannungs-Ausgangssignals am Aus­ gang der Halteschaltungseinrichtung.

Nachstehend wird die vorliegende Erfindung anhand bevorzugter Ausführungsformen mit Bezug auf die begleitenden Zeichnungen beschrieben.

Es zeigen:

Fig. 1 eine schematische Darstellung des Aufbaus von HV- CMOS-Transistoren innerhalb einer Triple-Wanne;

Fig. 2 eine Ausführungsform eines CMOS-Schalters für posi­ tive und negative Hochspannungen gemäß der vorlie­ genden Erfindung; und

Fig. 3 ein Ausführungsbeispiel für eine Steuerschaltung für die Ausführungsform des CMOS-Schalters für po­ sitive und negative Hochspannungen gemäß Fig. 2.

In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.

Allgemein gesagt, ermöglicht die erfindungsgemäße Halbleiter- Schaltungsvorrichtung, entweder eine positive Hochspannung VPP, die größer als die positive Versorgungspannung VDD des Systems ist, oder eine negative Hochspannung VPN, die kleiner als die Referenzspannung VSS des Systems ist, auf einen Aus­ gangsknoten WL zu schalten.

Weiterhin kann sie den Ausgangsknoten WL auch aktiv auf der Referenzspannung VSS halten. Zusätzlich kann sie eine zweite positive Spannung VREAD (die Lesespannung), welche kleiner oder gleich VDD ist, an den Ausgangsknoten WL legen.

Gesteuert wird die erfindungsgemäße Halbleiter-Schaltungs­ vorrichtung dabei über einen Eingang SEL, der mit üblichen CMOS-Pegeln H (kleiner oder gleich VDD) und L ansteuerbar ist.

Die Schaltung ist vorzugsweise in statischer CMOS-Technik aufgebaut, d. h. sie beruht nicht auf dem Prinzip der Speiche­ rung kleiner Ladungsmengen, die durch Leckströme verschiede­ ner Art wieder verschwinden können. Weiterhin benötigt sie keine zusätzlichen Taktsignale. Außerdem ist sie nach dem Schaltvorgang frei von Querströmen.

Die vorstehend genannten verschiedenen Spannungspegel werden im wesentlichen ohne Spannungsverlust an den Ausgangsknoten WL gelegt, d. h. es müssen praktisch sind keine höheren Span­ nungen als VPP oder VPN, die am Ausgang WL ausgegeben werden sollen, bereitgestellt werden.

Die erfindungsgemäße Halbleiter-Schaltungsvorrichtung kann zum Schalten irgendwelcher hoher positiver oder negativer Spannungen mit einem niedrigen Ansteuersignal verwendet wer­ den. Besonders eignet sie sich zum Schalten der Programmier-, Lösch- und Lesespannungen in nicht-flüchtigen, elektrisch programmierbaren und löschbaren Speichern (EEPROM, FLASH).

Für die Realisierung der erfindungsgemäßen Schaltung werden zweckmäßigerweise Hochvolt(HV)-CMOS-Transistoren verwendet, die entsprechend den auftretenden Hochspannungen ausgelegt sind.

Bei solchen CMOS-Schaltungen muß generell das Substrat auf der niedrigsten (N-Wannentechnologie) bzw. auf der höchsten (P-Wannentechnologie) Spannung liegen. Dies führt jedoch zu erheblichen ungewünschten Substratansteuerungen der NMOS- bzw. PMOS-Transistoren im Logikteil der Schaltung.

Dieser Nachteil läßt sich mit der sogenannten Triple-Wannen- Technik vermeiden, bei der die Hochvolt-NMOS- und Hochvolt- PMOS-Transistoren in jeweils vollständig vom Substrat iso­ lierten Wannen liegen.

Fig. 1 zeigt eine schematische Darstellung des Aufbaus von HV-CMOS-Transistoren innerhalb einer Triple-Wanne.

In Fig. 1 bezeichnet Bezugszeichen 10 ein P-Substrat und 20 eine in das Substrat 10 eingebrachte HV-N-Wanne. In der HV-N- Wanne 20 sind zwei p⁺-Dotierbereiche 30, 30' umgeben von Ele­ mentisolierbereichen 100 vorgesehen, welche als Source- bzw. Drainbereich zusammen mit dem Gatebereich 31 einen HV-PMOS- Transistor 35 bilden.

Außerdem ist in der HV-N-Wanne eine HV-P-Wanne 40 einge­ bracht. In der HV-P-Wanne 40 sind zwei n⁺-Dotierbereiche 50, 50' umgeben von den Elementisolierbereichen 100 vorgesehen, welche als Source- bzw. Drainbereich zusammen mit dem Gatebe­ reich 51 einen HV-NMOS-Transistor 55 bilden.

Fig. 2 zeigt eine Ausführungsform eines CMOS-Schalters für positive und negative Hochspannungen gemäß der vorliegenden Erfindung.

Die erfindungsgemäße Schaltung besteht im wesentlichen aus drei Stufen A, B, C, die in Serie geschaltet sind, und einer entsprechenden Steuerschaltung 200 zum Ansteuern der zweiten Stufe B.

Die erste Stufe A enthält einen Niedervoltlesetreiber (LV) mit dem Eingang SEL, der aus Logik-CMOS-Transistoren aufge­ baut ist, die in der Regel eine höhere Stromergiebigkeit und damit auch eine kleinere Fläche als die Hochvolt-CMOS-Tran­ sistoren aufweisen.

Die zweite Stufe B enthält einen HV-Entkoppeltransistor HVT, einem NMOS-Transistor, der über die besagte Steuerschaltung 200 entsprechend dem gewünschten Betriebszustand an seinem Steuereingang CTL ansteuerbar ist.

Die dritte Stufe C enthält ein HV-Latch, das aus einem ersten und einem zweiten parallelen, über eine Leitung RL rückgekop­ pelten HV-CMOS-Inverter I1 und I2 besteht, wobei der zweite Inverter I2 den Ausgang WL bildet.

Der Inverter I1 besteht aus dem PMOS-Transistor MP1 und dem NMOS-Transistor MN1, und der Inverter I2 besteht aus dem PMOS-Transistor MP2 und dem NMOS-Transistor MN2.

An den Verbindungsknoten KP bzw. KN der beiden Inverter I1, I2 ist eine positive bzw. eine negative Hochspannungsversor­ gung HVPSUP bzw. HVNSUP angeschlossen.

Alle PMOS-Transistoren haben ihr Substrat auf der Spannung der Hochspannungsversorgung HVPSUP, und alle NMOS-Transisto­ ren haben ihr Substrat auf der Spannung der Hochspannungsver­ sorgung HVNSUP, wie in Fig. 2 dargestellt.

Nachstehend wird der Betrieb der so aufgebauten erfindungsge­ mäßen Schaltungsvorrichtung näher erläutert.

Es sind insgesamt drei Betriebsarten vorgesehen, nämlich der Lesemodus, der positive Hochspannungsmodus und der negative Hochspannungsmodus.

Im Lesemodus wird das Schalten der Lesespannung VREAD alleine vom Niedervoltlesetreiber LV übernommen. Dabei ist der Steu­ eranschluß CTL des HV-Entkoppeltransistors HVT mit einer po­ sitiven Steuerspannung, die größer als VREAD ist, statisch verbunden. Weiterhin liefert die positive Hochspannungsver­ sorgung HVPSUP des HV-Latches im Lesemodus die Spannung VREAD und die negative Spannungsversorgung HVNSUP des HV-Latches die Spannung VSS.

Während des Schaltvorganges muß der HV-Treiber überfahren werden, d. h. es fließt kurzzeitig ein Querstrom im Inverter I2, der bei geeigneter Dimensionierung im Vergleich zum Lese­ strom sehr gering ist, und nach dem Umschaltvorgang wieder verschwindet.

Damit der HV-Entkoppeltransistor HVT den benötigten Strom durchläßt, ist seine Transistorweite entsprechend groß zu wählen, oder die positive Spannung an seinem Steueranschluß CTL ist entsprechend groß zu wählen.

Das Schalten der Hochspannungen VPP bzw. VPN läuft allgemein in drei Phasen ab. Zunächst wird eine Selektion wie beim oben erläuterten Lesemodus vorgenommen. Dann wird der Entkoppel­ transistor HVT geschlossen und damit die Information im HV- Latch gehalten. Schließlich wird die entsprechende Hochspannung an den Hochspannungsversorgungen HVPSUP bzw. HVNSUP des HV-Latches auf den entsprechenden Wert gebracht. Letzteres kann durch eine externe Versorgungsspannung oder durch eine auf dem Chip integrierte Hochspannungs-Ladungspumpe bewerk­ stelligt werden.

Im positiven Hochspannungsmodus wird beim Schalten der posi­ tiven Hochspannung an den Eingang SEL ein H-Logikpegel ange­ legt. Andere Ausgangsknoten, deren Spannung auf VSS gehalten werden soll, werden über einen L-Logikpegel selektiert.

Nach der Übernahme dieses Pegels in das HV-Latch wir der Ent­ koppeltransistor HVT geschlossen und damit die Information im HV-Latch gehalten.

Anschließend wird die Spannung an der Hochspannungsversorgung HVPSUP von VREAD auf VPP gefahren. Der Ausgangsknoten WL geht dann abhängig davon, ob er selektiert ist oder nicht, eben­ falls auf VPP oder er bleibt auf VSS. Die Spannung am Steuer­ anschluß CTL des Entkoppeltransistors HVT bleibt während des ganzen Vorgangs auf VSS. Dadurch sperrt der Entkoppeltransi­ stors HVT und schützt somit den Niedervoltlesetreiber LV der ersten Stufe A gegenüber der Hochspannung VPP.

Das Abschalten der positiven Hochspannung am Ausgang WL ver­ läuft genau umgekehrt. Zuerst wird die Spannung an der Hoch­ spannungsversorgung HVPSUP von VPP auf VREAD gefahren. Dann wird der Steueranschluß CTL des Entkoppeltransistors HVT wie­ der auf den beim Lesevorgang verwendeten Pegel gebracht und damit der Entkoppeltransistors HVT geöffnet.

Im negativen Hochspannungsmodus wird beim Schalten der nega­ tiven Hochspannung an den Eingang SEL ein L-Logikpegel ange­ legt. Andere Ausgangsknoten, deren Spannung auf VSS gehalten werden soll, werden über einen H-Logikpegel selektiert.

Nach der Übernahme dieses Pegels in das HV-Latch wird der Entkoppeltransistor geschlossen und damit die Information im HV-Latch gehalten.

Anschließend wird die Spannung an der Hochspannungsversorgung HVNSUP von VREAD auf VPN gefahren. Der Ausgangsknoten WL geht dann abhängig davon, ob er selektiert ist oder nicht, eben­ falls auf VPN oder er bleibt auf VSS bzw. VREAD. Die Spannung am Steueranschluß CTL des Entkoppeltransistors HVT wird wäh­ rend des ganzen Vorgangs auf VPN gehalten. Dadurch sperrt der Entkoppeltransistors HVT und schützt somit den Niedervoltle­ setreiber LV der ersten Stufe A gegenüber der Hochspannung VPN.

Läßt die jeweilige Anwendung nicht zu, daß auf den nicht- selektierten Ausgangsknoten VREAD liegt, dann muß die Hoch­ spannungsversorgung HVPSUP von VREAD auf VSS geschaltet wer­ den.

Die nachstehende Tabelle I faßt die oben erläuterten Schalt­ vorgänge zusammen. Dabei bezeichnen VDD die positive Versor­ gungsspannung, VREAD die Lesespannung, VSS die Referenzspan­ nung, VPP die positive Hochspannung und VPN die negative Hochspannung.

Tabelle I

Spannungspegel nach Abschluß des Schaltvorgangs

Fig. 3 zeigt ein Ausführungsbeispiel für eine Steuerschaltung für die Ausführungsform des CMOS-Schalters für positive und negative Hochspannungen gemäß Fig. 2.

Die Steuerschaltung 200 hat die Aufgabe, die Pegel am Steuer­ anschluß CTL des Entkoppeltransistors HVT zu schalten. Gemäß dem vorliegenden Ausführungsbeispiel werden dazu parallel ge­ schaltete HV-CMOS-Transistoren, nämlich ein HV-PMOS-Tran­ sistor MP3 und ein HV-NMOS-Transistor MN4 verwendet.

Die beiden Transistoren MP3, MN4 sind an ihren Gate-Anschlüs­ sen zusammengeschaltet und empfangen daran ein Betriebsmodus- Signal BM.

Der PMOS-Transistor MP3 schaltet die positive Steuerspannung VPS für den Lesemodus durch. Daher ist im Lesemodus das Be­ triebsmodus-Signal BM auf einen L-Logikpegel zu setzen.

Der NMOS-Transistor MN3 schaltet die negative Hochspannung VPN bzw. VSS durch. Dies wird am einfachsten dadurch reali­ siert, daß man dessen Source mit der negativen Hochspannungs­ versorgung HVNSUP verbindet. Daher ist im entsprechenden Mo­ dus das Betriebsmodus-Signal BM auf einen H-Logikpegel zu setzen.

Bei einer Speicheranwendung genügt es im übrigen, diese Steu­ erschaltung 200 nur einmal pro Speicherblock vorzusehen und ihren Ausgang mit dem Steueranschluß sämtlicher Entkoppel­ transistoren der Wortleitungen zu verbinden.

Obwohl die vorliegende Erfindung anhand einer bevorzugten Ausführungsform beschrieben wurde, ist sie nicht darauf be­ schränkt.

Insbesondere kann der Entkoppeltransistor durch ein anderes Halbleiter-Schaltelement ersetzt werden. Auch kann die Steu­ erschaltung 200 im Rahmen dafür üblicher Schaltungen modifiziert werden. Weiterhin können sämtliche Bauelemente auch in anderer Technologie, z. B. Bipolartechnologie ausgeführt wer­ den.

Claims (10)

1. Halbleiter-Schaltungsvorrichtung zum Schalten von Hoch­ spannungssignalen mit Niederspannungs-Steuersignalen mit fol­ genden Merkmalen:

• - eine Spannungstreibereinrichtung (LV) zum Empfangen eines Niederspannungs-Steuersignals (SEL) mit mindestens einem er­ sten und einem zweiten vorbestimmten Logikpegel (H, L) und zum Ausgeben eines entsprechenden Niederspannungs- Treibersignals;
• - eine Halteschaltungseinrichtung (I1, I2) zum Empfangen und Halten des Niederspannungs-Treibersignals sowie mindestens eines ersten und zweiten Spannungssignals einer Spannungsver­ sorgungsschaltungseinrichtung (HVPSUP, HVNSUP) und zum Erzeu­ gen eines Niederspannungs-Ausgangssignals (VDD, VREAD; VSS) an ihrem Ausgang (WL) in Abhängigkeit vom Niederspannungs- Treibersignal und von dem ersten und zweiten Spannungssignal;
• - eine über einen Steueranschluß (CTL) von einer Steuerschal­ tungseinrichtung (200; MP3, MN4) nach Maßgabe eines Be­ triebsmodussignals (BM) steuerbare Koppelschaltungseinrich­ tung (HVT) zum selektiven Verbinden und Trennen der Halte­ schaltungseinrichtung (I1, I2) und der Spannungstreiberein­ richtung (LV);
• - eine Spannungserhöhungsschaltungseinrichtung (HVPSUP, HVNSUP) zum betragsmäßigen Erhöhen des an die Halteschal­ tungseinrichtung (I1, I2) angelegten ersten oder zweiten Spannungssignals auf ein Hochspannungssignal (VPP, VPN), wo­ durch das Ausgangssignal am Ausgang (WL) der Halteschaltungs­ einrichtung (I1, I2) vom Niederspannungs-Ausgangssignal (VDD, VREAD; VSS) auf im wesentlichen das Hochspannungssignal (VPP, VPN) ansteigt, gekennzeichnet durch die weiteren Merkmale:
• - die Steuerschaltungseinrichtung (200; MP3, MN4) weist einen dritten PMOS-Transistor (MP3) und einen vierten NMOS- Transistor (MN4) auf;
• - die Drain-Anschlüsse des dritten PMOS-Transistors (MP3) und vierten NMOS-Transistors (MN4) sind mit dem Steueranschluß (CTL) der Koppelschaltungseinrichtung (HVT) verbunden;
• - die Gate-Anschlüsse des dritten PMOS-Transistors (MP3) und vierten NMOS-Transistors (MN4) sind zusammengeschaltet, um das Betriebsmodussignal (BM) zu empfangen, und
• - die Source-Anschlüsse des dritten PMOS-Transistors (MP3) und vierten NMOS-Transistors (MN4) sind mit den entsprechen­ den Steuersignalen (VPS, VSS, VPN) verbindbar.

2. Halbleiter-Schaltungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Halteschaltungseinrichtung (I1, I2; MP1, MN1, MP2, MN2) zwei parallel geschaltete und über eine Rückkopplungs­ leitung (RL) rückgekoppelte Inverter (I1, I2; MP1, MN1, MP2, MN2) aufweist.

3. Halbleiter-Schaltungsvorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Spannungsversorgungsschaltungseinrichtung (HVPSUP, HVNSUP) das erste Spannungssignal an einem ersten Verbindungsknoten (KP) der beiden Inverter (I1, I2) und das zweite Spannungssignal an einem zweiten Verbindungsknoten (KN) der beiden Inverter (I1, I2) einspeist.

4. Halbleiter-Schaltungsvorrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß der erste Inverter (I1) einen ersten PMOS-Transistor (MP1) und einen ersten NMOS-Transistor (MN1) und der zweite Inverter (I2) einen zweiten PMOS-Transistor (MP2) und einen zweiten NMOS-Transistor (MN2) aufweist.

5. Halbleiter-Schaltungsvorrichtung nach einem der vorher­ gehenden Ansprüche, dadurch gekennzeichnet, daß die steuerbare Koppelschaltungseinrichtung (HVT) einen dritten NMOS-Transistor (HVT) aufweist.

6. Halbleiter-Schaltungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Source-Anschluß des dritten PMOS-Transistors (MP3) mit dem Niederspannungs-Koppelsignal (VPS) verbindbar ist und der Source-Anschluß des vierten NMOS-Transistors (MN4) mit dem Niederspannungs-Entkoppelsignal (VSS) oder dem Hochspan­ nungs-Entkoppelsignal (VPN) verbindbar ist.

7. Halbleiter-Schaltungsvorrichtung nach einem der Ansprü­ che 4 bis 6, dadurch gekennzeichnet, daß die Transistoren (MP1, MN1; MP2, MN2; HVT; MP3, MN4) in CMOS-Dreifachwannen-Technologie gefertigte Hochspannungstran­ sistoren sind.

8. Verfahren zum Betreiben der Halbleiter-Schaltungsvor­ richtung nach einem der vorhergehenden Ansprüche mit den Schritten:

• a) Anlegen des Niederspannungs-Steuersignals (SEL) mit einem vorbestimmten Logikpegel (H, L) an die Spannungstreiber­ einrichtung (LV) unter gleichzeitigem Anlegen des ersten und zweiten Spannungssignals der Spannungsversorgungs­ schaltungseinrichtung (HVPSUP, HVNSUP) zum Erzeugen des Niederspannungs-Ausgangssignals (VDD, VREAD; VSS) am Aus­ gang (WL) der Halteschaltungseinrichtung (I1, I2);
• b) Unterbrechen der Koppelschaltungseinrichtung (HVT) bei an­ gelegtem Niederspannungs-Steuersignal (SEL) und angelegtem ersten und zweiten Spannungssignal; und
• c) Erhöhen des an die Halteschaltungseinrichtung (I1, I2) an­ gelegten ersten oder zweiten Spannungssignals auf das Hochspannungssignal (VPP, VPN), wodurch das Ausgangssignal am Ausgang (WL) der Halteschaltungseinrichtung (I1, I2) vom Niederspannungs-Ausgangssignal (VDD, VREAD; VSS) auf im wesentlichen das Hochspannungssignal (VPP, VPN) an­ steigt.

9. Verfahren nach Anspruch 8, gekennzeichnet durch den Schritt:

• a) Erniedrigen des an die Halteschaltungseinrichtung (I1, I2) angelegten ersten oder zweiten Spannungssignals, wodurch das Ausgangssignal am Ausgang (WL) der Halteschaltungsein­ richtung (I1, I2) vom Hochspannungssignal (VPP, VPN) auf das Niederspannungs-Ausgangssignal (VDD, VREAD; VSS) ab­ fällt.

10. Verfahren nach Anspruch 9, gekennzeichnet durch die Schritte:

• a) Verbinden der Koppelschaltungseinrichtung (HVT) bei ange­ legtem Niederspannungs-Steuersignal (SEL) und angelegtem ersten und zweiten Spannungssignal; und
• b) Ändern des Niederspannungs-Steuersignals (SEL) auf einen anderen vorbestimmten Logikpegel (H, L) unter gleichzeiti­ gem Anlegen des ersten und zweiten Spannungssignals der Spannungsversorgungsschaltungseinrichtung (HVPSUP, HVNSUP) zum Erzeugen eines entsprechend geänderten Niederspan­ nungs-Ausgangssignals (VDD, VREAD; VSS) am Ausgang (WL) der Halteschaltungseinrichtung (I1, I2).