JPH0358390A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はコラムラッチを有する不揮発性半導体記憶装
置に関するものである。

〔従来の技術〕

第４図は従来のＥＥＰＲＯＭの構成を示すブロック図で
ある。同図に示すように、マトリクス状に配置されたメ
モリセル１（図中１個のみ表示）は、それぞれ列線であ
るビット線２及び行線であるワード線３に接続されてい
る。ビット線２の一端は高圧スイッチ４及びコラムラッ
チ５に、他端はＹゲート６に接続されている。また、ワ
ード線３の一端はＸデコーダ７及び高圧スイッチ８に接
続されている。Ｙゲート６はＹデコーダ９によりオン／
オフが制御され、ワード線３はＸデコーダ７により活性
／非活性が制御される。Ｘデコーダ７及びＹデコーダ９
はアドレスバッファ１ｏの出力を取込んでいる。

一方、Ｙゲート６は、センスアンプ／書込みバッファ１
１にも接続され、センスアンプ／書込みバッファ１１は
人出力バッファ１２に接続されている。また、制御信号
発生回路１３により発生する制御信号ＳＣはアドレスバ
ッファ１０，センスアンブ／書込みバッファ１１及び人
出力バッファ１２に与えられている。

第５図は第４図で示したビット線２周辺を示す回路構或
図である。同図に示すように、メモリセル１はフローテ
ィングゲートを有したメモリトランジスタＭＱと選択ト
ランジスタＳＱとにより構成されており、選択トランジ
スタＳＱのドレインはビット線２に接続され、そのゲー
トはワード線３に接続されている。また、メモリトラン
ジスタＭＱのゲートには制御信号ＣＧが印加されており
、そのソースはソース線１４に接続されている。

ビット線２の一端に接続された高圧スイッチ４は２つの
トランジスタＴＩ，Ｔ２と１つのキャパシタＣ１により
構成されており、トランジスタＴ１のドレインは高電圧
ｖＰＰに接続され、そのゲートはビット線２及びトラン
ジスタＴ３のソースに接続されており、そのソースはキ
ャパシタＣ１の一方電極及びドレイン・ゲート共通の１
・ランジスタＴ２のドレインに接続されている。また、
キャパシタＣ１の他方電極には活性化信号φが印加され
、トランジスタＴ２のソースはビット線２に接続されて
いる。

一方、コラムラッチ５も、ゲートに信号ＣＬＫ１が印加
されるトランジスタＴ３を介してビット線２と接続され
ている。コラムラッチ５はＣＭＯＳインバータ１５ａ，
１５ｂの交差接続により構威されている。

また、ビット線２の他端は、Ｙデコーダ９の出力をゲー
ト入力としたＹゲートトランジスタＴ４を介してＩ／Ｏ
線１６に接続されており、このＩ／Ｏ線１６にセンスア
ンプｌｌａ及び書込みバッファ１１ｂがそれぞれ接続さ
れている。

このような構成のＥＥＰＲＯＭの書込み動作は、外部書
込みサイクル，消去サイクル，プログラムサイクルの３
つのサイクルから構成されている。

まず外部書込みサイクルから説明する。

外部書込みサイクルでは、まず書込みを行うメモリセル
１のアドレスがアドレスバッファ１０に、書込みデータ
が人出力バッファ１２にそれぞれ入力される。そして、
人出力バッファ１２に人力された書込みデータは、書込
みバッファ１ｌｂを介してＩ／Ｏ線１６に出力される。

このとき、書込みデータが″Ｏ”の時はＩ／Ｏ線１６は
“Ｈ”レベルに、書込みデータが“１”の時はＩ／Ｏ１
１１１６が“Ｌ”になるように出力される。

一方、アドレスバッファ１０からＸデコーダ７及びＹデ
コーダ９にＸアドレス及びＹアドレスがそれ−ぞれ与え
られると、Ｘデコーダ７は、入力Ｘアドレスに応じて１
本のワード線３を選択（活性状態にする）し、Ｙデコー
ダ９は１組のＹゲートトランジスタＴ４を選択的にオン
させる。

このような状況下で外部書込みサイクルにおいては信号
ＣＬＫＩを１Ｈ”に設定することによりトランジスタＴ
３がオンするため、Ｉ／Ｏ線１６の電位レベルは選択さ
れたＹゲートトランジスタＴ４，　　ビット線２，トラ
ンジスタＴ３を介してコラムラッチ５にラッチされる。

ｌ１’ｌ去サイクルでは、信号ＣＬＫＩを“Ｌ”に設定
し、コラムラッチ５とビット線２との間を遮断する。そ
して、制御信号ＣＧを高電圧Ｖ′，，まで昇圧し、ソー
ス線１４を接地する。

このように設定すると、活性状態のワード線３に接続さ
れた選択トランジスタＳＱ及びメモリトランジスＭＱが
オンすることにより、スモリトランジスタＭＱのドレイ
ンが接地レベルに導かれ、ゲートに高電圧Ｖ，，が印加
される。その結果、トンネル現象によりメモリトランジ
スタＭＱのフローティングゲートに電子が注入されるた
め、メモリトランジスタＭＱの閾値は高くなる。この状
態を情報“１”を記憶したとする。

プログラムサイクルでは、選択されたワード線３を高電
圧Ｖ，，に昇圧し、制御信号ＣＧを接地レベルに、信号
ＣＬＫＩを“Ｈ″に設定するとともに、さらに高圧スイ
ッチ４のキャパシタｃ１のゲートに印加される活性化信
号φを発振させる。

このように設定すると、高圧スイッチ４は活性化され、
コラムラッチ５に格納されているデータである、ノード
Ｎａの電位が“Ｈ”　（書込みデータ“０″）である場
合、そのコラムラッチ５に接続されているビット線２の
電位は高圧スイッチ４により、高電圧”ＰＰまで昇圧さ
れ、この高電圧ＶＰ，は、ゲートに高電圧Ｖ，，が印加
された選択トランジスタＳＱを介してメモリトランジス
タＭＱのトレインに与えられる。その結果、選択された
メモリトランジスタＭＱのドレインが高電圧ｖｐｐ’そ
のコントロールゲートが接地レベルとなるため、トンネ
ル現象により、フローティングゲートに蓄晴されていた
電子が放出され、閾値が低くなりデプレッションとなる
。この状態を情報“０”を記ｉαしたとする。一方、コ
ラムラッチ５に格納されているデータが“Ｌ”　（書込
みデータ“１”）である場合は、ビット線２の電位は“
Ｌ”となるため、メモリトランジスタＭＱの閾値は変化
せず、消去サイクルにおいて書込まれた情報“１”の記
憶をｍ持する。

なお、読出しはセンスアンブｌｌａを活性化し、選択さ
れたメモリトランジスタＭＱのゲートに読出し電圧（情
報“０”記憶時の閾値電圧と情報″１”記憶時の閾値電
圧との中間電位）を与え、メモリトランジスタＭＱを介
してビット線２に電流が流れるか否かをセンスアンプｌ
ｌａにより検出することで行われる。

〔発明が解決しようとする課題〕

コラムラッチを備えたＥ　Ｅ　Ｐ　ＲＯＭのような従来
の不揮発性半導体記憶装置は以上のように構成されてお
り、ビット線毎にキャパシタを有する高圧スイッチを設
ける必要があり、高集積化が困難であるという問題点が
あった。

この発明は上記のような問題点を解決するためになされ
たもので、高集積化が図れる不揮発性半導体記憶装置を
得ることを目的とする。

〔課題を解決するための手段〕

この発明にかかる不揮発性半導体記憶装置は、フローテ
ィングゲートを有するメモリトランジスタから成るメモ
リセルがマトリクス状に配置され、該メモリセルの列線
にコラムラッチが接続されており、前記コラムラッチの
高電位レベルを、電源電圧および前記メモリトランジス
タへの不揮発な書込みを行うことが可能な高電圧のうち
、一方に設定する高電位設定手段と、前記コラムラッチ
と罰配列線との接続の導通，非導通を制御する接続制御
手段とを備えて構成されている。

〔作用〕

この発明におけるコラムラッチの高電位レベルは、高電
位設定手段により、電Ｉ！Ｉ．電圧および高電圧のうち
、一方に選択されるため、電源電圧レベルを“Ｈ′レベ
ルとした情報の記憶と高電圧レベルを“Ｈ′レベルとし
た情報の記憶とが選択的に行える。

〔実施例〕 第１図はこの発明の一実施例であるＥＥＰＲＯＭのビッ
ト線周辺を示す回路構成図である。同図に示すように、
コラムラッチ５′の高電位側のノードＮ１に高電位設定
回路２０が設けられた。高電位設定回路２０はｐチャネ
ルトランジスタＱｌ，Ｑ２からなり、トランジスタＱ１
のソースが電源電圧Ｖ。０に接続され、ゲートに制御信
号φ４が印加され、ドレインがノードＮ１に接続されて
いる。

一方、トランジスタＱ２のソースが高電圧：ｌ！ｉ．Ｖ
Ｐに接続され、ゲートに制御信号φ３が印加され、ドレ
インがノードＮ１に接続されている。

またビット線２とコラムラッチ５′との間に設けられた
トランジスタＴ３のゲートには、接続制御回路２１が接
続されている。接続制御回路２１はｐチャネルトランジ
スタＱ３，Ｑ４とｎチャネルトランジスタＱ５とから構
或されており、トランジスタＱ３〜Ｑ５の各ゲートには
制御信号φ１φ３，φ２がそれぞれ与えられている。ト
ランジスタＱ３のソースは電源電圧Ｖ。０に接続され、
そのドレインはノードＮ２に接続される。また、トラン
ジスタＱ４のソースは高電圧源ｖＰに接続され、そのド
レインはノードＮ２に接続される。トランジスタＱ５の
ソースは接地され、そのドレインはノードＮ２に接続さ
れる。そして、ノードＮ２より得られる電位ＶＮ２がト
ランジスタＴ３のゲートに与えられる電位となる。

このように、高電位設定回路２０と接続制御回路２１と
を設けたことに伴い、高圧スイッチ４が取除かれた。な
お、他の構成は従来と同様であるため、説明は省略する
。

第２図は第１図で示したＥＥＰＲＯＭの書込み動作時に
おける高電位設定回路２０，接続制御回電圧源ｖＰとの
信号変化を示す波形図である。以下、同図を参照しつつ
書込み動作の説明を行う。

外部書込みサイクルではφ１−“Ｌ″　（接地レベル）
，φ　一“Ｌ”，φ　一“Ｈ”　（ｖｃｃ），２３ φ４−“Ｌ”，ｖＰ一“Ｌ”と信号設定する。このよう
に設定すると、トランジスタＱｌ．Ｑ３がオンし、トラ
ンジスタＱ２．Ｑ４，Ｑ５がオフするため、ノードＮ１
の電位Ｖ　がｖ　１ノードＮＮＩ　　　ＣＣ ２の電位ｖＮ２がｖｃｃとなる。したがって、従来同罎
にＩ／Ｏ線１６に現れる書込みデータが選択されたビッ
ト線２を介してコラムラッチ５′にラッチされる。

一方、消去サイクルでは、φ１−　’Ｈ”．φ２“Ｌ”
と信号設定するとともに制御信号ＣＧを高電圧ｖ，，ま
で昇圧する。このように設定すると、トランジスタＱｌ
．Ｑ５がオンし、トランジスタＱ２，Ｑ３，Ｑ４がオフ
するため、電位ｖＮ１カｖｃｃ，電位ＶＮ２が接地レベ
ルとなる。したがって、従来同様、トンネル現象により
メモリトランジスタＭＱのフローティングゲートに電子
が注入され、メモリトランジスタＭＱの閾値が高くなり
、情報“１“が記憶される。

また、プログラムサイクルでは、φｔ”ｖｐｐ’”　Ｖ
ｐｐと信号設定するとともに、選択されたワード線３を
高電圧ｖＰＰ状態にし、制御信号ＣＧを接地レベルにす
る。このように設定すると、トランジスタＱ２，Ｑ４が
オンし、トランジスタＱｌ，Ｑ３．Ｑ５がオフするため
、電位Ｖ−Ｖ，？ＩｉＮＩ　　　ＰＰ 位ｖＮ２−ＶＰＰとなる。したがって、コラムラッチ５
′は′Ｌ”レベルを接地レベルに、′Ｈ”，レベルを高
電圧ｖＰＰとした情報をラッチすることになるため、“
Ｈ“レベル（書込みデータ“０”）をラッチしたコラム
ラッチ５′のノードＮａの電位は高電圧ｖＰＰとなる。

このノードＮａにトランジスタＴ３を介して接続された
ビット線２の電位は、ゲートに高電圧ｖ，Ｐが印加され
たトランジスタＴ３を介して高電圧Ｖ，一なる。その結
果、“Ｈ“レベルをラッチしたコラムラッチ５′にビッ
ト線２を介して接続されたメモリセル１のメモリトラン
ジスタＭＱのドレインが高電圧ｖ　１そのコンＰＰ トロールゲートが接地レベルとなるため、トンネル現象
により、フローティングゲートに蓄積されていた電子が
放出され、閾値が低くなりデプレッションとなることに
より、情報“０゜が記憶される。一方、コラムラッチ５
′に“Ｌ”が格納されている場合は、従来同様ビット線
２の電位も“Ｌ”となるため、メモリトランジスタＭＱ
の閾値は変化せず、消去サイクルにおいて書込まれた情
報“１”の記憶を維持する。なお、読出し動作は従来と
同様であるので説明は省略する。

このように、高電位設定回路２１によりコラムラッチ５
′が“Ｈ”　レベルを高電圧レベルとした情報記憶を行
えることにより、キャパシタを有して形成面積の比較的
大きい高圧スイッチ４をビット線２ごとに設ける必要が
なくなるため、集積度が向上する。

第３図はこの発明の他の実施例であるＥＥＰＲ０Ｍのビ
ット線周辺を示す回路構或図である。同図に示すように
、２木のビット線２ａ，２ｂで１つのコラムラッチ５′
を共用している。すなわち、ビット線２ａ，２ｂはそれ
ぞれ、トランジスタＴ３ａ，Ｔ３ｂを介してコラムラッ
チ５′のノードＮａ”ｂに接続され、トランジスタＴ４
ａ，Ｔ４ｂを介してＩ／Ｏ線１６ａ，１６ｂに接続され
る。また、トランジスタＴ３ａ，Ｔ３ｂそれぞれのゲー
トには、接続制御回路２１ａ，２１ｂが接続され、コラ
ムラッチのノードＮａはトランジスタ０６ａを介して接
地され、ノードＮｂはトランジスタＱ６ｂを介して接地
されている。これらのトランジスタ０６ａ，Ｑ６ｂのゲ
ートにはそれぞれリセット信号ＲＳＴａ，ＲＳＴｂが印
加されている。

接続制御回路２１ａ，２１ｂは、第１図の接続制御回路
２１と全く等価な構成である。ただし、回路内のトラン
ジスタＱ　３　ａ　＝　Ｑ　５　ａ　，　　Ｑ　３　ｂ
〜Ｑ５ｂのゲートにそれぞれ印加される信号は［φれぞ
れ異なる。また、トランジスタＴ４ａ．Ｔ４ｂのゲート
にはＹデコーダ９ａ，９ｂの出力が与えられる。なお、
この実施例の特徴には関係のないメモリセル１等の図示
は省略している。

このような構或において、ビット線２ａ．２ｂのうち、
ビット線２ａを選択して書込み動作を行う場合、非選択
のビット線２ｂに接続された接続１１１リ御回路２１ｂ
の各制御信号はφ　一“Ｈ”，φｉｂ ２ｂ−“Ｈ　ｓ，φ３ｂ−“Ｈ”に固定し、トランジス
タＱ３ｂ，Ｑ４ｂをオフ，トランジスタＱ５ｂをオンさ
せてノードＮ２ｂの電位Ｖ　　を“Ｌ”レＮ２ｂ ベルに固定することによりトランジスタＴ３ｂを常にオ
フさせ、ビット線２ｂとコラムラッチ５′との間を常時
遮断する。

そして、外部書込みサイクルでは、まずリセット信号Ｒ
ＳＴａを所定期間“Ｈ”に設定して、コラムラッチ５′
のノードＮａの電位を“Ｌ”レベルにリセットする。そ
の後は、高電位設定回路２φ　（φ　），φ４〕に、第
１図，第２図で示し３ａ　　　　　３ たＥＥＰＲＯＭにおける制御信号〔φ　，φ２，１ φ３，φ４〕と同様な信号設定を施し、゛外部書込みサ
イクル，消去サイクル，プログラムサイクルを順次実行
することにより、ビット線２ａに接続されたメモリトラ
ンジスタＭＱへの書込み動作が行われる。

このように２本のビット線で１つのコラムラッチを共有
する構成にすれば、コラムラッチの数が半分で済むため
、第１図．第２図で示した実施例以上の高集積化が図れ
る。また、１本のビット線の中心に、第３図に示すよう
に、コラムラッチを設けるように構或すれば、ビット線
容量を半減することができ、コラムラッチのデータ保持
特性を向上させることができる。

〔発明の効果〕

以上説明したように、この発明によれば、コラムラッチ
の高電位レベルは、高電位設定手段により、電源電圧お
よび高電圧のうち一方に選択されるため、電源電圧レベ
ルを“Ｈ”レベルとした情報の記憶と高電圧レベルを“
Ｈ”レベルとした情報の記憶とが選択的に行える。その
結果、高電位設定手段を備えることにより、コラムラッ
チ自体が高電圧レベルのラッチ機能を有することになる
ため、各列線ごとに、形成面積の比較的大きい昇圧回路
を設ける必要がなくなり、高集積化を図ることができる
効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例てあるＥＥＰＲＯＭを示す
回路構或図、第２図は第１図で示したＥＥＰＲＯＭの書
込み動作における信号変化を示すタイミング図、第３図
はこの発明の他の実施例であるＥＥＰＲＯＭを示す回路
構成図、第４図は従来のＥＥＰＲＯＭの構成を示すブロ
ック図、第５図は従来のＥＥＦＲＯＭを示す回路構或図
である。 図において、１はメモリセル、２はビット線、３はワー
ド線、５′はコラムラッチ、２０は高電α設定回路、２
１は接続制御回路である。 なお、各図中同一符号は同一または相当部分を示す。 Ｎ ”Ｇ、 の　　　り １つ、１本 ユ 〉 手 続 補 正 書 （自発） １，事件の表示 平 特願昭　１−１９３２７５ ２．発明の名称 不揮発性半導体記憶装置 ３．補正をする者 代表者 士 ノＱｙ 岐 守 哉 ４．代 理 人 ５．補正の対象 明細書の「発明の詳細な説明の欄」 ６．補正の内容 ＜１）　　明細書第１１頁第６行の「φ４」を、「φ４
」に訂正する。 （２〉　　明細書第１２頁第５行の「φ１」を、「φ１
」に訂正する。 （３）　　明細書第１５頁第１９行の「φ１０’を、「
φ１，」に訂正する。 以上

Claims (1)

【特許請求の範囲】
1. （１）フローティングゲートを有するメモリトランジス
   タから成るメモリセルがマトリクス状に配置され、該メ
   モリセルの列線にコラムラッチが接続されている不揮発
   性半導体記憶装置であって、前記コラムラッチの高電位
   レベルを、電源電圧および前記メモリトランジスタへの
   不揮発な書込みを行うことが可能な高電圧のうち、一方
   に設定する高電位設定手段と、 前記コラムラッチと前記列線との接続の導通、非導通を
   制御する接続制御手段とを備えた不揮発性半導体記憶装
   置。