JPH01277396A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は電気的に消去書込み可能な不揮発性半導体記
憶装置に関するものである。

（従来の技術〕 第３図は従来のフラッシュ（−括消去型）Ｅ２ＰＲＯＭ
を示す回路構成図である。同図に示すように、マトリク
ス状に配置されたメモリトランジスタＭＱのドレインが
列単位で共通のビット線ＢＬに、コントロールゲートが
行単位で共通のワード線ＷＬに、ソースが全メモリトラ
ンジスタＭＱに共通のソース線ＳＬに接続されている。

各ビット線ＢＬは選択トランジスタＳＴを介して共通の
入出力線１０Ｌに接続されており、選択トランジスタＳ
ＴのゲートにはコラムデコーダＣＤの出力線ＣＤＬが接
続され、この出力線ＣＤＬはコラムデコーダＣＤにより
選択的に活性化される。

入出力線ＩＯＬは電流検出センスアンプＳＡに接続され
、電流検出センスアンプＳＡは、入出力線！ＯＬ、選択
トランジスタＳＴを介して、選択されたビットＩＩＢＬ
の電流変化に基づき、読出しのセンスを行っている。ま
た、ワード線ＷＬはロウデコーダＲＤにより選択的に活
性化される。ソース線ＳＬはトランジスタＴ１を介して
接地されており、トランジスタＴ１のゲートには信ＱＥ
Ｒ８が印加される。

このような構成において、メモリトランジスタＭＱの消
去は全ビット線Ｂしを図示しない高電圧スイッチにより
高電圧ＶＰＰに立上げ、ロウデコーダＲＤにより全ワー
ド線ＷＬを接地し、信号ＥＲ８をＬ′′にしトランジス
タＴ１をオフにすることで行われる。その結果、全メモ
リトランジスタＭＱのドレインが高電圧■　、コントロ
ールグーＰ トが“Ｌ”レベル、ソースがフローティングに設定され
、トンネル現象により電子がフローティングゲートから
トレインに引扱かれ、メモリトランジスタの閾値電圧■
ｔｈが低くなる。この状態を論理的に“１”が記憶され
たとする 一方、メモリトランジスタＭＱの１込みは選択されたビ
ット線ＢＬを図示しない高電圧スイッチにより高電圧ｖ
ＰＰに立上げ、ロウデコーダＲＤにより選択されたワー
ド線ＷＬのみ高電圧ＶＰＰに立上げ信号ＥＲ８を“Ｈ”
にしトランジスタＴ２をオンさせることで行われる。そ
の結果、選択されたメモリトランジスタＭＱのドレイン
及びコントロールゲートに高電圧ＶＰＰが印加され、ソ
ースが接地レベルに設定され、ドレイン近傍でアバラン
シェ崩壊が生じホットエレクトロンが発生し、コントロ
ールゲートに印加された高電圧■１．により加速されて
フＯ−ナイングゲートに注入される。

従って、フローティングゲートは電子の蓄積状態となる
ため、メモリトランジスタＭＱのｓｉｔ圧ｖｔｈが高く
なる。この状態を論理的に°゛０”が記憶されたとする
。

上記した消去、書込みによる論理的に“０”または１″
が書込まれたメモリトランジスタＭＱの読出しは全ビッ
ト線ＢＬを７０−ティングにし、コラムデコーダＣＤに
より選択された選択トランジスタＳＴをオンさせること
で選択されたビット線ＢＬと入出力線１０Ｌを接続し、
ロウデコーダＲＤより選択されたワード線ＷＬを“Ｈ”
レベル（消去時、書込み時の閾値電圧ｖｔｈの間の電圧
レベル）に、信号ＥＲ８を“ＨＩＩに設定しトランジス
タＴ１をオンさせることで行われる。上記した設定によ
り、選択されたメモリトランジスタＭＱが“ＯＩＩを記
憶している場合はオフし、選択されたビット線ＢＬには
電流が流れない。一方、メモリトランジスタＭＱが“１
′°を記憶している場合はオンし選択されたビットＩ！
ＢＬには電流が流れる。このビット線Ｂしの電流の流れ
の有無を入出力線！ＯＬを介して電流検出型センスアン
プＳＡが検知することで読出しが行われる。

〔発明が解決しようとする課題〕　　）従来の１２２８
０Ｍは以上のように電流検出型センスアンプによりビッ
ト線を流れる電流の有無を検知していた。ところで近年
、メモリトランジスタの微細化、へ集積゛化が進みオン
状態のメモリトランジスタを流れる電流量（以下「セル
カレント」と言う。）が減少する傾向にある。

このセルカレントの減少に伴いビット線を流れる電流量
も減少し、この少ない電流の流れを電流検出型センスア
ンプで正確に検出するためには長時間装してしまい、読
出し時間が遅くなるという問題点があった。

また、電流検出型センスアンプは回路面積が大きく、集
積度を考慮すると多数のビット線に１本の割合でしか設
けることができず、ＤＲＡＭのベージモード読出しのよ
うな高速読出しを行うことができないという問題点があ
った。

この発明は上記のような問題点を解決するためになされ
たもので、セルカレントの小さいメモリトランジスタに
おいても読出し時間が遅れずベージモード読出しのよう
な高速読出しを行える不揮発性半導体記憶装置を得るこ
とを目的とする。

（課題を解決するための手段〕 この発明にかかる不揮発性半導体記憶装置は、フローテ
ィングゲートを有するメモリトランジスタを有し、活性
化時に入出力用の第１．第２のノードの電位を比較し、
一方のノードを第１の電圧レベルに、他方のノードを第
２の電圧レベルに増幅するセンスアンプと、異なるメモ
リトランジスタの一方電極にそれぞれ接続された第１及
び第２のビット線と、前記センスアンプの前記第１及び
第２のノードにそれぞれ接続された入出力線対と、前記
センスアンプの前記第１のノードと前記第１のビット線
との接続及び前記センスアンプの前記第２のノードと前
記第２のビット線との接続を制御する接続制御手段と、
前記センスアンプの前記第１及び第２のノードを各々前
記第１の電圧レベルと前記第２の電圧レベルの間の第３
の電圧レベルに設定する第１の電圧設定手段と、前記第
１及び第２のビット線の電位を、前記メモリトランジス
タの導通、非導通に基づき、選択的に前記第３の電圧レ
ベルよりも高い第４の電圧レベルあるいは前記第３の電
圧レベルよりも低い第５の電圧レベルに導く第２の電圧
設定手段とを備えて構成されている。

（作用〕 この発明におけるセンスアンプは、活性化時に入出力用
の第１．第２のノードの電位を比較し、一方のノードを
第１の電圧レベルに、他方のノードを第２の電圧レベル
に増幅する形式のため、このセンスアンプによりメモリ
トランジスタの記憶内容の検知を以下のステップにより
行える。

（Ｉ）　　第１の電圧設定手段によりセンスアンプの第
１及び第２のノードを第３の電圧レベルに設定する。

（ＩＩ）　　第２の電圧設定手段により、選択されたメ
モリトランジスタの導通、非導通に応じて第１及び第２
のビット線に第４の電圧レベルあるいは第５の電圧レベ
ルを導く。

（Ｉ［［）　　接続制御手段により第１のビット線とセ
ンスアンプの第１のノードの接続あるいは第２のビット
線とセンスアンプの第２のノードの接続を行う。

なお、ステップ（ｎ）、　　（ＩＩＩ）の順序は逆でも
、同時でよい。

〔実施例〕 第１図はこの発明の一実施例であるＥ２ＰＲＯＭを示す
回路構成図である一０同図に示すように、コラムデコー
ダＣＤの出力線ＣＤＬに２つの選択トランジスタＳＴ１
．Ｓｒ１のゲートが接続され、これらのトランジスタＳ
Ｔ１．Ｓｒ１はそれぞれ入出力線対Ｉ１０．Ｉ１０．接
続線Ｌ１．Ｌ２との間に介挿される。

接続線１１．１２間にセンスアンプ１が形成される。セ
ンスアンプ１はインバータ■Ｃ１の出力であるノードＮ
１がインバータＩＣ２の入力となり、インバータＩＣ２
の出力であるノードＮ２がインバータ１゜１の入力とな
るように交差接続されることにより構成される。また、
センスアンプ１のノードＮ３が接続線Ｌ３、ノードＮ４
が接続線Ｌ４に接続される。接続１１［３はゲートに反
転センスアンプ活性化信号Ｓ。が印加されるｐチャネル
トランジスタ■３を介して電源■ｃｏと接続され、接続
線Ｌ４はゲートにセンスアンプ活性化信号ｓ０が印加さ
れるｎチャネルトランジスタＴ４を介して接地されてい
る。

接続１１Ｌ１，１２はｎチャネルトランジスタＴ５を介
して短絡されており、このトランジスタＴ５のゲートに
はリセット信号ＢＬＲが印加されている。また、接続線
Ｌ１．Ｌ２はそれぞれゲートに反転リセット信号ＢＬＲ
が印加され、ドレインが接地されたｐチャネルトランジ
スタＴ６．７７のソースと接続している。

さらに接続線し１．Ｌ２はそれぞれトランジスタＴ８．
Ｔ９を介して第１．第２のビット線ＢＬ１．８Ｌ２に接
続される。トランジスタＴ８．Ｔ９のゲートにはそれぞ
れビット線トランスファ信号ＢＬＴ１．ＢＬＴ２が印加
される。ビット線Ｂし１．８Ｌ２はそれぞれマトリクス
状に配置された各メモリトランジスタＭＱ１．ＭＱ２の
ドレインに接続されると共に、それぞれゲートに信号Ｂ
ＬＲが印加されるトランジスタＴ１０．Ｔ１１を介して
接地される。

各メモリトランジスタＭＱ１．ＭＱ２のコントロールゲ
ートは行単位（図中縦方向）に共通のワード線Ｗしに接
続される。これらのメモリトランジスタＭＱ１．ＭＱ２
のソースは全てソース線ＳＬに接続される。ソースＩＳ
Ｌはゲートに信＠ＰＲ８が印加されるｎチャネルトラン
ジスタＴ１２を介して接地されると共に、ゲートに読出
し信号ＲＤが与えられるｎチャネルトランジスタＴ１３
を介して電源Ｖ。０に接続される。また、ワード線ＷＬ
はロウデコーダＲＤにより選択的に活性化される。

このような構成において、消去、書込み動作は従来と同
様な信号設定により行われるが、ビット線ＢＬ１．８Ｌ
２の選択はコラムデコーダＣＤと信号ＢＬＴ１．ＢＬＴ
２により行われる。また、メモリトランジスタＭＯ２の
書込み条件はメモリトランジスタＭＱ１と逆になり、メ
モリトランジスタＭＯ２は占込みデータ“１”でホット
エレクトロン発生による書込みが行われる（メモリトラ
ンジスタＭＱ１は震込みデータ“０″で書込まれる。）
。

第２図は第１図で示したＥ２ＰＲＯＭの読出し動作を示
したタイミング図である。以下、同図を参照しつつ読出
し動作の説明をする。読出しは、読出し信号百方及び信
号ＰＲ３を共に“Ｌ′′に設定し、トランジスタＴ１３
をオン、トランジスタＴ１２をオフさせ、ソース線ＳＬ
をＶ。。レベルに設定することで行われる。

〈１）　センスアンプ１初期化Ｉ１１１ｍＴ。

信号ＢＬＲを“Ｈ”（ＢＬＲを“Ｌ”）、信号ＢＬＴ１
．ＢＬＴ２をＩ　Ｌ　ＩＩ、センスアンプ活性化信号Ｓ
。を“し”（信号Ｓ。を“Ｈ′）に設定する。

この信号設定により、トランジスタＴ３．Ｔ４゜Ｔ８．
Ｔ９がオフ、トランジスタＴ５〜Ｔ７．Ｔ１０、Ｔ１１
がオンする。その結果、センスアンプ１は非活性と−な
り、接続線１１．１２は短絡されたために、センスアン
プ１活性化時に一方がＶ。。、他方がｏｖであった接続
１！Ｌ１．Ｌ２　（ノードＮ１．Ｎ２）の電位がイコラ
イズされる。ざらにトランジスタＴ６．Ｔ７がオンして
いるため、接続線Ｌ１．Ｌ２の電位は双方共１Ｖ程痩（
トランジスタＴ６．Ｔ７の閾値電圧（の絶対値））に設
定される。一方、ビット線ＢＬ１．ＢＬ２の電位はトラ
ンジスタＴ１０．Ｔ１１がオンしているため、接地レベ
ル（０■）に設定される。なお、この期間は全ワード線
ＷＬが非活性（°“し”レベル）であるため、全メモリ
トランジスタＭＱ１．ＭＱ２はオフしている。

（２）　接続線電位設定期間Ｔ２ 選択すべきワード線ＷＬを立上げ、信号ＢＬＲを’Ｌ”
（信号ＢＬＲを“Ｈ”）、選択すべきビットＩｎＢＬ１
．ＢＬ２に応じて信号ＢＬＴ１゜ＢＬＴ２の一方を’Ｈ
”（第２図では信号ＢＬＴ１を“ＨＩｔに設定している
。）センスアンプ活性化信号Ｓ　を“Ｌ”（Ｓｏを“Ｈ
′°）に設定する。

この信号設定によりトランジスタＴ３〜Ｔ７゜Ｔ９〜Ｔ
１１がオフし、トランジスタＴ８がオンする。その結果
、選択されたワード線ＷＬにコントロールゲートが接続
されたメモリトランジスタＭＱＩ　（ＭＱ２）の記憶内
容゛１′”／“Ｏ″に応じてオン（オフ）／オフ（オン
）する。

メモリトランジスタＭＱ１　（ＭＱ２）がオンした場合
、ソース線ＳＬの電位ｖｃｏがビット線ＢＬ１　（Ｂ１
０）に伝わる。一方、メモリトランジスタＭＱＩ　（Ｍ
Ｑ２）がオフの場合、ビット線Ｂし１　（Ｂ１０）の電
位は接地レベルを保つ。

さらに、トランジスタＴ８がオンしているため、ビット
線ＢＬ１の電位が接続線し１に伝わる。この時、メモリ
トランジスタＭＱ１がオフしていればビット線ＢＬ１が
接地レベルであり、ビット線ＢＬ１の浮遊容ａが接続線
し１の浮遊容量に比べ十分大きいため、接続線Ｌ１の電
位は０■となる。

一方、メモリトランジスタＭＱ１がオンしていれば、電
源■。Ｃがソース線ＳＬ、ビット線８１１を介して接続
１１ＬＩに伝わり、接続１１ＬＩの電位は確実に１■以
上に上昇する。

（３）　センスアンプ１による増幅期間Ｔ３信号ＢＬＴ
を“Ｌ　ＩＩに立下げ：センスアンプ活性化信号Ｓ。を
“Ｈ”（Ｓｏを“Ｌ″）に設定する。他の信号設定は（
Ｉｆ）と同様である。

この信号設定により、トランジスタＴ３．Ｔ４がオンし
、トランジスタＴ５〜Ｔ１１がオフしている。その結果
、センスアンプ１が活性化し接続線Ｌ１．Ｌ２のノード
Ｎ１．Ｎ２の電位差を検知し、一方を■。。、他方を０
■に増幅する。

（Ｉ）〜（ＩＩＩ）で示したステップによりセンスアン
プ１により選択されたメモリトランジスタの記憶内容が
ラッチされる。センスアンプ１にラッチされた内容はコ
ラムデコーダＣＤにより出力線ＣＤＬを選択的に活性化
することで選択トランジスタＳＴ１．ＳＴ２をオンにし
、入出力線対Ｉ１０、Ｉｌｏに取込むことで読出させる
。

つまり、記憶内容が“１”であればメモリトランジスタ
ＭＱ１は選択時はオン、ＭＱ２選択時はオフすることで
、センスアンプ１よりノードＮｌ。

Ｎ２の電位をＩＨＴＺ１１１”に増幅する。その結果、
入出力線対Ｉ１０．Ｉ１０よりデータ゛１°′（ｌ１０
＝“Ｈ”、ｌ１０＝“Ｌ″）が得られる。

一方、記憶内容が°“０′°であれば、メモリトランジ
スタＭＱ１選択時はオフ、ＭＱＩ！択時はオンすること
でセンスアンプ１よりノードＮ１．Ｎ２の電位が“し”
、“Ｈ″に増幅される。その結果、入出力線対Ｉ１０．
Ｉ１０にリデ−タ”Ｏ”　（ｌ１０＝“し”、ｌ１０＝
“Ｈ”）が得られる。

このようにして、２つのＣＭＯＳインバータＩ。１．Ｉ
Ｃ２により構成される電圧センス型のセンスアンプ１に
よりメモリトランジスタＭＱ１．ＭＱ２の情報を読み出
すことができるため、メモリトランジスタのセルカレン
トの減少による影響は受けない。

また、センスアンプ１はインバータ■、ＩＣＩ　　　Ｃ
２ により構成できるため、ラッチ機能を有している。

しかも、その回路面積はさ程大きくなることはなく、１
組のビット線ＢＬＩ、ＢＬ２に１個の割合で設けるとと
ができ、ベージモード読出し等の高速読出しも十分に実
現できる。

なお、この実施例ではｐチャネルトランジスタＴ６．Ｔ
７により、センスアンプ初期化時にセンスアンプ１のノ
ードＮ１．Ｎ２の電位を１■程度に設定したが、これに
限定されるものではない。

またＯ〜■ｏｏの間であれば、１ｖ以外の電位を初期設
定してもよい。

また、この実施例では、フラッシュＥ２ＰＲＯＭの例を
示したが、通常のＥ２ＰＲＯＭ、ＥＰＲＯＭにもこの発
明の適用は可能である。

〔発明の効果〕

以上説明したように、この発明によれば、集積化の容易
な電圧センス型のセンスアンプによりメモリトランジス
タの情報を読出すことができる。

その結果、高集積化に伴うメモリトランジスタのセルカ
レントの減少の影響は受けず正確な読出しが行え、しか
も第１．第２のビット線１組毎にこのセンスアンプを設
けることで例えばベージモード読出しのような高速読出
しを行える。

【図面の簡単な説明】

第１図はこの発明の一実施例であるフラッシュＥ２ＰＲ
ＯＭを示す回路構成図、第２図は第１図で示したＥ２Ｐ
ＲＯＭにおける読出し動作を示したタイミング図、第３
図は従来のフラッシュＥ２ＦＲＯＭを示す回路構成図で
ある。 図において、１はセンスアンプ、ＭＱｌ、ＭＱ２はメモ
リトランジスタ、ＢＬｌ、８１２はビット線、Ｉｌｏ、
Ｉｌｏは入出力線対、ＢＬＴｌ。 ＢＬＴ２はビット線トランスファ信号、ＢＬＲはリセッ
ト信号、ＲＤは読出し信号、Ｔ３．Ｔ６゜Ｔ７．Ｔ１３
はｎチャネルトランジスタ、Ｔ４゜Ｔ５．Ｔ８〜Ｔ１２
はｎチャネルトランジスタである。 なお、各図中同一符号は同一または相当部分を示す。 代理人　　　大　　岩　　増　　雄 第３図 手続補正書（自発） １．事件の表示　　　特願昭　６３−１０８１３７号２
、発明の名称 不揮発性半導体記憶装置 ３、補正をする者 代表者志岐守哉 ４、代理人 ５、補正の対象 明細書の「発明の詳細な説明の欄」及び図面の第１図 ６、補正の内容 （１）　　明細書第１４頁第５行のｒＭＱｌ　（ＭＱ２
）の記憶内容」を、ｒＭＱｌ　（ＭＱ２）が記憶内容」
に訂正する。 （２）　　図面の第１図を別紙の通り補正する。 以上

Claims (1)

【特許請求の範囲】
1. （１）フローティングゲートを有するメモリトランジス
   タから構成されるメモリセルを備えた不揮発性半導体記
   憶装置であって、 入出力用の第１、第２のノードを有し、活性化時に前記
   第１、第２のノードの電位を比較し、一方のノードを第
   １の電圧レベルに、他方のノードを第２の電圧レベルに
   増幅するセンスアンプと、異なるメモリトランジスタの
   一方電極にそれぞれ接続された第１及び第２のビット線
   と、 前記センスアンプの前記第１及び第２のノードにそれぞ
   れ接続された入出力線対と、 前記センスアンプの前記第１のノードと前記第１のビッ
   ト線との接続及び前記センスアンプの前記第２のノード
   と前記第２のビット線との接続を制御する接続制御手段
   と、 前記センスアンプの前記第１及び第２のノードを各々前
   記第１の電圧レベルと前記第２の電圧レベルの間の第３
   の電圧レベルに設定する第１の電圧設定手段と、 前記第１及び第２のビット線の電位を、前記メモリトラ
   ンジスタの導通、非導通に基づき、選択的に前記第３の
   電圧レベルよりも高い第４の電圧レベルあるいは前記第
   ３の電圧レベルよりも低い第５の電圧レベルに導く第２
   の電圧設定手段とを備えた不揮発性半導体記憶装置。