KR930000898B1 - 고속으로 데이타를 소거할 수 있는 반도체 메모리 - Google Patents

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KR930000898B1
KR930000898B1 KR1019880016103A KR880016103A KR930000898B1 KR 930000898 B1 KR930000898 B1 KR 930000898B1 KR 1019880016103 A KR1019880016103 A KR 1019880016103A KR 880016103 A KR880016103 A KR 880016103A KR 930000898 B1 KR930000898 B1 KR 930000898B1
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Abstract

내용 없음.

Description

고속으로 데이타를 소거할 수 있는 반도체 메모리
제1(a)도는 본 발명의 제1의 실시예를 도시한 회로도.
제1(b)도는 제1의 실시예의 동작을 도시한 파형도.
제1(c)도는 제1의 실시예의 Y 디코더를 도시한 회로도.
제1(d)도는 제1의 실시예의 타이밍 펄스 발생회로를 도시한 회로도.
제1(e)도는 타이밍 펄스 발생회로의 동작을 도시한 파형도.
제2도는 본 발명의 제2의 실시예를 도시한 회로도.
제3도는 본 발명의 제3의 실시예를 도시한 회로도.
제4도는 본 발명의 제4의 실시예를 도시한 회로도.
제5도는 본 발명의 제5의 실시예를 도시한 회로도.
제6도는 본 발명의 제6의 실시예를 도시한 회로도.
제7도 (a)도는 본 발명의 제7의 실시예를 도시한 회로도.
제7도 (b)도는 제7(a)도에 도시한 회로의 동작을 도시한 파형도.
제8도는 본 발명의 제8의 실시예를 도시한 회로도.
본 발명은 반도체 메모리, 특히 DRAM(Dynamic Random Access Memory)에 관한 것으로, 구체적으로는 전체 메모리셀의 데이타를 소거한 전체 메모리셀에 소정의 데이타를 라이트하는 것에 의해, 소위 “클리어 모드”의 동작 시간을 단축하는데 적합한 회로 구성에 관한 것이다. 따라서 “클리어 모드”라고 하는 것은, 어레이내의 전체 메모리셀에서의 데이타 변화를 의미한다.
최근 DRAM은 그 적용이 그래픽 시스템까지 확장되고 있다. 이러한 적용을 위한 메모리는 소위 ″클리어 모드″를 주로 완성한다. 그러나, 종래 기술의 메모리에서는 데이타의 라이트와 리드가 비트마다 이루어졌다. 현재, 이러한 형태의 DRAM이 주류를 이루고 있다. 클리어 모드 동작이 요구되는 경우, 그러한 메모리는 각각의 비트마다 소정의 데이타를 순차적으로 라이트할 필요가 있으므로, 클리어 모드 동작에는 오랜 시간이 걸린다. 예를 들면, 1M 비트의 DRAM인 경우, 사이클 시간이 200ns이면, 클리어 모드 동작의 시간은 약 0.2sec이다. 따라서, 종래 기술에서는 클리어 모드 동작의 시간이 문제였지만, 고려하지 않았다. 이러한 종류의 장치에 관한 기술은, 예를 들면 ″IEEE Journal Solid-State Circuit, Vol, SC-19,No.5(1984),pp.619~623″에 기재되어 있다.
상술한 바와 같이, 클리어 모드 동작의 요구에 대하여, 종래 기술의 메모리는 각각의 비트마다 소정의 데이타를 라이트할 필요가 있으므로, 클리어 모드 동작에 오랜 시간이 걸린다. 따라서, 종래 기술은 시스템 성능이 떨어진다는 결점을 가졌다.
본 발명의 목적은 클리어 모드 동작의 시간을 단축하는 메모리를 제공하는 것이다.
본 발명의 다른 목적은 안정된 동작을 갖는 메모리를 제공하는 것이다.
본 발명의 또 다른 목적은 적은 전력 소비로 클리어 모드 동작을 실행할 수 있는 메모리를 제공하는 것이다.
본 발명의 목적은 클리어 모드 동작의 주기동안 워드선을 다중선택하는 회로, 데이타선을 다중선택하는 회로, 하나의 절연 게이타형 전계효과 트랜지스터와 커패시터로 이루어진 메모리셀의 커패시터의 한족 플레이트의 전압의 인가를 위한 제어 회로를 마련하는 것에 의해 달성된다.
워드선의 다중 선택용 회로는 거의 동시에 전체 워드선을 구동하여 전체 메모리셀을 선택한다. 또한, 데이타선의 다중 선택용 회로는 거의 동시에 모든 데이타선을 선택하여 그 데이타선을 통해 모든 메모리에 소정의 데이타가 일시에 라이트되도록 한다. 메모리셀을 구성하는 커패시터의 한쪽 플레이트의 전압을 제어하는 제어 회로는 데이타선을 통해 라이트되는 전압중에서 더 높은 전압을 필요한 레벨로 승압한다. 따라서, 모든 메모리셀의 메모리 데이타를 한번에 리라이트할 수 있으므로, 클리어 모드 동작의 시간을 현저하게 단축시킬 수 있다.
본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에 의해 더욱 명확하게 될 것이다.
이하, 본 발명의 실시예를 도면에 따라 설명한다.
[실시예 1]
본 발명의 제1의 실시예를 제1(a)도~제1(e)도에 따라 설명한다. 제1(a)도는 본 발명의 메모리의 주요회로를 도시한 것이다. 여기서, 화살표가 붙은 절연 게이트형 전계효과 트랜지스터, 특히 MOSFET는 P채널형이고, 다른 졀연 게이트형 전계효과 트랜지스터, 특히 MOSFET는 N채널형이다. 메모리 어레이 MA는 워드선 W0및 W1, 데이타선 D0,
Figure kpo00002
,D1,
Figure kpo00003
, 메모리셀 MC로 구성된다. 메모리셀을 구성하는 커패시티의 한쪽 끝을 형성하는 플레이트 P는 메모리 어레이의 바깥쪽으로 연장해서 플레이트 전압 제어 회로 PL에 접속되어 있다. 워드선의 한쪽은 X 디코더 XDEC에 접속되고 다른쪽은 워드선 다중 선택 회로 WM에 접속되어 있다 정상 동작시에는 X 디코더가 워드선중의 하나를 구동한다. 클리어 모드 동작시에는 워드선 다중 선택 회로가 전체 워드선을 거의 동시에 구동한다. 각각의 데이타선쌍에는 메모리셀 신호를 증폭하는 센스 앰프 SA가 접속되어 있다. Y 디코더 YDEC는 데이타선과 공통 데이타선 I/O 및
Figure kpo00004
(입출력측에서 분리되어도 좋다)사이의 스위칭 게이트에 접속된 출력 노드를 갖는다. Y 디코더는 정상 동작시에 1쌍의 데이타선을 선택하고, 클리어 모드 동작시에는 전체 데이타선쌍을 선택한다. 이러한 Y 디코더는, 예를 들면 제1(C)도에 도시한 회로로 구성할 수 있다. 클리어 모드가제 1(C)도에서 실행되면, 클리어 모드 제어 신호
Figure kpo00005
가 저레벨로 되어 전체 Y 디코더 출력 신호 Y0~Y7은 Y 어드레스 신호 ay0(
Figure kpo00006
)~ay2(
Figure kpo00007
)에 관계없이 고레벨로 상승된다. 그 결과, 데이타선이 다중선택된다. 또한, 정상 동작시에는
Figure kpo00008
가 고레벨로 되므로, Y 디코더 출력 신호 Y0~Y7중의 하나가 Y 어드레스 신호에 따라 고레벨로 된다.
공통 데이타선에는 스위칭 게이트를 거쳐 데이타 출력 앰프 OPA와 데이타 입력 버퍼 DIB가 접속되어 있다(제1(a)도). 클리어 모드 동작시에는 공통 데이타선과 데이타 출력 앰프가 절단되고, 데이타 입력 버퍼 DIB가 접속된다. 따라서, 전체 메모리셀에 라이트될 데이타가 래치된다.
제1(a)도에 도시한 회로의 동작을 제1(b)도의 동작 파형에 따라 설명한다. 클리어 모드로 들어갈 때, 클리어 모드 제어 신호
Figure kpo00009
은 저레벨로 된다. 이 신호
Figure kpo00010
은 클리어 모드 동작 동안 저레벨이다. 센스 앰프 구동 신호
Figure kpo00011
와 øP는 각각 고레벨과 저레벨로 되고, 제어 신호
Figure kpo00012
가 저레벨로 되어, 센스 앰프는 오프된다. 제어 신호
Figure kpo00013
가 저레벨로 될 때, 플레이트 전압 제어 신호
Figure kpo00014
가 저레벨로 되므로, 트랜지스터 Tr1은 오프되고, 트랜지스터 Tr2는 온된다. 플레이트 전압 제어회로 PL은 출력전압 VPL을 Vcc/2에서 0V로 떨어뜨린다. 그 결과, 플레이트 P의 전압은 0V로 떨어진다. 다음에, 제어 신호
Figure kpo00015
가 저레벨로 될 때, 워드선 다중선택 신호
Figure kpo00016
은 저레벨로 되고, 워드 클리어 신호
Figure kpo00017
는 고레벨로되므로, 워드선 다중선택 회로 WM은 전체 워드선 W0및 W1을 0V에서 (VCC-VT)의 레벨로 구동한다(VT는 N채널 MOSFET의 스레쉬홀드 전압이다). 그 결과, 전체 메모리셀이 선택된다.
또한, 정상 동작 동안
Figure kpo00018
은 고레벨로 되고,
Figure kpo00019
는 메모리 대기시간 동안 고레벨로 도고 동작기간 동안에는 저레벨로 된다.
그 결과, 워드선 전위는 대기기간 동안 저레벨을 유지한다. Y 디코더는 전체 출력 신호 Y0,Y1을 고레벨로 끌어올리고, 상술한 바와 같이, 제어 신호
Figure kpo00020
가 저레벨이므로, 모든 데이타선 D0,
Figure kpo00021
,D1,
Figure kpo00022
와 공통 데이타선 I/O,
Figure kpo00023
가 접속된다. 한편, 제어 신호
Figure kpo00024
는 공통 데이타선 I/O,
Figure kpo00025
와 데이타 입력 버퍼 DIB를 접속한다. 그 결과, 전체 메모리셀에 라이트될 데이타 D1는 데이타 입력 버퍼 DIB, 공통 데이타선 I/O,
Figure kpo00026
, 데이타선,D0,
Figure kpo00027
,D1,
Figure kpo00028
를 거쳐서 전체 메모리셀에 라이트된다. 이때, 워드선 W0및 W1이 (VCC-VT)(≒4V)에서 전압 VW를 가지므로, 메모리셀에 라이트될 데이타는 (VW-VT) (≒3V)의 고레벨과 0V의 저레벨을 갖는다. 그후, 제어 신호
Figure kpo00029
가 고레벨로 상승되면, 플레이트 전압 제어회로 PL은 출력전압을 0V에서 VCC/2로 상승시킨다. 그 결과 플레이트 전압 P는 0V에서 VCC/2로 변한다. 그 결과, 고레벨로 라이트된 메모리셀의 기억 노드(1),(3)의 전압은 약 3V에서 약 5V로 상승한다. 이와는 반대로, 저레벨로 라이트된 메모리셀의 기억 노드(2),(4)의 전압은 노드(2),(4)가 데이타선
Figure kpo00030
,
Figure kpo00031
에 접속되기 때문에 0V로 유지된다.
그후, 제어 신호
Figure kpo00032
은 고레벨로 되므로, 전체 워드선 W0및 W1은 저레벨로 된다. 이때, 전체 메모리셀의 체이타의 라이트가 종료된다. 그 결과, 메모리셀에는 고레벨 데이타로서 약 5V, 저레벨 데이타로서 0V가 저장된다. 그후, 클리어 모드가 종료할 때, 제어 신호
Figure kpo00033
은 고레벨로 된다. 그 결과, Y 디코더 출력신호 Y0,Y1은 저레벨로 된다. 또한, 메모리는 대기동작으로 들어가고 공통 데이타선 I/O,
Figure kpo00034
와 데이타선 D0,
Figure kpo00035
,D1,
Figure kpo00036
는 프리챠지 동작으로 들어간다. 상술한 동작에 의해, 전체 메모리셀에는 소정의 데이타가 라이트되고, 전체 기억 데이타의 소거가 종료된다.
또한, 본 발명의 회로 구성은 전체 미모리셀에 대이타를 한번에 라이트할 수 있다. 그러나, 피크 전원 전류를 고려하면, 수백 pF의 대용량을 갖는 플레이트 P의 전압을 변화시키기 위해서 수 내지 수십㎲가 걸린다. 정상 메모리의 동작 사이클주기 (=20㎱)를 고려하면, 이것은 클리어 모드 동작이 수십 사이클을 요구한다는 것을 의미한다. 그 결과, 클리어 모드 제어 신호
Figure kpo00037
은 몇개의 사이클을 초과한다. 이러한 신호는, 예를 들면
Figure kpo00038
전
Figure kpo00039
리프레쉬 모드와 같이, 외부 메모리 제어 신호
Figure kpo00040
,
Figure kpo00041
,
Figure kpo00042
와 어드레스 신호 AJ를 조합하는 것에 의해 형성될 수 있다. 세트신호와 리세트 신호가 상술한 조합에 의해 형성되면, 수사이클에 걸쳐서 저레벨(또는 고레벨)을 유지하는 신호를 형성할 수 있다. 이들 세트, 리세트 신호의 타이밍은
Figure kpo00043
신호의 전이 타이밍에 의해 결정될 수 있다. 또한, 플레이트 전압 제어 신호
Figure kpo00044
,제어 신호
Figure kpo00045
에 따라 형성된 워드선 다중선택 제어 신호
Figure kpo00046
도 수사이클확장되며, 제1(d)도에 도시한 회로에 의해 형성될 수 있다. 제1(d)도는 카운터 CON, 카운터 CON의 입력 및 출력 신호를 제어하는 논리 게이트로 구성된
Figure kpo00047
발생 회로를 도시한 것이다. 이 회로의 동작을 제1(e)도의 동작파형에 따라 설명한다. 제어 신호
Figure kpo00048
가 저레벨로 될때, 출력 øPL이 저레벨로 되므로, 카운터 CON은 신호
Figure kpo00049
의 계수 동작을 시작한다. 소정의 계수에 도달될 때, 카운터의 출력 øCO가 저레벨로 되므로, 출력
Figure kpo00050
은 고레벨로 된다.
그후, 제어 신호
Figure kpo00051
가 고레벨로 되면, 카운터가 리세트되어, 그의 출력 øCO가 고레벨로 상승하여, 출력
Figure kpo00052
는 제어 신호
Figure kpo00053
에 따라 고레벨을 유지하게 된다. 따라서, 제1(d)도의 회로를 사용하는 것에 의해 신호
Figure kpo00054
와 제어 신호
Figure kpo00055
을 용이하게 형성할 수 있다.
이상 설명한 바와 같이, 본 실시예에 따르면, 소정의 데이타가 전체 메모리셀에 한번에 라이트될 수 있으므로, 클리어 모드 동작의 시간주기가 종래 기술에서 요구된 바와 같은 수백㎳(1M 비트의 DRAM의 경우)에서 수십㎲로 단축될 수 있다. 이것은 본 메모리를 사용한 시스템의 성능을 향상시킬 수 있다. 또한, 클리어 모드 동작시, 전체 메모리셀에 라이트될 데이타는 데이타 임력 버퍼를 거쳐서 입력되므로, 사용자가 그들을 선택할 수 있다.
그 결과, 시스템 설계의 융통성이 증가한다. 또한, 데이타가 데이타 입력 버퍼와 공통 데이타선을 거쳐서 라이트되므로, 메모리셀에 데에타 “1”또는“0”을 논리적으로 라이트하는 것이 가능하다. 워드선의 다중 선택용 회로는 본질적으로 대기기간 동안, 워드선을 저레벨로 유지하는 회로로 채택하므로, 어떠한 칩사이즈의 증가없이 형성할 수 있다.
[실시예 2]
본 발명의 제2의 실시예를 제2도에 따라 설명한다. 본 실시예는 클리어 모드 동작시의 메모리셀에 라이트될 데이타가 칩에 형성된 데이타 세트 회로 SET에 의해 형성되는 것을 제외하고는 제1의 실시예와 동일하다. 따라서, 제2도에 도시한 회로 구성은 클리어 모드 동작시에 라이트될 데이타를 형성하는 데이타세트 회로 SET가 공통 데이타서 I/O,
Figure kpo00056
에 접속된 것을 제외하고는 제1도에 도시한 제1의 실시예와 동일하다. 또한, 그 동작은 데이타 세트 회로의 동작, 공통 데이타선, 데이타 출력 앰프 OPA와 데이타 입력버퍼 DIB 사이의 스위칭 게이트의 동작을 제외하고는 제1의 실시예와 동일하다.
본 실시예에서는 데이타 세트 회로 SET의 회로 구성 및 동작에 중점을 두어 설명한다. 제어 신호 øCL과 제어 신호
Figure kpo00057
에 따라, 데이타 세트 회로는 칩의 외부에서 보았을때 전체 비트가(논리적인)“1”또는“0”인 데이타를 형성한다. 제어 신호 øCL과 제어 신호
Figure kpo00058
에 따라, 데이타 세트 회로는 메모리셀의 기억노드에서 보았을 때 전체 비트가 (물리적인)“1”또는“0”인 데이타를 형성한다. 이 회로의 동작을 다음에 설명한다. 클리어 모드 동작시, 클리어 모드 제어 신호
Figure kpo00059
가 저레벨로 될 때, (1)전체 센스 앰프는 오프되고, (2) 메모리셀의 플레이트 P는 0V의 전압을 가지고, (3) 전체 워드선 W0와 W1은 (VCC-VT)의 고레벨로 되며, 전체 Y 디코더 출력 신호 Y0,Y1은 제1의 실시예에서 설명한 바와 같이 고레벨로 된다. 그 결과, 전체 메모리셀은 데이타를 라이트할 준비가 되어 있다. 여기서, 공통 데이타선 I/O,
Figure kpo00060
,데이타 출력 앰프 OPA, 데이타 입력 버퍼 DIB 사이의 관계를 살펴볼 때, 제어 신호
Figure kpo00061
가 저레벨로 되므로, 모든 회로는 공통 데이타선에서 분리된다.
따라서, 저레벨인 제어 신호
Figure kpo00062
또는
Figure kpo00063
에 따라, 데이타 세트 회로 SET에서의 데이타는 메모리셀에 라이트된다. 여기서, 신호
Figure kpo00064
가 고레벨, 신호
Figure kpo00065
가 저레벨, 신호 øCL이 저레벨이면, 논리적인“0”데이타(저레벨인 것으로 가정)는 전체 비트에 라이트된다. 한편, 신호
Figure kpo00066
,
Figure kpo00067
,øCL가 각각 저레벨, 고레벨, 저레벨이면, 물리적인 “0”데이타는 전체 비트에 라이트된다. 데이타가 상술한 동작에 의해서, 메모리셀에 라이트된 후, 클리어 모드가 제1의 실시예와 동일한 동작에 의해 종료된다. 여기서, 본 실시예에서는 클리어 모드 동작시, 메모리셀에 라이트될 데이타가
Figure kpo00068
,
Figure kpo00069
,ΨCL의 논리적인 조합에 의해 결정된다. 이 신호의 레벨은 메모리의 외부 제어 신호
Figure kpo00070
,
Figure kpo00071
,WE와 어드레스 신호 A1의 논리적인 조합에 의해 신호 ΨCL과같이 마련될 수 있다. 이상 설명한 바와 같이, 본 실시예에 따르면, 클리어 모드시의 동작시간이 단축되고, 클리어 모드시에 라이트될 데이타(논리 및 물리적인 형태)가 자유롭게 선택될 수 있다. 이것은 사용자에 의한 시스템 설계의 융통성을 증가시킨다. 본 실시예의 회로구성은 메모리의 테스트 시간을 저감시킨다. 이것은 본 실시예가 물리적인 데이타를 용이하게 라이트할 수 있기 때문이다.
[실시예 3]
본 발명의 제3의 실시예를 제3도에 따라 설명한다. 본 실시예는 클리어 모드동작시에 메모리 셀에 라이트될 데이타가 전용 데이타 입력선 CD1,
Figure kpo00072
를 거쳐서 메모리 셀에 라이트되는 것을 제외하고는 제1의 실시예의 회로구성 및 동작과 동일하다.
본 실시예에서는 전용 데이타 입력선 CD1,
Figure kpo00073
에 중점을 두어 설명한다. 이들 데이타 입력선 CD1,
Figure kpo00074
는 신호
Figure kpo00075
에 의해 제어되는 스위칭 게이트를 거쳐서 데이타선에 접속된다. 클리어 모드 동작시, 클리어 모드 제어 신호
Figure kpo00076
가 저레벨로 될 때, 제1의 실시에에서 설명한 바와 같이, (1) 전체 센스 앰프가 오프되고, (2)메모리 셀의 플레이트 P가 0V로 되며, (3) 전체 워드선 W0,W1이 (VCC-VT)의 고레벨을 갖는다. 이때, 공통 데이타선 I/O,
Figure kpo00077
,데이타가 출력 앰프 OPA, 데이타 입력 버퍼 DIB는 분리된다. 그후, 신호
Figure kpo00078
가 저레벨로 떨어지면, 메모리 셀에는 제어 신호 ΨCL에 따른 데이타가 라이트된다. 그후, 제1의 실시예와 같은 동작에 의해, 클리어 모드가 종료된다. 여기서, 메모리 셀에 라이트될 데이타는 상술한 신호ΨCL이다. 그러나, 전용데이타 입력선 CD1,
Figure kpo00079
와 데이타 입력 버퍼를 접속하는 것에 의해, 데이타 입력 버퍼에 래치된 데이타를 사용할 수 있다.
이상 설명한 바와 같이, 본 실시예에 따르면, 클리어 모드시의 동작시간을 단축할 수 있으므로, 본 메모리를 사용하는 시스템의 성능을 향상시킬 수 있다. 또한, 전용데이타선이 사용되므로, Y디코더가 다중선택을 위해 사용될 필요가 없어 메모리 회로의 설계를 간소화할 수 있다. 또한, 전용데이타 입력선이 Y디코더의 신호에 따라 선택용 회로구성으로 되면, 정상 동작시에 입력 및 출력측에서 따로따로 동작할 수 있는 메모리를 구성할 수 있다.
[실시예 4]
본 발명의 제4의 실시예를 제4도에 따라 설명한다. 본 실시예에서는 워드선 다중 선택회로가 바이폴라 트랜지스터와 MOSFET로 구성되지만, 나머지 회로구성과 동작은 제1의 실시예와 동일하다. 본 워드선 다중선택 회로는 다음과 같이 동작한다. 클리어 모드로 들어갈 때, 제1의 실시예에서 설명한 바와 같이, 신호
Figure kpo00080
는 고레벨로 되고, 신호
Figure kpo00081
은 저레벨로 된다. 신호
Figure kpo00082
이 저레벨로 되면, 트랜지스터 Q1은 온되고, 트랜지스터 Q2는 오프되고, 트랜지스터 M1은 온되며, 트랜지스터 M2는 오프된다. 그 결과, 트랜지스터 Q1과M1은 워드선 W0와 W1을 (VCC-VT)의 고레벨로 충전된다. 그후, 제1의 실시예에서 설명한 바와 같이, 고레벨로 라이트된 메모리 셀의 전압은 플레이트 전압 제어회로에 의해 승압된다. 그후, 이 신호
Figure kpo00083
가 고레벨로 된다. 신호
Figure kpo00084
가 고레벨로 될 때, 트랜지스터 Q1은 오프되고, 트랜지스터 Q2는 온되고 트랜지스터 M1은 오프되며, 트랜지스터 M2는 온된다. 그 결과, 워드선 W0, 및 W1이 (0V의) 저레벨로 방전되므로, 라이트 동작이 종료한다.
이상 설명한 바와 같이, 본 실시예에 따르면, 워드선 다중선택 회로는 높은 구동력을 갖는 바이폴라 트랜지스터로 구성되므로, 다중선택 회로가 MOSFET만으로 구성된 경우와 비교해서, 레이아웃 면적을 저감할 수 있다. 이것에 의해, 칩사이즈의 증가를 억제할 수 있다.
[실시예 5]
본 발명의 제5의 실시예를 제5도에 따라 설명한다. 본 실시예는 플레이트 전압 제어회로의 변형예이다. 제1의 실시예에서 설명한 플레이트 전압 제어회로 PL은 플레이트 전압 제어 신호
Figure kpo00085
에 의해 제어되는 MOSFET Tr1이 출력 노드에 배치되도록 구성된다. 그 결과, 정상 동작시(VPL=Vcc/2의 출력 전압)에서, 상술한 MOSFET Tr1이 저항으로 작용하므로, 제1의 실시예에서 설명한 플레이트 전압 제어회로는 플레이트의 전압 변동을 증가시킨다. 이러한 문제점은 신호
Figure kpo00086
가 출력단의 트랜지스터 M3,M4를 제어하는 본 실시예에 의해 해결된다. 정상 동작시, 신호
Figure kpo00087
가 고레벨인 경우, 트랜지스터 M6과 M7이 오프되므로, 출력 전압 VPL은 Vcc/2의 레벨로 된다. 클리어 모드 동작시, 신호
Figure kpo00088
가 저레벨로 될 대, 트랜지스터 M6및 M7이 온되고, 트랜지스터 M3이 오프되고, 트랜지스터 M4가 온되며, 트랜지스터 M5가 온된다. 따라서, 출력전압 VPL은 0V의 전압으로 된다. 그후, 신호
Figure kpo00089
가 고레벨로 되돌아갈 때, 출력전압 VPL은 Vcc/2의 레벨로 복귀한다. 이상 설명한 바와 같이, 본 실시예에 따르면, 출력 전압 VPL이 출력단 트랜지스터 M3및 M4에 의해 제어되므로, 플레이트 전압의 변동을 억제할 수 있다. 이것은 향상된 시스템 성능을 제공한다.
[실시예 6]
본 발명의 제6의 실시예를 제6도에 따라 설명한다. 본 실시예는 플레이트 전압제어 회로의 변형예이다. 이 변형된 회로는 바이폴라 트랜지스터와 MOSFET의 조합에 의해 구성된다. 정상동작시, 신호
Figure kpo00090
이 고레벨인 경우, 트랜지스터 M8이 온되고, 트랜지스터 M9가 오프되고, 트랜지스터 Q6이 오프되므로, 출력 전압 VPL은 저항 R1,R2와 트랜지스터 Q3,Q4및 Q5에 의해 Vcc/2의 레벨을 갖게된다. 클리어 모드 동작시 신호
Figure kpo00091
가 저레벨로 될 때, 트랜지스터 M8이 오프되고, 트랜지스터 M9가 온되며, 트랜지스터 Q6이 온되므로 출력 전압 VPL은 0V로 된다. 그후, 신호
Figure kpo00092
가 고레벨로 되돌아 갈 때, 출력 전압 VPL은 Vcc/2의 레벨로 복귀한다. 따라서, 본 실시예에서는 높은 구동력을 갖는 바이폴라 트랜지스터를 사용하여, 출력 전압 VPL을 제어하므로, 플레이트 전압을 변화시키는 시간을 절감할 수 있다. 그 결과, 본 실시예의 플레이트 전압 제어회로는 클리어 모드의 시간을 단축할 수 있다. 이것은 시스템의 성능을 향상시킨다.
[실시예 7]
본 발명의 제7의 실시에를 제7도에 따라 설명한다. 본 실시예는 플레이트 전압 제어 회로의 변형예이다. 이 플레이트 전압 제어회로는 MOSFET로 구성된 플레이트 전압 제어 회로 C1, 바이폴라 트랜지스터 및 MOSFET로 구성된 플레이트 전압 네어회로 C2로 구성된다. 플레이트 전압은 정상동작시 회로 C1에 의해 공급되고, 클리어 모드 동작시에는 회로 C2에 의해 공급된다. 이 회로의 동작을 제7(b)도의 동작파형에 따라 설명한다. 정상 동작시에 클리어 모드 제어신호
Figure kpo00093
가 고레벨이고, 플레이트 전압 제어 신호
Figure kpo00094
가 고레벨인 경우, 트랜지스터 M18은 온되고, 트랜지스터 M19는 오프된다. 그 결과, 플레이트 전압 VPL은 회로 C1에 의해Vcc/2의 레벨로 된다. 이때, 신호
Figure kpo00095
가 고레벨이므로, 회로 C2의 트랜지스터 M12,M13이 각각 오프, 온되어, 출력 노드 A는 저레벨로 된다. 클리어 모드 동작시, 신호
Figure kpo00096
가 저레벨로 될때, 트랜지스터 M18은 오프되고, 트랜지스터 M19는 온된다. 그 결과, 플레이트의 전하가 트랜지스터 M13및 Q10을 거쳐서 방전되므로, 플레이트 전압 VPL은 0V의 레벨로 된다. 그후, 신호
Figure kpo00097
가 저레벨로 될 때, 트랜지스터 M12,M13,Q10이 각각 온, 오프, 오프되므로, 플레이트 전압 VPL은 Vcc/2의 레벨로 상승한다. 신호
Figure kpo00098
가 고레벨로 되돌아갈 때, 트랜지스터 M18은 온되고, 트랜지스터 M19는 오프된다. 그 결과, 플레이트 전압 VPL은 회로 C1에 의해 Vcc/2의 전압을 유지하게 된다. 그후, 신호
Figure kpo00099
가 고레벨로 되어, 노드 A는 0V로 떨어진다.
이상 설명한 바와 같이, 본 실시예에서는 클리어 모드 동작시 플레이트 전압이 바이폴라 트랜지스터와 MOSFET로 구성된 회로 C2에 의해 공급되므로, 플레이트 전압을 변화시키는 시간을 단축할 수 있다. 그 결과, 본 실시예의 플레이트 전압 제어회로는 클리어 모드 동작의 시간을 단축할 수 있다. 이것의 시스템의 성능을 향상시킨다. 또한, 정상 동작시에는 플레이트 전압을 MOSFET로 구성된 회로 C1에 의해 공급할 수 있다. 이때 회로 C2가 오프되어, 트랜지스터 M12,Q7,Q8과 저항 R4,R5를 통한 전류를 저감할 수 있다. 그 결과, 메모리의 전력소비를 저감할 수 있다.
[실시예 8]
본 발명의 제8의 실시예를 제8도에 따라 설명한다. 제8도는 데이타 입력 버퍼를 도시한 것이다. 정상 동작시에 이 회로는 입력 데이타 D1에 따라 내부 데이타 d1와
Figure kpo00100
를 형성한다. 클리어 모드시, 클리어 모드 제어 신호
Figure kpo00101
가 저레베로 전이할 때, 이 회로는 입력 데이타 D1를 래치하여 내부 데이타d1,
Figure kpo00102
로서 사용한다. 이 상태는 신호
Figure kpo00103
가 저레벨로 있는 동안 유지된다. 본 실시예에 따르면, 입력 데이타를 래치할 때, 클리어 모드 동작동안에 칩의 외부에서의 입력 데이타를 유지할 필요가 없다. 따라서, 본 실시예의 데이타 입력 버퍼는 시스템 설계의 융통성을 증가시킨다.
본 발명에 따르면, 소정의 데이타를 전체 메모리 셀에 한번에 라이트할 수 있으므로, 종래 기술에 의해 요구된 수백 ms의 클리어 모드 동작시간을 수내지 수십 ㎲로 단축할 수 있다. 그 결과, 본 메모리를 사용하는 시스템의 성능을 향상시킬 수 있다. 또한, 본 발명에 따르면, 모든 데이타를 한번에 소거하기 위한 전력 소비를 저감할 수 있다.
이상 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.

Claims (23)

  1. 여러개의 워드선(W0,W1) 상기 워드선과 교차하도록 배열된 여러개의 데이타선 (D0,
    Figure kpo00104
    ,D1,
    Figure kpo00105
    ), 전계효과 트랜지스터 및 커패시터를 각각 갖고 상기 워드선 및 상기 데이타선의 노드에 배열된 메모리 셀 (MC), 여러개의 상기 워드선을 선택하는 제1의 선택 수단(WM), 여러개의 상기 데이타선을 선택하는 제2의 선택 수단(YDEC), 상기 메모리셀의 커패시터 각각의 한쪽 플레이트의 전압을 제어하는 플레이트 전압 제어 수단(PL)과 상기 메모리 셀에 사전에 선택된 데이타를 라이트하는 것을 완성하기 위해, 논리 “1”데이타인 사전에 선택된 데이타를 클리어 모드동안 상기 데이타선을 통한 데이타 전달에 의해 모든 메모리셀에 라이트하는 라이트 수단(DIB)를 포함하여, 상기 제1의 선택 수단은 반도체 메모리가 클리어 모드일때, 어레이의 모든 워드선을 선택하여 모든 메모리 셀을 동시에 엑세스하고, 상기 플레이트 전압 제어 수단은 반도체 메모리가 크리어 모드일때, 상기 플레이트의 전압을 사전에 선택되 클리어 모드 전압으로 변경하고, 클리어 모드 종료시의 정상 동작동안 플레이트 전압을 또 변경하는 반도체 메모리.
  2. 특허청구의 범위 제1항에 있어서, 상기 제1의 선택 수단이 보든 워드선을 선택하고 상기 제2의 선택 수단이 모든 데이타선을 선택한 후, 기억 데이타가 모든 메모리 셀에 라이트되는 반도체 메모리.
  3. 특허청구의 범위 제1항에 있어서, 상기 플레이트 전압 제어 수단은 기억 데이타가 모든 메모리 셀에 라이트되기 전에 제1의 전위를 마련하고, 상기 기억 데이타가 모든 메모리 셀에 라이트된 후에는 공급전압의 적어도 1/2에 대응하는 제2의 전위를 마련하는 반도체 메모리.
  4. 특허청구의 범위 제1항에 있어서, 또 적어도 두개의 상기 데이타선과 공통으로 전기적으로 결합된 공통데이타선(I/O,
    Figure kpo00106
    )와 클리어 모드 동작시 상기 공통 데이타선에 소거 데이타를 입력하는 세트 회로 수단(SET)를 포함하는 반도체 메모리.
  5. 특허청구 범위 제1항에 있어서, 상기 제2의 선택 수단은 클리어 모드 제어 신호 (
    Figure kpo00107
    )에 의해 제어된 논리 게이트에 따라 모든 데이타선을 선택하도록 논리적으로 구성되는 반도체 메모리.
  6. 특허청구 범위 제1항에 있어서, 상기 제1의 선택 수단은 클리어 모드 제어 신호(
    Figure kpo00108
    )에 따라 모든 워드선을 구동하는 회로 수단을 구비하는 반도체 메모리.
  7. 특허청구의 범위 제6항에 있어서, 상기 제1의 선택 수단은 적어도 두개의 바이폴라 트랜지스터 (Q1,Q2)및 CMOS트랜지스터 (M1,M2)를 구비하는 반도체 메모리.
  8. 특허청구의 범위 제7항에 있어서, 상기 바이폴라 크랜지스터가 고속으로 상기 워드선을 구동하고 상기 CMOS트랜지스터가 공급 전압 및 접지 전위와 동일한 전압으로 상기 워드선을 구동하도록, 상기 바이폴라 트랜지스터 및 상기 CMOS트랜지스터는 상기 워드선을 병렬로 구동하는 반도체 메모리.
  9. 특허청구의 범위 제1항에 있어서, 상기 플레이트 전압 제어 수단은 CMOS 구동 회로를 구비하는 반도체 메모리.
  10. 특허청구의 범위 제1항에 있어서, 상기 플레이트 전압 제어 수단은 CMOS회로 및 바이폴라 트랜지스터를 구비하고, 상기 바이폴라 트랜지스터 (Q6)의 이미터 컬렉터 전류경로는 플레이트 전극과 접지선사이에 전기적으로 접속되는 반도체 메모리.
  11. 특허청구의 범위 제1항에 있어서, 상기 플레이트 전압 제어 수단은 정상 동작용 제1의 회로(C1)과 클리어 모드 동작용 제2의 회로(C2)를 구비하는 반도체 메모리.
  12. 특허청구의 범위 제1항에 있어서, 또 입력 데이타 (D1)를 받는 데이타 입력 버퍼(DIB)를 포함하고, 상기 입력 버퍼는 클리어 모드 동작동안 입력 데이타를 고정하는 래치 수단을 구비하고, 상기 입력 데이타를 고정하는 것은 클리어 모드 동작동안 사용될 데이타를 소정의 방법으로 유지하는 것으로 이루어지는 반도체 메모리.
  13. 특허청구의 범위 제12항에 있어서, 또 적어도 두개의 상기 데이타선에 공통으로 접속된 공통 데이타선 (I/O,
    Figure kpo00109
    )과 클리어 모드 동작시 상기 공통 데이타선에 소거 데이타를 입력하는 세트 회로 수단(SET)를 포함하는 반도체 메모리.
  14. 특허청구의 범위 제12항에 있어서, 상기 제2의 선택 수단은 클리어 모드 제어 신호(
    Figure kpo00110
    )에 의해 제어된 논리 게이트 및 제1의 어드레스 디코더에 따라 구성되고, 상기 제1의 선택 수단은 클리어 모드 제어 신호(
    Figure kpo00111
    )에 따라 모든 워드선을 구동하는 회로 수단을 구비하는 반도체 메모리.
  15. 특허청구의 범위 제14항에 있어서, 상기 제1의 선택 수단은 적어도 두개의 바이폴라 트랜지스터 (Q1,Q2) 및 CMOS트랜지스터 (M1,M2)를 구비하고, 상기 바이폴라 트랜지스터가 고속으로 상기 워드선을 구동하고 상기 CMOS트랜지스터가 공급 전압 및 접지 전위와 동일한 전압으로 상기 워드선을 구동하도록, 상기 바이폴라 트랜지스터 및 상기 CMOS트랜지스터는 상기 워드선을 병렬로 구동하는 반도체 메모리.
  16. 특허청구의 범위 제14항에 있어서, 상기 플레이트 전압 제어 수단은 CMOS회로 및 바이폴라 트랜지스터를 구비하고, 상기 바이폴라 트랜지스터(Q6)의 이미터 컬렉터 전류경로는 플레이트 전극과 접지선사이에 전기적으로 결합되는 반도체 메모리.
  17. 특허청구의 범위 제14항에 있어서, 상기 플레이트 전압 제어 수단은 정상 동작용 제1의 회로(C1)과 클리어 모드 동작용 제2의 회로(C2)를 구비하는 반도체 메모리.
  18. 특허청구의 범위 제6항에 있어서, 또 입력 데이타(D1)를 받는 데이타 입력 버퍼 수단(DIB)를 포함하고, 상기 입력 버퍼 수단은 클리어 모드 동작동안 입력 데이타를 고정하는 래치 수단을 구비하고, 상기 입력 데이타를 고정하는 것은 클리어 모드 동작동안 사용될 데이타를 소정의 방법으로 유지하는 것으로 이루어지는 반도체 메모리.
  19. 특허청구의 범위 제1항에 있어서, 상기 플레이트 전압 제어 수단은 사전에 선택된 데이타가 모든 메모리 셀에 라이트되기 전에 접지 전위를 마련하고, 상기 사전에 선택된 데이타가 모든 메모리 셀에 라이트 된 후에 공급 전압의 적어도 1/2에 대응하는 전위를 마련하는 반도체 메모리.
  20. 여러개의 워드선(W0,W1), 상기 워드선과 교차하도록 배열된 여러개의 데이타선 (D0,
    Figure kpo00112
    ,D1,
    Figure kpo00113
    ),전계효과 트래지스터 및 거패시터를 각각 갖고 상기 워드선 및 상기 데이타선의 노드에 배열된 메모리 셀(MC), 여러개의 상기 워드선을 선택하는 제1의 수단(WM), 여러개의 상기 데이타선을 선택하는 제2의 수단(YDEC), 상기 메모리 셀의 커패시터의 각각의 한쪽 플레이트의 전압을 제어하는 플레이트 전압 제어 수단(PL)을 구비하는 메모리 어레이의 데이타를 동시에 클리어하는 방법에 있어서, 상기 어레이의 모든 워드선을 선택하는 것에 의해 모든 메모리 셀을 동시에 액세스하는 제1의 스텝, 사전에 선택된 클리어 모드전압으로 플레이트의 전압을 변경하는 제2의 스텝, 상기 플레이트가 사전에 선택된 클리어 모드 전압일때, 상기 데이타선을 통한 메모리 전달에 의해 상기 메모리 셀에 사전에 선택된 데이타를 동시에 라이타하는 제3의 스텝, 정상 어레이 동작시 상기 플레이트 전압을 순차적으로 변경하는 제4의 스텝을 포함하는 메모리 클리어 방법.
  21. 특허청구의 범위 제20항에 있어서, 상기 제1의 스텝은 클리어 모드 제어 신호(
    Figure kpo00114
    )에 의해 제어되는 메모리 클리어 방법.
  22. 특허정구의 범위 제21항에 있어서, 상기 사전에 선택된 클리어 모드 전압은 0V이고, 정상 동작용 플레이트 전압은 1/2 Vcc V인 메모리 클리어 방법.
  23. 특허청구의 범위 제20항에 있어서, 상기 제3의 스텝은 상기 제1의 스텝 및 제2의 스텝후에 완성되고, 상기 제4의 스텝은 상기 제3의 스텝후에 완성되는 메모리 클리어 방법.
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