JPH04301298A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は不揮発性半導体記憶装置
に係り、特に紫外線消去型の不揮発性半導体記憶装置に
関する。

【０００２】

【従来の技術】従来、この種の不揮発性半導体記憶装置
は、第１の例として図６に示すように、紫外線消去型の
複数のメモリセル（ＭＣ１，ＭＣ２，…）を配列し、２
つのメモリセルで１ビットのデータを記憶する構成のメ
モリセルアレイ１０と、行選択信号Ｗ１及び列選択回路
５で選択された２つのメモリセルＭＣ１，ＭＣ２に流れ
る電流の差を検出して読出し信号ＳＯを出力するセンス
増幅器６ｂとを有する構成となっていた。

【０００３】メモリセルＭＣ１，ＭＣ２は、紫外線を照
射すると消去されて消去状態（初期状態）となり、１．
５Ｖ程度のしきい値電圧をもち、従って通常の動作電圧
の高レベル（例えば電源電圧Ｖｃｃ＝５Ｖ）がゲートに
印加されると、オン状態となる。また、ゲート及びドレ
インに高電圧（例えば１２．５Ｖ）が印加され書込みが
実施されるとしきい値電圧は８Ｖ以上にシフトし、ゲー
トに電源電圧Ｖｃｃが印加されてもオフ状態となってお
り、このオン，オフによって論理値“１”と論理値“０
”とを区別する。

【０００４】２メモリセルで１ビットを構成するメモリ
セルアレイ１０は、比較的高速の半導体記憶装置に使用
され、２つのメモリセルに互いに相補の論理値を書込む
。

【０００５】次にこの動作について説明する。

【０００６】インバータＩＶ６１，ＩＶ６２は、メモリ
セルＭＣ１，ＭＣ２の読出し節点Ｎ６１，Ｎ６２を１．
２Ｖ程度の一定電圧に保ち、Ｐ型ＭＯＳトランジスタＰ
Ｔ６１，ＰＴ６２はメモリセルＭＣ１，ＭＣ２の書込，
消去等の状態によって電圧振幅を得る負荷トランジスタ
である。

【０００７】Ｐ型ＭＯＳトランジスタＰＴ６３，ＰＴ６
４、Ｎ型ＭＯＳトランジスタＮＴ６３，ＮＴ６４とＰ型
ＭＯＳトランジスタＰＴ６５，ＰＴ６６、Ｎ型ＭＯＳト
ランジスタＮＴ６５，ＮＴ６６とはそれぞれ電流ミラー
型差動増幅器であり、節点Ｎ６３，Ｎ６４の電位をそれ
ぞれ基準として差動動作する。従って、節点Ｎ６５と節
点Ｎ６６とは逆位相の動作をし、節点Ｎ６５と節点Ｎ６
７とは同相動作をし、Ｐ型ＭＯＳトランジスタＰＴ６７
，Ｎ型ＭＯＳトランジスタＮＴ６７による疑似インバー
タ及びインバータＩＶ６４を介してメモリセルの情報を
読出し信号ＳＯとして出力する。例えば、ＭＣ１が書込
状態、ＭＣ２が消去状態ならば読出し信号ＳＯは低レベ
ルとなり、その逆の状態では高レベルとなる。

【０００８】なお、図６において、Ｙ１及びＷ１はそれ
ぞれ、アドレス信号により選択レベルとなり、メモリセ
ルＭＣ１，ＭＣ２を選択状態とする列選択信号及び行選
択信号である。

【０００９】図７は従来の不揮発性半導体記憶装置の第
２の例を示す回路図である。

【００１０】この不揮発性半導体記憶装置は、１メモリ
セルで１ビットのデータを記憶する構成のもので、メモ
リセルＭＣ１から読出された電流は、センス増幅器６ａ
により基準電流発生回路７ａで発生した基準電流Ｉｒと
比較され、この基準電流Ｉｒより大きいか小さいかによ
り低レベル，高レベルの読出し信号ＳＯを出力しメモリ
セルＭＣ１の記憶内容を読出す構成となっている。

【００１１】

【発明が解決しようとする課題】上述した従来の不揮発
性半導体記憶装置は、第１の例においては、紫外線を照
射し、全メモリセルを消去状態にすると、メモリセルＭ
Ｃ１，ＭＣ２も両方とも消去状態になるため、読出し信
号ＳＯは不定になる。すなわち、メモリセルＭＣ１，Ｍ
Ｃ２の製造ばらつきに左右される程度の差電位しか、節
点Ｎ６３，Ｎ６４間、節点Ｎ６５，Ｎ６６間には得られ
ない。その結果、センス増幅器６ｂの読出し信号ＳＯが
出力バッファに出力され、この時の電源ノイズによって
読出し信号ＳＯが変化し、この変化が再び出力バッファ
に伝達され、電源ノイズを引き起こし更に読出し信号Ｓ
Ｏが変化するという閉ループによって発振してしまうと
いう問題点があり、ＥＰＲＯＭライター等で不揮発性半
導体記憶装置を多数個同時に消去状態を確認しようとす
ると、この発振によってその確認が困難になるという不
都合があった。

【００１２】また、第２の例においては、消去後の読出
し及び書込後の読出しが同一の基準電流Ｉｒと比較され
る構成となっているので、メモリセルＭＣ１の消去レベ
ルの確認を十分な余裕をもって行うことができないとい
う問題点があった。

【００１３】本発明の目的は、メモリセルアレイのメモ
リセルの内容を読出さなくてもメモリセルアレイのメモ
リセルが全て消去状態であるかどうかを確認することが
できて発振による無駄な作業をさけることができ、更に
、全てのメモリセルが消去状態であることに起因する発
振を防止することができ、また、メモリセルの消去レベ
ルの確認を余裕をもって行うことができる不揮発性半導
体記憶装置を提供することにある。

【００１４】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、選択状態で書込モードのとき、通常の動作
電圧より高い高電圧が供給されてデータが書込まれ書込
状態となり、選択状態で読出モードのとき、前記通常の
動作電圧が供給されて記憶しているデータを読出し、紫
外線が照射されて記憶しているデータが消去されて消去
状態となるメモリセルを複数個配列したメモリセルアレ
イと、前記読出モードのとき、アドレス信号により選択
状態となった前記メモリセルアレイのメモリセルから読
出されたデータを増幅するセンス増幅器とを有する不揮
発性半導体記憶装置において、前記メモリセルアレイの
メモリセルと同一特性をもち消去時には同時に消去状態
となる検出用のメモリセルを設け、かつ、前記読出モー
ドのときは検出信号をラッチして出力し、前記読出モー
ドから前記書込モードに移行したときは直前にラッチし
た信号を保持して出力し、初期状態から前記書込モード
に移行したときは第１のレベルの信号を出力する出力帰
還回路と、前記読出モードのときは、前記検出用のメモ
リセルに前記通常の動作電圧を供給してこの検出用のメ
モリセルを読出状態とし、前記書込モードのとき、前記
出力帰還回路の出力信号が第１のレベルのときは前記検
出用のメモリセルに前記高電圧を供給してこの検出用の
メモリセルを書込状態とし、前記出力帰還回路の出力信
号が第１のレベル以外のときは前記検出用のメモリセル
への前記高電圧の供給を停止する書込制御回路と、前記
検出用のメモリセルが書込状態であるか消去状態である
かを検出し消去状態のとき第１のレベル、書込状態のと
きは第２のレベルとなる前記検出信号を出力する状態検
出回路とを設けて構成される。

【００１５】また、メモリセルアレイを２つのメモリセ
ルで１ビットのデータを記憶する構成とし、センス増幅
器を前記２つのメモリセルに流れる電流を検出してデー
タの読出しを行う構成とし、かつ前記センス増幅器の読
出し信号を、検出信号が第１のレベルのとき第１及び第
２のレベルのうちの一方に固定するようにして構成され
る。

【００１６】また、センス増幅器を、メモリセルアレイ
の１つのメモリセルに流れる電流を基準電流と比較して
前記メモリセルに流れる電流と対応したレベルの読出し
信号を出力する回路とし、かつ前記基準電流の値を検出
信号のレベルに応じて切換えるようにして構成される。

【００１７】

【実施例】次に本発明の実施例について図面を参照して
説明する。

【００１８】図１は本発明の第１の実施例を示す回路図
である。

【００１９】この実施例は、選択状態で書込モードのと
き、通常の動作電圧より高い高電圧Ｖｐｐが供給されて
データが書込まれ書込状態となり、選択状態で読出しモ
ードのとき、通常の動作電圧が供給されて記憶している
データを読出し、紫外線が照射されて記憶しているデー
タが消去されて消去状態となるメモリセルを複数個配列
したメモリセルアレイ（図示省略）と、読出しモードの
とき、選択状態のメモリセルアレイのメモリセルから読
出されたデータを増幅するセンス増幅器（図示省略）と
を有する従来の不揮発性半導体記憶装置に、メモリセル
アレイのメモリセルと同一特性をもち消去時には同時に
消去状態となる検出用メモリセル１を設け、かつ、ＮＡ
ＮＤゲートＮＡ２１〜ＮＡ２４を備え読出モードのとき
は検出信号ＤＥＴをラッチして出力し、読出モードから
書込モードに移行したときは直前にラッチした信号を保
持して出力し、初期状態から書込モードに移行したとき
は低レベルの信号を出力する出力帰還回路２と、インバ
ータＩＶ３１〜ＩＶ３３，ＮＯＲゲートＮＯ３１，ＮＯ
３２，Ｎ型ＭＯＳトランジスタＮＴ３１〜ＮＴ３３，及
びＰ型ＭＯＳトランジスタＰＴ３１，ＰＴ３２を備え読
出モードのときは検出用メモリセル１に通常の動作電圧
を供給してこの検出用メモリセル１を読出状態とし、書
込モードのとき、出力帰還回路２の出力信号ＦＯが低レ
ベルのときは検出用メモリセル１に高電圧Ｖｐｐを供給
してこの検出用メモリセル１を書込状態とし、出力帰還
回路２の出力信号ＦＯが高レベルのときは検出用メモリ
セル１への高電圧Ｖｐｐの供給を停止する書込制御回路
３と、Ｐ型ＭＯＳトランジスタＰＴ４１及びインバータ
ＩＶ４１，ＩＶ４２を備え検出用メモリセル１が書込状
態であるか消去状態であるかを検出し消去状態のとき低
レベル、書込状態のときは高レベルとなる検出信号ＤＥ
Ｔを出力する状態検出回路４とを設けた構成となってい
る。

【００２０】次に、この実施例の動作について説明する
。

【００２１】図２はこの実施例の動作を説明するための
各部信号のタイミング図である。

【００２２】まず、図１に示された回路の動作を主体に
説明する。

【００２３】書込制御回路３は、検出用メモリセル１へ
の書込みを制御する回路で、書込モードにおいて出力帰
還回路２の出力信号ＦＯのレベルに依存し検出用メモリ
セル１への書込を実施するかしないかを決定する。読出
モードにおいては、出力信号ＦＯのレベルにかかわらず
検出用メモリセル１のゲートを通常の読出電源電圧Ｖｃ
ｃに、また、ドレインには電圧Ｖｐが印加されないよう
に設定する。

【００２４】図１において、Ｖｐは検出用メモリセル１
用の電源電圧であり、読出モードでは通常動作時の電源
電圧Ｖｃｃ（通常５Ｖ）に、書込モードでは高電圧Ｖｐ
ｐ（通常１２．５Ｖ）に設定される。ＲＷは読出モード
時に通常の電源電圧Ｖｃｃ、書込モード時に０Ｖとなる
モード信号であり、ＷＣは読出モード時に電源電圧Ｖｃ
ｃ、書込モード時に（Ｖｐｐ−約２Ｖ）となる書込制御
信号である。モードに従って、このような信号を生成す
ることは容易であり、従って、上記信号等の生成に関す
る回路構成等については言及を避ける。

【００２５】読出モードにおいては、モード信号ＲＷは
電源電圧Ｖｃｃであるから、節点ＤＷ，ＤＣは電源電圧
Ｖｃｃとなり、検出用メモリセル１のゲートＭＧも電源
電圧Ｖｃｃとなる。また、このときＰ型ＭＯＳトランジ
スタＰＴ３１はオフとなり、Ｎ型ＭＯＳトランジスタＮ
Ｔ３２はオンとなっている為、節点ＤＳは０Ｖとなり、
その結果、Ｎ型ＭＯＳトランジスタＮＴ３３はオフとな
って検出用メモリセル１のドレインには電圧Ｖｐは印加
されない。

【００２６】書込モードにおいては、出力信号ＦＯが電
源電圧Ｖｃｃのとき、節点ＤＣは電源電圧Ｖｃｃ、節点
ＤＷは０Ｖに近い電圧となる。すなわち、節点ＤＷ，Ｍ
Ｇの電位は、Ｐ型ＭＯＳトランジスタＰＴ３２，Ｎ型Ｍ
ＯＳトランジスタＮＴ３１，及びインバータＩＶ３２の
Ｎ型ＭＯＳトランジスタの抵抗比で決り、書込制御信号
ＷＣは（Ｖｐｐ−約２Ｖ）である為、Ｐ型ＭＯＳトラン
ジスタＰＴ３２のゲート・ソース間電圧は約２Ｖであり
、そのオン抵抗は大きく、従って節点ＭＧも０Ｖに近い
値となる。

【００２７】一方、節点ＤＳのレベルは、Ｐ型ＭＯＳト
ランジスタＰＴ３１とＮ型ＭＯＳトランジスタＮＴ３２
との抵抗比で決定され、前述のごとくＰ型ＭＯＳトラン
ジスタＰＴ３１のオン抵抗は大きい為、節点ＤＳもほと
んど０Ｖに近い値をとる。

【００２８】状態検出回路４は、検出用メモリセル１の
状態を負荷となるＰ型ＭＯＳトランジスタＰＴ４１によ
って検出し、インバータＩＶ４１で波形成形を行い、イ
ンバータＩＶ４２で外部回路をドライブする回路である
。

【００２９】読出しモードのとき、検出用メモリセル１
が消去状態では低レベル、書込済ならば高レベルの検出
信号ＤＥＴを出力する。

【００３０】書込モードにおいては、出力帰還回路２の
出力信号ＦＯが０Ｖならば検出用メモリセル１の状態に
かかわらず節点ＭＶが高電位となるため検出信号ＤＥＴ
は高レベルとなる。

【００３１】また、出力信号ＦＯが電源電圧Ｖｃｃでは
検出用メモリセル１はオフとなるため、節点ＭＶは電源
電圧Ｖｃｃとなり、やはり、検出信号ＤＥＴは高レベル
となる。すなわち、検出信号ＤＥＴは書込モードでは高
レベルとなり、読出モードにおいては出力帰還回路２の
出力信号ＦＯの状態によって高レベルか低レベルかが決
定される。

【００３２】出力帰還回路２は、読出モードにおいて検
出信号ＤＥＴを受け付けてこれを保持し出力（ＦＯ）し
、書込モードでは検出信号ＤＥＴを受け付けず、直前に
保持した信号を保持し続けて出力（ＦＯ）する。

【００３３】次に、図１の回路が設けられた本実施例の
全体的な説明を行う。

【００３４】まず、紫外線を照射すると、メモリセルア
レイのメモリセル及び検出用メモリセル１は共に消去状
態となる。このとき、読出モードになると検出信号ＤＥ
Ｔは低レベルとなり、検出用メモリセル１が消去状態、
すなわちメモリセルアレイのメモリセルも消去状態であ
ることを示す。

【００３５】次に、メモリセルアレイのメモリセルに書
込みを実行すると、出力帰還回路２の出力信号ＦＯは０
Ｖである為、検出用メモリセル１も書込みが実行される
。書込モード中は、出力信号ＦＯのレベルにかかわらず
検出信号ＤＥＴは高レベルとなるが、この時には、メモ
リセルアレイの情報を読出すわけではないので、検出信
号ＤＥＴのレベルは何れでもよい。

【００３６】書込動作が終わり、読出モードに入ると、
メモリセルアレイの読出し確認が行なわれ、メモリセル
アレイの所定のアドレスの書込が完了していれば次のア
ドレスの書込み及び読出し確認を実行し、同様動作を最
終アドレスまで行なう。１回である所定のアドレスへの
書込みが完了しなければ何回かくり返して書込を実行す
る。

【００３７】ところで、メモリセルアレイと同時に検出
用メモリセル１に書込みが実行され、読出モードに入る
と、検出用メモリセル１が書込済ならば、検出信号ＤＥ
Ｔは高レベル、出力信号ＦＯは電源電圧Ｖｃｃとなる。 もし、検出用メモリセル１が書込済でなければ、検出信
号ＤＥＴは低レベル、出力信号ＦＯは０Ｖとなる。従っ
て、次の書込モードに入ると、出力帰還回路２は検出信
号ＤＥＴを受け付けないので、以前の読出モード時に保
持した信号に従って、すなわち、検出用メモリセル１が
書込未完ならば再度書込みを実行し、書込済ならば以降
の書込動作を実行しない。この結果、読出モードでは検
出信号ＤＥＴは高レベルとなり、メモリセルアレイに書
込みが実行されたことを示す。

【００３８】この検出信号ＤＥＴにより、２つのメモリ
セルで１ビットのデータを記憶するようなメモリセルア
レイの全メモリセルが消去状態のとき、発振状態の中で
メモリセルの消去状態を確認するという無駄な作業をさ
けることができる。

【００３９】図３は出力帰還回路をＮＯＲゲートＮＯ２
１〜ＮＯ２４で構成したもので、基本的な動作は図１の
出力帰還回路２と同様である。

【００４０】図４は本発明の第２の実施例を示す回路図
である。

【００４１】この実施例は、メモリセルアレイ１０が２
つのメモリセルで１ビットのデータを記憶する構成であ
り、センス増幅器６が２つのメモリセル（ＭＣ１，ＭＣ
２）に流れる電流を検出してデータの読出しを行う構成
の不揮発性半導体記憶装置に図１に示された検出用メモ
リセル１，出力帰還回路２，書込制御回路３，及び状態
検出回路４を付加し、かつ、センス増幅器６の読出し信
号ＳＯを、状態検出回路４からの検出信号ＤＥＴにより
、この検出信号ＤＥＴが低レベルのときは低レベルに固
定するようにしたものである。

【００４２】この実施例のセンス増幅器６が図６に示さ
れた従来例のセンス増幅器６ｂと相違する点は、Ｎ型Ｍ
ＯＳトランジスタＮＴ６７と接地点との間に、ゲートに
検出信号ＤＥＴを入力するＮ型ＭＯＳトランジスタＮＴ
６８を付加した点にある。

【００４３】このように、検出信号ＤＥＴが低レベル、
すなわちメモリセルアレイ１０の全メモリセル（ＭＣ１
，ＭＣ２，…）及び検出用メモリセル１が消去状態のと
き、センス増幅器６の読出し信号ＳＯは低レベルに固定
されるので、出力バッファとの間の閉ループで発振する
ということがなくなる。

【００４４】図５は本発明の第３の実施例を示す回路図
である。

【００４５】この実施例は、センス増幅器６ａが、メモ
リセルアレイ１０ａの１つのメモリセル（ＭＣ１）に流
れる電流を基準電流と比較してメモリセル（ＭＣ１）に
流れる電流と対応したレベルの読出し信号ＳＯを出力す
る回路である不揮発性半導体記憶装置に、図１に示され
た検出用メモリセル１，出力帰還回路２，書込制御回路
３，及び状態検出回路４を付加し、かつ基準電流発生回
路７を、状態検出回路４からの検出信号ＤＥＴにより基
準電流の値を切換えるようにしたものである。

【００４６】このような構成とすることにより、メモリ
セルへのデータの書込後の読出動作時の基準電流、及び
全メモリセル消去状態における基準電流をそれぞれ最適
な値に設定することができ、消去レベルの確認を余裕を
もって行うことができる。

【００４７】

【発明の効果】以上説明したように本発明によれば、紫
外線によって消去された状態にあるか書込済の状態にあ
るかを、メモリセルアレイの状態とは全く独立に検出信
号により自動的に判定できるので、２メモリセル１ビッ
ト構成の消去状態における発振による無駄な作業をさけ
ることができ、また、検出信号を利用してこの発振を防
止できるという効果を有する。

【００４８】更に、１メモリセル１ビット構成の場合の
基準電流を検出信号により切換えることにより、基準電
流を最適値に設定することができるので、消去済のメモ
リセルの消去レベルの確認を余裕をもって行うことがで
きるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す回路図である。

【図２】図１に示された実施例の動作を説明するための
各部信号の波形図である。

【図３】図１に示された実施例の出力帰還回路の他の構
成例を示す回路図である。

【図４】本発明の第２の実施例を示す回路図である。

【図５】本発明の第２の実施例を示す回路図である。

【図６】従来の不揮発性半導体記憶装置の第１の例を示
す回路図である。

【図７】従来の不揮発性半導体記憶装置の第２の例を示
す回路図である。

【符号の説明】

１　　　　検出用メモリセル ２，２ａ　　　　出力帰還回路 ３　　　　書込制御回路 ４　　　　状態検出回路 ５，５ａ　　　　列選択回路 ６，６ａ，６ｂ　　　　センス増幅器 ７，７ａ　　　　基準電流発生回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　選択状態で書込モードのとき、通常の
   動作電圧より高い高電圧が供給されてデータが書込まれ
   書込状態となり、選択状態で読出モードのとき、前記通
   常の動作電圧が供給されて記憶しているデータを読出し
   、紫外線が照射されて記憶しているデータが消去されて
   消去状態となるメモリセルを複数個配列したメモリセル
   アレイと、前記読出モードのとき、アドレス信号により
   選択状態となった前記メモリセルアレイのメモリセルか
   ら読出されたデータを増幅するセンス増幅器とを有する
   不揮発性半導体記憶装置において、前記メモリセルアレ
   イのメモリセルと同一特性をもち消去時には同時に消去
   状態となる検出用のメモリセルを設け、かつ、前記読出
   モードのときは検出信号をラッチして出力し、前記読出
   モードから前記書込モードに移行したときは直前にラッ
   チした信号を保持して出力し、初期状態から前記書込モ
   ードに移行したときは第１のレベルの信号を出力する出
   力帰還回路と、前記読出モードのときは、前記検出用の
   メモリセルに前記通常の動作電圧を供給してこの検出用
   のメモリセルを読出状態とし、前記書込モードのとき、
   前記出力帰還回路の出力信号が第１のレベルのときは前
   記検出用のメモリセルに前記高電圧を供給してこの検出
   用のメモリセルを書込状態とし、前記出力帰還回路の出
   力信号が第１のレベル以外のときは前記検出用のメモリ
   セルへの前記高電圧の供給を停止する書込制御回路と、
   前記検出用のメモリセルが書込状態であるか消去状態で
   あるかを検出し消去状態のとき第１のレベル、書込状態
   のときは第２のレベルとなる前記検出信号を出力する状
   態検出回路とを設けたことを特徴とする不揮発性半導体
   記憶装置。
2. 【請求項２】　　メモリセルアレイを２つのメモリセル
   で１ビットのデータを記憶する構成とし、センス増幅器
   を前記２つのメモリセルに流れる電流を検出してデータ
   の読出しを行う構成とし、かつ前記センス増幅器の読出
   し信号を、検出信号が第１のレベルのとき第１及び第２
   のレベルのうちの一方に固定するようにした請求項１記
   載の不揮発性半導体記憶装置。
3. 【請求項３】　　センス増幅器を、メモリセルアレイの
   １つのメモリセルに流れる電流を基準電流と比較して前
   記メモリセルに流れる電流と対応したレベルの読出し信
   号を出力する回路とし、かつ前記基準電流の値を検出信
   号のレベルに応じて切換えるようにした請求項１記載の
   不揮発性半導体記憶装置。