DE102004041519B4

DE102004041519B4 - Programmiersteuerschaltung und Programmiersteuerverfahren

Info

Publication number: DE102004041519B4
Application number: DE102004041519A
Authority: DE
Inventors: Tae-seong Yongin Kim; Myoung-kyu Suwon Seo
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-08-26
Filing date: 2004-08-24
Publication date: 2008-07-03
Anticipated expiration: 2024-08-25
Also published as: DE102004041519A1; TWI278865B; TW200509137A; KR20050022077A; US7050334B2; US20050047214A1; CN100474451C; KR100505707B1; CN1591691A

Abstract

Programmiersteuerschaltung zur Steuerung der Programmierung einer Speicherzelle in einem Flash-Speicherbaustein, welcher ein Speicherzellenfeld umfasst, bei dem eine Speicherzelle (C00, C10) mit einer Wortleitung (WL0, WL1), einer Bitleitung (BL0) und einer Sourceleitung (SL0) verbunden ist und durch Anlegen eines Programmierstromes an eine korrespondierende Bitleitung programmierbar ist,
gekennzeichnet durch
– einen Pegelabtaststeuerteil (101), welcher selektiv in Reaktion auf ein erstes Programmiersteuersignal (PROG) freigegeben oder gesperrt wird und bei Freigabe ein Spannungssteuersignal (CTL) ausgibt, das von einem Vergleich einer an die Speicherzelle angelegten Bitleitungsspannung (VBL) mit einer Referenzspannung (VREF) abhängt,
– eine Schaltsteuereinheit (102, 105), welche ein Schaltvorsignal (Vswb1, Vswb2) in Reaktion auf das Spannungssteuersignal (CTL) und ein zweites Programmiersteuersignal (DIN) ausgibt,
– eine Stromsenke (107), welche einen vorbestimmten Strom zu einem Masseanschluss in Reaktion auf ein Referenzvorsignal zur Verfügung stellt, und
– eine Verknüpfungsschaltung (103, 106), welche zwischen der Bitleitung (BL0) und der Stromsenke (107) eingeschleift ist...

Description

Die Erfindung betrifft eine Programmiersteuerschaltung und ein Programmiersteuerverfahren, insbesondere für einen Flash-Speicherbaustein.
Allgemein führen Flash-Speicherbausteine Lesevorgänge, Programmiervorgänge und Löschvorgänge aus. Der Programmiervorgang des Flash-Speicherbausteins wird durch eine Injektion „heißer" Elektronen ausgeführt. Der Löschvorgang des Flash-Speicherbausteins wird durch Fowler-Nordheim-Tunneln durchgeführt, das zwischen einer Sourceelektrode einer Speicherzelle und einem floatenden Gate der Speicherzelle entsteht.
Flash-Speicherbausteine führen diese drei Vorgänge als Ergebnis von Änderungen der Größe einer Vorspannung aus, die an die Speicherzelle angelegt wird. So fließt während eines Programmiervorgangs eines herkömmlichen Split-Gate-Flash-Speicherbausteins, d. h. Flash-Speicher bausteins vom Typ mit geteiltem Gate, ein Programmierstrom zwischen einer Source und einer Drain der zu programmierenden Speicherzelle. Dies liegt daran, dass der Programmiervorgang durch eine Injektion von „heißen" Ladungsträgern, die von der Source der Speicherzelle erzeugt werden, in ein floatendes Gate der Speicherzelle ausgeführt wird. In der Patentschrift US 6.014.331 wird eine beispielhafte Schaltung zum Programmieren einer herkömmlichen Split-Gate-Flash-Speicherzelle beschrieben.
Herkömmliche Split-Gate-Flash-Speicherbausteine umfassen Speicherzellen, welche in einer Zeilen- und Spaltenfeldstruktur angeordnet sind, wie aus 1 ersichtlich ist, welche ein Blockdiagramm eines kleinen Teils eines herkömmlichen Split-Gate-Flash-Speicherzellenfeldes darstellt. Wie aus 1 ersichtlich ist, teilen sich Speicherzellen C00 bis C02 eine Wortleitung WL0 und Speicherzellen C10 bis C12 teilen sich eine Wortleitung WL1 und alle sechs Speicherzellen C00 bis C02 und C10 bis C12 teilen sich eine gemeinsame Sourceleitung SL0. Zudem teilen sich die Speicherzellen C00 und C10 eine Bitleitung BL0, die Speicherzellen C01 und C11 eine Bitleitung BL1 und die Speicherzellen C02 und C12 eine Bitleitung BL2.
2 zeigt einen schematischen Querschnitt durch eine herkömmliche Split-Gate-Flash-Speicherzelle 10. Wie aus 2 ersichtlich ist, umfasst die Split-Gate-Flash-Speicherzelle 10 ein Substrat 11, einen Sourcebereich 12, einen Drainbereich 13, ein floatendes Gate 14 und ein Steuergate 15. Der Programmiervorgang der Split-Gate-Flash-Speicherzelle 10 wird durch eine Injektion von heißen Ladungsträgern, die vom Sourcebereich 12 erzeugt werden, in das floatende Gate über einen Kanal 17 und eine Isolationsschicht 16 durchgeführt.
Nachfolgend wird eine Programmiersteuerschaltung eines Flash-Speicherbausteins nach dem Stand der Technik unter Bezugnahme auf 3 beschrieben. In der Speicherzelle C10 aus 3 ist das Gate mit einer Wortleitung WL1 verbunden, die Drain ist mit einer Bitleitung BL0 verbunden und die Source ist mit einer Sourceleitung SL0 verbunden. Die Speicherzelle C10 teilt sich die Sourceleitung SL0 und die Bitleitung BL0 mit der Speicherzelle C00.
Eine Programmiersteuerschaltung 20 ist mit der Bitleitung BL0 verbunden, welche wiederum mit der Drain der zu programmierenden Speicherzelle C10 verbunden ist. Die Programmiersteuerschaltung 20 umfasst einen ersten Schaltsteuerteil 21, eine erste Umschalt- bzw. Verknüpfungsschaltung N1, einen Inverter 22, einen zweiten Schaltsteuerteil 23, eine zweite Verknüpfungsschaltung 24 und eine Stromsenke N3. Wird die Speicherzelle C10 programmiert, dann werden die erste Verknüpfungsschaltung N1 und die zweite Verknüpfungsschaltung 24 leitend geschaltet und es werden unterschiedliche Vorspannungen an die Wortleitung WL1, die Bitleitung BL0 und die Sourceleitung SL0 angelegt. Während eines Programmiervorgangs für die Speicherzelle C10 können beispielsweise eine hohe Vorspannung von 4 V an die Wortleitung WL1, eine Vorspannung von 0,8 V an die Bitleitung BL0 und eine Vorspannung von 4,5 V an die Sourceleitung SL0 angelegt werden. Gleichzeitig kann eine Spannung von 0 V an die Wortleitung WL0 angelegt werden, die mit dem Gate der Speicherzelle C00 verbunden ist, die nicht programmiert wird. Obwohl in 3 nicht dargestellt, kann auch eine hohe Vorspannung, z. B. eine Vorspannung von 5 V, an die Bitleitungen BL1 und BL2 angelegt werden.
Wird die Speicherzelle C10 programmiert, dann wird die Vorspannung von 4 V an die Wortleitung WL1 angelegt und die Speicherzelle C10 leitend geschaltet, um zu ermöglichen, dass ein Programmierstrom Ip zwischen der Source und der Drain der Speicherzelle C10 fließt. Mit dem Fortschreiten des Programmiervorgangs tendiert eine Schwellwertspannung des Gates der Speicherzelle C10 anzusteigen. Daraus resultiert, dass die Fähigkeit des Programmierstromes Ip, zwischen der Source 12 aus 2 und der Drain 13 aus 2 der Speicherzelle C10 nur unter Ausnutzung der Vorspannung VG aus 2 zu fließen, die an das Gate der Speicherzelle C10 angelegt wird, tendenziell reduziert wird oder verloren geht.
Insbesondere tendiert die Zeitdauer, die benötigt wird, um den Programmiervorgang abzuschließen, dazu, je nach den Eigenschaften der zu programmierenden Speicherzellen zu variieren. Daraus resultiert, dass ein Programmiervorgang bestimmter Zeitdauer zu einer Überprogrammierung von einigen Speicherzellen führen kann. Als Resultat der Überprogrammierung können einige der während des Programmiervorgangs injizierten Elektronen dazu tendieren, im floatenden Gate 14 aus 2 der Speicherzelle zu verbleiben, sogar nachdem ein Löschvorgang abgeschlossen ist.
Dieses Phänomen wird stark durch die Anzahl von Programmiervorgängen, die mit einer Speicherzelle durchgeführt werden, und durch die Eigenschaften der jeweiligen Speicherzelle beeinflusst. In anderen Worten ausgedrückt, wenn der Programmiervorgang eine Zeitdauer überschreitet, die für die vollständige Programmierung einer bestimmten Speicherzelle benötigt wird, dann tendiert diese Speicherzelle dazu, überprogrammiert zu werden. Andererseits tendieren einige Elektronen, die während des Programmiervorgangs in das floatende Gate der Speicherzelle injiziert werden, zum Verbleiben im floatenden Gate der Speicherzelle, wenn der Löschvorgang mit einer unzureichenden Zeitdauer zum Entfernen der erforderlichen Anzahl von Elektronen ausgeführt wird.
Wenn angenommen einige der Elektronen nicht entladen werden, sondern im floatenden Gate der Speicherzelle C10 verbleiben, dann werden bei erneuter Programmierung der Speicherzelle C10 beispielsweise zusätzliche Elektronen wieder in das floatende Gate der Speicherzelle injiziert. Daraus resultiert, dass die Speicherzelle C10 dazu tendiert, mehr als die gewünschte Anzahl von Elektronen in ihrem floatenden Gate zu enthalten.
Während des Programmiervorgangs ist es des Weiteren wünschenswert, Elektronen in das floatende Gate der Speicherzelle C10 so zu injizieren, dass der Fluss des Programmierstroms Ip im Allgemeinen für die Zeitdauer des Vorgangs aufrechterhalten wird. Sind jedoch zu viele Elektronen im floatenden Gate der Speicherzelle C10 vorhanden, dann tendiert der Programmierstrom Ip dazu, kleiner oder unterbrochen zu werden. Daraus resultiert, dass die Bitleitung BL0 nicht länger mit dem gewünschten Programmierstrom Ip versorgt wird. Aus dieser Unterbrechung resultiert, dass die erste Verknüpfungsschaltung N1 und die zweite Verknüpfungsschaltung 24 leitend geschaltet werden, und der Spannungspegel auf der Bitleitung BL0 wird durch den Betrieb der Stromsenke N3 zu 0 V.
Daraus resultiert, dass ein Durchbruch in der Speicherzelle C00 auftreten kann, welche sich die Bitleitung BL0 und die Sourceleitung SL0 mit der zu programmierenden Speicherzelle C10 teilt. Ein Durchbruch bedeutet hierbei vorliegend, dass Strom zwischen dem Sourcebereich und dem Drainbereich der Speicherzelle C00 zu fließen beginnt, auch wenn die Speicherzelle C00 sperrend geschaltet ist. Der Durchbruch tritt auf, weil sich die Speicherzelle C00, die nicht programmiert wird, die Sourceleitung SL0 und die Bitleitung BL0 mit der Speicherzelle C10 teilt.
Nimmt der Spannungspegel auf der Bitleitung BL0, die mit der Drain der Speicherzelle C00 verbunden ist, einen Wert von 0 V an, dann wird eine relativ hohe Vorspannung, z. B. 4,5 V, an die Sourceleitung SL0 angelegt. Daraus resultiert, dass durch die große Spannungsdifferenz, die sich zwischen dem Drainbereich und dem Sourcebereich aufbaut, ein Strom zwischen dem Drainbereich und dem Sourcebereich der Speicherzelle C00 fließt, obwohl die Speicherzelle C00 nicht leitend geschaltet ist. Ein solcher Durchbruch tendiert dazu, das Leistungsvermögen einer Speicherzelle zu verschlechtern und die Betriebslebensdauer einer Speicherzelle zu verkürzen.
Zudem gibt es, wenn der Spannungspegel auf der Bitleitung BL0 zu 0 V wird, eine hohe Wahrscheinlichkeit, dass die Speicherzelle C10 überprogrammiert wird. Dies kommt daher, dass Elektronen fortlaufend vom Sourcebereich der Speicherzelle C10 in das floatende Gate der Speicherzelle C10 injiziert werden, auch wenn die Bitleitung BL0 nicht länger mit dem Programmierstrom Ip versorgt wird. Entsprechend ist es erforderlich, einen variablen Spannungspegel einer Bitleitung während eines Programmiervorgangs innerhalb eines bestimmten Bereichs zu steuern.
Es ist Aufgabe der Erfindung, eine Programmiersteuerschaltung zur Verfügung zu stellen, welche die oben genannten Schwierigkeiten des Standes der Technik ganz oder teilweise behebt und insbesondere in der Lage ist, einen variablen Spannungspegel auf einer Bitleitung während eines Programmiervorgangs zu steuern sowie Überprogrammierungen und Durchbruchseffekte weitgehend zu vermeiden, und ein zugehöriges Programmiersteuerverfahren anzugeben.
Die Erfindung löst diese Aufgabe durch eine Programmiersteuerschaltung mit den Merkmalen des Patentanspruchs 1 oder 9 und durch ein Programmiersteuerverfahren mit den Merkmalen des Patentanspruchs 10 oder 14.
Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Es zeigen:
1 ein Blockdiagramm eines Teils eines herkömmlichen Split-Gate-Flash-Speicherzellenfeldes,
2 einen schematischen Querschnitt durch eine herkömmliche Split-Gate-Flash-Speicherzelle,
3 ein Blockdiagramm einer herkömmlichen Programmiersteuerschaltung und eines Teils eines herkömmlichen Split-Gate-Flash-Speicherzellenfeldes,
4 ein Blockdiagramm eines Ausführungsbeispiels einer erfindungsgemäßen Programmiersteuerschaltung und eines Teils eines Split-Gate-Flash-Speicherzellenfeldes und
5 ein Schaltbild eines Ausführungsbeispiels eines Komparators für die erfindungsgemäße Programmiersteuerschaltung aus 4.
4 zeigt ein Ausführungsbeispiel einer erfindungsgemäßen Programmiersteuerschaltung 100 und eines repräsentativen Teils eines Split-Gate-Flash-Speicherzellenfeldes, wobei hier und in den übrigen Figuren der Übersichtlichkeit halber für identische oder funktionell äquivalente Elemente gleiche Bezugszeichen verwendet sind. Wie aus 4 ersichtlich, ist ein Gate einer Speicherzelle C10 mit einer Wortleitung WL1 verbunden, eine Drain der Speicherzelle C10 ist mit einer Bitleitung BL0 verbunden und eine Source der Speicherzelle C10 ist mit einer Sourceleitung SL0 verbunden. Die Speicherzelle C10 teilt sich die Source leitung SL0 und die Bitleitung BL0 mit einer Speicherzelle C00, deren Gate mit einer Wortleitung WL0 verbunden ist.
Die Programmiersteuerschaltung 100 ist mit einer Bitleitung BL0 verbunden, welche mit der Drain der zu programmierenden Speicherzelle verbunden ist. Für die nachfolgende Beschreibung sei o. B. d. A. angenommen, dass die Speicherzelle C10 aus 4 die ausgewählte Speicherzelle ist, welche mit der Programmiersteuerschaltung 100, die mit der Bitleitung BL0 verbunden ist, programmiert wird. Die Programmiersteuerschaltung 100 umfasst einen Pegelabtaststeuerteil 101, einen ersten Schaltsteuerteil 102, eine erste Umschalt- bzw. Verknüpfungsschaltung 103, einen Inverter 104, einen zweiten Schaltsteuerteil 105, eine zweite Umschalt- bzw. Verknüpfungsschaltung 106 und eine Stromsenke 107.
Der Pegelabtaststeuerteil 101 vergleicht eine Spannung VBL auf der Bitleitung BL0, die von einem Knoten ND ausgegeben wird, mit einer Referenzspannung VREF und gibt basierend auf dem Vergleichsergebnis ein Spannungssteuersignal CTL aus.
Der Pegelabtaststeuerteil 101 umfasst einen Vergleichsteil 110 und eine Logikschaltung 120. Der Vergleichsteil 110 wird in Reaktion auf ein erstes Programmiersteuersignal PROG freigegeben oder gesperrt. Ist der Vergleichsteil 110 freigegeben, dann vergleicht er die Bitleitungsspannung VBL mit der Referenzspannung VREF und gibt ein Vergleichsergebnissignal DIFF aus. Der Aufbau des Vergleichsteils 110 wird weiter unten unter Bezugnahme auf 5 beschrieben.
Die beispielhafte Logikschaltung 120 gibt das Spannungssteuersignal CTL in Reaktion auf das erste Programmiersteuersignal PROG, auf ein zweites Programmiersteuersignal DIN und auf das Vergleichsergebnissignal DIFF aus. Wie aus 4 ersichtlich ist, kann die Logikschaltung 120 aus einem Inverter 121 und NAND-Gattern 122 und 123 aufgebaut sein. Der Inverter 121 invertiert das zweite Programmiersteuersignal DIN und gibt das invertierte zweite Programmiersteuersignal/DIN aus. Das NAND-Gatter 122 gibt in Reaktion auf das erste Programmiersteuersignal PROG und das Vergleichsergebnissignal DIFF ein Logiksignal LS mit einem vorbestimmten Pegel aus. Das NAND-Gatter 123 gibt in Reaktion auf das invertierte zweite Programmiersteuersignal/DIN und das Logiksignal LS das Spannungssteuersignal CTL aus. Die Logikschaltung 120 kann, wie dem Fachmann klar, in verschiedenen Schaltungsrealisierungen ausgeführt werden, um das Spannungssteuersignal CTL basierend auf dem Zustand der Eingabesignale PROG, DIFF und DIN zu erzeugen. Des Weiteren können die Inverter 104 und 121 durch einen Inverter ersetzt werden, welcher das zweite Programmiersteuersignal DIN invertiert und das invertierte zweite Programmiersteuersignal/DIN an das NAND-Gatter 123 und an den zweiten Schaltsteuerteil 105 ausgibt.
Das erste Programmiersteuersignal PROG gibt den gesamten Programmiervorgang des Flash-Speicherbausteins frei und das zweite Programmiersteuersignal DIN gibt den Programmiervorgang frei, welcher mit der Speicherzelle C10 ausgeführt wird.
Der erste Schaltsteuerteil 102 empfängt über einen ersten Eingabeanschluss IN1 eine erste höhere Spannung VHM und über einen zweiten Eingabeanschluss IN2 das Spannungssteuersignal CTL. Der erste Schaltsteuerteil 102 gibt ein erstes Schaltvorsignal Vswb1 in Reaktion auf das Spannungssteuersignal CTL aus.
Wird beispielsweise das Spannungssteuersignal CTL freigegeben, dann gibt der erste Schaltsteuerteil 102 die erste höhere Spannung VHM als das erste Schaltvorsignal Vswb1 an einem Ausgabeanschluss OUT aus, und das erste Schaltvorsignal Vswb1 wechselt zu diesem Zeitpunkt auf hohen Pegel. Wird andererseits das Spannungssteuersignal CTL ge sperrt, dann gibt der erste Schaltsteuerteil 102 die erste höhere Spannung VHM nicht am Ausgabeanschluss OUT aus, und das erste Schaltvorsignal Vswb1 wechselt auf niedrigen Pegel.
Die erste Verknüpfungsschaltung 103 wird in Reaktion auf das erste Schaltvorsignal Vswb1 leitend oder sperrend geschaltet. Wie aus 4 ersichtlich ist, kann die erste Verknüpfungsschaltung 103 als NMOS-Transistor ausgeführt sein. Nachfolgend wird die erste Verknüpfungsschaltung 103 daher auch als NMOS-Transistor 103 bezeichnet. Das erste Schaltvorsignal Vswb1 wird an ein Gate des NMOS-Transistors 103 angelegt. Eine Drain des NMOS-Transistors 103 ist mit der Bitleitung BL0 und eine Source des NMOS-Transistors 103 ist mit der zweiten Verknüpfungsschaltung 106 verbunden.
Der Inverter 104 invertiert das zweite Programmiersteuersignal DIN und gibt das invertierte zweite Programmiersteuersignal/DIN aus. Der zweite Schaltsteuerteil 105 empfängt eine zweite höhere Spannung VHN über einen ersten Eingabeanschluss IN1 und empfängt das invertierte zweite Programmiersteuersignal/DIN über einen zweiten Eingabeanschluss IN2. Der zweite Schaltsteuerteil 105 gibt ein zweites Schaltvorsignal Vswb2 in Reaktion auf das invertierte zweite Programmiersteuersignal/DIN aus.
Ist beispielsweise das invertierte zweite Programmiersteuersignal/DIN auf hohem Pegel, dann gibt der zweite Schaltsteuerteil 105 die zweite höhere Spannung VHN als das zweite Schaltvorsignal Vswb2 am Ausgabeanschluss OUT aus, und das zweite Schaltvorsignal Vswb2 wechselt auf hohen Pegel. Wird andererseits das invertierte zweite Programmiersteuersignal/DIN mit niedrigem Pegel ausgegeben, dann gibt der zweite Schaltsteuerteil 105 die zweite höhere Spannung VHN nicht am Ausgabeanschluss OUT aus, und das zweite Schaltvorsignal Vswb2 wechselt auf niedrigen Pegel.
Bei dieser Ausführungsform kann die zweite höhere Spannung VHN auf einen niedrigeren Pegel als die erste höhere Spannung VHM gesetzt sein.
Die zweite Verknüpfungsschaltung 106 wird in Reaktion auf das zweite Schaltvorsignal Vswb2 leitend oder sperrend geschaltet. Wie aus 4 ersichtlich ist, kann die zweite Verknüpfungsschaltung 106 durch einen PMOS-Transistor 131 und einen NMOS-Transistor 132 implementiert werden. Das zweite Schaltvorsignal Vswb2 wird an Gates des PMOS-Transistors 131 und des NMOS-Transistors 132 angelegt. Die Drains des PMOS-Transistors 131 und des NMOS-Transistors 132 sind mit der Source des NMOS-Transistors 103 verbunden. Weiter ist die Source des PMOS-Transistors 131 mit der zweiten höheren Spannung VHN und die Source des NMOS-Transistors 132 mit der Stromsenke 107 verbunden.
Die Stromsenke 107 wird in Reaktion auf eine Vorspannung Vb leitend geschaltet und liefert einen Strom Io. Wie aus 4 ersichtlich ist, kann die Stromsenke 107 als NMOS-Transistor implementiert werden. Nachfolgend wird die Stromsenke 107 daher auch als NMOS-Transistor 107 bezeichnet. Die Vorspannung Vb ist an einen Gateanschluss des NMOS-Transistors 107 angelegt. Die Drain des NMOS-Transistors 107 ist mit der Source des NMOS-Transistors 132 verbunden und die Source des NMOS-Transistors 107 ist mit einer Massespannung verbunden.
Unter Bezugnahme auf 5 wird der Aufbau und die Struktur des Vergleichteils 110 weiter beschrieben. Wie aus 5 ersichtlich ist, kann der Vergleichsteil 110 eine Freigabesteuerschaltung 111, einen Differenzverstärker 112 und eine Ausgabesteuerschaltung 113 umfassen.
Die Freigabesteuerschaltung 111 sperrt den Differenzverstärker 112 in Reaktion auf das erste Programmiersteuersignal PROG oder gibt ihn frei. Die exemplarische Freigabesteuerschaltung 111 umfasst einen Inverter 51, einen PMOS-Transistor 52 und einen NMOS-Transistor 53. Der Inverter 51 invertiert das erste Programmiersteuersignal PROG und gibt das invertierte erste Programmiersteuersignal/PROG aus. Das invertierte erste Programmiersteuersignal/PROG wird an Gates des PMOS-Transistors 52 und des NMOS-Transistors 53 angelegt. Drains des PMOS-Transistors 52 und des NMOS-Transistors 53 sind mit einem Knoten NDC verbunden und eine Source des NMOS-Transistors 53 ist mit der Massespannung verbunden.
Wie aus 5 ersichtlich ist, wird der Differenzverstärker 112 unter der Steuerung der Freigabesteuerschaltung 111 freigegeben oder gesperrt. Der exemplarische Differenzverstärker 112 umfasst PMOS-Transistoren 61 bis 63 und 67 und NMOS-Transistoren 64 bis 66. Ein Source des PMOS-Transistors 61 ist mit einer internen Spannung VCC verbunden und an ein Gate des PMOS-Transistors 61 ist das invertierte zweite Programmiersteuersignal/PROG angelegt. Zudem ist eine Drain des PMOS-Transistors 61 ebenso wie Sourceelektroden der PMOS-Transistoren 62 und 63 mit der Source des PMOS-Transistors 52 verbunden.
Die PMOS-Transistoren 62 und 63 bilden einen Stromspiegel. Die NMOS-Transistoren 64 und 65 vergleichen die Referenzspannung VREF mit der Spannung VBL auf der Bitleitung BL0 aus 4 und geben ein Ausgabesignal Vout als Vergleichsergebnis an einem Knoten NDO aus. Der NMOS-Transistor 66 arbeitet als Stromquelle. Ein Gate des NMOS-Transistors 66 ist mit dem Knoten NDC der Freigabesteuerschaltung 111 und eine Source des NMOS-Transistors 66 ist mit der Massespannung verbunden.
Der PMOS-Transistor 67 ermöglicht, dass eine am Knoten NDC ausgegebene Spannung Vc auf einem hohen oder einem niedrigen Pegel gehalten wird. Die Ausgabesteuerschaltung 113 gibt das Vergleichsergebnissignal DIFF in Reaktion auf das erste Programmiersteuersignal PROG und das Ausgabesignal Vout aus, welches vom Knoten NDO empfangen wird. Die exemplarische Ausgabesteuerschaltung 113 umfasst einen PMOS-Transistor 71 und einen Inverter 72. Während das erste Programmiersteuersignal PROG gesperrt ist, veranlasst der PMOS-Transistor 71 den Inverter 72 stets zur Ausgabe des Vergleichsergebnissignals DIFF mit einem niedrigen Pegel. Eine Source des PMOS-Transistors 71 ist mit der internen Spannung VCC verbunden und das erste Programmiersteuersignal PROG wird am Gate des PMOS-Transistors 71 eingegeben. Weiter ist eine Drain des PMOS-Transistors 71 mit dem Knoten NDO verbunden. Der Inverter 72 invertiert das vom Knoten NDO empfangene Ausgabesignal Vout und gibt das invertierte Ausgabesignal/Vout als Vergleichsergebnissignal DIFF aus.
Die Funktionsweise der Programmiersteuerschaltung 100 wird nachfolgend unter Bezugnahme auf die 4 und 5 weitergehend beschrieben. Unter Bezugnahme zunächst auf 4 werden zur Durchführung eines Programmiervorgangs mit der Speicherzelle C10 das erste Programmiersteuersignal PROG und das zweite Programmiersteuersignal DIN freigegeben. Hierbei ist das erste Programmiersteuersignal PROG auf hohem Pegel freigegeben und das zweite Programmiersteuersignal DIN ist auf niedrigem Pegel freigegeben.
Der Vergleichsteil 110 des Pegelabtaststeuerteils 101 wird in Reaktion auf das erste Programmiersteuersignal PROG freigegeben. Speziell wird hierzu, wie aus 5 ersichtlich ist, das erste Programmiersteuersignal PROG mit einem hohen Pegel vom Inverter 51 der Freigabesteuerschaltung 111 invertiert. Daraus resultiert, dass das invertierte erste Pro grammiersteuersignal/PROG mit niedrigem Pegel an die Gates des PMOS-Transistors 52 und des NMOS-Transistors 53 der Freigabesteuerschaltung 111 angelegt wird. Zudem wird das invertierte erste Programmiersteuersignal/PROG an das Gate des PMOS-Transistors 61 des Differenzverstärkers 112 angelegt. In Reaktion auf das invertierte erste Programmiersteuersignal/PROG werden die PMOS-Transistoren 52 und 61 leitend geschaltet und der NMOS-Transistor 53 wird sperrend geschaltet.
Die am Knoten NDC von den PMOS-Transistoren 52 und 61 ausgegebene Spannung Vc ist auf hohem Pegel. In Reaktion auf die Spannung Vc mit hohem Pegel wird der NMOS-Transistor 66 des Differenzverstärkers 112 leitend geschaltet. Die NMOS-Transistoren 64 und 65 des Differenzverstärkers 112 vergleichen die Referenzspannung VREF mit der Spannung VBL auf der Bitleitung BL0 und geben das Ausgabesignal Vout am Knoten NDO entsprechend dem Vergleichsergebnis aus.
Ist die Spannung VBL höher als die Referenzspannung VREF, dann ist das Ausgabesignal Vout vom Differenzverstärker 112 auf niedrigem Pegel. Da das erste Programmiersteuersignal PROG auf hohem Pegel ist, wird der PMOS-Transistor 71 der Ausgabesteuerschaltung 113 sperrend geschaltet. Der Inverter 72 der Ausgabesteuerschaltung 113 invertiert das Ausgabesignal Vout und gibt das Vergleichsergebnissignal DIFF mit hohem Pegel aus.
Wie aus 4 ersichtlich ist, gibt das NAND-Gatter 122 der Logikschaltung 120 in Reaktion auf das Vergleichsergebnissignal DIFF mit hohem Pegel und auf das erste Programmiersteuersignal PROG mit hohem Pegel das Logiksignal LS mit niedrigem Pegel aus. Weiter invertiert der Inverter 121 der Logikschaltung 120 das zweite Programmiersteuersignal DIN mit niedrigem Pegel und gibt das invertierte zweite Programmiersteuersignal/DIN mit hohem Pegel aus. Das NAND-Gatter 123 der Logikschaltung 120 gibt in Reaktion auf das invertierte zweite Programmiersteuersignal/DIN mit hohem Pegel und das Logiksignal LS mit niedrigem Pegel das Spannungssteuersignal CTL mit hohem Pegel aus.
In Reaktion auf das Spannungssteuersignal CTL gibt der erste Schaltsteuerteil 102 die erste höhere Spannung VHM als erstes Schaltvorsignal Vswb1 aus. In Reaktion auf das erste Schaltvorsignal Vswb1 wird der NMOS-Transistor 103, d. h. die erste Verknüpfungsschaltung, leitend geschaltet.
Der Inverter 104 invertiert das zweite Programmiersteuersignal DIN mit niedrigem Pegel und gibt das invertierte zweite Programmiersteuersignal/DIN mit hohem Pegel aus. In Reaktion auf das invertierte zweite Programmiersteuersignal/DIN mit hohem Pegel gibt der zweite Schaltsteuerteil 105 die zweite höhere Spannung VHN als das zweite Schaltvorsignal Vswb2 aus. In Reaktion auf das zweite Schaltvorsignal Vswb2 wird der PMOS-Transistor 131 der zweiten Verknüpfungsschaltung 106 sperrend geschaltet und der NMOS-Transistor 132 wird leitend geschaltet. Daraus resultiert, dass ein Strompfad von den NMOS-Transistoren 103 und 132 gebildet wird, was es dem Programmierstrom Ip der Speicherzelle C10 erlaubt, über die NMOS-Transistoren 103 und 132 zur Stromsenke 107 zu fließen.
Daher kann mit dem Fortschreiten des Programmiervorgangs der Speicherzelle C10 der Programmierstrom Ip reduziert werden und die Spannung VBL auf der Bitleitung BL0 kann ebenfalls abgesenkt werden, wodurch die Wahrscheinlichkeit einer Überprogrammierung und eines Durchbruchs reduziert wird.
Ist hingegen die Spannung VBL niedriger als die Referenzspannung VREF, dann gibt der Differenzverstärker 112 das Ausgabesignal Vout mit hohem Pegel ab. Der Inverter 72 der Ausgabesteuerschaltung 113 invertiert das Ausgabesignal Vout mit hohem Pegel und gibt das Vergleichsergebnissignal DIFF mit niedrigem Pegel aus. Das NAND-Gatter 122 gibt in Reaktion auf das Vergleichsergebnissignal DIFF mit niedrigem Pegel und auf das erste Programmiersteuersignal PROG mit hohem Pegel das Logiksignal LS mit hohem Pegel aus. Der Inverter 121 invertiert das zweite Programmiersteuersignal DIN mit niedrigem Pegel und gibt das invertierte zweite Programmiersteuersignal/DIN mit hohem Pegel aus. Das NAND-Gatter 123 gibt in Reaktion auf das invertierte zweite Programmiersteuersignal/DIN mit hohem Pegel und das Logiksignal LS mit hohem Pegel das Spannungssteuersignal CTL mit niedrigem Pegel aus.
In Reaktion auf das Spannungssteuersignal CTL gibt der erste Schaltsteuerteil 102 das erste Schaltvorsignal Vswb1 mit niedrigem Pegel aus. In Reaktion auf das erste Schaltvorsignal Vswb1 wird der NMOS-Transistor 103 sperrend geschaltet. Daraus resultiert, dass dem Programmierstrom Ip der Speicherzelle C10 nicht ermöglicht wird, die Stromsenke 107 zu erreichen, vielmehr wird er an die Bitleitung BL0 angelegt, wodurch die Spannung VBL auf der Bitleitung BL0 erhöht wird.

Auf diese Weise wird es während der Programmierung der Speicherzelle C10 der Spannung VBL auf der Bitleitung BL0 nicht ermöglicht, einen Wert von 0 V zu erreichen, die Spannung VBL wird vielmehr von der Programmiersteuerschaltung 100 innerhalb eines vorbestimmten Bereichs gesteuert, d. h. gehalten. Die Betriebsbedingungen für den NMOS-Transistor 103 im Hinblick auf die Zustände der Signale PROG, DIN, CTL und den Vergleich der Spannungen VBL und VREF sind in der nachstehenden Tabelle 1 dargestellt. Tabelle 1

Pegel des ersten Programmiersteuersignals PROG	Pegel des zweiten Programmiersteuersignals DIN	Pegel des Spannungssteuersignals CTL	Relative Werte der Bitleitungs(VBL)- und Referenz(VREF)-Spannungen	Zustand der Verknüpfungsschaltung (NMOS-103)
Hoch	Hoch	Hoch	-	An
Niedrig	Hoch	Hoch	-	An
Hoch	Niedrig	Hoch	VBL > VREF	An
Hoch	Niedrig	Niedrig	VBL < VREF	Aus
Niedrig	Niedrig	Niedrig	-	Aus

Wie oben ausgeführt ist, ermöglicht die Erfindung, dass in Speicherzellen, wie der Speicherzelle C00, die benachbart zu der zu programmierenden Speicherzelle, wie der Speicherzelle C10, angeordnet sind, die Wahrscheinlichkeit eines Durchbruchs reduziert oder ein Durchbruch verhindert wird, weil es die Programmiersteuerschaltung 100 erlaubt, dass die Spannung VBL auf der Bitleitung BL0 innerhalb eines vorbestimmten Bereichs gesteuert bzw. gehalten wird.
Die erfindungsgemäße Programmiersteuerschaltung für Flash-Speicherbausteine und das erfindungsgemäße Programmiersteuerverfahren ermöglichen somit eine Reduzierung der Wahrscheinlichkeit ei nes Durchbruchs oder die Verhinderung eines Durchbruchs in benachbarten Speicherzellen, welche sich eine gemeinsame Sourceleitung mit einer zu programmierenden Speicherzelle teilen, und ermöglichen eine Reduzierung der Wahrscheinlichkeit der Überprogrammierung der zu programmierenden Speicherzelle oder verhindern eine solche Überprogrammierung.

Claims

Programmiersteuerschaltung zur Steuerung der Programmierung einer Speicherzelle in einem Flash-Speicherbaustein, welcher ein Speicherzellenfeld umfasst, bei dem eine Speicherzelle (C00, C10) mit einer Wortleitung (WL0, WL1), einer Bitleitung (BL0) und einer Sourceleitung (SL0) verbunden ist und durch Anlegen eines Programmierstromes an eine korrespondierende Bitleitung programmierbar ist, gekennzeichnet durch – einen Pegelabtaststeuerteil (101), welcher selektiv in Reaktion auf ein erstes Programmiersteuersignal (PROG) freigegeben oder gesperrt wird und bei Freigabe ein Spannungssteuersignal (CTL) ausgibt, das von einem Vergleich einer an die Speicherzelle angelegten Bitleitungsspannung (VBL) mit einer Referenzspannung (VREF) abhängt, – eine Schaltsteuereinheit (102, 105), welche ein Schaltvorsignal (Vswb1, Vswb2) in Reaktion auf das Spannungssteuersignal (CTL) und ein zweites Programmiersteuersignal (DIN) ausgibt, – eine Stromsenke (107), welche einen vorbestimmten Strom zu einem Masseanschluss in Reaktion auf ein Referenzvorsignal zur Verfügung stellt, und – eine Verknüpfungsschaltung (103, 106), welche zwischen der Bitleitung (BL0) und der Stromsenke (107) eingeschleift ist und selektiv in Reaktion auf das Schaltvorsignal (Vswb1, Vswb2) freigegeben oder gesperrt wird.
Programmiersteuerschaltung nach Anspruch 1, dadurch gekennzeichnet, dass – das erste Programmiersteuersignal (PROG) selektiv einen Programmiervorgang für den Flash-Speicherbaustein freigibt oder sperrt und – das zweite Programmiersteuersignal (DIN) selektiv einen Programmiervorgang für die Speicherzelle (C00, C10) freigibt oder sperrt.
Programmiersteuerschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Pegelabtaststeuerteil (101) folgende Komponenten umfasst: – einen Vergleichsteil (110), in welchem die Bitleitungsspannung (VBL) mit der Referenzspannung (VREF) verglichen wird, um ein Vergleichsergebnissignal (DIFF) zu erzeugen, und – eine Logikschaltung (120), welche das Spannungssteuersignal (CTL) in Reaktion auf das Vergleichsergebnissignal (DIFF) und das zweite Programmiersteuersignal (DIN) ausgibt.
Programmiersteuerschaltung nach Anspruch 3, dadurch gekennzeichnet, dass der Vergleichsteil (110) folgende Komponenten umfasst: – einen Differenzverstärker (112), welcher die Bitleitungsspannung (VBL) mit der Referenzspannung (VREF) vergleicht und ein korrespondierendes internes Signal (Vout) erzeugt, – eine Freigabesteuerschaltung (111), welche den Differenzverstärker (112) selektiv in Reaktion auf das erste Programmiersteuersignal (PROG) freigibt oder sperrt, und – eine Ausgabesteuerschaltung (113), welche das interne Signal (Vout) empfängt, wenn das erste Programmiersteuersignal (PROG) freigegeben ist, und das Vergleichsergebnissignal (DIFF) ausgibt.
Programmiersteuerschaltung nach Anspruch 4, dadurch gekennzeichnet, dass – das interne Signal (Vout) auf einen ersten Pegel gesetzt ist, wenn die Bitleitungsspannung (VBL) höher als die Referenzspannung (VREF) ist, und auf einen zweiten Pegel gesetzt ist, wenn die Bitleitungsspannung (VBL) niedriger als die Referenzspannung (VREF) ist, und – das Vergleichsergebnissignal (DIFF) auf einen ersten Pegel gesetzt ist, wenn das interne Signal (Vout) auf dem ersten Pegel ist, und auf einen zweiten Pegel gesetzt ist, wenn das interne Signal (Vout) auf dem zweiten Pegel ist oder wenn das erste Programmiersteuersignal (PROG) gesperrt ist.
Programmiersteuerschaltung nach Anspruch 5, dadurch gekennzeichnet, dass – das Spannungssteuersignal (CTL) auf einen ersten Pegel gesetzt ist, wenn das Vergleichsergebnissignal (DIFF) auf den ersten Pegel gesetzt ist und das zweite Programmiersteuersignal (DIN) freigegeben ist, und auf einen zweiten Pegel gesetzt ist, wenn das Vergleichsergebnissignal (DIFF) auf den zweiten Pegel gesetzt ist und das zweite Programmiersteuersignal (PROG) freigegeben ist.
Programmiersteuerschaltung nach Anspruch 6, dadurch gekennzeichnet, dass die Schaltsteuereinheit (102, 105) folgende Komponenten umfasst: – einen ersten Schaltsteuerteil (102), welcher das erste Schaltvorsignal (Vswb1) mit einem ersten Pegel ausgibt, wenn das Spannungssteuersignal (CTL) auf den ersten Pegel gesetzt ist, und mit einem zweiten Pegel ausgibt, wenn das Spannungssteuersignal (CTL) auf den zweiten Pegel gesetzt ist, und – einen zweiten Schaltsteuerteil (105), welcher das zweite Schaltvorsignal (Vswb2) in Reaktion auf das zweite Programmiersignal (DIN) ausgibt.
Programmiersteuerschaltung nach Anspruch 7, dadurch gekennzeichnet, dass die Verknüpfungsschaltung (103, 106) folgende Komponenten umfasst: – eine erste Verknüpfungsschaltungseinheit (103), welche mit der Bitleitung (BL0) verbunden ist und leitend geschaltet ist, wenn das erste Schaltvorsignal (Vswb1) auf den ersten Pegel gesetzt ist, und sperrend geschaltet ist, wenn das erste Schaltvorsignal (Vswb1) auf den zweiten Pegel gesetzt ist, und – eine zweite Verknüpfungsschaltungseinheit (106), welche zwischen der ersten Verknüpfungsschaltung (103) und der Stromsenke (107) eingeschleift ist und selektiv in Reaktion auf das zweite Schaltvorsignal (Vswb2) leitend oder sperrend geschaltet ist.
Programmiersteuerschaltung zur Steuerung der Programmierung einer Speicherzelle in einem Flash-Speicherbaustein, welcher ein Speicherzellenfeld umfasst, bei dem eine Speicherzelle (C00, C10) mit einer Wortleitung (WL0, WL1), einer Bitleitung (BL0) und einer Sourceleitung (SL0) verbunden ist und durch Anlegen eines Programmierstromes an eine korrespondierende Bitleitung programmierbar ist, gekennzeichnet durch – eine erste Schaltung zur Freigabe eines Programmiersteuersignals (PROG, DIN), um einen Programmiervorgang der Speicherzelle (C00, C10) zu initiieren, – eine zweite Schaltung zum Aktivieren einer Verknüpfungsschaltung (103, 106) in Reaktion auf das Programmiersteuersignal (PROG, DIN), wobei die Verknüpfungsschaltung (103, 106) mit der korrespondierenden Bitleitung (BL0) verbunden ist, – eine dritte Schaltung zum Erzeugen eines Spannungssteuersignals (CTL) in Reaktion auf das Programmiersteuersignal (PROG, DIN), auf eine an die Bitleitung (BL0) angelegte Spannung (VBL) und auf eine Referenzspannung (VREF), – eine vierte Schaltung zum Steuern des Spannungspegels auf der Bitleitung (BL0) durch selektives Aktivieren und Deaktivieren der Verknüpfungsschaltung (103, 106) in Reaktion auf das Spannungssteuersignal (CTL) und – eine fünfte Schaltung zum Sperren des Programmiersteuersignals und zum Anhalten der Programmierung der Speicherzelle (C00, C10).
Programmiersteuerverfahren für eine Speicherzelle in einem Flash-Speicherbaustein, welcher ein Speicherzellenfeld umfasst, bei dem eine Speicherzelle (C00, C10) mit einer Wortleitung (WL0, WL1), einer Bitleitung (BL0) und einer Sourceleitung (SL0) verbunden ist und durch Anlegen eines Programmierstromes an eine korrespondierende Bitleitung programmierbar ist, gekennzeichnet durch die Schritte: a) Freigeben eines Programmiersteuersignals (PROG, DIN), um einen Programmiervorgang der Speicherzelle (C00, C10) zu beginnen, b) Aktivieren einer Verknüpfungsschaltung (103, 106), die mit der korrespondierenden Bitleitung (BL0) verbunden ist, in Reaktion auf das Programmiersteuersignal (PROG, DIN), c) Erzeugen eines Spannungssteuersignals (CTL) in Reaktion auf das Programmiersteuersignal (PROG, DIN) und auf eine an die Bitleitung (BL0) angelegte Spannung (VBL), d) Steuern des Spannungspegels auf der Bitleitung (BL0) durch selektives Leitend- und Sperrendschalten der Verknüpfungsschal tung (103, 106) in Reaktion auf das Spannungssteuersignal (CTL) und e) Sperren des Programmiersteuersignals (PROG, DIN) zum Anhalten der Programmierung der Speicherzelle (C00, C10).
Programmiersteuerverfahren nach Anspruch 10, dadurch gekennzeichnet, dass der Schritt c folgende Teilschritte umfasst: c1) Vergleichen der Bitleitungsspannung (VBL) mit einer Referenzspannung (VREF), wenn das Programmiersteuersignal (PROG, DIN) freigegeben ist, und Ausgeben eines Vergleichsergebnissignals (DIFF) mit einem vorgegebenen Pegel basierend auf dem Vergleichsergebnis und c2) Ausgeben des Spannungssteuersignals (CTL) in Reaktion auf das Vergleichsergebnissignal (DIFF).
Programmiersteuerverfahren nach Anspruch 11, dadurch gekennzeichnet, dass der Schritt c1 folgende Teilschritte umfasst: c11) Ausgeben des Vergleichsergebnissignals (DIFF) mit einem ersten Pegel, wenn die Bitleitungsspannung (VBL) höher als die Referenzspannung (VREF) ist, und c12) Ausgeben des Vergleichsergebnissignals (DIFF) mit einem zweiten Pegel, wenn die Bitleitungsspannung (VBL) niedriger als die Referenzspannung (VREF) ist, und/oder der Schritt c2 folgende Teilschritte umfasst: c21) Ausgeben des Spannungssteuersignals (CTL) mit einem ersten Pegel, wenn das Vergleichsergebnissignal (DIFF) auf den ersten Pegel gesetzt ist, und c22) Ausgeben des Spannungssteuersignals (CTL) mit einem zweiten Pegel, wenn das Vergleichsergebnissignal (DIFF) auf den zweiten Pegel gesetzt ist.
Programmiersteuerverfahren nach Anspruch 12, dadurch gekennzeichnet, dass der Schritt d folgende Teilschritte umfasst: d1) Leitendschalten der Verknüpfungsschaltung (103, 106), wenn das Spannungssteuersignal (CTL) auf den ersten Pegel gesetzt ist, um die Bitleitungsspannung (VBL) zu reduzieren, und d2) Sperrendschalten der Verknüpfungsschaltung (103, 106), wenn das Spannungssteuersignal (CTL) auf den zweiten Pegel gesetzt ist, um die Bitleitungsspannung (VBL) zu erhöhen.
Programmiersteuerverfahren für eine Speicherzelle unter Verwendung einer Programmiersteuerschaltung nach einem der Ansprüche 1 bis 9, gekennzeichnet durch folgende Schritte zur Steuerung der Bitleitungsspannung (VBL): – Beginnen eines Programmiervorgangs, wobei eine variable Bitleitungsspannung (VBL) an die Bitleitung (BL0) angelegt und die Bitleitung mit der Stromsenke (107) verbunden wird, – Vergleichen der angelegten Bitleitungsspannung (VBL) mit der Referenzspannung (VREF), wobei die angelegte Bitleitungsspannung (VBL) mit dem Fortschreiten des Programmiervorgangs abnimmt, – Fortsetzen des Programmiervorgangs, während die angelegte Bitleitungsspannung (VBL) höher bleibt als die Referenzspannung (VREF), und – Unterbrechen der Verbindung zwischen der Bitleitung (BL0) und der Stromsenke (107), wenn die angelegte Bitleitungsspannung (VBL) unter die Referenzspannung (VREF) absinkt.
Programmiersteuerverfahren nach Anspruch 14, dadurch gekennzeichnet, dass – der Programmiervorgang durch Freigabe des ersten Programmiersteuersignals (PROG) auf einem hohen Pegel und des zweiten Programmiersteuersignals (DIN) auf einem niedrigen Pegel begonnen wird, – der Programmiervorgang durch Halten des Spannungssteuersignals (CTL) auf hohem Pegel fortgesetzt wird, während die angelegte Bitleitungsspannung (VBL) höher als die Referenzspannung (VREF) ist, wodurch ein Programmierstromfluss zur Stromquelle (107) ermöglicht wird, wobei der Programmiervorgang durch Ändern des Spannungssteuersignals (CTL) auf niedrigen Pegel fortgesetzt wird, wenn die angelegte Bitleitungsspannung (VBL) unter die Referenzspannung absinkt, wodurch ein Stromfluss zur Stromquelle (107) verhindert wird und die angelegte Bitleitungsspannung (VBL) über 0 V gehalten wird, und – der Programmiervorgang durch Sperren des ersten Programmiersteuersignals (PROG) auf niedrigem Pegel und des zweiten Programmiersteuersignals (DIN) auf hohem Pegel beendet wird.