DE112013003828T5

DE112013003828T5 - Bitleitungs-Spannungsregelung in einem nicht-flüchtigen Speicher

Info

Publication number: DE112013003828T5
Application number: DE112013003828.5T
Authority: DE
Inventors: Evrim Binboga
Original assignee: Spansion LLC
Current assignee: Infineon Technologies LLC
Priority date: 2012-07-31
Filing date: 2013-07-29
Publication date: 2015-04-30
Also published as: JP5827450B2; TWI604448B; US8699273B2; JP2015528975A; KR20150028855A; GB201501977D0; TW201411628A; GB2519884B; US20140036595A1; CN104662611A; CN104662611B; GB2519884A; WO2014022281A1; KR101588622B1

Abstract

Systeme und Methoden werden bereitgestellt, um die Schreib-Störbedingungen in einer nicht-adressierten Speicherzelle eines nicht-flüchtigen Speicher-Arrays zu minimieren. Bitleitungs-Treiberschaltungen werden bereitgestellt, um eine rampenförmige Spannung zu kontrollieren, welche auf eine Bitleitung einer Ziel-Speicherzelle und einer benachbarten Bitleitung einer nicht-adressierten Speicherzelle angelegt ist, in verschiedenen Ausführungsbeispielen wird die Richtigkeit gespeicherter Daten in der nicht-adressierten Speicherzelle durch das Anlegen eines kontrollierten Spannungssignals auf eine zuvor schwebende Bitleitung einer Nachbarzelle gewahrt, um eine Potentialdifferenz zwischen des Source- und Drain-Knotens der nicht-adressierten Nachbar-Speicherzelle während eines Schreibvorgangs auf der Ziel-Speicherzelle zu reduzieren. In einer weiteren Ausführung ist eine erhöhte Source-Vorspannung an einer ”Source”-Bitleitung der Zielzelle während der Rampenförmigen Ansteuerung der Drain-Vorspannung angelegt und dann auf ein Massepotential oder annähernd auf ein Massepotential während des Schreibvorgangs reduziert.

Description

Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich im Allgemeinen auf nicht-flüchtige Speicher und speziell auf die Reduzierung von Schreib-Störeffekten in nicht flüchtigen Speicher durch die Regulierung der angelegten Spannungen an einer Bitleitung einer Ziel-Speicherzelle und einer benachbarten Bitleitung derselben oder der benachbarten Speicherzelle während eines Schreibvorgangs.
Hintergrund der Erfindung
Fortschritte bei Halbleiterherstellungsverfahren, digitaler Systemarchitektur, und Wireless-Infrastruktur und weiteren Bereichen, haben zu einem breiten Spektrum an elektronischen Produkten geführt, speziell Consumer-Produkten, welche immer höhere Ansprüche an die Leistung und Dichte in nicht-flüchtigen Speicher setzen. So wie in vielen Bereichen der Halbleiterindustrie, gibt es einen stetigen Wunsch und Bestrebungen höhere Vorrichtungspackungsdichten zu erreichen und die Anzahl von Speicherzelle auf einen einzelnen Die, Wafer oder Halbleitervorrichtung zu erhöhen. Gleichzeitig ist eine Erhöhung der Vorrichtungsgeschwindigkeit und -performance erwünscht.
Übliche nicht-flüchtige Speichervorrichtungen beinhalten einen Virtuell-Masse-Speicher-Array, welches aus mehreren einzelnen Speicherzellen zusammengesetzt ist, wobei jeder von diesen in der Lage ist, einen oder mehrere Datenbits zu speichern. Typische nicht-flüchtige Speicherarchitekturen beinhalten einen Speicher-Array, welche sich aus einzelnen ladungsspeichernden Transistorzellen zusammensetzen, typischerweise aus einem Floating-Gate-Transistor und einem Charge-Trapping-Transistor. In üblichen Array-Architekturen sind die Speicherzelle üblicherweise in einem Raster mit Zeilen und Spalten angeordnet. Üblicherweise beinhaltet jede Transistor-Speicherzelle einen Gate-, einen Source- und einen Drain-Knoten. In einigen nicht-flüchtigen Speichern teilen sich sämtliche Speicherzellen in einer Zeile eine gemeinsame Wortleitung, welche mit der Gate einer jeden Zelle verbunden ist. Das Array beinhaltet auch eine Anzahl von Bitleitungen, üblicherweise senkrecht der Wortleitung bereitgestellt. Jede Bitleitung ist mit einem Source/Drain-Knoten einer jeden Speicherzelle einer Spalte im Array verbunden, wobei benachbarte Zellen eine Bitleitung teilen.
In vielen nicht-flüchtigen Speichervorrichtungen ist das Speicher-Array in einzelne adressierbare Einheiten, Gruppen oder Bereiche organisiert, auf die für Lese-, Schreib- und Löschvorgänge durch eine Adressier-Dekodier-Schaltung zugegriffen wird. Die nicht-flüchtige Speichervorrichtung beinhaltet üblicherweise eine geeignete Dekodier- und Gruppenauswahls-Schaltungen und Treiberschaltungen, um geeignete Spannungen an den Wortleitungen und den Bitleitungen der Zellen, welche betrieben werden, bereitzustellen, wie dies in der Literatur bekannt ist.
Einige nicht-flüchtige Speicher, sowie Flash-Speicher, werden üblicherweise durch Hot-Electron-Injection programmiert und durch Fowler-Nordheim-Tunneling gelöscht. Diese Mechanismen werden üblicherweise durch das Anlegen geeigneter Spannungen an dem Gate-, Source- und Drain-Knoten der Ziel-Speicherzelle durchgeführt. Während eines Lösch- oder Schreibvorgangs werden geeignete Spannungen an den Transistorknoten angelegt, um zu bewirken, dass Ladung von dem Floating-Gate oder der Charge-Trapping-Schicht der Ziel-Transistorzelle entfernt oder auf diese gespeichert wird. Während eines Lesevorgangs werden geeignete Spannungen auf die Transistorknoten angelegt, um das Fließen eines Stromes in der Zielzelle zu bewirken, wobei die Größe eines solchen Stromes kennzeichnend für den Datenwert ist, welcher in der Zelle gespeichert wird. Die Speichervorrichtung beinhaltet eine geeignete Schaltung, um den resultierenden Zellenstrom zu erfassen, um die Daten, welche in der Zelle gespeichert sind, zu bestimmen, was dann für den Zugang durch andere Vorrichtungen im System, in welchem die Speichervorrichtung eingesetzt ist, an einem Datenbusterminal der Vorrichtung bereitgestellt wird.
Die Lage einer Ziel-Speicherzelle wird entsprechend der Zeile und Spalte ihrer Position im Speicher-Array bestimmt. Eine periphere Schaltung erhält die Adressierungsinformation und eine Dekodier-Schaltung wird verwendet, um die geeignete Wortleitung und Bitleitung, welche mit der Zielzelle assoziiert wird, auszuwählen.
Um einen Schreibvorgang an der Zielzelle einzuleiten, wird eine Programmierspannung an der entsprechenden Wortleitung angelegt, welche mit dem Gate der Zieltransistor-Speicherzelle verbunden ist. Im Allgemeinen erhält nur eine Bitleitung, welche eines Drain-Knotens der ausgewählten Zielzelle entspricht, eine Drain-Vorspannung, während die andere Bitleitung, welche dem Source-Knoten der Zielzelle entspricht, eine Source-Vorspannung erhält, welche dem Massepotential oder annähernd dem Massepotential entspricht. Während des Schreibvorgangs entkoppeln bisher bekannte Schaltungen alle anderen Bitleitungen der benachbarten, nicht-adressierten Zellen elektrisch von einer Spannungsquelle, so dass die Bitleitungen insoweit als ”schwebend” bezeichnet werden können. Da die benachbarten Bitleitungen schwebend sind, führen die benachbarten Speicherzellen in der gleichen Zeile idealerweise keinen Strom und werden nicht durch den Schreibvorgang an der Zielzelle beeinflusst. Trotzdem sind die benachbarten Zellen in derselben Reihe infolge des Anlegens einer Spannung in einem ohmschen Zustand, da sie mit der gleichen Wortleitung verbunden sind wie die Zielzelle. Darüber hinaus kann es aufgrund kapazitiver Kopplung zwischen den Metall-Bitleitungen zu einer entgegengesetzte Potentialdifferenz zwischen den Drain- und Source-Knoten der Nachbarzelle kommen, was zu einer unerwünschten Schreibstörung an der nicht-adressierten Nachbarzelle führt. Eine Schreibstörung ist ein unerwünschtes Nebenprodukt einer hohen Spannung, welche an der Bitleitung angelegt ist, um den Zustand einer Ziel-Speicherzelle zu ändern.
In einigen Speicher-Arrays ”ziehen” die kapazitive Kopplung zwischen einer Ziel-Bitleitung und einer benachbarten schwebenden Bitleitung und auch ein Bitleitung-zu-Bitleitungs-Leckstrom zwischen diesen das Spannungspotential, welches an dem benachbarten ”schwebenden” Bitleitung zu erwarten ist, während eines Schreibvorgang effektiv hoch, um der Drain-Vorspannung, welche an der Zielzellen-Bitleitung angelegt ist, dicht zu folgen. Entsprechend ist jede Potentialdifferenz zwischen dem Source- und dem Drain-Knoten an der nicht-adressierten Zelle ein kleiner Wert und daher führt der kleine Strom durch die nicht-adressierte Zelle typischerweise nicht zu einer starken Schreibstörbedingung an der nicht-adressierten Zelle. Zusätzlich kontrollieren einige nicht-flüchtige Speichervorrichtungen eine Rampenrate der Ziel-Bitleitung, um ein effektiveres ”Hochziehen” des Spannungspotentials an der schwebenden Bitleitung zu ermöglichen, so dass der Potentialunterschied zwischen einer Zielzellen-Bitleitung und der benachbarten schwebenden Bitleitung reduziert ist. Trotzdem ist diese Technik in Speicher-Arrays mit höherer Dichte weniger effektiv als vom Markt gefordert wird.
Einige nicht-flüchtige Speichervorrichtungen erreichen Virtuell-Masse-Speicher-Arrays mit höherer Dichte durch die Reduzierung der physischen Dimensionen jeder Transistor-Speicherzelle und durch das Hinzufügen von mehr Zellenzeilen am Array. Entsprechend sind die Bitleitungen, welche an den Source/Drain-Knoten der Speicherzelle gekoppelt sind, physisch näher zueinander angeordnet und jede Bitleitung hat einen erhöhten Widerstandswert auf Grund der erhöhten Ladung und der Länge. Daher weisen Bitleitungen in dichteren Arrays eine erhöhte RC-Zeitkonstante auf, welche eine Verzögerung beim Aufladen der schwebenden Nachbar-Bitleitung hervorruft. Auf Grund dieser Verzögerung lädt die schwebende Bitleitungs-Spannung langsamer und folgt der Ziel-Bitleitungs-Spannung während des Schreibvorgangs nicht dicht. Daher verursacht eine erhöhte Potentialdifferenz zwischen den Source- und Drain-Knoten der benachbarten Speicherzelle potentiell eine Schreibbedingung an der nicht-adressierten benachbarten Zelle, welche zu massiven und unerwünschten Schreibstöreffekten führt. Darüber hinaus sind Transistoren mit kleineren physischen Abmessungen empfindlicher, so dass sogar zuvor tolerierte Schreibbedingungen in der Nachbarzelle im Laufe der Zeit zu einer massiven Störung der Ladung und daher der Daten auf der Nachbarzelle führen können. Daher wird das Schreibstörproblem ernster und schwieriger zu handhaben, da dichtere und kleinere Die Strukturen in nicht-flüchtigen Speichervorrichtungen implementiert werden.
Es wird also eine Vorrichtung und ein Verfahren zur Ermöglichung von Schreibvorgängen für ein dichtes Speicher-Array mit erwünschter Geschwindigkeit benötigt, während der vorhandene Zustand von Nachbarzellen erhalten bleibt.
Kurzbeschreibung der Figuren
Ausführungsbeispiele der Erfindung werden im Zusammenhang mit den nachfolgenden Zeichnungen beschrieben. In den Zeichnungen bezeichnen gleiche Bezugszeichen identische oder funktional ähnliche Elemente. Zusätzlich verweist die äußere linke Ziffer oder die erste bzw. die ersten beiden Ziffern eines Bezugszeichens auf die Zeichnung, in welcher das Bezugszeichen zum ersten Mal auftaucht.
1 ist eine Querschnittsdarstellung eines n-Kanal-Floating-Gate-Feldeffekttransistors, welcher in einem nicht-flüchtigen Speicher-Array, wie einem Flash-Speicher, verwendet wird.
2 ist eine Querschnittsdarstellung eines n-Kanal-Charge-Trapping-Layer-Feldeffekttransistors, welcher in einem nicht-flüchtigen Speicher-Array, wie einem Flash-Speicher, verwendet wird.
3 ist eine schematische Darstellung einer Teilreihe von Transistor-Speicherzellen in einem beispielhaften, nicht-flüchtigen Virtuell-Masse-Speicher-Array.
4 ist ein schematisches Blockdiagramm einer allgemeinen Systemstruktur eines Ausführungsbeispiels der vorliegenden Erfindung.
5A, 5B und 5C zeigen jeweils beispielhafte Spannungsverläufe für einen Schreibpuls, ein Drain-Vorsignal und ein Source-Vorsignal.
6 ist ein schematisches Diagramm einer Bitleitungs-Treiberschaltung für die Steuerung einer Ziel-Bitleitungs-Spannung und einer benachbarten Bitleitungs-Spannung in einem Ausführungsbeispiel der vorliegenden Erfindung.
7 ist ein Zeitdiagramm, welches verschiedene digitale Steuersignale und die entsprechenden Spannungsverläufe an den Bitleitungen, welche von Interesse sind, illustriert.
8 ist ein schematisches Blockdiagramm einer alternativen Bitleitungs-Treiberschaltung für die Steuerung einer Ziel-Bitleitungs-Spannung und einer benachbarten Bitleitungs-Spannung in einem Ausführungsbeispiel der vorliegenden Erfindung.
9 ist eine schematische Darstellung einer Teilreihe von Transistor-Speicherzellen während eines simultanen Schreibvorgangs gemäß eines Ausführungsbeispiels der vorliegenden Erfindung.
10 ist eine schematische Darstellung einer Bitleitungs-Treiberschaltung für die Steuerung einer Source-Vorspannung einer Ziel-Speicherzelle gemäß eines Ausführungsbeispiels der vorliegenden Erfindung.
11 ist ein Zeitdiagramm, welches verschiedene digitale Steuersignale und die entsprechenden Spannungsverläufe an den Bitleitungen, welche von Interesse sind, illustriert.
12 und 13 sind Flussdiagramme, welche Methode gemäß der vorliegenden Erfindung illustrieren.
Es sei angemerkt, dass die Querschnittsdarstellungen verschiedener Halbleiterstrukturen, welche in den Figuren gezeigt ist, nicht notwendigerweise maßstabsgetreu gezeichnet sind, sondern, wie es auch üblich ist, so gezeichnet, um ein klares Verständnis der Strukturen, Prozessschritte und Vorgänge, welche sie illustrieren, zu vermitteln.
AUSFÜHRLICHE BESCHREIBUNG
Die folgende ausführliche Beschreibung bezieht sich auf die beigefügten Zeichnungen, um die Ausführungsbeispiele gemäß der Erfindung illustrieren. Verweise in der ausführlichen Beschreibung auf ”ein Ausführungsbeispiel”, ”eine Ausführungsform”, oder ähnlichem, deuten an, dass das beschriebene Ausführungsbeispiel ein spezielles Merkmal, eine Struktur oder eine Eigenschaft beinhalten kann, aber jedes Ausführungsbeispiel nicht unbedingt das spezielle Merkmal, die Struktur oder die Eigenschaft beinhalten muss. Darüber hinaus beziehen sich solche Ausdrücke nicht unbedingt auf dasselbe Ausführungsbeispiel. Desweiteren liegt es, wenn ein spezielles Merkmal, eine Struktur oder eine Eigenschaft in Verbindung mit dem Ausführungsbeispiel beschrieben ist, innerhalb des Wissens des Fachmanns auf dem (den) relevanten Gebiet(en), auch solche Merkmale, Strukturen oder Eigenschaften in Verbindung mit anderen Ausführungsbeispiel zu verwenden, unabhängig davon, ob diese explizit beschrieben sind.
Die Ausführungsbeispiele, welche hier beschrieben sind, dienen dem illustrativen Zweck und wirken nicht einschränkend. Andere Ausführungsbeispiele sind möglich und Änderungen und Variationen der Ausführungsbeispiele innerhalb des Grundgedankens und des Gebietes der Erfindung sind denkbar. Daher ist die ausführliche Beschreibung nicht so auszulegen, dass diese die Erfindung beschränken würde. Vielmehr ist der Umfang der Erfindung nur gemäß der folgenden Ansprüche und ihrer Äquivalenten definiert.
Die folgende ausführliche Beschreibung der Ausführungsbeispiele wird daher vollständig die allgemeine Natur der Erfindung offenbaren, welche andere durch Anwendung des Wissens eines Fachmanns auf dem (den) relevanten Gebiet(en) modifizieren und/oder anpassen können für verschiedene Anwendungen, wie etwa Ausführungsbeispiele, ohne dabei Experimente durchzuführen und ohne dabei von dem Grundgedanken und dem Umfang der Erfindung abzukommen. Daher sind solche Anpassungen und Modifikationen als innerhalb der Bedeutung und der zahlreichen Äquivalenten der Ausführungsbeispiele zu verstehen, welche auf Basis der Lehre und der Anleitung vorgestellt sind. Es ist so zu verstehen, dass die Ausdrücke und/oder Terminologien hierbei für den Zweck der Beschreibung und nicht der Beschränkung dient, so dass die Terminologie oder die Wortwahl in der vorliegenden Beschreibung von dem Fachmann auf dem (den) relevanten Gebiet(en) im Lichte der Lehre zu interpretieren ist.
Terminologie
Die Begriff Chip, Die, integrierter Schaltkreis, Halbleitervorrichtung und mikroelektronische Vorrichtung werden häufig auf dem Gebiet der Elektronik austauschbar verwendet. Die vorliegende Erfindung ist anwendbar auf alle oben genannten Gebiete, da diese Ausdrücke auf dem Gebiet entsprechend verstanden werden.
Bezüglich der Chips ist es üblich, dass Leistung, Masse und verschiedene Signale zwischen ihnen und anderen Schaltelementen durch physische, elektrisch leitende Verbindungen gekoppelt sind. Ein solcher Verbindungspunkt kann als Eingang, Ausgang, Eingang/Ausgang (E/A), Klemme, Leitung, Pin, Pad, Port, Schnittstelle oder mit ähnlichen Varianten und Kombinationen bezeichnet werden. Obwohl Verbindungen zwischen und unter Chips üblicherweise durch elektrische Leiter erfolgen, wird der Fachmann erkennen, dass Chips oder andere Schaltelemente alternativ auch durch optische, mechanische, magnetische, elektrostatische und elektromagnetische Schnittstellen gekoppelt sein können.
Polykristallines Silizium ist eine nicht-poröse Form von Silizium, welche aus zufällig orientierten Kristallen oder Domänen hergestellt ist. Polykristallines Silizium ist häufig durch chemisches Aufdampfen eines Silizium-Quellgases oder durch andere Methoden gebildet und weist eine Struktur auf, welche großwinklige Korngrenzen, Zwillingsgrenzen oder beides beinhaltet. Polykristallines Silizium wird in Fachkreisen häufig als Polysilizium oder manchmal einfach als Poly bezeichnet.
FET, wie hier verwendet, bezieht sich auf einen Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET). Ein n-Kanal-FET wird hier auch als NFET bezeichnet. Ein p-Kanal FET wird hier als PFET bezeichnet.
Floating-Gate-Transistor bezieht sich auf einen FET, in dem ein Stapel über einem Kanalbereich angeordnet ist, in welchem der Stapel eine erste dielektrische Schicht hat, welche über dem Kanalbereich des FET angeordnet sind, ein erstes elektrisch leitendes Material, welches über der ersten dielektrischen Schicht angeordnet ist, eine zweite dielektrische Schicht, welche über dem elektrisch leitenden Material angeordnet ist, und ein zweites elektrisch leitendes Material, welches über der zweiten dielektrischen Schicht angeordnet ist. Die erste dielektrische Schicht wird hier als die Floating-Gate-Dielektrizitätsschicht bezeichnet. Historisch bedingt und weniger präzise wird die erste dielektrische Schicht auch als Tunneloxid bezeichnet. Das erste elektrisch leitende Material wird als Floating-Gate bezeichnet. Die zweite dielektrische Schicht wird hier als Control-Gate-Dielektrizitätsschicht bezeichnet. Historisch bedingt wird die zweite dielektrische Schicht auch als die Interpoly-Oxid bezeichnet, aber dieser Ausdruck ist irreführend für Floating-Gate-Transistoren mit einem High-k-Dielektrikum als zweite dielektrische Schicht und einem Control-Gate aus Metall, Metalllegierung oder einem Stapel aus Metall oder Metalllegierungen (High-k-Metal-Gate – HKMG). Das zweite elektrisch leitende Material wird bezeichnet als Control-Gate. In dieser Anordnung ist das Floating-Gate von allen anderen elektrischen Knoten elektrisch isoliert.
Source/Drain(S/D)-Anschlüsse bezeichnen die Anschlüsse eines FET, zwischen denen unter dem Einfluss eines elektrischen Feldes, im Anschluss an die Inversion der Halbleiteroberfläche, unter dem Einfluss eines elektrischen Feldes, welcher durch eine Spannung hervorgerufen wird, welche am Gate-Anschluss des FET angelegt ist, ein elektrischer Strom fließt. Üblicherweise werden die Source- und Drain-Anschlüsse eines FET so hergestellt, dass diese geometrisch symmetrisch sind. Mit geometrisch symmetrischem Source- und Drain-Anschluss ist es üblich, diese Anschlüsse einfach als Source/Drain-Anschlüsse zu bezeichnen und diese Nomenklatur wird hier verwendet. Designer bezeichnen häufig einen speziellen Source/Drain-Anschluss als ”Source” oder ”Drain” auf Basis der Spannung, welche an dem Anschluss angelegt wird, wenn der FET in einer Schaltung betrieben wird.
Ein High-k-Dielektrikum bezieht sich auf ein Material, das eine Dielektrizitätskonstante hat, welche größer ist als die von Siliziumdioxid.
Die Begriffe Kontakt und Kontaktierung beziehen sich beide auf Strukturen für die elektrische Verbindung von Leitern verschiedener Verbindungsebenen. Diese Begriffe werden manchmal in der Literatur verwendet, um sowohl eine Öffnung in einem Isolator, in welchem die Struktur abgeschlossen wird, als auch die abgeschlossene Struktur selbst bezeichnet. Für den Zweck dieser Offenbarung bezeichnen Kontakt und Kontaktierung beide die fertiggestellte Struktur.
Ein Substrat, wie hier verwendet, bezieht sich auf das physische Objekt, das das Grundwerkstück ist, welches durch verschiedene Prozessschritte in die gewünschte mikroelektronische Konfiguration umgewandelt wird. Ein Substrat kann auch als Wafer bezeichnet werden. Wafer können aus halbleitenden, nicht halbleitenden oder Kombinationen aus halbleitenden und nicht halbleitenden Materialien hergestellt werden.
Der Ausdruck vertikal, wie hier verwendet, bedeutet grundsätzlich senkrecht zu der Oberfläche eines Substrats.
Übersicht
Ein üblicher, nicht-flüchtiger Speicher ist der Flash-Speicher. Eine Flash-Speicherzelle ist üblicherweise durch einen Floating-Gate-Transistor gebildet. In einigen Ausführungen kann die Flash-Speicherzelle eine Charge-Trapping-Schicht statt eines Floating-Gates für die speichernde Ladung beinhalten. Flash-Speicher-Produkte beinhalten üblicherweise ein Flash-Speicherzellen-Array.
Im Flash-Speicher ist es üblich, dass ein Teil der Floating-Gate-Transistoren in dem Array miteinander verbunden ist, so dass ihre Control-Gates einen gemeinsamen Knoten bilden. Dieser gemeinsame Knoten wird als Wortleitung bezeichnet. Die Wortleitung wird durch eine Wortleitungs-Treiberschaltung angesteuert, welche eine Spannung an den Control-Gates anlegen kann, wobei diese Spannung eine Höhe aufweist, welche davon abhängt, ob diese Speicherzelle adressiert worden ist und abhängig davon, ob ein Lösch-, Programm- oder Lesevorgang durchgeführt werden soll. Flash-Speicher-Arrays beinhalten typischerweise mehrere Wortleitungen.
Auf ähnliche Weise ist es im Flash-Speicher-Array üblich, für einen Teil der Floating-Gate-Transistoren im Array untereinander verbunden zu werden, so dass eine Source/Drain-Klemme einen gemeinsamen Knoten bildet. Dieser gemeinsame Knoten wird als Bitleitungs-Diffusionsbereich bezeichnet, welche vorzugsweise an einer Metall-Bitleitung elektrisch verbunden ist. Eine Bitleitungs-Treiberschaltung kann eine Spannung an die Bitleitung anlegen, wobei diese Spannung eine Höhe hat, welche davon abhängt, ob eine Speicherzelle, welche mit der Bitleitung verbunden ist, adressiert worden ist und davon abhängt, ob ein Lösch-Programm oder Lösevorgang durchgeführt werden soll. Flash-Speicher-Arrays umfassen typischerweise mehrere Bitleitungen.
Während des Adressierungs- oder Auswahlvorgangs einer Ziel-Speicherzelle kann die Adressierung der gewünschten Speicherzelle(n) bekanntermaßen unbeabsichtigt Elektronen auf den Floating-Gate oder Charge-Trapping-Schicht von nicht ausgewählten Speicherzellen platzieren oder Elektronen von dieser entfernen, falls diese Speicherzellen eine Wortleitung und/oder eine Bitleitung mit den ausgewählten Speicherzellen teilen. In einem besonderen Beispiel ist eine ausgewählte Ziel-Speicherzelle während eines Schreibvorgangs programmiert und eine benachbarte Speicherzelle, welche eine Bitleitung und eine Wortleitung teilt, kann Elektronen auf seinem Floating-Gate aufnehmen, auf Grund einer unbeabsichtigten und ungewünschten Schreibbedingung (d. h. hohe Gate-Spannung und hohe Potentialdifferenz zwischen Source- und Drain-Knoten).
Wie weiter unten noch detailliert beschrieben wird, liefern verschiedene Ausführungen der vorliegenden Erfindung Schaltungen und Methoden für die Reduzierung oder Minimierung von Schreib-Störbedingungen auf nicht-adressierten benachbarten Zellen, während eine erhöhte Schreib-Performance gewährleistet ist. Verschiedene Ausführungen waren vorteilhafterweise die Richtigkeit der Daten, welche in die nicht-adressierten Speicherzellen gespeichert ist, indem ein kontrolliertes Spannungssignal an eine zuvor schwebende Bitleitung einer Nachbarzelle angelegt wird, um eine Potentialdifferenz zwischen den Source- und Drain-Knoten der nicht-adressierten Nachbar-Speicherzelle zu reduzieren. Nicht nur, dass die Potentialdifferenz entlang der Knoten einer nicht-adressierten Nachbarzelle reduziert wird, sondern höhere Schreibgeschwindigkeiten können an der Zielzelle realisiert werden, da die Rampenrate der benachbarten Bitleitung schneller folgt als die der Ziel-Bitleitung, wodurch eine schnellere Erhöhung der Drain-Vorspannung einer Ziel-Bitleitung ermöglicht wird.
In einer weiteren Ausführung können die Schreibgeschwindigkeiten sogar weiter erhöht werden, indem auch eine erhöhte Source-Vorspannung an einer ”Source”-Bitleitung der Zielzelle während der rampenförmigen Ansteuerung der Drain-Vorspannung angelegt wird. Auf diese Weise erreicht die Drain-Vorspannung der Zielzelle schneller einen Spannungspegel, welcher ausreichend für die Programmierung ist. Zusätzlich kann die erhöhte Source-Vorspannung, welche an der benachbarten Speicherzelle angelegt ist, dabei helfen, jegliche Pull-Down-Effekte auf anderen Bitleitungen in der gleichen Reihe zu verbessern, falls es einen gleichzeitigen Schreibvorgang auf einer benachbarten Speicherzelle gibt. Die Pull-Down-Effekte sind nachteiliger, wenn die Source-Vorspannung alternativ auf Masse oder in der Nähe der Masse liegt. Folglich kann die Rampenrate anderer Bitleitungen effektiver kontrolliert werden, um eine Potentialdifferenz zwischen den Source- und Drain-Knoten einer nicht-adressierten Speicherzelle zu minimieren.
1–3 stellen Hintergrundinformationen bereit.
1 zeigt eine Querschnittsdarstellung eines beispielhaften n-Kanal-Floating-Gate-Feldeffekttransistors 100, welcher in einem beispielhaften nicht-flüchtigen Speicher-Array, wie einem Flash-Speicher, verwendet wird. Ein Substrat 102, welches typischerweise, aber nicht einschränkend, ein Silizium-Wafer sein kann, bildet hierin ein Paar Source-Drain-Anschlüsse (S/D-Anschlüsse) 104, 106. S/D-Anschlüsse 104, 106 entsprechen den versenkten Bitleitungen in Substrat 102 oder den Bitleitungs-Diffusionsbereichen, welche elektrisch mit den Metall-Bitleitungen verbunden sind, welche als Teil des nicht-flüchtigen Speichers bereitgestellt sind, wie im Stand der Technik bekannt ist. Der Einfachheit halber wird der S/D-Anschluss 104 als Source-Anschluss bezeichnet und der S/D-Anschluss 106 als Drain-Anschluss. Trotzdem können in einer besonderen Ausführung beide S/D-Anschlüsse 104, 106 entweder einem Source-Anschluss oder einem Drain-Anschluss einer Transistor-Speicherzelle entsprechen, wie durch das Layout bzw. Muster einer nicht-flüchtigen Speichermatrix bestimmt ist, entsprechen und kann in einem Ausführungsbeispiel entsprechend des gewünschten Vorgangs austauschbar sein. Der Teil des Substrats 102, welcher lateral zwischen der Source 104 und der Drain 106 angeordnet ist, wird hier als Kanalbereich 103 bezeichnet. Wie in 1 zu sehen sind die Source 104 und die Drain 106 zu einem Stapel angeordnet, welcher eine Gate-Dielektrizitätsschicht 108 umfasst, ein Floating Gate 110, eine Dielektrizitätsschicht 112 und ein Control-Gate 114. Control-Gate 114 ist als Teil einer Wortleitung im Speicher-Array gebildet oder ist elektrisch an eine Wortleitung im Array gekoppelt. Floating Gate 110 ist elektrisch von dem Kanalbereich 103 durch Gate-Dielektrizitätsschicht 108 getrennt und ist elektrisch von der Control-Gate 114 durch die Dielektrizitätsschicht 112 isoliert. Eine Grenzspannung V_T des Floating Gate Transistors 100 kann eingestellt werden, indem die Ladungsmenge, welche auf der Floating Gate 110 gespeichert ist, erhöht oder reduziert wird. Die Ladungsmenge, welche auf dem Floating Gate 110 eingespeist wird, kann zwei Datenbits (entweder ”0” oder ”1”) entsprechen, abhängig davon, ob die Vorrichtung 100 einen Strom oberhalb eines bestimmten Grenzwertes leitet, wenn eine Lese-Spannung an Gate 114 angelegt wird. Die Ladungsmenge auf einem Floating Gate ändert eine Betriebsart des Transistors, und wird als Grenzspannung oder V_T bezeichnet. Während des Betriebs sind spezifische oder konstante V_T-Werte erwünscht, um die präzise Speicherung von Datenwerten zu gewährleisten. Alternativ kann der Floating Gate Transistor 100 eingestellt werden, um mehrere Datenbits zu speichern, entsprechend den variierenden Stromwerten, welche erfasst wird, wenn eine Lese-Spannung an Gate 114 angelegt ist. Variierende Stromwerte können erreicht werden, indem die Ladungsmenge, welche auf dem Floating Gate 110 gespeichert ist, oder V_T während eines Schreibprozesses präzise kontrolliert werden. In solchen Mehrfach-Bit-Anordnungen, sind die Daten, welche in der Floating-Gate-Transistor-Zelle 100 gespeichert sind, sogar noch anfälliger gegenüber Schreib-Stör-Bedingungen, da eine höhere Genauigkeit notwendig ist, um die entsprechende Ladung präzise zu messen, welche mit den gespeicherten Daten in Verbindung steht. In einer solchen Ausführung können sogar leichte Variationen in der gespeicherten Ladung und daher V_T zu einer unerwünschten Verfälschung der gespeicherten Daten führen.
Typischerweise werden Elektronen durch Hot Electron Injection auf dem Floating Gate platziert und durch Tunneling, wie etwa Fowler-Nordheim-Tunneling, entfernt. Vereinbarungsgemäß wird die Entfernung von Elektronen als Löschen bezeichnet und das Hinzufügen von Elektronen wird als Programmierung bezeichnet. Der Fachmann wird erkennen, dass 1 nur beispielhaft ist und dass andere Vorrichtungsstrukturen, welche die Funktionalität des dargestellten Floating Gate Transistors implementieren, auch möglich sind. Beispielhaft und nicht einschränkend kann das Control Gate die vertikalen Seiten des Floating Gates einhüllen, wobei beide Gates durch ein dielektrisches Material getrennt sind. Als weiteres Beispiel und wieder nicht einschränkend können die dielektrische Schicht 112 und die Control Gate 114 jeweils aus einem High-k dielektrischen Material und einem Metall, Metalllegierung oder einem Stapel aus Metall- und/oder Metalllegierungen bestehen.
Mit Bezug auf die Struktur aus 1 ist ein Programm- oder Schreibvorgang auf der Transistor-Speicherzelle 100 durchgeführt, indem veranlasst wird, dass Elektronen vom Kanalbereich 103 auf Floating Gate 110 injiziert werden. Um den Floating Gate Transistor 100 zu programmieren, wird eine Source-Vorspannung an den Source-Anschluss 104 angelegt, eine Control-Gate-Spannung wird an die Control-Gate 114 angelegt und eine Drain-Vorspannung wird an der Drain 106 angelegt, so dass sowohl die ”Gate-zu-Source”-Spannung als auch die ”Drain-zu-Source”-Spannung vorgegebene positive Werte annehmen. Diese Anordnung bewirkt, dass Elektronen im Kanalbereich 103 zwischen dem Source 104 und dem Drain 106 unter dem Einfluss des Drain-zu-Source Feldes beschleunigt werden. Die beschleunigten Elektronen werden ausreichend energetisch, wenn sie sich dem Drain-Bereich annähern, so dass einige von ihnen genug Energie haben, um nach einer Kollision mit einem oder mehreren Atomen im Kristallgitter des Kanalbereichs 103 durch die Floating Gate Dielektrizitätsschicht 108 zu dringen und in der Floating Gate 110 eingefangen zu werden. Die erhöhte negative Ladungsmenge auf Floating Gate 110 erhöht die Grenzspannung V_T des Floating Gate Transistors 100, d. h. eine höhere Control Gate-zu-Source Spannung wird notwendig, um einzuschalten.
2 zeigt eine Querschnittsdarstellung eines beispielhaften n-Kanal-Charge-Trapping-Layer Feldeffekttransistors 200, welcher in einem beispielhaften nicht-flüchtigen Speicher-Array, wie einem Flash-Speicher, verwendet wird. Ähnlich wie beim Floating Gate Transistor 100 aus 1, beinhaltet der Charge-Trapping-Layer-Transistor 200 ein Substrat 202, welches hierin ein Paar Source/Drain-Anschlüsse (S/D-Anschlüsse) oder Bitleitungs-Diffusionsbereiche 204, 206 bildet. Der Teil des Substrats 202, welcher lateral zwischen S/D 204 und S/D 206 angeordnet ist, wird hier als Kanalbereich 203 bezeichnet. Wie in 2 gezeigt, sind S/D 204 und S/D 206 zu einem Stapel angeordnet, welcher eine Gate-Dielektrizitätsschicht 208, eine Charge-Trapping-Schicht 210, eine Dielektrizitätsschicht 212 und ein Control Gate 214 umfasst. Charge-Trapping-Schicht 210 ist vom Kanalbereich 203 durch die Gate-Dielektrizitätsschicht 208 elektrisch isoliert und ist vom Control Gate 214 durch die Dielektrizitätsschicht 212 elektrisch isoliert. Die Charge-Trapping-Schicht 210 ist mit zwei Charge-Storage-Bereichen 216 und 218 ausgelegt, wobei zum Beispiel jeder davon in der Lage ist, ein oder mehrere Datenbits zu speichern.
Die Programmierung oder das Schreiben von Daten auf einem Charge Trapping Layer-Transistor 200 ist ähnlich wie beim Floating Gate-Transistor 100. Elektronen werden in die Charge Trapping Schicht 210 injiziert, indem ein hohes elektrisches Feld zwischen einem aktiven Source und einem aktiven Drain des Charge Trapping Layer Transistors angelegt wird. Um den linken Charge Storage Bereich 216 zu programmieren, wird eine Drain-Vorspannung am aktiven Drain 204 angelegt und eine Source-Vorspannung wird an der aktiven Source 206 angelegt. Umgekehrt wird, um den rechten Storage-Bereich 218 zu programmieren, eine Drain-Vorspannung am aktiven Drain 206 angelegt und eine Source-Vorspannung am aktiven Source 204 angelegt. Die Charge Trapping-Schicht 210 ist vorzugsweise aus einem Material mit niedriger Leitfähigkeit hergestellt, so dass jegliche eingefangenen Elektronen dazu neigen, generell in dem Bereich 216 oder 218 zu bleiben, in welchen sie injiziert sind. Die Charge Storage Bereiche 216 und 218 befinden sich üblicherweise in der Nähe der Kanten der Charge Trapping Schicht, da die Wahrscheinlichkeit eines Elektrons, in die Charge Trapping Schicht injiziert zu werden, in der Nähe der aktiven Anschlüsse 204, 206 maximal ist. In diesen Bereichen werden die Elektronen unter dem angelegten elektrischen Feld während eines Schreibvorgangs, um in die Charge Trapping Schicht 210 injiziert zu werden, die meiste Energie gewonnen haben. Eine solche Anordnung ermöglicht der Charge Trapping Schicht 210, eine oder mehrere Datenbits in jedem Charge Storage Bereich 216 und 218 zu speichern.
3 zeigt eine Teilreihe 300 eines Arrays einer nicht-flüchtigen Speicherzelle, wie etwa eines Floating Gate Transistors oder eines Charge-Trapping-Layer-Transistors gemäß eines Ausführungsbeispiels der vorliegenden Erfindung. Teilreihe 300 zeigt eine Gruppe von Speicherzellen 301–308 in einer NOR-Virtuell-Masse-artigen Implementierung. Die Teilreihe 300 ist eine Virtuell-Masse-Implementierung, da es keine zugehörigen Masse-Bitleitungen gibt. Vielmehr kann jeder der Bitleitungen auf ein Massepotential oder näherungsweise auf ein Massepotential durch eine angelegte Spannung gesteuert werden, wie entsprechend eines speziellen Vorgangs gewünscht. Die Speicherzellen 301–308 sind mit einer gemeinsamen Wortleitung WL 309 verbunden, welche elektrisch an einem Control Gate eines jeden der Transistor-Speicherzellen 301–308 verbunden. Wie gezeigt ist jede Transistorspeicherzelle elektrisch mit einem Paar Metall-Bitleitungen BL gekoppelt, welche mit 310–318 bezeichnet sind. Jede Metall-Bitleitung 310–318 ist elektrisch mit einem der S/D-Anschlüsse einer jeden Speicherzelle 301–308 gekoppelt. Diese S/D-Anschlüsse können alternativ als Bitleitungs-Diffusionsbereiche bezeichnet werden. Wie gezeigt teilen benachbarte Paare der Speicherzellen eine gemeinsame Bitleitung. Beispielsweise hat die Speicherzelle 301 zugeordnete Bitleitungen BL 310 und BL 311 und Speicherzelle 302 hat zugeordnete Bitleitungen BL 311 und BL 312. Als solche teilen Zelle 301 und 302 Bitleitung 311.
Abhängig von den angelegten Wortleitungs-Spannungen und Bitleitungs-Verbindungen, sind die Speicherzellen 301–308 in der Lage Bits zu schreiben, zu lesen und zu löschen, entsprechend einem Ladungswert, welcher auf dem Floating Gate 110 oder innerhalb des Charge-Storage-Bereiches 216 oder 218 der Charge-Trapping-Schicht 210 gespeichert ist. In einem beispielshaften Virtuell-Masse-Speicherarray kann die gewünschte Performance durch hohe Schreibgeschwindigkeiten an einer Zielspeicherzelle 304 erreicht werden, zum Beispiel indem der bestehende Zustand der Nachbarzellen 301–303 und 305–308 beibehalten wird. Zusätzlich ist es wünschenswert, das Array-Design und die periphere Schaltung so kompakt und handlich wie möglich zu halten.
Eine hohe Schreibgeschwindigkeit kann erreicht werden durch das Anlegen eines erhöhten elektrischen Feldes an eine Zielspeicherzelle während eines Schreibvorgangs. Das elektrische Feld wird angelegt, indem vorgegebene Spannungswerte an den Gate-, Drain- und Source-Anschlüssen einer Zielspeicherzelle angelegt werden, um eine erhöhte Potentialdifferenz zwischen den Source- und Drain-Anschlüssen der Zielspeicherzelle zu erzeugen. Um einen effizienten Schreibvorgang an der Zielzelle zu ermöglichen, muss eine bestimmte Potentialdifferenz erreicht werden. Die benötigte Potentialdifferenz zwischen den Source- und Drain-Anschlüssen einer bestimmten Speicherzelle wird durch die Halbleitertechnik und einer Programmierung oder Ladezustände der Zelle bestimmt. Während eines Schreibvorgangs auf einer Zielspeicherzelle 304 wird ein ausreichend hohes elektrisches Feld typischerweise durch die Bereitstellung eines hohen Spannungspotentials an der Wortleitung WL 309 bereit gestellt wird, welche mit dem Gate der Zielzelle 304 verbunden ist, ein hohes Spannungspotential an der Bitleitung 314 bereitgestellt wird, welche dem aktiven Drain-Anschluss der Zielzelle 304 entspricht und indem ein Spannungspotential gleich oder nahe dem Massepegel an der Bitleitung 313 bereitgestellt wird, welche dem Source-Anschluss der Zielspeicherzelle 304 entspricht. Je schneller ein Spannungspotential, welches an Bitleitung 314 angelegt ist, ein ausreichendes Programmierpotential erreicht, desto schneller ist der Schreibvorgang auf der Zielzelle 304 durchgeführt. Trotzdem sollte Bitleitung 314 nicht zu schnell laden, so dass eine Potentialdifferenz zwischen der Ziel-Bitleitung 314 und der schwebenden Bitleitung 315 entsteht. Daher wird die Performance des Schreibvorgangs teilweise durch die Halbleitertechnik bestimmt und dadurch, wie schnell die schwebende Bitleitung 315 hochgezogen oder aufgeladen werden kann, um die Potentialdifferenz zu minimieren. In einigen Ausführungen ist das hohe Drain-Vorspannungspotential, welches an der Bitleitung 314 angelegt ist, mit einem stufenförmigen oder rampenförmigen Verlauf bereitgestellt. Ein solcher rampenförmiger Spannungsverlauf ermöglicht es, dass die schwebende Bitleitung 315 mit einer Rate ansteigt oder lädt, um der Funktion der aktiven Bitleitung 314 dichter zu folgen.
Das Anstiegsverhalten der schwebenden Bitleitung 315 wird durch verschiedene Faktoren bestimmt. Eine der Hauptursachen ist der Bitleitung-zu-Bitleitungs-Leckstrom, welcher bewirkt, dass die schwebende Bitleitung 315 auflädt. Eine weitere Ursache ist die kapazitive Metall-zu-Metall-Kopplung zwischen den Bitleitungen 314 und 315. Diese Ursachen waren üblicherweise ausreichend, um das Spannungspotential an der schwebenden Bitleitung 315 hochzuziehen, so dass eine entgegengesetzte Potentialdifferenz zwischen einem Source und einem Drain der nicht-adressierten Zelle 315 nicht zu einer schwerwiegenden Schreibstörbedingung der nicht-adressierten Zelle 305 führt. In dichteren Speicherarrays, in welchen Transistor-Speicherzellen mit kürzeren Gate- und Kanallängen hergestellt sind, kann ein resultierender Bitleitungs-Leckstrom relativ hoch sein, im Vergleich zu weniger dichten Arrays. Trotzdem hat, wie zuvor erläutert, jeder der Bitleitungen in dichteren Speicherarrays einen größeren Widerstand, aufgrund der zunehmenden Länge und des übermäßigen Ladens an den Bitleitungen. Daher weisen die benachbarten schwebenden Bitleitungen 315, aufgrund der erhöhten RC-Zeitkonstante, eine viel langsamere Laderate oder Rampierungsrate auf, als im weniger dichten Array. Dementsprechend sind sogar in Ausführungen, in welchen eine rampenförmige Drain-Vorspannung an Bitleitung 314 angelegt ist, die durch kapazitive Metall-zu-Metall-Bitleitungs-Kupplung und Bitleitung-zu-Bitleitungs-Leck induzierten Hochzieh-Effekte am benachbarten schwebenden Bitleitung 315 nicht effektiv, das Potential am benachbarten Bitleitung 315 hochzuziehen, um dem Drain-Vorpotential am aktiven Bitleitung 314 dicht zu folgen, was zu einer Schreib-Störung an der nicht-adressierten Zelle 305 führt.
Beispielsweise wird dieser Nebeneffekt durch die schwebende Bitleitung ”F” 315 und ihr langsames Auf-/Ab-Kopplungsverhalten in Bezug auf die Hochspannungs(HV)-angesteuerte Bitleitung ”D” 314 verursacht, während der steigende oder fallende Übergang von Bitleitung D 314 im Gange ist und die Source-Bitleitung ”S” 313 ist nominell nahe dem Masse-Potential (Gnd). Da an der Wortleitung 309 eine hohe Spannung angelegt wird, führt eine entgegengesetzte Potentialdifferenz zwischen den Bitleitungen 314 und 315 zu einem unerwünschten Schreib-Stimulus an der Nachbarzelle 305, falls das Kupplungsverhalten der schwebenden Bitleitung 315 neben der schnell rampenförmig angesteuerten Metall-Bitleitung 315 nicht schnell genug ist, um auf die Änderung über die Zeit Δt (d. h. ΔV/Δt) ihres Nachbar-Potentials zu antworten.
In nicht-flüchtigen Speichervorrichtungen sind vorhandene Netzteile, welche beispielsweise Ladepumpen- und -regler aufweisen, so ausgelegt, um die hohe Schreibgeschwindigkeit, welche von den Anwendungen, welche die Speichervorrichtung verwenden, gefordert wird, zu erfüllen. Trotzdem ist die Schreibgeschwindigkeit einer Zielzelle in einem dichten Speicherarray durch das Rampierverhalten einer benachbarten Bitleitung begrenzt, um Schreibstörbedingungen zu minimieren. Wie oben ausgeführt ist eine Technik für die Minimierung der Potentialdifferenz zwischen einer aktiven Bitleitung und einer schwebenden Bitleitung, eine Steuerung der Rampenrate für die angelegte Spannung an der aktiven Bitleitung zu implementieren, so dass ermöglicht wird, dass die schwebende Bitleitungs-Rampenrate der aktiven Bitleitungs-Rampenrate dichter folgen kann. Um dichtere Speicherarrays zu realisieren, kann das Bereitstellen einer Steuerung der Rampenrate nur für die angesteuerte Bitleitung einer Zielzelle nicht ausreichen, um Schreibstörfehler zu vermeiden.
Ausführungsbeispiele der vorliegenden Erfindung mildern dieses Problem durch die aktive Steuerung der Rampenrate, nicht nur für die Ziel-Bitleitungen, sondern auch für die Bitleitung einer nicht-adressierten Speicherzelle, während des Schreibens auf einer adressierten Speicherzelle. In einer weiteren Ausführung ist die Steuerung der Rampenrate für die Ziel-Bitleitung und eine benachbarte schwebende Bitleitung verbessert, indem während des Schreibvorgangs eine Steuerung der Source-Anschlussspannung für adressierte Zellen im Speicherarray angewendet wird. Jedes dieser Verfahren kann unabhängig oder in Kombination, abhängig von dem Datenmuster des Speicherarrays oder anderen Performance-Anforderungen des nicht-flüchtigen Speichers, angewandt werden.
Beispielhafte Ausführung
4 zeigt eine beispielhafte Ausführung der vorliegenden Erfindung. Eine nicht-flüchtige Speichervorrichtung 400 beinhaltet eine Ladepumpenschaltung 402, eine Spannungsregler-Schaltung 404, ein erster Rampensteuerung/Bitleitungs-Treiber 406a und ein zweiter Rampensteuerung/Bitleitungs-Treiber 406b.
Die Ladepumpe 402 erzeugt eine nicht-regulierte Hochspannung aus einem Netzteil (nicht gezeigt), welche mit der nicht-flüchtigen Speichervorrichtung 400 elektrisch verbunden ist, wie dies im Stand der Technik bekannt ist. Reglerschaltung 404 erzeugt ein geregeltes Bitleitungs-Ziel-Spannungssignal 403 und ein reguliertes Stör-Unterdrückungs-Spannungssignal 405. Bitleitungs-Zielspannungssignal 403 ist das Hochspannungssignal, welches während eines Schreibvorgangs an der Ziel-Bitleitung oder der aktiven Speicherzelle angelegt wird, während das Stör-Unterdrückungs-Spannungssignal 405 das Hochspannungssignal ist, welches während eines Schreibvorgangs an einer benachbarten Bitleitung einer nicht-adressierten Zelle angelegt wird, um das Auftreten eines Schreib-Stör-Zustands an der nicht-adressierten Speicherzelle zu reduzieren oder zu eliminieren.
Wie in 4 gezeigt werden ein Paar Rampensteuer-/Bitleitungs-Treiber-Schaltungen 406a und 406b bereitgestellt, um die Rampenrate des Bitleitungs-Zielspannungssignals 403 und die Rampenrate des Stör-Unterdrückungs-Spannungssignals 405 zu kontrollieren und um ein rampenförmiges Bitleitungs-Zielspannungssignal 407a und ein rampenförmiges Stör-Unterdrückungs-Spannungssignal 407b auszugeben. Rampensteuerung/Bitleitungs-Treiber 406a und 406b stellen jeweils entsprechende Rampenspannungssignale mit einem vorgegebenen oder kontrollierten Rampenprofil für die Bitleitungs-Decodier-Schaltung 408a und 480b bereit, welche die Auswahl und Aktivierung der entsprechenden Bitleitungen im Speicherarray ermöglichen. Die Bitleitungs-Decodier-Schaltungen 408a und 408b beinhalten eine Adress-Decodier-Schaltung, um die korrekten Hochspannungssignale während der Durchführung der Schreiboperation an die entsprechenden Bitleitungen weiterzuleiten, wie es im Stand der Technik bekannt ist.
In den Ausführungsbeispielen bezieht sich die Bezeichnung benachbarte Bitleitung auf eine Bitleitung einer nicht-adressierten Speicherzelle, welche üblicherweise eine schwebende Bitleitung ist. In den Ausführungsbeispielen ist die benachbarte Bitleitung einer nicht-adressierten Zelle mit einem rampierten Spannungssignal angesteuert, um die Schreib-Stör-Fehler an der nicht-adressierten Zelle abzuschwächen. Die benachbarte Bitleitung einer nicht-adressierten Zelle kann sich auf eine Bitleitung einer nicht-adressierten Zelle beziehen, welche eine Bitleitung mit der Zielzelle oder einer anderen Nachbarzelle im Array teilt, welche mit einem Schreib-Stör-Fehler ungünstig beeinflusst werden kann. Die benachbarte Bitleitung muss sich nicht zwingend auf nur eine Bitleitung einer benachbarten Zelle beziehen, mit welcher die Zielzelle eine Bitleitung teilt.
4 zeigt eine Teilreihe eines Speicherarrays 430, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Wie gezeigt beinhaltet das Speicherarray 430 eine Vielzahl an Transistor-Speicherzellen 410, 412, 414, 416, wobei jede dieser jeweils an den Gate-Elektroden 411, 413, 415, 417 an einer gemeinsamen Wortleitung 409 verbunden ist. Speicherarray 430 beinhaltet auch eine Vielzahl an Bitleitungen 418, 420, 422, 424, 426. Bitleitungen 418 und 420 sind mit einem S/D-Anschluss der Speicherzelle 410 elektrisch verbunden. Bitleitungen 420 und 422 sind mit einem S/D-Anschluss der Speicherzelle 412 elektrisch verbunden. Bitleitungen 422 und 424 sind mit einem S/D-Anschluss der Speicherzelle 414 elektrisch verbunden und Bitleitungen 424 und 426 sind mit einem S/D-Anschluss der Speicherzelle 416 elektrisch verbunden.
In einem Ausführungsbeispiel wird die Speicherzelle 410 als Zielzelle für einen Schreibvorgang bezeichnet. Bei einer Adress-Decodierung der Zielspeicherzelle 410 werden eine geeignete Wortleitung 409 und aktive Bitleitung 420 ausgewählt oder aktiviert, entsprechend der Zielspeicherzelle 410. Zusätzlich wählen die Bitleitungs-Decodier-Schaltungen 408a und 408b eine geeignete Nachbar-Bitleitung 422 einer benachbarten Zelle 412 aus oder aktivieren diese, welche während des Schreibvorgangs an der Zielspeicherzelle 410, welche durch eine Schreibstörung gefährdet ist. Die Bitleitungs-Decodier-Schaltung 408a und 408b sind derart ausgelegt, dass sie die Eingangs-Spannungssignale 407a und 407b an die ausgewählten oder aktivierten Bitleitungen weiterleiten, wie es im Stand der Technik bekannt ist.
Gemäß einem Ausführungsbeispiel ist ein Schreibvorgang gemäß einem Schreibpuls 500 aktiviert, welcher in 5A dargestellt ist. Vereinfachte Funktionsdiagramme von Spannungssignalen, welche während eines Schreibpulses 500 an der Zielspeicherzelle angelegt werden, sind in den 5B und 5C gezeigt. Beispielsweise ist eine Programmierspannung während eines gesamten Schreibpulses 500 an Wortleitung 409 angelegt. Wie in 5B dargestellt beinhaltet eine Drain-Vorspannung an einer Ziel-Bitleitung, für die Dauer eines Schreibpulses, eine Bitleitungs-Rampenstufe 502, eine aktuelle Pulsstufe 504 und eine Bitleitungs-Entladestufe 506. Während der Bitleitungs-Rampenstufe 502 steigt die Ziel-Bitleitung an oder lädt auf, um eine gewünschte Programmiervorspannung zu erreichen, an welcher die Vorspannung während des Zeitraums abflacht, welcher als die aktuelle Pulsstufe 504 bezeichnet wird. Der Spannungsverlauf, welche in 5B dargestellt ist, ist lediglich als beispielshaft zu verstehen.
In einer Ausführungsform beinhaltet das Drain-Vorsignal eine Verlauf, welche aus mehreren Stufen oder Rampen besteht, speziell während der Bitleitungs-Rampenstufe 502 wie in 7 dargestellt ist und später noch erläutert wird. Während der tatsächlichen Pulsphase 504, in welcher ein elektrisches Feld durch eine Potentialdifferenz zwischen einer Drain-Vorspannung und einer Source-Vorspannung erzeugt wird, reicht beispielsweise aus, die gewünschte Anzahl an Elektronen auf den schwebenden Gate oder Charge-Trapping-Schicht der Transistor-Speicherzelle zu injizieren. Die Dauer der tatsächlichen Pulsphase 504 wird gemäß der Transistor-Speicherzellen-Technologie und der gewünschten Ladungsmenge, welche der Transistorspeicherzelle hinzugefügt werden soll, adaptiv kontrolliert. Wie in 5C gezeigt, hat in einem Ausführungsbeispiel eine Source-Vorspannung 508 auch eine Übergangsphase, welche während der tatsächlichen Pulsphase 504 des Drain-Vorspannungssignals auf eine gewünschte Programmier-Spannung auf oder nahe am Massepegel ansteigt, so dass die Potentialdifferenz zwischen der Drain-Vorspannung und der Source-Vorspannung während der tatsächlichen Pulsphase 504 im Wesentlichen konstant bleibt.
Zurückkommend zu 4 wird ein rampenförmiges Bitleitungs-Zielspannungssignal 407a von der Rampensteuerung/Bitleitungs-Treiber 406a an die Bitleitungs-Decodier-Schaltung 408a ausgegeben, welche einen ausgewählten oder aktivierten Ausgangspfad zur Bitleitung 420 der Zielzelle 410 hat. Bitleitungs-Ziel-Spannungssignal 407a entspricht einem Drain-Vorpotential für einen ”aktive Drain”-Knoten der Zielzelle 410. Gleichzeitig stellt ein kontrollierter Source-Vorspannungsregler (nicht gezeigt) eine Source-Vorspannung an der Bitleitung 418 bereit, welche einem ”Source”-Knoten der Ziel-Zelle 410 entspricht. In diesem Ausführungsbeispiel ist das rampenförmige Stör-Unterdrückungs-Spannungssignal 407 an eine benachbarte Bitleitung 422 einer nicht-adressierten benachbarten Zelle 412 während eines gesamten Schreibpulses 500 angelegt. Das rampenförmige Stör-Unterdrückungs-Spannungssignal 407b wird erzeugt, um einen Verlauf, ähnlich dem Verlauf des rampenförmigen Bitleitungs-Ziel-Spannungssignals 407a zu beinhalten. Das rampenförmige Stör-Unterdrückungs-Spannungssignal 407b wird in einer ähnlichen Weise an der benachbarten Bitleitung 422 während eines gesamten Schreibpulses der Zielspeicherzelle 410 angelegt, wie das rampenförmige Bitleitungs-Ziel-Spannungssignal 407a. Das Stör-Unterdrückungs-Spannungssignal 407b hat ein geringeres Potential als das des Bitleitungs-Ziel-Spannungssignals 407a, so dass durch die Spannung, welche an Bitleitung 422 angelegt ist, eine zusätzliche Störbedingung der nicht-adressierten Speicherzelle 414 nicht erzeugt wird.
Die nicht-adressierte Speicherzelle 412 kann während des Schreibvorgangs der Zielzelle 410 eine entgegengesetzte Potentialdifferenz zwischen ihrem aktiven Drain- und Source-Anschluss erfahren, ohne eine gravierende Schreib-Stör-Bedingung zu erfahren. Die tolerierbare Potentialdifferenz entlang der nicht-adressierten Speicherzelle 412 ist teilweise durch die zugrundeliegende Halbleitertechnik und einem Programmierzustand der nicht-adressierten Speicherzelle 412 bestimmt. Da der Programmierzustand einer jeden benachbarten Speicherzelle vor jedem Schreibvorgang in einem Speicherarray schwer zu bestimmen sein kann, wird die tolerierbare Potentialdifferenz entlang einer nicht-adressierten Speicherzelle in einer Ausführung vorzugsweise gemäß der kleinsten tolerierbaren Differenz bestimmt, unabhängig vom Programmierzustand der nicht-adressierten Zelle. Entsprechend kann das rampenförmige Stör-Unterdrückungs-Spannungssignal 407b erzeugt werden, so dass die erfahrene Potentialdifferenz nicht größer ist als die tolerierbare Potentialdifferenz.
Wie in 4 gezeigt, werden in einem Ausführungsbeispiel der vorliegenden Erfindung mindestens zwei geregelte Hochspannungssignale, das Bitleitungs-Zielspannungssignal 403 und das Stör-Unterdrückungs-Spannungssignal 405, erzeugt. In einem Ausführungsbeispiel ist es vorteilhaft, eine separate Rampenraten-Steuerung für den benachbarten Bitleitungs-Treiber bereitzustellen, unabhängig von der Rampenraten-Steuerung der Treiber der aktiven Bitleitungen, so dass das rampenförmige Bitleitungs-Zielspannungssignal 407a, welches an der aktiven Bitleitung 420, und das rampenförmige Stör-Unterdrückungs-Spannungssignal 407b, welches an der benachbarten Bitleitung 422 angelegt ist, unabhängig kontrollierbar sind. In dieser Ausführung werden das Spannungssignal, welches an der aktiven Bitleitung 420 und an der benachbarten Bitleitung 422 angelegt sind, adaptiv kontrolliert, abhängig von der Empfindlichkeit der benachbarten Zelle bezüglich einer Schreibstörung. Zusätzlich kann der Potentialwert des rampenförmigen Stör-Unterdrückungs-Spannungssignals 407b, welcher an der benachbarten Bitleitung 422 angelegt ist, adaptiv geregelt werden, entsprechend einer Größe des Bitleitung-zu-Bitleitungs-Lecks, welches in der benachbarten Zelle erwartet wird, als eine Funktion der Ladung, welche in der benachbarten Zelle 412 gespeichert ist, wie auch jede Hochzieh- oder Herunterzieheffekte, welche in der benachbarten Bitleitung 422 als Ergebnis der Programmierzustände der benachbarten Zellen (z. B. 414, 416) zu sehen sind, und gleichzeitigen Schreibvorgängen auf anderen Zellen im Array.
In einigen Ausführungen, welche eine unabhängige Rampenratenregelung für die aktive Bitleitung 420 und die benachbarte Bitleitung 422 erlauben, kann die Potentialdifferenz zwischen der aktiven Bitleitung 420 und der benachbarten Bitleitung 422 nach Belieben auf eine feinere oder gröbere Auflösung eingestellt werden. Beispielsweise muss die Potentialdifferenz zwischen der aktiven Ziel-Bitleitung 420 und der benachbarten Bitleitung 422 nicht jeweils präzise geregelt werden, wenn größere Fehler in einer bestimmten Zelle toleriert werden können oder korrigiert werden können, indem bekannte Software-Programmierung oder Fehler-Korrektur-Techniken verwendet werden. Trotzdem können in Multibitspeicherzellen, in denen sogar kleine Änderungen in einer gespeicherten Ladung den Zustand einer nicht-adressierten Speicherzelle ändern können, die Potentialdifferenz zwischen der aktiven Ziel-Bitleitung 420 und der benachbarten Bitleitung 422 präziser auf eine feinere Auflösung angepasst werden.
Die 6 zeigt eine detaillierte Abbildung einer beispielhaften Bitleitungs-Treiber-Schaltung 600, welche angesteuert werden kann, um entweder eine ”aktive” Ziel-Bitleitung oder eine ”benachbarte” Bitleitung anzusteuern. Treiberschaltung 600 erhält ein Bitleitungs-Zielspannungssignal am ersten Ausgang 601 von der Ladungspumpen- und Reglerschaltung 602, und ein Stör-Unterdrückungs-Spannungssignal an einem zweiten Ausgang 603 von der Ladungspumpen- und Reglerschaltung 602. Entsprechend einer Ziel-Bitleitungs-Spannung ist Ausgang 601 mit einem ersten PFET 604 elektrisch verbunden, während Ausgang 603, entsprechend einer Stör-Unterdrückungs-Spannung, mit einem zweiten PFET 606 elektrisch verbunden ist. PFETs 604 und 606 fungieren als spannungskontrollierte Schalter, welche jeweils die geregelte Bitleitungs-Zielspannung und die geregelte Stör-Unterdrückungs-Spannung von der Ladungspumpen- und Reglerschaltung 602 weiterleiten, wenn sie selektiv durch ein Regelsignal aktiviert werden, welche entsprechend an ihren Gate-Elektroden angelegt wird. Ein Steuerlogikblock 610 stellt verschiedene Steuersignale für den gewünschten Vorgang der Bitleitungs-Treiberschaltung 600 bereit, wie etwa ein Active_Inhibit-Signal 621, Stufen-Steuer-Signale 623, 625, 627 und ein bitline_discharge-Signal 629. Des Weiteren umfasst die Bitleitungs-Treiber-Schaltung 600 eine Stufensteuerungs-/Rampensteuerungs-Schaltung 608, welche eine Vielzahl an Eingängen und Ausgängen für die effektive Steuerung der Rampenrate des Ausgangsspannungssignals Vout 620 umfasst. Das Ausgangsspannungssignal 620 wird dann an eine ausgewählte Bitleitung des Speicherarrays angelegt. Die Stufensteuerungs-/Rampensteuerungs-Schaltung 608 erhält eine Vielzahl an Aktivierungssignalen von dem Steuerlogikblock 610, für die Erzeugung eines geeigneten, rampenförmigen Spannungssignals Vout 620. Die Rampensteuerschaltung 608 erhält ein reguliertes Zielspannungssignal am Eingang 605 und ein Spannungssignal von den PFETs 604 oder 606 durch den Eingang 611. Diese Spannungswerte helfen der Rampensteuerschaltung 608, eine Stufen- oder Rampenrate des Ausgangsspannungssignals 620 effektiv zu steuern.
Wie in 6 gezeigt, ist ein logisches Active_Inhibit-Signal 621 der Rampensteuerschaltung 608 bereitgestellt, um die Auswahl entweder einer Bitleitungs-Zielspannung oder einer Stör-Unterdrückungs-Spannung zu aktivieren, welche von der Ladungspumpen- und Reglerschaltung 602 weitergeleitet wird. Während das logische Active_Inhibit-Signal 621 ausgegeben wird, wird ein Steuersignal von Anschluss 607 ausgegeben, um PFET 604 einzuschalten. In einem solchen Vorgang ist die Bitleitungs-Treiberschaltung 600 dazu ausgelegt, ein rampenförmiges Ziel-Bitleitungs-Spannungssignal als Vout bereitzustellen. Wenn das logische Active_Inhibit-Signal 621 nicht ausgegeben wird, wird von Anschluss 609 ein Steuersignal ausgegeben, um PFET 606 einzuschalten. Bei diesem Vorgang ist die Bitleitungs-Treiberschaltung 600 derart ausgelegt, ein rampenförmiges Stör-Unterdrückungs-Spannungssignal als Vout bereitzustellen. Die rampenförmige Stör-Unterdrückungs-Spannung ist an der benachbarten Bitleitung einer nicht-adressierten Zelle während eines Schreibvorgangs an der Zielzelle angelegt. In einem Ausführungsbeispiel wird während eines Schreibvorgangs nur eine der PFETs 604 und 606 eingeschaltet.
Die Spannungssignale, welche durch die Ladungspumpen- und Reglerschaltung 602 erzeugt sind, werden nahe an dem gewünschten Spannungspegel für den bestimmten Vorgang der Vorrichtung geregelt. Da ein Ziel-Bitleitungs-Spannungssignal und ein Stör-Unterdrückungs-Spannungssignal um eine vorgegebene Spannungsdifferenz voneinander versetzt sind, generiert die Ladungspumpen- und Reglerschaltung 602 mindestens zwei unabhängige Spannungssignale, welche an dem ersten und zweiten Ausgang 601, 603 angelegt werden. In dieser Ausführung ist die Bitleitung-Treiber-Schaltung 600 vorteilsweise derart betrieben, um entweder eine Ziel-Bitleitungs-Spannung oder eine Nachbar-Bitleitungs-Spannung zu steuern, abhängig von dem gewünschten Vorgang. Wie in der 4 gezeigt, ist es vorteilhaft, mehrere Treiberschaltungen 406a, 406b bereitzustellen, um während eines Schreibvorgangs eine Aktiv-Bitleitungs-Spannung und eine Nachbar-Bitleitungs-Spannung gleichzeitig zu steuern.
Die Rampensteuerschaltung 608 ist derart ausgelegt, um den Verlauf des Spannungssignals 620, welche von der Bitleitungs-Treiber-Schaltung 600 ausgegeben wird, zu steuern, so dass sie aus verschiedenen Rampen oder Stufen besteht. Rein als Beispiel sei hier erwähnt, dass die Bitleitungs-Treiber-Schaltung 600 derart ausgelegt sein kann, um ein Bitleitungs-Treiber-Spannungssignal, bestehend aus bis zu drei Stufen oder Rampen, auszugeben. Es versteht sich für einen Fachmann auf diesem Gebiet, dass die Bitleitungs-Treiber-Schaltung 600 auch derart modifiziert werden kann, dass diese ein Ausgangssignal generiert, das aus einer beliebigen Anzahl gewünschter Stufen oder Rampen besteht. Darüber hinaus müssen der Signalverlauf des Ausgangsrampensignals und insbesondere jede Stufe nicht gleichförmig sein und können auf jede beliebige gewünschte Art konfiguriert sein, um eine optimale Performance zu erreichen.
Die Rampensteuerschaltung 608 ist derart ausgelegt, mehrere Eingänge der Steuerlogik 610 zu erhalten, welche die Auswahl eines Ausgangsrampensignals am Ausgang 613, 615 und 617 ermöglichen, welche wie gewünscht einer speziellen Stufe oder Rampe entspricht. Beispielsweise kann die Steuerlogik 610 ein logisches Signal am Ausgang 623, 625 oder 627 anlegen, um der Rampensteuerschaltung zu ermöglichen, jeweils eine erste Stufenregelung, eine zweite Stufenregelung und eine dritte Stufenregelung zu erwirken.
7 ist ein Zeitdiagramm der logischen Steuersignale und der Musterausgangsspannungssignale, welche beide einem Ausführungsbeispiel entsprechen. Spannungssignal 710 entspricht einer Ziel-Bitleitungs-Spannung, Signal 712 entspricht einer Nachbar-Bitleitungs-Spannung und Signal 714 entspricht einer Source-Bitleitungs-Spannung.
Wie gezeigt, enthält ein Programmierpuls 700 während eines Schreibvorgangs eine controlled_ramp-Phase 702, in welcher die angelegte Bitleitungs-Spannung 710, 712 auf eine gewünschte Programmierspannung ansteigt, eine actual_program_pulse-Phase 704, in welcher die angelegte Bitleitungs-Spannung 710, 712 die Programmierspannung erreicht, und eine bitline_discharge-Phase 706, in welcher die angelegten Bitleitungs-Spannungen 710, 712 von den adressierten und benachbarten Bitleitungen entladen werden, nach Abschluss eines Schreib- oder Programmiervorgangs. Bezogen auf die 6 und 7 wird ein Steuersignal 623 für Stufe 1 für eine vorgegebene Zeitdauer während der controlled_ramp-Phase 702 aktiviert. Während dieser Zeitdauer wird ein erstes Steuersignal von der Rampensteuerschaltung 608 am Ausgang 613 ausgegeben. Nach der vorgegebenen Zeitdauer wird das Steuersignal 623 deaktiviert und ein Steuersignal 625 wird dann für Stufe 2 angelegt. Während das Steuersignal 625 aktiviert ist, wird ein zweites Stufensteuersignal von der Steuerschaltung 608 am Ausgang 615 ausgegeben. In diesem Beispiel werden die Steuersignale 623 und 625 während einer controlled_ramp-Phase 702 ausgegeben und entsprechen der Stufe 1 723 und der Stufe 2 725. Nach einer vorgegebenen Zeitdauer, welche dem Ablaufen von Schritt 2 entspricht, wird das Steuersignal 625 wieder deaktiviert und das Steuersignal 627 aktiviert. Während das Steuersignal 627 aktiviert ist, wird ein drittes Stufen-Steuersignal von der Stufensteuerschaltung 608 am Ausgang 617 ausgegeben. Während der Stufe 3, als 725 gezeigt, hat das Ausgangsspannungssignal 620 einen Zielspannungswert für den Schreibvorgang erreicht und entspricht damit im Wesentlichen der actual_program_pulse-Phase 704, wie im Zeitdiagramm der 7 gezeigt. Am Ende einer vorgegebenen Zeitdauer, welche für das effektive Abschließen eines Schreibvorgangs notwendig ist, wird das Steuersignal 627 wie gezeigt deaktiviert, während die bitline_discharge-Phase 704 des Programmpulses 700 in Übereinstimmung mit dem bitline_discharge-Steuersignal 629 vervollständigt wird. Während der Bitleitungs-Entladung gibt das Steuersignal 629 der Rampensteuerschaltung 608 vor, ein Spannungssignal 619 bereitzustellen, um den Transistor 618 zu entladen, um eine Entladerate des Ausgangsspannungssignals 620 zu kontrollieren.
Wie in 6 gezeigt, ist der Rampensteuerschaltungsausgang 613, welcher einem ersten Stufensteuersignal step1_hv entspricht, mit einem Gate des Transistors 612 verbunden, welche mit einem on-chip oder einem externen Netzteil (nicht gezeigt) verbunden ist. Während eines Schreibvorgangs wird, bei Erhalten eines Steuerlogiksignals 623, welches einer ”Stufe 1” entspricht, ein Spannungssteuersignal am Ausgang 613 von der Rampensteuerschaltung 608 bereitgestellt. Die Rampensteuerschaltung 608 stellt ein spezielles Spannungssteuersignal am Ausgang 613 bereit, um die Leitfähigkeit des Transistors 612 zu steuern, um ein gewünschtes Ausgangsspannungssignal 620 zu verursachen, welches an einer ausgewählten Bitleitung eines Speicherarrays geliefert wird.
Nach einer vorgegebenen Zeitdauer erzeugt die Steuerlogik 610 ein Steuersignal 625, welches der ”Stufe 2” entspricht, und gibt dieses Signal aus, um die Erzeugung einer zweiten Rampe oder Stufe am Ausgangsspannungssignal 620 zu ermöglichen. Bei Erhalten des logischen Signals 625 stellt die Rampensteuerschaltung 608 ein Spannungssteuersignal am Ausgang 615 bereit, welcher an dem Gate-Anschluss eines Transistors 614 verbunden ist. Transistor 614 ist entweder mit einem Ziel-Bitleitungs-Spannungssignal oder einem Stör-Unterdrückungs-Spannungssignal verbunden, abhängig von dem Betrieb der Transistoren 604 und 606, die durch das Active_Inhibit-Steuersignal 621 gesteuert werden, wie zuvor beschrieben. Transistor 614 erhält von der Ladepumpen- und Reglerschaltung 602 eine Bitleitungs-Zielspannung am Ausgang 601, um bei einem Betrieb die Bitleitungs-Spannung der Zielzelle zu steuern. Das Spannungssteuersignal 615 wird durch die Rampensteuerschaltung 608 erzeugt, um die Leitfähigkeit des Transistors 614 zu steuern, um ein erwünschtes Ausgangsspannungssignal 620 zu verursachen, welches an einer ausgewählten Bitleitung einer Zielzelle eines Speicherarrays geliefert wird.
Wie bereits mit Bezug auf 7 erläutert, erzeugt die Steuerlogik 610 nachdem eine Zeitdauer, welche der ”Stufe 2” 725, abgelaufen ist, ein Logiksignal 627, welches der ”Stufe 3” 727 entspricht, und die actual_program_pulse Stufe 704 des Schreibvorgangs-Programmpulses 700, und gibt diese aus. Wie in 6 gezeigt, erzeugt die Rampensteuerschaltung 608 ein Steuersignal 617, welche an einen Gate-Anschluss des Transistors 616 angelegt wird. Transistor 616 ist vorzugsweise ein PFET, welche, sobald ein Steuersignal 617 an seinem Gate angelegt wird, dazu dient, eine regulierte Zielspannung, welche durch die Ladepumpen- und Regelschaltung 602 erzeugt ist, weiterzuleiten und einen Ausgang 601 auszugeben. Die Transistoren 612, 614, 616 sind derart gesteuert, dass nur einer von ihnen gleichzeitig eingeschaltet ist. Da die Transistoren 604 und 606 dazu dienen, den regulierten Spannungsausgangssignalausgang von der Ladepumpen- und Regelschaltung 602 weiterzuleiten, wie etwa das Ausgangsspannungssignal 620, ist das Zielspannungssignal durch die Ladepumpen- und Regelschaltung 602 präzise geregelt, um den technischen und Betriebsanforderungen einer beispielhaften Speichervorrichtung zu genügen. Bei Abschluss eines Schreibvorgangs wird das Ausgangsspannungssignal 620 durch den Transistor 618 entladen, welcher bei Anlegen eines Steuersignals 619 am Gate-Anschluss des Transistors 618 aktiviert wird oder leitet.
Bitleitungs-Treiberschaltung 600 wurde zuvor in Bezug auf die Bereitstellung einer Ausgangsspannung 620 an einer aktiven Ziel-Bitleitung, wie etwa Bitleitung 420, welche in 4 gezeigt ist, erläutert. Trotzdem kann, wie zuvor erläutert, Bitleitungs-Treiber 600 einfach dazu ausgelegt werden, eine Ausgangsspannung 620 an der Nachbar-Bitleitung einer nicht-adressierten Zelle, wie etwa Bitleitung 422, die in 4 als Steuerlogik-Active_Inhibit-Signal 621 gezeigt ist, bereitzustellen. Entsprechend ist der Betrieb der Bitleitungs-Treiberschaltung 600 in Bezug auf eine benachbarte Bitleitung im Wesentlichen genauso wie zuvor bezogen auf eine aktive Ziel-Bitleitung erläutert wurde. In einem Ausführungsbeispiel werden während eines Schreibvorgangs mindestens zwei Bitleitungs-Treiberschaltungen 600 gleichzeitig verwendet – eine für die Steuerung der Spannung, wie etwa 710, welche an der Ziel-Bitleitung angelegt ist, und die andere für die Steuerung der Spannung, wie etwa 712, welche an einer benachbarten Bitleitung angelegt ist. Wie zuvor beschrieben haben eine erste Ausgangsspannung 710 einer ersten Bitleitungs-Treiberschaltung und eine zweite Ausgangsspannung 712 einer zweiten Bitleitungs-Treiberschaltung eine Potentialdifferenz ΔV eines Wertes, welcher von der zugrundeliegenden Halbleitertechnik des Speicherarrays toleriert wird, so dass ein geringes Risiko einer ernsthaften Schreibstörbedingung an einer nicht-adressierten Nachbarzelle gegeben ist.
Während 6 eine Bitleitungs-Treiberschaltung 600 darstellt, welche dazu ausgelegt ist, entweder eine rampenförmige aktive Ziel-Bitleitungs-Spannung 710 oder eine rampenförmige Nachbar-Bitleitungs-Spannung 712 auszugeben. Es versteht sich für den Fachmann auf diesem Gebiet, dass separate Treiberschaltungen ausgelegt werden können, um nur eine Ziel-Bitleitungs-Spannung oder eine Nachbar-Bitleitungs-Spannung anzusteuern.
8 zeigt eine andere Bitleitungs-Treiberschaltung 800 für die Verwendung in einem Rampensteuerung-/Bitleitungs-Treiber-Block 406a und 406b eines anderen Ausführungsbeispiels der vorliegenden Erfindung. Da vieles der Struktur und des Betriebs der Bitleitungs-Treiberschaltung 800 im Wesentlichen genauso ist wie die Bitleitungs-Treiberschaltung 600, welche in 6 gezeigt ist, werden im Folgenden nur die wesentlichen Unterschiede erläutert. Die Merkmale der Bitleitungs-Treiberschaltung 800, welche im Wesentlichen dieselbe Funktion haben wie die Bitleitungs-Treiberschaltung 600, wurden mit den gleichen Bezugszeichen gekennzeichnet.
Wie in 8 gezeigt, beinhaltet eine Bitleitungs-Treiberschaltung 800 eine Ausführung der vorliegenden Erfindung, die Ladepumpen- und Reglerschaltung 802 mit einem einzigen Ausgang 803, welche eine geregelte Spannung an den Anschlüssen der Transistoren 804 und 806 liefert. Transistor 804 dient als spannungskontrollierter Schalter für ein Spannungssignal, welche an einer aktiven Ziel-Bitleitung, wie etwa Bitleitung 420, die in 4 gezeigt ist, anzulegen. Transistor 806 dient als spannungsgesteuerter Schalter für ein Spannungssignal, welche an einer nichtadressierten Nachbar-Bitleitung anzulegen ist, wie etwa Bitleitung 422, die in 4 gezeigt ist. Ein Unterschied zwischen der Bitleitungs-Treiberschaltung 800 und der Bitleitungs-Treiberschaltung 600 ist, dass die Transistoren 804 und 806 vorzugsweise als NFETs ausgelegt sind, von daher bestimmen die Spannungen, welche an den Anschlüssen 807 und 809 ausgegeben werden und an ihren entsprechenden Gates angelegt werden, den Potentialwert des Ausgangssignals 620. Von daher werden die Spannungssignale, welche durch die Rampensteuerschaltung 808 erzeugt werden und an den Anschlüssen 807 und 809 ausgegeben werden, präziser gesteuert, um das Ausgangsspannungssignal 620 zu beeinflussen, welches an einer ausgewählten Bitleitung angelegt wird. Die Rampensteuerschaltung 808 erzeugt Spannungssignale an den Anschlüssen 807 oder 809 und gibt diese, entsprechend des Activ_Inhibit-Steuersignals 621 aus, welche von der Steuerlogik 610 ausgegeben werden. Die Rampensteuerschaltung 808 erhält ein Spannungssignal am Anschluss 811 welche einer Spannung entspricht, die durch die Steuerung einer der Transistoren 804 oder 806 erzeugt wird.
Wie in 8 gezeigt, beinhaltet die Bitleitungs-Treiberschaltung 804 eine Spannungslade- und Reglerschaltung 810, welche ein gewünschtes aktives Ziel-Bitleitungs-Spannungssteuersignal 812 und ein Stör-Unterdrückungs-Spannungssteuersignal 812 an die Rampensteuerschaltung 808 liefert. Ziel-Bitleitungs-Spannungssteuersignal 812 und Stör-Unterdrückungs-Spannungssteuersignal 814 stellen an der Rampensteuerschaltung 808 ein Referenzsignal bereit, um der Rampensteuerschaltung 808 zu ermöglichen, entsprechende Spannungssteuersignale an den Anschlüssen 807 und 809 auszugeben, welche einem gewünschten Betrieb der Vorrichtung entsprechen. Wie bereits erörtert, funktioniert die Bitleitungs-Treiberschaltung 800 bezüglich der Steuersignale, welche von der Steuerlogikschaltung 610 ausgegeben werden, im Wesentlichen so ähnlich wie die Bitleitungs-Steuerschaltung 600.
In diesem Ausführungsbeispiel kann die erste Rampenrate für eine aktive Ziel-Bitleitungs-Spannung verwendet werden, welche an jeder Ziel-Bitleitung in einem Speicherarray angelegt wird. Zusätzlich kann dieselbe Rampenrate oder eine zweite Rampenrate für eine Nachbar-Bitleitungs-Spannung verwendet werden, welche an jeder nichtadressierten Nachbar-Bitleitung angelegt wird. Die Rampenraten können durch die Modellierung und Simulation des entsprechenden Bitleitungs- und Speicherzellenverhaltens unter angelegten Spannungen bestimmt werden. Das Verhalten von Treibern oder Transistoren, wie etwa 612, 614, 616 in den 6 und 8 werden auch modelliert, um eine ideale Dauer für jede Stufe oder Rampe während eines Schreibbetriebs zu bestimmen, so dass das gewünschte Bitleitung- und Speicherzellenverhalten erreicht ist. Die Stufendauern können dann gesteuert werden, um zu gewährleisten, dass eine Potentialdifferenz an einer nichtadressierten benachbarten Speicherzelle geringer ist als eine gewünschte Potentialdifferenz, um einen Schreibbetreib zu erreichen.
Zurückkommend auf die 4, können, als Ergebnis der Steuerung der Potentialdifferenz zwischen der Nachbar-Bitleitung 422 und der aktiven Ziel-Bitleitung 420 über die Lebensdauer eines Virtuell-Masse-Speicherarray viel bessere V_T-Verteilungen einer individuellen Speicherzelle erreicht werden. Die Ausführungsbeispiele ermöglichen die Implementierung von dichteren Speicherarrays und kompakteren Geräten, ohne die nichtadressierten V_T-Verteilungen der nichtadressierten Nachbarzellen während der Schreibvorgänge und -zyklen stark zu verändern. Entsprechend der Ausführungsbeispiele ist eine Spannungssteuerung der nichtadressierten Nachbar-Bitleitungen vorteilhaft, da die zusätzliche System-Komplexität minimal ist, die Wiederverwendung von vorhandenem Design hoch ist und die Rampenrate der vorherigen schwebenden Bitleitungen vollständig steuerbar ist. Daher kann, abhängig von den technologischen Anforderungen, die Auswahl von Rampenraten- oder Stufenrateneinstellungen an nichtadressierten Nachbar-Bitleitungen optimale V_T-Verteilungen an nichtadressierten Zellen durch die sorgfältige Charakterisierung des Speichers bewirken.
Die obigen Ausführungen sind darin effektiv, eine Potentialdifferenz ΔV, wie in 7 gezeigt, zwischen den Ziel- und Nachbar-Bitleitungen während eines Schreibevorgangs zu reduzieren, vor allem wenn keine andere Nachbarspeicherzelle der gleichen Reihe im Speicherarray für einen Schreibbetreib adressiert ist. Trotzdem ist es in vielen nichtflüchtigen Speichervorrichtungen unerwünscht, gleichzeitige Schreibvorgänge an mehr als einer Zelle pro Wortleitung zu verhindern. Wenn mehr als eine Speicherzelle für einen Schreibvorgang zu einer Zeit adressiert ist, welche eine Wortleitung teilen, gibt es bestimmte Konfigurationen, welche die obigen Ausführungsbeispiele daran hindern können, gewünschte Schreibgeschwindigkeiten und stabile V_T-Verteilungen an einer nichtadressierten Zelle zu erreichen. Abhängig von der Dekodier-Architektur können verschiedene Bitleitungs-Konfigurationen in einem Speicherarray während eines Schreibevorgangs vorkommen. Beispielsweise kann eine Drain-Bitleitung einer ersten Zielzelle um eine beliebige Anzahl an schwebenden Bitleitungen von der aktiven source-Bitleitung einer anderen Zielzelle beabstandet werden, welche zeitgleich beschrieben werden. Diese Konfiguration wird als drain-facing-source-Konfiguration bezeichnet. In einem weiteren Beispiel ist die Drain-Bitleitung einer ersten Zelle um eine beliebige Anzahl an schwebenden Bitleitungen von der aktiven Drain-Bitleitung einer anderen Zielzelle beabstandet, welche zeitgleich beschrieben werden. Diese Konfiguration ist als drain-facing-drain-Konfiguration bezeichnet. Wenn mehr als eine Zelle der gemeinsamen Reihe zu einer gegebenen Zeit adressiert wird, können die angelegten Bitleitungs-Spannungen an jeder Zielzelle die Rampenrate der Ziel-Bitleitung oder der schwebenden Bitleitung beeinflussen, um die gewünschte Performance ungünstig zu beeinflussen.
In einem Ausführungsbeispiel der vorliegenden Erfindung werden jegliche nachteiligen Effekte auf die gewünschte Performance durch zeitgleiche Schreibvorgänge reduziert, indem zusätzliche Spannungsteuerung an den source-Bitleitungen während einer Schreibvorgangs gewährleistet wird. Typischerweise wird eine gemeinsame source-Vorspannung an einem ausgewählten Bitleitung angelegt, welche dem source-Anschluss einer jeden Zielzelle entspricht. Die source-Vorspannung während eines Schreibvorgangs ist typischerweise, im Wesentlichen während des gesamten Schreibvorgangs auf oder nahe dem Massepotential. Ohne die zusätzliche Spannungskontrolle an den source-Bitleitungen der Ausführungsbeispiele kann die Spannungsfunktion der source-Bitleitung denen ähneln, welche als 508 in 5C und als 714 in 7 gezeigt sind. Trotzdem ist in einem Ausführungsbeispiel der vorliegenden Erfindung, wie in 11 gezeigt, eine source-Vorspannung 1102 während der controlled_ramp-Phase 702 auf eine höhere Spannung als die Zielspannung erhöht, und dann auf die Ziel-Source-Vorspannung auf oder nahe dem Massepotential während der actual_program_pulse-Phase 704 heruntergebracht. Die Spannung, die höher ist als die Zielspannung ist derart gesteuert, dass sie geringer ist als eine Spannungsdifferenz ΔV, welche zu einem Schreibvorgang führen kann. Daher wird die source-Vorspannung 1102 derart gesteuert, dass ihre Spannung, welche höher als die Zielspannung ist, keine zusätzlichen Schreibstörbedingungen in nichtadressierten Nachbarzellen einbringt.
Bei der Bestimmung des Ausmaßes, in welchem die Steuerung einer angelegten source-Vorspannung die Performance in einer beispielhaften Vorrichtung verbessern kann, ist es sinnvoll, die schlimmstmögliche Konfiguration zu berücksichtigen, welche zu massiven Störbedingungen an nichtadressierten Zellen führt. Die unerwünschteste Konfiguration eines Speicherarrays mit einem simultanen Schreibevorgang ist die drain-facing-source-Konfiguration, welche beispielsweise in 9 gezeigt ist. Wie gezeigt, beinhaltet ein Teilspeicherarray 900 eine Vielzahl an individuellen Speicherzellen 902, 904, 906, 908, 910, 912. Beispielsweise werden, während eines simultanen Schreibvorgangs, die Speicherzellen 902 und 910 als Zielzellen gekennzeichnet, welche zu beschreiben oder zu programmieren sind. In einer beispielhaften Situation, in der keine source-bias-Steuerung entsprechend des Ausführungsbeispiels angewendet wird, wird eine source-Vorspannung auf oder nahe am Massepotential an den Bitleitungen S1 920 und S2 930 angelegt, entsprechend der entsprechenden source-Anschlüsse der Zielspeicherzellen 902 und 910. Während eines Schreibvorgangs steigt die Bitleitung D1 922, welche einem Drain-Anschluss der Zielspeicherzelle 902 entspricht, auf eine hohe Spannung, entsprechend einem angelegten Spannungssignal. Zu dieser Zeit ist die schwebende oder die Nachbar-Bitleitung F1 924 mit der Bitleitung 922 elektrisch gekoppelt und durch die Erhöhung der Bitleitung 922 auf einen Potentialwert hochgezogen, wie bereits oben erläutert. Da die ”source”-Bitleitung 930 der Bitleitung 924 gegenübersteht und mit einem Massepotential oder einem Potential in der Nähe des Massepotentials verbunden ist, neigt sie trotzdem dazu das Kopplungspotential der Bitleitung 924 herunterzuziehen, was zu einer höheren Potentialdifferenz zwischen den Bitleitungen 922 und 924 während der controlled_ramp-Phase und der actual_program_pulse-Phase führt. Solche Herunterzieheffekte werden den Bitleitung-zu-Bitleitungs-Leckpfaden und Bitleitung-zu-Bitleitungs-Kopplungseffekten zugeschrieben.
Beispielsweise muss die Nachbar-Bitleitung 924 während Bitleitung 922 erhöht wird, mit einer bestimmten Rate erhöht werden, um eine hohe Potentialdifferenz zwischen diesen zwei Metall-Bitleitungen zu verhindern, so dass eine unerwünschte Schreib-Stör-Bedingung an der nichtadressierten Zelle 904 nicht auftritt, wie zuvor erläutert. Bitleitung 924 wird aufgekoppelt, während Bitleitung 922 ansteigt und ein solches Aufkoppelverhalten wird versuchen sich von Bitleitung 924 auf 926 und auf Bitleitung Fn 928 auszubreiten. Während des Schreibvorgangs werden die Bitleitungen 926 und 928, genauso wie alle anderen Bitleitungen zwischen den beiden (nicht gezeigt), als ”schwimmend” bezeichnet. Gleichzeitig ist Bitleitung 930 auf einem Potential nahe dem Massepotential, daher neigt ihre Nachbar-Metall-Bitleitung 928 dazu, auch auf ein Nahe-Massepotential herunter gekoppelt zu werden. Dieses Herunter-Koppelverhalten neigt dazu sich entlang des Speicherarrays von Bitleitung Fn 928 zu Bitleitung 924 auszubreiten, was zu einem unerwünschten Herunterzieheffekt an der Rampenrate der Nachbar-Metall-Bitleitung 924 führt. Bei diesem Szenario wird das Rampenverhalten der Bitleitung 924 durch die Anzahl der Speicherzellen zwischen Zielzelle 902 und 910, dem Status der Speicherzellen (programmiert/gelöscht) zwischen 902 und 910, dem Laden (RC) der Metall-Bitleitungen 924, 926, 928 und der Bitleitung-zu-Bitleitungs-Kopplungskapazität zwischen diesen bestimmt. Darüber hinaus kann das Rampenverhalten der benachbarten Bitleitung 924 anhand der an ”drain”-Bitleitung 922 und facing-”source”-Bitleitung 930 bestimmt werden, infolgedessen kann die Spannungssteuerung einer source-Vorspannung, welche an Bitleitung 930 angelegt ist, verwendet werden, jegliche negativen Effekte auf die benachbarte Bitleitung 924 zu verbessern.
Hinsichtlich der Herunterzieheffekte an Bitleitung 924 (hervorgerufen durch die source-Vorspannung an Bitleitung 930) ist die schlechteste Kombination der Zellenzustände zwischen Zielzelle 902 und 910, dass diese alle ”gelöscht” werden. Ein solches Speicher-Array-Muster wird z. B. die Leitfähigkeit der nichtadressierten Zellen 906, 908 erhöhen und entsprechend die Herunterzieheffekte zum Herunterkoppeln der benachbarten Bitleitung 924 erhöhen, und dadurch die Rampenraten der Bitleitung 924 abbremsen, da sie versucht zur an der Bitleitung 922 angelegten hohen Spannung aufzukoppeln. Entsprechend resultiert eine größere Potentialdifferenz zwischen den Bitleitungen 922 und 924, was folglich zu einem Stör-Phänomen an der Speicherzelle 904 beiträgt.
Typischerweise ist eine geregelte Spannung mit jeder Metall-Bitleitung, wie 920 und 930, verbunden, welche während eines Schreibpulses als eine ”Source” dient. Herkömmlicherweise ist die geregelte Source-Vorspannung während des gesamten Schreibpulses oder Programmierpulses verbunden, einschließlich des controlled_ramp-Abschnittes 702 des Schreib- oder Programmierpulses 700, wie in 7 gezeigt. Beispielsweise ist die ”Source”-BitleitungsVerbindung an einer Source-Vorspannung für alle drei Phasen des Programmierpulses 700 (controlled_ramp 702, actual_programm_pulse 704, und bitline_discharge 706) aktiviert. Trotzdem erfolgt der Schreibvorgang der Zielzelle nur während der actual_program_pulse-Phase 704, wenn eine Differenz zwischen einem Source-Vorpotential und einem Drain-Vorpotential zu einem elektrischen Feld führt, welches ausreichend ist, um die V_T der Ziel-Speicherzelle zu verändern. Daher ist das Setzen der Source-Vorspannung während der controlled_ramp-Phase 702 des Programmierpulses 700 auf oder in der Nähe des Massepotentials unnötig und kann eine Rampenrate der aktiven Drain-Bitleitung 922 einer Ziel-Speicherzelle 902 und ihrer Nachbar-Bitleitung 924 verlangsamen. Beispielsweise sollte wie zuvor erläutert die Rampenrate einer aktiven ”Drain”-Bitleitung 922 so schnell wie möglich sein, um eine schnelle Schreibperformance der Ziel-Speicherzelle 902 zu realisieren, sollte aber dabei nicht zu schnell steigen, so dass eine große Potentialdifferenz an einer aktiven Drain-Bitleitung 922 und ihrer Nachbar-Bitleitung 924 erzeugt wird.
In einem Ausführungsbeispiel sollte, um den ungewünschten Einfluss einer massenahen Source-Vorspannung an Bitleitung 920 und 930 auf nicht nur die Rampenrate der aktiven Ziel-Bitleitung 922, sondern auch der Rampenrate einer benachbarten Bitleitung 924 während eines simultanen Schreibvorgangs zu verbessern, eine ”Source”-Anschlussspannung, welche in 11 als 1102 gezeigt ist, und welche an den Source-Bitleitungen 920 und 930 angelegt ist, während der Bitleitung-controlled_ramp-Phase 702 auf eine Gestaltungsgrenze oder nahe einer Gestaltungsgrenze gesetzt werden. Um zu ermöglichen, dass eine effizientere Rampierung in den Bitleitungen 922 und 924 stattfindet. In dem Ausführungsbeispiel ist die Source-Vorspannung 1102 dann während einer actual_program_pulse-Phase 704 auf einen gewünschten Zielpegel nahe Masse heruntergebracht, um einen Schreibvorgang zu ermöglichen. Entsprechend können Schreibstörungen reduziert werden, indem während eines Schreibbetriebs eine zusätzliche Source-Vorspannungskontrolle an den ”Source”-Bitleitungen gewährt wird. Wie zuvor beschrieben entspricht die Gestaltungsgrenze der Potentialdifferenz ΔV, welche zu einem Schreibvorgang führt. Daher ist die Source-Vorspannung 1102 derart gesteuert, dass ihre Spannung, welche höher als die Zielspannung ist, keine zusätzlichen Schreib-Stör-Bedingungen in nicht-adressierten benachbarten Zellen einleitet.
Wie in 10 gezeigt beinhaltet ein Ausführungsbeispiel der vorliegenden Erfindung beispielsweise eine Source-Spannungskontrollschaltung 1000, um die Source-Vorspannung Vsource 1034 unabhängig von der aktiven Bitleitungs-Treiber-Rampensteuerung, welche in den 6 und 8 gezeigt ist; einstellbar zu steuern. Die Source-Spannungs-Steuerschaltung 1000 beinhaltet einen Referenz-Spannungs-Erzeugungs-Schalt-Block 1002, welcher eine Vielzahl an Eingängen aufweist, um den Ausgang eines Referenz-Spannungs-Signals 1016 zu beeinflussen. Referenz-Spannungs-Erzeugungs-Schalt-Block 1002 erhält eine Vielzahl an Steuerlogikeingängen, welche es ermöglichen, entsprechend einer Phase eines Schreibpulses ein spezifisches Referenzspannungssignal zu erzeugen. Beispielsweise gibt die Schaltung 1002 ein Referenzspannungssignal bei einem Spannungspegel, der höher ist als der Zielspannungspegel, aus, wenn ein Eingangslogiksignal 1010, welches einer controlled_ramp-Phase 702 entspricht, an der Referenz-Spannungs-Erzeugungs-Schaltung 1002 angelegt ist und von dieser erhalten wird.
Es ist vorteilhaft, während einer controlled_ramp-Phase 702 eines Schreibpulses eine Source-Vorspannung 1034, 1102 bei den oder in der Nähe der Gestaltungsgrenzen zu betreiben, wenn eine aktive Bitleitungs-Spannung erhöht wird. Zusätzlich wird das Spannungs-Referenz-Signal 1016 auf einen Wert der Ziel-Source-Vorspannung oder in der Nähe der Ziel-Source-Vorspannung eingestellt, um zu bewirken, dass Vsource 1034 für die Dauer der actual_program_pulse-Phase 704 auf einen Zielspannungswert abfällt, um einen Schreibvorgang an der Zielspeicherzelle zu aktivieren, wenn die Referenz-Spannungs-Erzeugungs-Schaltung 1002 das aktivierte Logiksignal 1012 erhält, welche der actual_program_pulse-Phase 704 entspricht. Am Ende des Schreibvorgangs ist das Logiksignal 1014 aktiviert, welches der bitline_discharge-Phase 706 entspricht, welche der Referenz-Spannungs-Erzeugungs-Schaltung 1002 anzeigt, die Ausgangsspannung Vsource 1034 zu entladen.
In einem Ausführungsbeispiel ist ein Spannungssignal, welches höher ist als das Ziel-Source-Spannungssignal, welches während der controlled_ramp-Phase 702 angelegt ist, entsprechend einer tolerierbaren Spannungsdifferenz zwischen einem ”Drain”- und ”Source”-Anschluss bestimmt, ohne eine Schreibbedingung zu beeinflussen. Bezug nehmend auf die 9 kann beispielsweise eine Source-Vorspannung, welche während eines Schreibpulses an der ”Source”-Bitleitung 920 oder 930 angelegt ist, nicht zu hoch sein, so dass eine Schreibbedingung an der nicht-adressierten Zelle 908 verursacht wird. Entsprechend wird in einer Ausführung das Source-Vorspannungs-Signal auf einen Spannungswert erhöht, welcher der tolerierten Spannungsdifferenz zwischen einer aktiven Ziel-Bitleitung und einer benachbarten Bitleitung ΔV entspricht, wie bereits zuvor im Zusammenhang mit den 6 und 8 erläutert wurde. Von daher ist der Source-Vorspannungswert so groß wie möglich, um unerwünschte Herunterzieheffekte zu reduzieren, ohne eine zusätzliche Störbedingung zu erzeugen.
Wie in 10 gezeigt erhält auch die Referenz-Spannungs-Erzeugungs-Schaltung 1002 eine Mehrzahl an Eingangssignalen 1004, 1006 und 1008, um eine adaptive Steuerung der Rampenrate und der Spannungsrate des Ausgangs-Referenz-Spannungssignals 1016 zu bewirken. Beispielsweise erhält die Referenz-Spannungs-Erzeugungs-Schaltung 1102 ein Source-Stromsignal 1004, ein Bandlücken-Referenz-Spannungssignal 1006 und ein trim_control-Referenzsignal 1008. Während einer controlled_ramp-Phase 702 wird die Source-Vorspannung bei 1034 derart gesteuert, dass sie auf einem höheren Pegel liegt, als der Zielspannungspegel, indem die Trim-Steuerung innerhalb der Referenz-Spannungs-Erzeugungs-Schaltung 1002 entsprechend des trim_control-Signals 1008 manipuliert wird. Bevor die actual_program_pulse-Phase 704 beginnt, wird die Source-Vorspannung 1034 derart gesteuert, dass sie auf einen niedrigeren Pegel abfällt, wo sie auf einen Zielpegel stabiliert, um den Schreibvorgang an der Zielspeicherzelle zu ermöglichen.
Die Source-Spannungs-Steuer-Schaltung 1000 beinhaltet weiterhin eine Hochziehschaltung 1018 und eine Senken- und Reglerschaltung 1026, die dazu ausgelegt ist, ein Source-Vorspannungs-Signal 1034 auf eine höhere Spannung als die Zielspannung anzusteuern, und, wie zuvor erläutert, um das Source-Vorspannungssignal 1034 an einem Zielpegel zu stabilisieren. Die Hochziehschaltung 1018 beinhaltet eine Verstärkerschaltung 1020 mit einem invertierenden Eingang, welcher mit einem Referenz-Spannungs-Signal 1016 verbunden ist und einem nicht-invertierenden Eingang, welcher mit einem gemeinsamen Knoten zwischen den Transistoren 1022 und 1030 verbunden ist. Die Senken- und Reglerschaltung 1026 beinhaltet eine Verstärkerschaltung 1028 mit einem invertierenden Eingang, welcher mit dem Referenz-Spannungs-Signal 1016 verbunden ist, und einem nicht-invertierenden Eingang, welcher mit einem gemeinsamen Knoten zwischen den Transistoren 1024 und 1032 verbunden ist. Wie gezeigt ist der Ausgang der Verstärkerschaltung 1020 mit jedem Gate-Anschluss der Transistoren 1022 und 1024 verbunden und der Ausgang des Verstärkers 1028 ist mit dem Gate-Anschluss des Transistors 1032 verbunden.
Es wurde gezeigt, dass, infolge der Steuerung des Source-Vorspannungspegels während einer controlled_ramp-Phase eines Schreibpulses, die Ziel-Bitleitungs-Rampenrate ansteigt und dass die Schwebend-Bitleitungs-Rampenrate durch einen zeitgleichen Schreibvorgang an einer anderen Speicherzelle, welche eine Wortleitung teilt, weniger beeinflusst wird. Dieses Verfahren hat einen direkten Einfluss auf die Verbesserung der Schreibgeschwindigkeit und auf das Erzielen besserer V_T-Verteilungen, durch die Reduzierung möglicher Störeffekte während der Lebensdauer eines Virtuell-Masse-Speicherarrays. Dieser Ansatz ermöglicht die Gestaltung von schnelleren Produkten, während einer V_T-Veränderung oder Schreib-Stör-Effekte an nicht-adressierten benachbarten Zellen reduziert werden, welche mit der Rampenrate in Verbindung stehen, insbesondere während eines gleichzeitigen Schreibvorgangs.
In einer Ausführung ist die Source-Vorspannungssteuerung während jedes Schreibvorgangs unabhängig von jeder zeitgleichen Nachbar-Bitleitungs-Rampensteuerung implementiert, welche in Bezug auf die 6 und 8 erläutert wurden. In einer weiteren Ausführung ist die Source-Vorspannungssteuerung vorzugsweise dann implementiert, wenn eine spezielle Konfiguration eines Speicherarrays die Source-Vorspannungssteuerung benötigt, oder wenn ein zeitgleicher Schreibvorgang in einer Reihe in einem Speicherarray durchgeführt. In einem weiteren Ausführungsbeispiel kann die Source-Vorspannungssteuerung während eines Schreibvorgangs in Verbindung mit der beispielhaften Nachbar-Bitleitungs-Rampenraten-Steuerung durchgeführt werden, wie in Bezug auf die 6 und 8 erläutert wurde.
Prozess
Im Hinblick auf die obigen Schaltungskonfigurationen, stellen die Ausführungsbeispiele der vorliegenden Erfindung ein Verfahren für die Reduzierung der Schreib-Stör-Bedingungen in einem Speicherarray einer nicht-flüchtigen Speichervorrichtung bereit. In Bezug auf 12 ist ein Verfahren für die Steuerung der Bitleitungen bereitgestellt, welche einer Zielspeicherzelle und einer nicht-adressierten Nachbar-Speicherzelle während eines Schreibvorgangs entsprechen. In Stufe 1202 ist eine Speicherzelle in einem nicht-flüchtigen Speicherarray als eine Ziel-Speicherzelle für einen Schreibvorgang bereitgestellt. In Stufe 1204 wird eine erste Bitleitung, welche mit einem ersten Source/Drain-Anschluss der Zielspeicherzelle verbunden ist, auf einer ersten Spannung betrieben. In Stufe 1206 wird eine zweite Bitleitung, welche mit einem zweiten Source/Drain-Anschluss der Zielspeicherzelle verbunden ist, auf einer zweiten Spannung betrieben. Die erste Bitleitung entspricht einer ”Source”-Bitleitung der Zielspeicherzelle, wobei die zweite Bitleitung einem ”Drain”-Anschluss der Zielspeicherzelle entspricht. In Stufe 1208 wird eine dritte Bitleitung, welche mit einem ersten Source/Drain-Anschluss einer nicht-adressierten Nachbar-Speicherzelle, mit einer dritten Spannung betrieben. Jede der Stufen 1202, 1204, 1206 und 1208 kommt während des Schreibvorgangs der Zielspeicherzelle vor. In dieser Ausführung reduziert die dritte Spannung ein elektrisches Feld zwischen den ersten und den zweiten Source/Drain-Anschlüssen der nicht-adressierten Nachbarspeicherzelle.
Hinsichtlich der 13 wird ein weiteres Verfahren für die Durchführung eines Schreibvorgangs an einer Zielspeicherzelle in einem nicht-flüchtigen Speicherarray bereitgestellt. In Stufe 1302 wird eine Speicherzelle als eine Zielspeicherzelle für einen Schreibvorgang bereitgestellt. In Stufe 1304 wird eine erste Bitleitung, welche mit einem ersten Source/Drain-Anschluss der Zielspeicherzelle verbunden ist, mit einer Source-Vorspannung eines ersten Potentials betrieben. In Stufe 1306 wird eine zweite Bitleitung, welche mit einem zweiten Source/Drain-Anschluss der Zielspeicherzelle verbunden ist, auf eine Drain-Vorspannung erhöht. In Stufe 1308 wird eine dritte Bitleitung, welche mit einem ersten Source/Drain-Anschluss einer nicht-adressierten Nachbarzelle verbunden ist, auf eine Stör-Unterdrückungs-Spannung erhöht. In Stufe 1310 wird die Drain-Vorspannung so gesteuert, dass sie im Wesentlichen während einer vorgegebenen Zeitdauer, welche dem Schreibvorgang entspricht, konstant ist. In Stufe 1312 wird die erste Bitleitung, welche mit dem ersten Source/Drain-Anschluss der Zielspeicherzelle verbunden ist, mit einem zweiten Potential betrieben, welches geringer ist als das erste Potential für die Dauer der vorgegebenen Zeitdauer.
SCHLUSSFOLGERUNG
Es wird darauf hingewiesen, dass der Abschnitt der detaillierten Beschreibung, und nicht die Zusammenfassung der Anmeldung, zur Auslegung der Ansprüche herangezogen werden soll. Die Zusammenfassung der Anmeldung kann weiter ein oder mehrere aber nicht alle Ausführungsbeispiele der Erfindung darstellen, und ist somit nicht dazu beabsichtigt, die Erfindung und die beigefügten Ansprüche in irgendeiner Weise zu beschränken.
Es ist für den Fachmann auf diesem Gebiet ersichtlich, dass verschiedene Änderungen in der Form und im Detail vorgenommen werden können, ohne von dem Grundgedanken und vom Gegenstand der Erfindung abzuweichen. Somit sollte die Erfindung nicht durch irgendeine der oben beschriebenen Ausführungsbeispiele beschränkt werden, sondern sollte nur in Übereinstimmung mit den beigefügten Ansprüchen und ihren Äquivalenten definiert werden.

Claims

Ein Verfahren mit: – Bereitstellung einer Ziel-Speicherzelle für einen Schreibvorgang in einem nicht-flüchtigen Speicher-Array; – Ansteuern einer ersten Bitleitung, die mit einem ersten Source/Drain-Anschluss der Ziel-Speicherzelle verbunden ist, mit einer ersten Spannung während des Schreibvorgangs; – Ansteuern einer zweiten Bitleitung, die mit einem zweiten Source/Drain-Anschluss der Ziel-Speicherzelle verbunden ist, mit einer zweiten Spannung während des Schreibvorgangs; und – Ansteuerung einer dritten Bitleitung, die mit einem ersten Source/Drain-Anschluss einer nicht-adressierten Nachbar-Speicherzelle in dem nicht-flüchtigen Speicher-Array verbunden ist, mit einer dritten Spannung während des Schreibvorgangs der Ziel-Speicherzelle.
Das Verfahren nach Anspruch 1, wobei die dritte Spannung ein elektrisches Feld zwischen dem ersten Source/Drain-Anschluss der nicht-adressierten Speicherzelle und einem zweiten Source/Drain-Anschluss der nicht-adressierten Nachbar-Speicherzelle reduziert.
Verfahren nach Anspruch 1, wobei die zweite Spannung einer ersten vorgegebenen Funktion folgt und die dritte Spannung einer zweiten vorgegebenen Funktion folgt und die erste und die zweite vorgegebene Funktion gegeneinander um eine vorgegebene Spannungsdifferenz versetzt sind.
Verfahren nach Anspruch 3, wobei die vorgegebene Spannungsdifferenz kleiner ist als die Mindestspannungsdifferenz, die einen Schreibvorgang an der nicht-adressierten Nachbar-Speicherzelle ermöglichen würde.
Verfahren nach Anspruch 3, wobei die erste vorgegebene Funktion einen rampenförmigen Abschnitt einer ansteigenden Spannung und einen gleichförmigen Abschnitt einer im Wesentlichen konstanten Spannung für eine vorgegebene Zeitdauer beinhaltet.
Verfahren nach Anspruch 3, wobei die zweite vorgegebene Funktion einen rampenförmigen Abschnitt einer ansteigenden Spannung und einen gleichförmigen Abschnitt einer im Wesentlichen konstanten Spannung für eine vorgegebene Zeit beinhaltet.
Verfahren nach Anspruch 5, wobei die erste Spannung einer dritten vorgegebenen Funktion folgt, welche einen ersten Abschnitt mit einer erhöhten Spannung und einen zweiten Abschnitt mit einer verringerten Spannung aufweist.
Verfahren nach Anspruch 7, wobei der erste Abschnitt mit einer erhöhten Spannung im Wesentlichen mit dem rampenförmigen Abschnitt der ersten vorgegebenen Funktion übereinstimmt und der zweite Abschnitt im Wesentlichen mit dem gleichförmigen Abschnitt der ersten vorgegebenen Funktion übereinstimmt.
Verfahren nach Anspruch 2, wobei der zweite Source/Drain-Anschluss der nicht-adressierten Nachbar-Speicherzelle dem zweiten Source/Drain-Anschluss der Ziel-Speicherzelle entspricht.
Eine nicht-flüchtige Speichervorrichtung, mit: – einem ersten Bitleitungs-Treiber, der dafür ausgelegt ist, eine erste Bitleitung, welche mit einem Source/Drain-Anschluss einer Ziel-Speicherzelle verbunden ist, während eines Schreibvorgangs an der Ziel-Speicherzelle mit einer ersten Spannung anzusteuern; und – einem zweiten Bitleitungs-Treiber, der dafür ausgelegt ist, eine zweite Bitleitung, welche mit einem Source/Drain-Anschluss einer nicht-adressierten Nachbar-Speicherzelle verbunden ist, während des Schreibvorgangs mit einer zweiten Spannung anzusteuern, wobei die zweite Spannung ein elektrisches Feld zwischen dem ersten Source/Drain-Anschluss und einem zweiten Source/Drain-Anschluss der nicht-adressierten Nachbar-Speicherzelle reduziert.
Die Vorrichtung nach Anspruch 10, wobei der erste Bitleitungs-Treiber und der zweite Bitleitungs-Treiber derart ausgelegt sind, dass die erste und die zweite Spannung um eine vorgegebene Spannungsdifferenz gegeneinander versetzt sind, die geringer ist als eine Mindestspannungsdifferenz, die einen Schreibvorgangs an der nicht-adressierten Nachbar-Speicherzelle aktivieren würde.
Vorrichtung nach Anspruch 10, wobei der Source/Drain-Anschluss der Ziel-Speicherzelle dem zweiten Source/Drain-Anschluss der nicht-adressierten Nachbar-Speicherzelle entspricht.
Vorrichtung nach Anspruch 10, wobei der erste Bitleitungs-Treiber dafür ausgelegt ist, die erste Bitleitung derart anzusteuern, dass die erste Spannung einer ersten vorgegebenen, rampenförmigen Funktion folgt und der zweite Bitleitungs-Treiber dafür ausgelegt ist, die die zweite Bitleitung derart anzusteuern, dass die zweite Spannung einer zweiten vorgegebenen, rampenförmigen Funktion folgt.
Vorrichtung nach Anspruch 13, wobei der erste Bitleitungs-Treiber derart ausgelegt ist, dass die erste vorgegebene, rampenförmige Funktion einen rampenförmigen Abschnitt ansteigender Spannung und einen gleichförmigen Abschnitt im Wesentlichen konstanter Spannung für eine vorgegebene Zeitdauer beinhaltet.
Vorrichtung nach Anspruch 10, ferner mit einem dritten Bitleitungs-Treiber, der dafür ausgelegt ist, eine dritte Bitleitung, welche mit einem zweiten Source/Drain-Anschluss der Ziel-Speicherzelle verbunden ist, während des Schreibvorgangs an der Ziel-Speicherzelle mit einer Source-Vorspannung anzusteuern.
Vorrichtung nach Anspruch 14, wobei der dritte Bitleitungs-Treiber derart ausgelegt ist, die dritte Bitleitung mit einer anfänglichen ersten Spannung und dann mit einer reduzierten Spannung während des Schreibvorgangs an der Ziel-Speicherzelle anzusteuern.
Ein Verfahren zur Durchführung eines Schreibvorgangs an einer Ziel-Speicherzelle in einem nicht-flüchtigen Speicher-Array, wobei das Verfahren aufweist: – Ansteuerung einer ersten Bitleitung, die mit einem ersten Source/Drain-Anschluss der Ziel-Speicherzelle verbunden ist, mit einer Source-Vorspannung eines ersten Potentials; – rampenförmige Ansteuerung einer zweiten Bitleitung, die mit einem zweiten Source/Drain-Anschluss der Ziel-Speicherzelle verbunden ist, bis zu einer Drain-Vorspannung, wobei die Drain-Vorspannung derart gesteuert ist, dass sie im Wesentlichen für einen vorgegebenen Zeitraum konstant ist; – Ansteuerung der ersten Bitleitung, die mit dem ersten Source/Drain-Anschluss der Ziel-Speicherzelle verbunden ist, mit einem zweiten Potential, welches im Wesentlichen für die Zeitdauer der vorgegebenen Zeit geringer ist als das erste Potential.
Verfahren nach Anspruch 17, ferner mit: – rampenförmige Ansteuerung einer dritten Bitleitung, verbunden mit einem ersten Source/Drain-Anschluss einer nicht-adressierten Nachbar-Speicherzelle bis zu einer Stör-Unterdrückungs-Spannung, wobei die Stör-Unterdrückungs-Spannung ein elektrisches Feld zwischen dem ersten Source/Drain-Anschluss und einem zweiten Source/Drain-Anschluss der nicht-adressierten Nachbar-Speicherzelle reduziert.
Verfahren nach Anspruch 18, wobei die Stör-Unterdrückungs-Spannung gegen die Drain-Vorspannung um eine vorgegebene Spannungsdifferenz versetzt ist.
Verfahren nach Anspruch 19, wobei die vorgegebene Spannungsdifferenz geringer ist als eine Mindestspannungsdifferenz, die einen Schreibvorgang an der nicht-adressierten Nachbar-Speicherzelle ermöglichen würde.