DE112016002710B4 - Hochgeschwindigkeits-, hochspannungstolerante schaltungen in flash-pfad - Google Patents

Hochgeschwindigkeits-, hochspannungstolerante schaltungen in flash-pfad Download PDF

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Abstract

Eine Schaltung, die Folgendes beinhaltet:eine Wortleitung, die mit einer nichtflüchtigen Speicherzelle, NVM-Zelle, gekoppelt ist;einen ersten Pfad, der einen ersten Inverter (504) und einen Transistor (1126) beinhaltet,wobei der Transistor (1126) mit der Wortleitung gekoppelt ist, der erste Pfad gekoppelt ist, um ein erstes Eingangsspannungssignal zu empfangen;einen zweiten Pfad, der mindestens den Transistor (1126) beinhaltet, der mit der Wortleitung gekoppelt ist, wobei mindestens ein Abschnitt des zweiten Pfads innerhalb des ersten Pfads eingebettet ist, der zweite Pfad gekoppelt ist, um ein zweites Eingangsspannungssignal zu empfangen; undwobei das erste Eingangsspannungssignal ein schnelles Niedrigspannungssignal ist, das die NVM-Zelle liest, und wobei das zweite Eingangsspannungssignal ein langsames Hochspannungssignal ist, das die NVM-Zelle programmiert.

Description

  • VERWANDTE ANMELDUNGEN
  • ALLGEMEINER STAND DER TECHNIK
  • Nichtflüchtige Speichervorrichtungen finden derzeit weit verbreitete Anwendung in elektronischen Komponenten, die die Retention von Informationen erfordern, wenn elektrischer Strom nicht verfügbar ist. Nichtflüchtige Speichervorrichtungen können Festwertspeicher(Read-Only-Memory, ROM)-, programmierbare Festwertspeicher(Programmable-Read-Only-Memory, PROM)-, löschbare, programmierbare Festwertspeicher(Erasable-Programmable-Read-Only-Memory, EPROM)- und elektrisch löschbare, programmierbare Festwertspeicher(Electrically-Erasable-Programmable-Read-Only-Memory, EEPROM)-Vorrichtungen umfassen. Einige Speicherarrays benutzen Transistoren und Gatestrukturen, die ein Speicherelement oder eine Ladungsspeicherschicht umfassen können. Die Ladungsspeicherschicht kann programmiert werden, um Daten basierend auf Spannungen zu speichern, die an das Speicherarray angelegt oder von diesem empfangen werden.
  • Einige Speichersysteme verwenden Silizium-Oxid-Nitrid-Oxid-Silizium-Vorrichtungen (SONOS-Vorrichtungen) als nichtflüchtige Speicherelemente (NV-Speicherelemente) in den NV-EEPROM- oder Flash-Speichern.
  • US 8 755 239 B2 betrifft eine Leseschaltung für ein SRAM. DE 10 2007 028 472 A1 offenbart eine Anordnung einer Doppelbitzelle in einem NV-SRAM Speicherschaltkreis. US 2014 / 0 204 676 A1 offenbart einen Hochspannungsschalter und einen nichtflüchtigen Speicher mit dieser Schaltung.
  • Figurenliste
  • Die Erfindung wird durch die unabhängigen Ansprüche definiert. Abhängige Ansprüche beschreiben bevorzugte Ausführungsformen.
  • Die vorliegende Offenbarung wird beispielhaft und nicht beschränkend in den Figuren der beiliegenden Zeichnungen illustriert.
    • 1 ist ein Blockbild, das ein erstes nichtflüchtiges Speichersystem gemäß einer Ausführungsform illustriert.
    • 2 ist ein Blockbild, das ein zweites nichtflüchtiges Speichersystem gemäß einer Ausführungsform illustriert.
    • 3 illustriert ein nichtflüchtiges Speicherarray gemäß einer einzelnen Ausführungsform.
    • 4 illustriert einen globalen Wortleitungstreiber gemäß einer einzelnen Ausführungsform.
    • 5 illustriert einen verteilten Wortleitungstreiber gemäß einer einzelnen Ausführungsform.
    • 6 ist ein Flussdiagramm, das gemäß einer einzelnen Ausführungsform einen Hochspannungssignalpfad illustriert, der innerhalb eines Niedrigspannungssignalpfads eingebettet ist.
    • 7A illustriert einen selektierten Sektor eines nichtflüchtigen Speicherarrays gemäß einer einzelnen Ausführungsform während eines Löschvorgangs.
    • 7B illustriert einen deselektierten Sektor eines nichtflüchtigen Speicherarrays gemäß einer einzelnen Ausführungsform während eines Löschvorgangs.
    • 8A illustriert einen selektierten Sektor eines nichtflüchtigen Speicherarrays gemäß einer einzelnen Ausführungsform während eines Programmvorgangs.
    • 8B illustriert einen deselektierten Sektor eines nichtflüchtigen Speicherarrays gemäß einer anderen Ausführungsform während eines Programmvorgangs.
    • 9A illustriert einen selektierten Sektor eines nichtflüchtigen Speicherarrays gemäß einer einzelnen Ausführungsform während eines Lesevorgangs.
    • 9B illustriert einen deselektierten Sektor eines nichtflüchtigen Speicherarrays gemäß einer anderen Ausführungsform während eines Lesevorgangs.
    • 10 sind Tabellen, die Vorspannungen für Lösch-, Programm- und Lesevorgänge illustrieren, die an einer nichtflüchtigen Speichervorrichtung gemäß einer einzelnen Ausführungsform durchgeführt werden.
    • 11 sind Tabellen, die Vorspannungen für positive grenzwertige Lese-, negative grenzwertige Lese- und Lesevorgänge illustrieren, die an einer nichtflüchtigen Speichervorrichtung gemäß einer einzelnen Ausführungsform durchgeführt werden.
    • 12 ist ein Schaltungsschema eines gemeinsamen Sourceleitungstreibers gemäß einer Ausführungsform.
    • 13 ist ein Schaltungsschema einer Spaltentreiberschaltung gemäß einer einzelnen Ausführungsform.
    • 14 ist ein Schaltungsschema eines NS-verteilten Treibers und einer Signalsource gemäß einer anderen Ausführungsform.
    • 15 ist ein Schaltungsschema für einen SSEL-Vorspannblock gemäß einer anderen Ausführungsform.
  • DETAILLIERTE BESCHREIBUNG
  • Hochspannungssignale (HV-Signale) und Niedrigspannungssignale (LV-Signale) können im Betrieb von nichtflüchtigen Speichervorrichtungen (NVM-Vorrichtungen), wie etwa Flashspeicher, verwendet werden. HV-Signale können Spannungssignale sein, die über einer höchsten Spannung einer Stromversorgung einer NVM-Vorrichtung oder unter einer niedrigsten Spannung einer Masseversorgung einer NVM-Vorrichtung liegen. Zum Beispiel können HV-Signale von 8,3 Volt (V) erforderlich sein, um eine NVM-Zelle zu programmieren, während die Stromversorgung der NVM-Vorrichtung ungefähr 1,2 V (z. B. höchste Spannung) beträgt. LV-Signale können Spannungssignale sein, die auf oder unter einer höchsten Spannung der Stromversorgung der NVM-Vorrichtung und auf oder über einer niedrigsten Spannung einer Masseversorgung der NVM-Vorrichtung liegen. Mit anderen Worten, LV-Signale können innerhalb eines Bereichs der Stromversorgung liegen und alle Signale aus dem Bereich der Stromversorgung können HV-Signale sein.
  • Einige NVM-Arrays können zweckgebundene Sourceleitungsarchitektur (Dedicated-Source-Line-, DSL-Architektur) verwenden. Die DSL-Architektur kann zweckgebundene Sourceleitungen für jede Spalte der NVM-Zellen in einem NVM-Array (oder jede Spalte der NVM-Zellen in einem NVM-Sektor eines NVM-Arrays) umfassen. Die DSL-Architektur kann einen ersten Pfad für HV-Signale und einen zweiten Pfad für LV-Signale zweckbinden. Die Pfade sind voneinander getrennt und HV-Signale durchqueren einen von LV-Signalen getrennten Pfad. Da getrennte, nicht überlappende Komponenten für HV-Signale und LV-Signale zweckgebunden sein können, können die Komponenten auf der NVM-Vorrichtung viel Platz einnehmen.
  • Die gemeinsame Sourceleitungsarchitektur (Common-Source-Line-, CSL-Architektur) erlaubt geteilte Sourceleitungen zwischen einer Vielzahl von Reihen und/oder Spalten der NVM-Zellen. Die CSL-Architektur kann zum Beispiel eine CSL zwischen im Wesentlich allen der NVM-Zellen in einem Sektor der NVM-Zellen teilen. In einem anderen Beispielen kann die CSL-Architektur eine CSL zwischen im Wesentlichen allen der NVM-Zellen in einem NVM-Array oder einer oder mehreren Reihen und/oder zwei oder mehreren Spalten der NVM-Zellen in einem NVM-Sektor oder einem NVM-Array teilen. Die Implementierung der CSL-Architektur erlaubt eine Reduzierung des für jede Speicherzelle verwendeten Siliziumbereichs.
  • Die CSL-Architektur erlaubt HV-Signalen und LV-Signalen, mindestens einen Abschnitt von Komponenten zu teilen. Die HV-Signale durchqueren einen Pfad, der mindestens teilweise in einem Pfad eingebettet ist, den die LV-Signale durchqueren. HV- und LV-Signale müssen nicht vollständig getrennte Pfade durchqueren und das Teilen von mindestens einigen Komponenten zwischen den überlappenden HV- und LV-Signalpfaden kann eine weitere Reduzierung des Siliziumbereichplatzes für NVM bereitstellen.
  • Konstrukteure, die die CSL-Architektur in einer Speichervorrichtung implementieren, müssen zusätzliche Maßnahmen ergreifen, um die Anlegung von Hochspannungssignalen zu steuern und den sicheren Arbeitsbereich (Safe Operation Area, SOA) der Transistoren aufrechtzuerhalten.
  • Die vorliegende Offenbarung widmet sich den oben erwähnten und anderen Defiziten von getrennten HV- und LV-Signalpfaden, die möglicherweise zusätzlichen Siliziumbereich in einer NVM-Vorrichtung verwenden.
  • In einer einzelnen Ausführungsform ist eine NVM-Zelle mit einer CSL gekoppelt, die mit NVM-Zellen eines Sektors geteilt wird. Eine NVM-Zelle kann eine Einheit eines Speichers sein, die fähig ist, einen einzelnen Datenwert (z. B. ein einzelnes Bit, wie etwa eine logische „0“ oder eine logische „1“) zu speichern. Ein Sektor oder ein NVM-Sektor kann ein Block eines NVM-Arrays sein, der eine Vielzahl von NVM-Zellen (d. h. eine Vielzahl von Reihen von NVM-Zellen und eine Vielzahl von Spalten von NVM-Zellen) enthält. Ein Speicherarray kann einen oder mehrere Sektoren umfassen. Eine Wortleitung kann mit einer NVM-Zelle gekoppelt sein. Die Wortleitung wird basierend auf einen Vorgang propagiert, der auf der NVM-Zelle durchgeführt werden soll. Beispiele für einen Vorgang umfassen einen Lesevorgang, einen Programmvorgang oder einen Löschvorgang. Ein Wortleitungstreiber für Reihen der NVM-Zelle umfasst zwei Pfade, einen für schnelle LV-Signale und einen anderen für HV-Signale. Der erste Pfad, der gekoppelt ist, um ein erstes Eingangsspannungssignal zu empfangen (z. B. schnelles LV-Signal für einen Lesevorgang), umfasst verschiedene Komponenten, die Transistoren umfassen. Einer der Transistoren ist mit der Wortleitung gekoppelt. Der zweite Pfad, der gekoppelt ist, um ein zweites Eingangsspannungssignal zu empfangen (z. B. schnelles HV-Signal für einen Programmvorgang), umfasst ebenfalls verschiedene Komponenten, die Transistoren umfassen. Der zweite Pfad umfasst mindestens den einen Transistor, der mit der Wortleitung gekoppelt ist. Somit ist mindestens ein Abschnitt des zweiten Pfads innerhalb des ersten Pfads eingebettet.
  • HV-Signale, die an einige Transistoren in einer NVM-Vorrichtung angelegt werden, können verursachen, dass diese Transistoren außerhalb eines sicheren Arbeitsbereichs (SOA) arbeiten, was wiederum in Beschädigung an den Transistoren und der NVM-Vorrichtung resultieren kann. Der sichere Arbeitsbereich kann durch einen Satz Spannungsdifferenzen zwischen den unterschiedlichen Anschlüssen (z. B. Gate zu Drain, Gate zu Source, Gate zu Bulk oder Source zu Drain) eines Transistors, die dem Transistor erlauben, die Spezifikationen für die Zuverlässigkeit während ihrer Lebensdauer zu erfüllen, und/oder den Satz Spannungsdifferenzen zwischen unterschiedlichen Anschlüssen eines Transistors, innerhalb derer der Transistor ohne Beschädigung des Transistors vorgespannt sein kann, definiert sein. Zum Beispiel darf, um im SOA zu bleiben, die Gate-zu-Drain-Spannung von einigen Transistoren 3,6 V nicht überschreiten. Schaltungskonstrukteure müssen sorgsam darauf achten, dass die Anlegung von HV-Signalen in einer NVM-Vorrichtung gesteuert wird, um die Transistoren im SOA zu halten und Transistorbeschädigung zu vermeiden.
  • 1 ist ein Blockbild, das ein nichtflüchtiges Speichersystem gemäß einer Ausführungsform illustriert. Das NVM-System 100 kann eine Verarbeitungsvorrichtung 104 umfassen, die über den Adressbus 106, Datenbus 108 und Steuerbus 110 mit der NVM-Vorrichtung 102 gekoppelt ist. Es wird von Fachleuten auf dem Gebiet erkannt werden, dass das NVM-System 100 zum Zweck der Illustration vereinfacht wurde und nicht als vollständige Beschreibung gedacht ist. Insbesondere werden Details der Verarbeitungsvorrichtung 104, des Reihendekodierers 114, des Spaltendekodierers 118, der Leseverstärker 122 und der Befehls- und Steuerungsschaltung 124 hierin nicht im Detail beschrieben. Es sollte erkannt werden, dass das NVM-System 100 alle, einige oder mehr Komponenten, als in 1 illustriert werden, umfassen kann.
  • Die externe Stromversorgung 150, auch als Stromversorgung bezeichnet, ist mit der NVM-Vorrichtung 102 gekoppelt. Die externe Stromversorgung 150 kann eine Stromversorgung sein, die extern zur NVM-Vorrichtung 102 vorliegt, und kann von der NVM-Vorrichtung 102 verwendet werden, um HV-Signale zu erzeugen, die über der höchsten Spannung der externen Stromversorgung 150 oder unter einer niedrigsten Spannung der externen Masseversorgung 150 liegen. Zum Beispiel kann die externe Stromversorgung 150 Spannungen von ungefähr 1,2 V liefern. Die HV-Signale können unter 0 V oder über 1,2 V liegen. Zum Zweck der Illustration und nicht der Begrenzung werden die folgenden Figuren mit Bezug auf HV-Signale als eine externe Stromversorgung von 1,2 V und eine externe Masseversorgung von 0 V aufweisend beschrieben, sofern nichts anderes angegeben ist. Es sollte erkannt werden, dass auch unterschiedliche Stromversorgungsspannungsbereiche bereitgestellt werden können, zum Beispiel 0 V bis 3 V.
  • Die Verarbeitungsvorrichtung 104 kann auf einem gemeinsamen Trägersubstrat, wie zum Beispiel einem integrierten Schaltungs(„IC“)-Die-Substrat, einem Multi-Chip-Modul-Substrat oder dergleichen residieren. Alternativ können die Komponenten der Verarbeitungsvorrichtung 104 eine oder mehrere integrierte Schaltungen und/oder diskrete Komponenten sein. In einer einzelnen beispielhaften Ausführungsform ist die Verarbeitungsvorrichtung 104 das „Programmable System on a Chip (PSoC®)“, das von Cypress Semiconductor Corporation, San Jose, Kalifornien, entwickelt wurde. Alternativ kann die Verarbeitungsvorrichtung 104 eine oder mehrere andere Verarbeitungsvorrichtungen sein, die Fachleuten auf dem Gebiet bekannt sind, wie etwa ein Mikroprozessor oder eine zentrale Verarbeitungseinheit, eine Steuerung, ein Spezialprozessor, ein digitaler Signalprozessor („DSP“), eine anwendungsspezifische, integrierte Schaltung („ASIC“), ein frei programmierbares Gatearray („FPGA“) oder dergleichen.
  • Die NVM-Vorrichtung 102 umfasst das Speicherarray 112, wie etwa das NVM-Array, organisiert als Reihen und Spalten von nichtflüchtigen Speicherzellen (in dieser Figur nicht gezeigt), wie unten beschrieben. Das Speicherarray 112 ist über mehrere Auswahlleitungen und Leseleitungen (mindestens eine Selektierleitung und eine Leseleitung für jede Reihe des Speicherarrays) mit dem Reihendekodierer 114 und/oder der Befehls- und Steuerungsschaltung 124 verbunden. Das Speicherarray 112 ist ferner über mehrere Bitleitungen 120 (jeweils eine für jede Spalte des Speicherarrays) mit dem Spaltendekodierer 118 gekoppelt. Das Speicherarray 112 kann über den Spaltendekodierer 118 mit mehreren Leseverstärkern 122 gekoppelt sein, um von diesen Multibitwörter zu lesen. Die NVM-Vorrichtung 102 umfasst ferner eine Befehls- und Steuerungsschaltung 124, um Signale von der Verarbeitungsvorrichtung 104 zu empfangen, und sendet Signale an den Reihendekodierer 114, den Spaltendekodierer 118 zu steuern, die Leseverstärker 122, die Sektorselektierschaltung 140 zu steuern und am Speicherarray 112 angelegte HV-Signale zu steuern. Die Befehls- und Steuerungsschaltung 124 umfasst eine Hochspannungssteuerungsschaltung 126, um HV-Signale für den Betrieb der NVM-Vorrichtung 102 zu erzeugen und zu steuern, die über die Hochspannungssteuerungsschaltung 126 an den Spaltendekodierer 118, die Leseverstärker 122 und/oder die Sektorselektorschaltung 140 geleitet werden können. Die Hochspannungssteuerungsschaltung 126 arbeitet, um entsprechende Spannungen, einschließlich HV-Signale und LV-Signale, während der Lese-, Lösch-, Vorprogramm- und Programmvorgänge an die Speicherzellen anzulegen.
  • Die Befehls- und Steuerungsschaltung 124 kann konfiguriert sein, um eine erste Reihe eines Speicherarrays 112 für einen Programmvorgang durch Anlegen einer Spannung an eine erste Selektierleitung in der ersten Reihe zu selektieren und eine zweite Reihe des Speicherarrays durch Anlegen einer anderen Spannung an eine zweite Selektierleitung in der zweiten Reihe zu deselektieren. Die Befehls- und Steuerungsschaltung 124 kann ferner konfiguriert sein, um den Spaltendekodierer 118 zu steuern, um eine Speicherzelle in der ersten Reihe zum Programmieren durch Anlegen einer Spannung an eine erste Bitleitung in einer ersten Spalte zu selektieren und eine andere Speicherzelle in der ersten Reihe am Programmieren durch Anlegen einer anderen Spannung an eine zweite Bitleitung in einer zweiten Spalte zu inhibieren. Die Befehls- und Steuerungsschaltung 124, insbesondere die Hochspannungssteuerungsschaltung 126, können ferner konfiguriert sein, um eine Spannung an eine oder mehrere gemeinsame Sourceleitungen anzulegen, die mit den im Speicherzellenarray 112 eingeschlossenen Speicherzellen, wie unten beschrieben, gekoppelt sein können.
  • Die NVM-Vorrichtung 102 kann eine Speichervorrichtung sein, die konfiguriert ist, um Datenwerte in verschiedenen Niedrigstromkontexten und nichtflüchtigen Kontexten zu speichern. Zum Beispiel kann die NVM-Vorrichtung 102 in einem Kleinbereich-Flashspeicher eingeschlossen sein, der in Vorrichtungen oder Systemen, wie etwa Smartkarten oder Bankkarten, implementiert sein kann. Demgemäß können Speichervorrichtungen, wie hier offenbart, wie etwa die NVM-Vorrichtung 102, so implementiert werden, dass sie einen relativ kleinen Bereich aufweisen, der unter Verwendung von fortschrittlichen Verarbeitungsknoten, wie etwa einem 65-nm-Knoten oder niedriger, hergestellt werden kann. Außerdem kann die NVM-Vorrichtung 102, wie unten ausführlicher erläutert, verschiedene Speicherzellen (nicht gezeigt) umfassen, die konfiguriert sind, um Datenwerte zu speichern. Die Speicherzellen können mit einer gemeinsamen Sourceleitung implementiert werden, um die Gesamtgrundfläche von jeder Speicherzelle zu reduzieren. Jede Speicherzelle kann auch mit Fowler-Nordheim-Programmiertechniken kompatibel sein.
  • Das Speicherarray 112 kann einen oder mehrere NVM-Sektoren, wie etwa Sektor A 131 bis Sektor N 132, umfassen. Jeder Sektor kann eine beliebige Zahl von Reihen und Spalten von NVM-Zellen aufweisen, zum Beispiel 4096 Spalten und 256 Reihen. Reihen können mehrere horizontal angeordnete NVM-Zellen umfassen. Spalten können mehrere vertikal angeordnete NVM-Zellen umfassen. Das Speicherarray 112 kann auch eine globale Bitleitung (GBL) verwenden, die von allen Sektoren des Speicherarrays 112 geteilt werden. Jede Spalte des Speicherarrays 112 kann eine GBL aufweisen. Zum Beispiel wird eine bestimmte GBL für Spalte 0, die von allen Sektoren (z. B. Sektor A 131 bis Sektor N 132) geteilt wird, durch die Sektorselektierschaltung mit jeder Reihe des Speicherarrays 112 in Spalte 0 des selektierten Sektors gekoppelt sein. Die GBL ist konfiguriert, um den Sektoren des Speicherarrays 112 bei Programmvorgängen und einem Löschvorgang HV-Signale bereitzustellen, während bei Lesevorgängen die GBL konfiguriert ist, um LV-Signale bereitzustellen.
  • Das Speicherarray 112 kann die Sektorselektierschaltung 140 verwenden, um die GBL mit einer zugehörigen Bitleitung (BL) einer Spalte eines bestimmten Sektors zu koppeln. Jede Spalte in einem Sektor kann eine zugehörige, für diesen Sektor bestimmte BL aufweisen, die von anderen Sektoren nicht geteilt wird. Jede Spalte in einem Sektor kann eine Sektorselektierschaltung 140 aufweisen, um die GBL mit der zugehörigen BL selektiv zu koppeln. Zum Beispiel kann eine Sektorselektierschaltung 140 für Spalte 0 von Sektor A 131 als Schalter verwendet werden, um während Löschvorgängen und Programmvorgängen das Spannungssignal auf GBL von Spalte 0 des Speicherarrays 112 mit der BL für Spalte 0 von Sektor A 131 zu koppeln. Es kann eine Sektorselektierschaltung 140 für jeden von Sektor A 131 bis Sektor N 132 vorliegen.
  • Das Speicherarray 112 kann auch den Spaltendekodierer 118 verwenden, um während eines Lesevorgangs eine Spalte von NVM-Zellen in einem Sektor mit Leseverstärkern 122 zu koppeln. Zum Beispiel kann ein Spaltendekodierer 118 für Spalte 0 von Sektor A 131 als Schalter verwendet werden, um während eines Lesevorgangs die NVM-Zellen von Spalte 0 von Sektor A mit Leseverstärken 122 zu koppeln. Die Leseverstärker 122 können an jedem Sektor angebracht sein oder, um Bereich zu sparen, können sie von zwei angrenzenden Sektoren geteilt werden.
  • Es sollte erkannt werden, dass die Begriffe „Reihen“ und „Spalten“ eines Speicherarrays zum Zweck der Illustration, anstatt der Begrenzung, verwendet werden. In einer einzelnen Ausführungsform sind Reihen in herkömmlicher Weise horizontal angeordnet und sind Spalten in herkömmlicher Weise vertikal angeordnet. In einer anderen Ausführungsform können Reihen und Spalten des Speicherarrays 112 in einer beliebigen Ausrichtung angeordnet sein.
  • In einer einzelnen Ausführungsform kann eine NVM-Zelle eine Zwei-Transistoren(2T)-Speicherzelle sein. In einer 2T-Speicherzelle kann ein Transistor ein Speichertransistor sein, während ein anderer Transistor ein Passtransistor sein kann. In anderen Implementierungen kann die NVM-Zelle eine andere Zahl von Transistoren, wie etwa einen Einzelspeichertransistor (1T), umfassen. NVM-Zellen, wie etwa die NVM-Zelle 701 und 704 von 7A, werden unten im Hinblick auf mindestens 7A-9B erörtert.
  • Das Speicherarray 112 kann unter Verwendung von Ladungseinfangs-Speichertransistoren implementiert werden. Ladungseinfangs-Speichertransistoren können implementiert werden, um Transistoren und Gatestrukturen zu benutzen, die eine Ladungseinfangsschicht umfassen. Die Ladungseinfangsschicht kann ein Isolator sein, der verwendet wird, um Ladung einzufangen. Die Ladungseinfangsschicht kann programmiert werden, um Daten basierend auf Spannungen zu speichern, die an das Speicherarray 112 angelegt oder von diesem empfangen werden. So kann ein Speicherarray 112 verschiedene unterschiedliche NVM-Zellen umfassen, die in Reihen und Spalten angeordnet sind, und jede NVM-Zelle kann fähig sein, mindestens einen Datenwert (z. B. Bit) zu speichern. Spannungen können an jede der NVM-Zellen angelegt werden, um die NVM-Zelle zu programmieren (z. B. Programmvorgang), die NVM-Zelle zu löschen (z. B. Löschvorgang) oder die NVM-Zelle zu lesen (z. B. Lesevorgang).
  • In einer einzelnen Ausführungsform können die Ladungseinfangs-Speichertransistoren unter Verwendung von unterschiedlichen Materialien implementiert werden. Ein Beispiel eines Ladungseinfangs-Speichertransistors ist ein Transistor des Typs Silizium-Oxid-Nitrid-Oxid-Silizium (SONOS). In einem SONOS-Typ-Transistor kann die Ladungseinfangsschicht des Speichertransistors eine Nitridschicht, wie etwa eine Schicht aus Siliziumnitrid, sein. Außerdem kann die Ladungseinfangsschicht auch andere Ladungseinfangsmaterialien, wie etwa Siliziumoxynitrid, Aluminiumoxid, Hafniumoxid, Hafniumaluminiumoxid, Zirconiumoxid, Hafniumsilikat, Zirconiumsilikat, Hafniumoxynitrid, Hafniumzirconiumoxid, Lanthanoxid oder eine High-k-Schicht umfassen. Die Ladungseinfangsschicht kann konfiguriert sein, um Träger oder Löcher, die von einem Kanal des Speichertransistors injiziert werden, reversibel einzufangen oder festzuhalten, und kann eine oder mehrere elektrische Charakteristiken aufweisen, die basierend auf die an die NVM-Zelle angelegten Spannungen reversibel geändert, modifiziert oder verändert sein können. In einer anderen Ausführungsform können unterschiedliche Typen von Ladungseinfang-Speichertransistoren verwendet werden. Zum Zweck der Illustration und nicht der Begrenzung wird der Betrieb von NVM-Zellen in der Offenbarung mit Bezug auf einen SONOS-Typ-Transistor beschrieben. Es sollte erkannt werden, dass andere Typen von NVM-Transistoren unter Verwendung der Offenbarung hierin implementiert werden können.
  • 2 ist ein Blockbild, das ein nichtflüchtiges Speichersystem gemäß einer anderen Ausführungsform illustriert. Die Schaltung 200 ist ein anderes NVM-System, in dem die aktuelle Offenbarung arbeiten kann.
  • 3 illustriert ein nichtflüchtiges Speicherarray gemäß einer einzelnen Ausführungsform. Das nichtflüchtige Speicherarray 300 umfasst verschiedene Funktionsblöcke und jeweilige (physische) Orte der Funktionsblöcke. Ein erster Sektor 301-A umfasst einen globalen Wortleitungstreiber (GWLDRV) 302, acht Arrays 304 von 256 × 512, vier verteilte Wortleitungstreiber (WLDRVs) 306 und einen Hochspannungsreihentreiber (High Voltage Row Driver, HVRDRV) 308. Die Größe von jedem der Arrays 304 ist 256 Reihen mal 512 Spalten. Die Arraygröße wird für beispielhafte Zwecke bereitgestellt und andere Arraygrößen können verwendet werden. Für den ersten Sektor 301-A weisen die gesamten Arrays kombiniert insgesamt 4096 Spalten auf. Für jeden Sektor stellt ein GWLDRV 302 allen anderen Komponenten Signale bereit. Jeder WLDRV 306 führt Vorgänge für angrenzende Arrays 304 von 256 x 512 durch. In einer Implementierung kann, durch Durchführen von Vorgängen für angrenzende Arrays, jeder der WLDRVs 306 seine Last reduzieren, anstatt dass ein WLDRV 306 Vorgänge für alle Arrays durchführt. Die Last von jedem der WLDRV 306 kann reduziert werden und Signale können somit schneller propagieren (da die Arrays segmentiert sein können). Jeder der WLDRV 306 kann gemeinsame Eingänge aufweisen, die Ausgänge von jedem WLDRV 306 sind jedoch voneinander unabhängig. Der GWLDRV 302 ist somit mit jedem der WLDRV 306 in einem Sektor gekoppelt und steuert jeden WLDRV 306.
  • Ein erstes Spine 303-A umfasst einen Satz Sektorselektiersteuerungen (Sector Select Controls, SSCONTs) 314 und 314. Das erste Spine 303-A umfasst auch insgesamt acht Sektor-Selects (SSEL 312), vier Leseverstärker (Sense Amplifiers, SAs) 318, zwei Spaltentreiber (Column Drivers, CDRVs) 310 und eine SEC2CON 316. Die SEC2CON 316 ist eine Sektor-X2-Steuerung. Die SEC2CON 316 kann für zwei angrenzende Sektoren gemein sein, wie in 3 gezeigt. Steuersignale für das Speicherarray können in der SEC2CON 316 vorliegen. Die Signalquelle in 14 (unten beschrieben) kann sich in der SEC2CON 316 befinden. Alternativ sind der Block der LV-Logik 408, der das Signal RNG 414 erzeugt, und das VNEG_C S 514 (in 4 und 5) in der SEC2CON 316 platziert. Die SSCONT 314 erzeugt Steuersignale und stellt diese dem SSEL 312 bereit.
  • Zusätzliche Sektoren 301-B, 301-C, ... , 301-N und Spine 303-N sind im Speicherarray 300 eingeschlossen. In einer Implementierung können insgesamt acht Sektoren im Speicherarray 300 eingeschlossen sein. Es können jedoch zusätzliche oder weniger Sektoren und/oder Spines im Speicherarray 300 eingeschlossen sein. Im Speicherarray 300 trennt ein Spine einen Satz Sektoren. In dieser Ausführungsform kann der SA 318 zwischen einem Paar Sektoren 301 geteilt werden.
  • In einer Implementierung werden HV-Signale durch eine HV-Steuereinheit (nicht gezeigt) übertragen. Die HV-Steuereinheit empfängt die HV-Signale von Vpositiv- und Vnegativ-Ladepumpen (nicht gezeigt) und die HV-Steuereinheit verteilt die HV-Signale. Die HV-Steuereinheit kann sich in der ganz oberen, ganz rechten Ecke des nichtflüchtigen Speicherarrays 300 befinden. Die HV-Steuereinheit kann HV-Signale an HVRDRV 308 im Sektor 301-A kommunizieren. Die HV-Signale werden vom HVRDRV 308 im Sektor 301-A an SSCONT 314 im Spine 303A übertragen. Das Signal propagiert dann vom SSCONT 314 an SSEL 312 im Spine 303-A und propagiert weiter von rechts nach links innerhalb des Arrays.
  • LV-Signale werden von einer LV-Steuereinheit (nicht gezeigt) übertragen. Die LV-Steuereinheit kann sich in der ganz unteren, ganz linken Ecke des nichtflüchtigen Speicherarrays 300 befinden. Die LV-Steuereinheit kann LV-Signale an GWLDRV 302 und an CDRV 310 in den Sektoren 301-A, 301-B, ..., 301-N kommunizieren. Die LV-Signale werden vom GWLDRV 302 im Sektor 301-A an WLDRV 306 im Sektor 301A übertragen. Andere LV-Signale werden vom CDRV 310 an SSEL 312 im Spine 303-A übertragen und propagieren weiter von links nach rechts innerhalb des Arrays. In einer Implementierung wird das Spine 303 auch als Sektorspine bezeichnet.
  • In einer Implementierung können GWLDRV 302 und einer oder mehrere der WLDRV 306, wenn zusammen kombiniert, einen Wortleitungstreiber für einen Passtransistor bilden.
  • In einer Implementierung ein Maximum von 128 Leseverstärkern in 3 gleichzeitig gelesen werden.
  • Details bezüglich des GWLDRV 302 werden in 4 beschrieben. Details bezüglich WLDRV 306 werden in 5 beschrieben. Details bezüglich SSEL 312 werden in 7A-9B beschrieben. Details bezüglich CDRV 310 werden in 13 beschrieben.
  • 4 illustriert einen globalen Wortleitungstreiber gemäß einer einzelnen Ausführungsform. GWLDRV 302 kann einer der globalen Wortleitungstreiber (GWLDRV) 302 sein, die in 3 veranschaulicht werden.
  • Der GWLDRV 302 umfasst einen Reihenlogikdekodierer 402, einen Pegelumsetzer 404, eine Hochspannungssignal-Steuerungsschaltung 406, eine Niedrigspannungs(LV)-Logik 408 und eine Hochspannungs(HV)-Logik 410. Die LV-Logik 408 erzeugt ein Signal, das GWLB 412 genannt wird. Die HV-Logik 410 erzeugt ein Signal, das Reihen-N-Gate-Steuersignal (RNG) 414 genannt wird. Jedes der Signale GWLB 412 und RNG 414 kann gemäß 5, wie veranschaulicht, übertragen werden. Die Doppellinien in 4 weisen darauf hin, dass sich andere Komponenten physisch zwischen GWLDRV 302 und WLDRV 306, gezeigt in 5, befinden können. Wiederum bezugnehmend auf 3 können sich eine oder mehrere Komponenten, wie etwa Array 304 oder WLDRV 306, physisch zwischen GWLDRV 302 in 4 und WLDRV 306 in 5 befinden. Obwohl andere Komponenten zwischen 4 und 5 platziert sein können, werden die Signale GWLB 412 und RNG 414 durch GWLDRV 302 ausgegeben und in den WLDRV 306 eingegeben.
  • Die LV-Signale werden in den Reihenlogikdekodierer 402 eingegeben und LV- und HV-Signale werden in die Hochspannungssignal-Steuerungsschaltung 406 eingegeben. Die Befehls- und Steuerungsschaltung 124 und die Hochspannungssteuerungsschaltung 126 in 1 stellen die LV-Signale als Eingang/Eingänge an den Reihenlogikdekodierer 402 in 4 bereit, falls ein LV-Pfad aktiv ist. Falls ein HV-Pfad aktiv ist, stellen die Befehls- und Steuerungsschaltung 124 und die Hochspannungssteuerungsschaltung 126 in 1 die HV-Signale als Eingang/Eingänge an die Hochspannungssignal-Steuerungsschaltung 406 in 4 bereit. Für den LV-Signalpfad wandern die Signale durch den Reihenlogikdekodierer 402, den Pegelumsetzer 404 und die LV-Logik 408, bevor sie zur Schaltung in 5 ausgegeben werden. Der Pegelumsetzer 404 ist mit der LV-Logik 408 und dem Reihenlogikdekodierer 402 gekoppelt. Für einen HV-Signalpfad wandern die Signale durch die Hochspannungssignal-Steuerungsschaltung 406 und die HV-Logik 410, bevor sie zur Schaltung in 5 ausgegeben werden. Die Hochspannungssignal-Steuerungsschaltung 406 ist mit der HV-Logik 410 gekoppelt. Der Reihenlogikdekodierer 402 ist konfiguriert, um über den Pegelumsetzer 404 LV-Signale an die LV-Logik 408 auszugeben. Die Hochspannungssignal-Steuerungsschaltung 406 ist konfiguriert, um HV-Signale an die HV-Logik 410 auszugeben. In einer Implementierung wird eine gemeinsame Leitung zwischen dem Reihenlogikdekodierer 402 und der Hochspannungssteuerungsschaltung 406 gezeigt. Die gemeinsame Leitung kann in einer Implementierung optional sein. Die Eingänge des Reihenlogikdekodierers 402 und der Hochspannungssteuerungsschaltung 406 können eine Gemeinsamkeit aufweisen, die Gemeinsamkeit kann aber an den Eingängen vorliegen. Der Eingang an der gemeinsamen Leitung wird entweder durch einen LV-Signalpfad oder einen HV-Signalpfad propagieren. Der Eingang kann zwei unterschiedliche Zustände aufweisen und wenn der LV-Signalzustand aktiv ist, propagiert das Signal im LV-Signalpfad, und wenn der HV-Signalstatus aktiv ist, propagiert das Signal im HV-Signalpfad. Die Befehls- und Steuerungsschaltung 124 und die Hochspannungssteuerungsschaltung 126 in 1 bestimmen, welcher Pfad aktiv ist (entweder ein HV-Pfad oder ein LV-Pfad basierend auf den Signalen, die an den Reihenlogikdekodierer 402 oder die Hochspannungssteuerungsschaltung 406 übertragen werden). Der Zustand der Eingänge von entweder dem Reihenlogikdekodierer 402 oder der Hochspannungssteuerungsschaltung 406 kann bestimmen, ob ein HV-Pfad oder ein LV-Pfad aktiv ist.
  • Die Befehls- und Steuerungsschaltung 124 und die Hochspannungssteuerungsschaltung 126 in 1 können bestimmen, dass ein Signal HV ist, falls das Signal ein Spannungssignal über einer höchsten Spannung einer Stromversorgung der NVM-Vorrichtung 102 oder unter einer niedrigsten Spannung einer Masseversorgung der NVM-Vorrichtung 102 ist. Die Befehls- und Steuerungsschaltung 124 und die Hochspannungssteuerungsschaltung 126 stellen dann der Hochspannungssignal-Steuerungsschaltung 406 in 4 das HV-Signal bereit. Die HV-Logik 410 kann das HV-Signal auf einem entsprechenden HV-Signalpfad propagieren. Falls das Signal ein Spannungssignal ist, das auf oder unter einer höchsten Spannung der Stromversorgung der NVM-Vorrichtung 102 und auf oder über einer niedrigsten Spannung der Stromversorgung der NVM-Vorrichtung 102 liegt, können die Befehls- und Steuerungsschaltung 124 und die Hochspannungssteuerungsschaltung 126 bestimmen, dass das Signal LV ist. Die Befehls- und Steuerungsschaltung 124 und die Hochspannungssteuerungsschaltung 126 stellen dann dem Reihenlogikdekodierer 402 in 4 das LV-Signal bereit. Der Pegelumsetzer 404 kann, über die LV-Logik 408, das LV-Signal auf einem entsprechenden LV-Signalpfad propagieren.
  • Falls dem Pegelumsetzer 404 ein LV-Signal durch den Reihenlogikdekodierer 402 bereitgestellt wird, verstärkt der Pegelumsetzer das LV-Signal vom Vcc- auf den Vboost-Bereich. Der Pegelumsetzer 404 stellt dann der LV-Logik 408 das verstärkte Signal bereit. Der Ausgang der LV-Logik 408 ist das verstärkte Signal, das GWLB genannt wird. Die LV-Logik 408 bereitet das GWLB-Signal für die Übergabe an WLDRV 306 in 5 vor.
  • Falls der HV-Logik 410 ein HV-Signal durch die Hochspannungssteuerungsschaltung 406 bereitgestellt wird, gibt die HV-Logik 410 das HV-Signal aus, das RNG 414 genannt wird. Die HV-Logik 410 bereitet das Signal RNG 414 für die Übergabe an WLDRV 306 in 5 vor.
  • 5 illustriert einen verteilten Wortleitungstreiber gemäß einer einzelnen Ausführungsform. 5 umfasst Transistoren mit 4 Anschlüssen, einschließlich einem Gate, einer Source, einem Drain und einem Bulk. Die Transistoren können N-Kanal-Metalloxid-Halbleiter-Feldeffekttransistoren (nMOSFETs oder „NMOS“) oder P-Kanal-Metalloxid-Halbleiter-Feldeffekttransistoren (pMOSFETs oder „PMOS“) sein.
  • Die verteilte Wortleitungstreiberschaltung in 5 kann in Verbindung mit der NVM-Vorrichtung 102, die CSL-Architektur implementiert, verwendet werden. In 4 dekodiert die LV-Logik 408 teilweise Niedrigspannungs(LV)-Signale (d. h. des Bereichs der Masse- und Stromversorgung, z. B. 0 V bis 1,2 V) und dekodiert die HV-Logik 410 teilweise Hochspannungs(HV)-Signale (außerhalb des Bereichs der Stromversorgung).
  • Der WLDRV 306 empfängt einen ersten Eingang, das Signal GWLB 412, und einen zweiten Eingang, das Signal RNG 414. Ein erster Pfad (z. B. ein schneller LV-Pfad) ist mit dem ersten Eingang gekoppelt und ein zweiter Pfad (z. B. ein langsamer HV-Pfad) ist mit dem zweiten Eingang gekoppelt. Der erste Eingang ist konfiguriert, um ein schnelles LV-Signal zu empfangen, das durch den ersten Pfad propagiert, um eine Zelle der NVM-Vorrichtung 102 zu lesen. Der zweite Eingang ist konfiguriert, um ein langsames HV-Signal zu empfangen, das durch den zweiten Pfad propagiert, um die Zelle zu programmieren.
  • In 5 kann der WLDRV 306 einer der verteilten Wortleitungstreiber (WLDRV) 306 sein, die in 3 veranschaulicht werden. Der WLDRV 306 umfasst einen Inverter 504, Inverter 512 und einen NMOS 1126. Der WLDRV 306 umfasst auch eine Ausgangswortleitung (WL) 524. Jeder der Inverter 504 und 512 umfasst ein komplementäres Paar MOSFETs. Der Inverter 504 umfasst einen PMOS 1127 und einen NMOS 1120. Der Inverter 512 umfasst einen PMOS 1125 und einen NMOS 1121. In jedem der Inverter 504 und 512 sind die Drains von jedem Satz NMOS und PMOS miteinander gekoppelt. Die Drains des NMOS und PMOS im Inverter 512 sind auch mit einer Source des PMOS 1127 und einer Source des NMOS 1126 gekoppelt. Der Inverter 504 und der Inverter 512 können auch als komplementäre Metalloxid-Halbleiter (CMOSs) bezeichnet werden, die einen NMOS und PMOS aufweisen.
  • Im Inverter 504 ist eine Source des NMOS 1120 mit vgnd 506 gekoppelt. Eine Source des PMOS 1127 ist mit einem Signal VBST 510 gekoppelt. Der Inverter 504 wird daher durch das Signal VBST 510 und das Signal vgnd 506 vorgespannt. Ein Gate des NMOS 1120 sowie ein Gate des PMOS 1127 sind mit dem Signal GWLB 412 gekoppelt. Beide Gates sind auch miteinander gekoppelt. Ein Well des NMOS 1120 wird durch vgnd 506 vorgespannt. Ein Well des PMOS 1127 wird durch die Source von PMOS 1127 vorgespannt, die mit dem Signal VBST 510 gekoppelt ist.
  • In einer Implementierung kann das Signal VBST 510 die interne Stromversorgung sein.
  • Im Inverter 512 ist eine Source des NMOS 1121 mit dem VNEG_C_S 514 gekoppelt. Eine Source des PMOS 1125 ist mit einem Knoten, ROW_OUT 522, gekoppelt, der auch mit dem Drain des NMOS 1120, dem Drain des PMOS 1127 und dem Drain des NMOS 1126 gekoppelt ist. Der Inverter 512 wird durch VNEG_C_S 514 und ROW_OUT 522 vorgespannt.
  • Beide Gates des NMOS 1121 und PMOS 1125 sind mit vgnd 506 gekoppelt. Die Gates können auch miteinander gekoppelt sein. Ein Drain des PMOS 1125 kann mit der WL 524 gekoppelt sein. Ein Drain des NMOS 1121 ist mit der WL 524 gekoppelt. Eine Source des NMOS 1121 ist mit VNEG_C_S 514 gekoppelt. Ein Well des NMOS 1121 wird durch VNEG_C_S 514 vorgespannt. Ein Well des PMOS 1125 wird durch VBST 510 vorgespannt.
  • Ein Gate des NMOS 1126 ist mit dem Signal RNG 414 gekoppelt. Eine Source des NMOS 1126 ist mit der WL 524 gekoppelt. Ein Well des NMOS 1126 wird durch VNEG_C_S 514 vorgespannt.
  • Der WLDRV 306 stellt einen Treiber (WLDRV 306) zum Handhaben von Pfaden bereit, die von HV-Signalen sowie LV-Signalen genommen werden.
  • In einer Implementierung umfasst ein LV-Signalpfad die LV-Logik 408 in 4 und den Inverter 504, den Inverter 512 und den NMOS 1126 in 5, wobei ein Ausgang auf WL 524 propagiert wird. Ein HV-Signalpfad umfasst die HV-Logik 410 in 4, den Inverter 512 und den NMOS 1126 in 5, wobei ein Ausgang auf WL 524 propagiert wird.
  • Für den LV-Signalpfad kann das Signal GWLB 412 für einen auf einem selektierten Sektor mit einer aktiven Wortleitung durchzuführenden Vorgang (wie etwa einem Lesevorgang) niedrig sein. Es wird kein Vorgang auf einem deselektierten Sektor oder einem selektierten Sektor, bei dem die Wortleitung nicht selektiert ist, durchgeführt. Das Signal GWLB 412 kann daher hoch sein. Das Signal RNG 414 kann für den Vorgang hoch sein, der auf dem selektierten Sektor, der aktiven Wortleitung oder dem deselektierten Sektor oder selektierten Sektor, bei dem die Wortleitung nicht selektiert ist, durchgeführt wird. Der NMOS 1126 kann auch eingeschaltet sein, da das Signal RNG 414 hoch ist. Für den auf dem selektierten Sektor, der aktiven Wortleitung durchgeführten Vorgang ist jedoch VDS bei null Volt. Für den auf dem selektierten Sektor, der aktiven Wortleitung durchgeführten Vorgang ist PMOS 1127 eingeschaltet, ist NMOS 1120 ausgeschaltet, ist PMOS 1125 eingeschaltet und ist NMOS 1121 ausgeschaltet. Für den auf dem deselektierten Sektor oder dem selektierten Sektor, bei dem die Wortleitung nicht selektiert ist, ist PMOS 1127 ausgeschaltet, ist NMOS 1120 eingeschaltet, ist PMOS 1125 ausgeschaltet und ist NMOS 1121 ausgeschaltet. In beiden Vorgängen propagiert ROW_OUT 522 auf WL 524. Details bezüglich der Propagierung von ROW_OUT 522 auf die WL 524 für den auf dem selektierten Sektor, aktiver Wortleitung durchgeführten Vorgang und den auf dem deselektierten Sektor oder selektierten Sektor, bei dem die Wortleitung nicht selektiert ist, durchgeführten Vorgang, werden hierin unten beschrieben.
  • Der LV-Signalpfad im WLDRV 306 für LV-Signale ist wie folgt. Die LV-Signale propagieren durch den LV-Signalpfad, der den Inverter 504, den Inverter 512 und den NMOS 1126 umfasst. Der Ausgang des LV-Signalpfads ist mit der WL 524 gekoppelt.
  • Für den HV-Signalpfad kann das Signal RNG 414 für einen auf einem selektierten Sektor durchzuführenden Vorgang (wie etwa einem Programmvorgang) niedrig sein. Für einen auf einem deselektierten Sektor durchzuführenden Vorgang kann das Signal RNG 414 hoch sein. Das Signal GWLB 412 kann für den Vorgang hoch sein, der auf dem selektierten Sektor oder dem deselektierten Sektor durchgeführt wird. Der NMOS 1126 für den auf dem selektierten Sektor durchgeführten Vorgang ist ausgeschaltet, während der NMOS 1126 für den auf dem deselektierten Sektor durchgeführten Vorgang ausgeschaltet ist. Für den auf dem selektierten Sektor oder dem deselektierten Sektor durchgeführten Programmvorgang ist PMOS 1127 eingeschaltet, ist NMOS 1120 eingeschaltet, ist PMOS 1125 ausgeschaltet und ist NMOS 1121 eingeschaltet. Im selektierten Sektor propagiert VNEG_C_S 514 auf WL 524. Im deselektierten Sektor propagiert ROW_OUT 522 auf WL 524. Details bezüglich der Propagierung von ROW_OUT 522 oder VNEG_C_S 514 auf die WL 524 für den auf dem selektierten Sektor oder deselektierten Sektor durchgeführten Vorgang werden hierin unten beschrieben.
  • Der HV-Signalpfad im WLDRV 306 für HV-Signale ist wie folgt. Die HV-Signale propagieren durch den HV-Signalpfad, der mindestens den Inverter 512 und den NMOS 1126 umfasst. Der Abschnitt des HV-Signalpfads, der innerhalb des LV-Signalpfads eingebettet ist, umfasst daher mindestens den Inverter 512 und den NMOS 1126. Wenn jedoch HV-Signale durch den HV-Signalpfad propagieren, ist ROW_OUT 522 (was am Drain für PMOS 1127 sowie NMOS 1120 vorliegt) sowohl für den Vorgang auf dem selektierten Sektor als auch dem deselektierten Sektor null Volt. Der Ausgang des HV-Signalpfads ist über den NMOS 1121 mit der WL 1121 gekoppelt.
  • Hierin werden Details bezüglich Vorgängen, die vom WLDRV 306 empfangen werden, und Ausgängen, die auf der WL 524 als Resultat der Vorgänge propagiert werden, beschrieben. Die Vorgänge können für LV-Signale für einen selektierten Sektor mit einer aktiven Wortleitung für einen Lesevorgang, LV-Signale für einen deselektierten Sektor oder selektierten Sektor, bei dem die Wortleitung nicht für Lesevorgänge selektiert ist, HV-Signale für einen selektierten Sektor für einen Programmvorgang und HV-Signale für einen deselektierten Sektor für einen Programmvorgang sein.
  • In einem Beispiel können, falls ein Lesevorgang für einen selektierten Sektor mit einer aktiven Wortleitung implementiert werden soll, die schnellen LV-Signale auf einem schnellen LV-Signalpfad propagieren. LV-Signale können in den WLDRV 306 eingegeben werden. Das Signal GWLB 412, das niedrig ist, wird vom WLDRV 306 von der LV-Logik 408 in 4 empfangen. Das Signal RNG 414 ist hoch. Da das Signal RNG 414 hoch ist, ist der NMOS 1126 eingeschaltet. Das Signal GWLB 412 ist mit jedem der Gates des PMOS 1127 und des NMOS 1120 gekoppelt. Der PMOS 1127 ist eingeschaltet und der NMOS 1120 ist ausgeschaltet. Das Signal VBST 510, das an der Source des PMOS 1127 vorliegt, ist mit dem Drain des PMOS 1127 gekoppelt. Der Ausgang des Inverters 504 ist daher das Signal VBST 510. ROW_OUT 522 ist hoch/selektiert (und mit dem Signal VBST 510 gekoppelt). Im Inverter 512 ist der PMOS 1125 eingeschaltet und ist der NMOS 1121 ausgeschaltet. Der Drain von PMOS 1125 ist daher mit ROW_OUT 522 gekoppelt, was von der Source von PMOS 1125 propagiert. Der Ausgang des Inverters 512 ist daher ROW_OUT 522. ROW_OUT 522 wird daher auf die WL 524 für den LV-Signalpfad propagiert. Die WL 524 ist daher das Signal VBST 510. In einer Implementierung kann das Signal VBST 510 2,5 V sein. Details bezüglich der auf die WL 524 propagierten Ausgänge werden hierin mit Bezug auf 10, Tabelle 1001 beschrieben. Die Spannungsbereiche von Signalen werden hierin mit Bezug auf 10, Tabelle 1003 beschrieben.
  • In einem Beispiel können, falls ein Lesevorgang für einen deselektierten Sektor oder einen selektierten Sektor, bei dem die Wortleitung nicht selektiert ist, implementiert werden soll, die schnellen LV-Signale auf einem schnellen LV-Signalpfad wie folgt propagiert werden. LV-Signale können in den WLDRV 306 eingegeben werden. Das Signal GWLB 412, das hoch ist, wird vom WLDRV 306 von der LV-Logik 408 in 4 empfangen. Das Signal GWLB 412 ist mit dem Inverter 504 gekoppelt. Das Signal RNG 414 ist hoch und daher sind das Signal GLWB 412 sowie RNG 414 hoch. Der PMOS 1127 ist daher ausgeschaltet und der NMOS 1120 im Inverter 504 ist eingeschaltet. Der Ausgang des Inverters 504, der auf ROW OUT 522 propagiert, ist daher null Volt. ROW_OUT 522 ist daher null Volt. Im Inverter 512 ist VNEG_C S 514 auf Masse. Der PMOS 1125 ist ausgeschaltet und der NMOS 1121 ist ausgeschaltet. Der PMOS 1125 ist ausgeschaltet, da sein Gate null Volt ist und seine Source ebenfalls null Volt ist. Der NMOS 1121 ist ausgeschaltet, da sein Gate null Volt ist und seine Source ebenfalls null Volt ist. Der Ausgang des Inverters 512 kann daher drei Zustände einnehmen. Der NMOS 1126 ist jedoch eingeschaltet, da das Signal RNG 414 am Gate 1126 hoch ist. ROW_OUT 522 (was wie durch den Ausgang des Inverters 504 bestimmt null Volt ist) wird auf WL 524 für den HV-Signalpfad für den deselektierten Sektor oder selektierten Sektor, bei dem eine Wortleitung nicht selektiert ist, propagiert. Die WL 524 wird daher von ROW_OUT 522 propagiert, was null Volt ist.
  • In einem Beispiel können, falls ein Programmvorgang für einen selektierten Sektor implementiert werden soll, die langsamen HV-Signale auf einem langsamen HV-Signalpfad wie folgt propagiert werden. HV-Signale können in den WLDRV 306 eingegeben werden. Das Signal RNG 414, das niedrig ist, wird vom WLDRV 306 von der HV-Logik 410 in 4 empfangen. Im HV-Signalpfad ist das Signal GLWB 412 hoch, und daher nicht selektiert, und ist das Signal RNG 414 niedrig. Das Signal RNG 414 ist mit dem Gate des NMOS 1126 gekoppelt. Der PMOS 1127 ist ausgeschaltet und der NMOS 1120 ist eingeschaltet. vgnd 506, das an der Source des NMOS 1120 vorliegt, ist daher mit dem Drain des NMOS 1120 gekoppelt. Der Ausgang des Inverters 504 ist daher vgnd 506 oder Masse (d. h. null Volt). Der Ausgang des Inverters 504, ROW_OUT 522, ist niedrig (und mit vgnd 506 gekoppelt oder ist null Volt). ROW_OUT 522 ist daher null Volt. Im Inverter 512 ist der PMOS 1125 ausgeschaltet und ist der NMOS 1121 eingeschaltet. Der PMOS 1125 ist ausgeschaltet, da sein Gate-zu-Source null Volt ist. Der NMOS 1121 ist eingeschaltet, da sein Gate null Volt ist und seine Source ein negativer Wert ist. Zum Beispiel kann die Source, VNEG_C_S 514, -3,6 V sein. Der Ausgang des Inverters 512 kann daher VNEG C S 514 sein. Der Drain des NMOS 1121 ist daher mit VNEG_C_S 514 gekoppelt, was an der Source des NMOS 1121 vorliegt. VNEG_C_S 514 wird auf der WL 524 propagieren. Der NMOS 1126 ist ausgeschaltet, da das Signal RNG 414 am Gate von 1126 bei -3,6 V liegt (d. h. es liegt bei VNEG_C_S 514). VNEG_C_S 514, was an der Source des NMOS 1126 vorliegt, ist mit dem Drain von NMOS 1126 gekoppelt. VNEG_C_S 514 wird daher auf WL 524 für den HV-Signalpfad für den selektierten Sektor propagiert. In einer Implementierung kann VNEG_C_S 514 -3,6 V sein.
  • In einer Implementierung einer NVM-Vorrichtung unter Verwendung von CSL-Architektur liegt VNEG_C_S 514 während des Programmvorgangs des selektierten Sektors ungefähr bei VNEG-Pegeln (z. B. -3,6 V bis -2,4 V), was helfen kann, den Leckstrom durch einen Passtransistor zu eliminieren. Ein Beispiel eines Passtransistors 702 ist hierin mit Bezug auf 7A-9B beschrieben.
  • In einer Ausführungsform wird, während dem Programm, die Source von PMOS 1125 auf Masse gezogen, wenn ROW_OUT 522 vom vorherigen Inverter 504 auf Masse gezogen wird. Dies kann während dem Programm Schutz bezüglich SOA bereitstellen, sodass der HV-Signalpfad SOA-fehlerfrei sein kann. Die Transistoren im ersten und zweiten Pfad erfüllen die SOA-Anforderungen für die Transistoren.
  • In einem Beispiel können, falls ein Programmvorgang für einen deselektierten Sektor implementiert werden soll, die langsamen HV-Signale auf einem langsamen HV-Signalpfad wie folgt propagiert werden. HV-Signale können in den WLDRV 306 eingegeben werden. Das Signal RNG 414, das hoch ist, wird vom WLDRV 306 von der HV-Logik 410 in 4 empfangen. Im HV-Signalpfad ist das Signal GLWB 412 ebenfalls hoch, und daher nicht selektiert, und ist das Signal RNG 414 ebenfalls hoch. Das Signal RNG 414 ist mit dem Gate des NMOS 1126 gekoppelt. Da das Signal GLWB 412 hoch ist und daher nicht selektiert ist, ist der PMOS 1127 ausgeschaltet und ist der NMOS 1120 im Inverter 504 eingeschaltet. Der Ausgang des Inverters 504 ist daher null Volt. ROW_OUT 522 ist daher null Volt. Im Inverter 512 liegt VNEG_C_S 514 bei Massespannung in einem deselektierten Sektor. Der PMOS 1125 ist ausgeschaltet und der NMOS 1121 ist ausgeschaltet. Der PMOS 1125 ist ausgeschaltet, da sein Gate null Volt ist und seine Source null Volt ist. Der Drain des NMOS 1121 ist auf vgnd-Pegel oder null Volt. Der Ausgang des Inverters 512 kann daher drei Zustände einnehmen. Der NMOS 1126 ist eingeschaltet, da das Signal RNG 414 am Gate 1126 hoch ist. ROW_OUT 522 (was wie durch den Ausgang des Inverters
    504 bestimmt null Volt ist) wird auf WL 524 für den HV-Signalpfad für den deselektierten Sektor propagiert. In einer Implementierung kann ROW_OUT 522 null Volt sein.
  • In einer Implementierung kann, wenn ein Signal als „hoch“ bezeichnet wird, das Signal einen Wert von logisch „1“ aufweisen. Wenn ein Signal als „niedrig“ bezeichnet wird, kann das Signal einen Wert von logisch „0“ aufweisen. Zum Beispiel können das Signal GWLB 412 und das Signal RNG 414 als „hoch“ oder „niedrig“ bezeichnet werden. Ein „hoch“-Signal und ein „niedrig“-Signal können als Binärzahl repräsentiert sein und sich von einem Hochspannungs(HV)-Signal und einem Niedrig(LV)-Signal, wie oben definiert, unterscheiden.
  • In einer Ausführungsform kann, durch Einbetten von mindestens einem Abschnitt des Pfads der HV-Signale im Pfad der LV-Signale im WLDRV 306, der WLDRV 306 eine Geschwindigkeit erreichen, die sowohl für Lese- als auch Programmpfade optimal ist. Zum Beispiel kann der WLDRV 306 beim Lesen eine Geschwindigkeit von weniger als zwei Nanosekunden erreichen. Im LV-Pfad kann der WLDRV 306 passend bemessene Vorrichtungen umfassen, um das Signal GWLB 412 zwischen dem Signal VBST 510 und dem Signal vgnd 506, im Inverter 504, hin- und herzuschalten. Das Hin- und Herschalten kann beim Lesen weniger als zwei Nanosekunden betragen. Daher liest das schnelle LV-Signal die NVM-Zelle und programmiert das langsame HV-Signal die NVM-Zelle.
  • In einer Implementierung propagiert, für den HV-Signalpfad, während eines Programmvorgangs, der WLDRV 306 auf der WL 524, VNEG_C S 514, sodass für einen selektierten Sektor Leckstrom vom Passtransistor reduziert oder eliminiert werden kann.
  • Während eines Löschvorgangs, für den selektierten Sektor, die selektierte Reihe und die deselektierte Reihe und für den deselektierten Sektor, wird vpwr auf der WL 524 propagiert. Details bezüglich der Vorgänge und für WL 524 propagierten Spannungen werden hierin mit Bezug auf 10 gezeigt.
  • Wie oben mit Bezug auf 3 gezeigt, steuert GWLDRV 302 mehrere WLDRV 306. In der veranschaulichten Ausführungsformen steuert GWLDRV 302 vier WLDRV 306. Jeder der WLDRVs 306 kann gemeinsame Eingänge aufweisen, die Ausgänge von jedem WLDRV 306 sind jedoch voneinander unabhängig. Der GWLDRV 302 ist somit mit einem ersten WLDRV 306, einem zweiten WLDRV 306, einem dritten WLDRV 306 und einem vierten WLDRV 306 für jeden Sektor gekoppelt und der GWLDRV 302 steuert jeden (ersten, zweiten, dritten und vierten) WLDRV 306. In 5 wird ein WLDRV 306 gezeigt. Ein zweiter WLDRV 306 kann jedoch ähnliche Komponenten wie der in 5 veranschaulichte WLDRV 306 umfassen.
  • 6 ist ein Flussdiagramm, das gemäß einer einzelnen Ausführungsform einen Hochspannungssignalpfad (HV-Signalpfad) illustriert, der innerhalb eines Niedrigspannungssignalpfads (LV-Signalpfad) eingebettet ist. Jedes der HV- oder LV-Signale kann erzeugt werden (durch LV-Logik 408 oder HV-Logik 410 in 4), um einen Vorgang durchzuführen. Die Vorgänge können zum Beispiel einen Löschvorgang, einen Programmvorgang oder einen Lesevorgang umfassen. Es sollte erkannt werden, dass nur einige der Spannungssignale für einen Lese- und Programmvorgang beschrieben werden. Zusätzliche Spannungssignale für jeden Vorgang werden mit Bezug auf 10 und 11 beschrieben. Das Verfahren 600 kann durch den WLDRV 306 im Speicherarray 112, wie in 1, 2, 3, und/oder 5 gezeigt, durchgeführt werden und WLDRV 306 kann einige oder alle der hierin beschriebenen Vorgänge durchführen.
  • Das Verfahren 600 beginnt in Block 610, wo der WLDRV 306 ein erstes Eingangssignal für einen ersten Pfad und ein zweites Eingangssignal für einen zweiten Pfad empfängt, wo das erste und zweite Eingangssignal einen Vorgang auf einer NVM-Zelle einer NVM-Vorrichtung 102 durchführen werden. Der Vorgang kann einer von einem Löschvorgang, Programmvorgang oder Lesevorgang sein.
  • Das Verfahren 600 setzt sich in Block 620 fort, wo der WLDRV 306 das erste Eingangssignal zum ersten Pfad propagiert. Der WLDRV 306 kann das erste Eingangssignal (GWLB 412) zum ersten Pfad (LV-Pfad) propagieren.
  • Das Verfahren 600 setzt sich in Block 630 fort, wo der WLDRV 306 das zweite Eingangssignal zum zweiten Pfad propagiert, wo mindestens ein Abschnitt des zweiten Pfads innerhalb des ersten Pfads eingebettet ist. Der WLDRV 306 kann das zweite Eingangssignal (RNG 414) zum zweiten Pfad (HV-Pfad) propagieren.
  • Der erste Pfad (z. B. der LV-Pfad) umfasst den Inverter 504, den Inverter 512 und NMOS 1126. Der zweite Pfad (z. B. der HV-Pfad) umfasst den Inverter 512. Mindestens der Abschnitt des zweiten Pfads, der innerhalb des ersten Pfads eingebettet ist, umfasst den NMOS 1126 und/oder den Inverter 512.
  • Das Verfahren 600 setzt sich in Block 640 fort, wo der WLDRV 306 an eine Wortleitung ein erstes Ausgangssignal ausgibt, das hinsichtlich des ersten Eingangssignals, das auf dem ersten Pfad propagiert wird, erzeugt wird. Der WLDRV 306 gibt an WL 524 ROW OUT 522 aus, das hinsichtlich dem Signal GWLB 412 erzeugt wird, das auf dem LV-Pfad propagiert wird.
  • Das Verfahren 600 setzt sich in Block 650 fort, wo der WLDRV 306 an die Wortleitung ein zweites Ausgangssignal ausgibt, das hinsichtlich des zweiten Eingangssignals, das auf dem zweiten Pfad propagiert wird, erzeugt wird. Der WLDRV 306 gibt an WL 524 VNEG_C S 514 aus, das hinsichtlich dem Signal RNG 414 erzeugt wird, das auf dem HV-Pfad propagiert wird.
  • In einer Implementierung erfüllen die Transistoren im ersten Pfad und im zweiten Pfad die Anforderungen bezüglich des sicheren Arbeitsbereichs (SOA-Anforderungen) für Transistoren.
  • 7A illustriert einen selektierten Sektor eines nichtflüchtigen Speicherarrays gemäß einer einzelnen Ausführungsform während eines Löschvorgangs. Der NVM-Sektor 700 illustriert die verschiedenen Vorspannungspegel, die während eines Löschvorgangs an einen selektierten Sektor angelegt werden. Ein selektierter Sektor kann ein Sektor eines Speicherarrays sein, der für einen bestimmten Vorgang selektiert wird, in diesem Fall für einen Löschvorgang. Während eines Löschvorgangs können eine oder mehrere Reihen von NVM-Zellen eines Sektors gelöscht werden, um eine logische „0“ zu lesen. Ebenfalls während eines Löschvorgangs können eine oder mehrere Reihen von NVM-Zellen eines selektierten Sektors nicht gelöscht werden (z. B. deselektierte Reihe des selektierten Sektors).
  • Der NVM-Sektor 700 enthält zwei Reihen, eine erste Reihe, die die NVM-Zelle 701 enthält, und eine zweite Reihe, die die NVM-Zelle 704 enthält. Der NVM-Sektor 700 enthält eine Spalte. Der NVM-Sektor 700 enthält auch die Sektorselektierschaltung 140 für die Spalte. Jede Spalte eines Multi-Spalten-NVM-Sektors kann eine Sektorselektierschaltung aufweisen. Die Sektorselektierschaltung 140 umfasst drei Transistoren 741, 742, 743. Es sollte erkannt werden, dass der NVM-Sektor 700 zum Zweck der Illustration und nicht der Begrenzung mit zwei Reihen und einer Spalte gezeigt wird. Ein NVM-Sektor kann die gleichen, mehr oder weniger Reihen und die gleichen oder mehr Spalten wie in 7A illustriert umfassen. Es sollte auch erkannt werden, dass die Sektorselektierschaltung 140 zum Zweck der Illustration und nicht der Begrenzung als Teil eines NVM-Sektors 700 gezeigt wird. In einem anderen Beispiel kann die Sektorselektierschaltung 140 nicht Teil des NVM-Sektors 700 sein.
  • Der NVM-Sektor 700 illustriert mehrere horizontale (Reihe) Signalleitungen und mehrere vertikale (Spalte) Signalleitungen. Horizontale Signalleitungen umfassen die Leitungen 730 (PSB), 731 (WLS), 732 (WL), 733 (WLS), 734 (WL), 735 (NS), 736 (CL) und 737 (Y). Vertikale Signalleitungen umfassen 738 (BL) und 739 (GBL). Eine andere Signalleitung, die gemeinsame Sourceleitung (CSL) 740, wird von allen NVM-Zellen im NVM-Sektor 700 geteilt, einschließlich NVM-Zelle 701 und NVM 704 und zusätzlicher Spalten und Reihen von NVM-Zellen (nicht gezeigt) des NVM-Sektors 700. Es sollte erkannt werden, dass die an die Signalleitungen angelegten Spannungen, wie in 7A bis 9B illustriert, mit der Hochspannungssteuerungsschaltung 126 von 1 elektrisch gekoppelt, von dieser angelegt, von dieser gesteuert und/oder von dieser bezogen werden können.
  • Zum Zweck der Illustration und nicht der Begrenzung ist die externe Stromversorgung von NVM-Sektor 700 0 V bis 1,2 V. Die Hochspannungsschiene (d. h. 1,2 V) kann unter gewissen Bedingungen von 0,9 V bis 1,32 V variieren. Es sollte erkannt werden, dass die externe Stromversorgung 150 des NVM-Sektors 700 ein beliebiger Spannungsbereich sein kann oder vom bestimmten Technologieknoten abhängen kann. Ebenfalls wie illustriert können mehrere HV-Signale am NVM-Sektor 700 angelegt werden, um den Löschvorgang durchzuführen. Zum Beispiel liegt WLS 731 bei -3,6 V, CSL 740 bei 4,7 V, liegt BL bei 4,7 V, liegt SPW bei 4,7 V etc. Es sollte erkannt werden, dass die Hochspannungssteuerungsschaltung 126 die Anlegung von verschiedenen HV-Signalen (und LV-Signalen) steuert, um so die Transistoren des NVM-Sektors 700 im SOA zu halten.
  • Der NVM-Sektor 700 umfasst mehrere Transistoren. Der Transistor von NVM-Sektor 700 kann ein Transistor mit 4 Anschlüssen sein, einschließlich eines Gates, einer Source, eines Drains und eines Bulks. Die NVM-Zelle 701 und NVM-Zelle 704 sind 2T-Speicherzellen, einschließlich eines Passtransistors (d. h. 702 und 705) und eines Speichertransistors (703 und 706). Die Passtransistoren 702 und 705 können N-Kanal-Metalloxid-Halbleiter-Feldeffekttransistoren (nMOSFET) sein, bei denen die Source der Passtransistoren mit CSL 740 gekoppelt ist.
  • Die Speichertransistoren 703 und 706 können NVM-Transistoren sein, wie etwa Ladungseinfangs-Speichertransistoren. Die Speichertransistoren 703 und 706 sind mit einer schattierten Oxidschicht als Gate illustriert. Die Drains der Speichertransistoren 703 und 706 sind mit BL 738 gekoppelt. Die Passtransistoren, wie etwa die Passtransistoren 702 und 705, und die Transistoren der Sektorselektierschaltung 140 gewöhnlich von einem niedrigeren SOA als die Speichertransistoren. Die für den Betrieb der Speichertransistoren verwendeten HV-Signale können den SOA für mindestens die vorstehend erwähnten Transistoren überschreiten.
  • Die Sektorselektierschaltung 140 umfasst drei Transistoren. Der Transistor 741 ist ein P-Kanal-Metalloxid-Halbleiter-Feldeffekttransistor (pMOSFET), bei dem der Drain mit GBL 739 gekoppelt ist und die Source mit BL 738 gekoppelt ist. Der Transistor 742 ist ein nMOSFET, bei dem der Drain mit GBL 739 gekoppelt ist und wo die Source mit BL 738 gekoppelt ist. Der Transistor 743 ist ein nMOSFET, wo der Drain mit BL 738 gekoppelt ist, das Gate mit Y 737 gekoppelt ist und wo die Source mit CL 736 gekoppelt ist. Während eines Löschvorgangs eines selektierten Sektors ist der Transistor 741 der Sektorselektierschaltung 140 eingeschaltet, sodass das Spannungssignal an GBL 739 mit BL 738 gekoppelt ist.
  • In einer Ausführungsform sind die Transistoren der Sektorselektierschaltung 140 Transistoren mit erweitertem Drain. Transistoren mit erweitertem Drain haben ein zusätzliches Implantat (entweder einen N-Typ-Dotierstoff für einen nMOSFET oder einen P-Typ-Dotierstoff für pMOSFET) im Drain, was den Drain länger und den Transistor nicht mehr symmetrisch macht. Transistoren mit erweitertem Drain können mit einem Rechteck illustriert sein, das sich im Drain des Transistors befindet, wie in 7A illustriert. Ein Transistor mit erweitertem Drain kann fähig sein, einer höheren Spannungsdifferenz zwischen den Anschlüssen des Transistors mit erweitertem Drain zu überstehen (als ein Transistor ohne einem erweitertem Drain), wenn der Transistor ausgeschaltet ist. Zum Beispiel kann ein 5V-Transistor mit erweitertem Drain (DE5) oder ein 9V-Transistor mit erweitertem Drain (DE9) Spannungen von 5 V bzw. 9 V zwischen dem Drain und der Source, dem Gate und Drain widerstehen, aber nicht zwischen dem Gate und der Source. Ein MOSFET ohne einen erweiterten Drain, wie etwa Passtransistor 702 und 705, kann zum Beispiel möglicherweise nur einer Spannungsdifferenz von ungefähr 3,6 V zwischen Transistoranschlüssen widerstehen. Ein Transistor mit erweitertem Drain kann einen höheren SOA aufweisen, wenn er ausgeschaltet ist, da der Transistor mit erweitertem Drain fähig sein kann, höheren Spannungsdifferenzen über bestimmte Anschlüsse zu widerstehen, wie oben beschrieben. Wenn ausgeschaltet kann der Transistor mit erweitertem Drain jedoch einen SOA niedrigeren Spannungsdifferenzen aufweisen (z. B. 3,6 V).
  • In einer anderen Ausführungsform können einer oder mehrere Transistoren der Sektorselektierschaltung 140 unter Verwendung von kaskodierten Transistoren implementiert werden, die vorgespannt sind, um die Schaltung gegen Überspannung zu schützen, während der SOA aufrechterhalten wird. In noch einer anderen Ausführungsform können die Transistoren der Sektorselektierschaltung 140 unter Verwendung von Transistoren implementiert werden, die ein dickeres Gateoxid verwenden, das fähig ist, hohe Gleichspannungen, wie etwa 4,7 V, zu unterstützen. Transistoren, die ein dickeres Gateoxid verwenden, können mit einem Prozess implementiert werden, bei dem ein drittes Gateoxid verwendet wird. Dies würde jedoch eine kompliziertere Technologie erfordern, die eine dritte Gateoxidschicht erlauben würde.
  • Während eines Löschvorgangs, um eine Speicherzelle einer Reihe eines selektierten Sektors zu löschen, wird durch die Hochspannungssteuerungsschaltung 126 ein HV-Signal von 4,7 V an CSL 740 angelegt. Das HV-Signal von 4,7 V liegt über der 1,2-V-Hoch-Schiene der Stromversorgung, wie etwa der externen Stromversorgung 150. Ebenfalls während des Löschvorgangs wird das Gate des Speichertransistors 703 mit WLS und einem Spannungspotenzial von -3,6 V gekoppelt, das unter der 0-V-Niedrig-Schiene der Masseversorgung liegt. Die Spannungsdifferenz zwischen dem Gate relativ zum Bulk des Speichertransistors 703 liegt bei -8,3 V, was verursacht, dass Löcher vom Kanal in die Ladungseinfangsschicht der Speichertransistors 703 injiziert werden. Das Löschen des Speichertransistors 703 verursacht, dass die Speicherzelle 701 eine logische „0“ liest. Während des Löschvorgangs wird die NVM-Zelle 704 nicht gelöscht, da die Reihe deselektiert wurde und die Spannung zwischen dem Gate und Bulk der Speichertransistors 706 0 V ist.
  • Es sollte erkannt werden, dass die unterschiedlichen Spannungspegel und elektrischen Verbindungen, die in 7A bis 9B illustriert werden, möglicherweise hierin nicht beschrieben werden. Ein Fachmann auf dem Gebiet wird imstande sein, die unterschiedlichen Spannungspegel und elektrischen Verbindungen hinsichtlich der Figuren hierin, insbesondere 7A bis 9B, zu bestimmen. Des Weiteren sollte erkannt werden, dass, abgesehen von den relativen Spannungspegeln der unterschiedlichen Signalleitungen, die Beschreibung mit Bezug auf 7A auf 7B bis 9B zutrifft, sofern nicht anders beschrieben.
  • 7B illustriert einen deselektierten Sektor eines nichtflüchtigen Speicherarrays gemäß einer einzelnen Ausführungsform während eines Löschvorgangs. Während eines Löschvorgangs an einem deselektierten Sektor werden die NVM-Speicherzellen des deselektierten Sektors nicht gelöscht. Wie illustriert, liegt die Spannungsdifferenz zwischen Gate und Bulk, Gate und Drain und Gate und Source für den Speichertransistor 703 und 706 bei 0 V, wodurch die Ladungsverteilung in der Ladungseinfangsschicht des Speichertransistors 703 und 706 nicht wesentlich verändert wird.
  • 8A illustriert einen selektierten Sektor eines nichtflüchtigen Speicherarrays gemäß einer einzelnen Ausführungsform während eines Programmvorgangs. Während eines Programmvorgangs an einem selektierten Sektor 800 können eine oder mehrere NVM-Zellen einer selektierten Reihe auf ein logisches „1“ programmiert werden, während die restlichen NVM-Zellen in der selektierten Reihe inhibiert werden können, programmiert zu werden, und gelöscht bleiben. Die NVM-Zellen von deselektierten Reihen können daran gehindert werden, zuvor gespeicherte Datenwerte zu ändern. Ein Schreibvorgang kann sowohl einen Löschvorgang als auch einen Programmvorgang umfassen.
  • Im NVM-Sektor 800 ist die NVM-Zelle 701 als eine selektierte Reihe illustriert, die während eines Programmvorgangs programmiert oder inhibiert wird. Während des Programmierungsmodus, um die NVM-Zelle 701 zu programmieren, steuert die Sektorselektierschaltung 140 die Spannung von BL 738, um -3,6 V zu sein. Während des Programmierungsmodus, um die NVM-Zelle 701 zu inhibieren, steuert die Sektorselektierschaltung 140 die Spannung von BL 738, um 1,2 V zu sein. Inhibieren bezieht sich auf das Hindern einer gelöschten NVM-Zelle (z. B. logische „0“), während eines Programmvorgangs programmiert zu werden (z. B. logische „1“). Die NVM-Zelle 704 ist als eine deselektierte Reihe während eines Programmvorgangs illustriert.
  • Während eines Programmvorgangs, um eine NVM-Zelle 701 zu programmieren, wird ein HV-Signal von 4,7 V an WLS 731 angelegt, welche mit dem Gate des Speichertransistors 703 gekoppelt ist. GBL 739 ist mit dem HV-Signal von -3,6 V gekoppelt und Transistor 742 der Sektorselektierschaltung 140 wird eingeschaltet, um -3,6 V an GLB 739 mit BL 738 zu koppeln. Die Spannung über dem Gate relativ zum Bulk und Drain des Speichertransistors 703 beträgt 8,3 V. Die 8,3-V-Differenz injiziert Elektronen vom Kanal des Speichertransistors 703 in die Ladungseinfangsschicht, wodurch verursacht wird, dass der Speichertransistor 703 auf eine logische „1“ programmiert wird. Ebenfalls während des Programmvorgangs, um eine NVM-Zelle 701 zu programmieren, wird ein HV-Signal von -3,6 V an WL 732 angelegt, welche mit dem Gate des Passtransistors 702 gekoppelt ist. Ein HV-Signal von -2,4 V wird an CSL 740 angelegt, welche mit der Source des Passtransistors 702 gekoppelt ist.
  • Während des Programmvorgangs kann die NVM-Zelle 701 inhibiert anstatt programmiert werden. Um die NVM-Zelle 701 während eines Programmvorgangs zu inhibieren, wird die Sektorselektierschaltung 140 geöffnet (d. h. Transistor 741 wird eingeschaltet), wodurch ein Spannungssignal von 1,2 V von GBL 739 an BL 738 gekoppelt wird. Es sollte erkannt werden, dass die Hochspannungssteuerungsschaltung 126 entweder die -3,6 V oder 1,2 V an GBL 739 anlegt, abhängig von der Bestimmung, ob die NVM-Zelle 701 zu programmieren oder zu inhibieren ist.
  • 8B illustriert einen deselektierten Sektor eines nichtflüchtigen Speicherarrays gemäß einer anderen Ausführungsform während eines Programmvorgangs. Während eines Programmvorgangs an einem deselektierten Sektor werden die NVM-Speicherzellen des deselektierten Sektors nicht programmiert und die Datenwerte bleiben unverändert. Wie illustriert, liegen die Spannungsdifferenzen zwischen Gate und Bulk des Speichertransistors 703 und 706 bei null Volt, wodurch die Ladungsverteilung in der Ladungseinfangsschicht des Speichertransistors 703 und 706 nicht wesentlich verändert wird.
  • 9A illustriert einen selektierten Sektor eines nichtflüchtigen Speicherarrays gemäß einer einzelnen Ausführungsform während eines Lesevorgangs. Während eines Lesevorgangs eines selektierten Sektors können die logischen Werte von einer oder mehreren NVM-Zellen gelesen werden. Während eines Lesevorgangs eines selektierten Sektors können die Gates der Speichertransistoren 703 und 706 an der Masse anliegen. Ein gelöschter Speichertransistor kann während des Lesevorgangs einen Stromfluss aufweisen. Der Strom wird von den Leseverstärkern 122 gelesen, wobei ein logisches „0“ für die jeweilige NVM-Zelle registriert wird. Ein programmierter Transistor weist im Wesentlichen keinen während eines Lesevorgangs fließenden Strom auf. Leseverstärker 122 werden im Wesentlichen von der programmierten NVM-Zelle keinen Strom lesen und eine logische „1“ für die jeweilige NVM-Zelle registrieren.
  • Während des Lesevorgangs der NVM-Zelle 701 kann ein HV-Signal von 2,5 V an WL 732 angelegt und mit dem Gate des Passtransistors 702 gekoppelt sein, während 0 V an CSL 740 angelegt sein kann. 0 V kann auch an WLS 731 angelegt sein, welche mit dem Gate des Speichertransistors 703 gekoppelt ist. Die Sektorselektierschaltung 140 schaltet den Transistor 743 durch Anlegen eines HV-Signals von 2,5V an Signalleitung Y 737 ein. Der Transistor 743 wird geöffnet, was erlaubt, das Strom an CL 736 fließt und von Leseverstärkern 122 gelesen wird. Die Spannung von BL 738 kann zwischen 0 V und 0,6 V schwanken, abhängig davon, ob die gelesene NVM-Zelle eine logische „0“ oder „1“ ist.
  • 9B illustriert einen deselektierten Sektor eines nichtflüchtigen Speicherarrays gemäß einer anderen Ausführungsform während eines Lesevorgangs. Während eines Lesevorgangs werden keine NVM-Zellen von einem deselektierten Sektor gelesen.
  • 10 sind Tabellen, die Vorspannungen für Lösch-, Programm- und Lesevorgänge illustrieren, die an einer nichtflüchtigen Speichervorrichtung gemäß einer einzelnen Ausführungsform durchgeführt werden. Tabelle 1001 illustriert die reihenbasierten Spannungssignale und die zugehörigen Signalleitungen für Speicherarray 112 unter Verwendung der CSL-Architektur. Tabelle 1001 stellt die Spannungssignale für unterschiedliche Vorgänge bereit, wie etwa einen Löschvorgang, Programmvorgang und Lesevorgang, die für eine selektierte Reihe eines selektierten Sektors, eine deselektierte Reihe eines deselektierten Sektors und die Reihen eines deselektierten Sektors bereitzustellen sind. Tabelle 1002 illustriert die spaltenbasierten Spannungssignale und die zugehörigen Signalleitungen für Speicherarray 112 unter Verwendung der CSL-Architektur. Tabelle 1002 stellt die Spannungssignale für unterschiedliche Vorgänge bereit, wie etwa einen Löschvorgang, Programmvorgang und Lesevorgang. Im Hinblick auf einen Löschvorgang stellt Tabelle 1002 Spannungssignale für Spalten eines selektierten Sektors und deselektierten Sektors bereit. Im Hinblick auf einen Programmvorgang stellt Tabelle 1002 Spannungssignale für eine Spalte eines selektierten Sektors, der zu programmieren oder inhibieren ist, und eine Spalte eines deselektierten Sektors bereit. Im Hinblick auf einen Lesevorgang stellt Tabelle 1002 Spannungssignale für eine selektierte Spalte eines selektierten Sektors, eine deselektierte Spalte eines selektierten Sektors und Spalten eines deselektierten Sektors bereit. Tabelle 1003 illustriert die verschiedenen Spannungsbereiche der in den vorhergehenden Tabellen bereitgestellten Spannungssignale. Es sollte erkannt werden, dass die Spannungsbereiche zur Illustration, anstatt zur Begrenzung, bereitgestellt werden und dass unterschiedliche Spannungsbereiche verwendet werden. Darüber hinaus illustrieren die Tabellen 1001, 1002, 1003 eine Tabellenform mit mindestens einigen der mit Bezug auf 7A bis 9B illustrierten Spannungssignale.
  • 11 sind Tabellen, die Vorspannungen für positive grenzwertige Lese-, negative grenzwertige Lese- und Lesevorgänge illustrieren, die an einer nichtflüchtigen Speichervorrichtung gemäß einer einzelnen Ausführungsform durchgeführt werden.
  • Tabelle 1101 illustriert die reihenbasierten Spannungssignale und die zugehörigen Signalleitungen für Speicherarray 112 unter Verwendung der CSL-Architektur. Tabelle 1101 stellt die Spannungssignale für unterschiedliche Vorgänge bereit, wie etwa einen positiven grenzwertigen Lesevorgang, negativen grenzwertigen Lesevorgang und Lesevorgang, die für eine selektierte Reihe eines selektierten Sektors, eine deselektierte Reihe eines selektierten Sektors und die Reihen eines deselektierten Sektors bereitzustellen sind. Grenzwertmoduslesen (z. B. positiv oder negativ) kann ein Lesevorgang sein, bei dem ein VMARG-Wert an ein Gate eines Transistors (z. B. eines SONOS-Transistors) angelegt wird, um die VTe oder VTp der Transistorvorrichtung zu messen. Tabelle 1102 illustriert die spaltenbasierten Spannungssignale und die zugehörigen Signalleitungen für Speicherarray 112 unter Verwendung der CSL-Architektur. Tabelle 1102 stellt die Spannungssignale für unterschiedliche Vorgänge bereit, wie etwa einen positiven grenzwertigen Lese-, negativen grenzwertigen Lese- und Lesevorgang, die für eine selektierte Spalte eines selektierten Sektors, eine deselektierte Spalte eines selektierten Sektors und die Spalten eines deselektierten Sektors bereitzustellen sind. Tabelle 1103 illustriert die verschiedenen Spannungsbereiche der in den vorhergehenden Tabellen bereitgestellten Spannungssignale. Es sollte erkannt werden, dass die Spannungsbereiche zur Illustration, anstatt zur Begrenzung, bereitgestellt werden und dass unterschiedliche Spannungsbereiche verwendet werden. Darüber hinaus illustrieren die Tabellen 1101, 1102, 1103 eine Tabellenform mit mindestens einigen der mit Bezug auf 5 illustrierten Spannungssignale.
  • 12 ist ein Schaltungsschema eines gemeinsamen Sourceleitungstreibers gemäß einer Ausführungsform. Die Schaltung 1200 wird hierin mit Bezug auf die Tabellen in 10 beschrieben. Basierend auf den in Tabelle 1001 in 10 gezeigten Vorspannwerten muss das Signal CSL während des Löschens auf VPOS (bis 4,7 V) liegen. Die Vorrichtung N2 in der Schaltung 1200 kann eine DE5-Vorrichtung sein, um die SOA-Anforderungen zu erfüllen. In einer Implementierung, falls die Vorrichtung N2 von einem Vpwr-basierten Signal (z. B. 0,9-1,32 V) getrieben werden soll, kann die Breite zehn Mal größer sein, um weniger als 20 mV VDS Abfall bei einem 0,5-mA-Strom zu erreichen. Die N2-Vorrichtung kann daher von einem VDD-Signal getrieben werden. Das Gate der N2-Vorrichtung, das mit NG2 markierte Signal, kann während des Lesevorgangs auf VDD-Pegeln (z. B. 1,6-3,6 V), während des Löschens auf vgnd oder während des Programms auf CSL (z. B. ungefähr -2,4 V) liegen.
  • Andere positive HV-Pegelumsetzer können das Vpwr-basierte Steuersignal (z. B. im 0/1,2-V-Bereich) auf vlo/VPOS (z. B. im 1,2/4,7-V-Bereich) bringen. Der positive HV-Pegelumsetzer kann das Vpwr-Steuersignal (z. B. im 0/1,2-V-Bereich) entweder auf eine erste Spannung (z. B. im 0/1,6-3,6V-Bereich) während des Lesevorgangs oder auf vgnd (z. B. 0 V) während des Löschvorgangs und CSL=VNEG3 (-2,8V-2,1V) während des Programmvorgangs bringen.
  • 13 ist ein Schaltungsschema einer Spaltentreiberschaltung gemäß einer einzelnen Ausführungsform. In der Schaltung 1300 muss ein Spaltenselektiersignal Y während des Lesevorgangs möglicherweise rasch (schnell) schalten, um die passenden Spalten zu selektieren/deselektieren. Durch Ändern der Polarität des Spaltenselektiersignals auf Y kann die Notwendigkeit für eine negative Verstärkungsschaltung eliminiert werden. Das Spaltenselektieren kann den gleichen positiven Verstärkungspegel wie der Wortleitungstreiber verwenden: VBST, die NGATE- und PGATE-Signale, die den Inverter p1ra/I8 treiben können, sind daher pegelumgesetzt auf VBST-Pegel für schnellen Zugriff (<2 ns) während des Lesens.
  • In einer Implementierung kann ein sekundärer Zugriffspfad durch I7 realisiert werden, wofür das Signal ngy auf vhi-Pegel vorgespannt, wodurch erlaubt wird, dass während des Programmierens VNEG C_S passiert.
  • In einer Implementierung, während eines Löschvorgangs, für deselektierte Sektoren, erhält das Signal VPLUS_S VPOS-Pegel und kann erlauben, dass das erforderliche VPOS (in Tabelle 1001 in 10) auf die Y-Leitungen gebracht wird.
  • In einer Implementierung können die HV-Pegelumsetzer eine Zwischenspeicherstruktur verwenden und die zwei Zweige des Zwischenspeichers können asymmetrisch ausgeführt sein, um die Geschwindigkeit zu vergrößern, während der Bereich klein gehalten wird. Die rechten Zweige, die PGATE und NGATE treiben, verwendet, um ferner Signal Y zu treiben, sind dreimal größer als die linken Zweige. In einer Implementierung können die Schaltungen links und in der Mitte als Pegelumsetzer bezeichnet werden. In der Implementierung von 13 kann ein verteilter Treiber nicht erforderlich sein.
  • 14 ist ein Schaltungsschema eines NS-verteilten Treibers und einer Signalsource gemäß einer anderen Ausführungsform. Die Schaltung 1400, der NSverteilte Treiber (rechts) ist eine andere Zelle, für die ein HV-Pfad in einen LV-Pfad eingebettet wurde. Die Vorrichtungen, die von Signal NS vorspannt sind, sind für die deselektierten Sektoren eingeschaltet, um BL über das GBL-Signal auf vgnd-Pegel zu halten. Beim Zugreifen auf den Sektor zum Lesen muss NS deselektiert sein, sodass die Speicherzelle mit der Bitleitung (siehe Tabelle 1102 in 11) verbunden werden kann.
  • Für NS wird eine Split-Architektur veranschaulicht, bei der ein Sourceabschnitt teilweise LV- und HV-Signale dekodiert, gefolgt von einem verteilten Treiber, um eine bestimmte Geschwindigkeit (<2 ns von ssel-Schaltung auf NS an der Zelle) zu erreichen.
  • In einer Implementierung kann der LV-Pfad passend bemessene Vorrichtungen verwenden, um fähig zu sein, das ns_in, wobei das NS-Signal zwischen vcc- und vgnd-Pegeln liegen kann, in weniger als 2 ns hin- und herzuschalten. Drei unterschiedliche Signale (ns_in_vsp, VDN und NS_NG1) können erforderlich sein, um die Vorspannungen für den HV-Pfad (langsam): VHI oder VNEG während eines Programmvorgangs und VLO während eines Löschvorgangs bereitzustellen.
  • Die Signale ns_in, ns_in_vsp, VDN und NS_NG1 können einen verteilten NS-Treiber treiben, der innerhalb der Speicherarrays auf der gleichen Teilung mit dem WLDRV-Block 306 (in 2) platziert ist. In einer Implementierung kann, durch Reduzieren der von jedem verteilten Treiber getriebenen Last, im Vergleich zu einem an einem einzelnen Punkt platzierten Treiber eine Geschwindigkeitsverbesserung erreicht werden.
  • 15 ist ein Schaltungsschema für einen SSEL-Vorspannblock gemäß einer anderen Ausführungsform. Die Schaltung 1500 kann eine größere äquivalente Vorrichtung, verglichen mit anderen Vorrichtungen, verwenden, um zwischen BL und CL zu verbinden, um die Lesezeit zu verbessern, und eine längere äquivalente Vorrichtung verwenden, um den GBL-BL-Leckstrom für die unselektierten Blöcke zu reduzieren. Dies kann helfen, den Strom zu minimieren, der durch die negative Pumpe (VNEG) geliefert werden kann, was zu einem kleineren Bereich für den Flashmakro führt. In einer Implementierung stellt eine größere Breite mehr Antriebsfähigkeiten und weniger Spannungsabfall bereit.
  • In einer Implementierung kann die Schaltung 1500 das gleiche positive verstärkte Signal teilen, das von WL (VBST) verwendet wird. Die Mischung der HV-Pfade (langsam) in die Lesepfade (schnell) kann in anderen HV-Anwendungen verwendet werden. Die Pfade sind daher nicht an die NV-Typ-Speicher gebunden.
  • In einer Implementierung kann, durch Einbetten des HV-Pfades (langsam) innerhalb des LV-Lesepfades (schnell) eine CSL-SONOS-Speicherzelle verwendet werden, während die SOA-Zuverlässigkeitsanforderungen erhalten bleiben. Die CSL-SONOS-Speicherzelle 32 % kleiner als die DSL-Version für einen gleichen oder ähnlichen Technologieknoten.
  • Ausführungsformen der vorliegenden Erfindung umfassen verschiedene hierin beschriebene Vorgänge. Diese Vorgänge können durch Hardwarebauteile, Software, Firmware oder eine Kombination davon durchgeführt werden.
  • Gewisse Ausführungsformen können als Computerprogrammprodukt implementiert werden, das auf einem nicht transitorischen maschinenlesbaren Medium gespeicherte Anweisungen umfasst. Diese Anweisungen können verwendet werden, um einen Allzweck - oder Spezialzweck-Prozessor zu programmieren, um die beschriebenen Vorgänge auszuführen. Ein maschinenlesbares Medium umfasst einen beliebigen Mechanismus zum Speichern oder Senden von Informationen in einer Form (z. B. Software, Verarbeitungsanwendung), die von einer Maschine (z. B. einem Computer) lesbar ist. Das maschinenlesbare Speichermedium kann unter anderem magnetisches Speichermedium (z. B. Disketten); optisches Speichermedium (z. B. CD-ROM); magnetooptisches Speichermedium; Festwertspeicher (ROM); Arbeitsspeicher (RAM); löschbaren, programmierbaren Speicher (z. B. EPROM und EEPROM); Flash-Speicher oder einen anderen Typ von Medium, das für das Speichern von elektronischen Anweisungen geeignet ist, umfassen.

Claims (18)

  1. Eine Schaltung, die Folgendes beinhaltet: eine Wortleitung, die mit einer nichtflüchtigen Speicherzelle, NVM-Zelle, gekoppelt ist; einen ersten Pfad, der einen ersten Inverter (504) und einen Transistor (1126) beinhaltet, wobei der Transistor (1126) mit der Wortleitung gekoppelt ist, der erste Pfad gekoppelt ist, um ein erstes Eingangsspannungssignal zu empfangen; einen zweiten Pfad, der mindestens den Transistor (1126) beinhaltet, der mit der Wortleitung gekoppelt ist, wobei mindestens ein Abschnitt des zweiten Pfads innerhalb des ersten Pfads eingebettet ist, der zweite Pfad gekoppelt ist, um ein zweites Eingangsspannungssignal zu empfangen; und wobei das erste Eingangsspannungssignal ein schnelles Niedrigspannungssignal ist, das die NVM-Zelle liest, und wobei das zweite Eingangsspannungssignal ein langsames Hochspannungssignal ist, das die NVM-Zelle programmiert.
  2. Schaltung gemäß Anspruch 1, wobei der Abschnitt des zweiten Pfads, der innerhalb des ersten Pfads eingebettet ist, ferner einen zweiten Inverter (512) beinhaltet.
  3. Schaltung gemäß Anspruch 2, wobei der erste Inverter (504) und der zweite Inverter (512) jeweils ein jeweiliges Paar Metalloxid-Halbleiter-Feldeffekttransistoren, MOSFETs, beinhaltet.
  4. Schaltung gemäß Anspruch 2, wobei der Transistor (1126) einen ersten Metalloxid-Halbleiter-Feldeffekttransistor, MOSFET, beinhaltet, der ein erstes Gate, ein erstes Well, eine erste Source und einen ersten Drain beinhaltet; der erste Inverter (504) Folgendes beinhaltet: einen zweiten MOSFET, der ein zweites Gate, ein zweites Well, eine zweite Source und einen zweiten Drain, der mit dem ersten Drain gekoppelt ist, beinhaltet, und einen dritten MOSFET, der ein drittes Gate, das mit dem zweiten Gate gekoppelt ist, ein drittes Well, eine dritte Source und einen dritten Drain, der mit dem zweiten Drain und dem ersten Drain gekoppelt ist, beinhaltet; der zweite Inverter (512) Folgendes beinhaltet: einen vierten MOSFET, der ein viertes Gate, ein viertes Well, eine vierte Source und einen vierten Drain, der mit der ersten Source und mit der Wortleitung gekoppelt ist, beinhaltet, und einen fünften MOSFET, der ein fünftes Gate, ein fünftes Well, eine fünfte Source, die mit dem ersten Drain, dem zweiten Drain und dem dritten Drain gekoppelt ist, und einen fünften Drain, der mit der ersten Source und der Wortleitung gekoppelt ist beinhaltet; wobei der erste, zweite und vierte MOSFET jeweils einen N-Kanal-MOSFET, NMOS, beinhaltet und wobei der dritte und fünfte MOSFET jeweils einen P-Kanal-MOSFET, PMOS, beinhaltet.
  5. Schaltung gemäß Anspruch 1, die ferner Folgendes beinhaltet: einen globalen Wortleitungstreiber, GWLDRV, (302), der mit der Wortleitung, dem ersten Pfad, dem zweiten Pfad, einer zweiten Wortleitung, einem dritten Pfad und einem vierten Pfad gekoppelt ist und diese steuert; wobei die zweite Wortleitung mit einer zweiten nichtflüchtigen Speicherzelle, NVM-Zelle, gekoppelt ist; wobei der dritte Pfad einen zweiten Inverter und einen zweiten Transistor beinhaltet, der zweite Transistor mit der zweiten Wortleitung gekoppelt ist, der dritte Pfad gekoppelt ist, um das erstes Eingangsspannungssignal zu empfangen; und wobei der vierte Pfad mindestens den zweiten Transistor beinhaltet, der mit der zweiten Wortleitung gekoppelt ist, wobei mindestens ein Abschnitt des vierten Pfads innerhalb des dritten Pfads eingebettet ist, der vierte Pfad gekoppelt ist, um das zweite Eingangsspannungssignal zu empfangen.
  6. Nichtflüchtige Speichervorrichtung, NVM-Vorrichtung, die Folgendes beinhaltet: eine Vielzahl von Zellen; einen globalen Wortleitungstreiber, GWLDRV, (302); eine Vielzahl von verteilten Wortleitungstreibern (306), die mit dem GWLDRV gekoppelt sind, wobei die Vielzahl von verteilten Wortleitungstreibern (306) mindestens einen ersten Wortleitungstreiber (306) beinhaltet, der mit einer Wortleitung gekoppelt ist, die mit einer ersten Zelle der Vielzahl von Zellen gekoppelt ist, wobei der erste verteilte Wortleitungstreiber (306) Folgendes beinhaltet: einen ersten Eingang; einen zweiten Eingang; einen ersten Pfad, der mit dem ersten Eingang gekoppelt ist, wobei der erste Pfad einen ersten Inverter (504) beinhaltet, wobei ein Ausgang des ersten Pfads mit der Wortleitung gekoppelt ist; einen zweiten Pfad, der mit dem zweiten Eingang gekoppelt ist, wobei der zweite Pfad einen Transistor (1126) beinhaltet, der mit der Wortleitung gekoppelt ist, wobei mindestens ein Abschnitt des zweiten Pfads innerhalb des ersten Pfads eingebettet ist; und wobei der GWLDRV (302) ferner Niedrigspannungslogik, LV-Logik, (408) die mit dem ersten Eingang des ersten verteilten Wortleitungstreibers (306) gekoppelt ist, und Hochspannungslogik, HV-Logik, (410), die mit dem zweiten Eingang des ersten verteilten Wortleitungstreibers (306) gekoppelt ist, beinhaltet.
  7. NVM-Vorrichtung gemäß Anspruch 6, wobei der Abschnitt des zweiten Pfads, der innerhalb des ersten Pfads eingebettet ist, mindestens einen von dem Transistor (1126) oder einem zweiten Inverter (512) beinhaltet.
  8. NVM-Vorrichtung gemäß Anspruch 6, wobei der GWLDRV (302) ferner einen Reihenlogikdekodierer (402), einen Pegelumsetzer (404), der mit der LV-Logik (408) und dem Reihenlogikdekodierer (402) gekoppelt ist, und eine Hochspannungssignal-Steuerungsschaltung (406), die mit der HV-Logik (410) gekoppelt ist, beinhaltet, wobei der Reihenlogikdekodierer (402) konfiguriert ist, um LV-Signale über den Pegelumsetzer (404) an die LV-Logik (408) auszugeben, und wobei die Hochspannungssignal-Steuerungsschaltung konfiguriert ist, um HV-Signale an die HV-Logik (410) auszugeben.
  9. NVM-Vorrichtung gemäß Anspruch 8, wobei ein Gate des Transistors (1126) über den zweiten Eingang mit der HV-Logik gekoppelt ist, wobei der erste Inverter (504) ein paar Transistoren beinhaltet, wobei ein Gate von jedem des Paars Transistoren über den ersten Eingang mit der LV-Logik gekoppelt ist, wobei eine Source eines ersten des Paars Transistoren mit einem ersten Spannungspotenzial, VBST, und eines zweiten des Paars Transistoren mit einem zweiten Spannungspotenzial, (vgnd) gekoppelt ist, und wobei ein Drain von jedem des Paars Transistoren mit einem Knoten (ROW_OUT) gekoppelt ist, wobei der Knoten mit einem Drain des Transistors (1126) gekoppelt ist, wobei eine Source des Transistors mit der Wortleitung gekoppelt ist, und wobei die Source des Transistors auch mit Drains eines zweiten Paars Transistoren eines zweiten Inverters gekoppelt ist, wobei eine Source eines ersten des zweiten Paars Transistoren mit dem Knoten gekoppelt ist und eine Source eines zweiten des zweiten Paars Transistoren mit einem dritten Spannungspotenzial (VNEG_C_S) gekoppelt ist.
  10. NVM-Vorrichtung gemäß Anspruch 9, wobei, für einen Lesevorgang auf einem selektierten Sektor einer Reihe der NVM-Vorrichtung, der Reihenlogikdekodierer (402) konfiguriert ist, um ein Signal über den Pegelumsetzer (402) und die LV-Logik (408) an den ersten verteilten Wortleitungstreiber (306) auszugeben, wobei der erste Pfad konfiguriert ist, um das Signal zu empfangen, und wobei der erste Pfad konfiguriert ist, um ein ROW_OUT-Signal auf der Wortleitung auszugeben.
  11. NVM-Vorrichtung gemäß Anspruch 10, wobei, für einen Programmvorgang auf einem selektierten Sektor einer Reihe der NVM-Vorrichtung, die Hochspannungssignal-Steuerungsschaltung konfiguriert ist, um ein Signal über die HV-Logik (410) an den ersten verteilten Wortleitungstreiber (306) auszugeben, wobei der zweite Pfad konfiguriert ist, um das Signal zu empfangen, und wobei der zweite Pfad konfiguriert ist, um ein VNEG_C_S-Signal auf der Wortleitung auszugeben.
  12. NVM-Vorrichtung gemäß Anspruch 6, wobei der Transistor (1126) einen ersten Metalloxid-Halbleiter-Feldeffekttransistor, MOSFET, beinhaltet, der ein erstes Gate, ein erstes Well, eine erste Source und einen ersten Drain beinhaltet; der erste Inverter Folgendes beinhaltet: einen zweiten MOSFET, der ein zweites Gate, ein zweites Well, eine zweite Source und einen zweiten Drain, der mit dem ersten Drain gekoppelt ist, beinhaltet, und einen dritten MOSFET, der ein drittes Gate, das mit dem zweiten Gate gekoppelt ist, ein drittes Well, eine dritte Source und einen dritten Drain, der mit dem zweiten Drain und dem ersten Drain gekoppelt ist, beinhaltet; die NVM-Vorrichtung ferner Folgendes beinhaltet: einen Inverter, der Folgendes beinhaltet: einen vierten MOSFET, der ein viertes Gate, ein viertes Well, eine vierte Source und einen vierten Drain, der mit der ersten Source und mit der Wortleitung gekoppelt ist, beinhaltet, und einen fünften MOSFET, der ein fünftes Gate, ein fünftes Well, eine fünfte Source, die mit dem ersten Drain, dem zweiten Drain und dem dritten Drain gekoppelt ist, und einen fünften Drain, der mit der ersten Source und der Wortleitung gekoppelt ist beinhaltet; wobei der erste, zweite und vierte MOSFET jeweils einen N-Kanal-MOSFET, NMOS, beinhaltet und wobei der dritte und fünfte MOSFET jeweils einen P-Kanal-MOSFET, PMOS, beinhaltet.
  13. NVM-Vorrichtung gemäß Anspruch 6, wobei die Vielzahl der verteilten Wortleitungstreiber (306) ferner Folgendes beinhaltet: einen zweiten verteilten Wortleitungstreiber (306), der mit einer zweiten Wortleitung gekoppelt ist, die mit einer zweiten Zelle der Vielzahl von Zellen gekoppelt ist, wobei der zweite Wortleitungstreiber (306) Folgendes beinhaltet: einen dritten Pfad, der mit dem ersten Eingang gekoppelt ist, wobei der dritte Pfad einen zweiten Inverter beinhaltet, wobei ein Ausgang des dritten Pfads mit der zweiten Wortleitung gekoppelt ist; und einen vierten Pfad, der mit dem zweiten Eingang gekoppelt ist, wobei der vierte Pfad einen zweiten Transistor beinhaltet, der mit der zweiten Wortleitung gekoppelt ist, wobei mindestens ein Abschnitt des vierten Pfads innerhalb des dritten Pfads eingebettet ist.
  14. Ein Verfahren, das Folgendes beinhaltet: Empfangen (610), an einem ersten verteilten Wortleitungstreiber, eines ersten Eingangssignals für einen ersten Pfad und eines zweiten Eingangssignals für einen zweiten Pfad, wobei das erste und zweite Eingangssignal einen Vorgang auf einer nichtflüchtigen Speicherzelle, NVM-Zelle, einer NVM-Vorrichtung durchführen werden; Propagieren (620), durch den ersten verteilten Wortleitungstreiber, des ersten Eingangssignals an den ersten Pfad; Propagieren (630), durch den ersten verteilten Wortleitungstreibers, des zweiten Eingangssignals an den zweiten Pfad, wobei mindestens ein Abschnitt des zweiten Pfads innerhalb des ersten Pfads eingebettet ist; Ausgeben (640), durch den ersten verteilten Wortleitungstreiber, an eine Wortleitung, eines ersten Ausgangssignals, das hinsichtlich des ersten Eingangssignals, das auf dem ersten Pfad propagiert wird, erzeugt wird; und Ausgeben (650), durch den ersten verteilten Wortleitungstreiber, an die Wortleitung, eines zweiten Ausgangssignals, das hinsichtlich des zweiten Eingangssignals, das auf dem zweiten Pfad propagiert wird, erzeugt wird, wobei das erste Eingangssignal ein schnelles Niedrigspannungssignal ist, das die NVM-Zelle liest, und wobei das zweite Eingangssignal ein langsames Hochspannungssignal ist, das die NVM-Zelle programmiert.
  15. Verfahren gemäß Anspruch 14, wobei der Abschnitt des zweiten Pfads, der innerhalb des ersten Pfads eingebettet ist, mindestens einen von einem Transistor (1126) oder einem Inverter (512) beinhaltet.
  16. Verfahren gemäß Anspruch 14, wobei der erste Pfad einen ersten Inverter (504), einen zweiten Inverter (512) und einen Transistor (1126) beinhaltet und der zweite Pfad den zweiten Inverter (512) beinhaltet und wobei der Abschnitt des zweiten Pfads, der innerhalb des ersten Pfads eingebettet ist, mindestens den zweiten Inverter (512) beinhaltet.
  17. Verfahren gemäß Anspruch 14, wobei das erste Eingangssignal eine Spannung unter einer höchsten Spannung einer externen Stromversorgung und auf oder über einer niedrigsten Spannung der externen Stromversorgung beinhaltet.
  18. Verfahren gemäß Anspruch 14, wobei der erste verteilte Wortleitungstreiber einem globalen Wortleitungstreiber, GWLDRV, (302) gekoppelt ist und wobei der GWLDRV (302) auch mit einem zweiten verteilten Wortleitungstreiber (306) gekoppelt ist, wobei GWLDRV (302) den ersten verteilten Wortleitungstreiber (306) und den zweiten verteilten Wortleitungstreiber (306) steuert, wobei das Verfahren ferner Folgendes beinhaltet: Empfangen, am zweiten verteilten Wortleitungstreiber (306), des ersten Eingangssignals für einen dritten Pfad und des zweiten Eingangssignals für einen vierten Pfad, wobei das erste und zweite Eingangssignal einen Vorgang auf einer zweiten NVM-Zelle der NVM-Vorrichtung durchführen werden; Propagieren, durch den zweiten verteilten Wortleitungstreiber (306), des ersten Eingangssignals an den dritten Pfad; Propagieren, durch den zweiten verteilten Wortleitungstreibers (306), des zweiten Eingangssignals an den vierten Pfad, wobei mindestens ein Abschnitt des vierten Pfads innerhalb des dritten Pfads eingebettet ist; Ausgeben, durch den zweiten verteilten Wortleitungstreiber (306), an eine zweite Wortleitung, eines dritten Ausgangssignals, das hinsichtlich des ersten Eingangssignals, das auf dem dritten Pfad propagiert wird, erzeugt wird; und Ausgeben, durch den zweiten verteilten Wortleitungstreiber (306), an die zweite Wortleitung, eines vierten Ausgangssignals, das hinsichtlich des zweiten Eingangssignals, das auf dem vierten Pfad propagiert wird, erzeugt wird.
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