DE112014005480T5

DE112014005480T5 - Systeme, Verfahren und Vorrichtung für Speicherzellen mit gemeinsamen Source-Leitungen

Info

Publication number: DE112014005480T5
Application number: DE112014005480.1T
Authority: DE
Inventors: Xiaojun Yu; Venkatraman Prabhakar; Igor G. Kouznetsov; Long T. Hinh; Bo Jin
Original assignee: Cypress Semiconductor Corp
Current assignee: LONGITUDE FLASH MEMORY SOLUTIONS LTD., DUBLIN, IE
Priority date: 2013-12-02
Filing date: 2014-11-06
Publication date: 2016-08-18
Also published as: US8953380B1; TWI649750B; US9627073B2; US10192622B2; US20180082746A1; CN105556609B; US20170278573A1; CN105556609A; TWI699769B; US9818484B2; WO2015084535A1; TW201525999A; US20170011800A1; TW201921358A; US20150287464A1; US9466374B2; US20190318785A1

Abstract

Es werden Systeme, Verfahren und Vorrichtungen zum Implementieren von Speicherzellen offenbart, die gemeinsame Source-Leitungen aufweisen. Die Verfahren können das Empfangen einer ersten Spannung an einem ersten Transistor einschließen. Der erste Transistor kann an einem zweiten Transistor gekoppelt und in einer ersten Speicherzelle eingeschlossen sein. Die Verfahren schließen das Empfangen einer zweiten Spannung an einem dritten Transistor ein. Der dritte Transistor kann an einem vierten Transistor gekoppelt und in einer zweiten Speicherzelle eingeschlossen sein. Die erste und zweite Speicherzelle können an eine gemeinsame Source-Leitung gekoppelt sein. Die Verfahren schließen das Empfangen einer dritten Spannung an einem Gate des zweiten Transistors und einem Gate des vierten Transistors ein, was bewirken kann, dass sie in einem Cut-Off-Modus (Aus-Modus) arbeiten. Die Verfahren können das Empfangen einer vierten Spannung an einem Gate des ersten Transistors einschließen. Die vierte Spannung kann, über Fowler-Nordheim-Tunneleffekt, eine Änderung in einer im ersten Transistor eingeschlossenen Ladungsspeicherungsschicht bewirken.

Description

QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
In dieser Anmeldung wird das Prioritätsrecht aus der US-Patentanmeldung Nr. 14/316,615, eingereicht am 26. Juni 2014, und auch das Prioritätsrecht nach 35 U.S.C. § 119(e) aus der vorläufigen US-Patentanmeldung Nr. 61/910,764, eingereicht am 2. Dezember 2013, beansprucht, die beide hier für alle Zwecke durch Bezugnahme in ihrer Gesamtheit einbezogen sind.
GEBIET DER ERFINDUNG
Diese Offenbarung betrifft allgemein Speicherzellen und speziell Speicherzellen, die gemeinsame Source-Leitungen aufweisen.
HINTERGRUND
Nichtflüchtige Speichervorrichtungen sind gegenwärtig in breiter Verwendung in elektronischen Komponenten, die die Retention von Informationen erfordern, wenn elektrische Energie nicht verfügbar ist oder unterbrochen wurde. Nichtflüchtige Speichervorrichtungen können Festwertspeichervorrichtungen (Read-Only-Memory-, ROM-Vorrichtungen), programmierbare Festwertspeichervorrichtungen (Programmable-Read-Only-Memory-, PROM-Vorrichtungen), löschbare, programmierbare Festwertspeichervorrichtungen (Erasable-Programmable-Read-Only-Memory-, EPROM-Vorrichtungen) und elektrisch löschbare, programmierbare Festwertspeicher (Electrically-Erasable-Programmable-Read-Only-Memory-, EEPROM-Vorrichtungen) einschließen. Einige Speicheranordnungen nutzen heute Transistoren und Gate-Strukturen, die ein Speicherelement oder eine Ladungsspeicherungsschicht einschließen. Die Ladungsspeicherungsschicht kann programmiert sein, um Daten basierend auf Spannungen zu speichern, die an der Speicheranordnung angelegt oder von dieser empfangen werden.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1 illustriert ein Diagramm eines Beispiels für eine Speichervorrichtung, die gemäß einigen Ausführungsformen implementiert wird.
2 illustriert ein Diagramm eines anderen Beispiels für eine Speichervorrichtung, die gemäß einigen Ausführungsformen implementiert wird.
3 illustriert ein Beispiel für eine Auslegung einer Speicherzelle, die gemäß einigen Ausführungsformen implementiert wird.
4 illustriert ein Beispiel für eine Auslegung von mehreren Speicherzellen, die gemäß einigen Ausführungsformen implementiert werden.
5 illustriert ein Beispiel für einen Querschnitt einer Auslegung einer Speicherzelle, die gemäß einigen Ausführungsformen implementiert wird.
6 illustriert ein anderes Beispiel für eine Auslegung einer Speicherzelle, die gemäß einigen Ausführungsformen implementiert wird.
7 illustriert ein Flussbild eines Beispiels für ein Programmierverfahren, das gemäß einigen Ausführungsformen implementiert wird.
8 illustriert ein Flussbild eines Beispiels für ein Löschverfahren, das gemäß einigen Ausführungsformen implementiert wird.
9 illustriert ein Flussbild eines Beispiels für ein Leseverfahren, das gemäß einigen Ausführungsformen implementiert wird.
10 illustriert ein Blockdiagramm eines Verarbeitungssystems, das eine Speichervorrichtung einschließt, die gemäß einigen Ausführungsformen implementiert wird.
DETAILLIERTE BESCHREIBUNG
In der folgenden Beschreibung werden zahlreiche spezifische Details dargelegt, um ein gründliches Verständnis der präsentierten Konzepte bereitzustellen. Die präsentierten Konzepte können ohne einige oder alle dieser spezifischen Details ausgeübt werden. In anderen Fällen wurden gut bekannte Prozessvorgänge nicht im Detail beschrieben, um die beschriebenen Konzepte nicht unnötigerweise unklar zu machen. Während einige Konzepte in Verbindung mit den spezifischen Beispielen beschrieben werden, versteht es sich, dass diese Beispiele nicht als beschränkend gedacht sind.
Es können Speicheranordnungen implementiert werden, die Transistoren und Gate-Strukturen nutzen, die ein Speicherelement oder eine Ladungsspeicherungsschicht einschließen. Die Ladungsspeicherungsschicht kann programmiert sein, um Daten basierend auf Spannungen zu speichern, die an der Speicheranordnung angelegt oder von dieser empfangen werden. Auf diese Weise kann eine Speicheranordnung verschiedene unterschiedliche Speicherzellen einschließen, die in Zeilen und Spalten angeordnet sind, und jede kann zum Speichern von mindestens einem Datenwert fähig sein. Spannungen können an jeder der Speicherzellen angelegt werden, um sie zu programmieren, sie zu löschen oder einen oder mehrere Datenwerte, die durch sie gespeichert sind, zu lesen.
Herkömmliche Verfahren und Techniken zum Implementieren von Speicherzellen in Speicherzellenanordnungen hängen oft von relativ großen Auslegungen ab, um zusätzliche Source-Leitungen unterzubringen, die möglicherweise in herkömmlichen Auslegungen eingeschlossen sind. Einige herkömmliche Auslegungen können zum Beispiel dedizierte Source-Leitungen einschließen, bei denen für jede Spalte von Speicherzellen eine eigene Source-Leitung zum Vorspannen eines oder Anlegen einer Spannung an einem bestimmten Abschnitt(s) der Speicherzelle bereitgestellt ist. Derartige Auslegungen erfordern aufgrund des zusätzlichen Metalls, das für die Source-Leitungen in die Auslegung einbezogen werden muss, einen großen Fußabdruck für jede Speicherzelle. Demgemäß sind derartige herkömmliche Auslegungen für kleinflächige Anwendungen, wie sie möglicherweise in aktuellen Flashspeichern verwendet werden, nicht geeignet. Zum Beispiel kann eine Breite der dedizierten Source-Leitung im Vergleich zu kleinflächigen Speicherzellenauslegungen aufgrund der Metall-Pitch-Regeln, die mit einem Herstellungsprozess assoziiert sind, der verwendet wird, um die Speicherzellen zu erzeugen, relativ groß sein. Der Einschluss einer dedizierten Source-Leitung kann möglicherweise die Verwendung derartiger Auslegungen in kleinflächigen Anwendungen ausschließen.
Außerdem nutzen einige herkömmliche Verfahren Programmiermodi, wie etwa einen Kanalheißelektronenprogrammiermodus, um die Speicherzellen zu programmieren. Derartige herkömmliche Verfahren erfordern jedoch oft das Anlegen relativ großer Spannungen, die über 14 V betragen können, was sie für kleinflächige Niederspannungsanwendungen ungeeignet macht. Außerdem sind derartige herkömmliche Programmierverfahren nicht sehr dauerhaft und können die Lebensdauer oder Programmier-/Lösch-Zyklen der Zelle aufgrund der Beschädigung, die von der Verwendung derartiger hoher Spannungen und Ströme resultiert, beschränken.
Es werden hier verschiedene Systeme, Verfahren und Vorrichtungen offenbart, die Speicherzellen implementieren, die gemeinsame Source-Leitungen aufweisen, während eine Fowler-Nordheim-Programmiertechnik genutzt wird. Die Nutzung einer Fowler-Nordheim-Programmiertechnik ermöglicht die Verwendung von niedrigeren Spannungen, wodurch ein Niedrigstrombetrieb der Speicherzelle und erhöhte Laufzeit ermöglicht wird. Darüber hinaus reduziert eine Fowler-Nordheim-Technik den beim Programmieren einer Speicherzelle verwendeten Strom, wodurch Niedrigstromprogrammieren erlaubt wird sowie ermöglicht wird, eine große Anzahl von Zellen auf einmal zu programmieren. Außerdem kann eine gemeinsame Source-Leitung zusammen mit den Speicherzellen implementiert werden. Die Verwendung einer gemeinsamen Source-Leitung resultiert in einem erheblich kleineren (bis zu 50 %) Fußabdruck für jede Speicherzelle, wodurch kleinflächige Implementierungen der Speicherzellen ermöglicht werden. Des Weiteren kann, wie unten in größerem Detail beschrieben, die Anlegung von einer oder mehreren Spannungen während des Programmierprozesses sicherstellen, dass der durch die gemeinsame Source-Leitung gebildete leitende Weg und mit diesem leitenden Weg assoziierte Leckströme mit der Fowler-Nordheim-Programmiertechnik nicht interferieren.
1 illustriert ein Diagramm eines Beispiels für eine Speichervorrichtung, die gemäß einigen Ausführungsformen implementiert wird. Eine Speichervorrichtung, wie etwa die Speichervorrichtung 100, kann eine Speichervorrichtung sein, die konfiguriert ist, um Datenwerte in verschiedenen Niedrigstromkontexten und nichtflüchtigen Kontexten zu speichern. Zum Beispiel kann die Speichervorrichtung 100 in einem kleinflächigen Flashspeicher eingeschlossen ein, der in Vorrichtungen oder Systemen, wie etwa Smart-Cards und Bankkarten, implementiert werden kann. Demgemäß können wie hierin offenbarte Speichervorrichtungen, wie etwa die Speichervorrichtung 100, implementiert werden, die eine relativ kleine Fläche aufweisen, die unter Verwendung fortschrittlicher Verarbeitungsknoten, wie etwa einem 65-nm-Knoten oder kleiner, hergestellt werden kann. Außerdem können, wie unten in größerem Detail erörtert, Speichervorrichtungen, wie etwa die Speichervorrichtung 100, verschiedene Speicherzellen einschließen, die konfiguriert sind, um Datenwerte zu speichern. Die Speicherzellen können mit einer gemeinsamen Source-Leitung implementiert werden, wodurch der gesamte Fußabdruck jeder Speicherzelle reduziert wird, und können auch mit Fowler-Nordheim-Programmiertechniken kompatibel sein. Auf diese Weise können Speichervorrichtungen, wie etwa die Speichervorrichtung 100, in kleinflächigen Anwendungen implementiert werden, während auch Niedrigstromprogrammierfunktionalität aufrechterhalten wird.
Demgemäß kann die Speichervorrichtung 100 verschiedene Speicherzellen, wie etwa die erste Speicherzelle 102, einschließen. In verschiedenen Ausführungsformen kann die erste Speicherzelle 102 konfiguriert sein, um einen oder mehrere Datenwerte basierend auf einer oder mehreren Spannungen, die an verschiedenen Abschnitten der ersten Speicherzelle 102 angelegt werden, zu speichern oder festzuhalten. Zum Beispiel kann die erste Speicherzelle 102 Transistoren einschließen, die konfiguriert sein können, um einen oder mehrere Datenwerte reagierend auf Spannungen, die an Klemmen oder Gates der Transistoren angelegt werden, zu speichern. Die erste Speicherzelle 102 kann daher einen ersten Transistor 104 und einen zweiten Transistor 106 einschließen, die in Reihe gekoppelt sein können. Gemäß einigen Ausführungsformen kann der erste Transistor 104 mindestens ein Speicherelement einschließen, das konfiguriert sein kann, um elektrische Merkmale basierend auf Spannungen, die an Klemmen und Gates des ersten Transistors 104 und des zweiten Transistors 106 angelegt werden, zu ändern. Zum Beispiel können, wie unten in größerem Detail erörtert, wenn positiv vorgespannt, Elektronen durch das Material des Speicherelements tunneln und innerhalb des Materials des Speicherelements festgehalten werden, wodurch eine mit dem ersten Transistor 104 assoziierte Schwellenspannung erhöht wird. Auf diese Weise können die elektrischen Merkmale des Speicherelements oder der Ladungsspeicherungsschicht für einen durch die erste Speicherzelle 102 gespeicherten Datenwert indikativ sein.
Gemäß verschiedenen Ausführungsformen kann der erste Transistor 104 konfiguriert sein, um elektrische Merkmale unter Verwendung einer Fowler-Nordheim-Technik zu ändern. Auf diese Weise kann die Verwendung des Fowler-Nordheim-Tunneleffekts während des Programmierens des ersten Transistors 104 die Verwendung von niedrigeren Vorspannspannungen ermöglichen und kann ferner einen Niedrigstrommodus des Betriebs ermöglichen, im Gegensatz zu herkömmlichen Techniken. In verschiedenen Ausführungsformen kann eine Differenz in einer Spannung, die an ein Gate des ersten Transistors 104 und eine Bitleitung, die an ein Drain oder p-Well (p-Gebiet) des ersten Transistors 104 gekoppelt ist, angelegt ist, zwischen etwa 4 V und 12 V liegen. Speziell kann die Differenz der Spannung zwischen etwa 6 V und 9 V liegen. Zum Beispiel kann die Differenz etwa 7,5 V betragen. Zusätzliche Details der mit den Speicherzellen assoziierten Programmier-, Lösch- und Lesevorgänge werden unten in größerem Detail mit Bezug auf 7–9 erörtert.
In verschiedenen Ausführungsformen kann der erste Transistor 104 ein Silizium-Oxid-Nitrid-Oxid-Silizium(SONOS)-Typ-Transistor sein. Das Speicherelement oder die Ladungsspeicherungsschicht, die im ersten Transistor 104 eingeschlossen sind, können daher eine Nitridschicht sein, wie etwa eine Schicht aus Siliziumnitrid. Außerdem kann die Ladungsspeicherungsschicht auch andere Ladungseinfangmaterialien, wie etwa Siliziumoxinitrid, Aluminiumoxid, Hafniumoxid, Hafniumaluminiumoxid, Zirconiumoxid, Hafniumsilicat, Zirconiumsilicat, Hafniumoxinitrid, Hafniumzirconiumoxid, Lanthanoxid, und eine High-K-Schicht einschließen. Demgemäß kann das Nitrid, das im ersten Transistor 104 eingeschlossen sein kann, konfiguriert sein, um Träger, die aus einem im ersten Transistor 104 eingeschlossenen Kanal injiziert werden, reversibel einzufangen oder festzuhalten, und kann folglich ein oder mehrere elektrische Merkmale aufweisen, die basierend auf Spannungen, die an die erste Speicherzelle 102 angelegt werden, reversibel geändert, modifiziert oder angepasst werden können.
Wie oben erörtert, kann die erste Speicherzelle 102 auch einen zweiten Transistor 106 einschließen, der in Reihe mit einem ersten Transistor 104 gekoppelt sein kann. In verschiedenen Ausführungsformen kann der zweite Transistor 106 ein n-Kanal-Metall-Oxid-Halbleiter(NMOS)-Feldeffekttransistor sein, der als ein Auswahltransistor konfiguriert sein kann. Demgemäß kann eine Vorspannung oder Spannung, die an ein Gate des zweiten Transistors 106 angelegt werden, die erste Speicherzelle 102 für einen Vorgang, wie etwa Programmier-, Lösch- oder Lesevorgang, effektiv auswählen oder aktivieren. In verschiedenen Ausführungsformen kann eine Spannung, die an das Gate des zweiten Transistors 106 sowie des vierten Transistors 122, unten in größerem Detail erörtert, angelegt wird, bewirken, dass der zweite Transistor 106 und der vierte Transistor 122 in einem „Aus“-Zustand sind oder in einem Cut-Off-Modus arbeiten. Wenn auf diese Weise konfiguriert, kann ein mit dem zweiten Transistor 106 und dem vierten Transistor 122 assoziierter Leckstrom minimiert werden und kann die entsprechende Potenzial- oder Spannungsdifferenz, die genutzt wird, um den ersten Transistor 104 zu programmieren, aufrechterhalten werden, wodurch die Verwendung einer Fowler-Nordheim-Programmiertechnik ermöglicht wird.
In einigen Ausführungsformen können verschiedene physikalische Merkmale der Auswahltransistoren, wie etwa des zweiten Transistor 106 und des vierten Transistor 122, ebenfalls konfiguriert sein, um einen Leckstrom zu minimieren. Gemäß verschiedenen Ausführungsformen können die Auswahltransistoren konfiguriert sein, um längere Kanallängen aufzuweisen. Zum Beispiel können die Auswahltransistoren eine Kanallänge von zwischen etwa 25 nm und 180 nm aufweisen. In einem Beispiel können die Auswahltransistoren eine Kanallänge von etwa 110 nm aufweisen. Des Weiteren können, gemäß einigen Ausführungsformen, die Auswahltransistoren kürzere Kanallängen aufweisen und andere Merkmale, wie etwa Übergangstiefe, können konfiguriert sein, um Kurzkanaleffekte zu reduzieren.
Gemäß verschiedenen Ausführungsformen kann die Speichervorrichtung 100 verschiedene elektrische Wege oder Leitungen einschließen, die konfiguriert sein können, um eine oder mehrere Spannungen für Speicherzellen bereitzustellen, die innerhalb der Speichervorrichtung 100 eingeschlossen sind. Zum Beispiel kann die Speichervorrichtung 100 eine erste Bitleitung 108, eine dritte Leitung 110, eine vierte Leitung 112, eine gemeinsame Source-Leitung 114 und eine zweite Bitleitung 118 einschließen. In verschiedenen Ausführungsformen kann die erste Bitleitung 108 eine Bitleitung (BL1) sein, die an ein Drain oder p-Well (p-Gebiet) des ersten Transistors 104 gekoppelt ist. Die erste Bitleitung 108 kann auch an eine Spannungsquelle gekoppelt sein, die in der Speichervorrichtung 100 eingeschlossen sein kann oder extern zu dieser vorliegen kann. Demgemäß kann eine Spannung am Drain des ersten Transistors 104 über die erste Bitleitung 108 angelegt werden. Gleichermaßen kann die erste Bitleitung 108 am Drain oder p-Well (p-Gebiet) von Transistoren gekoppelt sein, die in anderen Speicherzellen eingeschlossen sind, die in einer Spalte von Speicherzellen eingeschlossen sind, die die erste Speicherzelle 102 einschließt. Zum Beispiel kann die erste Bitleitung 108 auch an einen Transistor der dritten Speicherzelle 115 gekoppelt sein. Des Weiteren kann die Speichervorrichtung 100 zusätzliche Bitleitungen für jede Spalte von Speicherzellen einschließen, die in der Speichervorrichtung 100 eingeschlossen sind. Zum Beispiel kann die Speichervorrichtung 100 eine zweite Bitleitung 118 (BL2) einschließen, die am Drain des dritten Transistors 120 gekoppelt ist, der in der zweiten Speicherzelle 116 eingeschlossen ist, die in einer anderen Spalte als die erste Speicherzelle 102 sein kann.
Die Speichervorrichtung 100 kann ferner eine dritte Leitung 110 und eine vierte Leitung 112 einschließen, die an die Gates der Transistoren gekoppelt sein können, die in der ersten Speicherzelle 102 eingeschlossen sind. Die dritte Leitung 110 und die vierte Leitung 112 können auch an eine Spannungsquelle gekoppelt sein und können konfiguriert sein, um eine oder mehrere Spannungen an die Gates der Transistoren anzulegen, die in der ersten Speicherzelle 102 eingeschlossen sind. Zum Beispiel kann die dritte Leitung 110 eine Steuergateleitung (Control Gate Line, CG1) sein, die konfiguriert ist, um eine erste Spannung für das Gate des ersten Transistors 104 bereitzustellen, und kann die vierte Leitung 112 eine Auswahlgateleitung (Select Gate Line, SG1) sein, die konfiguriert ist, um eine zweite Spannung für den zweiten Transistor 106 bereitzustellen. Gleichermaßen können die dritte Leitung 110 und die vierte Leitung 112 an Gates von Transistoren in anderen Speicherzellen gekoppelt sein, die in der Zeile von Speicherzellen eingeschlossen sind, die die erste Speicherzelle 102 einschließt. Zum Beispiel kann die dritte Leitung 110 auch an das Gate des dritten Transistors 120 gekoppelt sein und kann die vierte Leitung 112 auch an das Gate des vierten Transistors 122 gekoppelt sein.
Weiterhin kann die Speichervorrichtung 100 eine oder mehrere gemeinsame Source-Leitungen (Common Source Lines, CSL) einschließen, die an Source-Klemmen von Transistoren gekoppelt sein können, die in Speicherzellen der Speichervorrichtung 100 eingeschlossen sind. Zum Beispiel kann die gemeinsame Source-Leitung 114 an eine Source-Klemme des zweiten Transistors 106 gekoppelt sein. Des Weiteren kann die gemeinsame Source-Leitung 114 an eine Spannungsquelle gekoppelt sein und konfiguriert sein, um eine Spannung für die Source-Klemme des zweiten Transistors 106 bereitzustellen. Zusätzlich kann die gemeinsame Source-Leitung 114 an andere Speicherzellen gekoppelt sein, die in der Zeile von Speicherzellen eingeschlossen sind, die die erste Speicherzelle 102 einschließt. Zum Beispiel kann die gemeinsame Source-Leitung 114 an eine Source-Klemme eines Transistors gekoppelt sein, der in der zweiten Speicherzelle 116 sowie einer oder allen anderen Speicherzellen eingeschlossen ist, die in der Zeile eingeschlossen sind. Auf diese Weise können mehrere oder alle Speicherzellen, die in einer Zeile von Speicherzellen eingeschlossen sind, eine gemeinsame Source-Leitung teilen. In verschiedenen Ausführungsformen wird durch Implementieren der Source-Leitung auf diese Weise der Fußabdruck jeder Speicherzelle erheblich reduziert, im Gegensatz zu herkömmlichen Techniken, die möglicherweise eine dedizierte Source-Leitung verwenden. Des Weiteren kann die gemeinsame Source-Leitung 114 auch an eine Source-Klemme einer angrenzenden Zeile von Speicherzellen gekoppelt sein. Zum Beispiel kann die gemeinsame Source-Leitung 114 auch an eine Source-Klemme eines Transistors gekoppelt sein, der in der dritten Speicherzelle 115 am Knoten 117 eingeschlossen ist. Auf diese Weise kann ein mit der Speichervorrichtung 100 assoziierter Fußabdruck weiter reduziert werden. Des Weiteren kann, gemäß einigen Ausführungsformen, die gemeinsame Source-Leitung 114 an eine Spannungsquelle gekoppelt sein, die konfiguriert sein kann, um während eines oder mehrerer Vorgänge, wie etwa einem Programmiervorgang, eine Spannung an die gemeinsame Source-Leitung 114 anzulegen. In verschiedenen Ausführungsformen kann die Anlegung einer Spannung an die gemeinsame Source-Leitung 114 ferner einen mit dem zweiten Transistor 106 assoziierten Leckstrom während eines Programmiervorgangs reduzieren und kann ferner die Verwendung einer Fowler-Nordheim-Tunneleffekt-Programmiertechnik erleichtern.
2 illustriert ein Diagramm eines anderen Beispiels für eine Speichervorrichtung, die gemäß einigen Ausführungsformen implementiert wird. Wie gleichermaßen oben mit Bezug auf 1 erörtert, kann die Speichervorrichtung 200 verschiedene Speicherzellen einschließen, wie etwa die erste Speicherzelle 202, die zweite Speicherzelle 204, die dritte Speicherzelle 206 und die vierte Speicherzelle 208. Wie gleichermaßen oben erörtert, können eine oder mehrere in der Speichervorrichtung 200 eingeschlossene Speicherzellen eine Source-Leitung teilen. In diesem Beispiel kann die gemeinsame Source-Leitung 210 von angrenzenden Spalten von Speicherzellen geteilt werden. Zum Beispiel kann die gemeinsame Source-Leitung 210 zwischen einer ersten Spalte von Speicherzellen, die die erste Speicherzelle 202 und die dritte Speicherzelle 206 einschließt, und einer zweiten Spalte von Speicherzellen, die die zweite Speicherzelle 204 und die vierte Speicherzelle 208 einschließt, implementiert werden. Wenn auf diese Weise implementiert, kann der Fußabdruck jeder Speicherzelle im Vergleich zu einer herkömmlichen dedizierten Source-Leitung-Architektur reduziert werden. Gemeinsame Source-Leitungen können sowohl in einer vertikalen oder „y“-Richtung als auch in einer horizontalen oder „x“-Richtung implementiert werden, wie oben mit Bezug auf 1 beschrieben.
3 illustriert ein Beispiel für eine Auslegung einer Speicherzelle, die gemäß einigen Ausführungsformen implementiert wird. Wie gleichermaßen oben erörtert, kann eine Speicherzelle, wie etwa die Speicherzelle 300, implementiert werden, die eine gemeinsame Source-Leitung aufweist, die entlang einer horizontalen oder „x“-Richtung verläuft. Demgemäß illustriert 3 eine Draufsicht einer Auslegung, die verwendet werden kann, um eine wie hier offenbarte Speicherzelle herzustellen. Gemäß einigen Ausführungsformen kann die Speicherzelle 300 daher eine erste Region 302 einschließen, die ein Abschnitt der Speicherzelle sein kann, die über den ersten Verbinder 304 an eine Bitleitung gekoppelt ist. Während in 3 nicht gezeigt, kann die Bitleitung vertikal in der „y“-Richtung verlaufen und über der und parallel zur Speicherzelle 300 implementiert sein. In einigen Ausführungsformen kann die erste Region 302 ein Drain oder ein p-Well sein, die in einem Substrat implementiert sind. Die Speicherzelle 300 kann ferner eine zweite Region 306 einschließen, die eine aktive Region der Speicherzelle 300 sein kann. Die Speicherzelle 300 kann auch eine erste Leitung 308 einschließen, die eine Steuergateleitung (Control Gate Line, CG) sein kann, die an ein erstes Gate gekoppelt ist, das ein mit einem ersten Transistor assoziiertes Steuergate sein kann, das in der zweiten Region 306 und/oder der ersten Region 302 implementiert ist. Wie gleichermaßen oben erörtert, kann der erste Transistor ein SONOS-Transistor sein, der konfiguriert ist, um einen oder mehrere Datenwerte zu speichern. Die Speicherzelle 300 kann ferner eine zweite Leitung 310 einschließen, die eine Auswahlgateleitung (Select Gate Line, SG) sein kann, die an ein mit einem Auswahltransistor assoziiertes Auswahlgate gekoppelt ist, das innerhalb der zweiten Region 306 und/oder der dritten Region 307 implementiert ist, die sich unterhalb der zweiten Leitung 310 erstrecken, und an die zweite Region 306 gekoppelt sein kann. In verschiedenen Ausführungsformen können die Bitleitung, die erste Leitung 308, die zweite Leitung 310 und die gemeinsame Source-Leitung 312 aus einem leitenden Material, wie etwa einem Metall oder einer Legierung, gefertigt sein. Zum Beispiel können die Leitungen aus Aluminium, Kupfer, Titan oder ihren Legierungen sowie assoziierten Sperr-/Deckschichten gefertigt sein.
In verschiedenen Ausführungsformen kann die Speicherzelle 300 ferner einen zweiten Verbinder 314 einschließen, der die dritte Region 307 an die gemeinsame Source-Leitung 312 koppelt. In verschiedenen Ausführungsformen kann die gemeinsame Source-Leitung 312 horizontal in der x-Richtung einer Anordnung von Speicherzellen verlaufen und kann von einer bestimmten Zeile von Speicherzellen geteilt werden. Auf diese Weise ist keine Source-Leitung in der vertikalen „y“-Richtung implementiert und die Auslegung ist in der x-Richtung erheblich dünner. In einigen Ausführungsformen ist die Speicherzelle 300 im Vergleich zu einer herkömmlichen dedizierten Source-Leitung-Architektur in der x-Richtung bis zu 50 % dünner, da keine vertikale dedizierte Source-Leitung implementiert ist.
4 illustriert ein Beispiel für eine Auslegung von mehreren Speicherzellen, die gemäß einigen Ausführungsformen implementiert werden. Wie in 4 gezeigt, kann eine Speichervorrichtung, wie etwa die Speichervorrichtung 400, mehrere Speicherzellen einschließen, die mit einer Auslegung implementiert werden, die ähnlich ist wie die oben mit Bezug auf 3 beschriebene. Demgemäß kann die Speichervorrichtung 400 eine erste Speicherzelle 402 und eine zweite Speicherzelle 404 einschließen, die in der gleichen Zeile, aber in verschiedenen Spalten einer Speicherzellenanordnung implementiert werden. Die angrenzenden Speicherzellen können Konnektivität mit der ersten Leitung 406 und der zweiten Leitung 408 teilen, die eine Steuergateleitung (Control Gate Line, CG) bzw. eine Auswahlgateleitung (Select Gate Line, SG) sein können. Des Weiteren können angrenzende Speicherzellen, wie etwa die erste Speicherzelle 402 sowie die zweite Speicherzelle 404, mit der gemeinsamen Source-Leitung 410 gekoppelt sein, die horizontal in der „x“-Richtung über die Speichervorrichtung 400 verläuft. Da die gemeinsame Source-Leitung 410 horizontal implementiert wurde, wie in 4 gezeigt, ist in der Isolationsregion 412 zwischen der ersten Speicherzelle 402 und der zweiten Speicherzelle 404, keine zusätzliche Source-Leitung implementiert, wodurch die gesamte horizontale Breite oder Abmessung der Speicherzellen und der Speicherzellenanordnung reduziert wird.
5 illustriert ein Beispiel für einen Querschnitt einer Auslegung einer Speicherzelle, die gemäß einigen Ausführungsformen implementiert wird. Wie in 5 gezeigt, kann eine Speicherzelle, wie etwa die Speicherzelle 500, ein Substrat 502 sowie ein erstes Gate 504, das ein Steuergate sein kann, und ein zweites Gate 506, das ein Auswahlgate sein kann, einschließen. Wie gleichermaßen oben mit Bezug auf 1–4 erörtert, können die Gates mit Transistoren assoziiert sein, die innerhalb der Speicherzelle 500 implementiert sind. In einigen Ausführungsformen können die Gates an Leitungen gekoppelt sein, die konfiguriert sind, um Spannungen an bzw. für die Gates anzulegen bzw. bereitzustellen. Zum Beispiel kann das erste Gate 504 an die erste Leitung 510 gekoppelt sein, die eine Steuergateleitung (Control Gate Line, CG) sein kann. In einigen Ausführungsformen kann das erste Gate 504 optional durch den ersten Kontakt 509 an die erste Leitung 510 gekoppelt sein. Des Weiteren kann das zweite Gate 506 an die zweite Leitung 508 gekoppelt sein, die eine Auswahlgateleitung (Select Gate Line, SG) sein kann. In einigen Ausführungsformen kann das zweite Gate 506 optional durch den zweiten Kontakt 507 an die zweite Leitung 508 gekoppelt sein.
Des Weiteren kann ein erster Abschnitt des Substrats 502 durch den dritten Kontakt 513, der die Kontaktregion 517 einschließen kann, u nd das Kontaktloch 519 an die Bitleitung 514 gekoppelt sein. Außerdem kann ein zweiter Abschnitt des Substrats 502 durch den vierten Kontakt 511 an die gemeinsame Source-Leitung 512 gekoppelt sein. Wie in 5 gezeigt, erstreckt sich die gemeinsame Source-Leitung 512 in einer „z“-Richtung relativ zu einer horizontalen „x“-Richtung und einer vertikalen „y“-Richtung von 5. Die gemeinsame Source-Leitung 512 erstreckt sich daher zu und ist gekoppelt mit anderen Speicherzellen, die in einer Zeile von Speicherzellen eingeschlossen sind, die die Speicherzelle 500 einschließt. In verschiedenen Ausführungsformen sind die Bitleitung 514 und die gemeinsame Source-Leitung 512 durch eine Isolierschicht 516 getrennt, die eine Oxid- oder Dielektrikum-Schicht sein kann. Des Weiteren kann der Bereich 518 ein geeignetes isolierendes Material beinhalten, das elektrische Isolierung zwischen unterschiedlichen Komponenten der Speicherzelle 500 bereitstellen kann.
6 illustriert ein anderes Beispiel für eine Auslegung einer Speicherzelle, die gemäß einigen Ausführungsformen implementiert wird. Wie gleichermaßen oben mit Bezug auf 3 erörtert, kann die Speicherzelle 600 eine erste Region 602 einschließen, die ein Abschnitt der Speicherzelle sein kann, die über den ersten Verbinder 604 an eine Bitleitung gekoppelt ist. Die Speicherzelle 600 kann ferner eine zweite Region 605 einschließen, die eine aktive Region der Speicherzelle 600 sein kann. Die Speicherzelle 600 kann auch eine erste Leitung 606 einschließen, die eine Steuergateleitung (Control Gate Line, CG) sein kann, die an ein erstes Gate gekoppelt ist, das ein mit einem ersten Transistor assoziiertes Steuergate sein kann. Wie gleichermaßen oben erörtert, kann der erste Transistor ein SONOS-Transistor sein, der konfiguriert ist, um einen oder mehrere Datenwerte in einer Speichervorrichtung zu speichern. Die Speicherzelle 600 kann ferner eine zweite Leitung 608 einschließen, die eine Auswahlgateleitung (Select Gate Line, SG) sein kann, die an ein mit einem Auswahltransistor assoziiertes Auswahlgate gekoppelt ist, das innerhalb der zweiten Region 605 implementiert ist. In verschiedenen Ausführungsformen können die Bitleitung, die erste Leitung 606 und die zweite Leitung 608 aus einem leitenden Material, wie etwa einem Metall oder einer Legierung, gefertigt sein. Zum Beispiel können die Leitungen aus Kupfer, Titan oder ihren Legierungen gefertigt sein.
Gemäß verschiedenen Ausführungsformen kann die Speicherzelle 600 möglicherweise keine getrennte aus Metall gefertigte Leitung für eine gemeinsame Source-Leitung einschließen. In einigen Ausführungsformen können eine oder mehrere Abschnitte einer aktiven Region konfiguriert sein, um einen leitenden Weg bereitzustellen, der als gemeinsame Source-Leitung unter Speicherzellen in einer Zeile einer Speicherzellenanordnung funktioniert. Zum Beispiel können der erste Abschnitt 612 und der zweite Abschnitt 610 konfiguriert sein, um Diffusionsregionen zu sein, die einen leitenden Weg zwischen angrenzenden Speicherzellen bereitstellen können. Diese Diffusionsregion kann, zum Beispiel, mit Metallsilizid, wie etwa Titansilizid, Cobaltsilizid oder Nickelsilizid, bedeckt sein, das einen leitenden Weg zwischen angrenzenden Speicherzellen bereitstellen kann. Auf diese Weise kann eine Speicherzelle erheblich kleiner gefertigt werden, da eine gemeinsame Source-Leitung, wie hier offenbart, im ersten Abschnitt 610 und zweiten Abschnitt 612 eingeschlossen sein kann, und keinen Kontakt in jeder Speicherzelle benötigt.
7 illustriert ein Flussbild eines Beispiels für ein Programmierverfahren, das gemäß einigen Ausführungsformen implementiert wird. Wie gleichermaßen oben erörtert, kann eine Speichervorrichtung verschiedene Speicherzellen einschließen. Zum Beispiel können die Speicherzellen in einer Anordnung als Zeilen und Spalten angeordnet sein. Demgemäß kann eine Speichervorrichtung mindestens eine erste Speicherzelle, die in einer ersten Spalte eingeschlossen ist, und eine zweite Speicherzelle, die in einer zweiten Spalte angrenzend an die erste Spalte eingeschlossen sein kann, aufweisen. Die erste und die zweite Speicherzelle können wie oben mit Bezug auf 1–6 beschrieben konfiguriert sein. Demgemäß kann die erste Speicherzelle einen ersten Transistor und einen zweiten Transistor, die in Reihe gekoppelt sind, einschließen. Außerdem kann die zweite Speicherzelle einen dritten Transistor und einen vierten Transistor, die in Reihe gekoppelt sind, einschließen. Wie gleichermaßen oben erörtert, können die erste Speicherzelle und die zweite Speicherzelle eine gemeinsame Source-Leitung teilen. In verschiedenen Ausführungsformen kann das Programmierverfahren 700 implementiert werden, um eine Speicherzelle auszuwählen und die Speicherzelle gemäß einer Fowler-Nordheim-Tunneleffekt-Programmiertechnik zu programmieren.
Demgemäß kann das Verfahren 700 mit dem Vorgang 702 beginnen, während dem das Programmieren der ersten Speicherzelle initiiert werden kann. In verschiedenen Ausführungsformen kann das Programmieren der ersten Speicherzelle Teil eines Schreibvorgangs sein, bei dem Daten zum Speicher geschrieben werden. Als Reaktion auf einen Schreibvorgang, der durch eine mit der Speichervorrichtung assoziierte Speichersteuereinheit erteilt oder gehandhabt wird, können ein oder mehrere Datenwerte zur Speichervorrichtung geschrieben werden, die die erste und die zweite Speicherzelle einschließen kann. Demgemäß können der Schreibvorgang sowie ein getrennter, mit der Speichersteuereinheit assoziierter Speicher einen oder mehrere Parameter oder Daten einschließen, die Speicherzellen, zu denen geschrieben werden soll, Datenwerte, die zu den ausgewählten Speicherzellen geschrieben werden sollen, und eine Sequenz von Vorgängen, die durchzuführen sind, um die ausgewählten Speicherzellen gemäß dem Schreibvorgang zu programmieren, identifizieren oder auswählen. Zum Beispiel kann der Schreibvorgang angeben, dass die erste Speicherzelle programmiert werden soll, und mit der Speichersteuereinheit assoziierte Software oder Firmware kann konfiguriert sein, um eine Sequenz von Spannungen zu spezifizieren, die anzulegen sind, um die erste Speicherzelle zu programmieren.
Das Verfahren 700 kann mit dem Vorgang 704 fortsetzen, während dem eine erste Spannung an einem ersten Transistor empfangen werden kann. Wie gleichermaßen oben erörtert, kann der erste Transistor, gemäß verschiedenen Ausführungsformen, ein erstes Speicherelement oder eine Ladungsspeicherungsschicht einschließen und in einer ersten Speicherzelle eingeschlossen sein. Demgemäß kann der erste Transistor an einen zweiten Transistor gekoppelt sein, der ein Auswahltransistor sein kann, und können der erste und der zweite Transistor zusammen die erste Speicherzelle bilden. In verschiedenen Ausführungsformen kann die erste Spannung durch eine erste Spannungsquelle über einen leitenden Weg, wie etwa eine erste Bitleitung, angelegt werden. In einigen Ausführungsformen kann die erste Bitleitung an alle Speicherzellen in einer ersten Spalte von Speicherzellen, die die erste Speicherzelle einschließt, gekoppelt sein. Demgemäß kann die erste Spannungsquelle konfiguriert sein, um die Bitleitung vorzuspannen, und kann die erste Spannung zum Beispiel an ein Drain des ersten Transistors, über die Bitleitung, anlegen. Gleichermaßen kann die erste Spannung an alle anderen Speicherzellen angelegt werden, die in der ersten Spalte eingeschlossen sind. In verschiedenen Ausführungsformen kann die Amplitude der ersten Spannung, die durch die erste Spannungsquelle angelegt wird, zwischen –0,5 V und –5 V liegen. Zum Beispiel kann die erste Spannung etwa –3,5 V betragen. Wie unten in größerem Detail erörtert wird, kann die Amplitude der ersten Spannung basierend auf einer Potenzialdifferenz zwischen der ersten Spannung und einer anderen am Gate des ersten Transistors angelegten Spannung bestimmt werden. In anderen Ausführungsformen kann ein p-Well, das die Speicherzellen einschließt, auch mit der ersten Spannung vorgespannt sein.
Das Verfahren 700 kann mit dem Vorgang 706 fortsetzen, während dem eine zweite Spannung an einem dritten Transistor empfangen werden kann. In einigen Ausführungsformen kann der dritte Transistor auch ein Speicherelement einschließen und in einer zweiten Speicherzelle eingeschlossen sein. Demgemäß kann der dritte Transistor an einen vierten Transistor gekoppelt sein, der ein Auswahltransistor sein kann, und können der dritte und der vierte Transistor zusammen die zweite Speicherzelle bilden. In einigen Ausführungsformen kann die zweite Spannung durch eine zweite Spannungsquelle über einen leitenden Weg, wie etwa eine zweite Bitleitung, angelegt werden. Demgemäß kann die zweite Spannungsquelle konfiguriert sein, um die zweite Bitleitung vorzuspannen, und kann die zweite Spannung am dritten Transistor über die zweite Bitleitung anlegen. Wie gleichermaßen oben erörtert, kann die Speicherzelle in einer zweiten Spalte von Speicherzellen eingeschlossen sein, die angrenzend zur ersten Spalte von Speicherzellen ist. Demgemäß kann die zweite Bitleitung an allen Speicherzellen, die in der zweiten Spalte von Speicherzellen eingeschlossen sind, gekoppelt und konfiguriert sein, um diese vorzuspannen. In verschiedenen Ausführungsformen kann die Amplitude der zweiten Spannung, die durch die zweite Spannungsquelle angelegt wird, zwischen etwa 0,5 V und 5 V liegen. Zum Beispiel kann die zweite Spannung etwa 1 V betragen. Demgemäß, wie unten in größerem Detail erörtert wird, kann sich die Amplitude der zweiten Spannungsquelle von der Amplitude der ersten Spannungsquelle unterscheiden, wie basierend auf einem oder mehreren Parametern der mit dem Programmierverfahren 700 assoziierten Programmieranweisungen bestimmt werden kann. Falls zum Beispiel nicht zur zweiten Spalte geschrieben werden soll und diese nicht ausgewählt wird, kann die Amplitude der zweiten Spannungsquelle wie oben beschrieben eingestellt werden. In einigen Ausführungsformen können die Amplituden der ersten Spannung und der zweiten Spannung von den Daten abhängen, die in die Speicherzellen geschrieben werden sollen. Falls zum Beispiel die erste Speicherzelle nicht programmiert werden soll, während die zweite Speicherzelle programmiert werden soll, dann kann die erste Spannung zwischen etwa 0,5 V und 5 V liegen und kann die zweite Spannung zwischen –0,5 V und –5 V liegen.
Das Verfahren 700 kann mit dem Vorgang 708 fortsetzen, während dem eine dritte Spannung an einem Gate des zweiten Transistors und einem Gate des vierten Transistors empfangen werden kann. Wie zuvor erörtert können der erste Transistor und der vierte Transistor Auswahltransistoren sein, die in der ersten bzw. der zweiten Speicherzelle eingeschlossen sind. In verschiedenen Ausführungsformen kann, während des Vorgangs 708, eine dritte Spannung am Gate von jedem des zweiten und vierten Transistors über den gleichen leitenden Weg oder die gleiche Leitung angelegt und empfangen werden. In einigen Ausführungsformen kann die Amplitude der dritten Spannung konfiguriert sein, um den Betrag des durch jeden des zweiten und vierten Transistors generierten Stroms zu minimieren und einen „Aus“-Zustand von jedem der Auswahltransistoren während des Programmierens aufrechtzuerhalten. Auf diese Weise kann die durch die dritte Spannung bereitgestellte Vorspannung den Leckstrom minimieren, der auftreten kann, und kann sicherstellen, dass das Programmieren des ersten Transistors der ersten Speicherzelle unter Verwendung von Fowler-Nordheim-Tunneleffekt basiertem Programmieren durchgeführt werden kann. In einigen Ausführungsformen kann sich die Sequenz von Vorgängen von der in 7 gezeigten Sequenz unterscheiden. Zum Beispiel kann die dritte Spannung, die an den Gates des zweiten und vierten Transistors empfangen wird, anfangs angelegt werden, während die erste und zweite Spannung gleichzeitig und anschließend angelegt werden können.
In einigen Ausführungsformen kann die dritte Spannung eine Amplitude zwischen etwa –0,5 V und –5 V aufweisen und kann am Gate von jedem des zweiten und vierten Transistors angelegt werden. Zum Beispiel kann die Amplitude der dritten Spannung etwa –3,5 V betragen. Wenn auf diese Weise vorgespannt, kann jeder der Auswahltransistoren „aus“ sein und kann minimal leitend sein. Demgemäß kann ein durch jeden des zweiten und vierten Transistors geleiteter Strom, der einen Leckstrom einschließen kann, minimiert werden und kann eine Fowler-Nordheim-Programmiertechnik implementiert werden, um die Speicherzellen unter Verwendung relativ niedriger Spannungen zu programmieren, wie unten in größerem Detail erörtert wird. Wie zuvor erörtert, können ein oder mehrere physikalische Merkmale der Auswahlgates selbst konfiguriert sein, um den während des Programmierens der Speicherzellen auftretenden Leckstrom weiter zu reduzieren.
Das Verfahren 700 kann mit dem Vorgang 710 fortsetzen, während dem eine vierte Spannung an einer gemeinsamen Source-Leitung, die am zweiten Transistor und am vierten Transistor gekoppelt ist, empfangen werden kann. Wie zuvor erörtert, kann eine Spannung an den Gates des zweiten und vierten Transistors empfangen werden, um sie während des Programmierens der ersten Speicherzelle „aus“ zu halten. In einigen Ausführungsformen kann eine vierte Spannung an die gemeinsame Source-Leitung selbst angelegt werden, um die gemeinsame Source-Leitung auf ein designiertes Potenzial zu treiben, wodurch weiter sichergestellt wird, dass der zweite und vierte Transistor minimal leitend sind und „aus“ bleiben. Zum Beispiel kann die vierte Spannung eine Amplitude zwischen etwa –0,5 V und –5 V aufweisen. In einigen Ausführungsformen kann die vierte Spannung eine Amplitude von etwa –2 V aufweisen. Es wird nachvollziehbar sein, dass der Vorgang 710 optional durchgeführt werden kann und in einigen Ausführungsformen nicht durchgeführt wird.
Das Verfahren 700 kann mit dem Vorgang 712 fortsetzen, während dem eine fünfte Spannung an einem Gate des ersten Transistors und einem Gate des dritten Transistors empfangen werden kann. Demgemäß kann während des Vorgangs 712 eine Spannung am Steuergate des ersten Transistors angelegt werden, um eine Spannung anzulegen, die ausreicht, um das Speicherelement zu programmieren und eine Änderung seiner elektrischen Eigenschaften oder Merkmale zu induzieren. In einigen Ausführungsformen kann die Amplitude der fünften Spannung ausreichen, um einen Fowler-Nordheim-Tunneleffekt zu induzieren, wodurch das Speicherelement unter Verwendung einer Fowler-Nordheim-Tunneleffekt basierten Technik programmiert wird und eine oder mehrere elektrische Eigenschaften des Speicherelements oder der Ladungsspeicherungsschicht, die im ersten Transistor eingeschlossen sind, geändert werden. Wie gleichermaßen oben erörtert, kann eine derartige Technik unter Verwendung relativ niedriger Spannungen, verglichen mit anderen Techniken, wie etwa Kanalheißelektronenprogrammieren, durchgeführt werden. Die Fowler-Nordheim-Programmiertechnik ist außerdem vorteilhaft, da sie erheblich weniger Energie verwendet, wenn verglichen mit herkömmlichen Techniken, wie etwa Kanalheißelektronenprogrammieren. In einigen Ausführungsformen kann die Amplitude der fünften Spannung zwischen etwa 2 V und 7 V liegen. Zum Beispiel kann die Amplitude der fünften Spannung etwa 4 V betragen.
In verschiedenen Ausführungsformen wird die Amplitude der fünften Spannung basierend auf der Amplitude der ersten Spannung bestimmt. Zum Beispiel können die Amplituden der ersten Spannung, die am Drain des ersten Transistors angelegt wird, und der fünften Spannung, die am Gate des ersten Transistors angelegt wird, so konfiguriert sein, dass eine Differenz zwischen den zwei Spannungen ein vorbestimmter oder designierter Betrag ist. Die Spannungen können daher konfiguriert sein, um eine Differenz von zwischen etwa 4 V und 12 V aufzuweisen. Speziell kann die Differenz zwischen etwa 6 V und 9 V liegen. In einem Beispiel kann die Differenz zwischen der ersten Spannung und der fünften Spannung etwa 7,5 V betragen. In diesem Beispiel kann die erste Spannung eine Amplitude von etwa –3,5 V aufweisen, während die fünfte Spannung eine Amplitude von etwa 4 V aufweist. In einigen anderen Ausführungsformen kann es vorteilhaft sein, eine einzelne Spannung zwischen etwa 4 V und 12 V zu verwenden, wie etwa 7,5 V, anstatt die Spannungen in positive und negative Spannungen zu spalten. Demgemäß kann das Programmieren der ersten Speicherzelle mit einer relativ kleinen Spannungsdifferenz auftreten, speziell wenn verglichen mit anderen herkömmlichen Techniken, die Spannungsdifferenzen von mehr als 14 V erfordern können. Auf diese Weise kann das Programmieren einer Speicherzelle durchgeführt werden, die eine gemeinsame Source-Leitung nutzt, wodurch kleinflächige Implementierungen von Speicherzellen ermöglicht werden, die einen niedrigen Energieverbrauch aufweisen, wenn sie in derartigen kleinflächigen Implementierungen implementiert werden.
Während das Verfahren 700 mit Bezug auf eine erste Speicherzelle beschrieben wurde, kann ein derartiges Programmierverfahren an jeder Speicherzelle innerhalb der Speicherzellenanordnung in einer geeigneten Reihenfolge angewandt werden. Außerdem ist die oben eingeschlossene Beschreibung der Vorgänge 704–712 als ein Beispiel des Programmierverfahrens 700 bereitgestellt und verschiedene andere Ausführungsformen des Programmierverfahrens 700 können die Vorgänge 704–712 in einer geeigneten Reihenfolge durchführen.
8 illustriert ein Flussbild eines Beispiels für ein Löschverfahren, das gemäß einigen Ausführungsformen implementiert wird. Wie gleichermaßen oben mit Bezug auf 7 erörtert, kann eine Speichervorrichtung verschiedene Speicherzellen einschließen, die in einer Anordnung als Zeilen und Spalten angeordnet sein können. Demgemäß kann eine Speichervorrichtung mindestens eine erste Speicherzelle, die in einer ersten Spalte eingeschlossen ist, und eine zweite Speicherzelle, die in einer zweiten Spalte angrenzend zur ersten Spalte eingeschlossen sein kann, aufweisen. Die erste und die zweite Speicherzelle können wie oben mit Bezug auf 1–6 beschrieben konfiguriert sein. Demgemäß kann die erste Speicherzelle einen ersten Transistor und einen zweiten Transistor, die in Reihe gekoppelt sind, einschließen. Außerdem kann die zweite Speicherzelle einen dritten Transistor und einen vierten Transistor, die in Reihe gekoppelt sind, einschließen. Wie gleichermaßen oben erörtert, können die erste Speicherzelle und die zweite Speicherzelle eine gemeinsame Source-Leitung teilen. In verschiedenen Ausführungsformen kann das Löschverfahren 800 implementiert werden, um einen in einer Speicherzelle gespeicherten Datenwert zu löschen.
Demgemäß kann das Verfahren 800 mit dem Vorgang 802 beginnen, während dem das Löschen der ersten Speicherzelle initiiert werden kann. In verschiedenen Ausführungsformen kann das Löschen der ersten Speicherzelle Teil eines Löschvorgangs sein, der durch eine mit der Speichervorrichtung, die die erste und die zweite Speicherzelle einschließt, assoziierte Speichersteuereinheit erteilt oder gehandhabt wird. Demgemäß können der Löschvorgang sowie ein getrennter, mit der Speichersteuereinheit assoziierter Speicher einen oder mehrere Parameter oder Daten einschließen, die Speicherzellen, die gelöscht werden sollen, und eine Sequenz von Vorgängen, die durchzuführen sind, um die ausgewählten Speicherzellen gemäß dem Löschvorgang zu löschen, identifizieren oder auswählen. Zum Beispiel kann der Löschvorgang angeben, dass die erste Speicherzelle gelöscht werden soll, und mit der Speichersteuereinheit assoziierte Software oder Firmware kann konfiguriert sein, um eine Sequenz von Spannungen zu spezifizieren, die anzulegen sind, um die erste Speicherzelle zu löschen.
Das Verfahren 800 kann mit dem Vorgang 804 fortsetzen, während dem eine erste Spannung am ersten Transistor, am dritten Transistor und an der gemeinsamen Source-Leitung, die an die erste Speicherzelle und die zweite Speicherzelle gekoppelt ist, empfangen werden kann. Gemäß einigen Ausführungsformen kann die erste Spannung an eine erste Bitleitung, die mit der ersten Speicherzelle assoziiert ist, und eine zweite Bitleitung, die mit der zweiten Speicherzelle assoziiert ist, angelegt werden. Die erste Spannung kann daher am Drain und auch am p-Well des ersten Transistors und des dritten Transistors empfangen werden. Außerdem kann die erste Spannung auch an die gemeinsame Source-Leitung angelegt werden, die auch an die Sources des zweiten und vierten Transistors gekoppelt ist. Auf diese Weise können die Drains des ersten und dritten Transistors sowie die Sources des zweiten und vierten Transistors auf ein einzelnes Potenzial oder eine einzelne Spannung getrieben werden. In einigen Ausführungsformen kann die erste Spannung eine Amplitude von etwa zwischen 2 V und 6 V aufweisen. Zum Beispiel kann die erste Spannung eine Amplitude von etwa 4 V aufweisen.
Das Verfahren 800 kann mit dem Vorgang 806 fortsetzen, während dem eine zweite Spannung an einem Gate des zweiten Transistors und an einem Gate des vierten Transistors empfangen werden kann. Die Gates des zweiten Transistors und des vierten Transistors, die die Auswahlgates der ersten bzw. zweiten Speicherzelle sein können, können daher eine zweite Spannung empfangen, die zwischen etwa 0 V und 4 V liegen kann. Zum Beispiel kann die zweite Spannung eine Amplitude von etwa 1 V aufweisen.
Das Verfahren 800 kann mit dem Vorgang 808 fortsetzen, während dem eine dritte Spannung an einem Gate des ersten Transistors und einem Gate des dritten Transistors empfangen werden kann. Demgemäß kann eine dritte Spannung angelegt werden, um die ausgewählte erste Speicherzelle zu löschen. In verschiedenen Ausführungsformen kann die dritte Spannung eine Amplitude aufweisen, die basierend auf der Amplitude der ersten Spannung bestimmt oder konfiguriert wird. Zum Beispiel können die erste und dritte Spannung konfiguriert sein, um eine Amplitude aufzuweisen, die gleich ist wie eine Spannungsdifferenz, die während eines Programmierverfahrens genutzt wird, aber eine entgegengesetzte Polarität aufweist. Die Differenz zwischen der ersten Spannung der dritten Spannung kann daher zwischen etwa 4 V und 12 V liegen. Zum Beispiel kann die Differenz etwa 7,5 V betragen. Im Gegensatz zum Programmierverfahren kann jedoch die Polarität der Differenz entgegengesetzt sein und kann eine Spannung zwischen etwa –2 V und –6 V am Gate des ersten Transistors empfangen werden. Zum Beispiel kann die dritte Spannung eine Amplitude von etwa –3,5 V aufweisen. Wenn die erste Speicherzelle die zuvor beschriebenen Spannungen auf diese Weise empfängt, kann eine Änderung in den elektrischen Eigenschaften des Speicherelements, die möglicherweise während eines vorherigen Programmierverfahrens aufgetreten ist, umgekehrt und schließlich gelöscht werden.
9 illustriert ein Flussbild eines Beispiels für ein Leseverfahren, das gemäß einigen Ausführungsformen implementiert wird. Wie gleichermaßen oben mit Bezug auf 7 und 8 erörtert, kann eine Speichervorrichtung verschiedene Speicherzellen einschließen, wie etwa eine erste Speicherzelle, die in einer ersten Spalte eingeschlossen ist, und eine zweite Speicherzelle, die in einer zweiten Spalte angrenzend an die erste Spalte eingeschlossen sein kann. Die erste und die zweite Speicherzelle können wie oben mit Bezug auf 1–6 beschrieben konfiguriert sein. Demgemäß kann die erste Speicherzelle einen ersten Transistor und einen zweiten Transistor, die in Reihe gekoppelt sind, einschließen. Außerdem kann die zweite Speicherzelle einen dritten Transistor und einen vierten Transistor, die in Reihe gekoppelt sind, einschließen. Wie gleichermaßen oben erörtert, können die erste Speicherzelle und die zweite Speicherzelle eine gemeinsame Source-Leitung teilen. In verschiedenen Ausführungsformen kann das Leseverfahren 900 implementiert werden, um einen Datenwert zu lesen, der in einer Speicherzelle gespeichert sein kann.
Demgemäß kann das Verfahren 900 mit dem Vorgang 902 beginnen, während dem das Lesen der ersten Speicherzelle initiiert werden kann. In verschiedenen Ausführungsformen kann das Lesen der ersten Speicherzelle Teil eines Lesevorgangs sein, der durch eine mit der Speichervorrichtung, die die erste und die zweite Speicherzelle einschließt, assoziierte Speichersteuereinheit erteilt oder gehandhabt wird. Demgemäß können der Lesevorgang sowie ein getrennter, mit der Speichersteuereinheit assoziierter Speicher einen oder mehrere Parameter oder Daten einschließen, die Speicherzellen, die gelesen werden sollen, und eine Sequenz von Vorgängen, die durchzuführen sind, um die ausgewählten Speicherzellen gemäß dem Lesevorgang zu lesen, identifizieren oder auswählen. Zum Beispiel kann der Lesevorgang angeben, dass die erste Speicherzelle gelesen werden soll, und mit der Speichersteuereinheit assoziierte Software oder Firmware kann konfiguriert sein, um eine Sequenz von Spannungen zu spezifizieren, die anzulegen sind, um die erste Speicherzelle zu lesen.
Das Verfahren 900 kann mit dem Vorgang 904 fortsetzen, während dem eine erste Spannung am ersten Transistor empfangen werden kann. In verschiedenen Ausführungsformen kann die erste Spannung an eine erste Bitleitung angelegt werden, die an ein Drain oder p-Well (p-Gebiet) des ersten Transistors gekoppelt ist. Demgemäß kann der erste Transistor auf eine leicht positive Spannung vorgespannt sein, wie zwischen etwa 0,3 V und 1,5 V. Zum Beispiel kann die erste Spannung eine Amplitude von etwa 0,6 V aufweisen.
Das Verfahren 900 kann mit dem Vorgang 906 fortsetzen, während dem eine zweite Spannung an einem Gate des zweiten Transistors empfangen werden kann. Wie zuvor erörtert kann der zweite Transistor der Auswahltransistor der ersten Speicherzelle sein. Demgemäß kann das Gate des zweiten Transistors auf eine Spannung vorgespannt sein, die zwischen etwa 1 V und 4 V liegt. Zum Beispiel kann das Gate des zweiten Transistors auf etwa 2,5 V vorgespannt sein. Wenn auf diese Weise vorgespannt, kann ein relativ kleiner Strom durch den ersten Transistor gehen und durch eine oder mehrere Komponenten, die in der Speichervorrichtung eingeschlossen oder mit dieser assoziiert sind, wie etwa einer Speichersteuereinheit, gelesen werden. In verschiedenen Ausführungsformen beeinflussen die elektrischen Eigenschaften des Speicherelements die Amplitude des Signals oder gemessenen Stroms. Demgemäß kann der Status des Speicherelements basierend auf der Amplitude des Stroms abgeleitet werden. Des Weiteren, während hier auf eine Strommessung Bezug genommen wurde, wird es nachvollziehbar sein, dass auch eine Spannungsmessung verwendet werden kann.
10 illustriert ein Blockdiagramm eines Verarbeitungssystems, das eine Speichervorrichtung einschließt, die gemäß einigen Ausführungsformen implementiert wird. Das Verarbeitungssystem 1000 schließt allgemein einen nichtflüchtigen Speicher 1002 ein, der auf eine herkömmliche Weise über den Adressbus 1006, Datenbus 1008, und Steuerbus 1010 am Prozessor 1004 gekoppelt ist. Für Fachleute auf dem Gebiet wird es nachvollziehbar sein, dass das Verarbeitungssystem von 10 zum Zweck der Illustration der vorliegenden Erfindung vereinfacht worden ist und nicht als eine vollständige Beschreibung gedacht ist. Insbesondere wurden hier Details des Prozessors, der Zeilen- und Spaltendekodierer, Messverstärker und Befehls- und Steuerungsschaltung, die auf dem Gebiet bekannt sind, nicht im Detail beschrieben.
Der Prozessor 1004 kann ein Typ einer Allzweck- oder Spezialzweck-Verarbeitungsvorrichtung sein. Zum Beispiel kann in einer Ausführungsform der Prozessor ein Prozessor in einem programmierbaren System oder einer Steuereinheit sein, die ferner einen nichtflüchtigen Speicher einschließen, wie etwa eine Programmable-System-On-a-Chip oder PSoCTM-Steuereinheit, die von Cypress Semiconductor aus San Jose, Kalifornien, kommerziell verfügbar ist.
Der nichtflüchtige Speicher 1002 schließt eine Speicheranordnung 1012 ein, die in Zeilen und Spalten von nichtflüchtigen Speicherzellen (in dieser Figur nicht gezeigt) wie oben beschrieben organisiert sind. Die Speicheranordnung 1012 ist an einem Zeilendekodierer 1014 über mehrere Auswahlleitungen und Leseleitungen 1016 (mindestens eine Auswahlleitung und eine Leseleitung für jede Zeile der Speicheranordnung) gekoppelt. Die Speicheranordnung 1012 ist ferner an einem Spaltendekodierer 1018 über mehrere Bitleitungen 1020 (jeweils eine für jede Spalte der Speicheranordnung) wie oben beschrieben gekoppelt. Es wird nachvollziehbar sein, dass gemeinsame Source-Leitungen als Teil der Leitungen 1020 oder Leitungen 1016 wie oben beschrieben implementiert sein können. Die Speicheranordnung 1012 kann an eine Vielzahl von Messverstärkern 1022 gekoppelt sein, um von diesen Multi-Bit-Wörter zu lesen. Der nichtflüchtige Speicher 1002 schließt ferner eine Befehls- und Steuerungsschaltung 1024 ein, um den Zeilendekodierer 1014, den Spaltendekodierer 1018 und die Messverstärker 1022 zu lesen und von den Messverstärkern 1022 Lesedaten zu empfangen. Die Befehls- und Steuerungsschaltung 1024 schließt die Spannungsteuerungsschaltung 1026 ein, um die Spannungen zu generieren, die für den Betrieb des nichtflüchtigen Speichers 1002 notwendig sind, die durch die Spannungsteuerungsschaltung 1026 an den Zeilendekodierer 1014 geleitet werden können. Die Spannungsteuerungsschaltung 1026 ist wirksam, um entsprechende Spannungen während der Lese-, Lösch- und Programmiervorgänge an die Speicherzellen anzulegen.
Die Befehls- und Steuerungsschaltung 1024 kann konfiguriert sein, um den Zeilendekodierer 1014 zu steuern, um eine erste Zeile aus der Speicheranordnung 1012 für einen Programmiervorgang auszuwählen, indem eine Spannung an eine erste Auswahlleitung in der ersten Zeile angelegt wird, und um eine zweite Zeile der Speicheranordnung zu deselektieren, indem eine andere Spannung an eine zweite Auswahlleitung in der zweiten Zeile angelegt wird. Die Befehls- und Steuerungsschaltung 1024 kann ferner konfiguriert sein, um den Spaltendekodierer 1018 zu steuern, um eine Speicherzelle in der ersten Zeile zum Programmieren auszuwählen, indem eine Spannung an eine erste Bitleitung in einer ersten Spalte angelegt wird, und um eine nicht ausgewählte Speicherzelle am Programmieren zu hindern, indem eine andere Spannung an eine zweite Bitleitung in einer zweiten Spalte angelegt wird. Der Zeilendekodierer 1014 oder der Spaltendekodierer 1018 können weiter konfiguriert sein, um eine Spannung an einer oder mehreren gemeinsamen Source-Leitungen anzulegen, die an Speicherzellen gekoppelt sein können, die in der Speicherzellenanordnung 1012 wie oben beschrieben eingeschlossen sind.
Obwohl die vorangehenden Konzepte in einigem Detail zum Zweck der Verständnisklarheit beschrieben worden sind, wird es ersichtlich sein, dass gewisse Änderungen und Modifikationen innerhalb des Schutzbereichs der anhängenden Ansprüche ausgeübt werden können. Es wird darauf hingewiesen, dass es viele alternative Möglichkeiten für die Implementierung der Prozesse, Systeme und Vorrichtungen gibt. Demgemäß sind die vorliegenden Beispiele als illustrativ und nicht beschränkend anzusehen.

Claims

Ein Verfahren, das Folgendes beinhaltet: Empfangen einer ersten Spannung an einem ersten Transistor, wobei der erste Transistor an einen zweiten Transistor gekoppelt ist, wobei der erste Transistor und der zweite Transistor in einer ersten Speicherzelle eingeschlossen sind; Empfangen einer zweiten Spannung an einem dritten Transistor, wobei der dritte Transistor an einen vierten Transistor gekoppelt ist, wobei der dritte Transistor und der vierte Transistor in einer zweiten Speicherzelle eingeschlossen sind, wobei die erste Speicherzelle und die zweite Speicherzelle an eine gemeinsame Source-Leitung gekoppelt sind; Empfangen einer dritten Spannung an einem Gate des zweiten Transistors und einem Gate des vierten Transistors; und Empfangen einer vierten Spannung an einem Gate des ersten Transistors, wobei die vierte Spannung, über Fowler-Nordheim-Tunneleffekt, eine Änderung in einer oder mehreren elektrischen Eigenschaften einer im ersten Transistor eingeschlossenen Ladungsspeicherungsschicht bewirkt.
Verfahren gemäß Anspruch 1, das ferner Folgendes beinhaltet: Empfangen einer fünften Spannung an einem Source des zweiten Transistors und einem Source des vierten Transistors über die gemeinsame Source-Leitung, und wobei die dritte Spannung bewirkt, dass der zweite Transistor und der vierte Transistor im Cut-Off-Modus arbeiten.
Verfahren gemäß Anspruch 2, wobei die fünfte Spannung zwischen etwa –0,5 V und –5 V liegt.
Verfahren gemäß Anspruch 1, wobei die erste Spannung an einem Drain des ersten Transistors empfangen wird und wobei die zweite Spannung an einem Drain des dritten Transistors empfangen wird.
Verfahren gemäß Anspruch 4, wobei die erste Spannung zwischen etwa –0,5 V und –5 V liegt und wobei die zweite Spannung zwischen etwa 0,5 V und 5 V liegt.
Verfahren gemäß Anspruch 4, wobei eine Differenz zwischen der ersten Spannung und der vierten Spannung zwischen etwa 4 V und 12 V liegt.
Verfahren gemäß Anspruch 1, wobei die dritte Spannung zwischen etwa –0,5 V und –5 V liegt.
Verfahren gemäß Anspruch 1, wobei der erste Transistor ein Silizium-Oxid-Nitrid-Oxid-Silizium(SONOS)-Transistor ist.
Verfahren gemäß Anspruch 8, wobei die vierte Spannung, über Fowler-Nordheim-Tunneleffekt, eine Änderung in einer oder mehreren elektrischen Eigenschaften einer Ladungsspeicherungsschicht des SONOS-Transistors bewirkt.
Verfahren gemäß Anspruch 8, wobei die Ladungsspeicherungsschicht mindestens ein Material beinhaltet, das ausgewählt ist aus der Gruppe bestehend aus: Siliziumoxinitrid, Aluminiumoxid, Hafniumoxid, Hafniumaluminiumoxid, Zirconiumoxid, Hafniumsilicat, Zirconiumsilicat, Hafniumoxinitrid, Hafniumzirconiumoxid und Lanthanoxid.
Eine Vorrichtung, die Folgendes beinhaltet: einen ersten Transistor, der konfiguriert ist, um eine erste Spannung über eine erste Bitleitung zu empfangen; einen zweiten Transistor, der an den ersten Transistor und eine gemeinsame Source-Leitung gekoppelt ist; einen dritten Transistor, der konfiguriert ist, um eine zweite Spannung über eine zweite Bitleitung zu empfangen; und einen vierten Transistor, der an den dritten Transistor und die gemeinsame Source-Leitung gekoppelt ist; wobei der erste Transistor eine Ladungsspeicherungsschicht einschließt, die konfiguriert ist, um eine oder mehrere elektrische Eigenschaften über Fowler-Nordheim-Tunneleffekt als Reaktion auf das Empfangen der ersten Spannung und einer vierten Spannung zu ändern, wobei die vierte Spannung an einem Gate des ersten Transistors empfangen wird.
Vorrichtung gemäß Anspruch 11, wobei der zweite Transistor und der vierte Transistor konfiguriert sind, um in einem Cut-Off-Modus als Reaktion auf das Empfangen einer dritten Spannung während des Programmierens des ersten Transistors zu arbeiten, wobei der erste Transistor und der zweite Transistor in einer ersten Speicherzelle eingeschlossen sind, wobei der dritte Transistor und der vierte Transistor in einer zweiten Speicherzelle eingeschlossen sind, wobei die erste Speicherzelle in einer ersten Zeile und einer ersten Spalte einer Speicherzellenanordnung eingeschlossen ist und wobei die zweite Speicherzelle in der ersten Zeile und einer zweiten Spalte der Speicherzellenanordnung eingeschlossen ist.
Vorrichtung gemäß Anspruch 12, wobei die gemeinsame Source-Leitung an alle Speicherzellen in der ersten Zeile der Speicherzellenanordnung gekoppelt ist.
Vorrichtung gemäß Anspruch 11, wobei der zweite Transistor und der vierte Transistor jeweils eine Kanallänge aufweisen, die zwischen etwa 25 nm und 180 nm liegt.
Vorrichtung gemäß Anspruch 11, wobei der erste Transistor ein Silizium-Oxid-Nitrid-Oxid-Silizium(SONOS)-Transistor ist.
Vorrichtung gemäß Anspruch 15, wobei die vierte Spannung, über Fowler-Nordheim-Tunneleffekt, eine Änderung in einer oder mehreren elektrischen Eigenschaften einer Ladungsspeicherungsschicht des SONOS-Transistors bewirkt.
Ein System, das Folgendes beinhaltet: Spannungssteuerschaltung, die konfiguriert ist, um eine erste Spannung, eine zweite Spannung, eine dritte Spannung und eine vierte Spannung zu generieren; eine Speichervorrichtung, die an die Spannungsquelle gekoppelt ist, wobei die Speichervorrichtung mindestens eine erste Speicherzelle und eine zweite Speicherzelle einschließt, die an eine gemeinsame Source-Leitung gekoppelt sind, wobei die erste Speicherzelle einen ersten Transistor einschließt, der an einen zweiten Transistor gekoppelt ist, wobei die zweite Speicherzelle einen dritten Transistor einschließt, der an einen vierten Transistor gekoppelt ist, und wobei als Reaktion auf eine Initiierung eines Programmiervorgangs die Speichervorrichtung konfiguriert ist, um: die erste Spannung am ersten Transistor zu empfangen; die zweite Spannung am dritten Transistor zu empfangen; die dritte Spannung an einem Gate des zweiten Transistors und einem Gate des vierten Transistors zu empfangen; und die vierte Spannung an einem Gate des ersten Transistors zu empfangen, wobei die vierte Spannung, über Fowler-Nordheim-Tunneleffekt, eine Änderung in einer oder mehreren elektrischen Eigenschaften einer im ersten Transistor eingeschlossenen Ladungsspeicherungsschicht bewirkt.
System gemäß Anspruch 17, wobei die dritte Spannung bewirkt, dass der zweite Transistor und der vierte Transistor im Cut-Off-Modus arbeiten, wobei die erste Speicherzelle in einer ersten Zeile und einer ersten Spalte der Speichervorrichtung eingeschlossen ist und wobei die zweite Speicherzelle in der ersten Zeile und einer zweiten Spalte der Speichervorrichtung eingeschlossen ist.
System gemäß Anspruch 17, wobei der erste Transistor ein Silizium-Oxid-Nitrid-Oxid-Silizium(SONOS)-Transistor ist.
System gemäß Anspruch 19, wobei die vierte Spannung, über Fowler-Nordheim-Tunneleffekt, eine Änderung in einer oder mehreren elektrischen Eigenschaften einer Nitridschicht des SONOS-Transistors bewirkt.