DE19818989C2 - Nichtflüchtige Halbleiterspeichervorrichtung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine nichtflüchtige Halbleiterspeichervorrichtung.

Insbesondere bezieht sie sich auf eine nichtflüchtige Halblei­ terspeichervorrichtung zum Schreiben von Daten in Speicherzel­ len, zum Löschen von Daten aus den Speicherzellen, und zum Lesen von Daten aus den Speicherzellen mit einer niedrigen Stromver­ sorgungsspannung, die bei hoher Geschwindigkeit mit einer nied­ rigen Stromversorgungsspannung betreibbar ist, während ein An­ stieg der Chipfläche vermieden wird.

Ein Flash-Speicher, der eine Art von nichtflüchtiger Halbleiter­ speichervorrichtung ist, kann bei niedrigeren Kosten als ein dy­ namischer Speicher mit wahlfreien Zugriff (DRAM) hergestellt werden und wird in letzter Zeit als eine Speichervorrichtung für die zukünftige Generation erwartet.

Fig. 59 ist ein Schaltbild, daß die Struktur eines Speicherzel­ lenfeldes 5000 eines herkömmlichen NOR-Flash-Speichers zeigt. Eine Mehrzahl von Wortleitungen WL und eine Mehrzahl von Bitlei­ tungen BL sind in dem Speicherzellenfeld 5000 angeordnet. Fig. 59 zeigt repräsentativ die Wortleitungen WL1, WL2, WL3, . . . und die Bitleitungen BL1, BL2, BL3, . . . . Speicherzellen MC sind an den entsprechenden Kreuzungen beziehungsweise Schnittpunkten der Wortleitungen WL und der Bitleitungen BL vorgesehen. Die Spei­ cherzellen MC werden durch MOS-Transistoren mit schwebendem Ga­ te, d. h. mit einem Gate, das nicht auf Masse gelegt oder mit ei­ nem vorbestimmten Potential beaufschlagt sondern von der Außen­ welt elektrisch isoliert ist, ausgebildet.

Die Struktur eines Speicherzellentransistors, der jede der Spei­ cherzellen MC bildet, wird nun beschrieben.

Fig. 60 ist eine modellartige Schnittansicht zum Illustrieren des Speicherzellentransistors der herkömmlichen nichtflüchtigen Halbleiterspeichervorrichtung. Wie in Fig. 60 gezeigt ist, der Speicherzellentransistor weist einen N-Typ Sourcebereich 2' und einen N-Typ Drainbereich 3', die an einer Hauptoberfläche eines P-Typ Halbleitersubstrates 1' gebildet sind, eine schwebende Ga­ teelektrode 5, die über einer Tunneloxidschicht 4 über einem Ka­ nalbereich, der zwischen dem Sourcebereich 2' und dem Drainbe­ reich 3' gehalten beziehungsweise angeordnet ist, ausgebildet ist, und eine Steuergateelektrode 7, die über eine Isolier­ schicht 6 über der schwebenden Gateelektrode 5 ausgebildet ist, auf. Der Sourcebereich 2' und der Drainbereich 3' jedes Spei­ cherzellentransistors werden durch Ionenimplantation über Masken aus Seitenwandisolierschichten 9', die auf den Seitenwänden der schwebenden Gateelektrode 5 und der Steuergateelektrode 7 ausge­ bildet sind, ausgebildet.

Unter Bezugnahme auf Fig. 59 und 60, eine Sourceleitung SL ist mit dem Sourcebereich 2' jeder Speicherzelle MC verbunden. Eine Bitleitung BL ist mit dem Drainbereich 3' verbunden. Eine Wort­ leitung WL ist mit der Steuergateelektrode 7 verbunden.

Die Source-zu-Drain-Leitfähigkeit (Kanalkonduktanz) variiert mit dem an die Steuergateelektrode 7 angelegten Potential. Das Po­ tential der Steuergateelektrode 7, das einem Potential ent­ spricht, das so erhöht ist, daß ein Strom zwischen der Source und dem Drain zu fließen beginnt, wird Schwellenspannung (Schwellspannung) Vth genannt. Die Schwellspannung Vth erhöht sich mit der Speicherung von Elektronen in der schwebenden Ga­ teelektrode 5.

Der Speicherzellentransistor speichert Information durch Ände­ rung des Ladungszustandes der schwebenden Gateelektrode 5. Die schwebende Gateelektrode 5, die gegenüber der Außenwelt durch die Isolierschichten 9', 4 und 6 elektrisch isoliert ist, ist eine Struktur zum Speichern von Information in einer nichtflüch­ tigen Weise.

Es werden nun die Lese-Schreib- und Löschabläufe des NOR-Flash- Speichers kurz beschrieben.

Beim Schreibbetrieb werden Elektronen in die schwebende Ga­ teelektrode 5 durch die Injektion von heißen Elektronen aus dem Kanal injiziert. Derart ändert sich die Schwellspannung Vth des Speicherzellentransistors von einem niedrigen Pegel zu einem ho­ hen Pegel.

Beim Löschbetrieb werden die Elektronen aus der schwebenden Ga­ teelektrode 5 durch eine F-N-Tunnelerscheinung (F-N = Fowler- Nordheim) an einer Gatekante beziehungsweise einem Gaterand zu der Source oder dem Drain herausgezogen. Derart ändert sich die Schwellspannung Vth von einem hohen Pegel auf einen niedrigen Pegel.

Beim Lesebetrieb werden eine Spannung von ungefähr 1 V an eine ausgewählte Bitleitung BL und eine externe Stromversorgungsspan­ nung VCC an eine ausgewählte Wortleitung WL angelegt zum Lesen von Information abhängig davon, ob ein Strom zwischen der Source und dem Drain des Speicherzellentransistors, der an der Schnitt­ stelle zwischen der ausgewählten Wortleitung WL und der ausge­ wählten Bitleitung BL positioniert ist, fließt oder nicht.

Fig. 61 und 62 illustrieren Schwellspannungsverteilungen (der Transistoren) des NOR-Flash-Speichers. Wie in Fig. 61 gezeigt ist, ein solcher Zustand, in dem die Schwellspannung Vth höher als die externe Stromversorgungsspannung VCC (5 V) ist, wird als ein Schreibzustand bezeichnet, und ein solcher Zustand, in dem die Schwellspannung Vth niedriger als die externe Stromversor­ gungsspannung VCC (5 V) ist, wird als ein Löschzustand (gelöschter Zustand) in dem NOR-Flash-Speicher bezeichnet.

Der NOR-Flash-Speicher schreibt Information bitweise und löscht Information simultan aus allen Bits oder den Bits, die in einem jeweiligen vorgeschriebenen Block enthalten sind. Darum ist die Schwellspannungsverteilung in dem Löschzustand breiter als in dem Schreibzustand (Zustand, in dem ein Wert eingeschrieben ist).

Wie in Fig. 62 gezeigt ist, die Verwendung der momentanen exter­ nen Stromversorgungsspannung VCC von 3,3 V resultiert in soge­ nannten überlöschten Zellen, die Schwellspannungen Vth von nicht mehr als 1,5 V aufweisen.

Fig. 63 ist ein Schaltbild zum Illustrieren des Problems der überlöschten Zellen in dem Flash-Speicher. Es wird angenommen, daß ein Wert aus einer Speicherzelle QC1, die mit einer Bitlei­ tung BL verbunden ist, gelesen wird und die Speicherzellen QC2, QC3, QC4, . . ., die mit derselben Bitleitung BL verbunden sind, überlöscht sind. Eine Spannung von ungefähr 1 V wird an die Bit­ leitung BL angelegt, um den Wert aus der Speicherzelle QC1 zu lesen. Desweiteren wird die externe Stromversorgungsspannung VCC an eine Wortleitung WL1 angelegt, die mit der Speicherzelle QC1 verbunden ist.

In diesem Fall fließen Leckströme 10 in die Bitleitung BL durch die überlöschten Speicherzellen QC2, QC3, Qc4, . . ., obwohl die Potentiale der Wortleitungen WL2, WL3, WL4, . . ., die mit diesen verbunden sind, gleich 0 V sind. Als ein Ergebnis wird die aus­ gewählte Speicherzelle QC1, die einem Schreibzustand ist, feh­ lerhafterweise als in einem Löschzustand befindlich bestimmt be­ ziehungsweise beurteilt, obwohl ursprünglich beziehungsweise tatsächlich kein Strom durch diese Speicherzelle QC1 fließt. Derart ist die Anwesenheit von solchen überlöschten Zellen QC2, QC3, QC4, . . . ein kritischer Defekt beim Betrieb des Flash- Speichers.

Ein DINOR-Flash-Speicher (DINOR = devided bitline NOR = NOR mit geteilter Bitleitung), der die Bitleitungen in Sektoren unter­ teilt, wird nun beschrieben.

Das US Patent Nr. 5 659 505 offenbart die Inhalte eines solchen DINOR-Flash-Speichers. Die Inhalte werden nun kurz beschrieben.

Fig. 64 ist ein Schaltbild, das die Struktur eines Speicherzel­ lenfeldes 6000 eines herkömmlichen DINOR-Flash-Speichers zeigt.

Wie in Fig. 64 gezeigt ist, das Speicherzellenfeld 6000 enthält zwei Speicherzellenfeldblöcke BLK0 und BLK1. Fig. 64 zeigt re­ präsentativ vier Speicherzellentransistoren MC für jeden Spei­ cherzellenfeldblock BLK0 oder BLK1. Der Speicherzellenfeldblock BLK0 enthält die Speicherzellentransistoren MC1a und MC1b, die Drains aufweisen, die entsprechend mit einer Subbitleitung SBL1 verbunden sind, Speicherzellentransistoren MC2a und MC2b, die Drains aufweisen, die entsprechend mit einer Subbitleitung SBL2 verbunden sind, ein Auswahlgatter SG1 zum Öffnen/Schließen der Verbindung zwischen einer Hauptbitleitung BL1 und der Subbitlei­ tung SBL1, und ein Auswahlgatter SG2 zum Öffnen/Schließen der Verbindung zwischen einer Hauptbitleitung BL2 und der Subbitlei­ tung SBL2.

Die Steuergateelektroden der Speicherzellentransistoren MC1a und MC2a sind mit einer Wortleitung WL1 verbunden, und diejenigen der Speicherzellentransistoren MC1b und MC2b sind mit einer Wortleitung WL2 verbunden.

Der Speicherzellenfeldblock BLK1 enthält außerdem Speicherzel­ lentransistoren MC3a und MC3b, die Drains aufweisen, die ent­ sprechend mit einer Subbitleitung SBL3 verbunden sind, und Spei­ cherzellentransistoren MC4a und MC4b, die Drains aufweisen, die entsprechend mit einer Subbitleitung SBL4 verbunden sind.

Der Speicherzellenfeldblock BLK1 enthält weiter ein Auswahlgat­ ter SG3 zum Öffnen/Schließen der Verbindung zwischen einer Hauptbitleitung BL1 und der Subbitleitung SBL3 und ein Auswahl­ gatter SG4 zum Öffnen/Schließen der Verbindung zwischen der Hauptbitleitung BL2 und der Subbitleitung SBL4.

Die Steuergateelektroden der Speicherzellentransistoren MC3a und MC4a sind mit einer Wortleitung WL3 verbunden und diejenigen der Speicherzellentransistoren MC3b und MC4b sind mit einer Wortlei­ tung BL4 verbunden.

Der DINOR-Flash-Speicher führt Schreib-, Lösch- und Lesebe­ triebsabläufe für die Speicherzellen nach dem Auswählen des ent­ sprechenden Speicherzellenfeldblockes BLK durch Öffnen/Schließen des entsprechenden Auswahlgatters SG aus. Jeder Speicherzellen­ transistor MC wird durch einen MOS-Transistor mit schwebenden Gate gebildet.

Die Lösch- und Schreibbetriebsabläufe des DINOR-Flash-Speichers werden nun beschrieben.

Fig. 65 illustriert die Schwellspannungsverteilungen der Spei­ cherzellen des DINOR-Flash-Speichers mit einer externen Strom­ versorgungsspannung VCC von 3,3 V.

Bei dem Löschbetrieb werden Elektronen kollektiv in die schwe­ bende Gateelektrode 5 durch eine F-N-Tunnelerscheinung auf der gesamten Kanaloberfläche injiziert. Derart ändert sich die Schwellspannung Vth von einem niedrigen Pegel auf einen hohen Pegel.

Bei dem Schreibbetrieb werden andererseits die Elektronen durch eine F-N-Tunnelerscheinung an dem Gaterand zu dem Drain extra­ hiert beziehungsweise herausgezogen. Auf die Verteilungen mit niedriger und hoher Schwellspannung wird entsprechend als Schreib- und Löschzustände in dem DINOR-Flash-Speicher Bezug ge­ nommen.

Desweiteren extrahiert der DINOR-Flash-Speicher die Elektronen durch Anlegen einer Pulsspannung bitweise und wiederholt deswei­ teren einen Betrieb des Verifizierens der Schwellspannung Vth (Verifizierungsbetrieb), wodurch die Verteilung mit niedriger Schwellspannung verengt wird. Als Folge überschreitet die untere Begrenzung der Verteilung mit niedriger Schwellspannung die 1,5 V, so daß der Betrieb mit der externen Stromversorgungsspan­ nung von 3,3 V implementiert wird beziehungsweise werden kann.

Andererseits gibt es eine Tendenz dahingehend, daß ein Betrieb mit niedrigerer Spannung, ein Betrieb mit niedrigerem Stromver­ brauch, und ein Betrieb mit höherer Lesegeschwindigkeit bei nichtflüchtigen Halbleiterspeichervorrichtungen benötigt bezie­ hungsweise gefordert werden.

Fig. 66 illustriert die Schwellspannungsverteilungen der Spei­ cherzellen des DINOR-Flash-Speichers bei einer externen Strom­ versorgungsspannung VCC von 1,8 V.

Wenn die externe Stromversorgungsspannung VCC niedriger als der momentane Wert von 3,3 V wird (zum Beispiel 1,8 V), wird die un­ tere Begrenzung der Verteilung mit niedriger Schwellspannung un­ ter 1,5 V reduziert, wie es in Fig. 66 gezeigt ist, was in soge­ nannten überschriebenen Zellen resultiert. Als Folge ist es er­ kennbar schwierig, einen Lesebetrieb zu implementieren, der die externe Stromversorgungsspannung VCC als solche trotz der zuvor genannten Technik des DINOR-Flash-Speichers verwendet.

Um dieses Problem zu lösen, ist ein Mittel zum Heraufstufen der niedrigen externen Stromversorgungsspannung VCC auf ungefähr das momentane Spannungsniveau (3,3 V) beim Lesebetrieb zum Anlegen der heraufgestuften Spannung an die Wortleitungen denkbar.

Wenn dieses Mittel verwendet wird, wird jedoch der Lesebetrieb aufgrund der Zeit, die für den Heraufstuf- beziehungsweise Anhe­ bungsbetrieb benötigt wird, verlängert beziehungsweise verzö­ gert. Desweiteren wird der Stromverbrauch aufgrund des Anhebebe­ triebs erhöht. Zusätzlich wird die Anzahl der Schaltungen, die bei 3,3 V arbeiten, so erhöht, daß die Wirkung der Stromver­ brauchsreduzierung durch die niedrige Spannung von 1,8 V nach­ teilhafterweise reduziert wird.

Desweiteren erzeugen bei der DINOR-Speicherzellenstruktur nicht­ ausgewählte Speicherzellen (z. B. 63 Speicherzellen), die mit ei­ ner einzelnen Subbitleitung verbunden sind, als Ganzes einen Le­ seleckstrom.

Wenn die Stromversorgungsspannung VCC gleich 3,3 V ist, ist die untere Begrenzung der Schreibschwellspannungsverteilung (Vth) gleich 1,5 V, wie es in Fig. 65 gezeigt ist. Wenn die einge­ schriebene Schwellspannung Vth einen Wert von nicht mehr als 1,5 V aufweist, erreicht der Gesamtleckstrom der 63 nicht- ausgewählten Speicherzellen auf derselben Bitleitung, an die ei­ ne Steuergatespannung Vcg von 0 V angelegt ist, einen Wert, der gleich einem Lesestrom Iread ist, was einen korrekten Lesebe­ trieb unmöglich macht beziehungsweise verhindert, was wiederum in einem Überschreibfehler resultiert.

Wenn die Schwellspannung Vth der Speicherzellen gleich 1,5 V ist, fließt ein Strom, der dem Lesestrom Iread entspricht, ge­ folgt auf das Anlegen einer Steuergatespannung Vcg von 1,5 V an diese. Fig. 67 zeigt die Strom-Spannungs-Eigenschaften in diesem Fall.

Unter Bezugnahme auf Fig. 67, das Symbol Ileak bezeichnet den Wert der Leckspannung der zuvor erwähnten nicht-ausgewählten Speicherzellen bei der Steuergatespannung Vcg von 0 V.

Es wird nun ein charakteristischer Wert G betrachtet, der in der folgenden Gleichung ausgedrückt ist, der die Steigung der Strom- Spannungs-Eigenschaften anzeigt:

G = ∂(log I)/∂Vcg

Falls Speicherzellen erhalten werden, die den charakteristischen Wert G erhöhen beziehungsweise einen erhöhten charakteristischen Wert G aufweisen, dann haben solche Speicherzellen die Strom- Spannungs-Eigenschaften, die durch die gepunktete Linie in Fig. 67 gezeigt sind, unter der Annahme, daß der Leckstrom Ileak bei der Steuergatespannung Vcg von 0 V unverändert bleibt.

Falls solche Eigenschaften erhalten werden, tritt kein Über­ schreibfehler auf, selbst falls die untere Begrenzung der Schreibschwellspannungsverteilung gleich 0,5 V ist. Dieses ist so, da der Leckstrom Ileak der nicht-ausgewählten Speicherzellen ungeachtet der Eigenschaften unverändert bleibt.

Falls die untere Begrenzung der Schreibschwellspannungsvertei­ lung reduziert werden kann, wird eine Reduzierung der Lesespan­ nung ermöglicht, und es wird eine Reduzierung der Stromversor­ gungsspannung VCC ebenfalls ermöglicht, während ein Hochge­ schwindigkeitslesebetrieb ohne Heraufstufen beziehungsweise An­ heben (der Spannung) beibehalten beziehungsweise ermöglicht wird.

Während die physikalischen Parameter der Speicherzellentransi­ storen geändert werden können, um den charakteristischen Wert G zu erhöhen, kann selbst in diesem Fall keine merkliche Verbesse­ rung erwartet werden.

Fig. 68 zeigt die Beziehung zwischen der Steuergatespannung Vcg und einem Source-zu-Drain-Strom I, der in einem Speicherzellen­ transistor fließt.

Wie in Fig. 68 gezeigt ist, kann der charakteristische Wert G unter dem Lesestrom Iread merklich erhöht werden, falls der Wert des Lesestroms Iread reduziert werden kann.

Im allgemeinen führt jedoch eine Reduzierung des Lesestroms Iread zu einer Reduzierung der Lesegeschwindigkeit.

JP 4-57369 A ist eine nicht flüchtige Halbleiterspeichervor­ richtung zu entnehmen, die auf einem Halbleitersubstrat ausge­ bildet ist. Es ist ein Speicherzellentransistor beschrieben mit einem Sourcebereich und einem Drainbereich, die an der Hauptoberfläche des Halbleitersubstrates ausgebildet sind. Ein Kanalbereich ist zwischen dem Sourcebereich und dem Drainbe­ reich angeordnet. Eine Ladungsspeicherungselektrode ist über dem Kanalbereich mit einer Oxidschicht dazwischen ausgebildet und eine Steuerelektrode ist oberhalb der Ladungsspeicherelek­ trode mit einer Isolierschicht dazwischen ausgebildet. Der Ka­ nalstrom des Speicherzellentransistors wird durch einen Bipo­ lar Transistor verstärkt, um so ein schnelleres Auslesen zu ermöglichen. Der Bipolar-Transistor nutzt das Halbleitersub­ strat als Kollektorbereich, den Drainbereich als Basisbereich, während in dem Drainbereich ein weiterer Bereich vom entgegen­ gesetzten Leitungstyp den Emitter bildet.

Es ist daher Aufgabe der vorliegenden Erfindung, eine nicht­ flüchtige Halbleiterspeichervorrichtung anzugeben, die zum Ausführen eines Hochgeschwindigkeitslesebetriebes selbst mit einer niedrigen Stromversorgungsspannung in der Lage ist.

Diese Aufgabe wird gelöst durch eine nichtflüchtige Halbleiter­ speichervorrichtung nach Anspruch 1 oder 8 oder 17.

Weiterbildungen der Erfindung sind in den Unteransprüchen ange­ geben.

Die vorliegende Erfindung liefert eine nichtflüchtige Halblei­ terspeichervorrichtung, die eine Fehlfunktion, die aus einem Überlöschen oder einem Überschreiben resultiert, selbst bei ei­ nem Betrieb mit niedriger Spannung vermeiden kann.

Die vorliegende Erfindung liefert eine nichtflüchtige Halblei­ terspeichervorrichtung, die zum Ausführen eines Betriebes bei niedriger Spannung in der Lage ist, die mit niedrigen Kosten hergestellt werden kann.

Kurzgesagt liefert die vorliegende Erfindung eine nichtflüchtige Halbleiterspeichervorrichtung, die auf einem Halbleitersubstrat ausgebildet ist und ein Speicherzellenfeld, eine Mehrzahl von ersten Hauptbitleitungen, eine Mehrzahl von zweiten Hauptbitlei­ tungen, eine Gruppe von Subbitleitungen, eine Mehrzahl von Wort­ leitungen, eine Mehrzahl von Speicherzellen, eine Mehrzahl von bipolaren Transistoren, eine Verbindungsschaltung, eine Spei­ cherzellenauswahlschaltung, eine Datenleseschaltung, und eine Schreibschaltung aufweist.

Das Speicherzellenfeld weist die Mehrzahl der Speicherzellen, die Zeilen und Spalten angeordnet sind, auf. Das Speicherzellen­ feld ist in eine Mehrzahl von Blöcken unterteilt, die jeweils eine erste Mehrzahl von Zeilen und eine zweite Mehrzahl von Spalten enthalten. Die Mehrzahl von ersten Hauptbitleitungen ist über der Mehrzahl von Blöcken entsprechend der Spalten der Spei­ cherzellen vorgesehen. Die Mehrzahl der zweiten Hauptbitleitun­ gen ist über der Mehrzahl von Blöcken entsprechend der Spalten der Speicherzellen vorgesehen.

Die Gruppe der Subbitleitungen ist in jedem aus der Mehrzahl der Blöcke entsprechend der zweiten Mehrzahl der Spalten entspre­ chend vorgesehen. Die Mehrzahl der Wortleitungen ist über der Mehrzahl von Blöcken entsprechend der Zeilen der Speicherzellen entsprechend vorgesehen.

Die Speicherzellen aus der Mehrzahl der Speicherzellen sind je­ weils entsprechend der Schnittstellen der Subbitleitungen und der Wortleitungen entsprechend vorgesehen. Jede Speicherzelle enthält ein Speicherzellentransistor. Der Speicherzellentransi­ stor weist einen Sourcebereich eines zweiten Leitungstyps und einen Drainbereich eines zweiten Leitungstyps, die an einer Hauptoberfläche des Halbleitersubstrates eines ersten Leitung­ styps, beziehungsweise eines Bereichs des Halbleitersubstrates eines ersten Leitungstyps, ausgebildet sind, einen Kanalbereich, der zwischen dem Source- und dem Drainbereich gehalten bezie­ hungsweise angeordnet ist, eine Ladungsspeicherungselektrode, die auf dem Kanalbereich über einer Oxidschicht angeordnet ist, und eine Steuerelektrode, die oberhalb der Ladungsspeicherungse­ lektrode mit einer dazwischen liegenden Isolierschicht angeord­ net ist, auf. Der Drainbereich des Speicherzellentransistors ist mit einer entsprechenden Subbitleitung gekoppelt und das Poten­ tial der Steuerelektrode wird durch eine entsprechende Wortlei­ tung gesteuert.

Jeder aus der Mehrzahl der bipolaren Transistoren ist für je­ weils einen entsprechenden der Blöcke vorgesehen und so angeord­ net, daß er einen Strom, der zwischen dem Source- und dem Drain­ bereich eines ausgewählten Speicherzellentransistors fließt, als einen Basisstrom über die ausgewählte Subbitleitung empfängt, um denselben als einen Basisstrom zu verstärken und einen Strom, der zu einer entsprechenden ersten Hauptbitleitung fließt, bei einem Lesebetrieb der nichtflüchtigen Halbleiterspeichervorrich­ tung zu steuern. Die Verbindungsschaltung koppelt selektiv eine Subbitleitung mit einer entsprechenden zweiten Hauptbitleitung bei einem Schreibbetrieb der nichtflüchtigen Halbleiterspeicher­ vorrichtung und koppelt selektiv eine Subbitleitung mit der Ba­ sis eines entsprechenden bipolaren Transistors bei dem Lesebe­ trieb. Die Speicherzellenauswahlschaltung wählt eine entspre­ chende Subbitleitung, eine entsprechende Hauptbitleitung und ei­ ne entsprechende Wortleitung bei dem Lesebetrieb als Reaktion auf ein externes Adreßsignal aus.

Die Datenleseschaltung liest Daten aus der ausgewählten Spei­ cherzelle als Reaktion auf den Wert eines Stromes, der in einer ausgewählten ersten Hauptbitleitung fließt. Die Schreibschaltung injiziert oder extrahiert Elektronen in die Ladungsspeicherungs­ elektrode beziehungsweise aus der Ladungsspeicherungselektrode eines ausgewählten Speicherzellentransistors in dem Schreibbe­ trieb.

Entsprechend eines anderen Aspektes liefert die vorliegende Er­ findung eine nichtflüchtige Halbleiterspeichervorrichtung, die auf einem Halbleitersubstrat ausgebildet ist und ein Speicher­ zellenfeld, eine Mehrzahl von Hauptbitleitungen, erste und zwei­ te Subbitleitungen, eine Mehrzahl von Wortleitungen, eine Mehr­ zahl von Speicherzellen, erste und zweite bipolare Transistoren, eine Verbindungsschaltung, eine Speicherzellenauswahlschaltung, eine Datenleseschaltung und eine Schreibschaltung aufweist.

Das Speicherzellenfeld weist die Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind, auf. Das Speicherzel­ lenfeld ist in eine Mehrzahl von Blöcken unterteilt, die jeweils eine Mehrzahl der Speicherzellen aufweisen, die in ersten und zweiten Spalten und einer ersten Mehrzahl von Zeilen angeordnet sind.

Die Mehrzahl der ersten Hauptbitleitungen sind für die entspre­ chenden Blöcke vorgesehen. Die ersten und zweiten Subbitleitun­ gen sind entsprechend der Spalten, die in den entsprechenden Blöcken enthalten sind, vorgesehen. Die Mehrzahl der Wortleitun­ gen sind über der Mehrzahl der Blöcke entsprechend der Zeilen der Speicherzellen entsprechend vorgesehen. Die Mehrzahl der Speicherzellen sind entsprechend der Schnittpunkte der ersten und zweiten Subbitleitungen und der Wortleitungen entsprechend vorgesehen. Jede Speicherzelle weist einen Speicherzellentransi­ stor auf.

Der Speicherzellentransistor weist einen Sourcebereich eines zweiten Leitungstyps und einen Drainbereich des zweiten Leitung­ styps, die an einer Hauptoberfläche des Halbleitersubstrates ei­ nes ersten Leitungstyps ausgebildet sind, einen Kanalbereich, der zwischen den Source- und Drainbereichen gehalten ist, eine Ladungsspeicherungselektrode, die auf dem Kanalbereich über ei­ ner Oxidschicht ausgebildet ist, und einer Steuerelektrode, die über der Ladungsspeicherungselektrode über einer Isolierschicht ausgebildet ist, auf. Der Drainbereich des Speicherzellentransi­ stors ist mit einer entsprechenden Subbitleitung gekoppelt und das Potential der Steuerelektrode wird durch eine entsprechende Wortleitung gesteuert.

Jede der ersten und zweiten bipolaren Transistoren ist für die entsprechende der ersten beziehungsweise zweiten Subbitleitung entsprechend vorgesehen und so angeordnet, daß er einen Strom, der zwischen den Source- und Drainbereichen eines ausgewählten Speicherzellentransistors fließt, über eine ausgewählte erste oder zweite Subbitleitung als einen Basisstrom zum Verstärken desselben empfängt. Die Verbindungsschaltung koppelt selektiv den Strom, der durch den bipolaren Transistor verstärkt ist, zum Fließen zu einer entsprechenden Hauptbitleitung bei einem Lese­ betrieb der nichtflüchtigen Halbleiterspeichervorrichtung und schließt den Emitter und die Basis eines bipolaren Transistors kurz, der einer ausgewählten ersten oder zweiten Subbitleitung entspricht, zum Koppeln der ausgewählten ersten oder zweiten Subbitleitung mit einer ausgewählten Hauptbitleitung bei einem Schreibbetrieb der nichtflüchtigen Halbleiterspeichervorrich­ tung.

Die Speicherzellenauswahlschaltung wählt eine entsprechende er­ ste oder zweite Subbitleitung, eine entsprechende Hauptbitlei­ tung und eine entsprechende Wortleitung in dem Lesebetrieb der nichtflüchtigen Halbleiterspeichervorrichtung als Reaktion auf ein externes Adreßsignal aus. Die Datenleseschaltung liest Daten aus einer ausgewählten Speicherzelle als Reaktion auf den Wert eines Stromes, der in einer ausgewählten Hauptbitleitung fließt. Die Schreibschaltung injiziert oder extrahiert Elektronen in die oder aus der Ladungsspeicherungselektrode eines ausgewählten Speicherzellentransistors in dem Schreibbetrieb.

Die vorliegende Erfindung liefert weiter eine nichtflüchtige Halbleiterspeichervorrichtung, die auf einem Halbleitersubstrat ausgebildet ist und ein Speicherzellenfeld, eine Mehrzahl von Hauptbitleitungen, eine Mehrzahl von Subbitleitungen, eine Mehr­ zahl von Wortleitungen, eine Mehrzahl von Speicherzellen, eine Mehrzahl von bipolaren Transistoren, eine Verbindungsschaltung, eine Speicherzellenauswahlschaltung, eine Datenleseschaltung und eine Schreibschaltung aufweist.

Das Speicherzellenfeld weist die Mehrzahl der Speicherzellen, die in Zeilen und Spalten angeordnet sind, auf. Das Speicherzel­ lenfeld ist in eine Mehrzahl von Blöcken unterteilt, die jeweils eine Mehrzahl der Speicherzellen enthalten, die in mindestens ersten und zweiten Spalten und einer ersten Mehrzahl von Zeilen angeordnet sind.

Die Mehrzahl von Hauptbitleitungen ist über mindestens zwei Blöcken vorgesehen. Die Mehrzahl der Subbitleitungen ist in min­ destens einem Paar entsprechend der Spalten, die in jedem Block enthalten sind, vorgesehen. Die Mehrzahl von Wortleitungen ist über der Mehrzahl von Blöcken entsprechend den Zeilen der ent­ sprechenden Speicherzellen vorgesehen.

Jede der Speicherzellen, die entsprechend der Schnittpunkte zwi­ schen den Bitleitungen und den Wortleitungen entsprechend vorge­ sehen sind, enthält einen Speicherzellentransistor. Der Spei­ cherzellentransistor weist einen Sourcebereich eines zweiten Leitungstyps und einen Drainbereich des zweiten Leitungstyps, die an einer Hauptoberfläche des Halbleitersubstrates eines er­ sten Leitungstyps ausgebildet sind, einen Kanalbereich, der zwi­ schen den Source- und Drainbereichen gehalten ist, eine Ladungs­ speicherungselektrode, die auf dem Kanalbereich über eine Oxid­ schicht ausgebildet ist, und eine Steuerelektrode, die über der Ladungsspeicherungselektrode über einer Isolierschicht ausgebil­ det ist, auf. Der Drainbereich des Speicherzellentransistors ist mit einer entsprechenden Subbitleitung gekoppelt, und das Poten­ tial der Steuerelektrode wird durch eine entsprechende Wortlei­ tung gesteuert.

Jede aus der Mehrzahl der bipolaren Transistoren ist entspre­ chend ersten und zweiten aus der Mehrzahl der Blöcke vorgesehen, zum Empfangen eines Stromes, der zwischen den Source- und Drain­ bereichen eines ausgewählten Speicherzellentransistors fließt, über eine ausgewählte Subbitleitung als ein Basisstrom und zum Verstärken desselben in einem Lesebetrieb. Die Verbindungsschal­ tung koppelt selektiv die Basis des bipolaren Transistors mit der ausgewählten Subbitleitung zum Zuführen des Stromes, der durch den bipolaren Transistor verstärkt ist, an die entspre­ chende Hauptbitleitung bei dem Lesebetrieb der nichtflüchtigen Halbleiterspeichervorrichtung und schließt den Emitter und die Basis eines bipolaren Transistors, der einer ausgewählten Sub­ bitleitung entspricht, kurz zum Koppeln der ausgewählten Subbit­ leitung mit einer ausgewählten Hauptbitleitung bei einem Schreibbetrieb der nichtflüchtigen Halbleiterspeichervorrich­ tung.

Die Speicherzellenauswahlschaltung wählt die entsprechende Sub­ bitleitung, die entsprechende Hauptbitleitung und eine entspre­ chende Wortleitung in dem Lesebetrieb der nichtflüchtigen Halb­ leiterspeichervorrichtung als Reaktion auf ein externes Adreßsi­ gnal aus. Die Datenleseschaltung liest Daten aus einer ausge­ wählten Speicherzelle als Reaktion auf den Wert eines Stromes, der in der ausgewählten Hauptbitleitung fließt. Die Schreib­ schaltung injiziert oder extrahiert Elektronen in die oder aus der Ladungsspeicherungselektrode eines ausgewählten Speicherzel­ lentransistors bei dem Schreibbetrieb.

Derart liegt ein prinzipieller Vorteil der vorliegenden Erfin­ dung darin, daß eine Drainstörung bei Schreib- oder Lösch- Betriebsabläufen unterdrückt werden kann, da die Bitleitungen in einer hierarchischen Struktur sind, die aus den Hauptbitleitun­ gen und den Subbitleitungen besteht.

Ein anderer Vorteil der vorliegenden Erfindung liegt darin, daß ein Hochgeschwindigkeitslesebetrieb mit einer niedrigen Strom­ versorgungsspannung implementiert werden kann, da der bipolare Transistor den Strom, der durch die Subbitleitung fließt, ver­ stärkt.

Ein abermals weiterer Vorteil der vorliegenden Erfindung liegt darin, daß der bipolare Transistor den Strom, der in der Subbit­ leitung fließt, verstärkt und denselben an die Hauptbitleitung bei dem Lesebetrieb überträgt, während der Emitter und die Basis des bipolaren Transistors in dem Schreib- oder Lösch-Betrieb kurzgeschlossen werden, so daß keine hohe Spannung an den bipo­ laren Transistor angelegt wird.

Ein weiterer Vorteil der vorliegenden Erfindung liegt darin, daß jeder bipolare Transistor durch jeweils benachbarte Paare von Blöcken geteilt wird, wodurch eine Struktur vorgesehen werden kann, die geeignet für eine hohe Integration ist, und die Chipfläche verringert werden kann.

Weitere Merkmale und Vorteile ergeben sich aus der folgenden Be­ schreibung von Ausführungsformen anhand der Figuren. Von den Fi­ guren zeigen:

Fig. 1 eine schematische Blockdarstellung, die die Struk­ tur einer nichtflüchtigen Halbleiterspeichervor­ richtung 1000 entsprechend einer Ausführungsform eins der vorliegenden Erfindung zeigt;

Fig. 2 ein Schaltbild, das die Struktur eines Speicher­ zellenblockes 104 zeigt;

Fig. 3 eine Konzeptdarstellung zum Illustrieren eines Schreibbetriebes eines P-Kanal Speicherzellentran­ sistors;

Fig. 4 eine Konzeptdarstellung, die einen Elektronen- Loch-Paar-Erzeugungsprozeß bei dem Schreibbetrieb des P-Kanal Speicherzellentransistors zeigt;

Fig. 5 eine Konzeptdarstellung zum Illustrieren eines Löschbetriebes des P-Kanal Speicherzellentransi­ stors;

Fig. 6 Potentialanordnungen beim Schreib-, Lösch- und Lesebetrieb des P-Kanal Speicherzellentransistors;

Fig. 7 ein Schaltbild zum Illustrieren der Struktur einer Modifikation des Speicherzellenblocks 104 im De­ tail;

Fig. 8 Schwellspannungsverteilungen der P-Kanal MOS- Transistoren;

Fig. 9 Potentialanordnungen im Standby- und Lesezustand der P-Kanal Speicherzellentransistoren;

Fig. 10 ein Schaltbild, das eine andere Modifikation der Ausführungsform eins zeigt;

Fig. 11-22 Schnittansichten, die in der Reihenfolge die er­ sten bis zwölften Schritte des Herstellens einer nichtflüchtigen Halbleiterspeichervorrichtung ent­ sprechend einer Ausführungsform zwei der vorlie­ genden Erfindung zeigen;

Fig. 23 eine Schnittansicht, die eine Schnittstruktur der nichtflüchtigen Halbleiterspeichervorrichtung zeigt;

Fig. 24 eine erste Darstellung, die eine Wannenstruktur der nichtflüchtigen Halbleiterspeichervorrichtung zeigt;

Fig. 25 eine zweite Darstellung, die eine andere Wannen­ struktur der nichtflüchtigen Halbleiterspeicher­ vorrichtung zeigt;

Fig. 26 ein Schaltbild, das die Struktur eines Speicher­ zellenblocks 304 einer nichtflüchtigen Halbleiter­ speichervorrichtung entsprechend einer Ausfüh­ rungsform drei der vorliegenden Erfindung zeigt;

Fig. 27 ein Schaltbild, das eine erste Modifikation der Ausführungsform drei zeigt;

Fig. 28 ein Schaltbild, das eine zweite Modifikation der Ausführungsform drei zeigt;

Fig. 29 eine Konzeptdarstellung zum Illustrieren eines Lesebetriebs in einer nichtflüchtigen Halbleiter­ speichervorrichtung entsprechend einer Ausfüh­ rungsform vier der vorliegenden Erfindung;

Fig. 30 eine Konzeptdarstellung zum Illustrieren eines Programmierbetriebes der nichtflüchtigen Halblei­ terspeichervorrichtung entsprechend der Ausfüh­ rungsform vier;

Fig. 31 ein Schaltbild, das die Struktur eines Speicher­ zellenblocks 404 der nichtflüchtigen Halbleiter­ speichervorrichtung entsprechend der Ausführungs­ form vier zeigt;

Fig. 32 ein Zeitablaufdiagramm zum Illustrieren des Lese­ betriebes der nichtflüchtigen Halbleiterspeicher­ vorrichtung entsprechend der Ausführungsform vier;

Fig. 33 ein Zeitablaufdiagramm zum Illustrieren eines Schreibbetriebes der nichtflüchtigen Halbleiter­ speichervorrichtung entsprechend der Ausführungs­ form vier;

Fig. 34 ein Zeitablaufdiagramm zum Illustrieren eines Löschbetriebes der nichtflüchtigen Halbleiterspei­ chervorrichtung entsprechend der Ausführungsform vier;

Fig. 35 ein Schaltbild, das die Anordnung von Wannenpoten­ tialzufuhrverdrahtungen in der nichtflüchtigen Halbleiterspeichervorrichtung zeigt;

Fig. 36 ein Schaltbild, das eine Modifikation der Ausfüh­ rungsform vier zeigt;

Fig. 37 ein Schaltbild, das ein Speicherzellenblock 504 einer nichtflüchtigen Halbleiterspeichervorrich­ tung entsprechend einer Ausführungsform fünf der vorliegenden Erfindung zeigt;

Fig. 38 eine Draufsicht, die das Muster des Speicherzel­ lenblockes 504, der in Fig. 37 gezeigt ist, zeigt;

Fig. 39 ein Schaltbild, das eine Modifikation der Ausfüh­ rungsform fünf zeigt;

Fig. 40 ein Schaltbild, das die Struktur des Speicherzel­ lenblockes 604 einer nichtflüchtigen Halbleiter­ speichervorrichtung entsprechend einer Ausfüh­ rungsform sechs der vorliegenden Erfindung zeigt;

Fig. 41 eine Musterdarstellung, die das Muster einer ersten Ebene des Speicherzellenblockes 604 ent­ sprechend der Ausführungsform sechs zeigt;

Fig. 42 eine Musterdarstellung, die das Muster einer zweiten Ebene des Speicherzellenblockes 604 ent­ sprechend der Ausführungsform sechs zeigt;

Fig. 43 ein Schaltbild, das eine Modifikation der Aus­ führungsform sechs zeigt;

Fig. 44 ein Schaltbild, das die Struktur eines Spei­ cherzellenblockes 704 einer nichtflüchtigen Halb­ leiterspeichervorrichtung entsprechend einer Aus­ führungsform sieben der vorliegenden Erfindung zeigt;

Fig. 45 ein Zeitablaufdiagramm zum Illustrieren eines Lesebetriebes der nichtflüchtigen Halbleiterspei­ chervorrichtung entsprechend der Ausführungsform sieben;

Fig. 46 ein Zeitablaufdiagramm zum Illustrieren eines Schreibbetriebes der nichtflüchtigen Halbleiter­ speichervorrichtung entsprechend der Ausführungs­ form sieben;

Fig. 47 ein Zeitablaufdiagramm zum Illustrieren eines Löschbetriebes der nichtflüchtigen Halbleiterspei­ chervorrichtung entsprechend der Ausführungsform sieben;

Fig. 48 ein Schaltbild, das eine Modifikation der Aus­ führungsform sieben zeigt;

Fig. 49 ein Schaltbild, das die Struktur eines Spei­ cherzellenblockes 804 einer nichtflüchtigen Halb­ leiterspeichervorrichtung entsprechend einer Aus­ führungsform acht der vorliegenden Erfindung zeigt;

Fig. 50 ein Schaltbild, das eine Modifikation der Aus­ führungsform acht zeigt;

Fig. 51 ein Schaltbild, das die Struktur eines Spei­ cherzellenblockes 904 einer nichtflüchtigen Halb­ leiterspeichervorrichtung entsprechend einer Aus­ führungsform neun der vorliegenden Erfindung zeigt;

Fig. 52 ein Schaltbild, das eine Modifikation der Aus­ führungsform neun zeigt;

Fig. 53 ein Schaltbild, das die Struktur von Speicher­ zellenblöcken 1004 einer nichtflüchtigen Halblei­ terspeichervorrichtung entsprechend einer Ausfüh­ rungsform zehn der vorliegenden Erfindung zeigt;

Fig. 54 ein Schaltbild, das eine Modifikation der Aus­ führungsform zehn zeigt;

Fig. 55 ein Schaltbild, das die Struktur der Speicher­ zellenblöcke 1104 einer nichtflüchtigen Halblei­ terspeichervorrichtung entsprechend einer Ausfüh­ rungsform elf der vorliegenden Erfindung zeigt;

Fig. 56 ein Schaltbild, das eine Modifikation der Aus­ führungsform elf zeigt;

Fig. 57 ein Schaltbild, das die Struktur von Speicher­ zellenblöcken 1204 einer nichtflüchtigen Halblei­ terspeichervorrichtung entsprechend einer Ausfüh­ rungsform zwölf der vorliegenden Erfindung zeigt;

Fig. 58 ein Schaltbild, das eine Modifikation der Aus­ führungsform zwölf zeigt;

Fig. 59 ein Schaltbild, das die Struktur eines Spei­ cherzellenfeldes eines herkömmlichen NOR-Flash- Speichers zeigt;

Fig. 60 eine modellhafte Schnittansicht zum Illustrie­ ren der Struktur eines Speicherzellentransistors der herkömmlichen nichtflüchtigen Halbleiterspei­ chervorrichtung;

Fig. 61 die Schwellspannungsverteilungen der Speicherzellen in dem herkömmlichen NOR-Flash- Speicher;

Fig. 62 Schwellspannungsverteilungen der Spei­ cherzellen in dem herkömmlichen NOR-Flash- Speicher;

Fig. 63 eine Illustration des Problems der überlöschten Zellen in dem herkömmlichen NOR- Flash-Speicher;

Fig. 64 ein Schaltbild, das die Speicherstruktur eines herkömmlichen DINOR-Flash-Speichers zeigt;

Fig. 65 Schwellspannungsverteilungen der Spei­ cherzellen in dem herkömmlichen DINOR-Flash- Speicher;

Fig. 66 Schwellspannungsverteilungen der Spei­ cherzellen in dem herkömmlichen DINOR-Flash- Speicher;

Fig. 67 die Beziehung zwischen einer Steuerga­ tespannung eines Speicherzellentransistors und ei­ nem Lesestrom; und

Fig. 68 die Beziehung zwischen der Steuergate­ spannung des Speicherzellentransistors und einem charakteristischen Wert G.

[Ausführungsform eins]

Fig. 1 ist eine schematische Blockdarstellung, die die Struktur einer nichtflüchtigen Halbleiterspeichervorrichtung 1000 ent­ sprechend einer Ausführungsform eins der vorliegenden Erfindung zeigt.

Wie in Fig. 1 gezeigt ist, die nichtflüchtige Halbleiterspei­ chervorrichtung 1000 weist einen Adreßpuffer 102, ein Speicher­ zellenfeld 104, einen WL-Dekoder (Wortleitungsdekoder) 106, ei­ nen Y-Dekoder (Spaltendekoder) 108, einen SG-Dekoder 114 und ei­ nen Sourcedekoder 116 auf.

Der Adreßpuffer 102 empfängt externe Adreßsignale A0 bis Ai und gibt ein entsprechendes internes Zeilenadreßsignal Ax und ein entsprechendes internes Spaltenadreßsignal Ay aus. Der WL- Dekoder 106 empfängt das interne Zeilenadreßsignal Ax von dem Adreßpuffer 102 und wählt eine entsprechende Wortleitung des Speicherzellenfeldes 104 aus. Der Y-Dekoder 108 empfängt das in­ terne Spaltenadreßsignal Ay von dem Adreßpuffer 102 und wählt eine entsprechende Hauptbitleitung des Speicherzellenfeldes 104 aus.

Das Speicherzellenfeld 104, das ein NOR-Speicherfeld ist, weist eine Mehrzahl von Speicherzellentransistoren MT auf. Die Spei­ cherzellentransistoren MT werden durch Transistoren mit schwe­ bendem Gate (d. h. einem Gate, das nicht auf Masse oder auf ein vorbestimmtes Potential gelegt und elektrisch von der Umgebung isoliert ist und daher ein "schwebendes" Potential hat) gebil­ det.

In der folgenden Beschreibung wird angenommen, daß die Speicher­ zellentransistoren MT und die Zellenauswahltransistoren P-Kanal MOS-Transistoren sind.

Zur Vereinfachung der Illustration zeigt Fig. 1 als typischen Vertreter einen Block, der zwei Zeilen mal vier Spalten von Speicherzellentransistoren MT11, MT12, MT13, MT14, MT21, MT22, MT23 und MT24 enthält.

Im allgemeinen enthält der Block des Speicherzellenfeldes 104 mehr Speicherzellentransistoren MT, und dieser Block kann in ei­ ne Struktur gebracht werden, die einer Löscheinheit bei einem Löschbetrieb entspricht, die in derselben Wanne ausgebildet ist.

Entsprechende Steuergateelektroden der Speicherzellentransisto­ ren MT11 bis MT14 sind mit einer Wortleitung WL1 verbunden. Ent­ sprechende Steuergateelektroden der Speicherzellentransistoren MT21 bis MT24 sind mit einer Wortleitung WL2 verbunden.

Entsprechende Sourcebereiche der Speicherzellentransistoren MT11 bis MT14 und MT21 bis MT24 sind mit einer Sourceleitung SL ver­ bunden.

Die Drainbereiche der Speicherzellentransistoren MT11 und MT21 sind mit einer Subbitleitung SBL1 verbunden. Die Drainbereiche der Speicherzellentransistoren MT12 und MT22 sind mit einer Sub­ bitleitung SBL2 verbunden. Die Drainbereiche der Speicherzellen­ transistoren MT13 und MT23 sind mit einer Subbitleitung SBL3 verbunden. Die Drainbereiche der Speicherzellentransistoren MT14 und MT24 sind mit einer Subbitleitung SBL4 verbunden.

Ein Ende der Subbitleitung SBL1 ist mit einer Programmierhaupt­ bitleitung PMBL1 über einen Auswahlgattertransistor PSG1 verbun­ den. Ein Ende der Subbitleitung SBL2 ist mit der Programmier­ hauptbitleitung PMBL1 über einen Auswahlgattertransistor PSG2 verbunden. Ein Ende der Unterbitleitung SBL3 ist mit der Pro­ grammierhauptbitleitung PMBL1 über einen Auswahlgattertransistor PSG3 verbunden. Ein Ende der Subbitleitung SBL4 ist mit der Pro­ grammierhauptbitleitung PMBL1 über einen Auswahlgattertransistor PSG4 verbunden.

Entsprechende Gateelektroden der Auswahlgattertransistoren PSG1 bis PSG4, die MOS-Transistoren sind, sind entsprechend mit Aus­ wahlleitungen PSL1 bis PSL4 verbunden.

Ein bipolarer Transistor BT1 ist entsprechend des zuvor erwähn­ ten Blockes des Speicherzellenfeldes 104 vorgesehen.

Der Kollektor des bipolaren Transistors BT1 empfängt ein Masse­ potential.

Das andere Ende der Subbitleitung SBL1 ist mit der Basis des bi­ polaren Transistors BT1 über einen Auswahlgattertransistor RSG1 verbunden. Das andere Ende der Subbitleitung SBL2 ist mit der Basis des bipolaren Transistors BT1 über einen Auswahlgatter­ transistor RSG2 verbunden. Das andere Ende der Subbitleitung SBL3 ist mit der Basis des bipolaren Transistors BT1 über einen Auswahlgattertransistor RSG3 verbunden. Das andere Ende der Sub­ bitleitung SBL4 ist mit der Basis des bipolaren Transistors BT1 über einen Auswahlgattertransistor RSG4 verbunden.

Die Gateelektroden der Auswahlgattertransistoren RSG1 bis RSG4, die MOS-Transistoren sind, sind entsprechend mit Auswahlleitun­ gen RSL1 bis RSL4 verbunden.

Der Emitter des bipolaren Transistors BT1 ist mit einer Lese­ hauptbitleitung RMLG1 verbunden.

In der Praxis weist das Speicherzellenfeld 104 eine Mehrzahl von Speicherzellenblöcken auf, die jeweils die zuvor erwähnte Struk­ tur aufweisen.

Der WL-Dekoder 106 wählt die entsprechende Wortleitung der Wort­ leitungen WL1 bis WL4 als Reaktion auf das interne Zeilenadreß­ signal Ax, das von dem Adreßpuffer 102 geliefert wird, aus.

Der SG-Dekoder 114 aktiviert eine der Auswahlleitungen PSL1 bis PSL4, um eine Subbitleitung, die einer Spalte entspricht, die als Reaktion auf das interne Spaltenadreßsignal Ay, das von dem Adreßpuffer 102 geliefert wird, ausgewählt ist, mit der Program­ mierhauptbitleitung PMBL1 bei Schreib- und Lesebetriebsabläufen zu verbinden. Der SG-Dekoder 114 aktiviert eine der Auswahllei­ tungen RSL1 bis RSL4, um eine Subbitleitung, die einer ausge­ wählten Spalte entspricht, mit der Lesehauptbitleitung RMBL1 bei einem Lesebetrieb zu verbinden.

Der Sourcedekoder 116 justiert das Potential der Sourceleitung SL als Reaktion auf die Schreib-, Lösch- und Lesebetriebsabläu­ fe.

Die nichtflüchtige Halbleiterspeichervorrichtung 1000 weist wei­ ter eine Hochspannungserzeugungsschaltung 110, eine Negativspan­ nungserzeugungsschaltung 112, eine Wannenpotentialerzeugungs­ schaltung 120 und eine Lesespannungserzeugungsschaltung 132 auf.

Die Hochspannungserzeugungsschaltung 110 empfängt die externe Stromversorgungsspannung VCC und erzeugt eine Hochspannung, die für einen Datenschreibbetrieb oder einen Datenlöschbetrieb für das Speicherzellenfeld 104 notwendig ist. Die Negativspannungs­ erzeugungsschaltung 112 empfängt die externe Stromversorgungs­ spannung VCC und erzeugt eine negative Spannung, die für einen Schreib- oder Löschbetrieb für das Speicherzellenfeld 104 not­ wendig ist. Die Wannenpotentialerzeugungsschaltung 120 empfängt eine Ausgabe der Hochspannungserzeugungsschaltung 110 und steu­ ert das Wannenpotential der Oberfläche eines Halbleitersubstra­ tes, das mit den Speicherzellentransistoren MT11 bis MT24 vorge­ sehen ist. Die Lesespannungserzeugungsschaltung 132 erzeugt eine frei wählbare Lesespannung.

Der WL-Dekoder 106 empfängt Ausgaben der Hochspannungserzeu­ gungsschaltung 110 und der Negativspannungserzeugungsschaltung 112 zum Liefern einer vorgeschriebenen positiven Spannung an ei­ ne ausgewählte Wortleitung WL bei dem Schreibbetrieb, während er eine negative Spannung an eine ausgewählte Wortleitung WL bei dem Löschbetrieb liefert.

Die nichtflüchtige Halbleiterspeichervorrichtung 1000 weist wei­ ter eine Schreib/Lösch-Steuerschaltung 122, einen Dateneinga­ be/ausgabe-Puffer 124, einen Datentreiber 126, einen Lesever­ stärker 128 und eine Schreibschaltung 130 auf.

Die Schreib/Lösch-Steuerschaltung 122 steuert die Schreib- und Löschbetriebsabläufe für das Speicherzellenfeld 104. Der Daten­ eingabe/ausgabe-Puffer 124 empfängt Daten von außerhalb und überträgt dieselben an die internen Schaltungen, oder er emp­ fängt Daten, die aus dem Speicherzellenfeld 104 gelesen worden sind, und gibt dieselben nach außen aus. Der Datentreiber 126 empfängt Schreibdaten, die in den Dateneingabe/ausgabe-Puffer 124 eingegeben worden sind, und treibt das Potential einer ent­ sprechenden Bitleitung. Der Leseverstärker 128 gibt entsprechen­ de Lesedaten als Reaktion auf eine beim Datenlesen auf die Lese­ hauptbitleitung RMBL1 gelesene Speicherinformation einer ausge­ wählten Speicherzelle aus. Die Schreibschaltung 130 empfängt die Schreibdaten von dem Datentreiber 126, hält dieselben, und lie­ fert die negative Spannung von der Negativspannungserzeugungs­ schaltung 112 an eine entsprechende Bitleitung.

Der Datentreiber 126 ist mit der Programmierhauptbitleitung PMBL1 über ein Spaltenauswahlgatter PSLG1 verbunden, und der Le­ severstärker 128 ist mit der Lesehauptbitleitung RMBL1 über ein Spaltenauswahlgatter RSLG1 verbunden. Der Y-Dekoder 108 steuert die Gatepotentiale der Spaltenauswahlgatter PSG1 und RSG1. Der­ art wird eine ausgewählte Hauptbitleitung (die Programmier- und die Lesehauptbitleitungen werden im folgenden allgemein als Hauptbitleitungen bezeichnet) mit dem Leseverstärker 128 oder dem Datentreiber 126 als Reaktion auf das interne Spaltenadreß­ signal Ay von dem Adreßpuffer 102 verbunden.

Fig. 2 ist ein Schaltbild, das die Struktur des Speicherzellen­ feldes 104, das in Fig. 1 gezeigt ist, detaillierter zeigt.

Jede der vier Subbitleitungen SBL1 bis SBL4 ist mit den Drains einer Mehrzahl von Speicherzellentransistoren verbunden, die Transistoren mit schwebendem Gate sind.

Die Gates der Speicherzellentransistoren unter diesen, die mit den vier Subbitleitungen SBL1 bis SBL4 verbunden sind, die zu denselben Zeilen gehören, sind gemeinsam mit einer entsprechen­ den Wortleitung WL verbunden.

Die ersten Enden der vier Subbitleitungen SBL1 bis SBL4 sind se­ lektiv mit der Programmierhauptbitleitung PMBL1 entsprechend durch eine erste Umschaltschaltung 200 verbunden beziehungsweise verbindbar. Die erste Umschaltschaltung 200 wird durch den SG- Dekoder 114 über die Auswahlleitungen PSL1 bis PSL4 gesteuert.

Die erste Umschaltschaltung 200 weist die Auswahlgatter PSG1 bis PSG4 auf, die zwischen die entsprechenden Subbitleitungen SBL1 bis SBL4 und die Programmierhauptbitleitung PMBL1 entsprechend geschaltet sind.

Die Gates der Auswahlgatter PSG1 bis PSG4 sind mit den entspre­ chenden Auswahlleitungen PSL1 bis PSL4 entsprechend verbunden.

Die zweiten Enden der vier Subbitleitungen SBL1 bis SBL4 sind selektiv mit der Basis eines bipolaren Transistors BT1 über eine zweite Umschaltschaltung 210 verbunden beziehungsweise verbind­ bar. Die zweite Umschaltschaltung 210 wird durch den SG-Dekoder 114 über die Auswahlleitungen RSL1 bis RSL4 gesteuert.

Die zweite Umschaltschaltung 210 weist die Auswahlgatter RSG1 bis RSG4 auf, die zwischen die entsprechenden Subbitleitungen SBL1 bis SBL4 und die Lesehauptbitleitung RMBL1 entsprechend ge­ schaltet sind.

Die Gates der Auswahlgatter RSG1 bis RSG4 sind mit den entspre­ chenden Auswahlleitungen RSL1 bis RSL4 entsprechend verbunden.

[Betrieb des P-Kanal Speicherzellentransistors mit schwebendem Gate]

Wie zuvor beschrieben worden ist, die Speicherzellentransistoren MT11 bis MT24 sind bei dem in Fig. 2 gezeigten Beispiel P-Kanal Transistoren mit schwebendem Gate.

Die Schreib- und Löschbetriebsabläufe für jeden Speicherzellen­ transistor, der ein P-Kanal Transistor mit schwebendem Gate ist, und die Eigenschaften derselben werden kurz beschrieben.

Fig. 3 ist eine Schnittansicht, die die Struktur jedes P-Kanal Speicherzellentransistors mit schwebendem Gate zeigt. Der P- Kanal Speicherzellentransistor mit schwebendem Gate weist eine N-Typ Wanne 1 und P-Typ Source- und Drainbereiche 2 und 3, die an ihrer Oberfläche ausgebildet sind, auf. Unter Bezugnahme auf Fig. 3, P-N-Übergänge 2a und 3a sind an den Grenzen beziehungs­ weise Grenzflächen zwischen den Source- und Drainbereichen 2 und 3 und der N-Typ Wanne 1 entsprechend ausgebildet.

Eine schwebende Gateelektrode 5 ist über einem Kanalbereich 8, der zwischen den Source- und Drainbereichen 2 und 3 gehalten be­ ziehungsweise angeordnet ist, über einer Tunneloxidschicht 4 ausgebildet. Eine Steuergateelektrode 7 ist über der schwebenden Gateelektrode 5 über einer Isolierschicht 6 ausgebildet. Allge­ mein ist die Isolierschicht 6 aus einer dreischichtigen Schicht, die aus einer Oxidschicht, einer Nitridschicht und einer anderen Oxidschicht besteht, ausgebildet.

Die Schreib-, Lösch- und Lesebetriebsabläufe der nichtflüchtigen Halbleiterspeichervorrichtung 1000, die die oben beschriebene Struktur aufweist, werden nun beschrieben.

Unter Bezugnahme auf die Fig. 3 und 6, beim Schreiben wird ein positives Potential von ungefähr 4 bis 11 V an die Steuerga­ teelektrode 7 angelegt, ein negatives Potential von ungefähr -3 bis -10 V wird an den Drainbereich 3 angelegt, der Sourcebereich 2 wird in einen offenen Zustand gebracht, und die N-Typ Wanne 1 wird auf das Massepotential gesetzt. Genauer gesagt, die Poten­ tiale werden in einer Potentialanordnung mit umgekehrter Polari­ tät zu derjenigen beim Schreiben in einen herkömmlichen DINOR- Flash-Speicherzellentransistor, der durch einen N-Kanal MOS- Transistor ausgebildet ist, angelegt.

Fig. 4 ist eine modellhafte Darstellung, die den Schreibbetrieb in einem Bereich A, der in Fig. 3 gezeigt ist, zeigt.

Ein Band-zu-Band-Tunnelstrom wird in dem Drainbereich 3 erzeugt, so daß Elektron-Loch-Paar 9 gebildet werden. Ein Elektron 9a wird in Richtung des Kanalbereiches 8 durch ein transversales Feld beschleunigt, so daß es ein heißes Elektron, das eine hohe Energie aufweist, wird. Das positive Potential ist zu diesem Zeitpunkt in die Steuergateelektrode 7 angelegt, wodurch das heiße Elektron 9a leicht in die Tunneloxidschicht 4 injiziert wird, so daß es die schwebende Gateelektrode 5 erreicht. Elek­ tronen werden in die schwebende Gateelektrode 5 aufgrund einer solchen Injektion von heißen Elektronen injiziert, die durch den Band-zu-Band-Tunnelstrom induziert werden, so daß ein Wert in den Speicherzellentransistor geschrieben wird.

Aufgrund dieses Schreibbetriebs tritt der Speicherzellentransi­ stor in einen "Niedrig-Vt"-Zustand (ein Zustand, der eine nied­ rige Schwellspannung Vth aufweist: der Betrag ist reduziert mit einem negativen Vorzeichen, da der Speicherzellentransistor ein P-Kanal Transistor ist) ein.

Der Löschbetrieb wird nun unter Bezugnahme auf die Fig. 5 und 6 beschrieben. Beim Löschbetrieb wird ein negatives Potential von ungefähr -5 bis -12 V an die Steuergateelektrode 7 angelegt, ein positives Potential von ungefähr 5 bis 12 V wird an den Source­ bereich 2 und die N-Typ Wanne 1 angelegt, und der Drainbereich 3 wird in einen offenen Zustand gebracht. Genauer gesagt, eine Ka­ nalschicht aus Löchern wird in dem Kanalbereich 8 bei einer Po­ tentialanordnung mit umgekehrter Polarität zu derjenigen beim Löschen eines DINOR-Flash-Speicherzellentransistors, der durch einen N-Kanal MOS-Transistor ausgebildet ist, ausgebildet. Auf­ grund der zuvor erwähnten Potentialanordnung wird ein starkes elektrisches Feld an die Tunneloxidschicht 4 zwischen der Kanal­ schicht und der schwebenden Gateelektrode 5 angelegt, so daß Elektronen aus der schwebenden Gateelektrode 5 in die Kanal­ schicht aus Löchern aufgrund einer F-N-Tunnelerscheinung extra­ hiert beziehungsweise gezogen werden. Derart tritt der Speicher­ zellentransistor in einen "Hoch-Vt"-Zustand (ein Zustand, der eine hohe Schwellspannung Vth aufweist: der Betrag ist erhöht mit einem negativen Vorzeichen, da dieser Speicherzellentransi­ stor ein P-Kanal Transistor ist) ein.

Beim Lesebetrieb wird weiterhin ein negatives Potential von un­ gefähr -1,5 bis -5 V, im wesentlichen auf einem Zwischenpegel zwischen dem "Hoch-Vt"- und dem "Niedrig-Vt"-Zustand, an die Steuergateelektrode 7 angelegt, der Sourcebereich 2 und die End-, typwanne 1 werden auf das Massepotential gesetzt, und ein nega­ tives Potential von ungefähr -0,1 bis -2 V wird an den Drainbe­ reich 3 angelegt, wie es in Fig. 6 gezeigt ist.

Aufgrund dieser Potentialanordnung wird eine Bestimmung gemacht, ob die nichtflüchtige Halbleiterspeichervorrichtung 1000 in ei­ nem "Niedrig-Vt"-Zustand ist oder nicht, abhängig davon, ob ein Strom in dieser fließt oder nicht.

Aufgrund der Potentialbedingungen für den P-Kanal Speicherzel­ lentransistor mit schwebendem Gate, die in Fig. 6 gezeigt sind, werden Löcher 9b der Elektron-Loch-Paare 9, die durch den Band­ zu-Band-Tunnelstrom in der Umgebung des Drainbereiches 3 erzeugt worden sind, in Richtung des Drainbereiches 3 gezogen und ge­ streut, so daß sie aufgrund der hohen Lochkonzentration in dem Drainbereich 3 Energie verlieren und nicht heiße Löcher werden, die eine hohe Energie aufweisen. Selbst falls heiße Löcher vor­ handen sind, können diese heißen Löcher nicht injiziert werden, da die schwebende Gateelektrode 5 auf einem positiven Potential ist.

Derart werden keine heißen Löcher in die Tunneloxidschicht 4 in­ jiziert, und daher ist es möglich, eine merkliche Störung bezie­ hungsweise Beschädigung der Tunneloxidschicht 4, die durch die Injektion von heißen Löchern verursacht wird beziehungsweise würde, zu verhindern, anders als bei dem herkömmlichen N-Kanal MOS-Speicherzellentransistor.

Aufgrund des Fehlei eines Auftretens einer Injektion von heißen Löchern in die Tunneloxidschicht 4 wird keine Feldentspannungs­ schicht zum sichern einer wirksamen Gatelänge benötigt, anders als bei dem herkömmlichen N-Kanal MOS-Speicherzellentransistor, wodurch eine weitere Verfeinerung (Verkleinerung der Abmessung) ermöglicht wird, d. h. eine höhere Integration wird verglichen mit der Struktur des herkömmlichen N-Kanal MOS- Speicherzellentransistors ermöglicht.

[Betrieb der nichtflüchtigen Halbleiterspeichervorrichtung 1000]

Die Betriebsabläufe der nichtflüchtigen Halbleiterspeichervor­ richtung 1000 entsprechend der Ausführungsform eins der vorlie­ genden Erfindung werden nun kurz beschrieben.

[Programmierbetrieb]

Im Falle des Schreibens von Daten in irgendeinen Speicherzellen­ transistor werden die Adreßsignale A0 bis Ai, die die Adresse einer Speicherzelle spezifizieren, die auszuwählen ist, an den Adreßpuffer 102 geliefert. Andererseits wird der Dateneinga­ be/ausgabe-Puffer 124 mit den Daten, die zu schreiben sind, ver­ sorgt, und der Datentreiber 126 treibt den Potentialpegel der entsprechenden Bitleitung BL als Reaktion. Die Schreibschaltung 130 empfängt die Schreibdaten von dem Datentreiber 126 über die Programmierbitleitung BL1.

Der Fall des Schreibens von Daten in den Speicherzellentransi­ stor MT11 wird beschrieben. Zuerst wird ein Löschbetrieb bei ei­ nem Sektor ausgeführt, der den Speicherzellentransistor MT11 enthält. Es wird hier angenommen, daß der Begriff "Sektor" eine Speicherzellengruppe anzeigt, die in derselben Wanne ausgebildet ist, und z. B. dem Speicherzellenblock, der in Fig. 2 gezeigt ist, entspricht.

In der folgenden Beschreibung wird der Speicherzellentransistor MT11 betrachtet.

Unter der Steuerung durch die Schreib/Lösch-Steuerschaltung 122 wird die Programmierhauptbitleitung PMBL1 in einen schwebenden Zustand gebracht, während die Hochspannungserzeugungsschaltung 110 und die Negativspannungserzeugungsschaltung 112 vorgeschrie­ bene Hoch- beziehungsweise Negativspannungen erzeugen. Als Reak­ tion darauf bringt der Sourcedekoder 116 das Sourcepotential des Speicherzellentransistors MT11 über die Sourceleitung SL auf ei­ nen vorgeschriebenen positiven Pegel (z. B. 8 V). Die Wannenpo­ tentialerzeugungsschaltung 120 bringt außerdem das Wannenpoten­ tial des Speicherzellentransistors MT11 auf denselben Pegel (z. B. 8 V) wie das Sourcepotential.

Der SG-Dekoder 114 liefert ein vorgeschriebenes Potential an die Auswahlleitungen PSL1 bis PSL4 in demselben Sektor und öffnet die Unterbitleitungen SBL1 bis SBL4 von der Programmierhauptbit­ leitung PMBL1.

Die WL-Dekoder 106 wird durch die Schreib/Lösch-Steuerschaltung 122 zum Liefern einer negativen Spannung (z. B. -10 V), die von der Negativspannungserzeugungsschaltung 112 ausgegeben wird, an die Wortleitungen WL in dem Sektor gesteuert. Derart werden Elektronen von der schwebenden Gateelektrode 5 des Speicherzel­ lentransistors MT11 in das Substrat injiziert, so daß der Betrag der Schwellspannung Vth des Speicherzellentransistors MT11 an­ steigt. Dieses gilt ebenfalls für die übrigen Speicherzellen­ transistoren, die in dem Sektor vorgesehen sind.

Ein Schreibbetrieb wird nun beschrieben. Die Schreibschaltung 130 wird durch die Schreib/Lösch-Steuerschaltung 122 zum Treiben des Potentialpegels der Bitleitung BL1 gesteuert. Der Sourcede­ koder 116 bringt die Sourceleitung SL in einen schwebenden Zu­ stand. Die Wannenpotentialerzeugungsschaltung 120 wird durch die Schreib/Lösch-Steuerschaltung 122 zum Setzen des Wannenpotenti­ als, z. B. auf 0 V gesteuert.

Der SG-Dekoder 114 liefert ein vorgeschriebenes Potential an die Auswahlleitung PSL1, die der ausgewählten Spalte entspricht, als Reaktion auf das interne Adreßsignal Ay.

Der WL-Dekoder 106 wird durch die Schreib/Lösch-Steuerschaltung 122 zum Liefern eines Potentials (z. B. 8 V), das von der Hoch­ spannungserzeugungsschaltung 110 geliefert wird, an die Wortlei­ tung WL gesteuert. Die Schreibschaltung 130 wird durch die Schreib/Lösch-Steuerschaltung 122 ebenfalls zum Setzen des Po­ tentials der Programmierhauptbitleitung PMBL1 auf einen vorge­ schriebenen hohen Pegel (z. B. -5 V) auf der Basis der negativen Spannung, die von der Negativspannungserzeugungsschaltung 112 ausgegeben wird, gesteuert.

Als Folge werden Elektronen in die schwebende Gateelektrode 5 des Speicherzellentransistors MT11 zur Änderung seiner Schwellspannung Vth injiziert, wodurch der Wert geschrieben wird.

Bei einem herkömmlichen NOR-Flash-Speicher wird eine hohe Span­ nung an die Drains der nicht-ausgewählten Speicherzellentransi­ storen, die mit derselben Bitleitung wie ein ausgewählter Spei­ cherzellentransistor, in den ein Wert geschrieben wird, verbun­ den sind, angelegt. Darum werden die Ladungsmengen in den schwe­ benden Gates der nicht-ausgewählten Speicherzellentransistoren an derselben Bitleitung so geändert, daß im schlimmsten Fall der eingeschriebene Wert geändert wird.

In dem Speicherzellenfeld 104 entsprechend der Ausführungsform eins ist es jedoch möglich, nur die Subbitleitung zu verbinden, die beim Neuschreiben mit der Programmierhauptbitleitung PMBL1 ausgewählt ist, in dem irgendein Auswahlgattertransistor verwen­ det wird. Darum ist es möglich, den Einfluß zu reduzieren, der durch einen Neuschreibbetrieb für irgendeinen Speicherzellen­ transistor auf die Schwellspannungen der verbleibenden Speicher­ zellentransistoren ausgeübt wird.

[Lesebetrieb]

Im Falle des Lesens von Daten aus irgendeinem Speicherzellen­ transistor werden die Adreßsignale A0 bis Ai, die die Adresse der Speicherzelle spezifizieren, die auszuwählen ist, dem Adreß­ puffer 102 geliefert. Der Adreßpuffer 102 gibt das interne Adreßsignal Ax aus.

Es wird angenommen, daß der Speicherzellentransistor MT11 ausge­ wählt wird. Der SG-Dekoder 114 liefert ein vorgeschriebenes Po­ tential an die Auswahlleitung RSL1, die der Spalte entspricht, die zum Lesen als Reaktion auf das interne Adreßsignal Ay ausge­ wählt worden ist, wodurch die Subbitleitung SBL1 mit der Basis des bipolaren Transistors BT1 verbunden wird.

Der WL-Dekoder 106 liefert ein vorgeschriebenes Potential (Z. B. -1,8 V) an die Wortleitung WL1, die zum Lesen ausgewählt ist, als Reaktion auf das interne Adreßsignal Ax.

Desweiteren wird die Lesehauptbitleitung RMBL1 mit einem Poten­ tial von, z. B., -1,8 V versorgt und die Sourceleitung SL wird mit einer vorgeschriebenen Spannung (z. B. 0 V) versorgt.

Wenn der Speicherzellentransistor MT11 in einem leitenden Zu­ stand auf dem Potential der Wortleitung WL1 ist, d. h. dem Poten­ tial der Steuergateelektrode 7, ist die Basis des bipolaren Transistors BT1 auf ein Potential von, z. B., 1,0 V auf einer po­ sitiven Seite verglichen mit dem Potential (-1,8 V) der Lese­ hauptbitleitung RMBL1 vorgespannt.

Darum sind die Emitter und die Basis des bipolaren Transistors BT1 in Durchlaßrichtung vorgespannt und ein Kanalstrom des Spei­ cherzellentransistors MT11 fließt zu dem bipolaren Transistor BT1 als ein Basisstrom.

Als Reaktion darauf fließt ein Strom, der durch Verstärken des Basisstroms als Reaktion auf den Emittergrundstromverstärkungs­ faktor des bipolaren Transistors BT1 erhalten wird, zu der Lese­ hauptbitleitung RMBL1.

Der Leseverstärker 128 detektiert eine Änderung des Potentials der Lesehauptbitleitung RMBL1 über das Spaltenauswahlgatter RSLG1.

In der nichtflüchtigen Halbleiterspeichervorrichtung 1000 ent­ sprechend der Ausführungsform eins der vorliegenden Erfindung kann daher der Strom, der in dem Speicherzellentransistor MT11 fließt, nur die Subbitleitung SBL1 laden, und der bipolare Tran­ sistor BT1 liefert einen Ladungsstrom für die Lesehauptbitlei­ tung RMBL1, die eine hohe Kapazität aufweist.

Darum kann der Ladungsstrom für die Hauptbitleitung RMBL1 einen Hochgeschwindigkeitslesebetrieb implementieren, selbst falls die Stromversorgungsspannung VCC reduziert wird.

[Erste Modifikation der Speicherzellenstruktur der Ausführungs­ form eins]

Fig. 7 ist ein Schaltbild, das die Struktur einer ersten Modifi­ kation des Speicherzellenblockes, der in Fig. 2 gezeigt ist, zeigt. Die Struktur, die in Fig. 7 gezeigt ist, unterscheidet sich von derjenigen aus Fig. 2 in dem Punkt, daß die Zellenaus­ wahltransistoren MS zwischen die Drains der Speicherzellentran­ sistoren MT und die entsprechenden Unterbitleitungen SBL ge­ schaltet sind. Es wird angenommen, daß der SG-Dekoder 114 die Gatepotentiale der Zellenauswahltransistoren MS über Zellenaus­ wahlleitungen MSL steuert.

Genauer gesagt bringt der SG-Dekoder 114 einen Zellenauswahl­ transistor in einer ausgewählten Speicherzelle in einen leiten­ den Zustand durch Aktivieren einer entsprechenden Zellenauswahl­ leitung als Reaktion auf ein externes Adreßsignal.

In der folgenden Beschreibung wird auf eine Speicherzelle, die durch einen einzelnen Speicherzellentransistor gebildet wird, als eine Ein-Transistor-Speicherzelle Bezug genommen, und auf die zuvor erwähnte Speicherzelle wird als eine Zwei-Transistor- Speicherzelle Bezug genommen.

Desweiteren wird auf die Verbindung bzw. Verschaltung zum Anord­ nen eines Zellenauswahltransistors MS zwischen einem Drainbe­ reich eines Speicherzellentransistors MT und einer Subbitleitung SBL als eine Drainauswahltypverbindung bzw. -verschaltung Bezug genommen.

Die verbleibende Punkte dieser Struktur sind identisch zu denje­ nigen der Struktur des Speicherzellenblockes, der in Fig. 2 ge­ zeigt ist, und daher sind identische Abschnitte mit denselben Bezugszeichen bezeichnet, und die entsprechende redundante Be­ schreibung ist weggelassen.

Die Wirkungen der zuvor erwähnten Struktur sind wie folgt:

Zuerst ist es bei einer Zwei-Transistor-Speicherzelle möglich, nur einen Speicherzellentransistor, der beim Schreiben ausge­ wählt ist, mit einer Bitleitung zu verbinden, indem ein Zellen­ auswahltransistor verwendet wird. Darum übt ein Schreibbetrieb für einen einzelnen Speicherzellentransistor keinen Einfluß auf die Schwellspannungen der verbleibenden Speicherzellentransisto­ ren aus. Genauer gesagt wird kein Problem der Drainstörung ver­ ursacht.

Zweitens gibt es den folgenden Vorteil:

Genauer gesagt ist es möglich, eine Spannung, die an die Steuer­ gateelektrode des Speicherzellentransistors MT angelegt ist, bei einem Lesebetrieb auf einen frei wählbaren Pegel einzustellen, während es möglich ist, dieselbe Spannung wie diejenige bei dem Lesebetrieb an alle Speicherzellentransistoren in einem Standby- Zustand (Bereitschaftszustand) anzulegen.

Fig. 8 zeigt beispielhafte Schwellspannungsverteilungen in einem Speicherzellenteil von Zwei-Transistor-Speicherzellen. Wie in Fig. 8 gezeigt ist, die Verteilung der Schwellspannungen auf der Seite der niedrigen Schwellspannungen kann, z. B., mindestens 0 V sein. Eine Spannung (Lesespannung), die an die Steuergateelek­ troden der Speicherzellentransistoren angelegt wird, kann als Reaktion darauf frei gewählt werden.

Dieses ist so, da ein Zellenauswahltransistor mit jedem Spei­ cherzellentransistor einer Zwei-Transistor-Speicherzelle verbun­ den ist und daher Leckströme aus den nicht-ausgewählten Spei­ cherzellentransistoren dadurch unterbunden beziehungsweise ver­ hindert werden können, daß alle Zellenauswahltransistoren, die den nicht-ausgewählten Speicherzellentransistoren entsprechen, die mit derselben Bitleitung wie der ausgewählte Speicherzellen­ transistor verbunden sind, in AUS-Zustände gebracht werden.

Die Beziehung zwischen den Spannungen bei Lese- und Standby- Zuständen eines Speicherzellentransistorteils einer Zwei- Transistor-Speicherzelle wird erläutert.

Fig. 9 illustriert Spannungsbedingungen bei verschiedenen Span­ nungen, die an eine Zwei-Transistor-Speicherzelle mit Drainaus­ wahltypverbindung angelegt werden. Unter Bezugnahme auf Fig. 9, Vcg, Vs, Vd und Vsg bezeichnen Spannungen, die an die Steuerga­ teelektroden der Speicherzellentransistoren, die Sourcebereiche, die mit einer Sourceleitung verbunden sind, die Drainbereiche, die mit einer Subbitleitung verbunden sind, bzw. die Gateelek­ troden der Zellenauswahltransistoren angelegt werden.

Wie in Fig. 9 gezeigt ist, es ist möglich, dieselbe Spannung wie diejenige zum Lesen an die Steuergateelektrode der Speicherzel­ lentransistoren in dem Standby-Zustand anzulegen. Dieses ist so, da die Speicherzellentransistoren von der Bitleitung getrennt werden können, indem die Zellenauswahltransistoren, die allen Speicherzellentransistoren entsprechen, in AUS-Zustände gebracht werden und daher keine Spannungseinstellung zwischen den Stand­ by- und den Lese-Zuständen erforderlich ist.

Wenn eine frei wählbare Spannung, die eine andere als die exter­ ne Stromversorgungsspannung VCC ist, als die Lesespannung Vcg verwendet wird, erzeugt die Lesespannungserzeugungsschaltung 132, die in Fig. 1 gezeigt ist, die Lesespannung Vcg und liefert dieselbe an den WL-Dekoder 106.

Genauer gesagt, eine Schreib- oder Lösch-Geschwindigkeit kann durch Einstellung der Lesespannung Vcg auf einen frei wählbaren Pegel eingestellt werden.

Die Vergrößerung des Spielraums für die Schwellspannung des Speicherzellentransistors nach dem Schreiben ist vorteilhaft für einen Betrieb mit einer niedrigen Stromversorgungsspannung.

Aufgrund des Standby-Zustands bei demselben Spannungspegel wie die Lesespannung Vcg muß nur die Gatespannung des Zellenauswahl­ transistors bei dem Lesebetrieb auf eine vorgeschriebene Span­ nung geladen beziehungsweise gebracht werden. Derart wird ein Lesebetrieb ohne Änderung der Lesespannung Vcg (die Spannung, die an die Wortleitung angelegt wird) ermöglicht, wodurch ein Hochgeschwindigkeitslesebetrieb oder das Stapeln der Wortleitun­ gen mit einer Aluminiumverdrahtung ermöglicht wird, d. h. ohne Vorsehen einer Aluminiumverdrahtung zusätzlich zu der z. B. aus Polysilizium ausgebildeten Wortleitung.

[Zweite Modifikation der Speicherzellenstruktur entsprechend der Ausführungsform eins]

Fig. 10 ist ein Schaltbild, das die Struktur einer zweiten Modi­ fikation des Speicherzellenblockes, der in Fig. 2 gezeigt ist, zeigt. Die Struktur, die in Fig. 10 gezeigt ist, unterscheidet sich von derjenigen aus Fig. 2 dadurch, daß die Zellenauswahl­ transistoren MS zwischen die Sources der Speic 66650 00070 552 001000280000000200012000285916653900040 0002019818989 00004 66531herzellentransi­ storen MT und die entsprechenden Sourceleitungen geschaltet sind. Es wird angenommen, daß der SG-Dekoder 114 die Gatepoten­ tiale der Zellenauswahltransistoren MS über Zellenauswahlleitun­ gen MSL steuert.

Genauer gesagt bringt der SG-Dekoder 114 einen Zellenauswahl­ transistor in einer ausgewählten Speicherzelle in einen leiten­ den Zustand durch Aktivieren der Zellenauswahlleitung als Reak­ tion auf ein externes Adreßsignal.

Auf die Verschaltung bzw. Verbindung der Anordnung eines Zellen­ auswahltransistors MS zwischen einem Sourcebereich eines Spei­ cherzellentransistors MT und einer Sourceleitung SL wird als ei­ ne Sourceauswahltypverbindung bzw. -verschaltung Bezug genommen.

Die verbleibenden Punkte dieser Struktur sind identisch zu den­ jenigen der Struktur des Speicherzellenblockes, der in Fig. 2 gezeigt ist, und daher sind identische Abschnitte mit denselben Bezugszeichen bezeichnet und die redundante Beschreibung ist weggelassen.

Aufgrund der zuvor erwähnten Struktur ist es möglich, die Schreib- oder Lösch-Geschwindigkeit durch Einstellen der Lese­ spannung Vcg auf einen frei wählbaren Pegel einzustellen, ähn­ lich zu dem Fall der Drainauswahltypverbindung.

Desweiteren ist eine Vergrößerung des Spielraumes für die Schwellspannung des Speicherzellentransistors nach dem Schreiben vorteilhaft für einen Betrieb mit einer niedrigen Stromversor­ gungsspannung.

Aufgrund des Standby-Zustands auf demselben Spannungspegel wie die Lesespannung Vcg muß nur die Gatespannung des Zellenauswahl­ transistors beim Lesebetrieb auf eine vorgeschriebene Spannung geladen werden. Derart wird der Lesebetrieb ohne Änderung der Lesespannung Vcg (Spannung, die an die Wortleitung angelegt ist) ermöglicht, wodurch ein Hochgeschwindigkeitslesebetrieb ohne Stapeln der Wortleitung mit einer Aluminiumverdrahtung ermög­ licht wird.

[Ausführungsform zwei]

Ein Verfahren zur Herstellung der nichtflüchtigen Halbleiter­ speichervorrichtung 1000, die in den Fig. 1 und 2 gezeigt ist, wird nun unter Bezugnahme auf die Fig. 11 bis 22 beschrieben.

Die Fig. 11 bis 22 sind Schnittansichten, die erste bis zwölfte Schritte des Verfahrens zur Herstellung der nichtflüchtigen Halbleiterspeichervorrichtung 1000, die die zuvor erwähnte Struktur aufweist, zeigen.

Zuerst wird eine untenliegende Oxidschicht 202 von ungefähr 300 × 10^-10 m Dicke auf einer Hauptoberfläche eines P-Typ Silizium­ substrates 201 ausgebildet. Eine polykristalline Siliziumschicht 203 von ungefähr 500 × 10^-10 m Dicke wird auf der untenliegenden Oxidschicht 202 durch CVD (Chemische Dampfphasenabscheidung) ausgebildet. Eine Siliziumnitridschicht 204 von ungefähr 1000 × 10^-10 m Dicke wird auf der polykristallinen Siliziumschicht 203 durch CVD oder ähnliches ausgebildet. Eine Resistschicht 205 wird auf der Siliziumnitridschicht 204 derart ausgebildet, daß ein Elementtrennungsbereich (Elementisolierbereich) freigelegt ist. Ein anisotropes Ätzen wird durch die Resistschicht 205, die als eine Maske dient, ausgeführt, um dadurch die Teile der Sili­ ziumnitridschicht 204 und der polykristallinen Siliziumschicht 203, die auf dem Elementtrennbereich ausgebildet sind, zu ätzen.

Danach wird die Resistschicht 205 entfernt und eine selektive Oxidation wird durch die Siliziumnitridschicht 204, die als eine Maske dient, ausgeführt, um dadurch Feldoxidschichten 206 auszu­ bilden, wie es in Fig. 12 gezeigt ist. Die polykristalline Sili­ ziumschicht 203 und die Siliziumnitridschicht 204 werden ent­ fernt.

Dann wird Phosphor (P) in eine Speicherzellentransistorfläche ionenimplantiert und bei einer Temperatur von ungefähr 1000°C zur Ausbildung einer N-Typ Wanne 207 getrieben, wie es in Fig. 12 gezeigt ist.

Unter Bezugnahme auf Fig. 13, eine Dotierstoffinjektion wird zur Steuerung der Schwellspannungen der entsprechenden Speicherzel­ lentransistoren ausgeführt, die untenliegende Oxidschicht 202 wird entfernt und eine thermische Oxidation wird ausgeführt, um dadurch eine Gateoxidschicht 211 von ungefähr 150 × 10^-10 m Dicke auf der gesamten oberen Oberfläche des P-Typ Siliziumsubstrates 201 auszubilden. Dann wird eine Resistschicht 212 ausgebildet, um einen Auswahlgattertransistorausbildungsbereich zu bedecken. Ein Ätzen wird durch die Resistschicht 212, die als Maske dient, ausgeführt, wodurch die Gateoxidschicht 211 von der verbleiben­ den Fläche entfernt wird.

Unter Bezugnahme auf Fig. 14, die Resistschicht 212 wird ent­ fernt und eine thermische Oxidation wird erneut ausgeführt, um dadurch eine Gateoxidschicht 213 von ungefähr 100 × 10^-10 m Dicke auf der gesamten oberen Oberfläche des P-Typ Siliziumsubstrates 201 auszubilden. Derart wird die Gateoxidschicht 213 von unge­ fähr 250 × 10^-10 m Dicke auf dem Bereich zur Ausbildung der Aus­ wahlgattertransistoren ausgebildet. Eine erste polykristalline Siliziumschicht 214 wird auf der Gateoxidschicht 213 durch CVD mit einer Dicke von ungefähr 1200 × 10^-10 m ausgebildet.

Eine Hochtemperaturoxidschicht von ungefähr 100 × 10^-10 m Dicke wird auf der ersten polykristallinen Siliziumschicht 214 durch CVD oder ähnliches ausgebildet, eine Siliziumnitridschicht wird auf der Hochtemperaturoxidschicht durch CVD mit einer Dicke von ungefähr 100 × 10^-10 m ausgebildet, und eine Hochtemperaturoxid­ schicht von ungefähr 150 × 10^-10 m Dicke wird auf der Siliziumni­ tridschicht durch CVD ausgebildet. Derart wird eine ONO-Schicht 215 definiert beziehungsweise ausgebildet.

Dann wird eine polykristalline Siliziumschicht, in die ein Do­ tierstoff eingebracht ist, auf der ONO-Schicht 215 durch CVD mit einer Dicke von ungefähr 1200 × 10^-10 m ausgebildet. Eine Wolf­ ramsilizidschicht (WSi) wird auf der polykristallinen Silizium­ schicht mit einer Dicke von ungefähr 1200 × 10^-10 m durch Sput­ tern ausgebildet. Derart wird eine leitende Schicht 216 zum De­ finieren der Steuergateelektroden ausgebildet.

Eine TEOS-Schicht 217 von ungefähr 2000 × 10^-10 m Dicke wird auf der leitenden Schicht 216 durch CVD ausgebildet.

Unter Bezugnahme auf Fig. 15, Resistschichten 218a werden trans­ versal intermittierend, d. h. in einer Richtung absatzweise, auf der TEOS-Schicht 217 ausgebildet. Die Resistschichten 218a wer­ den als Masken zum Ätzen der TEOS-Schicht 217, der leitenden Schicht 216, der ONO-Schicht 215 und der ersten polykristallinen Siliziumschicht 214 verwendet. Derart werden schwebende Ga­ teelektroden 219 und Steuergateelektroden 220 ausgebildet.

Unter Bezugnahme auf Fig. 16, Hochtemperaturoxidschichten von ungefähr 2000 × 10^-10 m Dicke werden auf den Bereichen für die Auswahlgattertransistoren und die Speicherzellentransistoren ausgebildet. Die Hochtemperaturoxidschichten werden anisotrop geätzt, wodurch Seitenwände 221 auf den Seitenoberflächen der Gates der Transistoren ausgebildet werden.

Unter Bezugnahme auf Fig. 17, die Seitenwände 221 und Resistmu­ ster 218b werden als Masken zum Injizieren von BF2 oder B ver­ wendet, wodurch P-Typ Dotierstoffschichten mit 1E17 bis 1E20 cm 3 in der Konzentration und 0,1 bis 0,3 µm Dicke in dem Aus­ wahlgattertransistorteil ausgebildet werden. Derart werden ein Sourcebereich 224a und ein Drainbereich 223a und Sourcebereiche 224b und Drainbereiche 223b eines Auswahlgattertransistors und Speicherzellentransistoren ausgebildet. Ein Basisbereich eines bipolaren Transistors wird ebenfalls zur selben Zeit ausgebil­ det.

Die Dotierstoffkonzentration des Sourcebereiches 224a ist bevor­ zugterweise so eingestellt, daß sie niedriger als diejenige der Sourcebereiche 224b ist, obwohl die vorliegende Erfindung nicht insbesondere auf dieses Merkmal beschränkt ist.

Dieses ist so, da die Emitterinjektionseffizienz reduziert wird, falls die Dotierstoffkonzentration des Sourcebereiches 224a, der auch als der Basisbereich des bipolaren Transistors dient, über­ mäßig hoch ist.

Danach werden die Resistmuster 218b entfernt und eine Siliziu­ moxidschicht 225, die aus einer TEOS-Schicht oder ähnlichem be­ steht, wird auf den Speicherzellentransistoren und dem Auswahl­ gattertransistor ausgebildet, wie es in Fig. 18 gezeigt ist.

Dann wird ein Resistmuster ausgebildet, das sich nur auf den Drainbereichen 223b der Speicherzellentransistoren, einem Basis­ kontaktbereich im Sourcebereich 224a des Auswahlgattertransi­ stors, einem Bereich des Sourcebereiches 224a des Auswahlgatter­ transistors, der ein anderer als der Basiskontaktbereich ist, und dem Drainbereich 223a öffnet, zur Ausbildung der Kontaktlö­ cher, die in Fig. 19 gezeigt sind.

Dann wird ein Resistmuster 218c, das sich nur auf dem Bereich des Sourcebereiches 224a des Auswahlgattertransistors, der ein anderer als der Basiskontaktbereich ist, öffnet, ausgebildet, und dieses Resistmuster 218c und die Siliziumoxidschicht 225 werden als Masken zur Ionenimplantierung von Arsen (As) oder Phosphor (P) zum Ausbilden eines Emitterbereiches mit einer N- Typ Dotierstoffkonzentration von 1E19 bis 1E21 cm^-3 und 0,05 bis 0,2 µm Tiefe verwendet, wie es in Fig. 20 gezeigt ist.

Dann wird BF2 oder B durch ein Resistmuster 218d, das umgekehrt zu dem Resistmuster 218c, das in Fig. 20 gezeigt ist, ist, inji­ ziert zur Ausbildung eines P⁺ Bereiches 280 zur Kontaktierung, wie es in Fig. 21 gezeigt ist.

Danach wird das Resistmuster 218d entfernt. Ein N⁺-Typ Emitter­ bereich 282 ist von dem P-Typ Sourcebereich 224a des Auswahlgat­ tertransistors eingeschlossen.

Nachdem die Ionenimplantation von N-Typ Dotierstoff auf der Oberflächenseite des Sourcebereiches 224a des Auswahlgattertran­ sistors vervollständigt ist, wird eine Wärmebehandlung bezie­ hungsweise ein Glühen ausgeführt, zum Aktivieren des Dotierstof­ fes, wodurch ein Emitterbereich 282 und eine Basiskontaktschicht 280 des bipolaren Transistors auf der Halbleiteroberflächenseite des Sourcebereiches 224a des Auswahlgattertransistors ausgebil­ det werden.

Unter Bezugnahme auf Fig. 22, eine erste Aluminiumlegierungs­ schicht von ungefähr 5000 × 10^-10 m Dicke wird auf der Siliziu­ moxidschicht 225 durch Sputtern oder ähnliches ausgebildet.

Eine Resistschicht (nicht gezeigt) einer vorgeschriebenen Ge­ stalt wird auf der ersten Aluminiumlegierungsschicht abgeschie­ den zum Mustern der ersten Aluminiumlegierungsschicht unter Ver­ wendung der Resistschicht als Maske, wodurch eine Bitleitung 233 ausgebildet wird.

Danach wird die Resistschicht, die zum Mustern der ersten Alumi­ niumlegierungsschicht verwendet wurde, entfernt und eine Zwi­ schenschicht-Isolierschicht (nicht gezeigt) wird auf der Bitlei­ tung 233 ausgebildet.

Desweiteren werden eine zweite Aluminiumlegierungsschicht, eine Zwischenschicht-Isolierschicht und eine dritte Aluminiumlegie­ rungsschicht ausgebildet, wodurch eine nichtflüchtige Halblei­ terspeichervorrichtung 1000 mit einer Querschnittsstruktur, die in Fig. 23 gezeigt ist, ausgebildet wird. In der Praxis wird weiterhin als Fortsetzung eine Passivierungsschicht ausgebildet.

Unter Bezugnahme auf Fig. 23, die dritte Aluminiumlegierungs­ schicht bildet eine Hauptbitleitung.

Aufgrund des zuvor erwähnten Prozesses ist es möglich, einen bi­ polaren Transistor auszubilden, der einen Sourcebereich mit ei­ nem Auswahlgattertransistor in jedem Speicherzellenblock teilt, während ein Anstieg einer Speicherzellenfläche unterdrückt wird.

[Wannenstruktur]

Fig. 24 ist eine Schnittansicht, die die Struktur einer Wanne zeigt, die mit der nichtflüchtigen Halbleiterspeichervorrichtung 1000 entsprechend der Ausführungsform eins der vorliegenden Er­ findung vorgesehen ist. In der Struktur, die in Fig. 24 gezeigt ist, ist eine P-Typ Wanne in einer N-Typ Wanne, die an einer Oberfläche eines P-Typ Substrates vorgesehen ist, ausgebildet, damit sie mit einem N-Kanal (in den Figur auch Nch) Transistor einer peripheren Schaltung vorgesehen wird.

Darum wird ein CMOS-Transistor, der die periphere Schaltung bil­ det, in der sogenannten Dreifachwanne (Triple Wanne) ausgebil­ det.

Aufgrund dieser Wannenstruktur wird der Widerstand gegen ein Verriegelungsphänomen (Latch-up) der peripheren Schaltung etc verbessert.

Fig. 25 ist eine Schnittansicht, die eine andere beispielhafte Wannenstruktur für die nichtflüchtige Halbleiterspeichervorrich­ tung 1000, die in Fig. 1 gezeigt ist, zeigt.

Unter Bezugnahme auf Fig. 25, ein Speicherzellenfeld ist in ei­ nen Bereich einer N-Typ Wanne ausgebildet, die in einer P-Typ Wanne ausgebildet ist, die an einer Oberfläche eines N-Typ Substrates ausgebildet ist.

In diesem Fall kann daher die N-Typ Wanne, die mit den Speicher­ zellentransistoren vorgesehen ist, für jeden Löschblock (Block in dem gleichzeitig gelöscht wird) unterteilt bzw. geteilt wer­ den.

Desweiteren wird ein P-Kanal (in den Figur auch Pch) Transistor einer CMOS-Schaltung, die eine periphere Schaltung bildet, in einem N-Typ Wannenbereich ausgebildet, der an der Oberfläche des N-Typ Substrates ausgebildet ist. Ein N-Kanal MOS-Transistor der CMOS-Schaltung, die die periphere Schaltung bildet, wird in ei­ nem P-Typ Wannenbereich, der an der Oberfläche des N-Typ Substrates ausgebildet ist, ausgebildet.

Aufgrund der in Fig. 24 oder 25 gezeigten Wannenstruktur kann die nichtflüchtige Halbleiterspeichervorrichtung 1000, die in Fig. 1 gezeigt ist, entweder auf bzw. in einem P-Typ Substrat oder einem N-Typ Substrat ausgebildet werden.

Insbesondere wenn ein P-Typ Substrat verwendet wird, kann eine Wanne, die mit P-Kanal Speicherzellentransistoren vorgesehen ist, für jeden Löschblock unterteilt werden, wenn die P-Kanal Speicherzellentransistoren ausgebildet werden.

[Ausführungsform drei]

Fig. 26 ist ein Schaltbild, das die Struktur eines Speicherzel­ lenblockes 304 einer nichtflüchtigen Halbleiterspeichervorrich­ tung entsprechend einer Ausführungsform drei der vorliegenden Erfindung im Vergleich mit Fig. 2 zeigt, die die Ausführungsform eins zeigt.

Der Speicherzellenblock 304 unterscheidet sich in der Struktur von dem Speicherzellenblock 104 entsprechend der Ausführungsform eins in einem Punkt dahingehend, daß eine Programmierhauptbit­ leitung PMBL1 selektiv mit Subbitleitungen SBL1 bis SBL4 verbun­ den wird, oder eine Lesehauptbitleitung RMBL1 selektiv mit den Subbitleitungen SBL1 bis SBL4 verbunden wird.

Genauer gesagt, eine Umschaltschaltung 320 verbindet die Haupt­ bitleitung PMBL1 oder RMBL1 mit den Subbitleitungen SBL1 bis SBL4 in dem Speicherzellenblock 304, der in Fig. 26 gezeigt ist.

Die Umschaltschaltung 320 weist einen internen Blockdraht (interne Blockverdrahtung) LBN, der gemeinsam über den Subbit­ leitungen SBL1 bis SBL4, die in dem Speicherzellenblock 304 ent­ halten sind, vorgesehen ist, einen Auswahlgattertransistor SG1, der zwischen der internen Blockverdrahtung LBN und der Subbit­ leitung SBL1 vorgesehen ist, einen Auswahlgattertransistor SG2, der zwischen der internen Blockverdrahtung LBN und der Subbit­ leitung SBL2 vorgesehen ist, einen Auswahlgattertransistor SG3, der zwischen der internen Blockverdrahtung LBN und der Subbit­ leitung SBL3 vorgesehen ist, und einen Auswahlgattertransistor SG4, der zwischen der internen Blockverdrahtung LBN und der Sub­ bitleitung SBL4 vorgesehen ist, auf.

Ein SG-Dekoder 114 steuert die Gatepotentiale der Auswahlgatter­ transistoren SG1 bis SG4 entsprechend über Auswahlleitungen SL1 bis SL4.

Die Umschaltschaltung 320 enthält weiter einen Programmieraus­ wahlgattertransistor PSG0, der zwischen der internen Blockver­ drahtung LBN und der Prgrammierhauptbitleitung PMBL1 vorgesehen ist, und einen Leseauswahlgattertransistor RSG0, der zwischen der internen Blockverdrahtung LBN und der Lesehauptbitleitung RMBL1 vorgesehen ist.

Der SG-Dekoder 114 steuert die Gates des Programmierauswahlgat­ tertransistors PSG0 und des Leseauswahlgattertransistors RSG0 über eine Programmierauswahlleitung PSL0 bzw. eine Leseauswahl­ leitung RSL0.

Die verbleibenden Punkte dieser Struktur sind ähnlich bzw. iden­ tisch zu derjenigen der Struktur entsprechend der Ausführungs­ form eins, die in den Fig. 1 und 2 gezeigt ist, und daher werden identische Abschnitte durch dieselben Bezugszeichen bezeichnet und die redundante Beschreibung wird weggelassen.

Bei dem Speicherzellenblock 304 entsprechend der Ausführungsform drei bringt der SG-Dekoder 114 den Programmierauswahltransistor PSG0 in einem Programmierbetrieb in einen leitenden Zustand, während er einen der Auswahlgattertransistoren SG1 bis SG0, der einer ausgewählten Spalte entspricht, als Reaktion auf ein ex­ tern geliefertes Adreßsignal in einen leitenden Zustand bringt.

Bei einem Lesebetrieb bringt der SG-Dekoder 114 andererseits den Leseauswahlgattertransistor RSG0 in einen leitenden Zustand, während er einen der Auswahlgattertransistoren SG1 bis SG4, der einer ausgewählten Spalte entspricht, in einen leitenden Zustand bringt.

Aufgrund der zuvor erwähnten Struktur können die Programmier- und Lesebetriebsabläufe ähnlich bzw. identisch zu dem Speicher­ zellenblock 104 entsprechend der Ausführungsform eins, die in Fig. 2 gezeigt ist, ausgeführt werden.

Bei der Struktur des Speicherzellenblockes 304 entsprechend der Ausführungsform drei ist weiterhin die Anzahl der Auswahlleitun­ gen, die durch den SG-Dekoder 114 zu steuern sind, von acht auf sechs reduziert, und dieses ist für eine hohe Integration sehr wirksam.

[Modifikation der Ausführungsform drei]

Außerdem können bei dem Speicherzellenblock 304 entsprechend der Ausführungsform drei die Speicherzellentransistoren als Zwei- Transistor-Speicherzellen vom Drainauswahltyp oder vom Source­ auswahltyp ausgebildet werden.

Fig. 27 zeigt einen modifizierten Speicherzellenblock, der Zwei- Transistor-Speicherzellen vom Sourceauswahltyp aufweist, und Fig. 2,8 zeigt einen anderen modifizierten Speicherzellenblock, der Zwei-Transistor-Speicherzellen vom Drainauswahltyp aufweist.

Ebenfalls entsprechend der Struktur, die in Fig. 27 oder 28 ge­ zeigt ist, ist es möglich, eine Drainstörung zu unterdrücken und die Lesegeschwindigkeit zu erhöhen, ähnlich zu der Ausführungs­ form eins.

[Ausführungsform vier]

Fig. 29 und 30 sind Konzeptansichten zur Illustrierung von Lese- und Programmierbetriebsabläufen in einem Speicherzellenblock entsprechend einer Ausführungsform vier der vorliegenden Erfin­ dung.

Fig. 29 ist eine Konzeptansicht, die eine beispielhafte Poten­ tialanordnung bezüglich eines bipolaren Transistors in dem Spei­ cherzellenblock entsprechend der Ausführungsform vier zeigt.

Entsprechend der Ausführungsform vier sind Gattertransistoren TG1 und TG2 in Reihe zwischen einer Hauptbitleitung MBL und ei­ ner Subbitleitung SBL angeordnet.

Die Basis des bipolaren Transistors ist mit der auf der Seite der Bitleitungen gelegenen Seite der in Reihe angeordneten Gat­ tertransistoren TG1 und TG2 verbunden. Der Emitter des bipolaren Transistors ist mit einem Verbindungsknoten zwischen den beiden Gattertransistoren TG1 und TG2 verbunden.

Der Kollektor des bipolaren Transistors empfängt das Massepoten­ tial.

Unter Bezugnahme auf Fig. 29, der Gattertransistor TG2, der zwi­ schen den Emitter und die Basis des bipolaren Transistors ge­ schaltet ist, ist in einen Abschneidezustand (off = Aus) ge­ bracht.

Als Folge wird der Emitter des bipolaren Transistors mit der Hauptbitleitung MBL verbunden, wenn der Gattertransistor TG1 in einen leitenden Zustand (on = An) eintritt.

Andererseits ist die Basis des bipolaren Transistors mit der Seite der Subbitleitung verbunden.

Darum wird, wenn der Potentialpegel der Hauptbitleitung MBL auf -1,8 V bei einem Lesebetrieb eingestellt wird, z. B., der Emitter des bipolaren Transistors ebenfalls auf -1,8 V vorgespannt. Zu diesem Zeitpunkt ist die Basis des bipolaren Transistors auf ei­ nem Potential von, z. B., -1,0 V, was um eine Anstiegsspannung des bipolaren Transistors höher ist.

Als Folge verstärkt der bipolare Transistor einen Basisstrom, der von der Seite der Subbitleitung zu der Basis fließt, und liefert einen Strom an die Hauptbitleitung MBL.

Genauer gesagt, der bipolare Transistor verstärkt den Strom, der zu der Hauptbitleitung MBL fließt, mit dem Basisstrom eines Ka­ nalstroms von einer ausgewählten Speicherzelle, der in der Sub­ bitleitung SBL fließt, ähnlich zu der Ausführungsform eins.

Fig. 30 zeigt eine beispielhafte Potentialanordnung bei dem Pro­ grammierbetrieb.

In dem Programmierbetrieb sind die beiden Gattertransistoren TG1 und TG2 in leitende Zustände (on = An) gebracht.

Darum sind die Basis und der Emitter des bipolaren Transistors kurzgeschlossen, so daß der bipolare Transistor keine Verstär­ kung ausführt.

In dem Programmierbetrieb ist der Potentialpegel der Hauptbit­ leitung MBL auf, z. B., -6 V gehalten. Als Folge ist die Subbit­ leitung ebenfalls auf -6 V durch die Gattertransistoren TG1 und TG2, die durch N-Kanal MOS-Transistoren gebildet sind, vorge­ spannt.

Genauer gesagt ist es möglich, ein negatives Potential, das zum Programmieren notwendig ist, von der Hauptbitleitung MBL an die Subbitleitung SBL ohne Potentialdifferenz an einem P-N- Übergangsteil des bipolaren Transistors bei dem Programmierbe­ trieb zu übertragen.

Fig. 31 ist ein Schaltbild, das die Struktur eines Speicherzel­ lenblocks 404 einer nichtflüchtigen Halbleiterspeichervorrich­ tung entsprechend der Ausführungsform vier zeigt.

Die nichtflüchtige Halbleiterspeichervorrichtung entsprechend der Ausführungsform vier ist ähnlich in der Struktur zu der nichtflüchtigen Halbleiterspeichervorrichtung 1000 entsprechend der Ausführungsform eins, ausgenommen die folgenden Punkte.

Bei dem Speicherzellenblock 404 sind einzelne bipolare Transi­ storen für einzelne Subbitleitungen entsprechend angeordnet.

Desweiteren sind die bipolaren Transistoren alternierend (abwechselnd) auf beiden Seiten der Subbitleitungen angeordnet.

In anderen Worten, ein bipolarer Transistor BT1, der einer Sub­ bitleitung SBL1 entspricht, ist auf einer Seite der Subbitlei­ tung SBL1 vorgesehen, während einer bipolarer Transistor BT2, der entsprechend einer Subbitleitung SBL2 vorgesehen ist, auf einer Seite der Subbitleitung SBL2 vorgesehen ist, die derjeni­ gen des bipolaren Transistors BT1 entgegengesetzt ist.

Die Speicherzellen sind solche vom Ein-Transistor-Typ.

Ähnlich zu der Beschreibung unter Bezugnahme der Fig. 29 oder 30 ist ein Gattertransistor TG1 zwischen einer einer Hauptbitleitung MBL und einem Knoten N1 vorgesehen und einer anderer Gattertransi­ stor TG2 ist zwischen dem Knoten N1 und der Basis des bipolaren Transistors BT1 vorgesehen. Die Basis des bipolaren Transistors BT1 ist mit der entsprechenden Subbitleitung SBL1 verbunden. Dieses gilt ebenfalls entsprechend für die Subbitleitung SBL2.

Darum fließt ein Strom, der durch Verstärken eines Stromes, der in einer Subbitleitung fließt, durch einen entsprechenden bipo­ laren Transistor erhalten wird, bei dem Lesebetrieb zu der Hauptbitleitung MBL, wie es unter Bezugnahme auf die Fig. 29 und 30 beschrieben worden ist. In dem Programmierbetrieb ist das Be­ treiben der bipolaren Transistoren gestoppt, und der Potential­ pegel der Hauptbitleitung MBL wird an eine ausgewählte Subbit­ leitung SBL übertragen.

In dem Speicherzellenblock 404 entsprechend der Ausführungsform vier ist eine einzelne Hauptbitleitung MBL für jeden Speicher­ zellenblock 404 vorgesehen.

Fig. 32 ist ein Zeitablaufdiagramm zum Illustrieren des Lesebe­ triebs für den Speicherzellenblock 404, der in Fig. 31 gezeigt ist.

Es wird angenommen, daß der Potentialpegel der Hauptbitleitung MBL, die Gatepotentiale der Gattertransistoren TG1 und TG2, der Potentialpegel einer Wortleitung WL, und die Potentialpegel ei­ ner Sourceleitung SL und einer N-Typ Wanne zu einem Zeitpunkt t0 in einem Standby-Zustand (Bereitschaftszustand) gleich 0 V sind.

Zu einem Zeitpunkt t1 ändert sich der Potentialpegel der Haupt­ bitleitung MBL auf -1,8 V.

Zu einem Zeitpunkt t2 fällt der Gatepotentialpegel des ersten Gattertransistors TG1 auf -2,5 V. Derart wird die Hauptleitung MBL mit dem Emitter des bipolaren Transistors BT1 verbunden.

Der Gatepotentialpegel des ersten Gattertransistors TG1 wird auf -2,5 V geändert, da es notwendig ist, denselben verglichen mit dem Potentialpegel der Hauptbitleitung MBL weiter in Richtung einer negativen Seite vorzuspannen, so daß kein Einfluß durch einen Potentialanstieg des Gattertransistors TG1 verursacht wird, der ein P-Kanal-Transistor ist.

Zu einem Zeitpunkt t3 fällt der Potentialpegel einer ausgewähl­ ten Wortleitung WL auf -1,8 V. Derart liefert die Sourceleitung SL einen Basisstrom an die Basis des bipolaren Transistors BT1 durch eine ausgewählte Speicherzelle als Reaktion auf den darin gespeicherten Wert. Als Reaktion darauf detektiert der Lesever­ stärker 128 eine Potentialänderung basierend auf einem Emitter­ strom des bipolaren Transistors BT1, der in der Hauptbitleitung MBL fließt.

Zu einem Zeitpunkt t4 kehrt der Potentialpegel der Wortleitung WL zu 0 V zurück. Zu einem Zeitpunkt t5 kehrt der Gatepotential­ pegel des ersten Gattertransistors TG1 zu 0 V zurück, und derje­ nige der Hauptbitleitung MBL kehrt zu einem Zeitpunkt t6 zu 0 V zurück. Derart ist der Lesebetrieb vervollständigt.

Fig. 33 ist ein Zeitablaufdiagramm zum Illustrieren eines Schreibbetriebes für den Speicherzellenblock 404, der in Fig. 31 gezeigt ist.

Nach einem Standby-Zustand zu einem Zeitpunkt t0 fällt der Gate­ potentialpegel des zweiten Gattertransistors TG2 zu einem Zeit­ punkt t1 auf -7 V. Als Reaktion darauf werden der Emitter und die Basis des bipolaren Transistors BT1 kurzgeschlossen.

Zu einem Zeitpunkt t2 wird der Potentialpegel der Hauptbitlei­ tung MBL auf -6 V gesetzt.

Zu einem Zeitpunkt t3 fällt der Potentialpegel des ersten Gat­ tertransistors TG1 auf ebenfalls -7 V. Als Reaktion darauf wird der Potentialpegel auf der Hauptbitleitung MBL an eine ausge­ wählte Subbitleitung SBL übertragen.

Der Potentialpegel des ersten Gattertransistors TG1 wird vergli­ chen mit demjenigen der Hauptbitleitung MBL weiter zu einer ne­ gativen Seite vorgespannt, um einen Einfluß durch einen Span­ nungsanstieg des ersten Gattertransistors TG1 zu vermeiden. Zu einem Zeitpunkt t4 steigt der Potentialpegel einer ausgewählten Wortleitung WL auf 10 V an.

Zu diesem Zeitpunkt ist die Sourceleitung SL in einem offenen Zustand, und der Potentialpegel der N-Typ Wanne ist gleich 0 V.

Als Reaktion auf die Änderung des Potentialpegels der Wortlei­ tung WL auf eine positive Hochspannung werden Elektronen in ein schwebendes Gate eines Speicherzellentransistors injiziert, um den Schreibbetrieb zu starten.

Unter Bezugnahme auf Fig. 33, der Potentialpegel der Wortleitung WL ist zur Vereinfachung der Darstellung während des Schreib­ zeitraums (Schreibperiode) konstant auf 10 V. In der Praxis wird der Potentialpegel der Wortleitung WL während der Schreibperiode pulsierend angelegt. Desweiteren werden in der Praxis ein Veri­ fizierungsbetrieb und ähnliches nach einer Mehrzahl von Pulsan­ stiegen des Potentialpegels der Wortleitung WL ausgeführt.

Zu einem Zeitpunkt t5 fällt der Potentialpegel der Wortleitung WL auf 0 V.

Zu einem Zeitpunkt t6 steigt der Potentialpegel des ersten Gat­ tertransistors TG1 auf 0 V an. Als Reaktion darauf werden die Hauptbitleitung MBL und die Subbitleitung SBL voneinander ge­ trennt.

Zu einem Zeitpunkt t7 kehrt der Potentialpegel der Hauptbitlei­ tung MBL auf 0 V zurück.

Zu einem Zeitpunkt t8 kehrt der Potentialpegel des zweiten Gat­ tertransistors TG2 auf 0 V zurück. Als Reaktion darauf ist der Schreibbetrieb vervollständigt.

Der Potentialpegel des zweiten Gattertransistors TG2 wird auf -7 V vor den Änderungen der Potentialpegel der verbleibenden Ver­ drahtungen geändert und kehrt auf 0 V nach der Vervollständigung der Potentialpegeländerungen der verbleibenden Verdrahtungen zu­ rück, um den bipolaren Transistor BT1 durch den zweiten Gatter­ transistor TG2, der in einen leitenden Zustand eintritt, zu schützen. Fig. 34 ist ein Zeitablaufdiagramm zum Illustrieren eines Löschbetriebes für den Speicherzellenblock 404, der in Fig. 31 gezeigt ist.

Es wird angenommen, daß die Hauptbitleitung MBL in einem offenen Zustand ist und die Potentialpegel des ersten und des zweiten Gattertransistors TG1 und TG2, der Wortleitung WL, der Source­ leitung SL und der N-Typ Wanne zu einem Zeitpunkt t0 auf 0 V sind.

Zu einem Zeitpunkt t1 fällt nur der Potentialpegel der Wortlei­ tung WL auf -18 V.

Als Reaktion darauf werden die Elektronen in dem schwebenden Ga­ te in das Substrat zum Löschen der eingeschriebenen Daten inji­ ziert.

Zu einem Zeitpunkt t2 kehrt der Potentialpegel der Wortleitung WL auf 0 V zurück, um den Löschbetrieb zu vervollständigen.

Wenn der Speicherzellenblock 404 in einer der geteilten Wannen angeordnet ist, ist es auch möglich, den Betrag des negativen Potentials, das an die Wortleitung WL angelegt wird, durch Steu­ ern nur des Potentials der Wanne, die mit dem Speicherzellen­ block 404 vorgesehen ist, zu reduzieren.

Aufgrund der zuvor erwähnten Betriebsabläufe werden der Lese-, der Schreib- und der Löschbetrieb für den Speicherzellenblock 404, der in Fig. 31 gezeigt ist, ausgeführt.

Fig. 35 ist eine schematische Blockdarstellung, die die Struktur der Wannenpotentialzufuhrdrähte bzw. -verdrahtung zum Liefern eines Potentials an eine Wanne von der Wannenpotentialerzeu­ gungsschaltung 120 in der Struktur des Speicherzellenfeldes 104, das in Fig. 1 gezeigt ist, zeigt.

Es wird angenommen, daß das Speicherzellenfeld, das in Fig. 35 gezeigt ist, in demselben Löschblock 1 in dem Fall des Ausfüh­ rens eines Löschbetriebes vorhanden ist.

Genauer gesagt, es wird angenommen, daß Fig. 35 das Speicherzel­ lenfeld zeigt, welches in derselben Wanne in dem Fall des Auf­ teilens einer Wanne als Reaktion auf den jeweiligen Löschblock vorhanden ist.

Das Beispiel, das in Fig. 35 gezeigt ist, zeigt an, daß minde­ stens zwei Drähte beziehungsweise Verdrahtungen, die von der Wannenpotentialerzeugungsschaltung 120 mit dem Wannenpotential versorgt werden, in demselben Löschblock vorhanden sind.

Die Wannenpotentialzufuhrverdrahtungen sind zum Liefern des Mas­ sepotentials oder einer positiven Hochspannung an eine N-Typ Wanne angepaßt und in Kontakt mit der N-Typ Wanne an Zuleitungs­ punkten (Anschlußpunkten) Pvs.

Der bipolare Transistor BT1, der einen Emitterbereich in dem Sourcebereich des Speicherzellentransistors aufweist, weist ei­ nen Kollektorbereich auf, der durch den Wannenbereich definiert ist, und daher beeinflußt der Potentialpegel, der durch die Wan­ nenpotentialzufuhrverdrahtungen geliefert wird, den Betrieb des bipolaren Transistors BT1 merklich.

Falls nur eine einzelne Wannenpotentialzufuhrverdrahtung in dem Löschblock vorhanden ist, z. B., wird der Kollektorwiderstand in einem bipolaren Transistor, der von der Kontaktposition zwischen der Wannenpotentialzufuhrverdrahtung und der Wannenoberfläche entfernt ist, wirksam erhöht.

Daher gibt es die Möglichkeit, daß die Sättigungseigenschaften dieses bipolaren Transistors gestört werden, was eine Schwierig­ keit bei einem normalen Lesebetrieb verursacht.

Daher ist es möglich, durch Anordnen einer Mehrzahl von Wannen­ potentialzufuhrverdrahtungen in dem Löschblock, wie es in Fig. 35 gezeigt ist, eine solche Sättigung des bipolaren Transistors zu reduzieren.

[Modifikation der Ausführungsform vier]

Fig. 36 ist ein Schaltbild, das eine Modifikation der Struktur des Speicherzellenblockes 404, der in Fig. 31 gezeigt ist, zeigt.

Diese Modifikation unterscheidet sich in der Struktur von derje­ nigen des Speicherzellenblockes 404, der in Fig. 31 gezeigt ist, in einem Punkt dahingehend, daß jede Speicherzelle eine Zwei- Transistor-Speicherzelle vom Sourceauswahltyp ist.

Genauer gesagt, Zellenauswahlleitungen SG sind für die entspre­ chenden Speicherzellen zusätzlich zu Wortleitungen WL angeord­ net.

In dem Beispiel, das in Fig. 36 gezeigt ist, wird eine Zellen­ auswahlleitung SG, die einer ausgewählten Speicherzelle ent­ spricht, aktiviert, um einen Zellenauswahltransistor der ent­ sprechenden Speicherzelle in einen leitenden Zustand zu bringen.

Die verbleibenden Punkte dieser Modifikation sind ähnlich bezie­ hungsweise identisch zu denjenigen des Speicherzellenblockes 404, der in Fig. 31 gezeigt ist, und daher wird die redundante Beschreibung hier weggelassen.

Die Struktur, die in Fig. 36 gezeigt ist, erzielt Wirkungen, die ähnlich beziehungsweise identisch zu denjenigen der Modifikation der Ausführungsform eins sind.

Die Speicherzellen können durch Zwei-Transistor-Speicherzellen vom Drainauswahltyp ersetzt werden.

Auch in diesem Fall werden Wirkungen, die ähnlich beziehungswei­ se identisch zu denjenigen der Modifikation der Ausführungsform eins sind, erhalten.

[Ausführungsform fünf]

Fig. 37 ist ein Schaltbild, das die Struktur eines Speicherzel­ lenblockes 504 in einer nichtflüchtigen Halbleiterspeichervor­ richtung entsprechend einer Ausführungsform fünf der vorliegen­ den Erfindung zeigt.

Der Speicherzellenblock 504 unterscheidet sich von dem Speicher­ zellenblock 404 entsprechend der Ausführungsform vier in den folgenden Punkten:

In dem Speicherzellenblock 404 entsprechend der Ausführungsform vier sind bipolare Transistoren für die entsprechenden Subbit­ leitungen angeordnet, um zum Kurzschließen der Basen und der Emitter unabhängig voneinander in der Lage zu sein.

Jedoch ist nur eine einzelne Hauptbitleitung für die Speicher­ zellen, die in einem einzelnen Speicherzellenblock enthalten sind, angeordnet, und daher können Schreib-, Lösch- und Lesebe­ triebsabläufe nicht gleichzeitig ausgeführt werden. Darum können die Emitter und die Basen der bipolaren Transistoren, die in ei­ nem einzelnen Speicherzellenblock enthalten sind, gleichzeitig kurzgeschlossen werden.

Unter Bezugnahme auf Fig. 37, zweite Gattertransistoren TG2, die durch eine Auswahlleitung SL2 gemeinsam gesteuert werden, schließen die Emitter und die Basen der bipolaren Transistoren BT1 und BT2, die entsprechend der Subbitleitungen SBL1 und SBL2 vorgesehen sind, kurz.

Ein SG-Dekoder 114 steuert die Auswahlleitung SL2. In dem Spei­ cherzellenblock 504 entsprechend der Ausführungsform fünf sind desweiteren Gattertransistoren TG1a und TG1b in Reihe mit den zweiten Gattertransistoren TG2, die zum Kurzschließen der Emit­ ter und der Basen der bipolaren Transistoren BT1 und BT2 vorge­ sehen sind, zwischen den Basen der bipolaren Transistoren BT1 und BT2 und einer entsprechenden Hauptbitleitung MBL vorgesehen.

Der SG-Dekoder 114 steuert das Gatepotential des Gattertransi­ stors TG1a über eine Auswahlleitung SL1a.

Der SG-Dekoder 114 steuert außerdem das Gatepotential des Gat­ tertransistors TG1b über eine Auswahlleitung SL1b.

Der Gattertransistor TG1a, der der Subbitleitung SBL1 ent­ spricht, ist ein Verarmungsmodus-Transistor, und der Gattertran­ sistor TG1b, der der Subbitleitung SBL1 entspricht, ist ein An­ reicherungsmodus-Transistor.

Andererseits ist der Gattertransistor TG1a, der der Subbitlei­ tung SBL2 entspricht ein Anreicherungsmodus-Transistor und der Gattertransistor TG1b, der der Subbitleitung SBL2 entspricht, ist ein Verarmungsmodus-Transistor.

Die Gattertransistoren TG1a und TG1b, die den Subbitleitungen SBL1 beziehungsweise SBL2 entsprechen, haben unterschiedliche Betriebsmodi (Anreicherungs- und Verarmungsmodus), wodurch ein planes Muster zur Ausbildung der Gattertransistoren TG1a und TG1b vereinfacht werden kann, wie es im folgenden beschrieben wird.

Fig. 38 illustriert das plane Muster eines Teiles, der sich auf die Gattertransistoren TG1a, TG1b und TG2 in der Struktur des Schaltungsbildes, das in Fig. 37 gezeigt ist, bezieht.

Unter Bezugnahme auf Fig. 38, es wird angenommen, daß die Bit­ leitungen SBL1 und SBL2 durch eine erste Aluminiumlegierungsver­ drahtung ausgebildet sind. Die Emitter der bipolaren Transisto­ ren BT1 und BT2 sind in Abschnitten der Kontaktlöcher CH11 und CH12 ausgebildet, um die Sourcebereiche der Gattertransistoren TG2 in Kontakt mit den Bitleitungen SBL1 beziehungsweise SBL2 zu bringen.

Die P-Typ Sourcebereiche der Gattertransistoren TG2 definieren außerdem Basisbereiche der bipolaren Transistoren BT1 und BT2. Wenn die Gattertransistoren TG2 in einen leitenden Zustand ein­ treten, werden daher die Bitleitungen SBL1 und SBL2 mit den Ba­ sen der bipolaren Transistoren BT1 und BT2 durch die Kanäle der Gattertransistoren TG2 verbunden. Nämlich werden die Emitter und die Basen der bipolaren Transistoren BT1 und BT2 kurzgeschlos­ sen.

Die Gattertransistoren TG1a und TG1b sind in aktiven Bereichen Ra11a, Ra11b, Ral2a und Ral2b ausgebildet, die mit den Trennbe­ reichen RI umschlossen sind. Zu dem Zeitpunkt der Dotierstoffin­ jektion zur Einstellung der Schwellspannungen der Gattertransi­ storen TG1a und TG1b werden Dotierstoffe in eingestellten Mengen ionenimplantiert, so daß diese Bereiche Verarmungs- und Anrei­ cherungsmodus-Transistoren definieren.

Darum werden die Dotierstoffkonzentrationen so eingestellt, daß die aktiven Bereiche Ra11a und Ra11b, z. B., entsprechend von dem Verarmungs- beziehungsweise dem Anreicherungs-Modus sind. Ga­ teelektroden PL1a und PL1b der Gattertransistoren TG1a und TG1b, die der Subbitleitung SBL1 entsprechen, werden auf diesen Berei­ chen Ra11a und Ra11b entsprechend ausgebildet, wodurch die Schaltungsstruktur, die in Fig. 37 gezeigt ist, als ein planes Muster implementiert wird.

Aufgrund der Struktur, die in Fig. 38 gezeigt ist, können die Emitter und die Basen der bipolaren Transistoren BT1 und BT2 nicht durch Verdrahtungen kurzgeschlossen werden, wodurch kein Kontakt in den Diffusionsbereichen der Gattertransistoren TG1a und TG1b ausgebildet werden muß bzw. kann, die wiederum in einer kleineren Fläche ausgebildet werden können.

Bei dem in Fig. 38 gezeigten Beispiel ist der Drainbereich des Gattertransistors TG1a mit einer dritten Aluminiumlegierungsver­ drahtung, d. h. der Hauptbitleitung MBL, über die erste Alumini­ umlegierungsverdrahtung verbunden.

[Modifikation der Ausführungsform fünf]

Fig. 39 ist ein Schaltbild, das eine Modifikation der Ausfüh­ rungsform fünf zeigt.

Diese Modifikation unterscheidet sich in der Schaltungsstruktur von der Ausführungsform fünf, die in Fig. 37 gezeigt ist in ei­ nem Punkt dahingehend, daß die Speicherzellen Zwei-Transistor- Speicherzellen vom Sourceauswahltyp sind.

Außerdem können in diesem die Speicherzellen durch Zwei- Transistor-Speicherzellen vom Drainauswahltyp ersetzt werden, ähnlich zu der Ausführungsform eins.

Wirkungen, die ähnlich beziehungsweise identisch zu denjenigen der Ausführungsform eins sind, können erhalten werden, ob die Speicherzellen solche vom Sourceauswahltyp oder vom Drainaus­ wahltyp sind.

[Ausführungsform sechs]

Fig. 40 ist ein Schaltbild, das die Struktur eines Speicherzel­ lenblockes 604 einer nichtflüchtigen Halbleiterspeichervorrich­ tung entsprechend einer Ausführungsform sechs der vorliegenden Erfindung zeigt.

Dieser Speicherzellenblock 604 unterscheidet sich in der Struk­ tur von dem Speicherzellenblock 504 entsprechend der Ausfüh­ rungsform fünf in dem folgenden Punkt:

In dem Speicherzellenblock 604 entsprechend der Ausführungsform sechs sind die Source und das Drain eines Gattertransistors TG1a durch einen Draht beziehungsweise eine Verdrahtung kurzgeschlos­ sen, anders als bei dem Gattertransistor TG1a der Ausführungs­ form fünf, der durch einen Verarmungsmodus-Transistor ausgebil­ det ist.

Die verbleibende Punkte dieser Ausführungsform sind ähnlich be­ ziehungsweise identisch zu denjenigen der Ausführungsform fünf, die in Fig. 37 gezeigt ist, und identische Abschnitte sind mit denselben Bezugszeichen bezeichnet und die redundante Beschrei­ bung ist weggelassen.

Ein Vorteil der Struktur, die in Fig. 40 gezeigt ist, wird nun unter Bezugnahme auf ihr planes Muster beschrieben.

Fig. 41 illustriert ein planes Muster (Muster in einer ebenen Draufsicht) zum Implementieren des Schaltbildes, das in Fig. 40 gezeigt ist.

Unter Bezugnahme auf Fig. 41, die Gattertransistoren TG1a und TG1b sind in einem aktiven Bereich, der eine homogene Dotier­ stoffkonzentration aufweist, ausgebildet, der durch Trennberei­ che RI eingeschlossen ist.

Unter Bezugnahme auf Fig. 41, eine Subbitleitung SBL1 ist mit dem Sourcebereich des Gattertransistors TG1b durch ein Kontakt­ loch CH31 verbunden und der Drainbereich des Gattertransistors TG1b mit einer Hauptbitleitung MBL, z. B., über eine Verdrahtung La1, die eine erste Aluminiumlegierungsverdrahtung ist, verbun­ den. Darum ist die Subbitleitung SBL1 in der Schaltungsstruktur, die in Fig. 40 gezeigt ist. Ein Kontaktloch CH11, das die Sub­ bitleitung SBL1 mit dem Sourcebereich des Gattertransistors TG2 verbindet, definiert einen Emitterbereich eines bipolaren Tran­ sistors, ähnlich zu der Struktur, die in Fig. 38 gezeigt ist.

Eine Subbitleitung SBL2 ist mit der Source des Gattertransistors TG1a durch ein Kontaktloch CH12 verbunden. Wenn der Gattertran­ sistor TG1a in einen leitenden Zustand eintritt, wird daher die Subbitleitung SBL2 mit der Verdrahtung La1 über den Gattertran­ sistor TG1a und ebenso mit der Hauptbitleitung MBL verbunden.

Daher implementiert dieses plane Muster die Schaltungsstruktur, die in Fig. 40 gezeigt ist. Das plane Muster, das in Fig. 41 ge­ zeigt ist, weist die folgenden Vorteile auf:

Die Gatebreiten der Gattertransistoren TG1a und TG1b können auf Werte eingestellt werden, die zwei Rasterabständen der Subbit­ leitungen SBL2 und SBL1 entsprechen.

Darum können die AN-Zustands-Widerstandswerte der Gattertransi­ storen TG1a und TG1b reduziert werden.

Fig. 42 illustriert ein anderes beispielhaftes planes Muster zum Implementieren der Schaltungsstruktur aus Fig. 40.

Dieses plane Muster unterscheidet sich von demjenigen, das in Fig. 41 gezeigt ist, in einem Punkt dahingehend, daß Trennungs­ bereiche zwischen den Gattertransistoren TG1a und TG1b, die ei­ ner ersten Subbitleitung SBL1 entsprechen, und den Gattertransi­ storen TG1a und TG1b, die einer zweiten Subbitleitung entspre­ chen, vorgesehen sind.

In dem planen Muster aus Fig. 42 entsprechen daher die Gatebrei­ ten der Gattertransistoren TG1a und TG1b einem Rasterabschnitt der Subbitleitungen SBL1 und SBL2.

Aufgrund dieser Struktur wird kein Trennungsbereich zwischen den Gattertransistoren TG1a und TG2 benötigt.

Desweiteren wird kein Trennungsbereich benötigt zwischen den Gattertransistoren TG1b, die den Subbitleitungen SBL1 und SBL2 entsprechen, die zu einem benachbarten Paar von Speicherblöcken gehören.

Verglichen mit dem planen Muster, das in Fig. 41 gezeigt ist, kann das Muster daher vorteilhafterweise in einem kleineren Be­ reich in der Bitleitungsrichtung ausgebildet werden.

[Modifikation der Ausführungsform sechs]

Fig. 43 ist ein Schaltbild, das die Struktur einer Modifikation der Ausführungsform sechs, die in Fig. 40 gezeigt ist, zeigt.

Diese Struktur unterscheidet sich von derjenigen, die in Fig. 40 gezeigt ist, in einem Punkt dahingehend, daß die Speicherzellen Zwei-Transistor-Speicherzellen vom Sourceauswahltyp sind.

Diese Speicherzellen können durch Zwei-Transistor-Speicherzellen vom Drainauswahltyp ersetzt werden.

Wirkungen, die ähnlich beziehungsweise identisch zu denjenigen der Modifikation der Ausführungsform eins sind, können durch diese Struktur ebenfalls erhalten werden.

[Ausführungsform sieben]

Fig. 44 ist ein Schaltbild, das die Struktur eines Speicherzel­ lenblockes 704 einer nichtflüchtigen Halbleiterspeichervorrich­ tung entsprechend einer Ausführungsform sieben der vorliegenden Erfindung zeigt.

Diese Struktur unterscheidet sich von derjenigen des Speicher­ zellenblockes 404 entsprechend der Ausführungsform vier, die in Fig. 31 gezeigt ist, in dem folgenden Punkt:

Bei dem Speicherzellenblock 404 entsprechend der Ausführungsform vier sind die ersten Gattertransistoren TG1 P-Kanal MOS- Transistoren.

Bei dem Speicherzellenblock 704 entsprechend der Ausführungsform sieben, die in Fig. 44 gezeigt ist, sind andererseits die ersten Gattertransistoren TG1 N-Kanal MOS-Transistoren, die in einer P- Typ Wanne (in den Figur auch Pwell) ausgebildet sind.

Die verbleibenden Punkte dieser Ausführungsform sind ähnlich be­ ziehungsweise identisch zu denjenigen des Speicherzellenblockes 404 entsprechend der Ausführungsform vier, die in Fig. 31 ge­ zeigt ist, und daher sind identische Abschnitte mit denselben Bezugszeichen bezeichnet und die redundante Beschreibung ist weggelassen.

Es ist möglich, einen Einfluß durch einen Potentialanstieg der ersten Gattertransistoren TG1 um die Schwellspannung zu verhin­ dern, indem dieselben aus N-Kanal MOS-Transistoren ausgebildet werden.

Beim Lesebetrieb ist, z. B., eine Hauptbitleitung MBL auf ein ne­ gatives Potential (z. B. -1,8 V) gesetzt. Darum ist es möglich, den Betrag eines Potentials, das an die Gates der ersten Gatter­ transistoren TG1 bei dem Lesebetrieb angelegt wird, zu reduzie­ ren, indem dieselben aus N-Kanal MOS-Transistoren vorbereitet beziehungsweise ausgebildet werden.

Fig. 45 ist ein Zeitablaufdiagramm zum Illustrieren des Lesebe­ triebes für den Speicherzellenblock 704, der in Fig. 44 gezeigt ist.

Es wird angenommen, daß alle Potentialpegel der Hauptbitleitung MBL, des ersten Gattertransistors TG1, der P-Typ Wanne, eines zweiten Gattertransistors TG2, einer Wortleitung WL, einer Sour­ celeitung SL und einer N-Typ Wanne zu einem Zeitpunkt t0 in ei­ nem Standby-Zustand gleich 0 V sind.

Zu einem Zeitpunkt t1 wird die P-Typ Wanne auf einen Potential­ pegel von -1,8 V gesetzt. Zu demselben Zeitpunkt t1 bleibt das Gatepotential des ausgewählten ersten Gattertransistors TG1 auf 0 V, während dasjenige eines nicht-ausgewählten ersten Gatter­ transistors TG1 auf -1,8 V gesetzt wird. Als Reaktion darauf tritt nur ein ausgewählter erster Gattertransistor TG1 in einen leitenden Zustand ein. Darum wird ein Emitter des bipolaren Transistors, der einer ausgewählten Subbitleitung entspricht, mit der Hauptbitleitung MBL verbunden.

Zu einem Zeitpunkt t2 fällt der Potentialpegel der Hauptbitlei­ tung MBL auf -1,8 V. Zu einem Zeitpunkt t3 fällt der Potential­ pegel einer ausgewählten Wortleitung WL auf -1,8 V.

Als Reaktion darauf empfängt der bipolare Transistor einen Strom, der in einem Kanal eines ausgewählten Speicherzellentran­ sistors fließt, als einen Basisstrom und führt der Hauptbitlei­ tung MBL einen verstärkten Strom zu.

Zu einem Zeitpunkt t4 kehrt der Potentialpegel der Wortleitung WL auf 0 V zurück, während derjenige der Hauptbitleitung MBL zu einem Zeitpunkt t5 auf 0 V zurückkehrt. Zu einem Zeitpunkt t6 kehren das Gatepotential des ausgewählten ersten Gattertransi­ stors TG1 und der Potentialpegel der P-Typ Wanne auf 0 V zurück, um den Lesebetrieb zu vervollständigen.

Fig. 46 ist ein Zeitablaufdiagramm zum Illustrieren eines Schreibbetriebes für den Speicherzellenblock 704, der in Fig. 44 gezeigt ist.

Zu einem Zeitpunkt t1 fällt der Potentialpegel der P-Typ Wanne auf -6 V. Das Gatepotential des nicht-ausgewählten ersten Gat­ tertransistors TG1 fällt ebenfalls auf -6 V. Das Gatepotential des zweiten Gattertransistors TG2 fällt auf -7 V, wodurch der zweite Gattertransistor TG2 in einen leitenden Zustand eintritt.

Als Reaktion darauf werden der Emitter und die Basis des bipola­ ren Transistors kurzgeschlossen.

Zu einem Zeitpunkt t2 fällt der Potentialpegel der Hauptbitlei­ tung MBL auf -6 V.

Zu einem Zeitpunkt t3 steigt der Potentialpegel einer ausgewähl­ ten Wortleitung WL auf 10 V an.

Während Fig. 46 den Potentialpegel der Wortleitung WL in der Schreibperiode zwischen den Zeitpunkten t3 und t4 als konstant illustriert, wird der Potentialpegel der Wortleitung WL während dieser Schreibperiode in der Praxis, d. h. tatsächlich, pulsweise beziehungsweise pulsartig geändert. Nach dem Anlegen einer vor­ geschriebenen Anzahl von Schreibpulsen wird in der Praxis außer­ dem ein Verifizierungsbetrieb ausgeführt. Zu dem Zeitpunkt t4 ist der Schreibbetrieb vervollständigt, und der Potentialpegel der Wortleitung WL kehrt zu 0 V zurück.

Zu einem Zeitpunkt t5 kehrt der Potentialpegel der Hauptbitlei­ tung MBL zu 0 V zurück.

Zu einem Zeitpunkt t6 kehren die Potentialpegel des ersten Gat­ tertransistors TG1, der P-Typ Wanne und des zweiten Gattertran­ sistors TG2 alle zu 0 V zurück, um den Schreibbetrieb zu ver­ vollständigen.

Fig. 47 ist ein Zeitablaufdiagramm zum Illustrieren eines Lösch­ betriebes für den Speicherzellenblock 704, der in Fig. 44 ge­ zeigt ist.

In einem Standby-Zustand zu einem Zeitpunkt t0 ist die Hauptbit­ leitung MBL in einem offenen Zustand und die Potentialpegel des ersten Gattertransistors TG1, der P-Typ Wanne, des zweiten Gat­ tertransistors TG2, der Wortleitung WL, der Sourceleitung SL und der N-Typ Wanne sind alle gleich 0 V.

Zu einem Zeitpunkt t1 fällt der Potentialpegel der Wortleitung WL auf -18 V. Als Reaktion darauf werden Elektronen von einem schwebenden Gate in ein Substrat injiziert, zur Ausführung des Löschbetriebes.

Zu einem Zeitpunkt t2 kehrt der Potentialpegel der Wortleitung WL zu 0 V zurück, um den Löschbetrieb zu Vervollständigen.

Wenn der Speicherzellenblock 704 in einer geteilten Wanne ausge­ bildet ist, deren Potentialpegel unabhängig gesteuert werden kann, kann der Betrag des Potentials, das an die Wortleitung WL während der Löschzeit angelegt wird, durch Einstellen des Wan­ nenpotentials reduziert werden.

Wie unter Bezugnahme auf die Fig. 45 bis 47 beschrieben worden ist, die Lese-, Schreib- und Löschbetriebe werden in dem Spei­ cherzellenblock 704, der in Fig. 45 gezeigt ist, entsprechend ausgeführt.

Desweiteren ist es möglich, einen Einfluß durch einen Poten­ tialanstieg durch die Schwellspannung des ersten Gattertransi­ stors TG1 zu vermeiden.

[Modifikation der Ausführungsform sieben]

Fig. 48 ist ein Schaltbild, das die Struktur einer Modifikation der Ausführungsform sieben zeigt.

Diese Struktur unterscheidet sich von derjenigen des Speicher­ zellenblockes 704 entsprechend der Ausführungsform sieben, die in Fig. 44 gezeigt ist, in einem Punkt dahingehend, daß die Speicherzellen Zwei-Transistor-Speicherzellen vom Sourceauswahl­ typ sind.

Außerdem können in Fig. 48 die Speicherzellen durch Zwei- Transistor-Speicherzellen vom Drainauswahltyp ersetzt werden, ähnlich zu der Ausführungsform eins.

Wirkungen, die ähnlich beziehungsweise identisch zu denjenigen der Modifikation der Ausführungsform eins sind, können durch die Zwei-Transistor-Speicherzellen vom Source- oder Drainauswahltyp erhalten werden.

[Ausführungsform acht]

Fig. 49 ist ein Schaltbild, das die Struktur eines Speicherzel­ lenblockes 804 einer nichtflüchtigen Halbleiterspeichervorrich­ tung entsprechend einer Ausführungsform acht der vorliegenden Erfindung zeigt.

Diese Struktur unterteilt sich von derjenigen des Speicherzel­ lenblockes 504 entsprechend der Ausführungsform fünf, die in Fig. 37 gezeigt ist, in einem Punkt dahingehend, daß die Gatter­ transistoren TG1a und TG1b N-Kanal MOS-Transistoren sind, die einer P-Typ Wanne ausgebildet sind.

Die verbleibenden Punkte dieser Struktur sind ähnlich bezie­ hungsweise identisch zu denjenigen des Speicherzellenblockes 504 entsprechend der Ausführungsform fünf, der in Fig. 37 gezeigt ist, und daher sind identische Abschnitte mit denselben Bezugs­ zeichen bezeichnet und die redundante Beschreibung ist weggelas­ sen.

Aufgrund der Struktur, die in Fig. 49 gezeigt ist, ist es mög­ lich, einen Einfluß durch einen Potentialanstieg um die Schwellspannung der Gattertransistoren TG1a und TG1b zu vermei­ den, wenn eine Hauptbitleitung auf ein negatives Potential bei einem Lesebetrieb gesetzt wird.

[Modifikation der Ausführungsform acht]

Fig. 50 ist ein Schaltbild, das eine Modifikation des Speicher­ zellenblockes 804 entsprechend der Ausführungsform acht zeigt.

Diese Struktur unterscheidet sich von derjenigen, die in Fig. 49 gezeigt ist, in einem Punkt dahingehend, daß die Speicherzellen Zwei-Transistor-Speicherzellen vom Sourceauswahltyp sind.

Ebenso können in Fig. 50 die Speicherzellen durch Zwei- Transistor-Speicherzellen vom Drainauswahltyp ersetzt werden.

Mit dieser Struktur können Wirkungen, die ähnlich beziehungswei­ se identisch zu denjenigen der Modifikation der Ausführungsform eins sind, erhalten werden.

[Ausführungsform neun]

Fig. 51 ist ein Schaltbild, das die Struktur eines Speicherzel­ lenblockes 904 einer nichtflüchtigen Halbleiterspeichervorrich­ tung entsprechend einer Ausführungsform neun der vorliegenden Erfindung zeigt.

Diese Struktur unterscheidet sich von derjenigen des Speicher­ zellenblockes 604 entsprechend der Ausführungsform sechs, die in Fig. 40 gezeigt ist, in einem Punkt dahingehend, daß Gattertran­ sistoren TG1a und TG1b N-Kanal MOS-Transistoren sind, die einer P-Typ Wanne ausgebildet sind.

Die verbleibenden Punkte dieser Ausführungsform sind ähnlich be­ ziehungsweise identisch zu denjenigen des Speicherzellenblockes 604 entsprechend der Ausführungsform sechs, der in Fig. 40 ge­ zeigt ist, und daher sind identische Abschnitte mit denselben Bezugszeichen bezeichnet und die redundante Beschreibung ist weggelassen.

Aufgrund der Struktur, die in Fig. 51 gezeigt ist, ist es mög­ lich, einen Einfluß durch einen Potentialanstieg durch die Schwellspannung der Gattertransistoren TG1a und TG1b zu vermei­ den, wenn eine Bitleitung auf ein negatives Potential bei einem Lesebetrieb gesetzt ist.

[Modifikation der Ausführungsform neun]

Fig. 52 ist ein Schaltbild, das eine Modifikation des Speicher­ zellenblockes 904, der in Fig. 51 gezeigt ist, zeigt.

Diese Struktur unterscheidet sich von derjenigen des Speicher­ zellenblockes 904 in einem Punkt dahingehend, daß die Speicher­ zellen Zwei-Transistor-Speicherzellen vom Sourceauswahltyp sind.

Auch in Fig. 52 können die Speicherzellen durch Zwei- Transistoren-Speicherzellen vom Drainauswahltyp ersetzt werden.

Aufgrund dieser Struktur können Wirkungen, die ähnlich bezie­ hungsweise identisch zu denjenigen der Modifikation der Ausfüh­ rungsform eins sind, erhalten werden.

[Ausführungsform zehn]

Fig. 53 ist ein Schaltbild zum Illustrieren der Struktur der Speicherzellenblöcke 1004 einer nichtflüchtigen Halbleiterspei­ chervorrichtung entsprechend einer Ausführungsform zehn der vor­ liegenden Erfindung.

Diese Struktur unterscheidet sich von derjenigen des Speicher­ zellenblockes 404 entsprechend der Ausführungsform vier, die in Fig. 31 gezeigt ist, in einem Punkt dahingehend, daß ein bipola­ rer Transistor BT1 durch ein benachbartes Paar von Speicherzel­ lenblöcken 1004 geteilt wird.

In den Speicherzellenblöcken 1004 entsprechend der Ausführungs­ form zehn, die in Fig. 53 gezeigt ist, ist der Emitter des bipo­ laren Transistors BT1 direkt mit einer Hauptbitleitung MBL ver­ bunden, und der Emitter und die Basis des bipolaren Transistors BT1 werden durch einen zweiten P-Kanal Gattertransistor TG2 so gesteuert, daß sie kurzgeschlossen werden.

Die Basis des bipolaren Transistors BT1 wird selektiv mit einer der benachbarten Subbitleitungen SBL1a und SBL1b durch den er­ sten Gattertransistor TG1 verbunden.

Aufgrund der zuvor erwähnten Struktur kann die Anzahl der Aus­ wahlleitungen zum Steuern der ersten und zweiten Gattertransi­ storen BT1 und BT2 reduziert werden, so daß eine für eine höhere Integration geeignetere Struktur erhalten wird.

[Modifikation der Ausführungsform zehn]

Fig. 54 ist ein Schaltbild, das eine Modifikation der Speicher­ zellenblöcke 1004 entsprechend der Ausführungsform zehn, die in Fig. 53 gezeigt ist, zeigt.

Diese Struktur unterscheidet sich von derjenigen, die in Fig. 53 gezeigt ist, in einem Punkt dahingehend, daß die Speicherzellen Zwei-Transistor-Speicherzellen vom Sourceauswahltyp sind.

Auch in der Fig. 54 können die Speicherzellen durch Zwei- Transistor-Speicherzellen vom Drainauswahltyp ersetzt werden.

Mit der zuvor erwähnten Struktur können Wirkungen, die ähnlich beziehungsweise zu denjenigen der Modifikation der Ausführungs­ form eins sind, erhalten werden.

[Ausführungsform elf]

Fig. 55 ist ein Schaltbild, das die Struktur von Speicherzellen­ blöcken 1104 einer nichtflüchtigen Halbleiterspeichervorrichtung entsprechend einer Ausführungsform elf der vorliegenden Erfin­ dung zeigt.

Diese Struktur unterscheidet sich von derjenigen des Speicher­ zellenblockes 504 entsprechend der Ausführungsform fünf, die in Fig. 37 gezeigt ist, in einem Punkt dahingehend, daß ein bipola­ rer Transistor BT1 durch ein benachbartes Paar von Speicherzel­ lenblöcken 1104 geteilt wird.

Unter Bezugnahme auf Fig. 55, der Emitter des bipolaren Transi­ stors BT1 ist direkt mit einer Hauptbitleitung MBL verbunden und der Emitter und die Basis des bipolaren Transistors BT1 werden durch einen zweiten P-Kanal Gattertransistor TG2 derart gesteu­ ert, daß sie kurzgeschlossen werden beziehungsweise werden kön­ nen.

Die Basis des bipolaren Transistors BT1 wird durch die Gatter­ transistoren TG1a und TG1b derart gesteuert, daß sie selektiv mit einer Subbitleitungen SBL1a, SBL1b, SBL2a und SBL2b in den benachbarten Paaren von Speicherzellenblöcken 1104 verbunden wird.

Auch in der Fig. 55 sind die Gattertransistoren TG1b und TG1a, die der Subbitleitung SBL1a entsprechen, Verarmungs- beziehungs­ weise Anreicherungsmodus-Transistoren, während diejenigen, die der Subbitleitung SBL2a entsprechen, Anreicherungs- beziehungs­ weise Verarmungsmodus-Transistoren sind.

Mit der in Fig. 55 gezeigten Struktur wird eine Struktur, die zusätzlich zu den Wirkungen, die unter Bezugnahme auf die Aus­ führungsform fünf beschrieben worden sind, für eine höhere Inte­ gration geeigneter ist, implementiert.

[Modifikation der Ausführungsform elf]

Fig. 56 ist ein Schaltbild, das eine Modifikation der Ausfüh­ rungsform elf zeigt.

Diese Struktur unterscheidet sich von derjenigen, die in Fig. 55 gezeigt ist, in einem Punkt dahingehend, daß die Speicherzellen Zwei-Transistor-Speicherzellen vom Sourceauswahltyp sind.

Auch in der Fig. 46 können die Speicherzellen durch Zwei- Transistor-Speicherzellen vom Drainauswahltyp ersetzt werden.

Mit der zuvor erwähnten Struktur können Wirkungen, die ähnlich beziehungsweise identisch zu denjenigen der Modifikation der Ausführungsform eins sind, erhalten werden.

[Ausführungsform zwölf]

Fig. 57 ist ein Schaltbild, das die Struktur der Speicherzellen­ blöcke 1204 einer nichtflüchtigen Halbleiterspeichereinrichtung entsprechend einer Ausführungsform zwölf der vorliegenden Erfin­ dung zeigt.

Dies Struktur unterscheidet sich von derjenigen des Speicherzel­ lenblockes 604 entsprechend der Ausführungsform sechs, die in Fig. 40 gezeigt ist, in einem Punkt dahingehend, daß ein bipola­ rer Transistor BT1 durch ein benachbartes Paar von Speicherzel­ lenblöcken 1204 geteilt wird.

Unter Bezugnahme auf Fig. 57, der Emitter des bipolaren Transi­ stors BT1 ist direkt mit einer Hauptbitleitung MBL verbunden und der Emitter und die Basis des bipolaren Transistors BT1 werden durch einen zweiten P-Kanal Gattertransistor TG2 dazu gesteuert, daß sie kurzgeschlossen werden beziehungsweise werden können.

Auch in Fig. 57 sind die Sources und Drains der Gattertransisto­ ren TG1b, die den Subbitleitungen SBL1a und SBL1b entsprechen, entsprechend kurzgeschlossen.

Mit der Struktur der Speicherzellenblöcke 1204 wird eine Schal­ tungsstruktur implementiert, die zusätzlich zu den Wirkungen des Speicherzellenblocks 604 entsprechend der Ausführungsform sechs geeigneter für eine höhere Integration ist.

[Modifikation der Ausführungsform zwölf]

Fig. 58 ist ein Schaltbild, das eine Modifikation der Speicher­ zellenblöcke 1204 entsprechend der Ausführungsform zwölf, die in Fig. 57 gezeigt ist, zeigt.

Diese Struktur unterscheidet sich von derjenigen, die in Fig. 57 gezeigt ist, in einem Punkt dahingehend, daß die Speicherzellen Zwei-Transistor-Speicherzellen vom Sourceauswahltyp sind.

Auch in der Fig. 58 können die Speicherzellen durch Zwei- Transistor-Speicherzellen vom Drainauswahltyp ersetzt werden.

Mit der zuvor erwähnten Struktur können Wirkungen, die ähnlich beziehungsweise identisch zu denjenigen der Modifikation der Ausführungsform eins sind, erhalten werden.

In der obigen Beschreibung ist angenommen worden, daß alle Spei­ cherzellentransistoren P-Kanal Transistoren sind. Jedoch ist die vorliegende Erfindung nicht drauf beschränkt, sondern sie ist ebenso auf N-Kanal Speicherzellentransistoren durch Änderung der Polarität der Potentialanordnungen und von ähnlichem anwendbar.

Obwohl die vorliegende Erfindung im Detail beschrieben und illu­ striert worden ist, ist klar zu verstehen, daß dasselbe nur zum Zwecke der Illustration und des Beispiels und nicht zum Zwecke der Begrenzung zu verstehen ist. Der Umfang der vorliegenden Er­ findung wird nur durch die Begriffe der anhängenden Ansprüche begrenzt.

Claims (20)

1. Nichtflüchtige Halbleiterspeichervorrichtung, die auf ei­ nem Halbleitersubstrat ausgebildet ist, mit
einem Speicherzellenfeld (104), das eine Mehrzahl von Speicher­ zellen, die in Zeilen und Spalten angeordnet sind, aufweist, wo­ bei das Speicherzellenfeld in eine Mehrzahl von Blöcken aufge­ teilt ist, die jeweils eine Mehrzahl von Speicherzellen enthal­ ten, die auf einer Mehrzahl von Zeilen und einer zweiten Mehr­ zahl von Spalten angeordnet sind,
einer Mehrzahl von ersten Hauptbitleitungen (RMBL1), die über der Mehrzahl von Blöcken entsprechend der Spalten der Speicher­ zellen vorgesehen sind,
einer Mehrzahl von zweiten Hauptbitleitungen (PMBL1), die über der Mehrzahl von Blöcken entsprechend der Spalten der Speicher­ zellen vorgesehen sind,
einer Gruppe von Subbitleitungen (SBL1-SBL4), die in jedem der Mehrzahl von Blöcken entsprechend der zweiten Mehrzahl von Spal­ ten entsprechend vorgesehen sind,
einer Mehrzahl von Wortleitungen (WL), die über der Mehrzahl von Blöcken entsprechend der Zeilen der Speicherzellen vorgesehen sind,
wobei jede der Speicherzellen, die entsprechend den Schnittpunk­ ten der Subbitleitungen und der Wortleitungen angeordnet sind,
einen Speicherzellentransistor aufweist, der
einen Sourcebereich (2) und einen Drainbereich (3) eines zweiten Leitungstyps, die an einer Hauptoberfläche des Halbleitersubstrates (1) eines ersten Leitungstyps ausge­ bildet sind,
einen Kanalbereich (8), der zwischen dem Sourcebereich (2) und dem Drainbereich (3) angeordnet ist,
eine Ladungsspeicherungselektrode (5), die auf dem Kanal­ bereich (8) mit einer Oxidschicht (4) dazwischen ausgebil­ det ist, und
eine Steuerelektrode (7), die oberhalb der Ladungsspeiche­ rungselektrode (5) mit einer Isolierschicht (6) dazwischen ausgebildet ist, aufweist,
wobei der Drainbereich des Speicherzellentransistors mit der entsprechenden Subbitleitung gekoppelt ist, und
das Potential der Steuerelektrode durch die entsprechende Wortleitung gesteuert wird,
einer Mehrzahl von bipolaren Transistoren (BT), die jeweils für den entsprechenden Block vorgesehen sind, zum Verstärken eines Stromes, der zwischen dem Sourcebereich und dem Drainbereich des ausgewählten Speicherzellentransistors durch die ausgewählte Subbitleitung als ein Basisstrom fließt, und zum Steuern eines Stromes, der zu der entsprechenden ersten Hauptbitleitung fließt, bei einem Lesebetrieb,
einem Verbindungsmittel (200, 210, 320), das für jeden der Blöc­ ke vorgesehen ist, zum selektiven Koppeln der Subbitleitungen mit den entsprechenden zweiten Hauptbitleitungen bei einem Schreibbetrieb und zum selektiven Koppeln der Subbitleitungen mit einer Basis des entsprechenden bipolaren Transistors bei dem Lesebetrieb,
einem Speicherzellenauswahlmittel (106, 108, 114) zum Auswählen der entsprechenden Subbitleitung, der entsprechenden ersten und zweiten Hauptbitleitung und der entsprechenden Wortleitung als Reaktion auf ein externes Adreßsignal,
einem Datenlesemittel (128) zum Lesen der Daten aus der ausge­ wählten Speicherzelle als Reaktion auf den Wert des Stromes, der durch die ausgewählte erste Hauptbitleitung fließt, und
einem Schreibmittel (126) zum Injizieren oder Extrahieren von Elektronen in die Ladungsspeicherungselektrode oder aus der La­ dungsspeicherungselektrode des ausgewählten Speicherzellentran­ sistors durch die zweite Hauptbitleitung bei dem Schreibbetrieb.

2. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1, bei der
das Speicherzellenauswahlmittel
ein Zeilenauswahlmittel (106) zum Auswählen der entsprechenden Wortleitung als Reaktion auf ein externes Adreßsignal, und
ein Spaltenauswahlmittel (108, 114) zum Auswählen der entspre­ chenden ersten und zweiten Hauptbitleitung und der entsprechen­ den Subbitleitung als Reaktion auf ein externes Adreßsignal auf­ weist, und
das Verbindungsmittel ein erstes internes Verbindungsmittel (200), das durch das Spal­ tenauswahlmittel gesteuert wird, zum selektiven Verbinden der Subbitleitung mit der Basis des entsprechenden bipolaren Transi­ stors bei dem Lesebetrieb, und
ein zweites internes Verbindungsmittel (210), das durch das Spaltenauswahlmittel gesteuert wird, zum selektiven Verbinden der Subbitleitungen mit der zweiten Hauptbitleitung bei dem Schreibbetrieb, aufweist.

3. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 2, die weiter
eine Mehrzahl von Zellenauswahlleitungen (MSL), die für die Zei­ len der Speicherzellen entsprechend vorgesehen sind, aufweist, bei der die Speicherzelle
einen Zellenauswahltransistor (MS) zum selektiven Öff­ nen/Schließen eines Leitungsweges für einen Strom, der zwischen der Subbitleitung und der Basis des bipolaren Transistors fließt, durch den Speicherzellentransistor aufweist,
wobei das Spaltenauswahlmittel die Zellenauswahlleitung, die der ausgewählten Speicherzelle entspricht, aktiviert und den Zellen­ auswahltransistor der ausgewählten Speicherzelle in einen lei­ tenden Zustand bringt.

4. Nichtflüchtige Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, bei der das Verbindungsmittel einen MOS-Transistor (TG2) zum selektiven Koppeln der Subbitlei­ tung mit der Basis des bipolaren Transistors aufweist, und der bipolare Transistor eine Basisschicht aufweist, die mit Do­ tierstoffen zur selben Zeit in einem Schritt des Dotierens der Source- und Drainbereiche des MOS-Transistors mit den Dotier­ stoffen dotiert ist.

5. Nichtflüchtige Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 4, bei der
das Speicherzellenauswahlmittel
ein Zeilenauswahlmittel zum Auswählen der entsprechenden Wort­ leitung als Reaktion auf ein externes Adreßsignal, und
ein Spaltenauswahlmittel zum Auswählen der entsprechenden ersten und zweiten Hauptbitleitung und der entsprechenden Subbitleitung als Reaktion auf ein externes Adreßsignal aufweist, und
das Verbindungsmittel
eine Blockverbindung (LBN), die gemeinsam für die Gruppe von Subbitleitungen vorgesehen ist,
ein erstes internes Verbindungsmittel (SG1-SG4), das durch das Spaltenauswahlmittel gesteuert wird, zum selektiven Verbinden der Subbitleitungen mit der Blockverbindung,
ein zweites internes Verbindungsmittel (RSG0), das durch das Spaltenauswahlmittel gesteuert wird, zum selektiven Verbinden der Blockverbindung mit der Basis des entsprechenden bipolaren Transistors bei dem Lesebetrieb, und
ein drittes internes Verbindungsmittel (PSG0), das durch das Spaltenauswahlmittel gesteuert wird, zum selektiven Koppeln der Blockverbindung mit den zweiten Hauptbitleitungen, aufweist.

6. Nichtflüchtige Halbleiterspeichervorrichtung nach einem der Ansprüche 2 bis 5, die weiter
eine Mehrzahl von Zellenauswahlleitungen (MSL), die für die Zei­ len der Speicherzellen entsprechend vorgesehen sind, aufweist, bei der die Speicherzelle
einen Zellenauswahltransistor (M5) zum selektiven Öff­ nen/Schließen eines Leitungsweges für einen Strom, der zwischen der Subbitleitung und der Basis des bipolaren Transistors fließt, durch den Speicherzellentransistor aufweist,
wobei das Spaltenauswahlmittel die Zellenauswahlleitung, die der ausgewählten Speicherzelle entspricht, aktiviert und den Zellen­ auswahltransistor der ausgewählten Speicherzelle in einen lei­ tenden Zustand bringt.

7. Nichtflüchtige Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 6, bei der
das Verbindungsmittel
einen MOS-Transistor (RSG0) zum selektiven Koppeln der Subbit­ leitung mit der Basis des bipolaren Transistors aufweist, und der bipolare Transistor (BT1) eine Basisschicht aufweist, die mit Dotierstoffen zur selben Zeit in einem Schritt des Dotierens der Source- und Drainbereiche des MOS-Transistors mit den Do­ tierstoffen dotiert ist.

8. Nichtflüchtige Halbleiterspeichervorrichtung, die auf ei­ nem Halbleitersubstrat ausgebildet ist, mit
einem Speicherzellenfeld, das eine Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind, aufweist, wobei das Speicherzellenfeld in eine Mehrzahl von Blöcken unterteilt ist, die jeweils eine Mehrzahl von Speicherzellen aufweisen, die in ersten und zweiten Spalten und einer ersten Mehrzahl von Zeilen angeordnet sind,
einer Mehrzahl von Hauptbitleitungen (MBL), die für die entspre­ chenden Blöcke vorgesehen sind,
erste und zweite Subbitleitungen (SBL1, SBL2), die entsprechend der Spalten, die in den Blöcken enthalten sind, vorgesehen sind,
einer Mehrzahl von Wortleitungen, die über der Mehrzahl von Blöcken entsprechend der Zeilen von Speicherzellen entsprechend vorgesehen sind,
wobei jede der Speicherzellen, die entsprechend der Schnittstel­ len zwischen den ersten und zweiten Subbitleitungen und den Wortleitungen vorgesehen sind, einen Speicherzellentransistor aufweist, der
einen Sourcebereich (2) und einen Drainbereich (3) eines zweiten Leitungstyps, die an einer Hauptoberfläche des Halbleitersubstrates (1) von einem ersten Leitungstyp aus­ gebildet sind,
einen Kanalbereich (8), der zwischen dem Sourcebereich (2) und dem Drainbereich (3) angeordnet ist,
eine Ladungsspeicherungselektrode (5), die auf dem Kanal­ bereich (8) mit einer Oxidschicht (4) dazwischen ausgebil­ det ist, und
eine Steuerelektrode (7), die oberhalb der Ladungsspeiche­ rungselektrode (5) mit einer Isolierschicht (6) dazwischen ausgebildet ist, aufweist
wobei der Drainbereich (3) des Speicherzellentransistors mit der entsprechenden Subbitleitung gekoppelt ist, und
das Potential der Steuerelektrode (7) durch die entspre­ chende Wortleitung (WL) gesteuert wird,
ersten und zweiten bipolaren Transistoren (BT1, BT2), die für die entsprechenden ersten und zweiten Subbitleitungen vorgesehen sind, zum Verstärken eines Stromes, der zwischen dem Sourcebe­ reich und dem Drainbereich des Speicherzellentransistors, der bei einem Lesebetrieb ausgewählt ist, durch die ausgewählte er­ ste oder zweite Subbitleitung als ein Basisstrom fließt, einem Verbindungsmittel (TG1, TG2) zum selektiven Koppeln des Stromes, der durch den ersten und zweiten bipolaren Transistor verstärkt worden ist, mit der entsprechenden Hauptbitleitung beim Lesebetrieb und zum Kurzschließen eines Emitters und einer Basis des ersten und zweiten bipolaren Transistors, der der aus­ gewählten ersten oder zweiten Subbitleitung entspricht, während die ausgewählte Hauptbitleitung mit der ausgewählten ersten oder zweiten Subbitleitung bei einem Schreibbetrieb gekoppelt wird, einem Speicherzellenauswahlmittel zum Auswählen der entsprechen­ den ersten oder zweiten Subbitleitung, die der Hauptbitleitung entspricht, und der entsprechenden Wortleitung als Reaktion auf ein externes Adreßsignal,
einem Datenlesemittel zum Lesen von Daten aus der ausgewählten Speicherzelle als Reaktion auf den Wert des Stromes, der durch die ausgewählte Hauptbitleitung fließt, und
einem Schreibmittel zum Injizieren oder Extrahieren von Elektro­ nen in die Ladungsspeicherungselektrode oder aus der Ladungs­ speicherungselektrode des ausgewählten Speicherzellentransistors durch die Hauptbitleitungen bei dem Schreibbetrieb.

9. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 8, bei der
der erste und der zweite bipolare Transistor auf gegenüberlie­ genden Seiten der ersten beziehungsweise zweiten Subbitleitung angeordnet sind, und
das Verbindungsmittel
ein erstes und zweites Umschaltmittel, die für den entsprechen­ den ersten bipolaren Transistor vorgesehen und in Reihe zwischen die entsprechende Hauptbitleitung und die erste Subbitleitung geschaltet sind, zum Umschalten zwischen einem offenen und einem geschlossenen Zustand gesteuert durch das Speicherzellenauswahl­ mittel, und
ein drittes und ein viertes Umschaltmittel, die für den entspre­ chenden zweiten bipolaren Transistor vorgesehen und in Reihe zwischen die entsprechende Hauptbitleitung und die zweite Sub­ bitleitung geschaltet sind, zum Umschalten zwischen einem offe­ nen und einem geschlossenen Zustand gesteuert durch das Spei­ cherzellenauswahlmittel,
aufweist, wobei
jedes der ersten und dritten Umschaltmittel ein Ende aufweist,
das mit der entsprechenden Hauptbitleitung verbunden ist,
das zweite Umschaltmittel ein Ende, das mit einem Emitter des ersten bipolaren Transistors und einem anderen Ende des ersten Umschaltmittels verbunden ist, und
ein anderes Ende, das mit einer Basis des ersten bipolaren Tran­ sistors und der ersten Subbitleitung verbunden ist, aufweist, und
das vierte Umschaltmittel
ein Ende, das mit einem Emitter des zweiten bipolaren Transi­ stors und einem anderen Ende des dritten Umschaltmittels verbun­ den ist, und
ein anderes Ende, das mit einer Basis des zweiten bipolaren Transistors und der zweiten Subbitleitung verbunden ist, auf­ weist.

10. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 8 oder 9, die weiter
eine Mehrzahl von Zellenauswahlleitungen, die für die Zeilen der Speicherzellen entsprechend vorgesehen sind, aufweist,
wobei die Speicherzelle weiter einen Zellenauswahltransistor aufweist zum selektiven Öffnen/Schließen eines Leitungsweges ei­ nes Stromes, der zwischen der Subbitleitung und einer Basis des bipolaren Transistors fließt, durch den Speicherzellentransi­ stor, und
bei der das Speicherzellenauswahlmittel die Zellenauswahllei­ tung, die der ausgewählten Speicherzelle entspricht, aktiviert und den Zellenauswahltransistor der ausgewählten Speicherzelle in einen leitenden Zustand bringt.

11. Nichtflüchtige Halbleiterspeichervorrichtung nach einem der Ansprüche 8 bis 10, bei der
die Speicherzellentransistoren in einer Wanne des ersten Lei­ tungstyps ausgebildet sind, die an der Hauptoberfläche des Halb­ leitersubstrates ausgebildet ist, und
die Wanne des ersten Leitungstyps in eine Mehrzahl von Wannen­ blöcken für die entsprechenden Blöcke unterteilt ist, und
die nichtflüchtige Halbleiterspeichervorrichtung weiter einen Wannenpotentialerzeugungsmittel zum Erzeugen eines Wannen­ potentials, das den Wannenblöcken zuzuführen ist, und
eine Mehrzahl von Wannenpotentialzufuhrverbindungen, die in min­ destens einem Paar für jeden der Wannenblöcke vorgesehen sind, zum Übertragen des Wannenpotentials, das von dem Wannenpoten­ tialerzeugungsmittel ausgegeben wird, aufweist.

12. Nichtflüchtige Halbleiterspeichervorrichtung nach einem der Ansprüche 8 bis 11, bei der
der erste und zweite bipolare Transistor auf einzelnen Seiten der ersten und zweiten Subbitleitungen angeordnet sind,
das Verbindungsmittel
ein erstes, zweites und drittes Umschaltmittel, die für einen entsprechenden ersten bipolaren Transistor vorgesehen und in Reihe zwischen die entsprechende Hauptbitleitung und die erste Subbitleitung geschaltet sind, zum Umschalten zwischen einem of­ fenen und einem geschlossenen Zustand gesteuert durch das Spei­ cherzellenauswahlmittel, und
ein viertes, fünftes und sechstes Umschaltmittel, die für den entsprechenden bipolaren Transistor vorgesehen und in Reihe zwi­ schen die entsprechende Hauptbitleitung und die zweite Subbit­ leitung geschaltet sind, zum Umschalten zwischen einem offenen und einem geschlossenen Zustand gesteuert durch das Speicherzel­ lenauswahlmittel aufweist,
wobei das erste und vierte Umschaltmittel jeweils ein Ende auf­ weisen, das mit der entsprechenden Hauptbitleitung verbunden ist,
das zweite Umschaltmittel
ein Ende, das mit einem anderen Ende des ersten Umschaltmittels verbunden ist, und
ein anderes Ende, das mit einem Emitter des ersten bipolaren Transistors und einem Ende des dritten Umschaltmittels verbunden ist, aufweist,
das dritte Umschaltmittel ein anderes Ende aufweist, das mit ei­ ner Basis des ersten bipolaren Transistors und der ersten Sub­ bitleitung verbunden ist,
das fünfte Umschaltmittel ein Ende das mit einem anderen Ende des vierten Umschaltmittels verbunden ist, und
ein anderes Ende, das mit einem Emitter des zweiten bipolaren Transistors und einem Ende des sechsten Umschaltmittels verbun­ den ist, aufweist, und
das sechste Umschaltmittel ein anderes Ende aufweist, das mit einer Basis des zweiten bipolaren Transistors und der zweiten Subbitleitung verbunden ist.

13. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 12, bei der
jedes der zweiten, dritten, vierten und sechsten Umschaltmittel einen Anreicherungsmodus-MOS-Transistor aufweist, und
jedes der ersten und fünften Umschaltmittel einen Verarmungsmo­ dus-Transistor aufweist.

14. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 13, die weiter
eine Mehrzahl von Zellenauswahlleitungen, die für die Zeilen von Speicherzellen entsprechend vorgesehen sind, aufweist,
bei der die Speicherzelle weiter einen Zellenauswahltransistor aufweist zum selektiven Öff­ nen/Schließen eines Leitungsweges eines Stromes, der zwischen der Subbitleitung und der Basis des bipolaren Transistors fließt, durch den Speicherzellentransistor, und
das Zeilenauswahlmittel die Zeilenauswahlleitung, die der ausge­ wählten Speicherzelle entspricht, aktiviert und den Zellenaus­ wahltransistor der ausgewählten Speicherzelle in einen leitenden Zustand bringt.

15. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 12, bei der
jedes der ersten bis sechsten Umschaltmittel Anreicherungsmodus- MOS-Transistoren aufweist, und
die Sources und Drains des ersten beziehungsweise fünften Um­ schaltmittels kurzgeschlossen sind.

16. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 15, die weiter
eine Mehrzahl von Zellenauswahlleitungen, die für die Zeilen von Speicherzellen entsprechend vorgesehen sind, aufweist,
bei der die Speicherzelle weiter einen Zellenauswahltransistor aufweist zum selektiven Öff­ nen/Schließen eines Leitungsweges eines Stromes, der zwischen der Subbitleitung und dem bipolaren Transistor fließt, durch den Speicherzellentransistor, und
das Spaltenauswahlmittel die Zellenauswahlleitung, die der aus­ gewählten Speicherzelle entspricht, aktiviert und den Zellenaus­ wahltransistor der ausgewählten Speicherzelle in einen leitenden Zustand bringt.

17. Nichtflüchtige Halbleiterspeichervorrichtung, die auf ei­ nem Halbleitersubstrat ausgebildet ist, mit
einem Speicherzellenfeld, das eine Mehrzahl von Speicherzellen,
die in Zeilen und Spalten angeordnet sind, aufweist, wobei das Speicherzellenfeld in eine Mehrzahl von Blöcken unterteilt ist, die jeweils eine Mehrzahl von Speicherzellen enthalten, die min­ destens in ersten und zweiten Spalten und einer ersten Mehrzahl von Zeilen angeordnet sind,
eine Mehrzahl von Hauptbitleitungen (MBL), die über mindestens zwei Blöcken vorgesehen sind,
mindestens zwei Subbitleitungen (SBL1a, SBL2a, SBL1b, SBL2b), die entsprechend der Spalten, die in jedem der Blöcke vorgesehen sind, vorgesehen sind,
einer Mehrzahl von Wortleitungen, die über der Mehrzahl von Blöcken entsprechend der Zeilen von Speicherzellen entsprechend vorgesehen sind,
bei der jede der Speicherzellen, die entsprechend der Schnitt­ punkte zwischen den Subbitleitungen und den Wortleitungen vorge­ sehen sind, einen Speicherzellentransistor aufweist, der einen Sourcebereich (2) und einen Drainbereich (3) eines zweiten Leitungstyps, die an einer Hauptoberfläche des Halbleitersubstrates (1) eines ersten Leitungstyps ausge­ bildet sind,
einen Kanalbereich (8), der zwischen dem Sourcebereich (2) und dem Drainbereich (3) angeordnet ist,
eine Ladungsspeicherungselektrode (5), die auf dem Kanal­ bereich (8) mit einer Oxidschicht (4) dazwischen ausgebil­ det ist, und
einer Steuerelektrode (7), die oberhalb der Ladungsspei­ cherungselektrode (5) mit einer Isolierschicht (6) dazwi­ schen ausgebildet ist,
wobei der Drainbereich des Speicherzellentransistors mit der entsprechenden Subbitleitung gekoppelt ist, und
das Potential der Steuerelektrode (7) durch die entspre­ chende Wortleitung gesteuert wird,
einer Mehrzahl von bipolaren Transistoren, die entsprechend je­ des Paares von ersten und zweiten Blöcken unter der Mehrzahl von Blöcken vorgesehen sind, zum Verstärken eines Stromes, der zwi­ schen dem Sourcebereich und dem Drainbereich des Speicherzellen­ transistors, der in einem Lesebetrieb ausgewählt ist, als ein Basisstrom durch die ausgewählte Subbitleitung fließt,
einem Verbindungsmittel, das für jeden der bipolaren Transisto­ ren vorgesehen ist, zum selektiven Koppeln der Basen der bipola­ ren Transistoren mit der ausgewählten Subbitleitung zum Zuführen des Stromes, der durch die bipolaren Transistoren verstärkt ist, zu der entsprechenden Hauptbitleitung bei dem Lesebetrieb, wäh­ rend ein Emitter und eine Basis des bipolaren Transistors, der der ausgewählten Subbitleitung entspricht, kurzgeschlossen wer­ den und die ausgewählte Hauptbitleitung mit der ausgewählten Subbitleitung bei einem Schreibbetrieb gekoppelt wird,
einem Speicherzellenauswahlmittel zum Auswählen der entsprechen­ den Subbitleitung, der entsprechenden Hauptbitleitung und der entsprechenden Wortleitung als Reaktion auf ein externes Adreß­ signal,
einem Datenlesemittel zum Lesen von Daten aus der ausgewählten Speicherzelle als Reaktion auf den Wert des Stromes, der durch die ausgewählte Hauptbitleitung fließt, und
einem Schreibmittel zum Injizieren oder Extrahieren von Elektro­ nen in die Ladungsspeicherungselektrode oder aus der Ladungs­ speicherungselektrode des ausgewählten Speicherzellentransistors durch die Hauptbitleitungen bei dem Schreibbetrieb.

18. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 17, bei der
jeder der bipolaren Transistoren (BT1) gemeinsam für die Subbit­ leitungen (SBL1a, SBL1b), die zu der identischen Spalte gehören, die in dem entsprechenden ersten und zweiten Block enthalten sind, vorgesehen ist, und
das Verbindungsmittel ein erstes und zweites Umschaltmittel, die durch das Datenlese­ mittel gesteuert werden, zum selektiven Koppeln einer Basis des bipolaren Transistors mit den Subbitleitungen in den entspre­ chenden ersten beziehungsweise zweiten Blöcken, und
ein drittes Umschaltmittel, das durch das Schreibmittel gesteu­ ert wird, zum Kurzschließen eines Emitters und der Basis des bi­ polaren Transistors, der der ausgewählten Subbitleitung ent­ spricht, und zum Koppeln der ausgewählten Hauptbitleitung mit der ausgewählten Subbitleitung aufweist.

19. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 17, bei der
jeder der bipolaren Transistoren gemeinsam für zwei der Subbit­ leitungen (SBL1a, SBL2a), die in dem entsprechenden ersten Block enthalten sind, und zwei der Subbitleitungen (SBL1b, SBL2b), die in dem entsprechenden zweiten Block enthalten sind, vorgesehen ist, und
das Verbindungsmittel
ein erstes und zweites Umschaltmittel, die durch das Datenlese­ mittel gesteuert werden, zum selektiven Koppeln einer Basis des bipolaren Transistors mit den Subbitleitungen in dem entspre­ chenden ersten beziehungsweise zweiten Block, und
ein drittes Umschaltmittel, das durch das Schreibmittel gesteu­ ert wird, zum Kurzschließen eines Emitters und der Basis des bi­ polaren Transistors, der der ausgewählten Subbitleitung ent­ spricht, und zum Koppeln der ausgewählten Hauptbitleitung mit der ausgewählten Subbitleitung aufweist.

20. Nichtflüchtige Halbleiterspeichervorrichtung nach einem der Ansprüche 17 bis 19, die weiter
eine Mehrzahl von Zellenauswahlleitungen, die für die Zeilen der Speicherzellen entsprechend vorgesehen sind, aufweist, bei der die Speicherzelle weiter
einen Zellenauswahltransistor aufweist zum selektiven Öff­ nen/Schließen eines Leitungsweges eines Stromes, der zwischen der Subbitleitung und den Basen der bipolaren Transistoren fließt, und
das Speicherzellenauswahlmittel die Zellenauswahlleitung, die der ausgewählten Speicherzelle entspricht, aktiviert und den Zellenauswahltransistor der ausgewählten Speicherzelle in einen leitenden Zustand bringt.