CN1155094C

CN1155094C - 非易失性半导体存储器

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Publication number: CN1155094C
Application number: CNB981147933A
Authority: CN
Inventors: �е��; 大中道崇浩; 味香夏夫
Original assignee: Mitsubishi Electric Corp
Current assignee: Renesas Electronics Corp
Priority date: 1997-09-05
Filing date: 1998-06-17
Publication date: 2004-06-23
Anticipated expiration: 2018-06-17
Also published as: KR100299989B1; TW384545B; KR19990029162A; JPH1187660A; CN1211078A; JP4073525B2; US5978264A; DE19818989A1; DE19818989C2

Abstract

存储单元晶体管(MT)将其漏极与对应的副位线(SBL)连接。在编程工作中，将所选择的副位线(SBL)连接到编程主位线(PMBL1)上。在读出工作中，将所选择的副位线(SBL)与双极型晶体管(BT1)的基极连接，使所选择的存储单元晶体管的沟道电流作为基极电流流过。双极型晶体管(BT1)放大该基极电流，并控制渡过读出主位线(RMBL1)的电流。

Description

非易失性半导体存储器

本发明涉及非易失性半导体存储器，特别涉及在低电源电压的条件下，对存储单元进行数据的写入及擦除，而且从存储单元读出数据的非易失性半导体存储器。

近年来，作为非易失性半导体存储器之一种的快速存储器，由于其制造成本比动态随机存取存储器(DRAM)便宜，所以期待着将其作为下一代的存储器件。

图59是表示现有的NOR型快速存储器的存储单元阵列5000的结构的电路图。存储单元阵列5000中排列多条字线WL及多条位线BL。在图59中，有代表性地示出了字线WL1、WL2、WL3、…及位线BL1、BL2、BL3、…。存储单元QC设在字线WL和位线BL的各交点处。存储单元QC由浮置型MOS晶体管构成。

现在说明构成存储单元的存储单元晶体管的结构。

图60是说明非易失性半导体存储器的存储单元晶体管的结构用的剖面示意图。如图60所示，存储单元晶体管具有：在p型半导体衬底1的主表面上形成的n型源区2及n型漏区3；在夹在该源区2及漏区3之间的沟道区的上方、将隧道氧化膜4夹在中间形成的浮栅电极5；以及在该浮栅电极5的上方将绝缘膜6夹在中间形成的控制栅电极7。各存储单元晶体管的源区2及漏区3是将在浮栅电极5及控制栅电极7的侧壁上形成的侧壁绝缘膜9作为掩模，通过离子注入形成的。

参照图59及图60，在各存储单元中源线SL连接在源区2上。位线BL连接在漏区3上。字线WL连接在控制栅电极7上。

源漏之间的导电度(沟道电导)随着加在控制栅电极7上的电位的变化而变化。将通过增加控制栅电极7的电位而使电流开始在源漏之间流动的控制栅电极7的电位称为阈值。该阈值随着电子在浮栅电极5上的蓄积而增加。

存储单元晶体管通过改变浮栅电极5的带电状态来存储信息。另外，浮栅电极5由于利用绝缘膜与外部非导电性地阻断，所以能非易失性地存储信息。

其次，简单地说明NOR型快速存储器的读出工作、写入工作及擦除工作。

在写入工作中，通过沟道热电子注入，将电子注入浮栅电极。因此，存储单元晶体管的阈值Vth从阈值低的一侧向阈值高的一侧变化。

在擦除工作中，利用源或漏的栅电极边缘处的FN(福勒-诺德海姆)隧道现象，将电子从浮栅电极拉出。因此，阈值Vth从阈值高的一侧向阈值低的一侧变化。

在读出工作中，将1V左右的电压加在所选择的位线BL上，将外部电源电压Vcc供给所选择的字线WL，根据电流是否流过所选择的字线WL和所选择的位线BL的交点处的存储单元晶体管的源漏之间来读出信息。

图61～图62是NOR型快速存储器的阈值电压分布图。如图61所示，在NOR型快速存储器的情况下，将阈值Vth比外部电源电压Vcc(5V)高的状态称为写入状态，将阈值Vth比外部电源电压Vcc(5V)低的状态称为擦除状态。

在NOR型快速存储器中，进行1位1位地写入，且进行全部位一并地或对包含在规定的每个块中的位一并地同时擦除。因此，擦除状态的阈值分布比写入状态的阈值分布宽。

但是，如图62所示，如果使用现行的3.3伏的外部电源电压Vcc，则发生阈值电压Vth在1.5伏以下的所谓过擦除单元。

图63是说明快速存储器中的过擦除单元的问题用的电路图。如图63所示，在读出与位线BL连接的存储单元QC1的数据的情况下，与同一位线BL连接的存储单元QC2、QC3、QC4、…成为过擦除单元。为了读出存储单元QC1的数据，将1V左右的电压加在位线BL上。另外将外部电源电压Vcc加在与存储单元QC1连接的字线WL1上。

这时，虽然分别与存储单元QC2、QC3、QC4、…连接的字线WL2、WL3、WL4、…的电位是0V，但漏泄电流io也通过各过擦除单元流到位线BL。其结果，虽然呈选择状态的存储单元QC1为写入状态，电流本来不流过存储单元QC1，但从外部将其断定呈擦除状态。因此，这样的过擦除单元的存在成为快速存储器工作上的致命缺陷。

其次，说明将位线分成各个区段的DINOR(Divided Bit lineNOR)型快速存储器。

在“非易失性半导体存储器(特愿平8-116297号)”中公开了DINOR型快速存储器的内容。以下简单地说明其内容。

图64是表示现有的DINOR型快速存储器的存储单元阵列6000的结构的电路图。

如图64所示，存储单元阵列6000包括两个存储单元阵列块BLK0及BLK1。在图64中有代表性地示出了1个存储单元阵列块BLK0或BLK1各自的4个存储单元晶体管MC。存储单元阵列块BLK0包括：漏极分别连接在副位线SBL1上的存储单元晶体管MC1a及MC1b；漏极分别连接在副位线SBL2上的存储单元晶体管MC2a及MC2b；对主位线BL1和副位线SBL1的连接进行通断的选择门SG1；以及对主位线BL2和副位线SBL2的连接进行通断的选择门SG2。

存储单元晶体管MC1a及MC2a的控制栅电极都连接在字线WL1上，存储单元晶体管MC1b及MC2b的控制栅电极连接在字线WL2上。

同样，存储单元阵列块BLK1包括漏极分别和副位线SBL3连接的存储单元晶体管MC3a及MC3b，以及漏极分别和副位线SBL4连接的存储单元晶体管MC4a及MC4b。

另外，存储单元阵列块BLK1还包括对主位线BL1和副位线SBL3的连接进行通断的选择门SG3，以及对主位线BL2和副位线SBL4的连接进行通断的选择门SG4。

存储单元晶体管MC3a及MC4a的控制栅电极都连接在字线WL3上，存储单元晶体管MC3b及MC4b的控制栅电极都连接在字线WL4上。

在DINOR型快速存储器中，对存储单元的写入、擦除及读出工作是通过使对应的选择门SG通断而选择了对应的存储单元阵列块之后进行的。另外，存储单元MC由浮栅型MOS晶体管构成。

其次，说明DINOR型快速存储器的擦除工作、写入工作。

图65是外部电源电压Vcc为3.3V时的DINOR型快速存储器的存储单元的阈值电压分布图。

在擦除工作中，利用在沟道全部表面上的FN隧道现象，一并注入浮栅电极的电子。因此，阈值电压Vth从低阈值电压侧向高阈值电压侧变化。

在写入工作中，利用漏极边缘处的FN隧道现象，拉出电子。即，在DINOR型快速存储器中，使低阈值分布侧为写入状态，使高阈值分布侧为擦除状态。

另外，在DINOR型快速存储器中，由于将脉冲电压加在每1位上，反复进行拉出电子、再进行阈值的验证的工作(检验)，所以使低阈值侧的分布变窄。其结果，低阈值侧分布的最下限为1.5V以上，实现了使用3.3V的外部电源电压Vcc的工作。

可是，在非易失性半导体存储器中，还存在要求低压工作、低消耗功率工作、以及高速读出工作的趋势。

图66是外部电源电压Vcc为1.8时的DINOR型快速存储器的存储单元的阈值分布图。

如图66所示，如果外部电源电压Vcc为现行的3.3V以下(例如1.8伏)，则低阈值侧的最下限为1.5V以下，会发生所谓的过写入单元。其结果，可以认为即使具有DINOR型快速存储器的上述技术，但难以实现直接使用外部电源电压Vcc的读出工作。

为了解决该问题，可以考虑一种在读出工作时将低压化了的外部电源电压Vcc上升到现行的电压电平(3.3V)左右，将该升压后的电压加在字线上的装置。

可是，如果采用该装置，则升压时需要时间，读出工作变慢。另外升压工作时消耗功率增大。再者，存在用3.3V工作的电路增多，减少了因电压降低到1.8V所产生的降低消耗功率的效果的问题。

另外，即使构成了DINOR型的存储单元，但产生连接在一条副位线上的非选择的存储单元(例如63个)作为整体读出时的漏泄电流。

如图65所示，电源电压Vcc为3.3V时，写入阈值(Vth)分布的最下限为1.5V。当在阈值Vth为1.5V以下写入时，施加了控制栅电压Vcg＝0V的63个同一位线上的非选择单元的漏泄电流的总和变得与读出电流Iread同样的大小，不能进行正常的读出工作，所以呈过写入不良状态。

这里说阈值Vth为1.5V，是说如果将控制栅电压Vcg＝1.5V加在存储单元上，则只有读出电流Iread这一种电流流动，这时的电流-电压特性如图67所示。

这时的图67所示电流-电压特性曲线上控制栅电压Vcg＝0V时的电流值Ileak是上述非选择单元的泄漏电流。

现在考虑一下用表示电流-电压特性曲线的斜率的下式所表示的特性值G。

G＝(log I)/Vcg

如果能获得该特性值G变大的存储单元，则这样的存储单元就具有图67中用虚线表示的电流-电压特性(这里假定Vcg＝0V时的Ileak是相同的)。

如果能获得这样的特性，则即使写入Vth分布的下限为0.5V，也不会发生过写入不良。这是因为非选择单元的泄漏电流不管是对具有实线所示特性的存储单元来说，还是对具有虚线所示特性的存储单元来说都是一样的。

如果使写入Vth分布下降，读出电压就能降低，不升压就能维持高速读出工作，能实现§的低压化。

为了增大该特性值G，虽然可以考虑改变存储单元晶体管的物理参数，但不能期待有大的改善。

图68是表示控制栅压Vcg和流过存储单元晶体管的源·漏间的电流I之间的关系的曲线图。

如图68所示，如果能使读出电流Iread的值小，就能使读出电流Iread时的特性值G的值急剧增大。

可是，一般来说，读出电流下降存在读出速度下降的问题。

因此，本发明就是为了解决上述的问题而完成的，目的在于提供一种即使使用低压电源，也能进行高速读出工作的非易失性半导体存储器。

本发明的另一目的在于提供一种即使低压工作时，也能避免由于过擦除或过写入而造成的错误工作的非易失性半导体存储器。

再者，本发明的另一目的在于提供一种能低压工作、且能低成本制造的非易失性半导体存储器。

本发明的第一方面的非易失性半导体存储器是一种在半导体衬底上形成的非易失性半导体存储器，它备有包括配置成行列状的多个存储单元的存储单元阵列，上述存储单元阵列被分割成包括配置成第一多个行及第二多个列的多个存储单元的多个块，且备有：在上述多个块中的对应于上述存储单元的列设置的多条第一主位线；在上述多个块中的对应于上述存储单元的列设置的多条第二主位线；在上述多个块的每一个中，分别对应于上述第二多个列设的副位线组；在上述多个块中的分别对应于上述存储单元的行设置的多条字线；以及分别对应于上述副位线和上述字线的交点设置的多个存储单元，上述各存储单元包括存储单元晶体管，上述存储单元晶体管有：在上述半导体衬底的第一导电型的主表面上形成的第二导电型的源区及上述第二导电型的漏区；被夹在上述源区和上述漏区之间的沟道区；在上述沟道区的上方将氧化膜夹在中间形成的电荷蓄积电极；以及在上述电荷蓄积电极的上方将绝缘膜夹在中间形成的控制电极，上述存储单元晶体管的漏区与对应的副位线连接，上述控制电极由对应的字线控制电位，还备有：设在每个对应的上述块中，配置成在上述非易失性半导体存储器的读出工作中通过所选择的副位线将流过所选择的存储单元晶体管的上述源区和上述漏区之间的电流作为基极电流接收并放大、控制在对应的第一主位线中流动的电流的多个双极型晶体管；在上述非易失性半导体存储器的写入工作中有选择地将上述副位线和对应的第二主位线连接起来、在读出工作中有选择地将上述副位线和对应的上述双极型晶体管的基极连接起来的连接装置；在上述读出工作中根据来自外部的地址信号，选择对应的上述副位线、上述主位线及字线的存储单元选择装置；根据流过上述所选择的第一主位线的电流值，读出上述所选择的存储单元的数据的数据读出装置；以及在上述写入工作中将电子注入存储单元晶体管的上述电荷蓄积电极、或从存储单元晶体管的上述电荷蓄积电极拉出电子的写入装置。

本发明的第二方面的非易失性半导体存储器是在本发明的第一方面的非易失性半导体存储器的结构中，上述存储单元选择装置包括：根据外部地址信号，选择对应的字线的行选择装置；以及根据外部地址信号，选择对应的主位线及副位线的列选择装置，上述连接装置包括：由上述列选择装置控制、在读出工作中有选择地连接上述副位线和上述对应的双极型晶体管的基极的第一内部连接装置；以及由上述列选择装置控制、在写入工作中有选择地连接上述副位线和上述第二主位线的第二内部连接装置。

本发明的第三方面的非易失性半导体存储器是在本发明的第一方面的非易失性半导体存储器的结构中，上述存储单元选择装置包括：根据外部地址信号，选择对应的字线的行选择装置；以及根据外部地址信号，选择对应的主位线及副位线的列选择装置，上述连接装置包括：共同设在上述副位线组上的布线；由上述列选择装置控制、有选择地连接上述副位线和上述布线的第一内部连接装置；由上述列选择装置控制、在读出工作中有选择地连接上述布线和上述对应的双极型晶体管的基极的第二内部连接装置；以及由上述列选择装置控制、在写入工作中有选择地将上述布线和上述第二主位线连接起来的第三内部连接装置。

本发明的第四方面的非易失性半导体存储器是一种在半导体衬底上形成的非易失性半导体存储器，它备有包括配置成行列状的多个存储单元的存储单元阵列，上述存储单元阵列被分割成分别包括配置成第一及第二列、以及第一多个行的多个存储单元的多个块，且备有：设在每个上述块中的多条主位线；与每个上述块中包括的列对应设置的第一及第二副位线；在上述多个块中的分别对应于上述存储单元的行设置的多条字线；以及分别对应于上述第一及第二副位线和上述字线的交点设置的多个存储单元，上述各存储单元包括存储单元晶体管，上述存储单元晶体管具有：在上述半导体衬底的第一导电型的主表面上形成的第二导电型的源区及上述第二导电型的漏区；被夹在上述源区和上述漏区之间的沟道区；在上述沟道区的上方将氧化膜夹在中间形成的电荷蓄积电极；以及在上述电荷蓄积电极的上方将绝缘膜夹在中间形成的控制电极，上述存储单元晶体管的漏区与对应的副位线连接，上述控制电极由对应的字线控制电位，还备有：设在每条对应的上述第一及第二副位线上，在读出工作中，通过所选择的第一或第二副位线将流过所选择的存储单元晶体管的上述源区和上述漏区之间的电流作为基极电流接收并放大的第一及第二双极型晶体管；在上述非易失性半导体存储器的读出工作中，为使由与上述被选择的第一或第二副位线对应的双极型晶体管放大的电流流过对应的主位线，将该双极型晶体管的发射极和该主位线连接，在上述非易失性半导体存储器的写入工作中，使与上述被选择的第一或第二副位线对应的双极型晶体管的发射极-基极之间短路，而且将上述对应的主位线和上述被选择的第一或第二副位线连接起来的连接装置；在上述非易失性半导体存储器的读出工作中根据来自外部的地址信号，选择对应的上述第一或第二副位线、上述主位线及字线的存储单元选择装置；根据流过上述选择的主位线的电流值，读出上述选择的存储单元的数据的数据读出装置；以及在上述写入工作中将电子注入存储单元晶体管的上述电荷蓄积电极、或从存储单元晶体管的上述电荷蓄积电极拉出电子的写入装置。

本发明的第五方面的非易失性半导体存储器是在本发明的第四方面的非易失性半导体存储器的结构中，上述第一及第二双极型晶体管分别配置在相对的两侧而将上述第一及第二副位线夹在中间，上述连接装置包括：对应于上述第一双极型晶体管、设置成串联连接在对应的主位线和上述第一副位线之间，由上述存储单元选择装置控制的第一及第二开关装置；以及对应于上述第二双极型晶体管、设置成串联连接在对应的主位线和上述第二副位线之间，由上述存储单元选择装置控制的第三及第四开关装置，上述第一及第三开关装置各自具有与上述对应的主位线连接的一端，上述第二开关装置具有：与上述第一双极型晶体管的发射极及上述第一开关装置的另一端连接的一端；以及与上述第一双极型晶体管的基极及上述第一副位线连接的另一端，上述第四开关装置具有：与上述第二双极型晶体管的发射极及上述第三开关装置的另一端连接的一端；以及与上述第二双极型晶体管的基极及上述第二副位线连接的另一端。

本发明的第六方面的非易失性半导体存储器在本发明的第四方面的非易失性半导体存储器的结构中，上述第一及第二双极型晶体管配置在上述第一或第二副位线的一端侧，上述连接装置包括：对应于上述第一双极型晶体管、设置成串联连接在对应的主位线和上述第一副位线之间，由上述存储单元选择装置控制的第一、第二及第三开关装置；以及对应于上述第二双极型晶体管、设置成串联连接在对应的主位线和上述第二副位线之间，由上述存储单元选择装置控制的第四、第五及第六开关装置，上述第一及第四开关装置各自具有与对应的主位线连接的一端，上述第二开关装置具有与上述第一开关装置的另一端连接的一端，以及与上述第一双极型晶体管的发射极及上述第三开关装置的一端连接的另一端，上述第三开关装置有与上述第一双极型晶体管的基极及上述第一副位线连接的另一端，上述第五开关装置具有：与第四开关装置的另一端连接的一端；以及与上述第二双极型晶体管的发射极及上述第六开关装置的一端连接的另一端，上述第六开关装置具有与上述第二双极型晶体管的基极及上述第二副位线连接的另一端。

本发明的第七方面的非易失性半导体存储器是一种在半导体衬底上形成的非易失性半导体存储器，它备有包括配置成行列状的多个存储单元的存储单元阵列，上述各存储单元阵列被分割成分别包括配置成第一及第二列、以及第一多个行的多个存储单元的多个块，且备有：至少在两个上述块设置的多条主位线；与每个上述块中包括的列对应设置的两条副位线；在上述多个块中的分别对应于上述存储单元的行设置的多条字线；以及分别对应于上述副位线和上述字线的交点设置的多个存储单元，上述各存储单元包括存储单元晶体管，上述存储单元晶体管有：在上述半导体衬底的第一导电型的主表面上形成的第二导电型的源区及上述第二导电型的漏区；被夹在上述源区和上述漏区之间的沟道区；在上述沟道区的上方将氧化膜夹在中间形成的电荷蓄积电极；以及在上述电荷蓄积电极的上方将绝缘膜夹在中间形成的控制电极，上述存储单元晶体管的漏区与对应的副位线连接，上述控制电极由对应的字线控制电位，还备有：与对应的第一块的上述两条副位线中的一条及对应的第二决的上述两条副位线中的一条这两者对应设置、配置得在读出工作中，通过所选择的副位线将流过所选择的存储单元晶体管的上述源区和上述漏区之间的电流作为基极电流接收并放大的双极型晶体管；在上述非易失性半导体存储器的读出工作中，将与上述被选择的副位线对应的双极型晶体管的基极和上述所选择的副位线连接起来，使由该双极型晶体管放大的电流流过对应的主位线，在上述非易失性半导体存储器的写入工作中，使与上述被选择的副位线对应的双极型晶体管的发射极-基极之间短路，而且将对应的主位线和上述被选择的副位线连接起来的连接装置；在上述非易失性半导体存储器的读出工作中根据来自外部的地址信号，选择对应的上述副位线、上述主位线及字线的存储单元选择装置；根据流过上述所选择的主位线的电流值，读出上述所选择的存储单元的数据的数据读出装置；以及在上述写入工作中将电子注入存储单元晶体管的上述电荷蓄积电极、或从存储单元晶体管的上述电荷蓄积电极拉出电子的写入装置。

本发明的第八方面的非易失性半导体存储器除了本发明的第七方面的非易失性半导体存储器的结构之外，还备有分别设在每个上述存储单元的行上的多条单元选择线，上述各存储单元还包括有选择地对通过上述存储单元晶体管流过上述副位线和上述双极型晶体管的基极之间的电流的导通路径进行通断的单元选择晶体管，上述存储单元行选择装置将与所选择的存储单元对应的上述单元选择线激活，使上述所选择的存储单元的上述单元选择晶体管呈导通状态。

本发明的第九方面的非易失性半导体存储器是一种在半导体衬底上形成的非易失性半导体存储器，它备有包括配置成行列状的多个存储单元的存储单元阵列，上述各存储单元阵列被分割成分别包括配置成第一及第二列、以及第一多个行的多个存储单元的多个块，且备有：设在上述每两个块中的多条主位线；与每个上述决中包括的列对应设的第一及第二副位线；在上述多个块中的分别对应于上述存储单元的行设置的多条字线；以及分别对应于上述第一及第二副位线和上述字线的交点设置的多个存储单元，上述各存储单元包括存储单元晶体管，上述存储单元晶体管有：在上述半导体衬底的第一导电型的主表面上形成的第二导电型的源区及上述第二导电型的漏区；被夹在上述源区和上述漏区之间的沟道区；在上述沟道区的上方将氧化膜夹在中间形成的电荷蓄积电极；以及在上述电荷蓄积电极的上方将绝缘膜夹在中间形成的控制电极，上述存储单元晶体管的漏区与对应的副位线连接，上述控制电极由对应的字线控制电位，还备有：设在对应的上述每两个块中、在读出工作中，通过所选择的上述两个块中的上述第一及第二副位线将流过所选择的存储单元晶体管的上述源区和上述漏区之间的电流作为基极电流接收并放大的双极型晶体管；在上述非易失性半导体存储器的读出工作中，为使由与上述被选择的第一或第二副位线对应的双极型晶体管放大的电流流过对应的主位线，将该双极型晶体管的基极和上述被选择的第一或第二副位线连接，在上述非易失性半导体存储器的写入工作中，将与上述被选择的第一或第二副位线对应的双极型晶体管的发射极一基极之间短路，而且将对应的主位线和上述被选择的上述第一或第二副位线连接起来的连接装置；在上述非易失性半导体存储器的读出工作中根据来自外部的地址信号，选择对应的块中的上述第一或第二副位线、上述主位线及字线的存储单元选择装置；根据流过上述所选择的主位线的电流值，读出上述所选择的存储单元的数据的数据读出装置；以及在上述写入工作中将电子注入存储单元晶体管的上述电荷蓄积电极、或从存储单元晶体管的上述电荷蓄积电极拉出电子的写入装置。

本发明的第十方面的非易失性半导体存储器是在本发明的第九方面的非易失性半导体存储器的结构中，还备有分别设在上述存储单元的每一行上的多条单元选择线，上述各存储单元还包括有选择地对通过上述存储单元晶体管流过上述副位线和上述双极型晶体管的基极之间的电流的导通路径进行通断的单元选择晶体管，上述存储单元行选择装置将与所选择的存储单元对应的上述单元选择线激活，使上述选择的存储单元的上述单元选择晶体管呈导通状态。

图1是表示本发明的实施例1的非易失性半导体存储器1000的结构的简略框图。

图2是表示存储单元块104的结构的电路图。

图3是说明P沟道型存储单元晶体管的写入工作用的示意图。

图4是表示P沟道型存储单元晶体管在写入工作中电子一空穴对的发生过程的示意图。

图5是说明P沟道型存储单元晶体管的擦除工作用的示意图。

图6是表示P沟道型存储单元晶体管的写入、擦除及读出工作的电位配置图。

图7是更详细地说明存储单元块104的结构用的电路图。

图8是P沟道型存储单元晶体管的阈值分布图。

图9是表示P沟道型存储单元晶体管的备用时及读出时的电位配置图。

图10是表示本发明的实施例1的变形例的电路图。

图11是表示实施例2的非易失性半导体存储器的制造过程的第一工序的剖面图。

图12是表示实施例2的非易失性半导体存储器的制造过程的第二工序的剖面图。

图13是表示实施例2的非易失性半导体存储器的制造过程的第三工序的剖面图。

图14是表示实施例2的非易失性半导体存储器的制造过程的第四工序的剖面图。

图15是表示实施例2的非易失性半导体存储器的制造过程的第五工序的剖面图。

图16是表示实施例2的非易失性半导体存储器的制造过程的第六工序的剖面图。

图17是表示实施例2的非易失性半导体存储器的制造过程的第七工序的剖面图。

图18是表示实施例2的非易失性半导体存储器的制造过程的第八工序的剖面图。

图19是表示实施例2的非易失性半导体存储器的制造过程的第九工序的剖面图。

图20是表示实施例2的非易失性半导体存储器的制造过程的第十工序的剖面图。

图21是表示实施例2的非易失性半导体存储器的制造过程的第十一工序的剖面图。

图22是表示实施例2的非易失性半导体存储器的制造过程的第十二工序的剖面图。

图23是表示非易失性半导体存储器的剖面结构的剖面图。

图24是表示非易失性半导体存储器的阱结构的第一图。

图25是表示非易失性半导体存储器的阱结构的第二图。

图26是表示实施例3的存储单元块304的结构的电路图。

图27是表示实施例3的第一变形例的电路图。

图28是表示实施例3的第二变形例的电路图。

图29是说明实施例4的读出工作用的示意图。

图30是说明实施例4的编程工作用的示意图。

图31是表示实施例4的存储单元块404的结构的电路图。

图32是说明实施例4的非易失性半导体存储器的读出工作用的时序图。

图33是说明实施例4的非易失性半导体存储器的写入工作用的时序图。

图34是说明实施例4的非易失性半导体存储器的擦除工作用的时序图。

图35是表示非易失性半导体存储器的阱电位供给布线的配置的电路图。

图36是表示实施例4的变形例的电路图。

图37是表示实施例5的非易失性半导体存储器的存储单元块504的电路图。

图38是表示图37所示的存储单元块504的图形的平面图。

图39是表示实施例5的变形例的电路图。

图40是表示实施例6的存储单元块604的结构的电路图。

图41是表示实施例6的存储单元块604的第一平面图形的图形图。

图42是表示实施例6的存储单元块604的第二平面图形的平面图。

图43是表示实施例6的变形例的电路图。

图44是表示实施例7的存储单元块704的结构的电路图。

图45是说明实施例7的非易失性半导体存储器的读出工作用的时序图。

图46是说明实施例7的非易失性半导体存储器的写入工作用的时序图。

图47是说明实施例7的非易失性半导体存储器的擦除工作用的时序图。

图48是表示实施例7的变形例的电路图。

图49是表示实施例8的存储单元块804的结构的电路图。

图50是表示实施例8的变形例的电路图。

图51是表示实施例9的存储单元块904的结构的电路图。

图52是表示实施例9的变形例的电路图。

图53是表示实施例10的存储单元块1004的结构的电路图。

图54是表示实施例10的变形例的电路图。

图55是表示实施例11的存储单元块1104的结构的电路图。

图56是表示实施例11的变形例的电路图。

图57是表示实施例12的存储单元块1204的结构的电路图。

图58是表示实施例12的变形例的电路图。

图59是表示现有的NOR型快速存储器的存储单元阵列的结构的电路图。

图60是说明现有的非易失性半导体存储器的存储单元晶体管的结构用的剖面示意图。

图61是表示现有的NOR型快速存储器中的存储单元晶体管的阈值分布图。

图62是表示现有的NOR型快速存储器中的存储单元晶体管的阈值分布图。

图63是说明现有的NOR型快速存储器中的过擦除单元的问题用的说明图。

图64是表示现有的DINOR型快速存储器的存储器结构的电路图。

图65是表示现有的DINOR型快速存储器中的存储单元晶体管的阈值分布图。

图66是表示现有的DINOR型快速存储器中的存储单元晶体管的阈值分布图。

图67是表示存储单元晶体管的控制栅电压和读出电流的关系曲线图。

图68是表示存储单元晶体管的控制栅电压和特性值G的关系曲线图。

[实施例1]

如图1所示，非易失性半导体存储器1000包括：地址缓冲器102、存储单元阵列104、WL译码器106、Y译码器108、SG译码器114、以及源译码器116。

地址缓冲器102接收来自外部的地址信号A0～Ai，输出对应的内部行地址信号Ax和对应的内部列地址信号Ay。WL译码器106接收来自地址缓冲器102的内部行地址信号Ax，选择对应的存储单元阵列104的字线。Y译码器108接收来自地址缓冲器102的内部列地址信号Ai，选择存储单元阵列104的对应的主位线。

存储单元阵列104是NOR型存储单元阵列，它包括多个存储单元晶体管MT。存储单元晶体管MT由浮栅型晶体管构成。

以下，将存储单元晶体管及单元选择晶体管作为P沟道型MOS晶体管进行说明。

在图1中，为了说明简单起见，有代表性地示出了包括2行4列的存储单元晶体管的块，即存储单元晶体管MT11、MT12、MT13、MT14、MT21、MT22、MT23及MT24。

这里，一般来说上述存储单元的块包括更多的存储单元，该块例如也可以构成与在同一阱内形成的擦除工作时的擦除单元相当的结构。

存储单元晶体管MT11～MT14的各控制栅电极都连接在字线WL1上。存储单元晶体管MT21～MT24的各控制栅电极都连接在字线WL2上。

存储单元晶体管MT11～MT14及MT21～MT24的各源区连接在源线SL上。

存储单元晶体管MT11及MT21的漏区连接在副位线SBL1上。存储单元晶体管MT12及MT22的漏区连接在副位线SBL2上。存储单元晶体管MT13及MT23的漏区连接在副位线SBL3上。存储单元晶体管MT14及MT24的漏区连接在副位线SBL4上。

副位线SBL1的一端通过选通晶体管PSG1与编程主位线PMBL1连接。副位线SBL2的一端通过选通晶体管PSG2与编程主位线PMBL1连接。副位线SBL3的一端通过选通晶体管PSG3与编程主位线PMBL1连接。副位线SBL4的一端通过选通晶体管PSG4与编程主位线PMBL1连接。

MOS晶体管即选通晶体管PSG1～PSG4的各栅电极分别连接在选择线PSL1～PSL4上。

另外，双极型晶体管BT1与上述存储单元的块对应地设置。

双极型晶体管BT1的收集极接收接地电位。

副位线SBL1的另一端通过选通晶体管RSG1与双极型晶体管BT1的基极连接。副位线SBL2的另一端通过选通晶体管RSG2与双极型晶体管BT1的基极连接。副位线SBL3的另一端通过选通晶体管RSG3与双极型晶体管BT1的基极连接。副位线SBL4的另一端通过选通晶体管RSG4与双极型晶体管BT1的基极连接。

MOS晶体管即选通晶体管RSG1～RSG4的各栅电极分别连接在选择线RSL1～RSL4上。

双极型晶体管BT1的发射极与读出主位线RSLG1连接。

实际上，在存储单元阵列104中包含多个存储单元块，每个块中都有上述的结构。

WL译码器106根据从地址缓冲器102供给的内部行地址信号Ax，选择对应的字线WL1～WL4中的某一条。

SG译码器114在写入及擦除工作时根据从地址缓冲器102供给的内部列地址信号Ay，将选择线RSL1～RSL4中的某一条激活，以便使与所选择的列对应的副位线与编程主位线PMBL1连接。SG译码器114在读出工作中，将选择线RSL1～RSL4中的某一条激活，以便使与所选择的列对应的副位线与读出主位线RMBL1连接。

源译码器116对应于写入、擦除、读出工作，调整源线SL的电位。

非易失性半导体存储器1000还包括：高电压发生电路110、负电压发生电路112、阱电位发生电路120、以及读出电压发生电路132。

高电压发生电路110接收外部电源电压Vcc，发生对存储单元进行数据写入或擦除工作时所需要的高电压。负电压发生电路112接收外部电源电压Vcc，发生对存储单元进行数据写入或擦除工作中所需要的负电压。阱电位发生电路120接收高电压发生电路110的输出，控制形成存储单元晶体管的半导体衬底表面的阱电位。读出电压发生电路132生成任意的读出电压。

WL译码器106接收高电压发生电路110及负电压发生电路112的输出，在写入工作中将规定的正电压供给所选择的字线，在擦除工作中将负电压供给所选择的字线。

非易失性半导体存储器1000还包括：写入/擦除控制电路122、数据输入输出缓冲器124、数据驱动器126、读出放大器128、以及写入电路130。

写入/擦除控制电路122控制对存储单元进行的写入工作及擦除工作。数据输入输出缓冲器124接收来自外部的数据后，输出给内部电路，或者接收从存储单元读出的数据后，输出到外部。数据驱动器126接收被输入到数据输入输出缓冲器124的写入数据，驱动对应的位线电位。读出放大器128在进行数据读出时，根据所选择的存储单元的存储信息，通过读出主位线RMBL1，输出对应的读出数据。写入电路130接收并保存来自数据驱动器126的写入数据，将来自负电压发生电路112的负电压供给对应的位线。

数据驱动器126通过列选通门PSLG1连接编程主位线PMBL1，读出放大器128通过列选通门RSLG1连接读出主位线RMBL2。列选通门PSLG1及RSLG1的栅电位由Y译码器108控制。因此，根据来自地址缓冲器102的内部列地址信号Ay，所选择的主位线(以下将编程主位线和读出主位线总称为主位线)和读出放大器128或数据驱动器126被连接起来。

图2是更详细地表示图1所示的存储单元阵列104的结构的电路图。

存储单元晶体管即多个浮栅型晶体管的漏分别连接在4条副位线SBL1～SBL4上。

连接在4条副位线上的存储单元晶体管中属于同一行的存储单元晶体管的栅共同连接在对应的字线上。

4条副位线的一端分别由第一切换电路200有选择地与编程主位线连接。第一切换电路通过选择线PSL1～PSL4，由SG译码器114控制。

第一切换电路200包括分别连接在对应的副位线SBL1～SBL4和编程主位线PMBL1之间的选通门PSG1～PSG4。

选通门PSG1～PSG4的栅与各自对应的选择线PSL1～PSL4连接。

4条副位线的另一端分别由第二切换电路210有选择地与双极型晶体管的基极连接。第二切换电路通过选择线PSL1～PSL4，由SG译码器114控制。

第二切换电路210包括分别连接在对应的副位线SBL1～SBL4和读出主位线RMBL1之间的选通门RSG1～RSG4。

选通门RSG1～RSG4的栅与各自对应的选择线RSL1～RSL4连接。

[P沟道浮栅型存储单元的工作情况]

如上所述，在上述图2所示的例中，存储单元晶体管是P沟道型的浮栅型晶体管。

以下，首先简单地说明对P沟道型的浮栅型晶体管的存储单元晶体管进行的写入及擦出工作及其特征。

图3是表示P沟道浮栅型存储单元的结构的剖面图。P沟道浮栅型存储单元在n型阱1的表面上形成p型的源区2及p型的漏区3。另外，在图3中，在源区2及漏区3和n阱1之间的边界处分别形成pn结2a、3a。

在被夹在源区2及漏区3之间的沟道区8的上方，将隧道氧化膜4夹在中间形成浮栅电极5。在该浮栅电极5的上方将绝缘膜6夹在中间形成了控制栅电极7。另外，绝缘膜6一般采用由氧化膜、氮化膜及氧化膜构成的3层重叠膜。

以下说明由上述结构构成的非易失性半导体存储器的写入、擦除及读出工作。

参照图3及图6，首先在写入时，将4～11V左右的正电位加在控制栅电极7上，将-3～-10V左右的负电位加在漏区3上，使源区2呈断开状态，使n阱1呈接地电位。即，按照与现有的使用n沟道型MOS晶体管的DINOR型快速存储单元的写入时极性相反的电位配置方式施加电位。

图4中示出了这时的图3的A中所示区域中的写入工作的示意图。

在漏区3中，在能带与能带之间发生隧道电流，生成电子-空穴对9。其中电子9a被横向电场沿沟道8的方向加速，变成具有高能量的热电子。这时，由于正电位加在控制栅7上，所以该热电子9a很容易地被注入隧道氧化膜4中，能到达浮栅电极5。通过该能带与能带之间的隧道电流的感应热电子注入，进行对浮栅电极5的电子注入，进行存储单元的写入工作。

通过该写入工作，存储单元呈“Low Vt”(Vth低的状态。但由于是p沟道型晶体管，所以符号为负时，绝对值变小。)。

其次，参照图5及图6说明擦除工作。在擦除工作中，将-5～-12V左右的负电位加在控制栅电极7上，将5～12V左右的正电位加在源区2和n阱1上，使漏区呈断开状态。就是说，通过与使用n沟道型MOS晶体管的DINOR型快速存储单元的擦除时极性相反的电位配置，在沟道8中形成空穴沟道层。通过上述的电位配置，强电场被加在沟道层和浮栅电极5之间的隧道氧化膜4上，利用FN隧道现象，电子被从浮栅电极5拉到空穴沟道层。通过该擦除工作，存储单元呈“High Vt”(Vth高的状态：但由于是p沟道型晶体管，所以符号为负时，绝对值变大。)。

另外，在读出工作中，如图4所示，将大致为“High Vt”和“LowVt”中间值的-1.5～-5V左右的负电位加在控制栅电极7上，使源区2及n阱1呈接地电位，将-0.1～-2V左右的负电位加在漏区3上。

通过该电位配置，根据电流是否流过非易失性半导体存储器，判断该非易失性半导体存储器是否呈“Low Vt”状态。

这样，在P沟道浮栅型存储单元中，按照图6所示的电位条件进行工作，所以在写入时，在漏区3附近，由能带与能带之间的隧道电流产生的电子-空穴对9中的空穴9b被拉到漏区3，另外，在漏区3中，由于空穴浓度高，所以引起空穴扩散，能量散失，不会形成具有高能量的热空穴。另外，即使在暂时存在热空穴的情况下，由于浮栅5呈正电位，所以不会有热空穴注入。

因此，不会引起向隧道氧化膜4注入热空穴的现象，能防止在现有的n沟道型MOS存储单元中成为大问题的那种由于向隧道氧化膜注入热空穴而引起的隧道氧化膜的显著劣化。

另外，由于不会引起热空穴向隧道氧化膜的注入，所以在现有的n沟道型MOS存储单元中，即使确保有效栅电极长度，也不需要形成以往那样的电场缓和层，所以与现有的n沟道型MOS存储单元的结构相比，能更精细化，即能实现高集成化。

[非易失性半导体存储器1000的工作情况]

其次，简单地说明实施例1中的非易失性半导体存储器1000的工作情况。

[编程工作]

在对存储单元写入数据的情况下，指定应选择的存储单元的地址的地址信号A0～Ai被供给地址缓冲器102。另一方面，应写入的数据被供给数据输入输出缓冲器124，与此相应地，数据驱动器126驱动对应的位线的电位电平。写入电路130通过编程位线BL1，从数据驱动器126接收写入数据。

说明在存储单元晶体管MT11中进行数据写入的情况。首先对包括存储单元晶体管MT11的区段进行擦除工作。这里所谓区段是指例如在同一阱内形成的存储单元组，相当于图2所示的存储单元块。

以下着重说明存储单元晶体管MT11。

在写入/擦除控制电路122的控制下，编程主位线PMBL1呈浮置状态，高电压发生电路110及负电压发生电路112分别发生规定的高电压及负电压。与此相应地，源译码器116通过源线SL使存储单元晶体管MT11的源电位呈规定的正电位(例如8V)。另一方面，阱电位发生电路120也使存储单元晶体管的阱电位呈与存储单元晶体管MT11的源电位相同的正电位(例如8V)。

SG译码器114将规定的电位供给同一区段内的选择线PSL1～PSL4，使副位线SBL1～SBL4从编程主位线PMBL1断开。

WL译码器106由写入/擦除控制电路122进行控制，将从负电压发生电路112输出的负电压(例如-10V)供给区段内的字线。因此，电子从存储单元晶体管QC11的浮栅电极被注入衬底一侧，这些存储单元晶体管MT11的阈值的绝对值上升。区段内的其它存储单元晶体管也一样。

其次。说明写入工作。写入电路130由写入/擦除控制电路122进行控制，驱动位线BL1的电位电平。源译码器116使源线SL1呈浮置状态。阱电位发生电路120由写入/擦除控制电路122进行控制，使阱电位呈例如0V。

SG译码器114响应内部地址信号Ay，将规定的电位供给与所选择的列对应的单元选择线PSL1。

WL译码器106由写入/擦除控制电路122进行控制，将从高电压发生电路110输出的电位(例如8V)供给字线WL1。写入电路130也由写入/擦除控制电路122进行控制，根据从负电压发生电路112输出的负电压，使编程主位线PMBL1的电平呈规定的高电位(例如-5V)。

其结果，电子被注入存储单元晶体管MT11的浮栅电极，通过存储单元晶体管MT11的阈值变化，进行数据的写入。

因此，在现有的NOR型快速存储器中，在只对一条位线BL的存储单元晶体管进行数据写入时，高电压也被加在连接在同一位线上的呈非选择状态的存储单元晶体管的漏上。因此，同一位线上的呈非选择状态的存储单元晶体管的浮栅中的电荷量变化，在最坏的情况下，存在被写入的数据发生变化的问题。

可是，在实施例1的存储单元阵列104中，由于使用选通晶体管，所以能只将改写时被选择的副位线与编程主位线PMBL1连接。因此，能减小对于存储单元晶体管的改写工作所引起的对于其它存储单元晶体管的阈值的影响。

[读出工作]

存储单元读出数据时，指定应选择的存储单元的地址的地址信号A0～Ai被供给地址缓冲器102。从地址缓冲器102输出内部地址信号Ax。

假定被选择的是存储单元晶体管MT11。 SG译码器114响应内部行地址信号Ay，通过将规定的电位供给与所选择的列对应的选择线RSL1，将副位线SBL1和双极型晶体管BT1的基极连接起来。

WL译码器106响应内部行地址信号Ax，将规定的电位(例如-1.8V)供给读出选择的字线WL1。

另外，例如-1.8V的电位被供给读出主位线RMBL1，规定的电压(例如0V)被供给源线SL。

存储单元晶体管MT11用上述字线电位即控制栅电位而呈导通状态时，双极型晶体管BT1的基极的电位从读出主位线RMBL1的电位(-1.8V)向正侧偏置例如1.0V。

因此，双极型晶体管的发射极·基极间呈正向偏压，存储单元晶体管MT11的沟道电流作为基极电流流入双极型晶体管BTL。

与此相对应，基极电流对应于该双极型晶体管的发射极接地电流放大率被放大的电流流入读出主位线RMBL1。

读出放大器128通过列选择门RSLG1检测读出主位线RMBL1的电位变化。

因此，在实施例1的非易失性半导体存储器1000中，流过存储单元晶体管的电流只给副位线充电即可，双极型晶体管供给容量大的读出主位线的充电电流。

因此，即使在将电源电压降低了的情况下，主位线的充电电流也能实现高速读出工作。

[实施例1的存储单元结构的第一变形例]

图7是表示图2所示的存储单元块的第一变形例的结构的电路图。与图2所示结构的不同点在于：单元选择晶体管MS连接在存储单元晶体管MT的漏和对应的副位线之间。单元选择晶体管MS的栅电位通过单元选择线MSL由SG译码器114进行控制。

即，SG译码器114响应来自外部的地址信号，将单元选择信号激活后，使所选择的存储单元中的单元选择晶体管呈导通状态。

以下，将用一个存储单元晶体管构成存储单元的存储单元称为单晶体管型存储单元，而将上述的存储单元称为双晶体管型存储单元。

另外，把将单元选择晶体管MS配置在存储单元晶体管MT的漏区和副位线SBL之间的连接称为漏选择型连接。

除此以外，与图2所示的存储单元块的结构相同，所以相同的部分标以相同的符号，不重复说明。

上述结构所产生的效果如下。

第一，在双晶体管型存储单元中，通过使用单元选择晶体管，能只将写入时选择的存储单元晶体管与位线连接。因此，一个存储单元晶体管的写入工作不影响其它存储单元晶体管的阈值。即，不会产生漏干扰的问题。

第二，具有以下说明的优点。

即，读出工作时，可以使加在存储单元晶体管MT的控制栅电极上的电压为任意的电位，另外，在备用时，可以将与读出工作时相同的电压加在所有的存储单元晶体管上。

图8是双晶体管型存储单元的单元部分的阈值分布例图。如图8所示，存储单元晶体管的低阈值侧的分布例如在0V以上即可。与此相对应，也可以任意地选择加在存储单元晶体管的控制栅电极上的电压(读出电压)。

这是由于在双晶体管型存储单元中，单元选择晶体管与每个存储单元晶体管相连接，所以通过使与呈选择状态的存储单元晶体管连接在同一位线上的呈非选择状态的存储单元晶体管相对应的单元选择晶体管全部呈关断状态，能阻止来自呈非选择状态的存储单元晶体管的漏泄电流。

现说明双晶体管型存储单元的存储单元晶体管部分的读出电压和备用时的电压的关系。

图9是表示加在漏选择型连接的双晶体管型存储单元上的各种电压的电压条件的图。Vcg表示加在存储单元晶体管的控制栅电极上的电压(读出电压)，Vs表示加在与源线连接的源区上的电压，Vd表示加在与副位线连接的漏区上的电压，Vsg表示加在单元选择晶体管的栅电极上的电压。

如图9所示，在备用时，可将与读出工作时相同的电压加在存储单元晶体管的控制栅电极上。这是因为通过使与所有的存储单元晶体管对应的单元选择晶体管呈关断状态，能使存储单元晶体管和位线呈非连接状态，所以不需要进行备用时和读出时的电压调整。

另外，在将外部电源电压Vcc以外的任意电压作为读出电压Vcg使用时，由图1所示的读出电压发生电路132生成读出电压Vcg，供给WL译码器106。

即，通过将读出电压Vcg设定为任意的电压，就能调整写入速度或擦除速度。

另外，扩大写入后的存储单元晶体管的阈值的容限，有利于在低电源电压下工作。

另外，通过在与读出电压Vcg相同的电压下进行备用，在进行读出工作时，只将单元选择晶体管的栅电压充电到规定的电压即可。因此，由于不改变读出电压Vcg(加在字线上的电压)就能进行读出工作，所以不用铝布线叠置在字线上，也能高速地进行读出工作。

[实施例1的存储单元结构的第二变形例]

图10是表示图2所示存储单元块的第二变形例的结构的电路图。与图2所示结构的不同点在于：单元选择晶体管MS连接在存储单元晶体管MT的源和对应的源线之间。单元选择晶体管MS的栅电位通过单元选择线MSL由SG译码器114进行控制。

另外，把将单元选择晶体管MS配置在存储单元晶体管MT的源区和源线SL之间的连接称为源选择型连接。

由于采用以上的结构，所以与漏选择型的情况相同，通过将读出电压Vcg设定为任意的电压，就能调整写入速度或擦除速度。

另外，通过在与读出电压Vcg电压下进行备用，在进行读出工作时，只将单元选择晶体管的栅电压充电到规定的电压即可。因此，由于不改变读出电压Vcg(加在字线上的电压)就能进行读出工作，所以不用铝布线叠置在字线上，也能高速地进行读出工作。

[实施例2]

以下，用图11～图22说明图1及图2所示的非易失性半导体存储器1000的制造方法。

图11～图22是表示具有上述结构的非易失性半导体存储器1000的制造方法中的第一工序～第十二工序的剖面图。

首先，参照图11，在p型硅衬底201主表面上形成具有300埃左右厚度的下敷氧化膜202。然后，采用CVD(化学汽相淀积ChemicalVapor Deposition)法，在该下敷氧化膜202上形成厚度为500埃左右的多晶硅膜203。用CVD法等，再在该多晶硅膜203上形成1000埃左右的氮化硅膜204。然后，在该氮化硅膜204上形成使元件分离区露出的抗蚀剂205。将该抗蚀剂205作为掩膜，通过进行各向异性刻蚀，来刻蚀元件分离区上的氮化硅膜204及多晶硅膜203。

此后，除去抗蚀剂205，将氮化硅膜204作为掩膜用，进行有选择的氧化，如图12所示，形成区氧化膜206。然后，将上述多晶硅膜203及氮化硅膜204除去。

其次，如图12所示，将磷(P)离子注入存储单元晶体管区，在1000℃左右的温度下进行杂质激活，形成n阱207。

然后，参照图13，在进行了各存储单元晶体管等的阈值控制用的杂质注入后，将下敷氧化膜202除去，然后通过进行热氧化处理，在p型硅衬底201的全部表面上形成厚度为150埃左右的栅氧化膜211。接着，形成抗蚀剂212，以便覆盖选通晶体管形成区。将该抗蚀剂212作为掩膜用，进行刻蚀，除去选通晶体管形成区以外的栅氧化膜211。

参照图14，除去上述抗蚀剂212，再通过进行热氧化处理，在p型硅衬底201的全部表面上形成厚度为100埃左右的栅氧化膜213。于是，在选通晶体管的形成区上形成了具有250埃左右厚度的栅氧化膜。然后用CVD法等，在该栅氧化膜213上形成厚度为1200埃左右的第一多晶硅膜214。

用CVD法等，在该第一多晶硅膜214上形成厚度为100埃左右的高温氧化膜，用CVD法等在该高温氧化膜上形成厚度为100埃左右的氮化硅膜，用CVD法再在该氮化硅膜上形成厚度为150埃左右的高温氧化膜。于是形成了ONO膜215。

其次，用CVD法，在上述ONO膜215上形成厚度为1200埃左右的掺入了杂质的多晶硅层。然后，用溅射法在该多晶硅层上形成厚度为1200埃左右的硅化钨(WSi)层。于是形成了构成控制栅电极的导电层216。

用CVD法，在该导电层216上形成具有2000埃左右厚度的TEOS膜217。

其次，参照图15，在上述TEOS膜217上沿图15的横方向断续地形成抗蚀剂218a。然后，将该抗蚀剂218a作为掩膜用，对TEOS膜217、导电层216、ONO膜215、第一多晶硅膜214进行刻蚀。于是形成浮栅电极219及控制栅电极220。

其次，参照图16，用CVD法，在选通晶体管区及存储单元晶体管区上形成具有2000埃左右厚度的高温氧化膜。然后，通过对该高温氧化膜进行各向异性刻蚀，在晶体管的栅的侧壁上形成侧壁221。

其次，参照图17，将该侧壁221及抗蚀剂图形218b作为掩膜用，进行BF2或B注入，在选通晶体管部分形成浓度为1E17～1E20cm^-3、深度为0.1～0.3μm的p型杂质层。于是形成选通晶体管及存储单元晶体管的源区224a及漏区223a、以及源区224b及漏区223b。同时还形成双极型晶体管的基极区。

另外，虽然不特别限定，但最好设定源区224a的杂质浓度低于源区224b的杂质浓度。

这是因为源区223a具有作为双极型晶体管的基极的功能，所以如果该区的杂质浓度太高，会降低发射极的注入效率。

此后，如图18所示，将上述抗蚀剂218b除去后，用CVD法，在存储单元晶体管及选通晶体管上形成由TEOS膜构成的氧化硅膜225。

其次，在存储单元晶体管的漏区、选通晶体管的源区中的基极接触区、选通晶体管的源区中的基极接触区以外的区及漏区上形成进行开孔的抗蚀剂图形，形成图19所示的接触孔。

其次，如图20所示，形成只对选通晶体管的源区中的基极接触区以外的区进行开孔的抗蚀剂图形218c，将该抗蚀剂掩膜及绝缘膜225作为掩膜，进行砷(As)或磷(P)离子注入，形成n型杂质浓度为1E19～1E21cm^-3、深度为0.05～0.2μm的发射极区。

其次，如图21所示，用与图20相反的抗蚀剂图形218d，进行BF₂注入或B注入，形成接触用的P⁺区280。

即，在除去抗蚀剂218d之后，以包围选通晶体管的P型源区的方式形成N⁺型发射极区282。

如果在选通晶体管的源区的表面侧进行了N型杂质的离子注入后，进行退火，如果将杂质激活，便在选通晶体管的源区的半导体表面侧形成了双极型晶体管的发射区282及基极接触层280。

其次，参照图22，用溅射法等，在氧化硅膜225上形成具有5000埃厚度的第一层铝合金层。

然后，在该第一层铝合金层上淀积规定形状的抗蚀剂将该抗蚀剂作为掩膜，通过对第一层铝合金层进行图形刻蚀，形成位线233。

此后，将对上述第一层铝合金层进行图形刻蚀用的抗蚀剂除去，在该位线上形成层间绝缘膜(图中未示出)。

另外，通过形成第二层铝合金层、层间绝缘膜及第三层铝合金层，来形成具有图23所示的剖面结构的非易失性半导体存储器1000。实际上，此后还接着进行钝化膜的形成工序。

在图23中，由第三层铝合金层形成主位线。

通过以上的工艺过程，能一边抑制存储单元面积的扩大，一边在每个存储单元块中形成具有共用选通晶体管和源区的双极型晶体管。

[阱的结构]

图24是表示形成实施例1的非易失性半导体存储器1000的阱的结构的剖面图。在图24所示的结构中，形成外围电路的N沟道晶体管的阱是这样构成的，即在P型衬底的表面一侧形成的N阱中再形成P型阱。

因此，构成外围电路的CMOS晶体管是在所谓的三重阱型的阱中形成的。

通过采用这样的阱结构，能提高外围电路的耐锁定(latch up)的性能。

图25是表示在N型衬底上形成图1所示的非易失性半导体存储器1000时的另一种阱结构的剖面图。

在图25中，形成存储单元阵列的区是在N型衬底表面上形成的P阱内再形成了N型阱的区。

因此，这种情况下，能构成在每个擦除块中对形成存储单元晶体管的N型阱进行分割的结构。

另外，构成外围电路的CMOS电路的P沟道晶体管是在N型衬底的表面上形成的N阱区内形成的。外围电路的CMOS电路的N沟道MOS晶体管是在N型衬底的表面上形成的P阱区内形成的。

通过采用以上说明的图24～图25所示的阱结构，不管是在P型衬底上，还是在N型衬底上都能形成图1所示的非易失性半导体存储器1000。

特别是在使用P型衬底的情况下，具有这样的优点，即在形成P沟道存储单元时，容易对在每个擦除块中形成P沟道存储单元晶体管的阱进行分割。

[实施例3]

图26是表示本发明的实施例3的非易失性半导体存储器的存储单元块304的结构的电路图，是与实施例1的图2进行对比的图。

与实施例1的存储单元块104的结构不同之点在于：能有选择地分别连接编程主位线PMBL1和副位线SBL1～SBL4，或者有选择地连接读出主位线RMBL1和副位线SBL1～SBL4。

即，在图26所示的存储单元块304中，由切换电路320进行主位线和副位线的连接。

切换电路320包括：在整个存储单元块内包含的副位线SBL1～SBL4中共同设置的内部块布线LBN；设在内部块布线LBN和副位线SBL1之间的选通晶体管SG1；设在内部块布线LBN和副位线SBL2之间的选通晶体管SG2；设在内部块布线LBN和副位线SBL3之间的选通晶体管SG3；以及设在内部块布线LBN和副位线SBL4之间的选通晶体管SG4。

选通晶体管SG1～SG4的栅电位由SG译码器114分别通过选择线SL1～SL4进行控制。

切换电路320还包括：设在内部块布线LBN和编程主位线BMBL1之间的编程选通晶体管PSG0；以及设在内部块布线LBN和读出主位线RMBL1之间的读出选通晶体管RSG0。

编程选通晶体管的栅及读出选通晶体管RSG0的栅由SG译码器114分别通过编程选择线PSL0及读出选择线RSL0进行控制。

其它方面与图1及图2所示的实施例1的结构相同，所以同一部分标以同一符号，不重复说明。

即，在实施例3的存储单元块304中，在进行编程工作时，SG译码器114使编程选通晶体管PSG0呈导通状态，而且，根据从外部供给的地址信号，使与所选择的列对应的选通晶体管SG1～SG4中的某一个呈导通状态。

另一方面，在读出工作中，SG译码器114使读出选通晶体管SG0呈导通状态，同时使与所选择的列对应的选通晶体管SG1～SG4中的某一个呈导通状态。

采用以上结构，在实施例1中，与图2所示的存储单元块一样，可以进行编程工作和读出工作。

而且，在实施例3的存储单元块的结构中，SG译码器114必须控制的选择线的条数从8条减少到6条，具有有利于高集成化的特征。

[实施例3的变形例]

在实施例3的存储单元块304中，存储单元晶体管既可以采用漏选择型的双晶体管型晶体管，也可以采用源选择型的双晶体管型晶体管。

图27表示在图26所示的存储单元块的结构中，采用源选择型的双晶体管型晶体管作为存储单元晶体管时的结构，图28表示采用漏选择型的双晶体管型晶体管作为存储单元晶体管时的结构。

即使采用图27及图28所示的结构，也与在实施例1中说明过的一样，能抑制漏干扰，可以谋求读出工作的高速化。

[实施例4]

图29及图30是说明实施例4的存储单元块中的读出工作及编程工作时的工作情况用的示意图。

图29是表示实施例4的存储单元块中的双极型晶体管的电位配置例的示意图。

在实施例4中，选通晶体管TG1及TG2串联配置在主位线和副位线之间。

双极型晶体管的基极连接在这些串联配置的选通晶体管TG1及TG2的副位线一侧。双极型晶体管的发射极与两个选通晶体管TG1及TG2的连接点连接。

双极型晶体管的收集极接收接地地位。

参照图29，在读出工作中，连接在双极型晶体管的发射极-基极之间的选通晶体管TG2呈截止状态。

其结果，如果选通晶体管TG1呈导通状态，则主位线和双极型晶体管的发射极连接。

另一方面，双极型晶体管的基极与副位线一侧连接。

因此，例如在读出工作中，当主位线的电位电平为-1.8V时，双极型晶体管的发射极仍然呈-1.8V的偏压。这时，双极型晶体管的基极高出双极型晶体管上升电压这部分的大小，例如为-1.0V。

其结果，双极型晶体管将从副位线一侧流到基极的基极电流放大，并将电流供给主位线。

就是说，与实施例1一样，将流过副位线的来自被选择的存储单元的沟道电流作为基极电流，双极型晶体管将流过主位线的电流放大。

图30表示编程工作时的电位配置例。

在编程工作中，选通晶体管TG1及TG2两者都呈导通状态。

因此，双极型晶体管的基极-发射极之间被短路，双极型晶体管不进行放大工作。

在编程工作中，主位线的电位电平例如保持-6V。其结果，副位线通过由N沟道型MOS晶体管构成的选通晶体管TG1及TG2也成为-6V的偏压。

就是说，在编程工作时，在双极型晶体管的pn结部分不产生大的电位差，从主位线向副位线编程时，可以传递必要的负电位。

图31是表示实施例4的非易失性半导体存储器的存储单元块404的结构的电路图。

实施例4的非易失性半导体存储器的结构除了下述的方面以外，与实施例1的非易失性半导体存储器1000的结构相同。

在存储单元块404中，每一条副位线上配置一个双极型晶体管。

而且，该双极型晶体管在副位线的两侧呈与副位线交替配置的结构。

就是说，与副位线SBL1对应的双极型晶体管BT1设在副位线的一端侧，与此相反，与副位线SBL2对应设置的双极型晶体管BT2设置在与双极型晶体管BT1相反的一侧。

存储单元是单晶体管型的存储单元。

与用图29及图30说明过的一样，选通晶体管TG1设在主位线MBL和结点N1之间，选通晶体管TG2设在结点N1和双极型晶体管的基极之间。双极型晶体管的基极与对应的副位线SBL1连接。副位线SBL2也是同样的构成。

因此，如用图29及图30所述，在读出工作时，双极型晶体管将流过副位线的电流放大后的电流流到主位线。在编程工作中，双极型晶体管的工作停止，主位线的电位电平被传递给所选择的副位线。

在实施例4的存储单元块的结构中，每一个存储单元块配置一条主位线。

图32是说明对图31所示的存储单元块404进行的读出工作用的时序图。

在时刻t0的备用状态下，主位线MBL的电位电平、选通晶体管TG1及TG2的栅电位、字线的电位电平、以及源线及N型阱的电位电平都为0V。

在时刻t1，主位线的电位电平变为-1.8V。

接着，在时刻t2，第一选通晶体管TG1的栅电位电平下降到-2.5V。因此，主位线和双极型晶体管BT1的发射极连接。

这里，第一选通晶体管TG1的栅电位电平之所以为-2.5V，是因为选通晶体管TG1为P沟道型晶体管，为了不产生该晶体管的电位上升的影响，有必要使其栅电位电平比主位线的电位电平更向负侧偏置。

接着，在时刻t3选择的字线的电位电平下降到-1.8V。因此，将基极电流通过所选择的存储单元，与其存储的数据相对应，从源线供给双极型晶体管的基极。于此相应，读出放大器128根据流过主位线的双极型晶体管的发射极电流，检测电位变化。

在时刻t4，字线的电位电平回到0V。在时刻t5，第一选通晶体管TG1的栅电位电平回到0V，在时刻t6，主位线的电位电平回到0V。于是，读出工作结束。

图33是说明对图31所示的存储单元块404进行的写入工作用的时序图。

从在时刻t0时的备用状态开始，在时刻t1，第二选通晶体管TG2的栅电位电平下降到-7V。与此相应，双极型晶体管的发射极-基极之间短路。

在时刻t2，主位线的电位电平被设定为-6V。

接着，在时刻t3，第一选通晶体管TG1的电位电平也下降到-7V。与此相应，主位线的电位电平被传递给所选择的副位线。

这里，第一选通晶体管TG1的电位电平之所以比主位线的电位电平偏置在负侧，同样是为了避免该晶体管的电压上升的影响。

在时刻t4，所选择的字线的电位电平上升到10V。

这时，源线呈断开状态，N型阱的电位电平为0V。

与字线的电位电平变成正的高电压相对应，电子被注入存储单元晶体管的浮栅中，写入工作开始。

另外，在图33中虽然示出了在写入过程中字线的电位电平保持在10V这一恒定值，但这只是为了说明的简单，实际上在写入期间，字线的电位电平是以脉冲方式施加的。另外，在多次脉冲式的字线的电位电平上升后，实际上还进行检验工作等。

在时刻t5，字线的电位电平下降到0V。

在时刻t6，第一选通晶体管TG1的电位电平上升到0V。与此相应，主位线和副位线被分开。

在时刻t7，主位线的电位电平回到0V。

在时刻t8，第二选通晶体管TG2的电位电平回到0V。与此相应，写入工作结束。

另外，第二选通晶体管TG2的电位电平之所以在其它布线的电位电平变化之前驱动到-7V，而在其它布线的电位电平变化结束后回到0V，是为了通过该第二选通晶体管TG2呈导通状态来保护双极型晶体管。

图34是说明对图31所示的存储单元块404进行的擦除工作用的时序图。

在时刻t0，主位线呈断开状态，第一及第二选通晶体管TG1及TG2的栅电位电平为0V，字线的电位电平、源线及N型阱电位电平都为0V。

在时刻t1，只是字线的电位电平下降到-18V。

与此相应，浮栅中的电子被注入到衬底一侧，所写入的数据被擦除。

在时刻t2，字线的电位电平回到0V，擦除工作结束。

另外，在存储单元块404被配置在所分割的阱中的一个的情况下，通过只控制该存储单元块404所在的阱电位，也能使加在字线上的负电位的绝对值为更小的值。

通过以上的工作，对图31所示的存储单元块404进行读出工作、写入工作及擦除工作。

图35是表示在图1所示的存储单元阵列的结构中，将电位从阱电位驱动电路120供给阱的布线结构的简略框图。

图35所示的存储单元阵列存在于进行擦除工作时的同一个擦除块1内。

即，表示例如在每个擦除块内进行阱分割的情况下，存在于该同一个阱内的存储单元阵列。

在图35所示的例中，示出了在该同一擦除块内至少存在两条以上从阱电位驱动电路120供给阱电位的布线。

阱电位供给布线表示将接地电位或正的高电位供给N阱的布线，在供电点Pvs处与N阱接触。

由于在存储单元晶体管的源区具有发射区的双极型晶体管将该阱区作为收集区，所以由阱电位供给布线供给的电位电平对该双极型晶体管的工作有很大的影响。

即，例如在擦除块中只有一条阱电位的供给布线的情况下，在存在于距离该阱电位供给布线与阱表面接触的位置远的位置的双极型晶体管中，收集极电阻有效地增大了。

因此，双极型晶体管的饱和特性恶化，有可能难以进行正常的读出工作等。

因此，如图35所示，通过在擦除块中配置多条阱电位供给布线，就能降低这种双极型晶体管的饱和现象。

[实施例4的变形例]

图36是表示图31所示的存储单元块404的结构的变形例的电路图。

与图31所示的存储单元块的结构不同之点在于：存储单元晶体管是源选择型的双晶体管型的。

即，对于各存储单元来说，除了字线WL以外，还配置单元选择线SG。

在图36所示的例中，由于与所选择的存储单元对应的单元选择线SG呈激活状态，故对应的存储单元的单元选择晶体管便呈导通状态。

其它方面与图31所示的存储单元块404的结构相同，故不重复其说明。

在图36所示结构的情况下，也具有与用实施例1的变形例说明过的相同的效果。

另外，作为存储单元也可以是漏选择型的双晶体管型的。

这时，也具有与用实施例1的变形例说明过的相同的效果。

[实施例5]

图37是表示本发明的实施例5的非易失性半导体存储器的存储单元块504的结构的电路图。

与实施例4的存储单元块404的不同之点如下。

在实施例4的存储单元块404中，在每条副位线上都配置双极型晶体管，该双极型晶体管能分别独立地进行使基极一发射极之间短路的工作。

可是，对于一个存储单元块中包括的存储单元来说，由于对该存储单元块只配置一条主位线，所以不可能同时进行写入工作及擦除工作和读出工作。因此，可以这样构成，即能同时进行使一个存储单元块中包括的双极型晶体管的发射极一基极之间短路的工作。

在图37中，与实施例4的存储单元块404不同，与各条副位线SBL1及SBL2对应设置的双极型晶体管BT1及BT2的发射极一基极之间的短路工作由利用选择线SL2共同控制的第二选通晶体管TG2进行。

选择线SL2由SG译码器114控制。

另外，在实施例5的存储单元块504中，在双极型晶体管的基极和对应的主位线之间，还与使双极型晶体管的发射极一基极之间短路用的第二选通晶体管TG2串联连接选通晶体管TG1a及TG1b。

选通晶体管TG1a的栅电位由SG译码器114通过选择线SL1a进行控制。

选通晶体管TG1b的栅电位由SG译码器114通过选择线SL1b进行控制。

与副位线SBL1对应的选通晶体管TG1a是耗尽型晶体管，与副位线SBL1对应的选通晶体管TG1b是增强型晶体管。

与此相反，与副位线SBL2对应的选通晶体管TG1a是增强型晶体管，与副位线SBL2对应的选通晶体管TG1b是耗尽型晶体管。

由于与副位线SBL1及副位线SBL2对应的选通晶体管TG1a和TG1b是具有互不相同的工作方式的晶体管(增强型和耗尽型)，所以如以下所述，可以简化形成该选通晶体管TG1a及TG1b用的平面图形。

图38表示在图37所示电路图的结构中，与选通晶体管TG1a、TG1b及TG2有关的部分的平面图形。

在图38中，位线SBL1及SBL2是用第一层铝合金布线形成的。在选通晶体管TG2的源区和位线SBL1及SBL2分别接触用的接触孔CH11及CH12部分形成双极型晶体管的发射极。

由于选通晶体管TG2的P型源区也兼作双极型晶体管的基区，所以如果使该选通晶体管TG2呈导通状态，则位线通过选通晶体管TG2的沟道与双极型晶体管的基极连接。即，双极型晶体管的发射极和基极被短路。

在由分离区RI围成的有源区Ra11a、Ra11b、Ra12a及Ra12b区内形成选通晶体管TG1b和TG1a。在注入调整晶体管的阈值电压用的杂质时，向这些区注入调整过的杂质的离子数量，以便分别构成增强型及耗尽型晶体管。

因此，例如能调整杂质浓度，以便使有源区Ra11a呈耗尽型，使有源区Ra11b呈增强型。在该区上形成与副位线SBL1对应的选通晶体管的栅电极PL1a及PL1b，作为平面图能实现图37所示的电路结构。

通过采用图38所示的结构，由于不需要用布线进行短路，所以在选通晶体管TG1的扩散层区不需要形成接触点，能在更小的面积内形成这些选通晶体管。

在图38所示的例中，选通晶体管TG1a的漏区通过第一层铝合金布线与第三层铝合金布线即主位线连接。

[实施例5的变形例]

图39是表示实施例5的变形例的电路图。

与图37所示的实施例5的电路结构不同之点在于：存储单元是源选择型的双晶体管型的存储单元。

这种情况也与实施例1一样，也可以将存储单元构成漏选择型的双晶体管型存储单元。

在源选择型或漏选择型的任何一种情况下，都具有与在实施例1中说明过的相同的效果。

[实施例6]

图40是表示本发明的实施例6的非易失性半导体存储器的存储单元块604的结构的电路图。

与实施例5的存储单元块504的不同之点如下。

即，在实施例6中，与实施例5不同之点在于：使用耗尽型晶体管的选通晶体管是用布线将其源极及漏极之间短路的晶体管。

其它方面与图37所示的实施例5的结构相同，所以同一部分标以同一符号，不重复说明。

以下根据其平面图形说明图40所示结构的优点。

图41示出了实现图40所示电路图用的平面图形。

在图41中，形成选通晶体管TG1a及TG1b的有源区是用分离区RI围成的具有均匀的杂质浓度的区。

在图41中，例如副位线SBL1通过接触孔CH31与选通晶体管TG1b的源区连接，选通晶体管TG1b的漏区通过第一层铝合金布线即布线La1与主位线MBL1连接。因此，副位线SBL1呈图40所示的电路结构。副位线SBL1和选通晶体管TG2的源区连接的接触孔CH11的区成为双极型晶体管的发射极区，这一点与图38的结构相同。

副位线SBL2通过接触孔CH32与选通晶体管TG1a的源区连接。因此，如果选通晶体管TG1a呈导通状态，则副位线SBL2通过选通晶体管TG1a与布线La1连接，进而与主位线MBL连接。

因此，利用该平面图形能实现图40所示的电路结构。采用图41所示的平面图形具有以下优点。

即，可以使选通晶体管TG1a及TG1b的栅电极宽度为副位线的两倍间距的宽度。

因此，能降低这些选通晶体管TG1a及TG1b的导通电阻。

图42是表示实现图40所示的电路结构用的平面图形的另一例图。

与图41所示的平面图形的不同点在于：在与第一副位线SBL1对应的选通晶体管TG1a及TG1b和与第二副位线SBL2对应的选通晶体管TG1a及TG1b之间设有分离区。

因此，在图42所示的平面图形中，选通晶体管TG1a及TG1b的栅电极宽度为副位线的1个间距的宽度。

但是，通过采用这样的结构，选通晶体管TG2和选通晶体管TG1a之间的分离区就不需要了。

而且，在与属于相邻的两个存储单元块的副位线对应的选通晶体管TG1b之间也不需要分离区。

因此，与图41所示的平面图形相比，具有可以沿位线方向用更小的面积形成图形的优点。

[实施例6的变形例]

图43是表示图40中示出的实施例6的变形例的结构的电路图。

与图40所示的结构不同之点在于：存储单元是源选择型的双晶体管型的存储单元。

另外，也可以将存储单元构成漏选择型的双晶体管型存储单元。

即使这样构成，也具有与在实施例1的变形例中说明过的相同的效果。

[实施例7]

图44是表示本发明的实施例7的非易失性半导体存储器的存储单元块704的结构的电路图。

与图31所示的实施例4的存储单元块404的结构不同之点如下。

即，在实施例4的存储单元块404中，第一选通晶体管TG1是P沟道型MOS晶体管。

与此相反，在图44所示的实施例7的存储单元块中，第一选通晶体管是在P型阱内形成的N沟道型MOS晶体管。

其它方面与图31所示的实施例4的存储单元块的结构相同，所以同一部分标以同一符号，不重复说明。

通过将第一选通晶体管TG1构成N沟道型MOS晶体管，能避免该晶体管中的阈值电压大小的这部分电位上升的影响。

即，例如在读出工作中，主位线的电位电平呈负电位(例如-1.8V)。因此，通过将第一选通晶体管TG1构成N沟道型MOS晶体管，则能降低在读出工作中加在该晶体管的栅电极上的电位的绝对值。

图45是说明对图44所示的存储单元块704进行的读出工作用的时序图。

在时刻t0时的备用状态下，主位线、第一选通晶体管TG1的栅电极电位、P型阱的电位电平、第二选通晶体管TG2的电位电平、字线的电位电平、源线的电位电平及N型阱的电位电平都为0V。

在时刻t1，P型阱的电位电平为-1.8V。同时在时刻t1，呈选择状态的第一选通晶体管TG1的栅电极电位仍维持0V，呈非选择状态的第一选通晶体管TG1的栅电极电位为-1.8V。与此相应，只是呈选择状态的第一选通晶体管TG1变为导通状态。因此，与选择的副位线对应的双极型晶体管的发射极与主位线连接。

在时刻t2，主位线的电位电平下降到-1.8V。接着在时刻t3，选择的字线的电位电平下降到-1.8V。

与此相应，双极型晶体管将流过所选择的存储单元晶体管的沟道的电流作为基极电流接收，使放大后的电流流过主位线。

在时刻t4，字线的电位电平回到0V，在时刻t5主位线的电位电平回到0V。另外，在时刻t6，呈非选择状态的第一选通晶体管TG1的栅电极电位及P型阱的电位电平回到0V，读出工作结束。

图46是说明对图44所示的存储单元块704进行的写入工作用的时序图。

在时刻t1，P型阱的电位电平下降到-6V。另一方面，呈非选择状态的第一选通晶体管TG1的栅电极电位也下降到-6V。另外，第二选通晶体管TG2的栅电极电位也下降到-7V，因此，第二选通晶体管TG2呈导通状态。

与此相应，双极型晶体管的发射极-基极之间被短路。

在时刻t2，主位线的电位电平下降到-6V。

在时刻t3，所选择的字线的电位电平上升到10V。

另外，在图46中，在从时刻t3到时刻t4的写入时间内，虽然字线的电位电平在图上被绘成保持恒定值，但实际上在该写入期间，字线的电位电平呈脉冲式地变化。另外，施加规定次数的写入脉冲后，实际上还进行检验工作。在时刻t4，写入工作结束，字线的电位电平回到0V。

接着，在时刻t5，主位线的电位电平回到0V。

然后，在时刻t6，第一选通晶体管的电位电平、P型阱的电位电平、以及第二选通晶体管TG2的电位电平都回到0V，写入工作结束。

图47是说明对图44所示的存储单元块704进行的擦除工作用的时序图。

在时刻t0时的备用状态下，主位线呈断开状态，第一选通晶体管TG1的栅电位、P型阱的电位电平、第二选通晶体管TG2的栅电位、字线的电位电平、源线及N型阱的电位电平都为0V。

在时刻t1，字线的电位电平下降到-18V。与此相应，浮栅中的电子被注入衬底一侧，进行擦除工作。

在时刻t2，字线的电位电平回到0V，擦除工作结束。

另外，在被分割成的阱内形成存储单元块704，在可以独立地控制该阱的电位电平的情况下，通过调节阱电位，能减小在擦除时间内加在字线上的电位的绝对值。

如用图45～图47所说明的那样，在图45所示的存储单元块704中，分别进行读出工作、写入工作及擦出工作的情况。

而且，能避免第一选通晶体管的阈值电压大小的电位上升的影响。

[实施例7的变形例]

图48是表示实施例7的变形例的结构的电路图。

与图44所示的实施例7的存储单元块704的结构不同之点在于：存储单元是源选择型的双晶体管型存储单元。

在图48中也与实施例1一样，也可以将存储单元构成漏选择型的双晶体管型存储单元。

通过采用源选择型或漏选择型，可具有与在实施例1的变形例中说明过的相同的效果。

[实施例8]

图49是表示本发明的实施例8的非易失性半导体存储器的存储单元块804的结构的电路图。

与图37所示的实施例5的存储单元块504的结构不同之点在于：选通晶体管TG1a及TG1b是在P型阱内形成的N沟道型MOS晶体管。

其它方面与图37所示的实施例5的存储单元块504的结构相同，所以同一部分标以同一符号，不重复说明。

通过采用图49所示的结构，在读出工作中，在使主位线的电位电平为负电位的情况下，能避免该选通晶体管TG1a及TG1b的阈值电压大小这部分的电位上升的影响。

[实施例8的变形例]

图50是表示实施例8的存储单元块804的变形例的电路图。

与图49所示的结构不同之点在于：存储单元晶体管是源选择型的双晶体管型存储单元。

在图50中，存储单元晶体管也可以构成漏选择型的双晶体管型存储单元。

采用这样的结构，具有与在实施例1的变形例中说明过的相同的效果。

[实施例9]

图51是表示本发明的实施例9的非易失性半导体存储器的存储单元块904的结构的电路图。

与用图40说明过的实施例6的存储单元块604的结构不同之点在于：选通晶体管TG1a及TG1b是在P型阱内形成的N沟道型MOS晶体管。

其它方面与用图40说明过的实施例6的存储单元块604的结构相同，所以同一部分标以同一符号，不重复说明。

通过采用图51所示的结构，在读出工作中，在使主位线的电位电平为负电压的情况下，能避免该选通晶体管TG1a及TG1b的阈值电压大小这部分的电位上升的影响。

[实施例9的变形例]

图52是表示图51所示的存储单元块904的变形例的电路图。

与存储单元块904的结构不同之点在于：存储单元是源选择型的双晶体管型存储单元。

在图52中，也可以将存储单元构成漏选择型的双晶体管型存储单元。

[实施例10]

图53是表示本发明的实施例10的非易失性半导体存储器的存储单元块1004的结构的电路图。

与用图31说明过的实施例4的存储单元块404的结构不同之点在于：双极型晶体管BT1构成共用相邻的两个存储单元块的结构。

在图53所示的实施例10的存储单元块中，双极型晶体管BT1的发射极直接和主位线连接，该双极型晶体管BT1的发射极一基极之间由P沟道型的第二选通晶体管TG2控制而呈短路状态。

双极型晶体管BT1的基极通过第一选通晶体管TG1有选择地与相邻的副位线SBL1a或SBL1b中的某一条连接。

如果采用以上的结构，则能减少控制第一及第二选通晶体管TG1及TG2用的选择线的条数，能实现适合于更高集成化的结构。

[实施例10的变形例]

图54是表示图53所示的实施例10的存储单元块1004的变形例的电路图。

与图53所示的结构不同之点在于：存储单元是源选择型的双晶体管型存储单元。

在图54中，也可以将存储单元构成漏选择型的双晶体管型存储单元。

采用以上的结构，具有与在实施例1的变形例中说明过的相同的效果。

[实施例11]

图55是表示本发明的实施例11的非易失性半导体存储器的存储单元块1104的结构的电路图。

与用图37说明过的实施例5的存储单元块504的结构不同之点在于：双极型晶体管BT1构成共用相邻的两个存储单元块的结构。

在图55中，双极型晶体管BT1的发射极直接和主位线连接，该双极型晶体管BT1的发射极一基极之间由第二选通晶体管TG2控制而呈短路状态。

双极型晶体管BT1的基极由选通晶体管TG1a及TG1b控制，有选择地与相邻的两个存储单元块中的副位线中的某一条连接。

在图55中，例如与副位线SBL1a对应的选通晶体管TG1b也是耗尽型的，选通晶体管TG1a是增强型的，与此相反，与副位线SBL2a对应的选通晶体管TG1b是增强型的，选通晶体管TG1a是耗尽型的。

如果采用图55所示的结构，则除了在实施例5中说明过的效果以外，还能实现适合于高集成化的结构。

[实施例11的变形例]

图56是表示实施例11的变形例的电路图。

与图55所示的结构不同之点在于：存储单元是源选择型的双晶体管型存储单元。

在图56中，也可以将存储单元构成漏选择型的双晶体管型存储单元。

[实施例12]

图57是说明本发明的实施例12的非易失性半导体存储器的存储单元块1204的结构用的电路图。

与用图40说明过的实施例6的存储单元块604的结构不同之点在于：双极型晶体管BT1构成共用相邻的两个存储单元块的结构。

在图57中，双极型晶体管的发射极直接和主位线连接，双极型晶体管的发射极一基极之间由选通晶体管TG2控制而呈短路状态。

在图57中，例如与副位线SBL1a对应的选通晶体管TG1b的源一漏之间被短路，与副位线SBL1b对应的选通晶体管TG1a的源一漏之间被短路。

通过采用存储单元块1204的结构，除了实施例6的存储单元块的效果以外，还能实现适合于更高集成化的电路结构。

[实施例12的变形例]

图58是表示图57所示的实施例12的存储单元块1204的变形例的电路图。

与图57所示的结构不同之点在于：存储单元是源选择型的双晶体管型存储单元。

在图58中，也可以将存储单元构成漏选择型的双晶体管型存储单元。

另外，在以上的说明中，存储单元晶体管始终采用P沟道型晶体管。可是，本申请的发明不限定于这一情况，例如在存储单元晶体管为N沟道型的情况下，通过变更电位配置的极性等，也能适用。

在本发明的第一方面的非易失性半导体存储器中，由于位线的结构是由主位线和副位线构成的分级结构，所以在写入、擦除工作中能抑制漏干扰。

由于双极型晶体管将流入副位线的电流放大，所以在读出工作中即使在低电源电压下工作，也能实现高速工作。

本发明的第二方面的非易失性半导体存储器在读出工作中，双极型晶体管有选择地将流入副位线的电流放大后，使电流流入第一主位线，在写入工作中，通过第二主位线将写入或擦除电压加在存储单元上。因此，写入或擦除工作时的高电压不会直接加在双极型晶体管上。

本发明的第三方面的非易失性半导体存储器与本发明的第二方面的非易失性半导体存储器的结构相比，由于将副位线和主位线连接起来，所以能减少必要的选择线的条数，能提供适合于更高集成化的结构。

本发明的第四方面的非易失性半导体存储器在读出工作中，双极型晶体管将流入副位线的电流放大后传送给主位线，在写入或擦除工作中，双极型晶体管的发射极-基极之间被短路，高电压不会加在双极型晶体管上。

本发明的第五方面的非易失性半导体存储器在读出工作中，双极型晶体管将流入副位线的电流放大后传送给主位线，在写入或擦除工作中，双极型晶体管的发射极-基极之间被短路，高电压不能加在双极型晶体管上。

本发明的第六方面的非易失性半导体存储器在读出工作中，双极型晶体管将流入副位线的电流放大后传送给主位线，在写入或擦除工作中，双极型晶体管的发射极-基极之间被短路，高电压不会加在双极型晶体管上。

本发明的第七方面的非易失性半导体存储器，由于双极型晶体管为相邻的两个块所共有，所以能提供适合于高集成化的结构。

本发明的第八方面的非易失性半导体存储器，由于存储单元晶体管构成双晶体管型存储单元，所以能谋求读出工作的高速化。

本发明的第九方面的非易失性半导体存储器，由于双极型晶体管为相邻的两个块所共有，所以能提供适合于高集成化的结构。

本发明的第十方面的非易失性半导体存储器，由于存储单元晶体管构成双晶体管型存储单元，所以能谋求读出工作的高速化。

Claims

1.一种在半导体衬底上形成的非易失性半导体存储器，其特征在于：

备有包括配置成行列状的多个存储单元的存储单元阵列，

上述存储单元阵列被分割成包括配置成第一多个行及第二多个列的多个存储单元的多个块，

且备有：

在上述多个块中的对应于上述存储单元的列设置的多条第一主位线；

在上述多个块中的对应于上述存储单元的列设置的多条第二主位线；

在上述多个块的每一个中，分别对应于上述第二多个列设的副位线组；

在上述多个块中的分别对应于上述存储单元的行设置的多条字线；以及

分别对应于上述副位线和上述字线的交点设置的多个存储单元，

上述各存储单元包括存储单元晶体管，

上述存储单元晶体管有：

在上述半导体衬底的第一导电型的主表面上形成的第二导电型的源区及上述第二导电型的漏区；

被夹在上述源区和上述漏区之间的沟道区；

在上述沟道区的上方将氧化膜夹在中间形成的电荷蓄积电极；以及

在上述电荷蓄积电极的上方将绝缘膜夹在中间形成的控制电极，

上述存储单元晶体管的漏区与对应的副位线连接，

上述控制电极由对应的字线控制电位，

还备有：

设在每个对应的上述块中，配置成在上述非易失性半导体存储器的读出工作中通过所选择的副位线将流过所选择的存储单元晶体管的上述源区和上述漏区之间的电流作为基极电流接收并放大、控制在对应的第一主位线中流动的电流的多个双极型晶体管；

在上述非易失性半导体存储器的写入工作中有选择地将上述副位线和对应的第二主位线连接起来、在读出工作中有选择地将上述副位线和对应的上述双极型晶体管的基极连接起来的连接装置；

在上述读出工作中根据来自外部的地址信号，选择对应的上述副位线、上述主位线及字线的存储单元选择装置；

根据流过上述所选择的第一主位线的电流值，读出上述所选择的存储单元的数据的数据读出装置；以及

在上述写入工作中将电子注入存储单元晶体管的上述电荷蓄积电极、或从存储单元晶体管的上述电荷蓄积电极拉出电子的写入装置。

2.根据权利要求1所述的非易失性半导体存储器，其特征在于：

上述存储单元选择装置包括：

根据外部地址信号，选择对应的字线的行选择装置；以及

根据外部地址信号，选择对应的主位线及副位线的列选择装置，

上述连接装置包括：

由上述列选择装置控制、在读出工作中有选择地连接上述副位线和上述对应的双极型晶体管的基极的第一内部连接装置；以及

由上述列选择装置控制、在写入工作中有选择地连接上述副位线和上述第二主位线的第二内部连接装置。

3.根据权利要求1所述的非易失性半导体存储器，其特征在于：

上述存储单元选择装置包括：

根据外部地址信号，选择对应的字线的行选择装置；以及

上述连接装置包括：

共同设在上述副位线组上的布线；

由上述列选择装置控制、有选择地连接上述副位线和上述布线的第一内部连接装置；

由上述列选择装置控制、在读出工作中有选择地连接上述布线和上述对应的双极型晶体管的基极的第二内部连接装置；以及

由上述列选择装置控制、在写入工作中有选择地将上述布线和上述第二主位线连接起来的第三内部连接装置。

4.一种在半导体衬底上形成的非易失性半导体存储器，其特征在于：

备有包括配置成行列状的多个存储单元的存储单元阵列，

上述存储单元阵列被分割成分别包括配置成第一及第二列、以及第一多个行的多个存储单元的多个块，

且备有：

设在每个上述块中的多条主位线；

与每个上述块中包括的列对应设置的第一及第二副位线；

分别对应于上述第一及第二副位线和上述字线的交点设置的多个存储单元，

上述各存储单元包括存储单元晶体管，

上述存储单元晶体管具有：

被夹在上述源区和上述漏区之间的沟道区；

上述存储单元晶体管的漏区与对应的副位线连接，

上述控制电极由对应的字线控制电位，

还备有：

设在每条对应的上述第一及第二副位线上，在读出工作中，通过所选择的第一或第二副位线将流过所选择的存储单元晶体管的上述源区和上述漏区之间的电流作为基极电流接收并放大的第一及第二双极型晶体管；

在上述非易失性半导体存储器的读出工作中，为使由与上述被选择的第一或第二副位线对应的双极型晶体管放大的电流流过对应的主位线，将该双极型晶体管的发射极和该主位线连接，在上述非易失性半导体存储器的写入工作中，使与上述被选择的第一或第二副位线对应的双极型晶体管的发射极-基极之间短路，而且将上述对应的主位线和上述被选择的第一或第二副位线连接起来的连接装置；

在上述非易失性半导体存储器的读出工作中根据来自外部的地址信号，选择对应的上述第一或第二副位线、上述主位线及字线的存储单元选择装置；

根据流过上述选择的主位线的电流值，读出上述选择的存储单元的数据的数据读出装置；以及

5.根据权利要求4所述的非易失性半导体存储器，其特征在于：

上述第一及第二双极型晶体管分别配置在相对的两侧而将上述第一及第二副位线夹在中间，

上述连接装置包括：

对应于上述第一双极型晶体管、设置成串联连接在对应的主位线和上述第一副位线之间，由上述存储单元选择装置控制的第一及第二开关装置；以及

对应于上述第二双极型晶体管、设置成串联连接在对应的主位线和上述第二副位线之间，由上述存储单元选择装置控制的第三及第四开关装置，

上述第一及第三开关装置各自具有与上述对应的主位线连接的一端，

上述第二开关装置具有：与上述第一双极型晶体管的发射极及上述第一开关装置的另一端连接的一端；以及

与上述第一双极型晶体管的基极及上述第一副位线连接的另一端，

上述第四开关装置具有：与上述第二双极型晶体管的发射极及上述第三开关装置的另一端连接的一端；以及

与上述第二双极型晶体管的基极及上述第二副位线连接的另一端。

6.根据权利要求4所述的非易失性半导体存储器，其特征在于：

上述第一及第二双极型晶体管配置在上述第一或第二副位线的一端侧，

上述连接装置包括：

对应于上述第一双极型晶体管、设置成串联连接在对应的主位线和上述第一副位线之间，由上述存储单元选择装置控制的第一、第二及第三开关装置；以及

对应于上述第二双极型晶体管、设置成串联连接在对应的主位线和上述第二副位线之间，由上述存储单元选择装置控制的第四、第五及第六开关装置，

上述第一及第四开关装置各自具有与对应的主位线连接的一端，

上述第二开关装置具有与上述第一开关装置的另一端连接的一端，以及

与上述第一双极型晶体管的发射极及上述第三开关装置的一端连接的另一端，

上述第三开关装置有与上述第一双极型晶体管的基极及上述第一副位线连接的另一端，

上述第五开关装置具有：与第四开关装置的另一端连接的一端；以及

与上述第二双极型晶体管的发射极及上述第六开关装置的一端连接的另一端，

上述第六开关装置具有与上述第二双极型晶体管的基极及上述第二副位线连接的另一端。

7.一种在半导体衬底上形成的非易失性半导体存储器，其特征在于：

备有包括配置成行列状的多个存储单元的存储单元阵列，

上述各存储单元阵列被分割成分别包括配置成第一及第二列、以及第一多个行的多个存储单元的多个块，

且备有：

至少在两个上述块设置的多条主位线；

与每个上述块中包括的列对应设置的两条副位线；

上述各存储单元包括存储单元晶体管，

上述存储单元晶体管有：

被夹在上述源区和上述漏区之间的沟道区；

上述存储单元晶体管的漏区与对应的副位线连接，

上述控制电极由对应的字线控制电位，

还备有：

与对应的第一块的上述两条副位线中的一条及对应的第二块的上述两条副位线中的一条这两者对应设置、配置得在读出工作中，通过所选择的副位线将流过所选择的存储单元晶体管的上述源区和上述漏区之间的电流作为基极电流接收并放大的双极型晶体管；

在上述非易失性半导体存储器的读出工作中，将与上述被选择的副位线对应的双极型晶体管的基极和上述所选择的副位线连接起来，使由该双极型晶体管放大的电流流过对应的主位线，在上述非易失性半导体存储器的写入工作中，使与上述被选择的副位线对应的双极型晶体管的发射极-基极之间短路，而且将对应的主位线和上述被选择的副位线连接起来的连接装置；

在上述非易失性半导体存储器的读出工作中根据来自外部的地址信号，选择对应的上述副位线、上述主位线及字线的存储单元选择装置；

根据流过上述所选择的主位线的电流值，读出上述所选择的存储单元的数据的数据读出装置；以及

8.根据权利要求7所述的非易失性半导体存储器，其特征在于：

还备有分别设在每个上述存储单元的行上的多条单元选择线，

上述各存储单元还包括有选择地对通过上述存储单元晶体管流过上述副位线和上述双极型晶体管的基极之间的电流的导通路径进行通断的单元选择晶体管，

上述存储单元行选择装置将与所选择的存储单元对应的上述单元选择线激活，使上述所选择的存储单元的上述单元选择晶体管呈导通状态。

9.一种在半导体衬底上形成的非易失性半导体存储器，其特征在于：

备有包括配置成行列状的多个存储单元的存储单元阵列，

且备有：

设在上述每两个块中的多条主位线；

与每个上述块中包括的列对应设的第一及第二副位线；

上述各存储单元包括存储单元晶体管，

上述存储单元晶体管有：

被夹在上述源区和上述漏区之间的沟道区；

上述存储单元晶体管的漏区与对应的副位线连接，

上述控制电极由对应的字线控制电位，

还备有：

设在对应的上述每两个块中、在读出工作中，通过所选择的上述两个块中的上述第一及第二副位线将流过所选择的存储单元晶体管的上述源区和上述漏区之间的电流作为基极电流接收并放大的双极型晶体管；

在上述非易失性半导体存储器的读出工作中，为使由与上述被选择的第一或第二副位线对应的双极型晶体管放大的电流流过对应的主位线，将该双极型晶体管的基极和上述被选择的第一或第二副位线连接，在上述非易失性半导体存储器的写入工作中，将与上述被选择的第一或第二副位线对应的双极型晶体管的发射极一基极之间短路，而且将对应的主位线和上述被选择的上述第一或第二副位线连接起来的连接装置；

在上述非易失性半导体存储器的读出工作中根据来自外部的地址信号，选择对应的块中的上述第一或第二副位线、上述主位线及字线的存储单元选择装置；

10.根据权利要求9所述的非易失性半导体存储器，其特征在于：

还备有分别设在上述存储单元的每一行上的多条单元选择线，

上述存储单元行选择装置将与所选择的存储单元对应的上述单元选择线激活，使上述选择的存储单元的上述单元选择晶体管呈导通状态。