CN1199248A - 半导体器件及其制造方法 - Google Patents

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Abstract

提供一种半导体器件及其制造方法,既解决阈值和扩散层漏泄电流的权衡关系,又不必分几次形成栅极氧化膜。因N型沟道MOS晶体管T41～T43的栅极4A～4C中的氮的剂量各不相同,故氮导入区N1～N3的氮的浓度也各不相同,阈值要求越高,栅极中的氮的浓度越高,按照该顺序来构成。

Description

半导体器件及其制造方法
本发明涉及半导体器件及其制造方法，特别是涉及在一个芯片内集成多种晶体管的半导体器件及其制造方法。
下面，举出4个现有例说明在一个芯片内集成多种晶体管(例如，所要求的规格不一样)的半导体器件。
【第1现有例】
(DRAM的整体结构)
首先，作为第1现有例，说明集成了多种晶体管的DRAM600的结构及其制造方法。图71示出DRAM600的结构(单元配置)。
DRAM600不仅具有存储数据的存储单元阵列部601，还具有外围电路部(地址缓冲器602、X译码器603、Y译码器604)、行/列时钟605、I/O总线部606、更新部607和读出放大器部608等。
任一部分都是由晶体管构成，但各部分所要求的特性不同。例如，对存储单元阵列部601要求低漏泄电流，以便防止因漏泄电流引起的数据丢失。此外，对外围电路部部要求电流大以便进行高速工作。进而，读出放大器部608则必须例如以高电平的一半电压工作以便区别高低电平。为此，要求读出放大器部608所用的晶体管在低电压下工作。就是说，在1片DRAM内需要不同特性的数种晶体管。
例如，若比较它们的阈值，存储单元阵列部的晶体管大约是1V，外围电路部的晶体管大约是0.8V，对于读出放大器部的晶体管，则必需将其抑制到0.4V。
(各晶体管的结构)
为了将这些特性各不相同的晶体管集成在1个芯片内，过去，通过根据晶体管的种类改变沟道掺杂层的杂质分布去解决。下面，以根据晶体管的种类改变沟道掺杂层的杂质浓度为例进行说明。
图72是用现有的制造方法制造的DRAM的结构例(局部图)，分别示出了读出放大器部、外围电路部、和存储单元阵列部所用的N型沟道MOS晶体管T1～T3的截面。
在图72中，N型沟道MOS晶体管T1～T3是在在同一半导体衬底1(P型)上形成的P型阱层101内形成的。阱层101通过在阱层101内形成的沟道断开层102和LOCOS层2在元件间分开，N型沟道MOS晶体管T1～T3分别在将元件分开了的区域内形成。
读出放大器部的N型沟道MOS晶体管T1具有在阱层101内独立平行形成的1对源—漏层106和与该源—漏层106的对面的边缘部连接而形成的1对低掺杂漏极层(以后称LDD层)107。
接着，在LDD层107的上部形成栅极氧化膜3，在该栅极氧化膜3的上部形成栅极4。此外，在栅极氧化膜3和栅极4的侧面形成侧壁氧化膜5。还在栅极4的下层的阱层101内形成沟道掺杂层103。
外围电路部的N型沟道MOS晶体管T2具有在阱层101内独立平行形成的1对源—漏层106和与该源—漏层106的对面的边缘部连接而形成的1对LDD层107。
接着，在LDD层107的上部形成栅极氧化膜3，在该栅极氧化膜3的上部形成栅极4。此外，在栅极氧化膜3和栅极4的侧面形成侧壁氧化膜5。还在栅极4的下层的阱层101内形成沟道掺杂层104。
存储单元阵列部的N型沟道MOS晶体管T3具有在阱层101内独立平行形成的1对源—漏层106和与该源—漏层106的对面的边缘部连接而形成的1对LDD层107。
接着，在源—漏层106和LDD层107的上部形成栅极氧化膜3，在该栅极氧化膜3的上部形成栅极4。此外，在栅极氧化膜3和栅极4的侧面形成侧壁氧化膜5。还在栅极4的下层的阱层101内形成沟道掺杂层105。再有，存储单元阵列部是栅极阵列结构，是相邻两个栅极共有1个源—漏层106的结构，是将该结构连续配置而成的构成。
再有，表1示出N型沟道MOS晶体管T1～T3的构成的各要素。
【表1】
   读出放大器部(T1)     外围电路部(T2)   存储单元阵列部(T3)
 场氧化膜厚        4000埃         4000埃         4000埃
 栅极氧化膜厚        100埃         100埃         100埃
 栅极膜厚        2000埃         2000埃         2000埃
 栅极杂质浓度     5×1020/cm3       5×1020/cm3       5×1020/cm3
 侧壁        1000埃         1000埃         1000埃
 阱 B 700keV 1×1013/cm2 B 700keV 1×1013/cm2 B 700keV 1×1013/cm2
 沟道断开层 B 130keV 5×1012/cm2 B 130keV 5×1012/cm2 B 130keV 5×1012/cm2
 沟道掺杂层 B 50keV 1×1012/cm2 B 50keV 3×1012/cm2 B 50keV 5×1012/cm2
 LDD As 30keV 1×1013/cm2 As 30keV 1×1013/cm2 As 30keV 1×1013/cm2
 源/漏 As 50keV 5×1015/cm2 As 50keV 5×1015/cm2 As 50keV 5×1015/cm2
 热处理                           850℃          60分钟
在表1中，N型沟道MOS晶体管T1～T3的各沟道掺杂层形成时的杂质剂量分别为1×1012/cm2、3×1012/cm2、和5×1012/cm2。再有，注入的杂质都是硼(B)，注入能量都是50keV。
此外，在图72所示的读出放大器部、外围电路部和存储单元阵列部的N型沟道MOS晶体管T1～T3中，沿A-A’线、B-B’线和C-C’线的剖面的杂质形状示于图73。
在图73中，横轴表示剖面方向的位置(深度)，纵轴表示杂质浓度。再有，横轴按面向图从左到右的顺序分别是栅极(多晶硅层)、栅极氧化膜(SiO2层)和阱层(体硅层)。
栅极中的杂质浓度如表1所示，在各晶体管中都是以相同的量均匀分布而形成的，所以，A-A’线、B-B’线和C-C’线是用相互叠合的直线表示的，但在阱层中，正如刚才说明的那样，阈值要求越低的晶体管(T1＜T2＜T3的顺序)沟道掺杂量越少，故氧化膜体硅界面上的杂质浓度变低。再有，各剖面杂质分布的峰值位置大致与各个沟道掺杂层的形成位置相同。
(各晶体管的制造方法)
下面，使用图74～79说明图72所示的读出放大器部、外围电路部和存储单元阵列部的N型沟道MOS晶体管T1～T3的制造方法。
首先，在图74所示的工序中，用硅的局部氧化(LOCOS)法形成例如4000埃厚的LOCOS层(场氧化膜)2。接着，例如，通过以700keV的能量注入剂量为1×1012/cm2的硼离子，在半导体衬底1内形成P型阱区域101。再有，为了在半导体衬底1内形成P沟道型MOS晶体管，还形成N型阱区，但省略其图示和说明。接着，例如，通过以130keV的能量注入剂量为5×1012/cm2的硼离子，在半导体衬底1内形成沟道掺杂层102。再有，沟道掺杂层102形成为与LOCOS层2一起形成元件分离区的那种形状。
其次，在图75所示的工序中，在阱区101内的规定位置形成与读出放大器部的晶体管T1对应的杂质浓度最低的沟道掺杂层103。这时，在外围电路部和存储单元阵列部的晶体管T2和T3的形成区也形成沟道掺杂层103。再有，沟道掺杂层103的形成是通过以50keV的能量注入剂量为1×1012/cm2的硼离子来进行的。
其次，在图76所示的工序中，在读出放大器部的上部形成抗蚀剂掩膜R201，有选择地在外围电路部和存储单元阵列部的沟道掺杂层103中追加注入杂质，形成与外围电路部的晶体管T2对应的杂质浓度的沟道掺杂层104。这时，在存储单元阵列部的晶体管T3的形成区也形成沟道掺杂层104。再有，沟道掺杂层104的形成是通过以50keV的能量注入剂量为2×1012/cm2的硼离子来进行的。
其次，在图77所示的工序中，在读出放大器部和外围电路部的上部形成抗蚀剂掩膜R202，有选择地在存储单元阵列部的沟道掺杂层104中追加注入杂质，形成与存储单元阵列部的晶体管T3对应的杂质浓度的沟道掺杂层105。再有，沟道掺杂层105的形成是通过以50keV的能量注入剂量为2×1012/cm2的硼离子来进行的。
其次，在图78所示的工序中，在半导体衬底1的主面上用热氧化法形成作为栅极氧化膜3的氧化膜31，然后，在其上例如用CVD法形成掺杂多晶硅层41作为作为栅极材料。再有，氧化膜31的厚度大约是100埃左右，掺杂多晶硅层41的厚度大约是2000埃左右，使用磷(P)作为其杂质，浓度大约是5×1020/cm3左右。
其次，在图79所示的工序中，在掺杂多晶硅层41的上部形成抗蚀剂掩膜入R203，用图形刻蚀的方法形成栅极4和栅极氧化膜3。
其次，通过离子注入在读出放大器部、外围电路部、存储单元阵列部形成LDD层107之后，在栅极4和栅极氧化膜3的侧面形成约1000埃厚的侧壁氧化膜5。接着，将侧壁氧化膜5作为掩膜用离子注入形成源—漏层106，由此，得到图72所示的DRAM的结构。
这里，LDD层107是通过以30keV的能量注入剂量为1×1013/cm2的砷(As)离子来进行的。此外，源—漏层106例如在以50keV的能量注入剂量为5×1015/cm2的砷离子之后，在850℃下退火60分钟形成。
再有，通过其后的电容的形成、层间绝缘膜的形成、布线层的形成等工序形成DRAM，但省略这些工序的说明和图示。
(现有的DRAM的问题)
如上所述，在现有的DRAM中，为了在1个芯片内集成读出放大器部、外围电路部和存储单元阵列部等中使用的、特性不同的晶体管，通过与晶体管对应改变沟道掺杂层的杂质浓度来调整阈值。
但是，当沟道掺杂层的杂质浓度变高时，在阈值提高的同时，例如因扩散层和衬底的结合部分的杂质浓度变高而引起从扩散层来的漏泄电流(扩散层漏泄电流)增加。即，阈值和扩散层漏泄电流具有权衡的关系，当阈值决定时漏泄电流也就在同一意义上确定了，电路设计受到两者权衡关系的制约。
【第2现有例】
(快速(flash)存储器的整体结构)
作为第2现有例，说明集成了多种晶体管的快速存储器部700的结构及其制造方法。
图80示出快速存储器部700的结构(单元配置)。一般与DRAM相比，快速存储器部的不同点在于，写入和擦除操作中所用的电压例如是10V的高电压。因此，在图80所示的快速存储器部中，作为升压电路具有充电泵电路710。
而且，快速存储器部700不仅具有存储数据的存储单元阵列701，还具有X译码器703和Y译码器704等升压后使用的高耐压部、外围电路部(地址缓冲器702、行/列时钟部705、I/O总线部706、数据寄存器部707、读出放大器部708、工作控制部709)等。任一部分都是由晶体管构成，但因使用电压不同故需要多种特性不同的晶体管。
例如，在存储单元阵列部701的晶体管中，为了保证隧道氧化膜的的可靠性，需要例如100埃左右的氧化膜厚度。但是，对于外围电路部，为了进行高速工作要求电流大，氧化膜厚度与存储单元阵列部701相比大多设定得薄一些。在高耐压部中，必须有能耐10V电压的晶体管。因此，有必要使用例如250埃那样厚的氧化膜。即，将这些氧化膜厚度各不相同的多种晶体管集成在1个芯片的快速存储器部内。
(各晶体管的结构)
下面，以根据晶体管的种类改变氧化膜厚度为例进行说明。图81是用现有的制造方法制造的快速存储器部的结构例(局部图)，分别示出了高耐压部、外围电路部、和存储单元阵列部所用的N型沟道MOS晶体管T11～T13的截面。
在图81中，N型沟道MOS晶体管T11～T13是在在同一半导体衬底21(P型)上形成的P型阱层121内形成的。阱层121通过在阱层121内形成的沟道断开层122和LOCOS层22在元件间分开，N型沟道MOS晶体管T11～T13分别在将元件分开了的区域内形成。
高耐压部的N型沟道MOS晶体管T11具有在阱层121内独立平行形成的1对源—漏层126和与该源—漏层126的对面的边缘部连接而形成的1对LDD层127。
接着，在LDD层127的上部形成栅极氧化膜26，在该栅极氧化膜26的上部形成栅极29。此外，在栅极氧化膜26和栅极29的侧面形成侧壁氧化膜30。还在栅极29的下层的阱层121内形成沟道掺杂层123。
外围电路部的N型沟道MOS晶体管T12具有在阱层121内独立平行形成的1对源—漏层126和与该源—漏层126的边缘部上部连接而形成的1对LDD层127。
接着，在LDD层127的上部形成栅极氧化膜25，在该栅极氧化膜25的上部形成栅极29。此外，在栅极氧化膜25和栅极29的侧面形成侧壁氧化膜30。还在栅极29的下层的阱层121内形成沟道掺杂层124。
存储单元阵列部的N型沟道MOS晶体管T13具有在阱层121内独立平行形成的1对源—漏层126，在该源—漏层126的边缘部上部形成隧道氧化膜23，在该隧道氧化膜23的上部依次形成浮栅电极27、层间绝缘膜24、控制栅极28。
此外，在隧道氧化膜23、浮栅电极27、层间绝缘膜24、控制栅极28的侧面形成侧壁氧化膜30。
此外，在浮栅电极27的下层的阱层121内形成沟道掺杂层125。再有，存储单元阵列部是栅极阵列结构，是相邻两个栅极共有1个源—漏层126的结构，是将该结构连续配置而成的构成。
图76所示的快速存储器部的特征在于，高耐压部的N型沟道MOS晶体管T11的栅极氧化膜26的厚度最厚，其次是存储单元阵列部的N型沟道MOS晶体管T13的隧道氧化膜23，外围电路部的N型沟道MOS晶体管T12的栅极氧化膜25的厚度最薄。
图82示出各栅极氧化膜的厚度。在图82中，横轴从左到右依次表示高耐压部、外围电路部、存储单元阵列部的N型沟道MOS晶体管。
再有，表2示出N型沟道MOS晶体管T11～T13的构成的各要素。
【表2】
      高耐压部(T11)      外围电路部(T12)      存储单元阵列部(T13)
  场氧化膜厚          4000埃          4000埃            4000埃
  栅极氧化膜厚          250埃          80埃            100埃
  浮栅极膜厚          ……          ……            1000埃
  浮栅极杂质浓度          ……          ……         1×1020/cm3
  层间绝缘膜厚          ……          …… TEOS/Si3N4/TEOS＝100/100/100埃
  控制栅极膜厚          2000埃         2000埃            2000埃
  控制栅极杂质浓度       5×1020/cm3       5×1020/cm3         5×1020/cm3
  侧壁          2000埃         2000埃            2000埃
  阱 B 700keV 1×1013/cm2 B 700keV 1×1013/cm2     B 700keV 1×1013/cm2
  沟道断开层 B 130keV 5×1012/cm2 B 130keV 5×1012/cm2     B 130keV 5×1012/cm2
  沟道掺杂层 B 50keV 5×1012/cm2 B 50keV 5×1012/cm2     B 50keV 5×1012/cm2
  LDD As 30keV 1×1013/cm2 As 30keV 1×1013/cm2              ……
  源/漏 As 50keV 5×1015/cm2 As 50keV 5×1015/cm2     As 50keV 5×1015/cm2
  热处理                           850℃         60分钟
在表2中，N型沟道MOS晶体管T11～T13的各栅极氧化膜的厚度分别为250埃、80埃和100埃。
(各晶体管的制造方法)
下面，使用图84～96说明图81所示的高耐压部、外围电路部和存储单元阵列部的N型沟道MOS晶体管T11～T13的制造方法。
首先，在图84所示的工序中，用硅的局部氧化(LOCOS)法在P型半导体衬底21的表面形成例如4000埃厚的LOCOS层(场氧化膜)22。接着，例如，通过以700keV的能量注入剂量为1×1013/cm2的硼离子，在半导体衬底21内形成P型阱区域121。再有，为了在半导体衬底21内形成P沟道型MOS晶体管，还形成N型阱区，但省略了图示和说明。接着，例如，通过以130keV的能量注入剂量为5×1012/cm2的硼离子，在半导体衬底21内形成沟道掺杂层122。再有，将沟道掺杂层122形成为与LOCOS层22一起形成元件分离区的那种形状。
其次，在阱区121内的高耐压部、外围电路部、存储单元阵列部的各自的规定位置形成沟道掺杂层120。再有，沟道掺杂层120的形成例如是通过以50keV的能量注入剂量为5×1012/cm2的硼离子来进行的。
其次，在图84所示的工序中，在半导体衬底21的主面上用热氧化法形成作为隧道氧化膜23的氧化膜231，然后，在其上例如用CVD法形成掺杂多晶硅层271作为栅极材料。再有，氧化膜231的厚度大约是100埃左右，掺杂多晶硅层271的厚度大约是1000埃左右，使用磷(P)作为其杂质，浓度大约是1×1020/cm3左右。
其次，在图85所示的工序中，在存储单元阵列部的掺杂多晶硅层271的上部有选择地形成抗蚀剂掩膜R221。这时，沿存储单元阵列部的栅极宽度方向形成抗蚀剂掩膜R221。然后，利用各向异性刻蚀将未被抗蚀剂掩膜R221覆盖的部分的掺杂多晶硅层除去。该状态示于图81。
图86是从上面一侧(形成抗蚀剂掩膜R221的一侧)看图85的平面图，抗蚀剂掩膜R221在存储单元阵列部中形成呈规则排列的矩形岛状。再有，抗蚀剂掩膜R221以覆盖在呈矩形岛状的有源层AL及其周围的LOCOS层LL上的方式形成。此外，因为没有在高耐压部和外围电路部形成抗蚀剂掩膜R，所以有源层AL露在外面。再有，在图86中，为了容易地判明抗蚀剂掩膜R221的下部结构，部分除去抗蚀剂掩膜R221，以便能看见有源层AL和LOCOS层LL。但这只是一种权宜的做法。
其次，在图87所示的工序中，在除去抗蚀剂掩膜R221之后，在掺杂多晶硅层271上，用CVD法形成将浮栅电极和控制栅极进行绝缘的作为层间绝缘膜24的绝缘膜241。再有，该膜是依次层积了TEOS(四乙基正硅酸盐)膜、氮化膜(Si3N4)和TEOS膜的结构，各自的膜厚为100埃。此外，有时层间绝缘膜24也称之为ONO膜。绝缘膜241也在高耐压部和外围电路部上形成。
其次，在图88所示的工序中，在存储单元阵列部的绝缘膜241上覆盖抗蚀剂掩膜R222，将其它区域的绝缘膜241全部除去。这时，也除去其它区域的氧化膜231。该状态示于图84。
图89是从上面一侧(形成抗蚀剂掩膜R222的一侧)看图88的平面图，抗蚀剂掩膜R222形成为将存储单元阵列部整个区域覆盖，但因为未在高耐压部和外围电路部形成抗蚀剂掩膜R222，所以有源层AL露在外面。
其次，在图90所示的工序中，在除去抗蚀剂掩膜入R222之后，在半导体衬底21的主面上用热氧化法全面地形成作为栅极氧化膜26的氧化膜261。这时，存储单元阵列部上的绝缘膜241因含有氮化膜故没有被氧化并保持其厚度。再有，氧化膜261的厚度约为170埃。
其次，在图91所示的工序中，在外围电路部之外的区域覆盖抗蚀剂掩膜R223，用湿腐蚀法将外围电路部上的氧化膜261除去。该状态示于图92。
图92是从上面一侧(形成抗蚀剂掩膜R223的一侧)看图91的平面图，抗蚀剂掩膜R223形成为将存储单元阵列部和高耐压部整个区域覆盖，但因为未在外围电路部形成抗蚀剂掩膜R223，所以有源层AL露在外面。
其次，在图93所示的工序中，在除去抗蚀剂掩膜R223之后，用热氧化法形成作为栅极氧化膜25的氧化膜251。这时，存储单元阵列部上的绝缘膜241因含有氮化膜故没有被氧化并保持其厚度，但在高耐压部，生长氧化膜261，膜厚增加。再有，氧化膜251的厚度约增加为80埃，氧化膜261的厚度约增加为250埃。
其次，在图94所示的工序中，在半导体衬底21的主面上例如用CVD法全面地形成掺杂多晶硅层291作为栅极材料。再有，掺杂多晶硅层291的厚度大约是2000埃左右，使用磷(P)作为其杂质，浓度大约是5×1020/cm3左右。
下面，在图95的工序中，在掺杂多晶硅层291的上部形成抗蚀剂掩膜R224并进行图形刻蚀。该状态示于图96。
图96是从上面一侧(形成抗蚀剂掩膜R224的一侧)看图95的平面图，抗蚀剂掩膜R224形成为与矩形的有源区AL垂直。
通过该图形刻蚀工序，在高耐压部中形成栅极氧化膜26和栅极29，在外围电路部中形成栅极氧化膜25和栅极29，在存储单元阵列部中形成隧道氧化膜23、浮栅电极27、层间绝缘膜24和控制栅极28。
其次，利用离子注入在高耐压部、外围电路部中形成LDD层127之后，在栅极氧化膜26和栅极29的侧面、在栅极氧化膜25和栅极29的侧面、和在隧道氧化膜23、浮栅电极27、层间绝缘膜24和控制栅极28的侧面形成约1000埃厚的侧壁氧化膜30。接着，将侧壁氧化膜30作为掩膜，用离子注入形成源—漏层126，由此得到图81所示的快速存储器部的结构。
这里，LDD层127是通过例如以30keV的能量注入剂量为1×1013/cm2的砷离子形成的。此外，源—漏层126是通过例如在以50keV的能量注入剂量为5×1015/cm2的砷离子之后再在850℃下退火60分钟形成的。
再有，此后经过电容的形成、层间绝缘膜的形成、布线层的形成工序等形成快速存储器部，但省略这些工序的说明和图示。
(现有快速存储器部的问题)
如上所述，在现有的快速存储器部中，与现有的DRAM一样，因阈值和扩散层漏泄电流具有权衡关系，电路设计受到两者权衡关系的制约。
此外，因有必要在1个芯片的快速存储器部内形成氧化膜厚度不同的多种晶体管，所以会出现氧化膜的形成分几次进行的情况。例如，在高耐压部中，氧化膜261经过除去抗蚀剂掩膜R223的工序(图91)等、在形成氧化膜251时进一步生长(图93)。即，氧化膜分2次形成。因此，杂质混入的机会增加，如此等等，使栅极氧化膜26的可靠性降低，膜厚的控制性变差，从而产生高耐压部的N型沟道MOS晶体管T11的可靠性降低的问题。
【第3现有例】
(具有逻辑电路的DRAM的整体结构)
下面，作为第3现有例，说明具有逻辑电路的DRAM(以后称LOGIC in DRAM)800的结构及其制造方法。
LOGIC in DRAM800是通过在同一芯片内集成逻辑电路、与作为独立的另一芯片作成的DRAM和逻辑电路组合起来使用相比，能够实现高性能和低成本的装置。
如图97所示那样，LOGIC in DRAM800大致分成逻辑部和DRAM部。在此，逻辑部要求高速、即高驱动能力和低电容。此外，如前所述，在DRAM中包含要求低漏泄电流的存储单元阵列部和要求低电压工作的读出放大器部等。即，在1个芯片的LOGIC in DRAM800中，必需要特性不同的多种晶体管。
(各晶体管的结构)
为了将这些特性各不相同的晶体管集成在1个芯片内，过去，通过根据晶体管的种类改变沟道掺杂层的杂质分布和氧化膜的厚度去解决。下面，在DRAM部中以根据晶体管的种类改变沟道掺杂层的杂质浓度为例、在逻辑部中以根据晶体管的种类改变氧化膜的厚度为例进行说明。
图98是用现有的制造方法制造的LOGIC in DRAM的结构例(局部图)，分别示出了逻辑部、DRAM内的读出放大器部和存储单元阵列部所用的N型沟道MOS晶体管T21～T23的截面。
在图98中，N型沟道MOS晶体管T21～T23是在在同一半导体衬底51(P型)上形成的P型阱层151内形成的。阱层151通过在阱层151内形成的沟道断开层152和LOCOS层52在元件间分开，N型沟道MOS晶体管T21～T23分别在将元件分开了的区域内形成。
逻辑部的N型沟道MOS晶体管T21具有在阱层151内独立平行形成的1对源—漏层156和与该源—漏层156的对面的边缘部连接而形成的1对LDD层157。
接着，在LDD层157的上部形成栅极氧化膜54，在该栅极氧化膜54的上部形成栅极55。此外，在栅极氧化膜54和栅极55的侧面形成侧壁氧化膜56。还在栅极55的下层的阱层151内形成沟道掺杂层155。
读出放大器部的N型沟道MOS晶体管T22具有在阱层151内独立平行形成的1对源—漏层156和与该源—漏层156的对面的边缘部连接而形成的1对LDD层157。
接着，在LDD层157的上部形成栅极氧化膜53，在该栅极氧化膜53的上部形成栅极55。此外，在栅极氧化膜53和栅极55的侧面形成侧壁氧化膜56。还在栅极55的下层的阱层151内形成沟道掺杂层154。
存储单元阵列部的N型沟道MOS晶体管T23具有在阱层151内独立平行形成的1对源—漏层156和与该源—漏层156的对面的边缘部连接而形成的1对LDD层157。
接着，在源—漏层156和LDD层157的上部形成栅极氧化膜53，在该栅极氧化膜53的上部形成栅极55。此外，在栅极氧化膜53和栅极55的侧面形成侧壁氧化膜56。还在栅极55的下层的阱层151内形成沟道掺杂层153。再有，存储单元阵列部是栅极阵列结构，是相邻两个栅极共有1个源—漏层156的结构，是将该结构连续配置而成的构成。
再有，表3示出N型沟道MOS晶体管T21～T23的构成的各要素。
【表3】
      逻辑部(T21)     读出放大器部(T22)   存储单元阵列部(T23)
场氧化膜厚         4000埃         4000埃         4000埃
栅极氧化膜厚         60埃         100埃         100埃
栅极膜厚         2000埃         2000埃         2000埃
栅极杂质浓度      5×1020/cm3      5×1020/cm3      5×1020/cm3
侧壁         1000埃         1000埃         1000埃
阱 B 700keV 1×1015/cm2 B 700keV 1×1015/cm2 B 700keV 1×1015/cm2
沟道断开层 B 130keV 5×1012/cm2 B 130keV 5×1012/cm2 B 130keV 5×1012/cm2
沟道掺杂层 B 50keV 1×1013/cm2 B 50keV 1×1012/cm2 B 50keV 5×1012/cm2
LDD As 30keV 1×1013/cm2 As 30keV 1×1013/cm2 As 30keV 1×1013/cm2
源/漏 As 50keV 5×1015/cm2 As 50keV 5×1015/cm2 As 50keV 5×1015/cm2
热处理                              850℃     30分钟
在表3中，N型沟道MOS晶体管T21～T23的各沟道掺杂层形成时的杂质剂量分别为1×1013/cm2、1×1012/cm2、和5×1012/cm2。再有，注入的杂质都是硼(B)，注入能量都是50keV。
此外，N型沟道MOS晶体管T21～T23的栅极氧化膜的厚度分别为60埃、100埃和100埃。
此外，在图98所示的逻辑部、读出放大器部、和存储单元阵列部的N型沟道MOS晶体管T21～T23中，沿A-A’线、B-B’线和C-C’线的剖面的杂质分布示于图99。
在图99中，横轴表示剖面方向的位置(深度)，纵轴表示杂质浓度。再有，横轴按面向图从左到右的顺序分别是栅极(多晶硅层)、栅极氧化膜(SiO2层)和阱层(体硅层)。
栅极中的杂质浓度如表3所示，在各晶体管中都是以相同的量均匀分布而形成的，所以，A-A’线、B-B’线和C-C’线是用相互叠合的直线(为了区别A-A’线，图面上用2条直线表示)，但在阱层中，在阈值要求低的读出放大器部的晶体管中，沟道剂量少，氧化膜一体硅界面上的杂质浓度也低。再有，各杂质分布的峰值位置大致与各个沟道掺杂层的形成位置相等。
此外，图100示出各栅极氧化膜的厚度。在图100中，从横轴左侧顺序表示逻辑部、读出放大器部、和存储单元阵列部的各自的N型沟道MOS晶体管。如图100所示，为了提高电流驱动能力，逻辑部的氧化膜的厚度比DRAM的读出放大器部、存储单元阵列部的薄。
(各晶体管的制造方法)
下面，使用图101～109说明图98所示的逻辑部、DRAM的读出放大器部和存储单元阵列部的N型沟道MOS晶体管T21～T23的制造方法。
首先，在图101所示的工序中，用硅的局部氧化(LOCOS)法在P型半导体衬底51的表面上形成例如4000埃厚的LOCOS层(场氧化膜)52。接着，例如，通过以700keV的能量注入剂量为1×1013/cm2的硼离子，在半导体衬底51内形成P型阱区域151。再有，为了在半导体衬底5内形成P沟道型MOS晶体管，还形成N型阱区，但省略了图示和说明。接着，例如，通过以130keV的能量注入剂量为5×1012/cm2的硼离子，在半导体衬底51内形成沟道掺杂层152。再有，将沟道掺杂层152形成为与LOCOS层52一起形成元件分离区的那种形状。
其次，在图102所示的工序中，在阱区151内的规定位置形成与读出放大器部的晶体管T22对应的杂质浓度最低的沟道掺杂层154。这时，在逻辑部和存储单元阵列部的晶体管T21和T23的形成区也形成沟道掺杂层154。再有，沟道掺杂层154的形成是通过以50keV的能量注入剂量为1×1012/cm2的硼离子来进行的。
其次，在图103所示的工序中，在读出放大器部的上部形成抗蚀剂掩膜R251，有选择地在逻辑部和存储单元阵列部的沟道掺杂层154中追加注入杂质，形成与存储单元阵列部的晶体管T23对应的杂质浓度的沟道掺杂层153。这时，在逻辑部的晶体管T21的形成区也形成沟道掺杂层153。再有，沟道掺杂层153的形成是通过以50keV的能量注入剂量为4×1012/cm2的硼离子来进行的。
其次，在图104所示的工序中，在读出放大器部和存储单元阵列部的上部形成抗蚀剂掩膜R252，有选择地在逻辑部的沟道掺杂层153中追加注入杂质，形成与逻辑部的晶体管T21对应的杂质浓度的沟道掺杂层155。再有，沟道掺杂层155的形成例如是通过以50keV的能量注入剂量为5×1012/cm2的硼离子来进行的。
其次，在图105所示的工序中，在半导体衬底51的主面上用热氧化法形成作为栅极氧化膜53的氧化膜531，再有，氧化膜531的厚度大约是40埃左右。
其次，在图106所示的工序中，在读出放大器部和存储单元阵列部的绝缘膜531上覆盖抗蚀剂掩膜R253，只将逻辑部上的氧化膜531有选择地除去。
其次，在除去抗蚀剂掩膜R253之后，在图107的工序中，在半导体衬底51的主面上用热氧化法形成作为栅极氧化膜54的氧化膜541。这时，读出放大器部和存储单元阵列部的氧化膜531生长，膜厚增加。再有，氧化膜541的厚度约为60埃，氧化膜531的膜厚生长到100埃。
其次，在图108所示的工序中，在氧化膜531和氧化膜541之上作为栅极材料例如用CVD法形成掺杂多晶硅层551。再有，掺杂多晶硅层551的厚度是2000埃左右，使用磷(P)作为杂质，浓度约1×1020/cm3。
其次，在图109所示的工序中，在掺杂多晶硅层551的上部形成抗蚀剂掩膜入R254，并进行图形刻蚀。通过该图形刻蚀，在逻辑部形成栅极氧化膜54和栅极55，在读出放大器部和存储单元阵列部形成栅极氧化膜53和栅极55。
其次，通过离子注入在逻辑部、读出放大器部、存储单元阵列部形成LDD层157之后，在逻辑部中在栅极氧化膜54和栅极55的侧面、在读出放大器部和存储单元阵列部中在栅极氧化膜53和栅极55的侧面形成约1000埃厚的侧壁氧化膜56。接着，将侧壁氧化膜56作为掩膜用离子注入形成源—漏层156，由此，得到图98所示的LOGIC inDRAM的结构。
这里，LDD层157是通过例如以30keV的能量注入剂量为1×1013/cm2的砷(As)离子来进行的。此外，源—漏层156例如在以50keV的能量注入剂量为5×1015/cm2的砷离子之后，在850℃下退火60分钟形成。
再有，通过其后的电容的形成、层间绝缘膜的形成、布线层的形成等工序形成LOGIC in DRAM，但省略这些工序的说明和图示。
(现有的LOCIC in DRAM的问题)
如上所述，在现有的LOGIC in DRAM中，使用了逻辑部、读出放大器部、和存储单元阵列部等，为了在1个芯片内集成特性不同的晶体管，通过与晶体管对应改变沟道掺杂层的杂质浓度来调整阈值。
但是，当沟道掺杂层的杂质浓度高时，在阈值提高的同时，例如因扩散层和衬底的结合部分的杂质浓度高而引起扩散层漏泄电流增加。即，阈值和扩散层漏泄电流具有权衡的关系，当阈值决定时漏泄电流也就在同一意义上确定了，电路设计受到两者权衡关系的制约。
此外，在逻辑部中，为获得高驱动能力，有必要形成厚度比其它部分薄的栅极氧化膜。为此，有必要在1个芯片的快速存储器部内形成氧化膜厚度不同的多种晶体管，所以会出现氧化膜的形成分几次进行的情况。例如，在读出放大器部和存储单元阵列部等中，氧化膜531经过除去抗蚀剂掩膜R253的工序(图106)等、在形成氧化膜541时进一步生长(图107)。即，栅极氧化膜53分2次形成。因此，杂质混入的机会增加，如此等等，使栅极氧化膜53的可靠性降低，膜厚的控制性变差，从而产生读出放大器部和存储单元阵列部的N型沟道MOS晶体管T22和T23的可靠性降低的问题。
【第4现有例】
(具有逻辑电路的快速存储器部的整体结构)
下面，作为第4现有例，说明具有逻辑电路的快速存储器部(以后称LOGIC in FLASH)900的结构及其制造方法。
伴随晶体管的微型化，在要求大容量的同时着重开发的目标之一有在1个芯片内作成微型计算机的单片机。将把快速存储器部和MPU(microprocessing unit)集成在1块芯片内的元件称作混合装载了快速存储器的逻辑电路，例如发表在1995 IEDM SHORT COURSEPROGRAM (1995 IEDM SHORT COURSE PROGRAM“EMBEDDED FLASH MEMORY APPLICATIONS、TECHNOLOGY AND DESIGN”、CLINTON KUO、MOTOROLA)上的文献。
图110示出一例，如图110所示那样，LOGIC in FLASH900大致分成逻辑部和快速存储器部部。逻辑部要求高速、即高驱动能力和低电容。
此外，在快速存储器部中具有加上高电压的高耐压部和在隧道氧化膜方面要求高可靠性的存储单元阵列部等。即，在1个芯片的LOGICin FLASH内，必须有特性不同的多种晶体管。
(各晶体管的结构)
为了将这些特性各不相同的晶体管集成在1个芯片内，过去，通过根据晶体管的种类改变氧化膜的厚度和根据情况改变沟道掺杂层的杂质分布来解决。下面，以根据晶体管的种类改变氧化膜的厚度、同时改变沟道掺杂层的杂质浓度为例进行说明。
图111是用现有的制造方法制造的LOGIC in FLASH的结构例(局部图)，分别示出了逻辑部、快速存储器部内的高耐压部和存储单元阵列部所用的N型沟道MOS晶体管T31～T33的截面。
在图111中，N型沟道MOS晶体管T31～T33是在在同一半导体衬底71(P型)上形成的P型阱层171内形成的。阱层171通过在阱层171内形成的沟道断开层172和LOCOS层72在元件间分开，N型沟道MOS晶体管T31～T33分别在将元件分开了的区域内形成。
逻辑部的N型沟道MOS晶体管T31具有在阱层171内独立平行形成的1对源—漏层176和与该源—漏层176的对面的边缘部连接而形成的1对LDD层177。
接着，在LDD层177的上部形成栅极氧化膜76，在该栅极氧化膜76的上部形成栅极79。此外，在栅极氧化膜76和栅极79的侧面形成侧壁氧化膜80。还在栅极79的下层的阱层171内形成沟道掺杂层175。
快速存储器部的高耐压部的N型沟道MOS晶体管T32具有在阱层171内独立平行形成的1对源—漏层176和与该源—漏层176的对面的边缘部连接而形成的1对LDD层177。
接着，在LDD层177的上部形成栅极氧化膜75，在该栅极氧化膜75的上部形成栅极79。此外，在栅极氧化膜75和栅极79的侧面形成侧壁氧化膜80。还在栅极79的下层的阱层171内形成沟道掺杂层173。
快速存储器部的存储单元阵列部的N型沟道MOS晶体管T33具有在阱层171内独立平行形成的1对源—漏层176，在该源—漏层176的边缘部上部形成隧道氧化膜73，在该隧道氧化膜73的上部依次形成浮栅电极77、层间绝缘膜74、控制栅极78。
此外，在隧道氧化膜73、浮栅电极77、层间绝缘膜74、控制栅极78的侧面形成侧壁氧化膜80。
此外，在浮栅电极77的下层的阱层171内形成沟道掺杂层175。再有，存储单元阵列部是栅极阵列结构，是相邻两个栅极共有1个源—漏层176的结构，是将该结构连续配置而成的构成。
图111所示的快速存储器部的特征在于，高耐压部的N型沟道MOS晶体管T32的栅极氧化膜75的厚度最厚，其次是存储单元阵列部的N型沟道MOS晶体管T33的隧道氧化膜73，逻辑部的N型沟道MOS晶体管T31的栅极氧化膜76的厚度最薄，高耐压部的N型沟道MOS晶体管T32的沟道掺杂层173的杂质浓度比其它沟道掺杂层的杂质浓度低。
再有，表4示出N型沟道MOS晶体管T31～T33的构成的各要素。
【表4】
       逻辑部(T31)        高耐压部(T32)     存储单元阵列部(T33)
  场氧化膜厚           4000埃           4000埃           4000埃
  栅极氧化膜厚           60埃           250埃           100埃
  浮栅极膜厚           ……           ……           1000埃
  浮栅极杂质浓度           ……           ……         1×1020/cm3
  层间绝缘膜厚           ……           …… TEOS/Si3N4/TEOS＝100/100/100埃
  控制栅极膜厚           2000埃           2000埃           2000埃
  控制栅极杂质浓度        5×1020/cm3        5×1020/cm3         5×1020/cm3
  侧壁           1000埃           1000埃           1000埃
  阱  B 700keV 1×1015/cm2  B 700keV 1×1015/cm2     B 700keV 1×1015/cm2
  沟道断开层  B 130keV 5×1012/cm2  B 130keV 5×1012/cm2     B 130keV 5×1012/cm2
  沟道掺杂层  B 50keV 1×1013/cm2  B 50keV 1×1012/cm2     B 50keV 1×1013/cm2
  LDD  As 30keV 1×1013/cm2  As 30keV 1×1013/cm2            ……
  源/漏  As 50keV 5×1015/cm2  As 50keV 5×1015/cm2     As 50keV 5×1015/cm2
  热处理                              850℃       30分钟
在表4中，N型沟道MOS晶体管T31～T33的栅极氧化膜的厚度分别为60埃、250埃和100埃。
此外，N型沟道MOS晶体管T32的沟道掺杂层173的杂质剂量为1×1012/cm2、N型沟道MOS晶体管T31和T33的沟道掺杂层175的杂质剂量为1×1013/cm2。再有，注入的杂质都是硼(B)，注入能量都是50keV。
此外，在图111所示的逻辑部、高耐压器、和存储单元阵列部的N型沟道MOS晶体管T31～T33中，沿A-A’线、B-B’线和C-C’线的剖面部分的杂质分布示于图112。
在图112中，横轴表示剖面方向的位置(深度)，纵轴表示杂质浓度。再有，横轴按面向图从左到右的顺序分别是栅极(多晶硅层)、栅极氧化膜(SiO2层)和阱层(体硅层)。
栅极中的杂质浓度如表4所示，在各晶体管中都是以相同的量均匀分布而形成的，所以，A-A’线、B-B’线和C-C’线是用相互叠合的直线(为了区别它们，图面上用3根直线表示)，但在阱层中，在阈值要求低的高耐压部的晶体管中，沟道剂量少，氧化膜一体硅界面上的杂质浓度也低。再有，各杂质分布的峰值位置大致与各自的沟道掺杂层的形成位置相等。
此外，图113示出各栅极氧化膜的厚度。在图113中，从横轴左侧顺序表示逻辑部、高耐压部、和存储单元阵列部的N型沟道MOS晶体管。如图113所示，快速存储器部的高耐压部的氧化膜的厚度最厚，为了提高电流驱动能力，逻辑部的氧化膜的厚度最薄。
(各晶体管的制造方法)
下面，使用图114～127说明图111所示的逻辑部、快速存储器部的高耐压部和存储单元阵列部的N型沟道MOS晶体管T31～T33的制造方法。
首先，在图111所示的工序中，用硅的局部氧化(LOCOS)法在P型半导体衬底71的表面上形成例如4000埃厚的LOCOS层(场氧化膜)72。接着，例如，通过以700keV的能量注入剂量为1×1013/cm2的硼离子，在半导体衬底71内形成P型阱区域171。再有，为了在半导体衬底71内形成P型沟道MOS晶体管，还形成N型阱区，但省略了图示和说明。接着，例如，通过以130keV的能量注入剂量为5×1012/cm2的硼离子，在半导体衬底71内形成沟道掺杂层172。再有，沟道掺杂层172形成为与LOCOS层72一起形成元件分离区的那种形状。
其次，在高耐压部的晶体管T32的阱区171内形成杂质浓度最低的沟道掺杂层173。再有，沟道掺杂层173的形成是通过以50keV的能量注入剂量为1×1012/cm2的硼离子来进行的。
其次，在逻辑部和存储单元阵列部的晶体管T31和T33的阱区171内注入杂质，形成与逻辑部和存储单元阵列部的晶体管T31和T33对应的杂质浓度的沟道掺杂层175。再有，沟道掺杂层175的形成是通过以50keV的能量注入剂量为1×1013/cm2的硼离子来进行的。
其次，在图115所示的工序中，在半导体衬底71的主面上用热氧化法形成作为隧道氧化膜73的氧化膜731，然后，在其上作为栅极材料例如用CVD法形成掺杂多晶硅层771。再有，氧化膜731的厚度大约是100埃左右，掺杂多晶硅层的厚度大约是1000埃左右，使用磷(P)作为杂质，浓度大约是1×1020/cm3。
其次，在图116所示的工序中，在存储单元阵列部的掺杂多晶硅层771的上部有选择地形成抗蚀剂掩膜R261。这时，抗蚀剂掩膜R261在沿存储单元阵列部的栅极宽度方向上形成。接着，用各向异性刻蚀法除去抗蚀剂掩膜R261未覆盖的部分的掺杂多晶硅层771。该状态示于图117。
图117是从上面一侧(形成抗蚀剂掩膜R261的一侧)看图116的平面图，抗蚀剂掩膜R261在存储单元阵列部中形成呈规则排列的矩形岛状。再有，抗蚀剂掩膜R261以覆盖呈矩形岛状的有源层AL及其周围的LOCOS层LL的方式形成。此外，因为未在高耐压部和逻辑部形成抗蚀剂掩膜R261，所以有源层AL露在外面。再有，在图87中，为了容易地判明抗蚀剂掩膜R261的下部结构，部分除去抗蚀剂掩膜R261，以便能看见有源层AL和LOCOS层。但这只是一种权宜的做法。
其次，在图118所示的工序中，在除去抗蚀剂掩膜R261之后，在掺杂多晶硅层771上，用CVD法形成对浮栅电极和控制栅极进行绝缘的作为层间绝缘膜74的绝缘膜741。再有，该膜是依次层积着TEOS膜、氮化膜(Si3N4)和TEOS膜的结构，各自的膜厚为100埃。此外，有时层间绝缘膜74也称之为ONO膜。绝缘膜741也在高耐压部和高耐压部上形成。
其次，在图119所示的工序中，在存储单元阵列部的绝缘膜741上覆盖抗蚀剂掩膜R262，将其它区域的绝缘膜741全部除去。(这时，也除去其它区域的氧化膜731。)该状态示于图120。
图120是从上面一侧(形成抗蚀剂掩膜R262的一侧)看图119的平面图，抗蚀剂掩膜R262形成为将存储单元阵列部整个区域覆盖，但因为未在高耐压部和逻辑部形成抗蚀剂掩膜R262，所以有源层AL露在外面。
其次，在图121所示的工序中，在除去抗蚀剂掩膜R262之后，在半导体衬底71的主面上用热氧化法全面地形成作为栅极氧化膜75的氧化膜751。这时，存储单元阵列部上的绝缘膜741因含有氮化膜故没有被氧化并保持其厚度。再有，氧化膜751的厚度约为190埃。
其次，在图122所示的工序中，在逻辑部之外的区域覆盖抗蚀剂掩膜R263，用湿腐蚀法将逻辑部上的氧化膜751除去。该状态示于图123。
图123是从上面一侧(形成抗蚀剂掩膜R263的一侧)看图122的平面图，抗蚀剂掩膜R263形成为将存储单元阵列部和高耐压部整个区域覆盖，但因为未在逻辑部形成抗蚀剂掩膜R263，所以有源层AL露在外面。
其次，在图124所示的工序中，在除去抗蚀剂掩膜R263之后，用热氧化法形成作为栅极氧化膜76的氧化膜761。这时，存储单元阵列部上的绝缘膜741因含有氮化膜故没有被氧化并保持其厚度，但在高耐压部中，氧化膜751生长，膜厚增加。再有，氧化膜761的厚度约增加为60埃，氧化膜751的厚度约增加为250埃。
其次，在图125所示的工序中，在半导体衬底71的主面上例如用CVD法全面地形成掺杂多晶硅层791作为栅极材料。再有，掺杂多晶硅层791的厚度大约是2000埃左右，使用磷(P)作为其杂质，浓度大约是5×1020/cm3左右。
下面，在图126的工序中，在掺杂多晶硅层791的上部形成抗蚀剂掩膜R264并进行图形刻蚀。该状态示于图127。
图127是从上面一侧(形成抗蚀剂掩膜R264的一侧)看图126的平面图，抗蚀剂掩膜R264形成为与矩形的有源区AL垂直。
通过该图形刻蚀工序，在逻辑部中形成栅极氧化膜76和栅极79，在高耐压部中形成栅极氧化膜75和栅极79，在存储单元阵列部中形成隧道氧化膜73、浮栅电极77、层间绝缘膜74和控制栅极78。
其次，在通过离子注入在逻辑部、高耐压部形成LDD层177之后，在栅极氧化膜76和栅极79的侧面、在栅极氧化膜75和栅极79的侧面、和在隧道氧化膜73、浮栅电极77、层间绝缘膜74和控制栅极78的侧面形成约1000埃厚的侧壁氧化膜80。接着，将侧壁氧化膜80作为掩膜，用离子注入形成源—漏层176，由此得到图111所示的快速存储器部的结构。
这里，LDD层177是通过例如以30keV的能量注入剂量为1×1013/cm2的砷离子形成的。此外，源—漏层176是通过例如在以50keV的能量注入剂量为5×1015/cm2的砷离子之后再在850℃下退火30分钟形成的。
再有，此后经过电容器的形成、层间绝缘膜的形成、布线层的形成工序等形成LOGIC in FLASH，但省略这些工序的说明和图示。
(现有的LOCIC in FLASH的问题)
如上所述，在现有的LOGIC in FLASH中，使用了逻辑部、高耐压部、和存储单元阵列部等，为了在1个芯片内集成特性不同的晶体管，通过与晶体管对应改变沟道掺杂层的杂质浓度来调整阈值。
但是，当沟道掺杂层的杂质浓度高时，在阈值提高的同时，例如因扩散层和衬底的结合部分的杂质浓度高而引起扩散层漏泄电流增加。即，阈值和扩散层漏泄电流具有权衡的关系，当阈值决定时漏泄电流也就在同一意义上确定了，电路设计受到两者权衡关系的制约。
此外，在逻辑部中，为获得高驱动能力，有必要形成厚度比其它部分薄的氧化膜。为此，有必要在1个芯片的快速存储器部内形成氧化膜厚度不同的多种晶体管，所以会出现氧化膜的形成分几次进行的情况。例如，在高耐压部中，氧化膜751经过除去抗蚀剂掩膜R263的工序(图122)等、在形成氧化膜761时进一步生长(图124)。即，氧化膜751分2次形成。因此，杂质混入的机会增加，如此等等，使栅极氧化膜75的可靠性降低，膜厚的控制性变差，从而产生高耐压部的N型沟道MOS晶体管T32的可靠性降低的问题。
如上所述，在将多种晶体管集成在1个芯片内的半导体器件中，根据晶体管的种类改变沟道掺杂层的杂质浓度，从而调整阈值，但阈值和扩散层漏泄电流具有权衡关系，当阈值决定时漏泄电流也就在同一意义上确定了，电路设计受到两者权衡关系的制约。此外，栅极氧化膜的形成必须分几次进行，因此，杂质混入的机会增加，如此等等，使栅极氧化膜的可靠性降低，膜厚的控制性变差，从而产生晶体管的可靠性降低的问题。
本发明是为了解决上述问题而提出的，提供一种半导体器件的制造方法，该方法中阈值和扩散层漏泄电流之间不具有权衡关系，同时，没有必要使栅极氧化膜的形成分几次进行。
与本发明第1方面有关的半导体器件是半导体衬底上至少具有1个晶体管的半导体器件，上述至少1个晶体管具有在上述半导体衬底的表面内形成的第1导电型半导体层、在上述半导体层内有选择地形成的第1导电型沟道掺杂层、和在上述半导体层的上部、与上述沟道掺杂层相对的位置上形成的控制电极，上述控制电极具有多晶硅层，该多晶硅层在其内部具有第2导电型杂质和氮，将上述氮导入到上述多晶硅层的下部，使上述杂质具有在上述多晶硅层的上部一侧浓度较高、在下部一侧浓度较低的浓度分布。
与本发明第2方面有关的半导体器件，上述至少1个晶体管至少具有两种晶体管，将上述至少两种晶体管构成为使上述氮的浓度不同。
与本发明第3方面有关的半导体器件，上述至少两种晶体管具有第1～第3种晶体管，上述第1种晶体管具有在上述第1种晶体管的上述半导体层内有选择地独立形成的1对第2导电型的第1半导体区和在上述1对第1半导体区之间的上述第1种晶体管的上述半导体层的上部形成的第1栅极氧化膜，上述第1种晶体管的上述沟道掺杂层在上述1对第1半导体区之间形成，上述第1种晶体管的上述控制电极具有在上述第1栅极氧化膜上形成的第1多晶硅层和在上述第1多晶硅层内形成的第1氮导入区，上述第2种晶体管具有在上述第2种晶体管的上述半导体层内有选择地独立形成的1对第2导电型的第2半导体区和在上述1对第2半导体区之间的上述第2种晶体管的上述半导体层的上部形成的第2栅极氧化膜，上述第2种晶体管的上述沟道掺杂层在上述1对第2半导体区之间形成，上述第2种晶体管的上述控制电极具有在上述第2栅极氧化膜上形成的第2多晶硅层和在上述第2多晶硅层内形成的第2氮导入区，上述第3种晶体管具有在上述第3种晶体管的上述半导体层内有选择地独立形成的1对第2导电型的第3半导体区和在上述1对第3半导体区之间的上述第3种晶体管的上述半导体层的上部形成的第3栅极氧化膜，上述第3种晶体管的上述沟道掺杂层在上述1对第3半导体区之间形成，上述第3种晶体管的上述控制电极具有在上述第3栅极氧化膜上形成的第3多晶硅层和在上述第3多晶硅层内形成的第3氮导入区，上述第1～第3的氮导入区的浓度各不相同，上述第1～第3的栅极氧化膜具有相同的厚度，上述第1～第3种晶体管的上述沟道掺杂层具有相同的杂质浓度。
与本发明第4方面有关的半导体器件，上述至少两种晶体管具有第1～第3种晶体管，上述第1种晶体管具有在上述第1种晶体管的上述半导体层内有选择地独立形成的1对第2导电型的第1半导体区和在上述1对第1半导体区之间的上述第1种晶体管的上述半导体层的上部形成的第1栅极氧化膜，上述第1种晶体管的上述沟道掺杂层在上述1对第1半导体区之间形成，上述第1种晶体管的上述控制电极具有在上述第1栅极氧化膜上形成的第1多晶硅层和在上述第1多晶硅层内形成的第1氮导入区，上述第2种晶体管具有在上述第2种晶体管的上述半导体层内有选择地独立形成的1对第2导电型的第2半导体区和在上述1对第2半导体区之间的上述第2种晶体管的上述半导体层的上部形成的第2栅极氧化膜，上述第2种晶体管的上述沟道掺杂层在上述1对第2半导体区之间形成，上述第2种晶体管的上述控制电极具有在上述第2栅极氧化膜上形成的第2多晶硅层和在上述第2多晶硅层内形成的第2氮导入区，上述第3种晶体管具有在上述第3种晶体管的上述半导体层内有选择地独立形成的1对第2导电型的第3半导体区、在上述1对第3半导体区之间的上述第3种晶体管的上述半导体层的上部形成的第3栅极氧化膜、在上述第3栅极氧化膜上形成的浮栅电极和在上述浮栅电极上形成的层间绝缘膜，上述第3沟道掺杂层在上述1对第3半导体区之间形成，上述第3种晶体管的上述控制电极具有在上述层间绝缘膜上形成的第3多晶硅层和在上述第3多晶硅层内形成的第3氮导入区，上述第1氮导入区的浓度比上述第2和第3氮导入区的浓度高，上述第1和第2栅极氧化膜具有相同的第1厚度，上述第3栅极氧化膜具有比上述第1厚度厚的第2厚度，上述第1～第3种晶体管的上述沟道掺杂层具有相同的杂质浓度。
与本发明第5方面有关的半导体器件，上述至少两种晶体管具有第1～第3种晶体管，上述第1种晶体管具有在上述第1种晶体管的上述半导体层内有选择地独立形成的1对第2导电型的第1半导体区和在上述1对第1半导体区之间的上述第1种晶体管的上述半导体层的上部形成的第1栅极氧化膜，上述第1种晶体管的上述沟道掺杂层在上述1对第1半导体区之间形成，上述第1种晶体管的上述控制电极具有在上述第1栅极氧化膜上形成的第1多晶硅层和在上述第1多晶硅层内形成的第1氮导入区，上述第2种晶体管具有在上述第2种晶体管的上述半导体层内有选择地独立形成的1对第2导电型的第2半导体区和在上述1对第2半导体区之间的上述第2种晶体管的上述半导体层的上部形成的第2栅极氧化膜，上述第2种晶体管的上述沟道掺杂层在上述1对第2半导体区之间形成，上述第2种晶体管的上述控制电极具有在上述第2栅极氧化膜上形成的第2多晶硅层和在上述第2多晶硅层内形成的第2氮导入区，上述第3种晶体管具有在上述第3种晶体管的上述半导体层内有选择地独立形成的1对第2导电型的第3半导体区和在上述1对第3半导体区之间的上述第3种晶体管的上述半导体层的上部形成的第3栅极氧化膜，上述第3种晶体管的上述沟道掺杂层在上述1对第3半导体区之间形成，上述第3种晶体管的上述控制电极具有在上述第3栅极氧化膜上形成的第3多晶硅层和在上述第3多晶硅层内形成的第3氮导入区，上述第3氮导入区的浓度比上述第1和第2氮导入区的浓度高，上述第1～第3的栅极氧化膜具有相同的厚度，上述第1～第3种晶体管的上述沟道掺杂层具有相同的杂质浓度。
与本发明第6方面有关的半导体器件是在半导体衬底上至少具有1个晶体管的半导体器件，上述至少1个晶体管具有由在上述半导体衬底的主面上有选择地形成的场氧化膜所规定的有源区、上述有源区上形成的氧化膜、在上述氧化膜和上述场氧化膜上形成且其内部具有导入了与源-漏层相同的导电型的杂质和氮的多晶硅层的控制电极，将上述氮有选择地导入到上述有源区的边缘部上的上述多晶硅层的下部一侧，使上述杂质具有在上述多晶硅层的上部一侧浓度较高、在下部一侧浓度较高的浓度分布。
与本发明第7方面有关的半导体器件是在半导体衬底上至少具有1个晶体管的半导体器件，上述至少1个晶体管具有由在上述半导体衬底的主面上有选择地形成的场氧化膜所规定的有源区、在上述有源区上形成的氧化膜和控制电极，该控制电极具有在上述氧化膜和上述场氧化膜上形成、且其内部具有导入了氮的第1多晶硅层和在该第1多晶硅层上形成、其内部导入了与源—漏层相同的导电型的杂质的第2多晶硅层。
与本发明第8方面有关的半导体器件，上述氮导入的剂量为1×1015/cm2～1×1016/cm2。
与本发明第9方面有关的半导体器件的制造方法是在半导体衬底上至少具有1个晶体管的半导体器件的制造方法，包括：在形成上述半导体衬底的表面内的上述至少1个晶体管的位置上形成第1导电型的半导体层的工序(a)；用离子注入法在上述至少1个晶体管的上述半导体层内有选择地形成第1导电型沟道掺杂层的工序(b)；在上述至少1个晶体管的上述半导体层的上部与上述沟道掺杂层的相对的位置上形成控制电极的工序(c)，上述工序(C)包括在其内部形成具有第2导电型杂质和氮的多晶硅层的工序(c-1)，上述工序(c-1)包括将上述氮导入到上述多晶硅层的下部一侧的工序。
与本发明第10方面有关的半导体器件的制造方法，上述至少1个述晶体管具有第1～第3种晶体管，上述工序(c)包括：在上述第1～第3种晶体管的上述半导体层的上部形成氧化膜的工序；在上述氧化膜上形成第1多晶硅层的工序；将第2导电型杂质导入到上述第1多晶硅层一侧并形成第2多晶硅层的工序；以剂量n1将氮注入上述第2多晶硅层的下部一侧并形成第1氮区的工序；在形成上述第1种晶体管的位置的上述第2多晶硅层上进行掩膜操作、以剂量n2将氮注入剩下的上述第2多晶硅层内的上述第1氮导入区、并形成第2氮区的工序；在形成上述第1和第2种晶体管的位置的上述第2多晶硅层上进行掩膜操作、以剂量n3将氮注入剩下的上述第2多晶硅层内的上述第2氮区、并形成第3氮区的工序；通过利用图形刻蚀有选择地将上述第2多晶硅层和上述氧化膜除去、在上述第1种晶体管的上述半导体层上形成第1栅极氧化膜和上述第1种晶体管的上述控制电极、在上述第2种晶体管的上述半导体层上形成第2栅极氧化膜和上述第2种晶体管的上述控制电极、在上述第3种晶体管的上述半导体层上形成第3栅极氧化膜和上述第3种晶体管的上述控制电极的工序。
与本发明第11方面有关的半导体器件的制造方法，上述至少1个晶体管具有第1～第3种晶体管，上述工序(c)包括：在上述第1～第3种晶体管的上述半导体层的上部形成具有第1厚度的第1氧化膜的工序；在上述第3种晶体管的上述半导体层上的上述第1氧化膜上有选择地形成均匀地具有第2导电型杂质的第1多晶硅层的工序；在上述第1多晶硅层上有选择地形成绝缘膜、同时将形成上述第1和第2种晶体管的位置的上述第1氧化膜除去的工序；在上述第1和第2种晶体管的上述半导体层的上部形成具有比上述第1厚度薄的第2厚度的第2氧化膜的工序；在上述第2氧化膜和上述绝缘膜上形成第2多晶硅层的工序；以剂量n1将氮注入上述第2多晶硅层的下部一侧并形成第1氮区的工序；在形成上述第2和第3种晶体管的位置的上述第2多晶硅层上进行掩膜操作、以剂量n2将氮注入剩下的上述第2多晶硅层内的上述第1氮区、并形成第2氮区的工序；通过利用图形刻蚀有选择地将上述第2多晶硅层和上述第1和第2氧化膜除去、从而在上述第1种晶体管的上述半导体层上形成第1栅极氧化膜和上述第1种晶体管的上述控制电极、在上述第2种晶体管的上述半导体层上形成第2栅极氧化膜和上述第2种晶体管的上述控制电极、在上述第3种晶体管的上述半导体层上形成第3栅极氧化膜、浮栅电极、层间绝缘膜和上述第3种晶体管的上述控制电极的工序。
与本发明第12方面有关的半导体器件的制造方法，上述至少1个晶体管具有第1～第3种晶体管，上述工序(b)包括以相同的杂质浓度形成上述第1和第3种晶体管的上述沟道掺杂层，上述工序(c)包括：在上述第1～第3种晶体管的上述半导体层的上部形成氧化膜的工序；在上述氧化膜上形成第1多晶硅层的工序；将第2导电型杂质导入上述第1多晶硅层并形成第2多晶硅层的工序；以剂量n1将氮注入上述第2多晶硅层的下部一侧并形成第1氮区的工序；在形成上述第1和第2种晶体管的位置的上述第2多晶硅层上进行掩膜操作、以剂量n2将氮注入剩下的上述第2多晶硅层内的上述第1氮区、并形成第2氮区的工序；通过利用图形刻蚀有选择地将上述第2多晶硅层和上述氧化膜除去、从而在上述第1种晶体管的上述半导体层上形成第1栅极氧化膜和上述第1种晶体管的上述控制电极、在上述第2种晶体管的上述半导体层上形成第2栅极氧化膜和上述第2种晶体管的上述控制电极、在上述第3种晶体管的上述半导体层上形成第3栅极氧化膜和上述第3种晶体管的上述控制电极的工序。
与本发明第13方面有关的半导体器件的制造方法是在半导体衬底上具有第1和第2种晶体管的半导体器件的制造方法，包括：在上述半导体衬底的主面上有选择地形成场氧化膜、规定形成上述第1和第2晶体管的第1和第2有源区的工序(a)；在上述第1和第2区域上形成氧化膜的工序(b)；利用多晶硅层在上述第1和第2区域的上述氧化膜上形成控制电极的工序(c)，上述工序(c)包括：以较低的剂量n1将与源—漏层相同的导电型的杂质导入到上述第1有源区的上述多晶硅层的工序(c-1)；以较高的剂量n2将上述杂质导入到上述第2有源区的上述多晶硅层、同时以剂量n3将氮注入上述第2有源区的上述多晶硅层的下部一侧的工序(c-2)。
与本发明第14方面有关的半导体器件的制造方法，上述第1剂量n1是5×1014/cm2，上述剂量n2是5×1015/cm2，上述第3剂量n3是1×1015/cm2。
图1是说明栅极中氮的作用的图。
图2是说明栅极中杂质分布和氮分布的图。
图3是说明栅极中氮的作用的图。
图4是说明栅极中氮的作用的图。
图5是表示与本发明有关的实施例1的结构的截面图。
图6是说明与本发明有关的实施例1的氮分布的图。
图7是说明与本发明有关的实施例1的杂质分布的图。
图8是说明与本发明有关的实施例1的栅极氧化膜的厚度的图。
图9是表示与本发明有关的实施例1的制造工序的图。
图10是表示与本发明有关的实施例1的制造工序的图。
图11是表示与本发明有关的实施例1的制造工序的图。
图12是表示与本发明有关的实施例1的制造工序的图。
图13是表示与本发明有关的实施例1的制造工序的图。
图14是表示与本发明有关的实施例1的制造工序的图。
图15是表示与本发明有关的实施例1的制造工序的图。
图16是表示与本发明有关的实施例2的结构的截面图。
图17是说明与本发明有关的实施例2的氮分布的图。
图18是说明与本发明有关的实施例2的杂质分布的图。
图19是说明与本发明有关的实施例2的栅极氧化膜的厚度的图。
图20是表示与本发明有关的实施例2的制造工序的图。
图21是表示与本发明有关的实施例2的制造工序的图。
图22是表示与本发明有关的实施例2的制造工序的图。
图23是表示与本发明有关的实施例2的制造工序的图。
图24是表示与本发明有关的实施例2的制造工序的图。
图25是表示与本发明有关的实施例2的制造工序的图。
图26是表示与本发明有关的实施例2的制造工序的图。
图27是表示与本发明有关的实施例2的制造工序的图。
图28是表示与本发明有关的实施例2的制造工序的图。
图29是表示与本发明有关的实施例2的制造工序的图。
图30是表示与本发明有关的实施例2的制造工序的图。
图31是表示与本发明有关的实施例2的制造工序的图。
图32是表示与本发明有关的实施例2的制造工序的图。
图33是表示与本发明有关的实施例2的制造工序的图。
图34是表示与本发明有关的实施例3的结构的截面图。
图35是说明与本发明有关的实施例3的氮分布的图。
图36是说明与本发明有关的实施例3的杂质分布的图。
图37是表示与本发明有关的实施例3的栅极氧化膜厚度的图。
图38是表示与本发明有关的实施例3的制造工序的图。
图39是表示与本发明有关的实施例3的制造工序的图。
图40是表示与本发明有关的实施例3的制造工序的图。
图41是表示与本发明有关的实施例3的制造工序的图。
图42是表示与本发明有关的实施例3的制造工序的图。
图43是表示与本发明有关的实施例3的制造工序的图。
图44是表示与本发明有关的实施例3的制造工序的图。
图45是表示与本发明有关的实施例4的结构的截面图。
图46是说明与本发明有关的实施例4的氮分布的图。
图47是说明与本发明有关的实施例4的杂质分布的图。
图48是表示与本发明有关的实施例4的栅极氧化膜的厚度的图。
图49是表示与本发明有关的实施例4的制造工序的图。
图50是表示与本发明有关的实施例4的制造工序的图。
图51是表示与本发明有关的实施例4的制造工序的图。
图52是表示与本发明有关的实施例4的制造工序的图。
图53是表示与本发明有关的实施例4的制造工序的图。
图54是表示与本发明有关的实施例4的制造工序的图。
图55是表示与本发明有关的实施例4的制造工序的图。
图56是表示与本发明有关的实施例4的制造工序的图。
图57是表示与本发明有关的实施例4的制造工序的图。
图58是表示与本发明有关的实施例4的制造工序的图。
图59是表示与本发明有关的实施例4的制造工序的图。
图60是表示与本发明有关的实施例4的制造工序的图。
图61是表示与本发明有关的实施例4的制造工序的图。
图62是表示与本发明有关的实施例4的制造工序的图。
图63是说明与本发明有关的实施例5的电路图。
图64是表示与本发明有关的实施例5的结构的图。
图65是说明与本发明有关的实施例5的MOS晶体管的立体图。
图66是表示与本发明有关的实施例5的制造工序的图。
图67是表示与本发明有关的实施例5的制造工序的图。
图68是表示与本发明有关的实施例5的变形例1的图。
图69是表示与本发明有关的实施例5的变形例2的制造工序的图。
图70是说明与本发明有关的实施例5的变形例2的适用例的图。
图71是说明现有的DRAM的整体结构的图。
图72是说明现有的DRAM的结构的截面图。
图73是说明现有的DRAM的杂质分布的图。
图74是说明现有的DRAM的制造工序的图。
图75是说明现有的DRAM的制造工序的图。
图76是说明现有的DRAM的制造工序的图。
图77是说明现有的DRAM的制造工序的图。
图78是说明现有的DRAM的制造工序的图。
图79是说明现有的DRAM的制造工序的图。
图80是说明现有的快速存储器部的整体结构的图。
图81是说明现有的快速存储器部的结构的截面图。
图82是说明现有的快速存储器部的栅极氧化膜的厚度的图。
图83是表示现有的快速存储器部的制造工序的图。
图84是表示现有的快速存储器部的制造工序的图。
图85是表示现有的快速存储器部的制造工序的图。
图86是表示现有的快速存储器部的制造工序的图。
图87是表示现有的快速存储器部的制造工序的图。
图88是表示现有的快速存储器部的制造工序的图。
图89是表示现有的快速存储器部的制造工序的图。
图90是表示现有的快速存储器部的制造工序的图。
图91是表示现有的快速存储器部的制造工序的图。
图92是表示现有的快速存储器部的制造工序的图。
图93是表示现有的快速存储器部的制造工序的图。
图94是表示现有的快速存储器部的制造工序的图。
图95是表示现有的快速存储器部的制造工序的图。
图96是表示现有的快速存储器部的制造工序的图。
图97是说明现有的LOGIC in DRAM的整体结构的图。
图98是说明现有的LOGIC in DRAM的结构的截面图。
图99是说明现有的LOGIC in DRAM的杂质分布的图。
图100是说明现有的LOGIC in DRAM的栅极氧化膜厚度的图。
图101是说明现有的LOGIC in DRAM的制造工序的图。
图102是说明现有的LOGIC in DRAM的制造工序的图。
图103是说明现有的LOGIC in DRAM的制造工序的图。
图104是说明现有的LOGIC in DRAM的制造工序的图。
图105是说明现有的LOGIC in DRAM的制造工序的图。
图106是说明现有的LOGIC in DRAM的制造工序的图。
图107是说明现有的LOGIC in DRAM的制造工序的图。
图108是说明现有的LOGIC in DRAM的制造工序的图。
图109是说明现有的LOGIC in DRAM的制造工序的图。
图110是说明现有的LOGIC in FLASH的整体结构的图。
图111是说明现有的LOGIC in FLASH的结构的截面图。
图112是说明现有的LOGIC in FLASH的杂质分布的图。
图113是说明现有的LOGIC in FLASH的栅极氧化膜厚度的图。
图114是说明现有的LOGIC in FLASH的制造工序的图。
图115是说明现有的LOGIC in FLASH的制造工序的图。
图116是说明现有的LOGIC in FLASH的制造工序的图。
图117是说明现有的LOGIC in FLASH的制造工序的图。
图118是说明现有的LOGIC in FLASH的制造工序的图。
图119是说明现有的LOGIC in FLASH的制造工序的图。
图120是说明现有的LOGIC in FLASH的制造工序的图。
图121是说明现有的LOGIC in FLASH的制造工序的图。
图122是说明现有的LOGIC in FLASH的制造工序的图。
图123是说明现有的LOGIC in FLASH的制造工序的图。
图124是说明现有的LOGIC in FLASH的制造工序的图。
图125是说明现有的LOGIC in FLASH的制造工序的图。
图126是说明现有的LOGIC in FLASH的制造工序的图。
图127是说明现有的LOGIC in FLASH的制造工序的图。
一般来说，在构成MOS晶体管的栅极(材料是多晶硅)中掺杂N型或P型杂质。这是为了通过掺杂得到使栅极电阻下降的效果。此外，是用N型还是用P型因阱层的类型而异。即，通过对N型阱选择P型栅极、对P型阱选择N型栅极，可以使阈值降低。
图1示出通过离子注入在栅极中掺杂而形成的MOS晶体管M1的结构。再有，已经知道，在这样的栅极中，若在栅极和栅极氧化膜的结合界面附近注入氮，则已知具有提高氧化膜的可靠性、抑制因后面的热处理工序而引起杂质穿透栅极扩散到衬底的现象的效果。
因而，在图1所示的MOS晶体管M1中，形成具有浓度分布的杂质层IL和氮导入层NL。
图2示出MOS晶体管M1的杂质的分布和氮的分布。在图2中，图1所示的MOS晶体管M1的栅极G1的A-A’线的杂质浓度的分布图形如下，从栅极氧化膜(SiO2)Z1和栅极(多晶硅)G1的界面开始，曲线上升，当在栅极G1内达到第1个峰值后，曲线一度下降，之后曲线再上升，当达到第2个峰值后，曲线再下降。
氮浓度的分布图形如下，从阱层W1(Si)和栅极氧化膜(SiO2)Z1的界面开始，曲线上升，当在栅极氧化膜(SiO2)Z1和栅极(多晶硅)G1的界面上达到峰值后，曲线下降。
再有，在图2中，横轴表示氮的浓度和杂质的浓度，纵轴表示A-A’线方向的距离(深度)，图中，Si-SiO2界面表示阱层W1和栅极氧化膜Z1的的结合界面，SiO2-多晶硅界面表示栅极氧化膜Z1和栅极G1的界面。
如刚才所说明的那样，因氮对杂质的扩散有抑制作用，在栅极G1和栅极氧化膜Z1的结合界面附近注入氮的浓度越高，该结合界面附近的杂质浓度越低。已知若栅极内的杂质浓度过低则晶体管工作时就会在栅极内形成耗尽层，就会产生因氮的注入过剩而形成耗尽层等的问题。
使用图3和图4说明因氮的注入过剩而形成耗尽层的现象。图3示出在氮的浓度较低的MOS晶体管M2中栅极G2内形成的耗尽层DP1的形成状态、和栅极G2的A-A’线的氮和杂质的分布。
图4示出在氮的浓度较高的MOS晶体管M3中栅极G3内形成的耗尽层DP2的形成状态和栅极G3的A-A’线的氮和杂质的分布。
通过两者的比较可知，当栅极和栅极氧化膜的结合界面附近的氮的浓度变高时，该结合界面附近的杂质浓度降低，栅极G3内的耗尽层DP2比栅极G2内的耗尽层DP1的形成范围宽。
当形成耗尽层时，因产生耗尽层的电压下降故加在元件上的电压比外加的电压低。即，氧化膜的厚度实际上变厚了。因而，会出现阈值增加和漏极电流减少等问题。
本发明积极地利用栅极内形成的过度层，通过导入过剩的氮，在1个芯片内集成多种晶体管，又不损害栅极氧化膜的可靠性和抑制栅极杂质的扩散作用。
下面，以DRAM、快速存储器部、LOGIC in DRAM、LOGICin FLASH为例说明本发明的实施例。
【实施例1】
(1-1-器件结构)
作为本发明的实施例1，图5示出集成了多种晶体管的DRAM100的部分构成。DRAM一般不仅具有存储数据的存储单元阵列，还具有读出放大器部、外围电路部(例如，地址缓冲器、X译码器、Y译码器、行/列时钟电路、I/O总线电路、更新部等)。
任一部分都是由晶体管构成，各晶体管所要求的特性不同。例如，若比较它们的阈值，存储单元阵列部的晶体管大约是1V，外围电路部的晶体管大约是0.8V，对于读出放大器部的晶体管，则必需将其抑制到0.4V。
在图5中，分别示出了读出放大器部、外围电路部、和存储单元阵列部所用的N型沟道MOS晶体管T41～T43的截面。
在图5中，N型沟道MOS晶体管T41～T43是在在同一半导体衬底1(P型)上形成的P型阱层101内形成的。阱层101通过在阱层101内形成的沟道断开层102和LOCOS层2在元件间分开，N型沟道MOS晶体管T41～T43分别在将元件分开了的区域内形成。
读出放大器部的N型沟道MOS晶体管T41具有在阱层101内独立平行形成的1对源—漏层106和与该源—漏层106的对面的边缘部连接而形成的1对低掺杂漏极层(以后称LDD层)107。
接着，在LDD层107的上部形成栅极氧化膜3，在该栅极氧化膜3的上部形成栅极4A。此外，在栅极氧化膜3和栅极4A的侧面形成侧壁氧化膜5。还在栅极4A的下层的阱层101内形成沟道掺杂层103A。
再有，在栅极4A内，在与栅极氧化膜3的结合界面附近形成氮导入区N1。
外围电路部的N型沟道MOS晶体管T42具有在阱层101内独立平行形成的1对源—漏层106和与该源—漏层106的对面的边缘部连接而形成的1对LDD层107。
接着，在LDD层107的上部形成栅极氧化膜3，在该栅极氧化膜3的上部形成栅极4B。此外，在栅极氧化膜3和栅极4B的侧面形成侧壁氧化膜5。还在栅极4B的下层的阱层101内形成沟道掺杂层103B。
再有，在栅极4B内，在与栅极氧化膜3的结合界面附近形成氮导入区N2。
存储单元阵列部的N型沟道MOS晶体管T43具有在阱层101内独立平行形成的1对源—漏层106和与该源—漏层106的对面的边缘部连接而形成的1对LDD层107。
接着，在源—漏层106和LDD层107的上部形成栅极氧化膜3，在该栅极氧化膜3的上部形成栅极4C。此外，在栅极氧化膜3和栅极4C的侧面形成侧壁氧化膜5。还在栅极4C的下层的阱层101内形成沟道掺杂层103C。再有，存储单元阵列部是栅极阵列结构，是相邻两个栅极共有1个源—漏层的结构，是将该结构连续配置而成的构成。
再有，在栅极4C内，在与栅极氧化膜3的结合界面附近形成氮导入区N3。
再有，表5示出N型沟道MOS晶体管T41～T43的构成的各要素。
【表5】
  读出放大器部(T41)     外国电路部(T42)   存储单元阵列部(T43)
 场氧化膜厚        4000埃         4000埃         4000埃
栅极氧化膜厚        100埃         100埃         100埃
  栅极膜厚        2000埃         2000埃         2000埃
    侧壁        1000埃         1000埃         1000埃
     阱 B 700keV 1×1013/cm2 B 700keV 1×1013/cm2 B 700keV 1×1013/cm2
 沟道断开层 B 130keV 5×1012/cm2 B 130keV 5×1012/cm2 B 130keV 5×1012/cm2
 沟道掺杂层 B 50keV 1×1012/cm2 B 50keV 1×1012/cm2 B 50keV 1×1012/cm2
    LDD As 30keV 1×1013/cm2 As 30keV 1×1013/cm2 As 30keV 1×1013/cm2
   源/漏 As 50keV 5×1015/cm2 As 50keV 5×1015/cm2 As 50keV 5×1015/cm2
  栅极注入 P 30keV 5×1015/cm2 P 30keV 5×1015/cm2 P 30keV 5×1015/cm2
N 10keV 1×1015/cm2 N 10keV 3×1015/cm2 N 10keV 1×1016/cm2
   热处理                              850℃       60分钟
在表5中，N型沟道MOS晶体管T41～T43的各沟道掺杂层形成时的杂质剂量都为5×1015/cm2。再有，注入的杂质都是磷(P)，注入能量都是30keV。
而且，氮的剂量分别是1×1015/cm2、3×1015/cm2、和1×1016/cm2，注入能量都是10keV。
此外，在图5所示的读出放大器部、外围电路部和存储单元阵列部的N型沟道MOS晶体管T41～T43中，沿A-A’线、B-B’线和C-C’线的剖面部分的氮和杂质的分布示于图6和图7。
在图6和图7中，横轴表示剖面方向的位置(深度)，纵轴分别表示氮和杂质的浓度。再有，横轴按面向图从左到右的顺序分别是栅极(多晶硅层)、栅极氧化膜(SiO2层)和阱层(体硅层)。
如表5所示，在N型沟道MOS晶体管T41～T43的栅极4A～4C中，因氮的剂量各不相同故氮的浓度亦各不相同，按预期阈值高的顺序，氮导入区的氮的浓度变高。即，如图6的A-A’线所示那样，读出放大器部的晶体管T41的浓度最低，外围电路部的晶体管T42(B-B’线)的浓度较高，存储单元阵列部的晶体管T43(C-C’线)的浓度最高。
此外，在各栅极氧化膜中也存在氮，其浓度的高低关系保持不变。而且，在阱层中，变成在与栅极氧化膜结合界面附近之外的地方几乎不存在氮的分布。
此外，图7所示的栅极中杂质的分布轮廓是，A-A’线所示的读出放大器部的晶体管T41最平坦，如B-B’线和C-C’线所示那样，按外围电路部的晶体管T42、存储单元阵列部的晶体管T43的顺序，其形状越来越陡峭。这是因为栅极氮的注入量越多越能抑制杂质的扩散和激活。
再有，因N型沟道MOS晶体管T41～T43的沟道掺杂层103A～103C的杂质剂量相同，故A-A’线、B-B’线和C-C’线相互重合。
栅极氮的注入量越多越能抑制杂质的扩散和激活，栅极氧化膜附近的杂质浓度变低。因而，在杂质浓度最低的存储单元阵列部中，栅极中的耗尽层最宽，氧化膜的有效厚度最厚，阈值变高。
图8示出各栅极氧化膜的实际厚度和有效厚度。在图8中，从横轴左侧按顺序分别示出读出放大器部、外围电路部、存储单元阵列部的N型沟道MOS晶体管的情况。由图8可知，各栅极氧化膜的有效厚度按读出放大器部、外围电路部、存储单元阵列部的顺序变厚。
(1-2.制造方法)
下面，使用图9～15说明图5所示的构成DRAM100的读出放大器部、外围电路部和存储单元阵列部的N型沟道MOS晶体管T41～T43的制造方法。
首先，在图9所示的工序中，用硅的局部氧化(LOCOS)法在P型半导体衬底1的表面形成例如4000埃厚的LOCOS层(场氧化膜)2。接着，例如，通过以700keV的能量注入剂量为1×1013/cm2的硼离子，在半导体衬底1内形成P型阱区域101。再有，为了在半导体衬底1内形成P沟道型MOS晶体管，还形成N型阱区，但省略了图示和说明。接着，例如，通过以130keV的能量注入剂量为5×1012/cm2的硼离子，在半导体衬底1内形成沟道断开层102。再有，沟道断开层102形成为与LOCOS层2一起形成元件分离区的那种形状。
其次，在阱区101内的规定位置形成其后将成为沟道掺杂层103A～103C的沟道掺杂层100。这时，在外围电路部和存储单元阵列部的晶体管T42和T43的形成区也形成沟道掺杂层100。再有，沟道掺杂层100的形成是通过以50keV的能量注入剂量为1×1012/cm2的硼离子来进行的。
其次，在图10所示的工序中，在半导体衬底1的主面上用热氧化法形成作为栅极氧化膜3的氧化膜31，然后，在其上用CVD法形成(非掺杂)多晶硅层42作为作为栅极材料。再有，氧化膜31的厚度大约是100埃左右，多晶硅层42的厚度大约是2000埃左右。
其次，在图11所示的工序中，用离子注入法将杂质离子注入多晶硅层42中，形成掺杂多晶硅层421。再有，掺杂多晶硅层421的形成例如是通过以30keV的能量注入剂量为5×1015/cm2的磷离子来进行的。
其次，在图12所示的工序中，与栅极中的氮浓度最低的读出放大器部的N型沟道MOS晶体管T41对应，向掺杂多晶硅层421注入氮离子，形成氮导入区N1。这时，在外围电路部和存储单元阵列部上的掺杂多晶硅层421中也形成氮导入区N1。再有，氮导入区N1的形成例如是通过以10keV的能量注入剂量为1×1015/cm2的氮离子来进行的。
其次，在图13所示的工序中，在读出放大器部的上部形成抗蚀剂掩膜R204，有选择地在外围电路部和存储单元阵列部的沟道掺杂层421中追加注入氮离子，形成浓度与外围电路部的N型沟道MOS晶体管T42对应的氮导入区N2。这时，在存储单元阵列部上的掺杂多晶硅层421上也形成氮导入区N2。再有，氮导入区N2的形成是通过以10keV的能量注入剂量为2×1015/cm2的氮离子来进行的。
其次，在图14所示的工序中，在除去抗蚀剂掩膜R204之后，在读出放大器部和外围电路部的上部形成抗蚀剂掩膜R205，有选择地在存储单元阵列部的掺杂多晶硅层421中追加注入氮离子，形成浓度与存储单元阵列部的N型沟道MOS晶体管T43对应的氮导入区N3。再有，氮导入区N3的形成是通过以10keV的能量注入剂量为7×1015/cm2的氮离子来进行的。
其次，在图15所示的工序中，在掺杂多晶硅层421的上部形成抗蚀剂掩膜R206，用图形刻蚀的方法形成栅极4A～4C和栅极氧化膜3。
其次，通过离子注入在读出放大器部、外围电路部、存储单元阵列部形成LDD层107之后，在栅极4A～4C和栅极氧化膜3的侧面形成约1000埃厚的侧壁氧化膜5。接着，将侧壁氧化膜5作为掩膜、用离子注入形成源—漏层106，由此，得到图5所示的DRAM100的结构。
这里，LDD层107例如是通过以30keV的能量注入剂量为1×1013/cm2的砷(As)离子来进行的。此外，源—漏层106例如通过在以50keV的能量注入剂量为5×1015/cm2的砷离子之后，在850℃下退火60分钟而形成。
再有，在图15中，氮导入区N1～N3与栅极氧化膜3接触，这是由于注入的氮在源—漏层等形成时因热处理而扩散、在与结晶缺陷较多的栅极氧化膜3的结合界面附近集结的结果。
再有，通过其后的电容的形成、层间绝缘膜的形成、布线层的形成等工序形成DRAM，但省略这些工序的说明和图示。
(1-3.特征的作用效果)
如上所述，本发明的实施例1的DRAM100的结构是，通过与特性不同的多种晶体管(例如，要求规格不同)对应来分别改变栅极中的氮的浓度来改变栅极氧化膜的有效厚度从而设定阀值。因此，不必与晶体管的特性相一致来该改变沟道掺杂层的杂质浓度，可以将其浓度固定成能够将来自扩散层的漏泄电流(扩散层漏泄电流)抑制到最小限度。
所以，通过将沟道掺杂层的杂质浓度设定得使扩散层漏泄电流最小、阈值根据栅极的氮的浓度来设定，可以突破(breakthrough)阈值和扩散漏泄电流的权衡关系，可以解除电路设计上的制约。
此外，分别改变栅极中氮的浓度这一点与改变半导体衬底内形成的沟道掺杂层的杂质浓度的情况相比，对其它构成的影响小。即，当在半导体衬底内注入离子时，特别是进行高剂量的注入时，成为使半导体衬底的结晶性能变差的主要原因。但是，在本发明中，因为是对位于最外层的栅极注入氮离子，所以不会出现上述问题。只要将离子注入的路程设定得使氮离子达不到栅极氧化膜即可。
再有，在以上的说明中，假定沟道掺杂层103A～103C的杂质浓度相同，但也不一定要相同。例如，当只分别改变栅极的氮的浓度不能充分调整阈值时，也可以通过改变沟道掺杂层103A～103C的浓度来调整阈值。这时，因为只是辅助性的利用，所以，杂质浓度增加少、扩散层漏泄电流也不会大幅度地增加、也不会因离子注入而引起半导体衬底的结晶性能变差。
此外，在栅极和栅极氧化膜的结合界面附近结晶缺陷多，但是通过将氮导入栅极，由于在成为结晶缺陷原因之一的悬挂键(danglingbond)上结合氮原子使结晶缺陷恢复，故可以提高栅极氧化膜的可靠性。
此外，由于在栅极4A～4C内的和栅极氧化膜结合的界面附近形成氮导入区N1～N3，故可以抑制已注入栅极中的杂质的穿透现象。即，因注入的杂质有其浓度分布经热处理后扩散。这时，如过度扩散就会有穿过栅极氧化膜到达硅衬底的情况。将此称之为穿透现象。当发生穿透现象时，沟道区的杂质浓度发生变化，会改变阈值等基本电特性，但因氮导入区N1～N3的存在故可以防止这种现象出现。
(1-4.变形例)
在用图9～图15说明了的实施例1的DRAM100的制造方法中，通过用离子注入在多晶硅层42中注入杂质离子来形成掺杂多晶硅层421，以此为例进行了说明(图11)。
但是，在用CVD法形成多晶硅层时，也可以通过合并使用多晶硅的层叠材料气体和包含杂质例如磷的气体及利用在形成多晶硅层的同时导入杂质的所谓就地掺杂(Insitu掺杂)来形成掺杂多晶硅层。再有，该方法在后面说明的实施例2～4中，也可以适用于作为栅极的主要材料的多晶硅的形成。
这样形成的掺杂多晶硅层其内部的杂质浓度均匀，可以抑制因热处理而引起的杂质的扩散。
此外，在用图9～图15说明了的实施例1的DRAM100的制造方法中，所要求的阈值最低、即耗尽层形成区最小的读出放大器部的N型沟道MOS晶体管T41的栅极4A内也形成氮导入区N1，以此为例进行了说明(图12)。
但是，也可以不在栅极4A内形成氮导入区N1，通过调整沟道掺杂层的杂质浓度来调整阈值。
利用这样的结构，可以至少减少1个氮注入工序，可以使制造工序简单化。
再有，在以上说明了的本发明的实施例1中，示出了在单结晶衬底上形成各种晶体管的结构，但是，即便是在SOI(绝缘体上的硅)衬底上形成各种晶体管的情况，也可以得到同样的作用效果。
【实施例2】
(2-1.器件结构)
作为与本发明有关的实施例2，图16示出集成了多种晶体管的快速存储器部200的部分结构。一般与DRAM相比，快速存储器部的不同点在于，写入和擦除操作所用的电压例如是10V的高电压。因此，快速存储器部不仅具有存储数据的存储单元阵列，还具有X译码器和Y译码器等升压后使用的高耐压部、外围电路部(例如，地址缓冲器、行/列时钟、I/O总线、数据寄存器、读出放大器部、工作控制部709)等。任一部分都是由晶体管构成，但因使用电压不同故需要多种特性不同的晶体管。
图16分别示出了高耐压部、外围电路部、和存储单元阵列部所用的N型沟道MOS晶体管T51～T53的截面。
在图16中，N型沟道MOS晶体管T51～T53是在在同一半导体衬底21(P型)上形成的P型阱层121内形成的。阱层121通过在阱层121内形成的沟道断开层122和LOCOS层22在元件间分开，N型沟道MOS晶体管T51～T53分别在将元件分开了的区域内形成。
高耐压部的N型沟道MOS晶体管T51具有在阱层121内独立平行形成的1对源—漏层126和与该源—漏层126的对面的边缘部连接而形成的1对LDD层127。
接着，在LDD层127的上部形成栅极氧化膜25A，在该栅极氧化膜25A的上部形成栅极29A。此外，在栅极氧化膜25A和栅极29A的侧面形成侧壁氧化膜30。还在栅极29A的下层的阱层121内形成沟道掺杂层123。
再有，在栅极29A内，在与栅极氧化膜25A的结合界面附近形成氮导入区N11。
外围电路部的N型沟道MOS晶体管T52具有在阱层121内独立平行形成的1对源—漏层126和与该源—漏层126的对面的边缘部连接而形成的1对LDD层127。
接着，在LDD层127的上部形成栅极氧化膜25A，在该栅极氧化膜25A的上部形成栅极29B。此外，在栅极氧化膜25A和栅极29B的侧面形成侧壁氧化膜30。还在栅极29B的下层的阱层121内形成沟道掺杂层124。
再有，在栅极29B内，在与栅极氧化膜25A的结合界面附近形成氮导入区N12。
存储单元阵列部的N型沟道MOS晶体管T53具有在阱层121内独立平行形成的1对源—漏层126，在该源—漏层126的对面的边缘部上部形成隧道氧化膜23，在该隧道氧化膜23的上部顺次形成浮栅电极27、层间绝缘膜(ONO)24、控制栅极29C。控制栅极29C和栅极的结构相同，所以，后面将其作为栅极对待。
此外，在隧道氧化膜23、浮栅电极27、层间绝缘膜24、控制栅极29C的侧面形成侧壁氧化膜30。
再有，在控制栅极29C内，在与层间绝缘膜24的结合界面附近形成氮导入区N12。
此外，在浮栅电极27的下层的阱层121内形成沟道掺杂层125。再有，存储单元阵列部是栅极阵列结构，是相邻两个栅极共有1个源—漏层126的结构，是将该结构连续配置而成的构成。
表6示出N型沟道MOS晶体管T51～T53的构成的各要素。
【表6】
     高耐压部(T51)      外围电路部(T52)      存储单元阵列部(T53)
  场氧化膜厚          4000埃          4000埃            4000埃
  栅极氧化膜厚          80埃          80埃            100埃
  浮栅极膜厚          ……          ……            1000埃
  浮栅极杂质浓度          ……          ……         1×1020/cm3
  层间绝缘膜厚          ……          …… TEOS/Si3N4/TEOS＝100/100/100埃
  控制栅极膜厚         2000埃          2000埃            2000埃
  侧壁         2000埃          2000埃            2000埃
  阱 B 700keV 1×1013/cm2  B 700keV 1×1013/cm2     B 700keV 1×1013/cm2
  沟道断开层 B 130keV 5×1012/cm2  B 130keV 5×1012/cm2     B 130keV 5×1012/cm2
  沟道掺杂层 B 50keV 5×1012/cm2  B 50keV 5×1012/cm2     B 50keV 5×1012/cm2
  LDD As 30keV 1×1013/cm2  As 30keV 1×1013/cm2            ……
  源/漏 As 50keV 5×1015/cm2  As 50keV 5×1015/cm2     As 50keV 5×1015/cm2
  栅极注入 P 30keV 5×1015/cm2  P 30keV 5×1015/cm2     P 30keV 5×1015/cm2
N 10keV 1×1016/cm2  N10keV 1×1015/cm2     N 10keV 1×1015/cm2
  热处理                             850℃       60分钟
如表6所示，快速存储器部200的特征在于，高耐压部的N型沟道MOS晶体管T51的栅极29A的氮的剂量最高，外围电路部的N型沟道MOS晶体管T52的栅极29B和存储单元阵列部的N型沟道MOS晶体管T53的控制栅极29C的氮的剂量相同。
在图16所示的高耐压部、外围电路部和存储单元阵列部的N型沟道MOS晶体管T51～T53中，沿A-A’线、B-B’线和C-C’线的剖面部分的氮和杂质的分布示于图17和图18。
在图17和图18中，横轴表示各剖面方向的位置(深度)，纵轴表示氮和杂质的浓度。再有，图的上部示出存储单元阵列部的N型沟道MOS晶体管T53的构成顺序，图的横轴示出其它MOS晶体管的构成顺序。
在图17和图18的上部，按面向图从左到右的顺序分别是控制栅极(多晶硅层)、层间绝缘膜(ONO膜)、浮栅电极(多晶硅层)、隧道氧化膜(SiO2层)和阱层(体硅层)。
此外，在图17和图18的横轴上，按面向图从左到右的顺序分别是栅极(多晶硅层)、栅极氧化膜(SiO2层)和阱层(体硅层)。
在图17中，如A-A’线所示那样，高耐压部栅极中的氮的浓度最高，(B-B’线)所示的外围电路部栅极中的氮的浓度和(C-C’线)所示的存储单元阵列部控制栅极中的氮的浓度相同。
此外，在各栅极氧化膜和层间绝缘膜中也存在氮，其浓度的高低关系保持不变。而且，在阱层中，成为在与栅极氧化膜结合界面附近之外的地方几乎不存在氮的分布。
此外，如图18所示，栅极中杂质的分布是，如A-A’线所示，高耐压部的晶体管T51最陡峭，如B-B’线和C-C’线所示那样，按外围电路部的晶体管T52、存储单元阵列部的晶体管T53的顺序，其分布越来越平缓。这是因为栅极氮的注入量越多越能抑制杂质的扩散和激活。
因而，在高耐压部的晶体管T51中，栅极中的耗尽层最宽，氧化膜的有效厚度最厚，可以承受高电压。
图19示出各栅极氧化膜的实际厚度和有效厚度。在图19中，从横轴左侧按顺序分别示出高耐压部、外围电路部、存储单元阵列部的N型沟道MOS晶体管的情况。在存储单元阵列部中，把隧道氧化膜作为栅极氧化膜对待。由图19可知，各栅极氧化膜的有效厚度在高耐压部中特别厚。
此外，如图18所示，在高耐压部(A-A’线)、外围电路部(B-B’线)和存储单元阵列部(C-C’线)的任何一个晶体管中，沟道掺杂层的杂质分布都相同。
再有，存储单元阵列部的晶体管T53的浮栅电极是用CVD法形成的，所以，杂质的分布是固定的。
(2-2.制造方法)
下面，使用图20～33说明图16所示的高耐压部、外围电路部和存储单元阵列部的N型沟道MOS晶体管T51～T53的制造方法。
首先，在图20所示的工序中，用硅的局部氧化法在P型半导体衬底21的表面形成例如4000埃厚的LOCOS层(场氧化膜)22。接着，例如，通过以700keV的能量注入剂量为1×1013/cm2的硼离子，在半导体衬底21内形成P型阱区域121。再有，为了在半导体衬底21内形成P沟道型MOS晶体管，还形成N型阱区，但省略了图示和说明。接着，例如，通过以130keV的能量注入剂量为5×1012/cm2的硼离子，在半导体衬底21内形成沟道断开122。再有，沟道参断开122形成为与LOCOS层22一起形成元件分离区那种形状。
其次，在阱区121内的高耐压部、外围电路部、存储单元阵列部的各自规定位置形成沟道掺杂层120。再有，沟道掺杂层120的形成例如是通过以50keV的能量注入剂量为5×1012/cm2的硼离子来进行的。
其次，在图21所示的工序中，在半导体衬底21的主面上用热氧化法形成作为隧道氧化膜23的氧化膜231，然后，在其上例如用CVD法形成掺杂多晶硅层271作为栅极材料。再有，氧化膜231的厚度大约是100埃左右，掺杂多晶硅层271的厚度大约是1000埃左右，使用磷(P)作为其杂质，浓度大约是1×1020/cm3左右。
其次，在图22所示的工序中，在存储单元阵列部的掺杂多晶硅层271的上部有选择地形成抗蚀剂掩膜R221。这时，沿存储单元阵列部的栅极宽度方向形成抗蚀剂掩膜R221。然后，利用各向异性刻蚀将未被抗蚀剂掩膜R221覆盖的部分的掺杂多晶硅层271除去。该状态示于图23。
图23是从上面一侧(形成抗蚀剂掩膜R221的一侧)看图22的平面图，在存储单元阵列部中抗蚀剂掩膜R221形成呈规则排列的矩形岛状。再有，抗蚀剂掩膜R221在呈矩形岛状的有源层AL及其周围的LOCOS层LL上形成，并将其覆盖。此外，因为不在高耐压部和外围电路部形成抗蚀剂掩膜，所以有源层AL露在外面。
再有，在图23中，为了容易地判明抗蚀剂掩膜R221的下部结构，部分除去抗蚀剂掩膜R221，以便能看见有源层AL和LOCOS层。但这只是一种权宜的做法。
其次，在图24所示的工序中，在除去抗蚀剂掩膜R221之后，在掺杂多晶硅层271上，用CVD法形成对浮栅电极和控制栅极进行绝缘的作为层间绝缘膜24的绝缘膜241。有时层间绝缘膜24也称之为ONO膜。绝缘膜241也在高耐压部和外围电路部上形成。再有，该膜是依次层叠着TEOS(四乙基正硅酸盐)膜、氮化膜(Si3N4)和TEOS膜的结构，各自的膜厚为100埃。
其次，在图25所示的工序中，在存储单元阵列部的绝缘膜241上覆盖抗蚀剂掩膜R222，将其它区域的绝缘膜241全部除去。这时，也除去其它区域的氧化膜231。该状态示于图26。
图26是从上面一侧(形成抗蚀剂掩膜R222的一侧)看图25的平面图，抗蚀剂掩膜R222形成为将存储单元阵列部的整个区域覆盖，但因为不在高耐压部和外围电路部形成抗蚀剂掩膜R222，所以有源层AL露在外面。
其次，在图27所示的工序中，在除去抗蚀剂掩膜R222之后，在半导体衬底21的主面上用热氧化法全面地形成作为栅极氧化膜25A的氧化膜251A。这时，存储单元阵列部上的绝缘膜241因含有氮化膜故没有被氧化并保持其厚度。再有，氧化膜251的厚度约为80埃。
其次，在图28所示的工序中，在半导体衬底21的主面上用CVD法全面地形成(非掺杂)多晶硅层280作为栅极材料。再有，多晶硅层280的厚度大约是2000埃左右。
其次，在图29所示的工序中，用离子注入法将杂质离子注入多晶硅层280中，形成掺杂多晶硅层281。再有，掺杂多晶硅层281的形成例如是通过以30keV的能量注入剂量为5×1015/cm2的磷离子来进行的。
其次，在图30所示的工序中，与栅极中的氮浓度低的外围电路部和存储单元阵列部的N型沟道MOS晶体管T52和T53对应，向掺杂多晶硅层281注入氮离子，形成氮导入区N12。这时，氮导入区N12也在高耐压部的掺杂多晶硅层281上形成。再有，氮导入区N12的形成例如是通过以10keV的能量注入剂量为1×1015/cm2的氮离子来进行的。
其次，在图31所示的工序中，在外围电路部和存储单元阵列部的上部形成抗蚀剂掩膜R225，有选择地在高耐压部的沟道掺杂层281中追加注入氮离子，形成浓度与高耐压部的N型沟道MOS晶体管T51对应的氮导入区N11。再有，氮导入区N11的形成是通过以10keV的能量注入剂量为9×1015/cm2的氮离子来进行的。
其次，在图32所示的工序中，在除去抗蚀剂掩膜R225之后，在掺杂多晶硅层280A的上部形成抗蚀剂掩膜R227，并进行图形刻蚀。该状态示于图33。
图33是从上面一侧(形成抗蚀剂掩膜R227的一侧)看图32的平面图，抗蚀剂掩膜R227形成为与矩形的有源区AL垂直。
通过该图形刻蚀工序，在高耐压部中形成栅极氧化膜25A和栅极29A，在外围电路部中形成栅极氧化膜25A和栅极29B，在存储单元阵列部中形成隧道氧化膜23、浮栅电极27、层间绝缘膜24和控制栅极29C。
其次，在通过离子注入在高耐压部、外围电路部中形成LDD层127之后，在栅极氧化膜25A和栅极29A的侧面、在栅极氧化膜25A和栅极29B的侧面、和在隧道氧化膜23、浮栅电极27、层间绝缘膜24和控制栅极29C的侧面形成约1000埃厚的侧壁氧化膜30。接着，将侧壁氧化膜30作为掩膜，用离子注入形成源—漏层126，由此得到图16所示的快速存储器部的结构。
这里，LDD层127是通过例如以30keV的能量注入剂量为1×1013/cm2的砷离子形成的。此外，源—漏层126是通过例如在以50keV的能量注入剂量为5×1015/cm2的砷离子之后再在850℃下退火60分钟形成的。
再有，此后经过电容的形成、层间绝缘膜的形成、布线层的形成工序等形成快速存储器部，但省略这些工序的说明和图示。
(2-3.特征的作用效果)
如上所述，本发明的实施例2的快速存储器部200的结构是，通过与特性不同的多种晶体管(例如，要求规格不同)对应分别改变栅极中的氮的浓度来改变栅极氧化膜的有效厚度。因此，不必分别将耐压不同的晶体管的栅极氧化膜的厚度形成为不同的厚度。
此外，通过改变栅极氧化膜的有效厚度可以设定阈值，所以不必与晶体管的特性相一致来该改变沟道掺杂层的杂质浓度，可以将其浓度固定成能够将来自扩散层的漏泄电流(扩散层漏泄电流)抑制到最小限度。
所以，通过将沟道掺杂层的杂质浓度设定得使扩散层漏泄电流最小、根据栅极中杂质浓度来调整耐压特性和阈值，由此，在满足耐压要求的同时还可以突破阈值和扩散漏泄电流的权衡关系，可以解除电路设计上的制约。
此外，即使在形成厚度不同的栅极氧化膜的情况下，通过改变栅极氧化膜的有效厚度，可以削减栅极氧化膜的种类。因此可以简化栅极氧化膜的制造工序，同时还可以得到可靠性高、膜厚的控制性好的栅极氧化膜。
即，在图16所示的结构中，因高耐压部和外围电路部的晶体管中栅极氧化膜的厚度相同，故栅极氧化膜的种类只有2种。而且，形成氧化膜的工序只有氧化膜231的形成工序(图21)和氧化膜251A的形成工序(图27)，无论哪个工序都是由1次热氧化工序形成，所以，不必象用图84～图96说明过的现有的制造方法那样，将氧化膜的形成分几次去进行，不必担心杂质混入和膜厚的控制性能下降。
此外，虽然在栅极和栅极氧化膜的结合界面附近结晶缺陷多，但是通过将氮导入栅极，由于，成为结晶缺陷原因之一的悬挂键上结合氮原子使结晶缺陷恢复，故可以提高栅极氧化膜的可靠性。
此外，由于在栅极29A和29B内的和栅极氧化膜25A结合的界面附近形成氮导入区N11和N12，在控制栅极29C内的和层间绝缘膜24结合的界面附近形成氮导入区N12，故可以抑制已注入栅极中的杂质的穿透现象。
再有，在以上说明了的本发明的实施例2中，示出了在单结晶衬底上形成各种晶体管的结构，但是，即便是在SOI(silicon oninsulator)衬底上形成各种晶体管的情况，也可以得到同样的作用效果。
【实施例3】
(3-1.器件结构)
作为与本发明有关的实施例3，图34示出具有逻辑电路的DRAM(以后称LOGIC in DRAM)300的部分结构。
LOGIC in DRAM800是通过在同一芯片集成逻辑电路、与作为独立的另一芯片作成的DRAM和逻辑电路组合起来使用的情况相比、因而能够实现高性能和低成本的装置。
一般，LOGIC in DRAM800大致分成逻辑部和DRAM部。在此，逻辑部要求高速、即高驱动能力和低电容。此外，如前面实施例1所述，在DRAM中包含要求低漏泄电流的存储单元阵列部和要求低电压工作读出放大器部等。即，在1个芯片的LOGIC in DRAM800中，必需有特性不同的多种晶体管。
在图34中，分别示出了逻辑部、读出放大器部和存储单元阵列部所用的N型沟道MOS晶体管T61～T63的截面。
在图34中，N型沟道MOS晶体管T61～T63是在在同一半导体衬底51(P型)上形成的P型阱层151内形成的。阱层151通过在阱层151内形成的沟道断开层152和LOCOS层52在元件间分开，N型沟道MOS晶体管T61～T63分别在将元件分开了的区域内形成。
逻辑部的N型沟道MOS晶体管T61具有在阱层151内独立平行形成的1对源—漏层156和与该源—漏层156的对面的边缘部连接而形成的1对LDD层157。
接着，在LDD层157的上部形成栅极氧化膜53，在该栅极氧化膜53的上部形成栅极55A。此外，在栅极氧化膜53和栅极55A的侧面形成侧壁氧化膜56。还在栅极55A的下层的阱层151内形成沟道掺杂层155A。
读出放大器部的N型沟道MOS晶体管T62具有在阱层151内独立平行形成的1对源—漏层156和与该源—漏层156的对面的边缘部连接而形成的1对LDD层157。
接着，在LDD层157的上部形成栅极氧化膜53，在该栅极氧化膜53的上部形成栅极55A。此外，在栅极氧化膜53和栅极55A的侧面形成侧壁氧化膜56。还在栅极55A的下层的阱层151内形成沟道掺杂层154。
再有，在栅极55A内，在与栅极氧化膜53的结合界面附近形成氮导入区N21。
存储单元阵列部的N型沟道MOS晶体管T63具有在阱层151内独立平行形成的1对源—漏层156和与该源—漏层156的对面的边缘部连接而形成的1对LDD层157。
接着，在源—漏层156和LDD层157的上部形成栅极氧化膜53，在该栅极氧化膜53的上部形成栅极55B。此外，在栅极氧化膜53和栅极55B的侧面形成侧壁氧化膜56。
再有，在栅极55B内，在与栅极氧化膜53的结合界面附近形成氮导入区N22。
此外，还在栅极55B的下层的阱层151内形成沟道掺杂层155A。再有，存储单元阵列部是栅极阵列结构，是相邻两个栅极共有1个源—漏层156的结构，是将该结构连续配置而成的构成。
再有，表7示出N型沟道MOS晶体管T61～T63的构成的各要素。
【表7】
      逻辑部(T61)    读出放大器部(T62)    存储单元阵列部(T63)
场氧化膜厚         4000埃          4000埃          4000埃
栅极氧化膜厚         60埃          60埃          60埃
栅极膜厚         2000埃          2000埃          2000埃
侧壁         1000埃          1000埃          1000埃
阱  B 700keV 1×1015/cm2  B 700keV 1×1015/cm2  B 700keV 1×1015/cm2
沟道断开层  B 130keV 5×1012/cm2  B 130keV 5×1012/cm2  B 130keV 5×1012/cm2
沟道掺杂层  B 50keV 5×1012/cm2  B 50keV 1×1012/cm2  B 50keV 5×1012/cm2
LDD  As 30keV 1×1013/cm2  As 30keV 1×1013/cm2  As 30keV 1×1013/cm2
源/漏  As 50keV 5×1015/cm2  As 50keV 5×1015/cm2  As 50keV 5×1015/cm2
栅极注入  P 30keV 5×1015/cm2  P 30keV 5×1015/cm2  P 30keV 5×1015/cm2
N 10keV 1×1015/cm2  N 10keV 1×1015/cm2  N 10keV 5×1015/cm2
热处理                               850℃      30分钟
在表7中，N型沟道MOS晶体管T61～T63的各栅极形成时的杂质剂量都为5×1015/cm2。再有，注入的杂质都是硼(B)，注入能量都是10keV。
而且，氮的剂量分别是1×1015/cm2、1×1015/cm2、5×1015/cm2，注入能量都是10keV。
此外，在图34所示的逻辑部、读出放大器部、和存储单元阵列部的N型沟道MOS晶体管T61～T63中，沿A-A’线、B-B’线和C-C’线的剖面的氮和杂质的分布示于图35和图36。
在图35和图36中，横轴分别表示剖面方向的位置(深度)，纵轴表示氮和杂质的浓度。再有，横轴按面向图从左到右的顺序分别是栅极(多晶硅层)、栅极氧化膜(SiO2层)和阱层(体硅层)。
如表7所示，在N型沟道MOS晶体管T61～T63的栅极55A和55B中，氮的剂量不同，所以，氮的浓度也不同，在希望阈值最高的存储单元阵列部的晶体管中，氮导入区的氮的浓度最高。即，在图35中，如C-C’线所示，存储单元阵列部的晶体管T63中的氮的浓度最高，逻辑部的晶体管T61(A-A’线)和读出放大器部的晶体管T42(B-B’线)的浓度相同，比晶体管T63的浓度低。
此外，在各自的栅极氧化膜中也存在氮，其浓度的高低关系保持不变。而且，在阱层中，成为在与栅极氧化膜结合界面附近之外的地方几乎不存在氮的分布。
此外，图36中，如A-A’线和B-B’线所示那样，栅极中的杂质浓度在晶体管T61和T62中是一样的，重合在一起。而且，A-A’线和B-B’线比较平坦，C-C’线所示的存储单元阵列部的晶体管T43中分布变得陡峭。
再有，N型沟道MOS晶体管T61和T63的沟道掺杂层155A的杂质剂量相同，故A-A’线和C-C’线重合在一起。
栅极中注入的氮越多，越能抑制杂质的扩散和激活，杂质浓度越低。因此，在杂质浓度最低的存储单元阵列部中，栅极的耗尽层最宽，氧化膜的有效厚度最厚，阈值变高。
图37示出各栅极氧化膜的实际厚度和有效厚度。在图37中，从横轴左侧按顺序分别示出逻辑部、读出放大器部、存储单元阵列部的N型沟道MOS晶体管的情况。由图37可知，任何一个晶体管中，实际厚度都相同，但在存储单元阵列部中，有效厚度最厚。
(3-2.制造方法)
下面，使用图38～44说明图34所示的逻辑部、DRAM部的读出放大器部和存储单元阵列部的N型沟道MOS晶体管T61～T63的制造方法。
首先，在图38所示的工序中，用硅的局部氧化(LOCOS)法在P型半导体衬底51的表面上形成例如4000埃厚的LOCOS层(场氧化膜)52。接着，例如，通过以700keV的能量注入剂量为1×1013/cm2的硼离子，在半导体衬底51内形成P型阱区域151。再有，为了在半导体衬底51内形成P沟道型MOS晶体管，还形成N型阱区，但省略了图示和说明。接着，例如，通过以130keV的能量注入剂量为5×1012/cm2的硼离子，在半导体衬底51内形成沟道断开层152。再有，沟道断开层152形成为与LOCOS层52一起形成元件分离区的那种形状。
其次，在阱区151内的规定位置形成与读出放大器部的晶体管T62对应的杂质浓度最低的沟道掺杂层150。这时，在逻辑部和存储单元阵列部的晶体管T61和T63的形成区也形成沟道掺杂层150。再有，沟道掺杂层150的形成是通过以50keV的能量注入剂量为1×1012/cm2的硼离子来进行的。
其次，在图39所示的工序中，在读出放大器部的上部形成抗蚀剂掩膜R251，有选择地在逻辑部的沟道掺杂层150中追加注入杂质，形成与逻辑部和存储单元阵列部的晶体管T61和T63对应的杂质浓度的沟道掺杂层150A。再有，沟道掺杂层150A的形成是通过以50keV的能量注入剂量为4×1012/cm2的硼离子来进行的。
其次，在图40所示的工序中，在半导体衬底51的主面上用热氧化法形成作为隧道氧化膜53的氧化膜531，然后，在其上用CVD法形成(非掺杂)多晶硅层550作为栅极材料。再有，氧化膜531的厚度大约是60埃左右，多晶硅层550的厚度大约是2000埃左右。
其次，在图41所示的工序中，用离子注入法将杂质离子注入多晶硅层550中，形成掺杂多晶硅层551。再有，掺杂多晶硅层551的形成例如是通过以30keV的能量注入剂量为5×1015/cm2的磷离子来进行的。
其次，在图42所示的工序中，与栅极中的氮浓度最低的逻辑部和读出放大器部的N型沟道MOS晶体管T61和T62对应，向掺杂多晶硅层551注入氮离子，形成氮导入区N21。这时，在存储单元阵列部上的掺杂多晶硅层551中也形成氮导入区N21。再有，氮导入区N21的形成例如是通过以10keV的能量注入剂量为1×1015/cm2的氮离子来进行的。
其次，在图43所示的工序中，在逻辑部和读出放大器部的上部形成抗蚀剂掩膜R252，有选择地在存储单元阵列部的掺杂多晶硅层551中追加注入氮离子，形成浓度与存储单元阵列部的N型沟道MOS晶体管T63对应的氮导入区N22。再有，氮导入区N22的形成是通过以10keV的能量注入剂量为4×1015/cm2的氮离子来进行的。
其次，在图44所示的工序中，在除去抗蚀剂掩膜R252之后，在掺杂多晶硅层551的上部形成抗蚀剂掩膜R253，并进行图形刻蚀。
其次，通过离子注入在逻辑部、读出放大器部、存储单元阵列部中形成LDD层157之后，在栅极氧化膜53和栅极55A、55B的侧面形成约1000埃厚的侧壁氧化膜56。接着，将侧壁氧化膜56作为掩膜、用离子注入形成源—漏层156，由此，得到图34所示的LOGIC inDRAM300的结构。
这里，LDD层157例如是通过以30keV的能量注入剂量为1×1013/cm2的砷(As)离子来进行的。此外，源—漏层156例如在以50keV的能量注入剂量为5×1015/cm2的砷离子之后，在850℃下退火30分钟形成。
再有，通过其后的电容的形成、层间绝缘膜的形成、布线层的形成等工序形成DRAM，但省略这些工序的说明和图示。
(3-3.特征的作用效果)
如上所述，本发明的实施例3的LOGIC in DRAM300的结构是，通过与特性不同的多种晶体管(例如，要求规格不同)对应分别改变栅极中的氮的浓度来改变栅极氧化膜的有效厚度从而设定阈值。
即，如图35所示，在栅极中氮的浓度最高的存储单元阵列部中，可以抑制杂质的扩散和激活、在栅极内形成宽范围的耗尽层、使氧化膜的有效厚度增加、可提高阈值。
此外，如图36所示，在读出放大器部中，通过使沟道掺杂层的杂质浓度比其它的地方低，可以将来自扩散层的漏泄电流(扩散层漏泄电流)抑制到最小限度。
这样，通过将沟道掺杂层的杂质浓度设定成使扩散层漏泄电流最小、并根据栅极中氮的浓度来设定阈值，可以突破阈值和扩散漏泄电流的权衡关系，可以解除电路设计上的制约。
此外，虽然在栅极和栅极氧化膜的结合界面附近结晶缺陷较多，但是通过将氮导入栅极，由于，在成为结晶缺陷原因之一的悬挂键上结合氮原子使结晶缺陷恢复，故可以提高栅极氧化膜的可靠性。
此外，由于在栅极55A和55B内的和栅极氧化膜53结合的界面附近形成氮导入区N21和N22，故可以抑制已注入栅极中的杂质的穿透现象。
再有，在以上说明了的本发明的实施例3中，示出了在单结晶衬底上形成各种晶体管的结构，但是，即便是在SOI(绝缘体上的硅)衬底上形成各种晶体管的情况，也可以得到同样的作用效果。
【实施例4】
(4-1.器件结构)
作为与本发明有关的实施例4，图45示出具有逻辑电路的快速存储器部(以后，称LOGIC in FLASH)400的部分结构。
一般来说，LOGIC in FLASH大致可分为逻辑部和快速存储器部部，逻辑部要求高速、即高驱动能力和低电容。
此外，在快速存储器部中具有外加高电压的高耐压部和要求隧道氧化膜的高可靠性的存储单元阵列部等。即，在1个芯片的LOGIC inFLASH中，必需有特性不同的多种晶体管。
在45中，分别示出了逻辑部、高耐压部和存储单元阵列部所用的N型沟道MOS晶体管T71～T73的截面。
在图45中，N型沟道MOS晶体管T71～T73是在在同一半导体衬底71(P型)上形成的P型阱层171内形成的。阱层171通过在阱层171内形成的沟道断开层172和LOCOS层72在元件间分开，N型沟道MOS晶体管T71～T73分别在将元件分开了的区域内形成。
逻辑部的N型沟道MOS晶体管T71具有在阱层171内独立平行形成的1对源—漏层176和与该源—漏层176的对面的边缘部连接而形成的1对LDD层177。
接着，在LDD层177的上部形成栅极氧化膜76，在该栅极氧化膜76的上部形成栅极79A。此外，在栅极氧化膜76和栅极79A的侧面形成侧壁氧化膜80。还在栅极79A的下层的阱层171内形成沟道掺杂层173。
再有，在栅极79A内，在与栅极氧化膜76的结合界面附近形成氮导入区N31。
快速存储器部中高耐压部的N型沟道MOS晶体管T72具有在阱层171内独立平行形成的1对源—漏层176和与该源—漏层176的对面的边缘部连接而形成的1对LDD层177。
接着，在LDD层177的上部形成栅极氧化膜76，在该栅极氧化膜76的上部形成栅极79B。此外，在栅极氧化膜76和栅极79B的侧面形成侧壁氧化膜80。还在栅极79B的下层的阱层171内形成沟道掺杂层173。
再有，在栅极79B内，在与栅极氧化膜76的结合界面附近形成氮导入区N32。
快速存储器部中存储单元阵列部的N型沟道MOS晶体管T73具有在阱层171内独立平行形成的1对源—漏层176，在源—漏层176的边缘部上部形成隧道氧化膜73，在该隧道氧化膜73的上部依次形成浮栅电极77、层间绝缘膜74、控制栅极79C。再有，因控制栅极79C与栅极的结构相同，以后将其作为栅极对待。
此外，在控制栅极79C内，在与层间绝缘膜74的结合界面附近形成氮导入区N31。
此外，在隧道氧化膜73、浮栅电极77、层间绝缘膜74、控制栅极79C的侧面形成侧壁氧化膜80。
此外，在浮栅电极77的下层的阱层171内形成沟道掺杂层173。再有，存储单元阵列部是栅极阵列结构，是相邻两个栅极共有1个源—漏层176的结构，是将该结构连续配置而成的构成。
表8示出N型沟道MOS晶体管T71～T73的构成的各要素。
【表8】
      逻辑部(T71)      高耐压部(T72)        存储单元阵列部(T73)
 场氧化膜厚         4000埃          4000埃              4000埃
 栅极氧化膜厚         50埃          50埃              100埃
 浮栅极膜厚         ……          ……              1000埃
 浮栅极杂质浓度         ……          ……            1×1020/cm3
 层间绝缘膜厚         ……          …… TEOS/Si3N4/TEOS＝100/100/100埃
 控制栅极膜厚         2000埃          2000埃              2000埃
 侧壁         1000埃          1000埃              1000埃
 阱 B 700keV 1×1013/cm2  B 700keV 1×1013/cm2      B 700keV 1×1013/cm2
 沟道断开层 B 130keV 5×1012/cm2  B 130keV 5×1012/cm2      B 130keV 5×1012/cm2
 沟道掺杂层 B 50keV 5×1012/cm2  B 50keV 5×1012/cm2      B 50keV 5×1012/cm2
 LDD As 30keV 1×1013/cm2  As 30keV 1×1013/cm2               ……
 源/漏 As 50keV 5×1015/cm2  As 50keV 5×1015/cm2      As 50keV 5×1015/cm2
 栅极注入 P 30keV 5×1015/cm2  P 30keV 5×1015/cm2      P 30keV 5×1015/cm2
N 10keV 1×1015/cm2  N 10keV 1×1016/cm2      N 10keV 1×1015/cm2
 热处理                            850℃       30分钟
在表8中，N型沟道MOS晶体管T71～T73的栅极氧化膜的厚度分别是50埃、50埃、和100埃。
此外，N型沟道MOS晶体管T71～T73的沟道掺杂层形成时的杂质剂量都为5×1012/cm2。再有，注入的杂质都是硼(B)，注入能量都是50keV。
此外，N型沟道MOS晶体管T71～T73的栅极形成时的杂质剂量都为5×1015/cm2。再有，注入的杂质都是磷(P)，注入能量都是30keV。
而且，氮的剂量分别是1×1015/cm2、1×1016/cm2、1×1015/cm2，注入能量都是10keV。
此外，在图45所示的逻辑部、高耐压部、和存储单元阵列部的N型沟道MOS晶体管T71～T73中，沿A-A’线、B-B’线和C-C’线的剖面的氮和杂质的分布示于图46和图47。
在图46和图47中，横轴分别表示剖面方向的位置(深度)，纵轴表示氮和杂质的浓度。再有，图的上部示出存储单元阵列部的N型沟道晶体管T73的构成顺序，图的横轴示出其它MOS晶体管的构成顺序。在图的上部，按面向图从左到右的顺序分别是控制栅极(多晶硅层)、层间绝缘膜(ONO)、浮栅电极(多晶硅层)、隧道氧化膜(SiO2层)、和阱层(体硅层)。
此外，在图的横轴上，按面向图从左到右的顺序分别是栅极(多晶硅层)、栅极氧化膜(SiO2层)和阱层(体硅层)。
如表8所示，在希望阈值最高的高耐压部的N型沟道MOS晶体管T72的栅极79B的氮的剂量最高，逻辑部的N型沟道MOS晶体管T71的栅极29A和存储单元阵列部的N型沟道MOS晶体管T73的控制栅极79C的氮的剂量相同。
结果，如图46中的B-B’线所示那样，高耐压部的晶体管T72的氮浓度最高，逻辑部的晶体管T71(A-A’线)的氮浓度与存储单元阵列部的晶体管T73(C-C’线)的氮浓度相同，比晶体管T2的氮浓度低。
此外，在栅极氧化膜和层间绝缘膜中也存在氮，其浓度的高低关系保持不变。而且，在阱层中，成为在与栅极氧化膜的结合界面附近之外的地方几乎不存在氮的分布。
此外，图47所示的栅极中杂质的分布是，如B-B’线所示那样，高耐压部的晶体管T72的曲线最陡，如A-A’线和C-C’线所示那样，逻辑部的晶体管T51和存储单元阵列部的晶体管T73的曲线比较平缓。这是因为栅极中注入的氮越多，越能抑制杂质的扩散和激活。
因此，在高耐压部的晶体管T72中，栅极的耗尽层最宽，氧化膜的有效厚度最厚，能够承受高电压。
图48示出各栅极氧化膜的实际厚度和有效厚度。在图48中，从横轴左侧按顺序分别示出逻辑部、高耐压部、存储单元阵列部的N型沟道MOS晶体管的情况。再有，在存储单元阵列部中将隧道氧化膜作为栅极氧化膜对待，由图48可知，在各栅极氧化膜中，高耐压部的栅极氧化膜的有效厚度最厚。
此外，如图47所示，在逻辑部(A-A’线)、高耐压部(B-B’线)和存储单元阵列部(C-C’线)的任何一个晶体管中，沟道掺杂层杂质的分布都一样。
再有，因存储单元阵列部的N型沟道MOS晶体管73的浮栅电极是用CVD法形成的，故杂质的分布是恒定的。
(4-2.制造方法)
下面，使用图49～62说明图45所示的逻辑部、快速存储器部的高耐压部和存储单元阵列部的N型沟道MOS晶体管T71～T73的制造方法。
首先，在图49所示的工序中，用硅的局部氧化法在P型半导体衬底71的表面形成例如4000埃厚的LOCOS层(场氧化膜)72。接着，例如，通过以700keV的能量注入剂量为1×1013/cm2的硼离子，在半导体衬底71内形成P型阱区域171。再有，为了在半导体衬底71内形成P沟道型MOS晶体管，还形成N型阱区，但省略了图示和说明。接着，例如，通过以130keV的能量注入剂量为5×1012/cm2的硼离子，在半导体衬底71内形成沟道掺杂层172。再有，沟道掺杂层172形成为与LOCOS层72一起形成元件分离区那种形状。
其次，在阱区171内形成沟道掺杂层170。再有，沟道掺杂层170的形成例如是通过以50keV的能量注入剂量为5×1012/cm2的硼离子来进行的。
其次，在图50所示的工序中，在半导体衬底71的主面上用热氧化法形成作为隧道氧化膜73的氧化膜731，然后，在其上例如用CVD法形成掺杂多晶硅层771作为栅极材料。再有，氧化膜731的厚度大约是100埃左右，掺杂多晶硅层771的厚度大约是1000埃左右，使用磷(P)作为其杂质，浓度大约是1×1020/cm3左右。
其次，在图51所示的工序中，在存储单元阵列部的掺杂多晶硅层771的上部有选择地形成抗蚀剂掩膜R271。这时，在存储单元阵列部的沿栅极宽度方向形成抗蚀剂掩膜R271。然后，利用各向异性刻蚀将未被抗蚀剂掩膜R271覆盖的部分的掺杂多晶硅层771除去。该状态示于图52。
图52是从上面一侧(形成抗蚀剂掩膜R271的一侧)看图51的平面图，抗蚀剂掩膜R271在存储单元阵列部中形成呈规则排列的矩形岛状。再有，抗蚀剂掩膜R271在呈矩形岛状的有源层AL及其周围的LOCOS层LL上形成，并将其覆盖。此外，因为不在高耐压部和逻辑部形成抗蚀剂掩膜，所以有源层AL露在外面。
再有，在图52中，为了容易地判明抗蚀剂掩膜R271的下部结构，部分地除去抗蚀剂掩膜R271，以便能看见有源层AL和LOCOS层LL。但这只是一种权宜的做法。
其次，在图53所示的工序中，在除去抗蚀剂掩膜R271之后，在掺杂多晶硅层771上，用CVD法形成将浮栅电极和控制栅极进行绝缘的作为层间绝缘膜74的绝缘膜741。再有，该膜是依次层积着TEOS膜、氮化膜(Si3N4)和TEOS膜的结构，各自的膜厚为100埃。此外，绝缘膜741也在高耐压部和逻辑部上形成。
其次，在图54所示的工序中，在存储单元阵列部的绝缘膜741上覆盖抗蚀剂掩膜R272，将其它区域的绝缘膜741全部除去。这时，也除去其它区域的氧化膜731。该状态示于图55。
图55是从上面一侧(形成抗蚀剂掩膜R272的一侧)看图51的平面图，抗蚀剂掩膜R272形成为将存储单元阵列部整个区域覆盖，但因为不在高耐压部和逻辑部形成抗蚀剂掩膜R272，所以有源层AL露在外面。
其次，在图56所示的工序中，在除去抗蚀剂掩膜R272之后，在半导体衬底71的主面上用热氧化法全面地形成作为栅极氧化膜76的氧化膜761。这时，存储单元阵列部上的绝缘膜741因含有氮化膜故没有被氧化并保持其厚度。再有，氧化膜761的厚度约为50埃。
其次，在图57所示的工序中，在半导体衬底71的主面上用CVD法全面地形成(非掺杂)多晶硅层790作为栅极材料。再有，多晶硅层790的厚度大约是2000埃左右。
其次，在图58所示的工序中，用离子注入法将杂质离子注入多晶硅层790中，形成掺杂多晶硅层791。再有，掺杂多晶硅层791的形成例如是通过以30keV的能量注入剂量为5×1015/cm2的磷离子来进行的。
其次，在图59所示的工序中，与栅极中的氮浓度低的逻辑部和存储单元阵列部的N型沟道MOS晶体管T71和T73对应，向掺杂多晶硅层791注入氮离子，形成氮导入区N31。这时，氮导入区N31也在高耐压部上的掺杂多晶硅层791中形成。再有，氮导入区N31的形成例如是通过以10keV的能量注入剂量为1×1015/cm2的氮离子来进行的。
其次，在图60所示的工序中，在逻辑部和存储单元阵列部的上部形成抗蚀剂掩膜R275，有选择地在高耐压部的沟道掺杂层791中追加注入氮离子，形成浓度与高耐压部的N型沟道MOS晶体管T72对应的氮导入区N32。再有，氮导入区N32的形成是通过以10keV的能量注入剂量为9×1015/cm2的氮离子来进行的。
其次，在图61所示的工序中，在除去抗蚀剂掩膜R275之后，在掺杂多晶硅层791的上部形成抗蚀剂掩膜R276，并进行图形刻蚀。该状态示于图62。
图62是从上面一侧(形成抗蚀剂掩膜R276的一侧)看图61的平面图，抗蚀剂掩膜R276形成为与矩形的有源区AL垂直。
通过该图形刻蚀工序，在逻辑部中形成栅极氧化膜76和栅极79A，在高耐压部中形成栅极氧化膜76和栅极79B，在存储单元阵列部中形成隧道氧化膜73、浮栅电极77、层间绝缘膜74和控制栅极79C。
其次，在通过离子注入在逻辑部和高耐压部形成LDD层177之后，在栅极氧化膜76和栅极79A的侧面、在栅极氧化膜76和栅极79B的侧面、和在隧道氧化膜73、浮栅电极77、层间绝缘膜74和控制栅极79C的侧面形成约1000埃厚的侧壁氧化膜80。接着，将侧壁氧化膜80作为掩膜，用离子注入形成源—漏层176，由此得到图45所示的快速存储器部的结构。
这里，LDD层177是通过例如以30keV的能量注入剂量为1×1013/cm2的砷离子形成的。此外，源—漏层176是通过例如在以50keV的能量注入剂量为5×1015/cm2的砷离子之后再在850℃下退火30分钟形成的。
再有，此后经过电容器的形成、层间绝缘膜的形成、布线层的形成工序等形成LOGIC in FLASH，但省略这些工序的说明和图示。
(4-3.特征的作用效果)
如上所述，本发明的实施例4的LOGIC in FLASH400的结构是，通过与特性不同的多种晶体管(例如，要求规格不同)对应分别改变栅极中的氮的浓度来改变栅极氧化膜的有效厚度从而设定阈值。
即，如图46所示，在栅极中氮浓度最高的高耐压部中，可以抑制杂质的扩散和激活、在栅极内形成宽范围的耗尽层，可以增加氧化膜的有效厚度、提高阈值。
此外，通过改变栅极氧化膜的有效厚度可设定阈值，所以不必与晶体管的特性相一致来该改变沟道掺杂层的杂质浓度，可以将其浓度固定成能够将来自扩散层的漏泄电流(扩散层漏泄电流)抑制到最小限度。
所以，通过将沟道掺杂层的杂质浓度设定得使扩散层漏泄电流最小、耐压特性和阈值根据栅极中杂质浓度来调整，由此，在满足耐压要求的同时还可以突破阈值和扩散漏泄电流的权衡关系，可以解除电路设计上的制约。
此外，即使在形成厚度不同的栅极氧化膜的情况下，通过改变栅极氧化膜的有效厚度可削减栅极氧化膜的种类。可以简化栅极氧化膜的制造工序，同时还可以得到可靠性高、膜厚的控制性好的栅极氧化膜。
即，在图45所示的结构中，因逻辑部和高耐压部的晶体管中栅极氧化膜的厚度相同，故栅极氧化膜的种类只有2种。而且，形成氧化膜的工序只是氧化膜731的形成工序(图50)和氧化膜761的形成工序(图56)，无论哪个工序都是由1次热氧化工序形成，所以，不必象用图114～图127说明过的现有的制造方法那样，将氧化膜的形成分几次去进行，不必担心杂质混入和膜厚的控制性能下降。
此外，虽然在栅极和栅极氧化膜的结合界面附近结晶缺陷多，但是通过将氮导入栅极，由于在成为结晶缺陷原因之一的悬挂键上结合氮原子并使结晶缺陷恢复，故可以提高栅极氧化膜的可靠性。
此外，由于在与栅极79A和79B内的和栅极氧化膜76结合的界面附近形成氮导入区N31和N32，在控制栅极79C内的和层间绝缘膜74结合的界面附近形成氮导入区N32，故可以抑制已注入栅极中的杂质的穿透现象。
再有，在以上说明了的本发明的实施例4中，示出了在单结晶衬底上形成各种晶体管的结构，但是，即便是在SOI(绝缘体上的硅)衬底上形成各种晶体管的情况，也可以得到同样的作用效果。
【本发明的其它适用例】
在以上说明过的与本发明有关的实施例1～4中，是以DRAM、快速存储器部、LOGIC in DRAM和LOGIC in FLASH为例进行说明的，但本发明的技术思想的应用不限于这些半导体器件。即，通过调整控制电极内的氮的浓度可以任意设定控制电极内的耗尽层的厚度，可以改变栅极氧化膜的有效厚度从而任意设定阈值，所以，在共用一个衬底形成的各部分的晶体管中，对于因栅极氧化膜的厚度相同而必须改变栅极氧化膜的有效厚度的情况、和虽然栅极氧化膜的厚度可各不相同但必须使沟道掺杂层的浓度相同的情况，通过应用本发明可以得到所希望的效果。
此外，在实施例1～4中，对于分别共用1块衬底的3个部分，示出了使用特性各不相同的晶体管的例子，但并不是在3部分中分别只使用1种晶体管。例如，若以LOGIC in DRAM为例，在逻辑部中，也可以使用2种或更多种的晶体管，在读出放大器部中，也可以使用2种或种类更多的晶体管。此外，也可以是这样的结构，在逻辑部中使用2种、在存储单元阵列部中使用1种晶体管。
此外，即使是象逻辑部、高耐压部、读出放大器部和存储单元阵列部等那样不能明确地区分器件结构的半导体器件中，对于特性不同的多种晶体管是必须的结构，本申请的发明也是有效的。
此外，使用的晶体管的种类不必是3种，也可以是使用3种以上或2种特性不同的晶体管的结构。
在这些各种各样的结构中，通过调整控制电极内氮的浓度、适当选择栅极氧化膜的厚度和沟道掺杂层的浓度的组合，可以得到所希望的效果。
此外，即使在只有一种晶体管的半导体器件中，对于改变栅极氧化膜的有效厚度并任意设定阈值的情况也有效。
【实施例5】
在以上说明过的与本发明有关的实施例1～4中，以在构成DRAM、快速存储器部、LOGIC in DRAM和LOGIC in FLASH中的读出放大器部、外围电路部、存储单元阵列部和高耐压部的MOS晶体管的栅极中导入氮为例进行了说明，但对于因向栅极导入氮而产生的耗尽层的利用并不限于上述部位。
即，本发明对于有必要在1个芯片内集成多种晶体管的半导体器件是有效的。下面，说明与本发明有关的实施例5。
图63示出一般的降压电路。该降压电路是将5V(伏特)的信号降到3.3V后再输出的电路，包括串联在电源电位Vcc和接地电位GND之间的PMOS晶体管Q1和NMOS晶体管Q2、串联在电源电位Vcc和接地电位GND之间的二极管D1和D2、和接在二极管D1和D2的连接点ND1上的输入焊区PAD。再有，二极管D1的阴极接电源电位Vcc，阳极与二极管D2的阴极连接，二极管D2的阳极与接地电位GND连接。而且，连接点ND1与将PMOS晶体管Q1和NMOS晶体管Q2的栅极连接在一起的连接点ND2连接，PMOS晶体管Q1和NMOS晶体管Q2的连接点ND3与以3.3V工作的电路系统(以后，称3.3V电路)LC连接。
在这样构成的降压电路中，从输入焊区PAD对PMOS晶体管Q1和NMOS晶体管Q2的栅极加5V的信号(以后，称5V电路HC)。另一方面，对构成3.3V电路LC的MOS晶体管的栅极加上作为5V电路HC的输出的3.3V。
这样，在供给栅极的电压不同的电路系统中，有必要使构成它们的MOS晶体管的栅极氧化膜的厚度各不相同。这是因为，若5V电路HC的MOS晶体管的栅极氧化膜的厚度和3.3V电路LC的MOS晶体管的栅极氧化膜的厚度相同，则会出现绝缘性能的问题，反之，若3.3V电路LC的MOS晶体管的栅极氧化膜的厚度和5V电路HC的MOS晶体管的栅极氧化膜的厚度相同，则3.3V电路LC的MOS晶体管的的工作速度变慢，会出现工作特性的问题。
因此，在过去，形成栅极氧化膜的厚度各不相同的MOS晶体管。从而，必须有形成厚度不同的栅极氧化膜的工序，存在制造工序复杂的问题。
但是，若按照本发明，在5V电路HC和3.3V电路LC中可以不需要改变栅极氧化膜的厚度，从而简化了制造工序。
(5-1.器件结构)
作为与本发明有关的实施例5，图64示出由加在栅极上的电压比较高的MOS晶体管H1构成的高电压电路部HP、和由加在栅极上的电压比较低的MOS晶体管L1构成的低电压电路部LP。
在图64中，MOS晶体管H1和L1是在同一个半导体衬底1001上形成的阱层1002内形成的。阱层1002通过在阱层1002内形成的沟道断开层1003和LOCOS层1004将元件分开，沟道掺杂层1005在用沟道断开层1003和LOCOS层1004将元件分开了的区域内形成。
此外，在半导体衬底1001的主面上形成氧化膜1006。在氧化膜1006的上部形成多晶硅层1007。再有，例如用离子注入法在多晶硅层1007中导入杂质。这里，作为杂质的种类，在MOS晶体管是N型沟道型的情况下，例如，以30keV的能量注入剂量为5×1015/cm2的磷(P)离子。在MOS晶体管是P沟道型的情况下，例如，以10keV的能量注入剂量为5×1015/cm2的硼(B)离子。再有，氧化膜1006的厚度是与供给MOS晶体管L1的栅极的电压相适应的厚度。
而且，在高电压电路部HP的多晶硅层1007内，在氧化膜1006的附近形成氮导入区N40。
这里，图65示出低电压电路部LP的部分立体图。在图65中，沿D-D’线的剖面图与图60的低电压电路部LP对应。再有，在图65所示的多晶硅层1007的两侧面外侧的阱层1002内，在其后的工序中形成源—漏区。
为了形成氮导入区N40，例如，以10keV的能量注入剂量为1×1016/cm2的氮。这时，在低电压电路部LP的多晶硅层1007上形成抗蚀剂掩模，从而不注入氮。
这样，通过在高电压电路部HP的多晶硅层内1007、在氧化膜1006的附近形成氮导入区N40，可以抑制氧化膜1006附近的杂质的扩散，使氧化膜1006附近的杂质浓度变低，在MOS晶体管H1工作时，在栅极内形成耗尽层，使氧化膜的有效厚度增加、阈值提高。从而，即使当氧化膜1006的厚度不是与供给MOS晶体管H1的栅极的电压相适应的厚度时，加在氧化膜1006上的电场也变小，可以防止氧化膜1006的绝缘遭到破坏，可以提高MOS晶体管H1的可靠性。
另一方面，在MOS晶体管L1的多晶硅层1007上，因不注入氮离子，故当MOS晶体管L1工作时，可以防止在栅极内形成耗尽层，氧化膜的有效厚度不增加。
(5-2特征的作用效果)
这样，即使当存在由加在栅极上的电压比较高的MOS晶体管H1构成的高电压电路部HP、和由加在栅极上的电压比较低的MOS晶体管L1构成的低电压电路部LP时，只要形成与MOS晶体管L1相适应的氧化膜即可，与分开作成氧化膜的情况相比可简化制造工序。
此外，对于低电压电路部LP，因在MOS晶体管L1的多晶硅层1007内没有形成氮导入区，故器件工作时不形成耗尽层，氧化膜的实际厚度与有效厚度不变。而且，因氧化膜1006的厚度与MOS晶体管L1相对应，设定得较薄，故通过施加栅极电压，阱层1002内产生的载流子的个数增加，源—漏电流增加，工作速度提高，可以得到工作特性优越的MOS晶体管。
再有，在上述说明中，示出了不在MOS晶体管L1的多晶硅层1007内注入氮离子的例子，但也可以不在MOS晶体管H1的多晶硅层1007内注入氮离子。
即，如图66所示，在向多晶硅层1007注入杂质时，以比较低的剂量、例如以5×1014/cm2的剂量将杂质注入到高电压电路部HP和低电压电路部LP的多晶硅层1007中。这里，作为杂质的种类，在MOS晶体管是N型沟道型的情况下，例如，以30keV的能量注入磷(P)离子，在MOS晶体管是P沟道型的情况下，例如，以10keV的能量注入硼(B)离子。
其次，如图67所示，在高电压电路部HP的多晶硅层1007上形成抗蚀剂掩膜R10将其覆盖，如注入杂质离子，则在低电压电路部LP的多晶硅层1007中追加注入杂质。在此，剂量大约是5×1015/cm2。
接着，以10keV的能量注入剂量为1×1015/cm2的氮离子，形成氮导入区N40。
利用这样的结构，在高电压电路部HP的多晶硅层1007中，因杂质浓度低故器件工作时形成宽范围的耗尽层，氧化膜1006的有效厚度增加。另一方面，在低电压电路部LP的多晶硅层1007中，因杂质浓度高故即使存在氮导入区N40，器件也可抑制工作时耗尽层的形成。再有，通过在低电压电路部LP的多晶硅层1007中导入氮，可以防止杂质向高电压电路部HP一侧扩散。另外，也可以完全不在高电压电路部HP的多晶硅层1007导入杂质。
(5-3.变形例1)
在以上说明了的与本发明有关的实施例5中，示出了在低电压电路部LP和高电压电路部HP的MOS晶体管H1上形成1层多晶硅层1007并在其中注入氮离子的例子，但如下面所说的那样也可以做成2层多晶硅的结构。
图68示出高电压电路部HP的主要部分。在图68中，在高电压电路部HP的氧化膜1006的上部依次形成非掺杂多晶硅层1020和掺杂多晶硅层1021。
在该状态下，通过从未被抗蚀剂掩膜R14覆盖的掺杂多晶硅层1021的上部注入氮离子，由此，在高电压电路部HP的非掺杂多晶硅层1020中形成氮导入区(未图示)。
其结果，不会从掺杂多晶硅层1021向非掺杂多晶硅层1020扩散杂质，在高电压电路部HP的MOS晶体管H1工作时，在不掺杂多晶硅层1020中形成耗尽层，氧化膜1006的有效厚度增加，阈值提高。从而，即使氧化膜1006的厚度不是与供给MOS晶体管H1的栅极的电压相适应的厚度时，加在氧化膜1006上的电场强度变小，可以防止氧化膜1006的绝缘遭到破坏，可以提高MOS晶体管H1的可靠性。
再有，例如以10keV的能量注入剂量为1×1016/cm2的氮离子。
(5-4.变形例2)
在以上说明了的与本发明有关的实施例5中，示出了在高电压电路部HP的MOS晶体管H1的有源层上的多晶硅层1007的整个区域(也包括LOCOS层1004)内注入氮离子的例子，但如下面所说的那样也可以只在多晶硅层1007的有源层的边缘部注入氮离子。
图69示出高电压电路部HP的主要部分。在图69中，沟道断开层1003和沟道掺杂层1005被省略了。
在图69中，在夹在LOCOS层之间的有源区AL的中央部的多晶硅层1007上形成抗蚀剂掩膜R12。
而且，在该状态下，通过在不被抗蚀剂掩膜R12覆盖的的多晶硅层1007的上部注入氮离子，氮离子被注入有源区AL的边缘部的多晶硅层1007内并形成氮导入区N40。
再有，例如以10keV的能量注入剂量为1×1015/cm2的氮离子。
从而，在MOS晶体管H1工作时，在有源区AL的边缘部的多晶硅层1007内，扩大了耗尽层的形成范围，增加了氧化膜的有效厚度，部分地提高了阈值。
若是以这样的方式部分地提高阈值，则不仅适用于高电压电路部HP、也适用于低电压电路部LP的MOS晶体管L1。
采用这样的结构对于在体硅衬底上形成的MOS晶体管优点较少，但对于在SOI(绝缘体上的硅)衬底上形成的MOS晶体管来说，则可以解决因有源区AL的边缘部的结构而引起的阈值低的问题。
图70示出在SOI(silicon on insulator)衬底上形成的MOS晶体管。SOI衬底1010由在硅衬底1013上形成的埋入绝缘膜1012、和在埋入绝缘膜1012上形成的SOI层1011构成，在SOI层1011上形成MOS晶体管等。而且，SOI层1011的厚度形成得较薄。特别是，如图64的E-E’线所示，在有源区AL的边缘部SOI层1011极薄，该部分的MOS晶体管的阈值比其它部分(F-F’线所示部分)低，存在MOS晶体管的整体的阈值低的问题。
但是，若按照本发明，在有源区AL的边缘部上的多晶硅层1007内形成氮导入区N50，能使耗尽层的形成范围增大、氧化膜的有效厚度增加、可部分地提高阈值，所以，可以解决该问题。
在以上说明了的与本发明有关的实施例5及其变形例中，基本上是以在体硅衬底上形成的半导体器件为例进行说明的，当然，也适用于变形例2中图70所示的在SOI衬底上形成的半导体器件。
此外，在实施例5的变形例1～3中，以应用于高电压电路部HP为例进行了说明，当然，也可应用于低电压电路部LP。
此外，在与本发明有关的实施例5中，采用降压电路作为例子，以存在由加在栅极上的电压比较高的MOS晶体管H1构成的高电压电路部HP、和由加在栅极上的电压比较低的MOS晶体管L1构成的低电压电路部LP为前提进行了说明，但可将本发明应用于一般的输入输出电路。即，在输入输出电路中，有从外部向栅极输入因静电引起的高电压、例如比电源电压高的电压的情况。但是，通过应用本发明，因栅极氧化膜的的有效厚度增加，故即使在这种情况下，也可以防止栅极氧化膜的绝缘被破坏，可以得到可靠性高的输入输出电路。
若按照与本发明第1方面有关的半导体器件，控制电极具备内部有第2导电型的杂质和氮的多晶硅层，上述氮被导入上述多晶硅层的下部一侧，使上述杂质具有在上述多晶硅层的上部具有较高的浓度而在下部一侧具有较低的浓度的浓度分布，所以，在器件工作时，与杂质浓度比较低的部分相对应，在器件工作时在多晶硅层内形成耗尽层，栅极氧化膜的有效厚度根据耗尽层的形成区域而定。因此，当需要特性(例如，要求规格)不同的多种晶体管时，通过分别改变杂质浓度的分布可以改变栅极氧化膜的有效厚度从而设定阈值。从而，不必象过去那样与晶体管的特性相一致来该改变沟道掺杂层的杂质浓度，可以将其浓度固定成能够将扩散层来的漏泄电流(扩散层漏泄电流)抑制到最小限度。例如，设定沟道掺杂层的杂质浓度使扩散层的漏泄电流最小，由于阈值根据杂质浓度和氮的浓度来设定，可以突破阈值和扩散漏泄电流的权衡关系，可以解除电路设计上的制约。此外，因能够改变栅极氧化膜的有效厚度，故不必对耐压不同的晶体管分别形成厚度不同的栅极氧化膜。
若按照与本发明第2方面有关的半导体器件，在至少两种晶体管中使氮的浓度不同，所以，可以使各自的多晶硅层内的杂质浓度的分布不同。即，若杂质浓度相同，在氮的浓度高的晶体管中，其杂质浓度的分布比另一个晶体管陡峭。结果，在器件工作时，在多晶硅层内形成的耗尽层的形成区域变宽，栅极氧化膜的有效厚度增加。从而，例如，若应用于要求栅极氧化膜最厚的晶体管，可以使实际的栅极氧化膜的厚度变薄。此外，若改变氮的浓度则可以改变栅极氧化膜的有效厚度，所以，不必作成多种厚度不同的栅极氧化膜。
若按照与本发明第3方面有关的半导体器件，第1～第3的氮导入区的浓度各不相同、第1～第3的栅极氧化膜具有相同的厚度，第1～第3种晶体管的沟道掺杂层具有相同的杂质浓度，所以，例如在DRAM中，若将第1种晶体管用于读出放大器部，将第2种晶体管用于外围电路部，将第3种晶体管用于存储单元阵列部，则使栅极的杂质浓度相同，通过分别改变第1～第3的氮导入区的浓度，可以改变栅极氧化膜的有效厚度而设定阈值。从而，不必象过去那样与晶体管的特性相一致来该改变沟道掺杂层的杂质浓度，可以将其浓度固定成能够将扩散层来的漏泄电流(扩散层漏泄电流)抑制到最小限度。因而，通过将沟道掺杂层的杂质浓度设定成使扩散层漏泄电流为最小，根据第1～第3的氮导入区的浓度设定阈值，可以突破阈值和扩散漏泄电流的权衡关系，可以解除电路设计上的制约。此外，分别改变第1～第3的氮导入区的浓度，与改变在半导体衬底内形成的沟道掺杂层的杂质浓度的情况相比，对其它的构成影响小。即，当在半导体衬底内注入离子时，特别是在高剂量注入时，会成为半导体衬底的结晶性能变差的主要原因。但是，在本发明中，因为是从位于最外层的控制电极着手的，所以不会出现上述问题。
若按照与本发明第4方面有关的半导体器件，第1氮导入区的浓度比第2和第3氮导入区的浓度高，第1和第2栅极氧化膜具有相同的第1厚度，第3栅极氧化膜具有比第1厚度厚的第2厚度，第1～第3种晶体管的沟道掺杂层具有相同的杂质浓度。所以，例如在快速存储器部中，若将第1种晶体管用于要求高耐压的电路，将第2种晶体管用于外围电路部，将第3种晶体管用于存储单元阵列部，则不必对耐压不同的晶体管形成厚度不同的栅极氧化膜。此外，例如在LOGIC in FLASH中，可以将第1种晶体管用于要求高耐压的电路，将第2种晶体管用于逻辑电路，将第3种晶体管用于存储单元阵列部。此外，通过改变栅极氧化膜的有效厚度可以设定阈值。从而，不必与晶体管的特性相一致来该改变沟道掺杂层的杂质浓度，可以将该浓度固定成能够将扩散层来的漏泄电流(扩散层漏泄电流)抑制到最小限度。因此，通过设定沟道掺杂层的杂质浓度使扩散层的漏泄电流最小，可以在满足耐压要求的同时突破阈值和扩散漏泄电流的权衡关系，可以解除电路设计上的制约。此外，即使在形成厚度不同的栅极氧化膜的情况下，通过改变栅极氧化膜的有效厚度可以削减栅极氧化膜的种类。从而，可以简化栅极氧化膜的制造工序，同时，可以得到可靠性高、膜厚的控制性好的栅极氧化膜。
若按照与本发明第5方面有关的半导体器件，第3氮导入区的浓度比第1和第2氮导入区的浓度高，第1～第3的栅极氧化膜具有相同的厚度，第1～第3种晶体管的沟道掺杂层具有相同的杂质浓度。所以，例如在LOGIC in DRAM中，若将第1种晶体管用于逻辑电路，将第2种晶体管用于读出放大器电路，将第3种晶体管用于存储单元阵列部，则在氮浓度最高的存储单元阵列部中，在控制电极内形成宽范围的耗尽层，栅极氧化膜的有效厚度变厚，阈值提高。这样，设定第1～第3种晶体管的上述沟道掺杂层的杂质浓度使扩散层漏泄电流最小，阈值根据氮的浓度设定，由此，可以突破阈值和扩散漏泄电流的权衡关系，可以解除电路设计上的制约。
若按照与本发明第6方面有关的半导体器件，氮有选择地导入有源区边缘部的多晶硅层的上部，使氮在多晶硅层的上部一侧具有较高的浓度，而在下部一侧具有较低的浓度。所以，在器件工作时，与杂质浓度比较低的部分对应在多晶硅层内形成耗尽层，栅极氧化膜的有效厚度根据耗尽层的形成区域而定。因此，在器件工作时，可以使有源区边缘部的多晶硅层内的耗尽层的形成区域变宽、氧化膜的有效厚度变厚、部分地使阈值提高，例如，在使用SOI衬底作为半导体衬底时，可以解决因边缘的结构而引起的阈值降低的问题。
若按照与本发明第7方面有关的半导体器件，控制电极具有在氧化膜和场氧化膜上形成且其内部导入了氮的第1多晶硅层和在该第1多晶硅层上形成且其内部导入了与源—漏层为同一导电型的杂质的第2多晶硅层，所以，不从第2多晶硅层向第1多晶硅层扩散杂质，晶体管工作时，在第1多晶硅层上形成耗尽层，氧化膜的厚度变厚，阈值提高。从而，即使氧化膜的厚度不是与加在栅极上的电压相适应的厚度，加在氧化膜上的电场强度也变小，可以防止氧化膜的绝缘被破坏，可以提高晶体管的可靠性。
若按照与本发明第8方面有关的半导体器件，可以得到与本发明的第6方面和第7方面的半导体器件相适应的氮的浓度。
如按照与本发明第9方面有关的半导体器件的制造方法，由于杂质具有在多晶硅层的上部一侧浓度较高而在下部一侧的浓度较低的的浓度分布，可以得到与本发明的第1方面的半导体器件的制造相适应的制造方法。
若按照与本发明第10方面有关的半导体器件的制造方法，可以得到与本发明的第3方面的半导体器件的制造相适应的制造方法。
若按照与本发明第11方面有关的半导体器件的制造方法，可以得到与本发明的第4方面的半导体器件的制造相适应的制造方法。
若按照与本发明第12方面有关的半导体器件的制造方法，可以得到与本发明的第5方面的半导体器件的制造相适应的制造方法。
若按照与本发明第13方面有关的半导体器件的制造方法，第1种晶体管的多晶硅层的杂质浓度低，所以，器件工作时，形成宽范围的耗尽层，氧化膜的有效厚度变厚。从而，例如即使在加在第1和第2种晶体管的控制电极上的电压各不相同的情况下，也不必改变氧化膜的厚度，可以得到与分别作成氧化膜的情况相比制造工序被简化的制造方法。另一方面，第1种晶体管的多晶硅层的杂质浓度高，所以，器件工作时因氮的存在抑制了耗尽层的形成。再有，通过向第2种晶体管的多晶硅层导入氮，可以防止杂质向第1种晶体管一侧扩散。
若按照与本发明第14方面有关的半导体器件的制造方法，可以得到杂质浓度和氮浓度的最佳值，可以得到与更实际的半导体器件的制造相适应的制造方法。

Claims (14)

1.一种在半导体衬底上至少具有1个晶体管的半导体器件，其特征在于，上述至少1个晶体管具有在上述半导体衬底的表面形成的第1导电型半导体层、在上述半导体层内有选择地形成的第1导电型沟道掺杂层、和在上述半导体层的上部的与上述沟道掺杂层相对的位置上形成的控制电极，上述控制电极具有多晶硅层，该多晶硅层在其内部具有第2导电型杂质和氮，上述氮导入上述多晶硅层的下部一侧，使上述杂质具有在上述多晶硅层的上部一侧浓度较高而在下部一侧浓度较低的浓度分布。
2.权利要求1所述的半导体器件，其特征在于，上述至少1个晶体管具有至少两种晶体管，将上述至少两种晶体管构成为使上述氮的浓度不同。
3.权利要求2所述的半导体器件，其特征在于，上述至少两种晶体管具有第1～第3种晶体管，上述第1种晶体管具有在上述第1种晶体管的上述半导体层内有选择地独立形成的1对第2导电型的第1半导体区和在上述1对第1半导体区之间的上述第1种晶体管的上述半导体层的上部形成的第1栅极氧化膜，上述第1种晶体管的上述沟道掺杂层在上述1对第1半导体区之间形成，上述第1种晶体管的上述控制电极具有在上述第1栅极氧化膜上形成的第1多晶硅层和在上述第1多晶硅层内形成的第1氮导入区，上述第2种晶体管具有在上述第2种晶体管的上述半导体层内有选择地独立形成的1对第2导电型的第2半导体区和在上述1对第2半导体区之间的上述第2种晶体管的上述半导体层的上部形成的第2栅极氧化膜，上述第2种晶体管的上述沟道掺杂层在上述1对第2半导体区之间形成，上述第2种晶体管的上述控制电极具有在上述第2栅极氧化膜上形成的第2多晶硅层和在上述第2多晶硅层内形成的第2氮导入区，上述第3种晶体管具有在上述第3种晶体管的上述半导体层内有选择地独立形成的1对第2导电型的第3半导体区和在上述1对第3半导体区之间的上述第3种晶体管的上述半导体层的上部形成的第3栅极氧化膜，上述第3种晶体管的上述沟道掺杂层在上述1对第3半导体区之间形成，上述第3种晶体管的上述控制电极具有在上述第3栅极氧化膜上形成的第3多晶硅层和在上述第3多晶硅层内形成的第3氮导入区，上述第1～第3的氮导入区的浓度各不相同，上述第1～第3的栅极氧化膜具有相同的厚度，上述第1～第3种晶体管的上述沟道掺杂层具有相同的杂质浓度。
4.权利要求2所述的半导体器件，其特征在于，上述至少两种晶体管具有第1～第3种晶体管，上述第1种晶体管具有在上述第1种晶体管的上述半导体层内有选择地独立形成的1对第2导电型的第1半导体区和在上述1对第1半导体区之间的上述第1种晶体管的上述半导体层的上部形成的第1栅极氧化膜，上述第1种晶体管的上述沟道掺杂层在上述1对第1半导体区之间形成，上述第1种晶体管的上述控制电极具有在上述第1栅极氧化膜上形成的第1多晶硅层和在上述第1多晶硅层内形成的第1氮导入区，上述第2种晶体管具有在上述第2种晶体管的上述半导体层内有选择地独立形成的1对第2导电型的第2半导体区和在上述1对第2半导体区之间的上述第2种晶体管的上述半导体层的上部形成的第2栅极氧化膜，上述第2种晶体管的上述沟道掺杂层在上述1对第2半导体区之间形成，上述第2种晶体管的上述控制电极具有在上述第2栅极氧化膜上形成的第2多晶硅层和在上述第2多晶硅层内形成的第2氮导入区，上述第3种晶体管具有在上述第3种晶体管的上述半导体层内有选择地独立形成的1对第2导电型的第3半导体区、在上述1对第3半导体区之间的上述第3种晶体管的上述半导体层的上部形成的第3栅极氧化膜、在上述第3栅极氧化膜上形成的浮栅电极和在上述浮栅电极上形成的层间绝缘膜，上述第3沟道掺杂层在上述1对第3半导体区之间形成，上述第3种晶体管的上述控制电极具有在上述层间绝缘膜上形成的第3多晶硅层和在上述第3多晶硅层内形成的第3氮导入区，上述第1氮导入区的浓度比上述第2和第3氮导入区的浓度高，上述第1和第2栅极氧化膜具有相同的第1厚度，上述第3栅极氧化膜具有比上述第1厚度厚的第2厚度，上述第1～第3种晶体管的上述沟道掺杂层具有相同的杂质浓度。
5.权利要求2所述的半导体器件，其特征在于，上述至少两种晶体管具有第1～第3种晶体管，上述第1种晶体管具有在上述第1种晶体管的上述半导体层内有选择地独立形成的1对第2导电型的第1半导体区和在上述1对第1半导体区之间的上述第1种晶体管的上述半导体层的上部形成的第1栅极氧化膜，上述第1种晶体管的上述沟道掺杂层在上述1对第1半导体区之间形成，上述第1种晶体管的上述控制电极具有在上述第1栅极氧化膜上形成的第1多晶硅层和在上述第1多晶硅层内形成的第1氮导入区，上述第2种晶体管具有在上述第2种晶体管的上述半导体层内有选择地独立形成的1对第2导电型的第2半导体区和在上述1对第2半导体区之间的上述第2种晶体管的上述半导体层的上部形成的第2栅极氧化膜，上述第2种晶体管的上述沟道掺杂层在上述1对第2半导体区之间形成，上述第2种晶体管的上述控制电极具有在上述第2栅极氧化膜上形成的第2多晶硅层和在上述第2多晶硅层内形成的第2氮导入区，上述第3种晶体管具有在上述第3种晶体管的上述半导体层内有选择地独立形成的1对第2导电型的第3半导体区和在上述1对第3半导体区之间的上述第3种晶体管的上述半导体层的上部形成的第3栅极氧化膜，上述第3种晶体管的上述沟道掺杂层在上述1对第3半导体区之间形成，上述第3种晶体管的上述控制电极具有在上述第3栅极氧化膜上形成的第3多晶硅层和在上述第3多晶硅层内形成的第3氮导入区，上述第3氮导入区的浓度比上述第1和第2氮导入区的浓度高，上述第1～第3的栅极氧化膜具有相同的厚度，上述第1～第3种晶体管的上述沟道掺杂层具有相同的杂质浓度。
6.一种在半导体衬底上具有至少1个晶体管的半导体器件，其特征在于，上述至少1个晶体管具有由在上述半导体衬底的主面上有选择地形成的场氧化膜所规定的有源区、上述有源区上形成的氧化膜、在上述氧化膜和上述场氧化膜上形成且其内部具有导入了与源—漏层相同的导电型的杂质和氮的多晶硅层的控制电极，将上述氮有选择地导入上述有源区的边缘部上的上述多晶硅层的下部一侧，使上述杂质具有在上述多晶硅层的上部浓度较高，而在下部浓度较低的浓度分布。
7.一种在半导体衬底上具有至少1个晶体管的半导体器件，其特征在于，上述至少1个晶体管具有由在上述半导体衬底的主面上有选择地形成的场氧化膜所规定的有源区、上述有源区上形成的氧化膜和控制电极，该控制电极具有在上述氧化膜和上述场氧化膜上形成且其内部导入了氮的第1多晶硅层和在该第1多晶硅层上形成且其内部导入了与源—漏层相同的导电型的杂质的第2多晶硅层。
8.权利要求6或权利要求7所述的半导体器件，其特征在于，上述氮导入的剂量为1×1015/cm2～1×1016/cm2。
9.一种在半导体衬底上具有至少1个晶体管的半导体器件的制造方法，其特征在于，包括：(a)在形成上述半导体衬底的表面内的上述至少1个晶体管的位置上形成第1导电型的半导体层的工序；(b)用离子注入法在上述至少1个晶体管的上述半导体层内有选择地形成第1导电型沟道掺杂层的工序；(c)在上述至少1个晶体管的上述半导体层的上部与上述沟道掺杂层的相对的位置上形成控制电极的工序，
上述工序(c)包括(c-1)在其内部形成具有第2导电型的杂质和氮的多晶硅层的工序，
上述工序(c-1)包括将上述氮导入上述多晶硅层的下部一侧的工序。
10.权利要求9所述的半导体器件的制造方法，其特征在于，上述至少1个晶体管具有第1～第3种晶体管，
上述工序(c)包括：在上述第1～第3种晶体管的上述半导体层的上部形成氧化膜的工序；在上述氧化膜上形成第1多晶硅层的工序；将第2导电型杂质导入上述第1多晶硅层形成第2多晶硅层的工序；以剂量n1将氮注入上述第2多晶硅层的下部一侧并形成第1氮区的工序；在形成上述第1种晶体管的位置的上述第2多晶硅层上进行掩膜操作、以剂量n2将氮注入剩下的上述第2多晶硅层内的上述第1氮区、形成第2氮区的工序；在形成上述第1和第2种晶体管的位置的上述第2多晶硅层上进行掩膜操作、以剂量n3将氮注入剩下的上述第2多晶硅层内的上述第2氮区、形成第3氮区的工序；和利用图形刻蚀有选择地将上述第2多晶硅层和上述氧化膜除去、在上述第1种晶体管的上述半导体层上形成第1栅极氧化膜和上述第1种晶体管的上述控制电极、在上述第2种晶体管的上述半导体层上形成第2栅极氧化膜和上述第2种晶体管的上述控制电极、在上述第3种晶体管的上述半导体层上形成第3栅极氧化膜和上述第3种晶体管的上述控制电极的工序。
11.权利要求9所述的半导体器件的制造方法，其特征在于，上述至少1个晶体管具有第1～第3种晶体管，
上述工序(c)包括：在上述第1～第3种晶体管的上述半导体层的上部形成具有第1厚度的第1氧化膜的工序；在上述第3种晶体管的上述半导体层上的上述第1氧化膜上有选择地形成均匀地具有第2导电型杂质的第1多晶硅层的工序；在上述第1多晶硅层上有选择地形成绝缘膜、同时将形成上述第1和第2种晶体管的位置的上述第1氧化膜除去的工序；在上述第1和第2种晶体管的上述半导体层的上部形成具有比上述第1厚度薄的第2厚度的第2氧化膜的工序；在上述第2氧化膜和上述绝缘膜上形成第2多晶硅层的工序；以剂量n1将氮注入上述第2多晶硅层的下部一侧形成第1氮区的工序；在形成上述第2和第3种晶体管的位置的上述第2多晶硅层上进行掩膜操作、以剂量n2将氮注入剩下的上述第2多晶硅层内的上述第1氮区形成第2氮区的工序；和利用图形刻蚀有选择地将上述第2多晶硅层和上述第1和第2氧化膜除去、从而在上述第1种晶体管的上述半导体层上形成第1栅极氧化膜和上述第1种晶体管的上述控制电极、在上述第2种晶体管的上述半导体层上形成第2栅极氧化膜和上述第2种晶体管的上述控制电极、在上述第3种晶体管的上述半导体层上形成第3栅极氧化膜、浮栅电极、层间绝缘膜和上述第3种晶体管的上述控制电极的工序。
12.权利要求9所述的半导体器件的制造方法，其特征在于，上述至少1个晶体管具有第1～第3种晶体管，
上述工序(b)包括形成上述第1和第3种晶体管的上述沟道掺杂层使之具有相同的杂质浓度的工序，
上述工序(c)包括：在上述第1～第3种晶体管的上述半导体层的上部形成氧化膜的工序；在上述氧化膜上形成第1多晶硅层的工序；将第2导电型杂质导入上述第1多晶硅层形成第2多晶硅层的工序；以剂量n1将氮注入上述第2多晶硅层的下部一侧形成第1氮区的工序；在形成上述第1和第2种晶体管的位置的上述第2多晶硅层上进行掩膜操作、以剂量n2将氮注入剩下的上述第2多晶硅层内的上述第1氮区形成第2氮区的工序；和利用图形刻蚀有选择地将上述第2多晶硅层和上述氧化膜除去、从而在上述第1种晶体管的上述半导体层上形成第1栅极氧化膜和上述第1种晶体管的上述控制电极、在上述第2种晶体管的上述半导体层上形成第2栅极氧化膜和上述第2种晶体管的上述控制电极、在上述第3种晶体管的上述半导体层上形成第3栅极氧化膜和上述第3种晶体管的上述控制电极的工序。
13.一种在半导体衬底上具有第1和第2种晶体管的半导体器件的制造方法，其特征在于，包括：(a)在上述半导体衬底的主面上有选择地形成场氧化膜以规定形成上述第1和第2晶体管的第1和第2有源区的工序；(b)在上述第1和第2区域上形成氧化膜的工序；(c)利用多晶硅层在上述第1和第2区域的上述氧化膜上形成控制电极的工序，
上述工序(c)包括：(c-1)以较低的剂量n1将与源—漏层相同的导电型杂质导入上述第1有源区的上述多晶硅层的工序；(c-2)以较高的剂量n2将上述杂质导入上述第2有源区的上述多晶硅层、同时以剂量n3将氮注入上述第2有源区的上述多晶硅层的下部一侧的工序。
14.权利要求13所述的半导体器件的制造方法，其特征在于，上述第1剂量n1是5×1014/cm2，上述剂量n2是5×1015/cm2，上述第3剂量n3是1×1015/cm2。
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