DE19800089A1 - Halbleitervorrichtung und Verfahren zu ihrer Herstellung - Google Patents

Halbleitervorrichtung und Verfahren zu ihrer Herstellung

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Shuichi Ueno
Yoshinori Okumura
Shingenobu Maeda
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Description

Die vorliegende Erfindung bezieht sich auf eine Halbleitervor­ richtung und ein Verfahren zur Herstellung derselben und betrifft im speziellerem eine Halbleitervorrichtung, bei der eine Vielzahl von Transistor-Typen in einem einzigen Chip aus­ gebildet sind, sowie ein Verfahren zum Herstellen einer sol­ chen Halbleitervorrichtung.
Als Halbleitervorrichtung, bei der eine Vielzahl von Transi­ stor-Typen (z. B. Transistoren mit voneinander verschiedenen erforderlichen technischen Daten) in einem einzigen Chip aus­ gebildet sind, werden die folgenden vier herkömmlichen Beispiele beschrieben.
Erstes herkömmliches Beispiel Gesamtstruktur des DRAM
Als erstes herkömmliches Beispiel werden nun eine Struktur eines DRAM 600, in dem eine Mehrzahl von Transistor-Typen ausgebildet ist, sowie ein Verfahren zum Herstellen desselben beschrieben. Die Struktur des DRAM 600 (d. h. die Zellenstruk­ tur) ist in Fig. 71 dargestellt.
Der DRAM 600 beinhaltet nicht nur einen Speicherzellenma­ trixbereich 601 zum Speichern von Daten, sondern auch einen peripheren Schaltungsbereich (d. h. einen Adressenpuffer 602, einen X-Decoder 603, einen Y-Decoder 604, einen Zeilen- /Spalten-Taktbereich 605, einen Eingangs-/Ausgangs-Durchgangs­ bereich 606, einen Auffrischbereich 607), einen Abtastverstär­ kerbereich 608 usw.
Diese Bereiche sind zwar jeweils durch Transistoren gebildet, jedoch sind die für diese Bereiche erforderlichen Charakteri­ stika voneinander verschieden. Zum Beispiel gestattet der Speicherzellenmatrixbereich 601 nur einen geringen Leckstrom, um das Verschwinden von Daten aufgrund eines Leckstroms zu verhindern. Gleichzeitig ist eine hohe Strommenge in dem peri­ pheren Schaltungsbereich erforderlich, um Arbeitsvorgänge mit einer hohen Geschwindigkeit zu ermöglichen. Zur Unterscheidung eines hohen Pegels von einem niedrigen Pegel muß ferner der Abtastverstärkerbereich 608 mit einer Spannung arbeiten, die zum Beispiel die Hälfte der Spannung des hohen Pegels beträgt. Zu diesem Zweck muß ein Transistor, der für den Abtastverstär­ kerbereich 608 verwendet wird, mit einer niedrigen Spannung arbeiten. Kurz gesagt, es ist eine Vielzahl von Transistor-Typen mit voneinander verschiedenen Charakteristika in dem DRAM erforderlich, der als einzelner Chip ausgebildet ist.
Wenn man zum Beispiel die Schwellenwerte vergleicht, beträgt ein Schwellenwert für einen Transistor des Speicherzellenma­ trixbereichs etwa 1 V und ein Schwellenwert für Transistoren der peripheren Schaltungsbereiche beträgt etwa 0,8 V, während ein Schwellenwert für den Transistor des Abtastverstärkerbe­ reichs auf bis zu 0,4 V unterdrückt werden muß.
Strukturen der jeweiligen Transistoren
Ein herkömmlicher Weg zur Bildung dieser Transistoren, die voneinander verschiedene Charakteristika bzw. Kennlinien aufweisen, innerhalb eines einzigen Chips besteht in der Veränderung eines Dotierungsprofils einer Kanaldotierungs­ schicht nach Maßgabe eines Transistors. Nachfolgend wird ein Beispiel beschrieben, in dem eine Dotierstoffkonzentration einer Kanaldotierung nach Maßgabe eines Transistors verändert wird.
Fig. 72 zeigt (in einer fragmentarischen Ansicht) ein Beispiel einer Struktur eines DRAM, der durch ein herkömmliches Her­ stellungsverfahren hergestellt wird. Dabei sind Querschnitte von N-Kanal-MOS-Transistoren T1 bis T3 dargestellt, die für den Abtastverstärkerbereich, den peripheren Schaltungsbereich und den Speicherzellenmatrixbereich verwendet werden.
In Fig. 72 sind die N-Kanal-MOS-Transistoren T1 bis T3 in einer P-leitenden Wannenschicht 101 ausgebildet, die auf dem­ selben (P-leitenden) Halbleitersubstrat 1 ausgebildet ist. Die Wannenschicht 101 ist durch eine Kanaltrennschicht 102 und eine LOCOS-2 (eine Schicht mit Lokaloxidation von Silizium) in derartiger Weise elementmäßig unterteilt, daß die N-Kanal-MOS-Tran­ sistoren T1 bis T3 in Bereichen gebildet sind, die durch elementmäßige Unterteilung geschaffen sind.
Der N-Kanal-MOS-Transistor T1 des Abtastverstärkerbereichs weist ein Paar Source-/Drainschichten 106, die in der Wannen­ schicht 101 getrennt voneinander, jedoch parallel zueinander ausgebildet sind, sowie ein Paar schwachdotierter Drainschich­ ten (im folgenden auch als "LDD-Schichten" bezeichnet) 107 auf, die angrenzend an einander zugewandten Randbereichen der Source-/Drainschichten 106 gebildet sind.
Die Gateoxidschicht 3 ist auf den schwachdotierten Schichten 107 ausgebildet, und eine Gateelektrode 4 ist auf der Gateo­ xidschicht 3 ausgebildet. Eine Seitenwand-Oxidschicht 5 ist an der Seitenfläche der Gateoxidschicht 3 und der Gateelektrode 4 gebildet. Innerhalb der Wannenschicht 101 ist unterhalb der Gateelektrode 4 eine Kanaldotierungsschicht 103 ausgebildet.
Der N-Kanal-MOS-Transistor T2 des peripheren Schaltungsbe­ reichs weist ein Paar Source-/Drainschichten 106, die in der Wannenschicht 101 voneinander getrennt, jedoch parallel zuein­ ander ausgebildet sind, sowie ein Paar schwachdotierter Drain­ schichten 107 auf.
Die Gateoxidschicht 3 ist auf den schwachdotierten Drain­ schichten 107 ausgebildet, und eine Gateelektrode ist auf der Gateoxidschicht 3 ausgebildet. Eine Seitenwand-Oxidschicht 5 ist an der Seitenfläche der Gateoxidschicht 3 und der Gate­ elektrode 4 gebildet. Innerhalb der Wannenschicht 101 ist unterhalb der Gateelektrode 4 eine Kanaldotierungsschicht 104 gebildet.
Der N-Kanal-MOS-Transistor T3 des Speicherzellenmatrixbereichs weist ein Paar Source-/Drainschichten 106, die innerhalb der Wannenschicht 101 voneinander getrennt, jedoch parallel zuein­ ander ausgebildet sind, sowie ein Paar schwachdotierter Drain­ schichten 107 auf.
Eine Gateoxidschicht 3 ist auf den Source-/Drainschichten 106 und den schwachdotierten Drainschichten 107 ausgebildet, und eine Gateelektrode 4 ist auf der Gateoxidschicht 3 ausgebil­ det. Eine Seitenwandoxidschicht 5 ist an der Seitenfläche der Gateoxidschicht 3 und der Gateelektrode 4 ausgebildet. Inner­ halb der Wannenschicht 101 ist unterhalb der Gateelektrode 4 eine Kanaldotierungsschicht 105 gebildet. Der Speicherzellen­ matrixbereich besitzt eine Gate-Array-Struktur, in der sich einander benachbarte Gates eine Source-/Drainschicht 106 teilen. Solche Strukturen sind in sukzessiver Weise angeord­ net.
Die Tabelle 1 zeigt Zahlen hinsichtlich der Strukturen der N-Kanal-MOS-Transistoren T1 bis T3.
In Tabelle 1 beträgt die Dotierstoffdosis zur Bildung der Kanaldotierungsschichten der N-Kanal-MOS-Transistoren T1, T2 und T3 1×1012/cm2, 3×1012/cm2 bzw. 5×1012/cm2. Dabei wird Bor (B) als Dotierstoff für alle Schichten mit einer Implantati­ onsenergie von 50 keV implantiert.
Fig. 73 zeigt Dotierungsprofile der N-Kanal-MOS-Transistoren T1, T2 und T3, die den Abtastverstärkerbereich, den peripheren Schaltungsbereich und den Speicherzellenmatrixbereich bilden, wie diese Bereiche alle in Fig. 72 dargestellt sind, und zwar in Querschnittsbereichen entlang der Linie A-A', der Linie B- B' bzw. der Linie C-C'.
In Fig. 73 ist eine Position (d. h. die Tiefe) in Querschnitts­ richtung entlang der horizontalen Achse aufgetragen, und eine Dotierstoffkonzentration ist entlang der vertikalen Achse auf­ getragen. Die Gateelektrode (Polysiliziumschicht), die Gateo­ xidschicht (SiO2-Schicht) und die Wannenschicht (Silizium-Volumen­ materialschicht) sind in dieser Reihenfolgen von links nach rechts entlang der horizontalen Achse dargestellt.
Wie in Tabelle 1 gezeigt ist, bleibt die Dotierstoffkonzentra­ tion in der Gateelektrode bei allen Transistoren gleichmäßig auf derselben Menge, und somit liegen die Linie A-A', die Linie B-B' und die Linie C-C' aufeinander und sind als über­ lappende gerade Linien dargestellt. Andererseits ist in der Wannenschicht, wie dies vorstehend beschrieben wurde, die Kanaldosierung geringer für einen Transistor, der einen niedrigeren Schwellenwert benötigt (d. h. T1 < T2 < T3), und somit ist die Dotierstoffkonzentration an einer Grenzfläche zwischen der Oxidschicht und dem Volumenmaterial niedrig. Eine Spitzenposition bei jedem Profil liegt in etwa an derselben Position, an der jede Kanaldotierungsschicht gebildet wird.
Verfahren zum Herstellen der jeweiligen Transistoren
Nachfolgend wird ein Verfahren zum Herstellen der N-Kanal-MOS-Tran­ sistoren T1, T2 und T3 des Abtastverstärkerbereichs, des peripheren Schaltungsbereichs und des Speicherzellenmatrixbe­ reichs, wie sie in Fig. 72 dargestellt sind, unter Bezugnahme auf die Fig. 74 bis 79 beschrieben.
In einem in Fig. 74 gezeigten Schritt wird die LOCOS-Schicht (d. h. die Feldoxidschicht) 2 mit einer Dicke von 4000 Å (400 nm) beispielsweise durch ein LOCOS-Verfahren auf einer Ober­ fläche des P-leitenden Halbleitersubstrats 1 gebildet. Danach werden beispielsweise Borionen mit einer Energie von 700 keV und einer Dosierung von 1×1013/cm2 implantiert, um dadurch einen P-leitenden Wannenbereich 101 in dem Halbleitersubstrat 1 zu bilden. Obwohl auch ein N-Wannenbereich in dem Halblei­ tersubstrat 1 zur Bildung von P-Kanal-MOS-Transistoren gebil­ det wird, ist dies in der Zeichnung nicht dargestellt, und auf eine Beschreibung hiervon wird verzichtet. Als nächstes werden beispielsweise Borionen mit einer Energie von 130 keV und einer Dosierung von 5×1012/cm2 implantiert, um dadurch die Kanaltrennschicht 102 in dem Halbleitersubstrat 1 zu bilden. Die Kanaltrennschicht 102 wird mit einer derartigen Formgebung gebildet, daß sie zusammen mit der LOCOS-Schicht 2 die ele­ mentmäßig unterteilten Bereiche bildet.
Als nächstes wird in einem in Fig. 75 gezeigten Schritt an einer vorbestimmten Stelle in dem Wannenbereich 101 die Kanal­ dotierungsschicht 103 gebildet, die nach Maßgabe des Transi­ stors T1 des Abtastverstärkerbereichs die niedrigeste Dotier­ stoffkonzentration aufweist. Dabei wird die Kanaldotierungs­ schicht 103 auch in Bereichen innerhalb der Transistoren T2 und T3 des peripheren Schaltungsbereichs und des Speicherzel­ lenmatrixbereichs gebildet. Die Kanaldotierungsschicht 103 wird durch Implantieren von Borionen zum Beispiel mit einer Energie von 50 keV und einer Dosierung von 1×1012/cm2 gebildet.
Als nächstes wird in einem in Fig. 76 gezeigten Schritt eine Resistmaske R201 auf dem Abtastverstärkerbereich gebildet. Zusätzlich wird ein Dotierstoff in selektiver Weise in die Kanaldotierungschicht 103 des peripheren Schaltungsbereichs und des Speicherzellematrixbereichs implantiert, um dadurch die Kanaldotierungsschicht 104 zu bilden, die eine Dotier­ stoffkonzentration nach Maßgabe des Transistors T2 des peri­ pheren Schaltungsbereichs aufweist. In diesem Stadium wird auch die Kanaldotierungsschicht 104 in einem Bereich innerhalb des Transistors T3 des Speicherzellenmatrixbereichs gebildet. Die Kanaldotierungsschicht 104 wird durch Implantieren von Borionen beispielsweise mit einer Energie von 50 keV und einer Dotierung von 2×1012/cm2 gebildet.
In einem in Fig. 77 gezeigten Schritt wird dann eine Resist­ maske R202 auf dem Abtastverstärkerbereich und dem peripheren Schaltungsbereich gebildet, und zusätzlich wird ein Dotier­ stoff in selektiver Weise in die Kanaldotierungsschicht 104 des Speicherzellenmatrixbereichs implantiert, um dadurch die Kanaldotierungsschicht 105 zu bilden, die eine Dotierstoffkon­ zentration nach Maßgabe des Transistors T3 des Speicherzellen­ matrixbereichs aufweist. Die Kanaldotierungsschicht 105 wird durch Implantieren von Borionen beispielsweise mit einer Ener­ gie von 50 keV und einer Dosierung von 2×1012/cm2 gebildet.
In einem in Fig. 78 gezeigten Schritt wird dann nach der durch ein Wärmeoxidverfahren erfolgenden Bildung einer Oxidschicht 31, die später die Gateoxidschicht 3 auf einer Hauptfläche des Halbleitersubstrats 1 wird, beispielsweise eine dotierte Poly­ siliziumschicht 41 als Gateelektrodenmaterial auf der Oxid­ schicht 31 durch ein CVD-Verfahren bzw. chemisches Abschei­ dungsverfahren aus der Gasphase gebildet. Die Oxidschicht 31 besitzt eine Dicke von etwa 100 Å (10 nm) während die dotierte Polysiliziumschicht 41 eine Dicke von etwa 2000 Å (200 nm) aufweist. Dabei wird Phosphor (P) als Dotierstoff verwendet. Die Konzentration des Dotierstoffs beträgt etwa 5×1020/cm3.
In einem in Fig. 79 dargestellten Schritt wird dann eine Resistmaske R203 auf der dotierten Polysiliziumschicht 41 gebildet. Durch Strukturierung werden die Gateelektrode 4 und die Gatoxidschicht 3 gebildet.
Danach wird nach der Ausbildung der schwachdotierten Drain­ schichten 107 in dem Abtastverstärkerbereich, dem peripheren Schaltungsbereich und dem Speicherzellenmatrixbereich durch Ionenimplantation die Seitenwand-Oxidschicht 5 an der Seiten­ fläche der Gateoxidschicht 3 und der Gateelektrode 4 mit einer Dicke von etwa 1000 Å (100 nm) gebildet. Unter Verwendung der Seitenwand-Oxidschicht 5 als Maske werden durch Ionenimplanta­ tion die Source-/Drainschichten 106 gebildet. Auf diese Weise erhält man die in Fig. 72 gezeigte Struktur des DRAM.
Nun werden die schwachdotierten Drainschichten 107 zum Beispiel durch Injizieren von Arsenionen (As) mit einer Energie von 30 keV und einer Dosierung von 1×1013/cm2 gebildet. Dabei werden die Source-/Drainschichten 106 zum Beispiel durch Injizieren von Arsenionen mit einer Energie von 50 keV und einer Dosierung von 1×1015/cm2 sowie anschließende Wärmebehandlung bei einer Temperatur von 850°C für 60 Minuten gebildet.
Darauf folgen zwar die Bildung eines Kondensators, einer Zwischenlagen-Isolierschicht, einer Verdrahtungsschicht und dergleichen zur Bildung des DRAMs, doch wird dies nicht beschrieben und ist auch nicht in den Zeichnungen dargestellt.
Probleme mit dem herkömmlichen DRAM
Wie vorstehend beschrieben wurde, wird bei dem herkömmlichen DRAM zur Bildung von Transistoren, die voneinander verschie­ dene Charakteristika aufweisen und in dem Abtastverstärkerbe­ reich, dem peripheren Schaltungsbereich, dem Speicherzellen­ matrixbereich und dergleichen innerhalb eines einzigen Chips verwendet werden, die Dotierstoffkonzentration der Kanaldotie­ rungsschicht nach Maßgabe jedes einzelnen Transistors verän­ dert, und der Schwellenwert wird eingestellt.
Je höher die Dotierstoffkonzentration der Kanaldotierungs­ schicht ist, desto höher wird jedoch der Schwellenwert. Da die Dotierstoffkonzentration an dem Übergangsbereich zwischen einer Diffusionsschicht und dem Substrat hoch ist, nimmt gleichzeitig ein Leckstrom von der Diffusionsschicht (d. h. Diffusionsschicht-Leckage) zu. Mit anderen Worten heißt dies, daß der Schwellenwert und die Diffusionsschicht-Leckage in einer Wechselwirkungsbeziehung zueinander stehen, und somit wird ein Leckstrom automatisch festgelegt, sobald der Schwel­ lenwert festgelegt ist. Die Wechselwirkungsbeziehung zwischen den beiden genannten Faktoren schafft somit eine Einschränkung hinsichtlich der Ausbildung der Schaltung.
Zweites herkömmliches Beispiel Gesamtstruktur eines "Flash"-Speichers bzw. eines Speichers mit sehr kurzer Umsetzungszeit
Als zweites herkömmliches Beispiel werden eine Struktur eines "Flash"-Speichers 700, in dem eine Vielzahl von Transistor-Typen ausgebildet ist, sowie ein Verfahren zum Herstellen desselben beschrieben.
Fig. 80 zeigt eine Struktur des "Flash"-Speichers 700 (Zellenstruktur). Im allgemeinen unterscheidet sich ein "Flash"-Speicher von einem DRAM in der Verwendung einer hohen Spannung, wie zum Beispiel 10 V, zum Schreiben und Löschen. Zu diesem Zweck ist in dem in Fig. 80 gezeigten "Flash"-Speicher 700 eine Ladungspumpschaltung 710 als Erhöhungsschaltung angeordnet.
Der "Flash"-Speicher 700 beinhaltet nicht nur einen Speicher­ zellenmatrixbereich 701 zum Speichern von Daten, sondern auch einen gegen hohe Spannung beständigen Bereich, wie zum Bei­ spiel einen X-Decoder 703 und einen Y-Decoder 704, der nach der Spannungserhöhung verwendet wird, einen peripheren Schal­ tungsbereich (d. h. einen Adressenpuffer 702, einen Zeilen- /Spalten-Taktbereich 705, einen Eingangs-/Ausgangs-Durchgangs­ bereich 706, einen Datenregisterbereich 707, einen Abtastver­ stärkerbereich 708, einen Betriebssteuerbereich 709) und der­ gleichen. Obwohl alle dieser Bereiche durch Transistoren gebildet sind, ist aufgrund der Unterschiede zwischen den verwendeten Spannungen eine Vielzahl von Transistor-Typen erforderlich, die voneinander verschiedene Charakteristika aufweisen.
Zum Beispiel erfordert ein Transistor in dem Speicherzellenma­ trixbereich 701 eine Oxidschichtdicke von beispielsweise etwa 100 Å (10 nm), um die Zuverlässigkeit einer Tunneloxidschicht zu garantieren. Jedoch ist in dem peripheren Schaltungsbereich eine hohe Stromstärke erforderlich, um einen Betrieb mit hoher Geschwindigkeit zu erzielen, und somit wird die Oxidschicht­ dicke häufig geringer ausgebildet als die des Speicherzellen­ matrixbereichs 701. Gleichzeitig ist in dem gegen hohe Span­ nung beständigen Bereich ein Transistor erforderlich, der einer Spannung von 10 V standhält. Somit ist es erforderlich eine dicke Oxidschicht zu verwenden, die zum Beispiel eine Dicke von bis zu 250 Å (25 nm) aufweist. Kurz gesagt, es ist eine Vielzahl von Transistor-Typen mit voneinander verschie­ denen Oxidschichtdicken bei dem "Flash"-Speicher erforderlich, der in Form eines einzelnen Chips ausgebildet ist.
Strukturen der jeweiligen Transistoren
Nachfolgend wird ein Beispiel beschrieben, bei dem eine Oxid­ schichtdicke nach Maßgabe eines Transistors verändert wird. Fig. 81 zeigt (in einer fragmentarischen Darstellung) ein Beispiel einer Struktur eines "Flash"-Speichers, der durch ein herkömmliches Herstellungsverfahren hergestellt ist. Dabei sind Querschnittsdarstellungen von N-Kanal-MOS-Transistoren T11 bis T13 gezeigt, die für den gegen hohe Spannung beständi­ gen Bereich, den peripheren Schaltungsbereich und den Speicherzellenmatrixbereich verwendet werden.
In Fig. 81 sind die N-Kanal-MOS-Transistoren T11 bis T13 in einer P-leitenden Wannenschicht 121 gebildet, die auf demsel­ ben (P-leitenden) Halbleitersubstrat 21 gebildet ist. Die Wannenschicht 121 ist durch eine Kanaltrennschicht 122, die in der Wannenschicht 121 ausgebildet ist, und eine LOCOS-Schicht 22 in einer derartigen Weise elementmäßig unterteilt, daß die N-Kanal-MOS-Transistoren T11 bis T13 in Bereichen gebildet sind, die durch die elementmäßige Unterteilung geschaffen werden.
Der N-Kanal-MOS-Transistor T11 des gegen hohe Spannung bestän­ digen Bereichs weist ein Paar Source-/Drainschichten 126 die in der Wannenschicht 121 voneinander getrennt, jedoch parallel zueinander ausgebildet sind, sowie ein Paar schwachdotierter Drainschichten 127 auf, die angrenzend an einander zugewandt gegenüberliegenden Wandbereichen der Source-/Drainschichten 126 gebildet sind.
Eine Gateoxidschicht 26 ist auf den schwachdotierten Schichten 127 ausgebildet, und eine Gateelektrode 29 ist auf der Gateo­ xidschicht 26 ausgebildet. Eine Seitenwand-Oxidschicht 30 ist an der Seitenfläche der Gateoxidschicht 26 und der Gateelek­ trode 29 ausgebildet. Innerhalb der Wannenschicht 121 ist unterhalb der Gateelektrode 29 eine Kanaldotierungsschicht 123 ausgebildet.
Der N-Kanal-MOS-Transistor T12 des peripheren Schaltungsbe­ reichs weist ein Paar Source-/Drainschichten 126, die in der Wannenschicht 121 voneinander getrennt, jedoch parallel zuein­ ander ausgebildet sind, sowie ein Paar schwachdotierter Drain­ schichten 127 auf.
Eine Gateoxidschicht 25 ist auf den schwachdotierten Drain­ schichten 127 gebildet, und eine Gateelektrode 29 ist auf der Gateoxidschicht 25 gebildet. Eine Seitenwand-Oxidschicht 30 ist an der Seitenfläche der Gateoxidschicht 25 und der Gate­ elektrode 29 gebildet. Innerhalb der Wannenschicht 121 ist unterhalb der Gateelektrode 29 eine Kanaldotierungsschicht 124 gebildet.
Der N-Kanal-MOS-Transistor T13 des Speicherzellenmatrixbe­ reichs weist ein Paar Source-/Drainschichten 126 auf, die in der Wannenschicht 121 voneinander getrennt, jedoch parallel zueinander ausgebildet sind. Eine Tunneloxidschicht 23 ist an Randbereichen der Source-/Drainschichten 126 ausgebildet. Eine Floating-Gate-Elektrode 27, eine Zwischenlagen-Isolierschicht 27 und eine Steuergateelektrode 28 sind in dieser Reihenfolge auf der Tunneloxidschicht 23 ausgebildet.
Die Seitenwand-Oxidschicht 30 ist an der Seitenfläche der Tunneloxidschicht 23, der Floating-Gate-Elektrode 27, der Zwischenlagen-Isolierschicht 24 und der Steuergateelektrode 28 gebildet.
Innerhalb der Wannenschicht 121 ist unterhalb der Floating-Gate-Elektrode 27 eine Kanaldotierungsschicht 125 gebildet. Der Speicherzellenmatrixbereich weist eine Gate-Array-Struktur auf, bei der sich einander benachbarte Gates eine Source- Drainschicht 126 teilen. Solche Strukturen sind in sukzessiver Weise angeordnet.
Eine Charakteristik des in Fig. 81 gezeigten "Flash"-Speichers besteht darin, daß die Dicke der Gateoxidschicht 26 des N-Kanal-MOS-Transistors T11 des gegen hohe Spannung beständi­ gen Bereichs am größten ist, gefolgt von der Dicke der Tunneloxidschicht 23 des N-Kanal-MOS-Transistors T13 des Speicherzellenmatrixbereichs und der Dicke der Gateoxidschicht 25 des N-Kanal-MOS-Transistors T12 des peripheren Schaltungs­ bereichs in dieser Reihenfolge.
Fig. 82 zeigt die Dicken der jeweiligen Gateoxidschichten. In Fig. 82 sind die N-Kanal-MOS-Transistoren des gegen hohe Span­ nung beständigen Bereichs, des peripheren Schaltungsbereichs sowie des Speicherzellenmatrixbereichs, in dieser Reihenfolge von links nach rechts entlang der horizontalen Achse darge­ stellt.
Die Tabelle 2 veranschaulicht Zahlen hinsichtlich der Struktu­ ren der N-Kanal-MOS-Transistoren T11 bis T13.
In Tabelle 2 betragen die Dicken der Gateoxidschichten der N-Kanal-MOS-Transistoren T11, T12 und T13 250 Å (25 nm), 80 Å (8 nm) bzw. 100 Å (10 nm).
Verfahren zum Herstellen der jeweiligen Transistoren
Im folgenden wird das Verfahren zum Herstellen der N-Kanal-MOS-Tran­ sistoren T11, T12 und T13 des gegen hohe Spannung beständigen Bereichs, des peripheren Schaltungsbereichs und des Speicherzellenmatrixbereichs, wie sie in Fig. 81 darge­ stellt sind, unter Bezugnahme auf die Fig. 83 bis 96 beschrie­ ben.
Zuerst wird in einem in Fig. 83 gezeigten Schritt die LOCOS-Schicht (d. h. die Feldoxidschicht) 22 mit einer Dicke von beispielsweise 4000 Å (400 nm) durch ein LOCOS-Verfahren auf einer Oberfläche des P-leitenden Halbleitersubstrats 21 gebil­ det. Danach werden Borionen beispielsweise mit einer Energie von 700 keV und einer Dosierung von 1×1013/cm2 implantiert, um dadurch in dem Halbleitersubstrat 21 einen P-leitenden Wannen­ bereich 121 zu bilden. Obwohl in dem Halbleitersubstrat 21 auch ein N-leitender Wannenbereich gebildet wird, um P-Kanal-MOS-Transistoren zu bilden, ist dies in der Zeichnung nicht dargestellt und wird auch nicht beschrieben. Als nächstes werden Borionen zum Beispiel mit einer Energie von 130 keV und einer Dosierung von 5×1012/cm2 implantiert, um-dadurch die Kanaltrennschicht 122 in dem Halbleitersubstrat 21 zu bilden. Die Kanaltrennschicht 122 wird mit einer derartigen Formgebung gebildet, daß sie zusammen mit der LOCOS-Schicht 22 die ele­ mentmäßig unterteilten Bereiche schafft.
Als nächstes wird eine Kanaldotierungsschicht 120 an vorbe­ stimmten Stellen des gegen hohe Spannung beständigen Bereichs, des peripheren Schaltungsbereichs und des Speicherzellenma­ trixbereichs in dem Wannenbereich 121 gebildet. Die Kanal­ dotierungsschicht 120 wird durch Implantieren von Borionen zum Beispiel mit einer Energie von 50 keV und einer Dosierung von 1×1012/cm2 gebildet.
Als nächstes wird in einem in Fig. 84 gezeigten Schritt nach der durch ein Wärmeoxidverfahren erfolgenden Bildung einer Oxidschicht 231, die später die Tunneloxidschicht 23 auf einer Hauptfläche des Halbleitersubstrats 21 wird, beispielsweise eine dotierte Polysiliziumschicht 271 als Gateelektroden­ material auf der Oxidschicht 231 durch ein chemisches Abschei­ dungsverfahren aus der Gasphase gebildet. Die Oxidschicht 231 besitzt eine Dicke von etwa 100 Å (10 nm), während die dotierte Polysiliziumschicht 271 eine Dicke von etwa 1000 Å (100 nm) besitzt. Dabei wird Phosphor (P) als Dotierstoff verwendet. Die Konzentration des Dotierstoffs beträgt etwa 1×1020/cm3.
Als nächstes wird in einem in Fig. 85 dargestellten Schritt eine Resistmaske R221 selektiv auf der dotieren Polysilizium­ schicht 271 in dem Speicherzellenmatrixbereich gebildet. In diesem Fall wird die Resistmaske R221 entlang der Richtung der Gatebreite des Speicherzellenmatrixbereichs gebildet. Ein nicht von der Resistmaske R221 bedeckter Bereich der dotierten Polysiliziumschicht 271 wird durch anisotropes Ätzen entfernt. Fig. 86 zeigt diesen Zustand.
Fig. 86 zeigt eine Draufsicht auf die Fig. 85 gesehen von der Seite der oberen Oberfläche her (d. h. der Seite, auf der die Resistmaske R221 gebildet wird). In dem Speicherzellen­ matrixbereich ist die Resistmaske R221 in Form von recht­ eckigen Inseln ausgebildet, die regelmäßig angeordnet sind. Die Resistmaske R221 ist derart ausgebildet, daß sie eine aktive Schicht AL, die eine Konfiguration ähnlich einer rechteckigen Insel aufweist, sowie eine LOCOS-Schicht LL um diese herum überdeckt. Innerhalb des gegen hohe Spannung beständigen Bereichs und des peripheren Schaltungsbereichs liegt aufgrund der Tatsache, daß die Resistmaske R dort nicht ausgebildet ist, die aktive Schicht AL frei. In Fig. 86 ist die Resistmaske R221 zwar teilweise weggelassen, so daß die aktive Schicht AL und die LOCOS-Schicht LL sichtbar sind, jedoch dient dies lediglich zur Verdeutlichung der Darstellung der Struktur unter der Resistmaske R221 und dient somit ledig­ lich dem Zweck der Erläuterung.
Nach dem Entfernen der Resistmaske R221 wird als nächstes in einem in Fig. 87 gezeigten Schritt eine Isolierschicht 241, die später die Zwischenlagen-Isolierschicht 24 wird, welche das Floating-Gate bzw. das schwebende Gate von dem Steuergate isoliert, mittels eines chemischen Abscheidungsverfahrens aus der Gasphase auf der dotierten Polysiliziumschicht 271 gebil­ det. Diese Schicht besitzt eine Struktur, bei der eine TEOS- (Tetraethylorthosilikat-) Schicht, eine Nitridschicht (Si3N4) und eine TEOS-Schicht mit jeweils einer Dicke von 100 Å (10 nm) in dieser Reihenfolge stapelartig angeordnet sind. Die Zwischenlagen-Isolierschicht 24 wird in manchen Fällen als "ONO"-Schicht bezeichnet. Die Isolierschicht 241 wird auch auf dem gegen hohe Spannung beständigen Bereich und dem peripheren Schaltungsbereich gebildet.
Als nächstes wird in einem in Fig. 88 dargestellten Schritt eine Resistmaske R222 auf der Isolierschicht 241 des Speicher­ zellenmatrixbereichs gebildet, und die Isolierschicht 241 wird in allen anderen Bereichen entfernt. In diesem Fall wird in den anderen Bereichen die Oxidschicht 231 ebenfalls entfernt. Fig. 89 zeigt diesen Zustand.
Fig. 89 zeigt eine Draufsicht auf die Fig. 88, gesehen von der Seite der oberen Oberfläche derselben her (d. h. der Seite, auf der die Resistmaske R222 gebildet wird). Die Resistmaske R222 ist derart ausgebildet, daß sie den Speicherzellenmatrix­ bereich vollständig bedeckt. In dem gegen hohe Spannung beständigen Bereich und dem peripheren Schaltungsbereich liegt jedoch aufgrund der Tatsache, daß die Resistmaske R222 dort nicht ausgebildet ist, die aktive Schicht AL frei.
Nach dem Entfernen der Resistmaske R222 wird in einem in Fig. 90 gezeigten Schritt durch ein Wärmeoxidverfahren eine Oxid­ schicht 261, die später die Gateoxidschicht 26 wird, auf der gesamten Hauptfläche des Halbleitersubstrats 21 gebildet. Da die Isolierschicht 241 auf dem Speicherzellenmatrixbereich die Nitridschicht beinhaltet, wird die Isolierschicht 241 dabei nicht oxidiert und die Dicke der Isolierschicht 241 bleibt erhalten. Die Dicke der Oxidschicht 261 beträgt etwa 170 Å (17 nm).
Als nächstes werden in einem in Fig. 91 gezeigten Schritt Bereiche, mit Ausnahme des peripheren Schaltungsbereichs, die mit einer Resistmaske R223 und einer Oxidschicht 261 bedeckt sind, auf der Oxidschicht 261 durch Naßätzen entfernt. Fig. 92 zeigt diesen Zustand.
Fig. 92 zeigt eine Draufsicht auf Fig. 91 gesehen von der Seite der oberen Oberfläche derselben her (d. h. der Seite, auf der die Resistmaske R223 gebildet wird). Die Resistmaske R223 ist derart ausgebildet, daß sie den Speicherzellenmatrix­ bereich und den gegen hohe Spannung beständigen Bereich voll­ ständig bedeckt. Da jedoch die Resistmaske R223 in dem peri­ pheren Schaltungsbereich nicht ausgebildet ist, liegt die aktive Schicht AL in diesem Bereich frei.
Nach dem Entfernen der Resistmaske R223 wird in einem in Fig. 93 gezeigten Schritt durch ein Wärmeoxidverfahren eine Oxid­ schicht 251 gebildet, die später die Gateoxidschicht 25 wird. Da die Isolierschicht 241 auf dem Speicherzellenmatrixbereich die Nitridschicht beinhaltet, wird die Isolierschicht 241 dabei nicht oxidiert, und die Dicke der Isolierschicht 241 bleibt erhalten. Innerhalb des gegen hohe Spannung beständigen Bereichs wächst jedoch die Oxidschicht 261 und nimmt in ihrer Schichtdicke zu. Die Dicke der Oxidschicht 251 beträgt etwa 80 Å (8 nm). Die Oxidschicht 261 wächst auf etwa 250 Å (25 nm).
In einem in Fig. 94 gezeigten Schritt wird dann eine dotierte Polysiliziumschicht 291 als Gateelektrodenmaterial über der gesamten Hauptfläche des Halbleitersubstrats 21 durch ein chemisches Abscheidungsverfahren aus der Gasphase gebildet. Die Dicke der dotierten Polysiliziumschicht 291 beträgt etwa 2000 Å (200 nm). Dabei wird Phosphor (P) als Dotierstoff verwendet. Die Konzentration des Dotierstoffs bestägt etwa 5×1020/cm3.
Als nächstes wird in einem in Fig. 95 gezeigten Schritt eine Resistmaske R224 auf der dotierten Polysiliziumschicht 291 gebildet und strukturiert. Dieser Zustand ist in Fig. 96 dargestellt.
Fig. 96 zeigt eine Draufsicht auf die Fig. 95 gesehen von der Seite der oberen Oberfläche derselben her (d. h. der Seite, auf der die Resistmaske R224 gebildet wird). Die Resistmaske R224 ist derart ausgebildet, daß sie rechtwinklig zu der aktiven Schicht AL verläuft, die eine Rechteck-Konfiguration aufweist.
Als Ergebnis der Strukturierung sind die Gateoxidschicht 26 und die Gateelektrode 29 in dem gegen hohe Spannung beständi­ gen Bereich ausgebildet, die Gateoxidschicht 25 und die Gate­ elektrode 29 sind in dem peripheren Schaltungsbereich ausge­ bildet, und die Tunneloxidschicht 23, die Floating-Gate-Elektrode 27 und die Steuergateelektrode 28 sind in dem Speicherzellenmatrixbereich ausgebildet.
Darauf folgend wird nach der Bildung der schwachdotierten Drainschichten 127 durch Implantieren von Ionen in den gegen hohe Spannung beständigen Bereich und den peripheren Schal­ tungsbereich die Seitenwand-Oxidschicht 30 mit einer Dicke von etwa 1000 Å (100 nm) an der Seitenfläche der Gateoxidschicht 26 und der Gateelektrode 29, an der Seitenfläche der Gateoxid­ schicht 25 und der Gateelektrode 29 sowie an der Seitenfläche der Tunneloxidschicht 23, der Floating-Gate-Elektrode 27, der Zwischenlagen-Isolierschicht 24 und der Steuergateelektrode 28 gebildet. Unter Verwendung der Seitenwand-Oxidschicht 30 als Maske werden durch Ionenimplantation die Source-Drainschich­ ten 126 gebildet. Auf diese Weise erhält man die Struktur des "Flash"-Speichers, wie sie in Fig. 81 dargestellt ist.
Die schwachdotierten Drainschichten 127 werden dabei durch Implantieren von Arsenionen zum Beispiel mit einer Energie von 30 keV und einer Dosierung von 1×1013/cm2 gebildet. Die Source-/Drainschichten 126 werden durch Injizieren von Arsenionen zum Beispiel mit einer Energie von 50 keV und einer Dosierung von 5×1015/cm2 und anschließende Wärmebehandlung bei 850°C für 60 Minuten gebildet.
Darauf folgen zwar die Bildung eines Kondensators, einer Zwischenlagen-Isolierschicht, einer Verdrahtungsschicht und dergleichen zur Bildung des "Flash"-Speichers, jedoch wird dies nicht beschrieben und ist auch nicht in den Zeichnungen dargestellt.
Probleme mit dem herkömmlichen "Flash"-Speicher
Wie vorstehend bei dem herkömmlichen DRAM erläutert wurde, ist auch bei dem herkömmlichen "Flash"-Speicher eine Wechselwir­ kungsbeziehung zwischen einem Schwellenwert und einer Diffu­ sionsschicht-Leckage vorhanden. Diese Wechselwirkungsbeziehung schafft eine Einschränkung hinsichtlich der Ausbildung der Schaltung.
Da es ferner erforderlich ist, eine Vielzahl von Transistor-Typen mit voneinander verschiedenen Oxidschichtdicken in dem "Flash"-Speicher zu bilden, der in Form eines einzigen Chips vorliegt, ist es in manchen Fällen notwendig, die Oxidschich­ ten in mehr als einem Schritt zu bilden. Zum Beispiel erfolgt in dem gegen hohe Spannung beständigen Bereich bei dem Schritt des Entfernens der Resistmaske R223 (s. Fig. 91) ein weiteres Anwachsen der Oxidschicht 261 während der Bildung der Oxid­ schicht 251 (s. Fig. 93). Das heißt, die Oxidschicht 261 wird in zwei Stufen gebildet. Dies führt zu einer höheren Wahr­ scheinlichkeit, daß möglicherweise eine Verunreinigung oder dergleichen eintritt, die wiederum die Zuverlässigkeit der Gateoxidschicht 26 beeinträchtigt oder die Steuerbarkeit der Schichtdicke verschlechtert. Dies führt weiterhin zu dem Problem, daß die Zuverlässigkeit des N-Kanal-MOS-Transistors T11 des gegen hohe Spannung beständigen Bereichs verlorengeht, usw.
Drittes herkömmliches Beispiel Gesamtstruktur eines DRAM mit Logik-Schaltung
Als drittes herkömmliches Beispiel werden eine Struktur eines DRAM 800, der eine Logik-Schaltung aufweist (im folgenden auch als "DRAM mit Logik-Schaltung" bezeichnet) sowie ein Verfahren zum Herstellen desselben beschrieben.
Bei dem DRAM 800 mit Logik-Schaltung handelt es sich um eine Vorrichtung, die mit hoher Leistung arbeitet und nur geringe Kosten erforderlich macht, da eine Logik-Schaltung in demsel­ ben Chip ausgebildet ist, so daß der DRAM und die Logik-Schal­ tung, die bisher als separate Chips ausgebildet waren, mitein­ ander kombiniert sind.
Wie in Fig. 97 gezeigt ist, ist der DRAM 800 mit Logik-Schal­ tung im großen und ganzen in einen Logikbereich und einen DRAM-Bereich unterteilt. Ein Erfordernis hinsichtlich des Logikbereichs besteht darin, daß er mit hoher Geschwindigkeit arbeitet, d. h. eine hohe Ansteuerbarkeit sowie eine niedrige Kapazität aufweist. Wie vorstehend beschrieben wurde, beinhal­ tet der DRAM-Bereich einen Speicherzellenmatrixbereich, in dem ein niedriger Leckstrom erforderlich ist, einen Abtastverstär­ kerbereich, in dem ein Betrieb mit niedriger Spannung erfor­ derlich ist, usw. . Das heißt, daß eine Vielzahl von Transi­ stor-Typen mit voneinander verschiedenen Charakteristika in dem DRAM 800 mit Logik-Schaltung erforderlich sind, der in Form eines einzigen Chips ausgebildet ist.
Strukturen der jeweiligen Transistoren
Ein herkömmlicher Weg zur Bildung von Transistoren mit vonein­ ander verschiedenen Charakteristika innerhalb eines einzigen Chips besteht in der Veränderung eines Dotierungsprofils einer Kanaldotierungsschicht oder einer Oxidschichtdicke nach Maß­ gabe eines Transistors. Im folgenden wird im Hinblick auf den DRAM-Bereich ein Beispiel beschrieben, bei dem eine Dotier­ stoffkonzentration einer Kanaldotierungsschicht nach Maßgabe eines Transistors verändert wird, während im Hinblick auf den Logikbereich ein Beispiel beschrieben wird, bei dem die Oxid­ schichtdicke nach Maßgabe eines Transistors verändert wird.
Fig. 98 zeigt (in einer fragmentarischen Ansicht) ein Beispiel einer Struktur eines DRAM mit Logikschaltung, der durch ein herkömmliches Herstellungsverfahren hergestellt ist. Dabei sind Querschnitte von N-Kanal-MOS-Transistoren T21 bis T23 dargestellt, die für den Logikbereich, für den Abtastverstär­ kerbereich sowie für den Speicherzellenmatrixbereich des DRAM-Be­ reichs verwendet werden.
In Fig. 98 sind die N-Kanal-MOS-Transistoren T21 bis T 23 in einer P-leitenden Wannenschicht 151 gebildet, die auf demsel­ ben (P-leitenden) Halbleitersubstrat 51 gebildet ist. Die Wannenschicht 151 ist durch eine Kanaltrennschicht 152, die in der Wannenschicht 151 gebildet ist, und eine LOCOS-Schicht 52 derart elementmäßig unterteilt, daß die N-Kanal-MOS-Transisto­ ren T21 bis T23 in Bereichen gebildet sind, die durch element­ mäßige Unterteilung geschaffen werden.
Der N-Kanal-MOS-Transistor T21 des Logikbereichs besitzt ein Paar Source-/Drainschichten 156, die in der Wannenschicht 151 voneinander getrennt, jedoch parallel zueinander ausgebildet sind, sowie ein Paar schwachdotierter Drainschichten 157, die angrenzend an einander zugewandten Randbereichen der Source- /Drainschichten 156 gebildet sind.
Eine Gateoxidschicht 54 ist auf den schwachdotierten Schichten 157 gebildet, und eine Gateelektrode 55 ist auf der Gateoxid­ schicht 54 gebildet. Eine Seitenwand-Oxidschicht 56 ist an der Seitenfläche der Gateoxidschicht 54 und der Gateelektrode 55 gebildet. Innerhalb der Wannenschicht 151 ist unterhalb der Gateelektrode 55 eine Kanaldotierungsschicht 155 gebildet.
Der N-Kanal-MOS-Transistor T22 des Abtastverstärkerbereichs weist ein Paar Source-/Drainschichten 156, die in der Wannen­ schicht 151 voneinander getrennt, jedoch parallel zueinander ausgebildet sind, sowie ein Paar schwachdotierter Drainschich­ ten 157 auf.
Eine Gateoxidschicht 53 ist auf den schwachdotierten Drain­ schichten 157 gebildet, und eine Gateelektrode 55 ist auf der Gateoxidschicht 53 gebildet. Die Seitenwand-Oxidschicht 56 ist an der Seitenfläche der Gateoxidschicht 53 und der Gateelek­ trode 55 gebildet. Innerhalb der Wannenschicht 151 ist unter­ halb der Gateelektrode 55 eine Kanaldotierungsschicht 154 gebildet.
Der N-Kanal-MOS-Transistor T23 des Speicherzellenmatrixbe­ reichs weist ein Paar Source-/Drainschichten 156, die in der Wannenschicht 151 voneinander getrennt, jedoch parallel zuein­ ander gebildet sind, sowie ein Paar schwachdotierter Drain­ schichten 157 auf.
Eine Gateoxidschicht 53 ist auf den schwachdotierten Drain­ schichten 157 gebildet, und eine Gateelektrode 55 ist auf der Gateoxidschicht 53 gebildet. Die Seitenwand-Oxidschicht 56 ist an der Seitenfläche der Gateoxidschicht 53 und der Gateelek­ trode 55 gebildet. Innerhalb der Wannenschicht 151 ist unter­ halb der Gateelektrode 55 eine Kanaldotierungsschicht 154 gebildet.
Der N-Kanal-MOS-Transistor T23 des Speicherzellenmatrix­ bereichs weist ein Paar Source-/Drainschichten 156, die in dem Wannenbereich 151 voneinander getrennt, jedoch parallel zuein­ ander ausgebildet sind, sowie ein Paar schwachdotierter Drain­ schichten 157 auf.
Die Gateoxidschicht 53 ist auf den Source-/Drainschichten 156 und den schwachdotierten Drainschichten 157 gebildet, und die Gateelektrode 55 ist auf der Gateoxidschicht 53 gebildet. Die Seitenwand-Oxidschicht 56 ist an der Seitenfläche der Gate­ oxidschicht 53 und der Gateelektrode 55 gebildet. Innerhalb der Wannenschicht 151 ist unterhalb der Gateelektrode 55 eine Kanaldotierungsschicht 153 gebildet. Der Speicherzellenmatrix­ bereich besitzt eine Gate-Array-Struktur, bei der einander benachbarte Gates sich eine Source-/Drainschicht 156 teilen. Solche Strukturen sind in sukzessiver Weise angeordnet.
Die Tabelle 3 zeigt Zahlen hinsichtlich der Strukturen der N-Kanal-MOS-Transistoren T21 bis T23.
In Tabelle 3 beträgt die Dotierstoffdosis zur Bildung der Kanaldotierungsschichten der N-Kanal-MOS-Transistoren T21, T22 und T23 1×1013/cm2, 1×1012/cm2 bzw. 5×1012/cm2. Dabei wird Bor (B) als Dotierstoff für alle Schichten mit einer Implantie­ rungsenergie von 50 keV implantiert.
Weiterhin haben die Dicken der Gateoxidschichten der N-Kanal-MOS-Transis­ toren T21, T22 und T23 die Werte 60 Å (6 nm), 100 Å (10 nm) bzw. 100 Å (10 nm).
Fig. 99 zeigt Dotierungsprofile der N-Kanal-MOS-Transistoren T21, T22 und T23 des Logikbereichs, des Abtastverstärker­ bereichs und des Speicherzellenmatrixbereichs, wie sie alle in Fig. 98 gezeigt sind, gesehen in Querschnittsbereichen entlang der Linie A-A', der Linie B-B' bzw. der Linie C-C'.
In Fig. 99 ist eine Position, (d. h. die Tiefe) in Quer­ schnittsrichtung entlang der horizontalen Richtung aufgetra­ gen, und eine Dotierstoffkonzentration ist entlang der verti­ kalen Achse aufgetragen. Die Gateelektrode (Polysilizium­ schicht), die Gateoxidschicht (SiO2-Schicht) und die Wannenschicht (Silizium-Volumenmaterialschicht) sind in dieser Reihe entlang der horizontalen Achse von links nach rechts dargestellt.
Wie in der Tabelle 3 gezeigt ist, bleibt die Dotierstoffkon­ zentration in der Gateelektrode bei allen Transistoren auf derselben Menge, und somit liegen die Linie A-A', die Linie B- B' und die Linie C-C' aufeinander und sind als überlappende gerade Linien dargestellt (wobei in der Zeichnung zwei Linien dargestellt sind, um die Linie A-A' davon abzuheben). Anderer­ seits ist in der Wannenschicht die Kanaldosierung für einen Transistor des Abtastverstärkerbereichs, der einen niedrigen Schwellenwert benötigt, schwächer, und somit ist die Dotier­ stoffkonzentration an einer Grenzfläche zwischen der Oxid­ schicht und dem Volumenmaterial niedrig. Eine Spitzenposition bei jedem Profil liegt in etwa an derselben Stelle, an der jede Kanaldotierungsschicht gebildet ist.
Fig. 100 zeigt die Dicken der jeweiligen Gateoxidschichten. In Fig. 100 sind die N-Kanal-MOS-Transistoren des Logikbereichs, des Abtastverstärkerbereichs und des Speicherzellenmatrix­ bereichs in dieser Reihenfolge entlang der horizontalen Achse von links nach rechts dargestellt. Wie in Fig. 100 zu sehen ist, hat der Logikbereich zur Verbesserung der Stromsteue­ rungsfähigkeit eine geringere Oxidschichtdicke als der Abtast­ verstärkerbereich und der Speicherzellenmatrixbereich des DRAM-Bereichs.
Verfahren zum Herstellen der jeweiligen Transistoren
Nachfolgend wird ein Verfahren zum Herstellen der N-Kanal-MOS-Tran­ sistoren T21, T22 und T23 des Logikbereichs, des Abtast­ verstärkerbereichs und des Speicherzellenmatrixbereichs des DRAM-Bereichs, wie sie in Fig. 98 gezeigt sind, unter Bezug­ nahme auf die Fig. 101 bis 109 beschrieben.
Zuerst wird in einem in Fig. 101 gezeigten Schritt die LOCOS-Schicht (d. h. die Feldoxidschicht) 52 mit einer Dicke von bei­ spielsweise 4000 Å (400 nm) mittels eines LOCOS-Verfahrens auf einer Oberfläche des P-leitenden Halbleitersubstrats 51 gebil­ det. Danach werden zum Beispiel Borionen mit einer Energie von 700 keV und einer Dosierung von 1×1013/cm2 implantiert, um dadurch einen P-leitenden Wannenbereich 151 in dem Halbleiter­ substrat 51 zu bilden. Obwohl auch ein N-leitender Wannenbe­ reich in den Halbleitersubstrat 51 gebildet wird, um P-Kanal-MOS-Transistoren zu schaffen, ist dies in der Zeichnung nicht dargestellt und wird auch nicht beschrieben. Als nächstes werden zum Beispiel Borionen mit einer Energie von 130 keV und einer Dosierung von 5×1012/cm2 implantiert, um dadurch die Kanaltrennschicht 152 in dem Halbleitersubstrat 51 zu bilden. Die Kanaltrennschicht 152 wird mit einer derartigen Formgebung gebildet, daß sie zusammen mit der LOCOS-Schicht 52 die ele­ mentmäßig unterteilten Bereiche schafft.
Als nächstes wird in einem in Fig. 102 gezeigten Schritt an einer vorbestimmten Stelle im Inneren des Wannenbereichs 151 die Kanaldotierungsschicht 154 gebildet, die nach Maßgabe des Transistors T22 des Abtastverstärkerbereichs die niedrigste Dotierstoffkonzentration aufweist. Dabei wird die Kanaldotie­ rungsschicht 154 auch in Bereichen innerhalb der Transistoren T21 und T23 des Logikbereichs und des Speicherzellenmatrix­ bereichs gebildet. Die Kanaldotierungsschicht 154 wird durch Implantieren von Borionen zum Beispiel mit einer Energie von 50 keV und einer Dosierung von 1×1012/cm2 gebildet.
In einem in Fig. 103 gezeigten Schritt wird eine Resistmaske R251 auf dem Abtastverstärkerbereich gebildet. Zusätzlich wird ein Dotierstoff in selektiver Weise in die Kanaldotierungs­ schicht 154 des Logikbereichs und des Speicherzellenmatrix­ bereichs implantiert, um dadurch die Kanaldotierungsschicht 153 zu bilden, die eine Dotierstoffkonzentration nach Maßgabe des Transistors T23 des Speicherzellenmatrixbereichs aufweist. Dabei wird die Kanaldotierungsschicht 153 auch in einem Bereich innerhalb des Transistors T21 des Logikbereichs gebil­ det. Die Kanaldotierungsschicht 153 wird durch Implantieren von Borionen zum Beispiel mit einer Energie von 50 keV und einer Dosierung von 4×1012/cm2 gebildet.
Als nächstes wird in einem in Fig. 104 gezeigten Schritt eine Resistmaske R252 auf dem Abtastverstärkerbereich und dem Speicherzellenmatrixbereich gebildet. Zusätzlich wird ein Dotierstoff in selektiver Weise in die Kanaldotierungsschicht 153 des Logikbereichs implantiert, um dadurch eine Kanaldotie­ rungsschicht 155 zu bilden, die eine Dotierstoffkonzentration gemäß dem Transistor T21 des Logikbereichs aufweist. Die Kanaldotierungsschicht 155 wird durch Implantieren von Borionen zum Beispiel mit einer Energie von 50 keV und einer Dosierung von 5×1012/cm2 gebildet.
In einem in Fig. 105 gezeigten Schritt wird dann durch ein Wärmeoxidverfahren eine Oxidschicht 531, die später die Gate­ oxidschicht 53 wird, auf der Hauptfläche des Halbleitersub­ strats 51 gebildet. Die Dicke der Oxidschicht 531 beträgt etwa 40 Å (4 nm).
Dann wird in einem in Fig. 106 gezeigten Schritt die Oxid­ schicht 531 des Abtastverstärkerbereichs und des Speicher­ zellenmatrixbereichs mit einer Resistmaske R253 überdeckt, und die Dicke der Oxidschicht 531, die sich nur auf dem Logik­ bereich befindet, wird selektiv entfernt.
Nach dem Entfernen der Resistmaske R253 in einem in Fig. 107 gezeigten Schritt wird dann eine Oxidschicht 541, die später die Gateoxidschicht 54 wird, durch ein Wärmeoxidverfahren auf der Hauptfläche des Halbleitersubstrats 51 gebildet. Bei diesem Vorgang wächst die Oxidschicht 531 auf dem Abtastver­ stärkerbereich und dem Speicherzellenmatrixbereich weiter an und erhält eine größere Schichtdicke. Die Dicke der Oxid­ schicht 541 beträgt etwa 60 Å (6 nm). Die Oxidschicht 531 wächst auf eine Dicke von etwa 100 Å (10 nm).
Als nächstes wird in einem in Fig. 108 gezeigten Schritt eine dotierte Polysiliziumschicht 551 als Gateelektrodenmaterial auf der Oxidschicht 531 und der Oxidschicht 541 durch ein chemisches Abscheidungsverfahren aus der Gasphase gebildet. Die Dicke der dotierten Polysiliziumschicht 551 beträgt etwa 2000 Å (200 nm). Dabei wird Phosphor (P) als Dotierstoff verwendet. Die Konzentration des Dotierstoffs beträgt etwa 1×1020/cm3.
In einem in Fig. 109 gezeigten Schritt wird dann eine Resist­ maske R254 auf der dotierten Polysiliziumschicht 551 gebildet und strukturiert. Durch die Strukturierung werden die Gate­ elektrode 54 und die Gateelektrode 55 in dem Logikbereich gebildet, während die Gateoxidschicht 53 und die Gateelektrode 55 in dem Abtastverstärkerbereich und dem Speicherzellen­ matrixbereich gebildet werden.
Nach der Bildung der schwachdotierten Drainschichten 157 durch Implantieren von Ionen in den Logikbereich, den Abtastverstär­ kerbereich und den Speicherzellenmatrixbereich wird dann die Seitenwand-Oxidschicht 56 mit einer Dicke von etwa 1000 Å (100 nm) an der Seitenfläche der Gateoxidschicht 54 und der Gateoxidschicht 55 in dem Logikbereich sowie an der Seitenflä­ che der Gateoxidschicht 53 und der Gateelektrode 55 in dem Ab­ tastverstärkerbereich und dem Speicherzellenmatrixbereich ge­ bildet. Unter Verwendung der Seitenwand-Oxidschicht 56 als Maske werden die Source-/Drainschichten 156 durch Ionenimplan­ tation gebildet. Auf diese Weise erhält man die Struktur des DRAM mit Logikschaltung, wie diese in Fig. 98 gezeigt ist.
Dabei werden die schwachdotierten Drainschichten 157 durch Implantieren von Arsenionen (As) beispielsweise mit einer Energie von 30 keV und einer Dosierung von 1×1013/cm2 gebil­ det. Die Source-/Drainschichten 156 werden durch Injizieren von Arsenionen beispielsweise mit einer Energie von 50 keV und einer Dosierung von 5×1015/cm2 sowie anschließende Temperatur­ behandlung bei 800°C für 30 Minuten geschaffen.
Darauf folgen zwar die Bildung eines Kondensators, einer Zwischenlagen-Isolierschicht, einer Verdrahtungsschicht und dergleichen zur Bildung des DRAM mit Logikschaltung, jedoch ist dies in der Zeichnung nicht dargestellt und wird auch nicht erläutert.
Probleme mit dem herkömmlichen DRAM mit Logikschaltung
Wie vorstehend beschrieben wurde, wird bei dem herkömmlichen DRAM mit Logikschaltung zur Bildung von Transistoren, die in dem Logikbereich, dem Abtastverstärkerbereich und dem Speicherzellenmatrixbereich verwendet werden und voneinander verschiedene Charakteristika aufweisen, innerhalb eines einzi­ gen Chips die Dotierstoffkonzentration der Kanaldotierungs­ schicht nach Maßgabe jedes einzelnen Transistors verändert, und ein Schwellenwert wird eingestellt.
Wenn die Dotierstoffkonzentration der Kanaldotierungsschicht höher wird, steigt der Schwellenwert jedoch an. Gleichzeitig wird eine Diffusionsschicht-Leckage stärker, da die Dotier­ stoffkonzentration zum Beispiel an einem Übergangsbereich zwischen einer Diffusionsschicht und dem Substrat hoch wird. Mit anderen Worten heißt dies, daß der Schwellenwert und die Diffusionsschicht-Leckage in einer Wechselwirkungsbeziehung zueinander stehen, und somit ist ein Leckstrom automatisch festgelegt, sobald der Schwellenwert festgelegt ist. Die Wechselwirkungsbeziehung zwischen den beiden genannten Fak­ toren führt somit zu einer Einschränkung bei der Ausbildung der 'Schaltung.
Ferner hat der Logikbereich zur Verbesserung der Stromsteue­ rungsfähigkeit eine geringere Oxidschichtdicke als die anderen Bereiche. In dieser Hinsicht ist es notwendig, eine Vielzahl von Transistor-Typen mit voneinander verschiedenen Oxid­ schichtdicken innerhalb des "Flash"-Speichers zu bilden, der in Form eines einzigen Chips vorliegt, wobei es in manchen Fällen notwendig ist, die Oxidschichten in mehr als nur einem Schritt zu bilden. Zum Beispiel wächst in dem Abtastverstär­ kerbereich und dem Speicherzellenmatrixbereich in dem Schritt zum Entfernen der Resistmaske R253 (s. Fig. 106) die Isolier­ schicht 531 während der Bildung der Oxidschicht 541 weiter (s. Fig. 107). Dies bedeutet, daß die Oxidschicht 531 in zwei Schritten gebildet wird. Dies führt zu einer höheren Wahr­ scheinlichkeit eines möglichen Eintritts einer Verunreinigung oder dergleichen, so daß wiederum die Zuverlässigkeit der Gateoxidschicht 53 beeinträchtigt wird oder die Steuerbarkeit der Schichtdicke verschlechtert wird. Dies wiederum führt zu dem Problem, daß die Zuverlässigkeit der N-Kanal-MOS-Transi­ storen T22 und T23 des Abtastverstärkerbereichs und des Speicherzellenmatrixbereichs verlorengeht, usw. .
Viertes herkömmliches Beispiel Gesamtstruktur eines "Flash"-Speichers mit Logikschaltung
Als viertes herkömmliches Beispiel werden eine Struktur eines "Flash"-Speichers 900 mit einer Logikschaltung (im folgenden auch als "Flash"-Speicher mit Logikschaltung bezeichnet) sowie ein Verfahren zum Herstellen desselben beschrieben.
Eines der Ziele in Forschung und Entwicklung, die mit der dichteren Ausbildung von Transistoren an Aufmerksamkeit gewin­ nen, besteht in der Entwicklung eines Ein-Chip-Mikrocomputers, bei dem ein Mikrocomputer in einem einzigen Chip gebildet ist, während ein anderes Forschungs- und Entwicklungsziel, dem viel Aufmerksamkeit geschenkt wird, in einer höheren Kapazität besteht. Ein Element, bei dem ein "Flash"-Speicher und eine MPU (Mikroprozessoreinheit) in einem einzigen Chip gebildet sind, wird insbesondere als "Flash-konsolidierte Logik" bezeichnet, wie zum Beispiel diejenige, die 1995 der Öffent­ lichkeit vorgestellt wurde, und zwar in dem 1995 IDEM SHORT COURSE PROGRAMM, "EMBEDDED FLASH MEMORY APPLICATIONS, TECHNOLOGY AND DESIGN", CLINTON KUO, MOTOROLA und andere.
Fig. 110 zeigt ein Beispiel. Wie in Fig. 110 zu sehen ist, ist der "Flash"-Speicher 900 mit Logikschaltung im großen und ganzen in einen Logikbereich und einen "Flash"-Speicherbereich unterteilt. Ein Erfordernis hinsichtlich des Logikbereichs besteht in einem Betrieb mit hoher Geschwindigkeit, das heißt einer hohen Ansteuerbarkeit und einer niedrigen Kapazität.
Der "Flash"-Speicherbereich weist einen gegen hohe Spannung beständigen Bereich, in dem eine hohe Spannung angelegt wird, einen Speicherzellenmatrixbereich, in dem eine Tunneloxid­ schicht äußerst zuverlässig sein muß, und dergleichen auf. Das heißt es ist eine Vielzahl von Transistor-Typen mit voneinan­ der verschiedenen Charakteristika in dem "Flash"-Speicher mit Logikschaltung erforderlich, der in Form eines einzigen Chips ausgebildet ist.
Strukturen der jeweiligen Transistoren
Ein herkömmlicher Weg zur Bildung von Transistoren mit vonein­ ander verschiedenen Charakteristika innerhalb eines einzigen Chips besteht in der Änderung einer Oxidschichtdicke nach Maßgabe eines Transistors, oder, falls erforderlich, in der Veränderung eines Dotierungsprofils einer Kanaldotierungs­ schicht. Im folgenden wird ein Beispiel beschrieben, bei dem eine Oxidschichtdicke nach Maßgabe eines Transistors unter Veränderung einer Dotierstoffkonzentration einer Kanaldotie­ rungsschicht verändert wird.
Fig. 111 zeigt (in einer fragmentarischen Ansicht) ein Beispiel einer Struktur eines "Flash"-Speichers mit Logik­ schaltung, der durch ein herkömmliches Herstellungsverfahren hergestellt wird. Dabei sind Querschnitte von N-Kanal-MOS-Transis­ toren T31 bis T33 dargestellt, die für den Logik­ bereich, den gegen hohe Spannung beständigen Bereich sowie für den Speicherzellenmatrixbereich des "Flash"-Speicherbereichs verwendet werden.
Wie in Fig. 111 zu sehen ist, sind die N-Kanal-MOS-Transi­ storen T31 bis T33 in einer P-leitenden Wannenschicht 171 gebildet, die auf demselben (P-leitenden) Halbleitersubstrat 71 gebildet ist. Die Wannenschicht 171 ist durch eine Kanal­ trennschicht 172, die in der Wannenschicht 171 gebildet ist, sowie eine LOCOS-Schicht 72 in einer derartigen Weise element­ mäßig unterteilt, daß die N-Kanal-MOS-Transistoren T31 bis T33 in Bereichen gebildet sind, die durch die elementmäßige Unter­ teilung geschaffen sind.
Der N-Kanal-MOS-Transistor T31 des Logikbereichs weist ein Paar Source-/Drainschichten 176 auf, die in der Wannenschicht 171 voneinander getrennt, jedoch parallel zueinander gebildet sind, sowie ein Paar schwachdotierter Drainschichten 177 auf, die angrenzend an einander zugewandt gegenüberliegenden Wand­ bereichen der Source-/Drainschichtn 176 gebildet sind.
Eine Gateoxidschicht 76 ist auf den schwachdotierten Drain­ schichten 177 gebildet, und eine Gateelektrode 79 ist auf der Gateoxidschicht 76 gebildet. Eine Seitenwand-Oxidschicht 80 ist an der Seitenfläche der Gateoxidschicht 76 und der Gate­ elektrode 79 gebildet. Im Inneren der Wannenschicht 171 ist unterhalb der Gateelektrode 79 eine Kanaldotierungsschicht 175 gebildet.
Der N-Kanal-MOS-Transistor T32 des gegen hohe Spannung bestän­ digen Bereichs des "Flash"-Speicherbereichs weist ein Paar Source-/Drainschichten 176, die in der Wannenschicht 171 voneinander getrennt, jedoch parallel zueinander gebildet sind, sowie ein Paar schwachdotierter Drainschichten 177 auf.
Eine Gateoxidschicht 75 ist auf den schwachdotierten Drain­ schichten 177 gebildet, und eine Gateelektrode 79 ist auf der Gateoxidschicht 75 gebildet. Die Seitenwand-Oxidschicht 80 ist an der Seitenfläche der Gateoxidschicht 75 und der Gateelek­ trode 79 gebildet. In dem Wannenbereich 171 ist unterhalb der Gateelektrode 79 eine Kanaldotierungsschicht 173 gebildet.
Der N-Kanal-MOS-Transistor T33 des Speicherzellenmatrix­ bereichs des "Flash"-Speicherbereichs weist ein Paar Source-/Drain­ schichten 176 auf, die in der Wannenschicht 171 vonein­ ander getrennt, jedoch parallel zueinander gebildet sind. Eine Tunneloxidschicht 73 ist an Randbereichen der Source-/Drain­ schichten 176 gebildet. Eine Floating-Gate-Elektrode 77, eine Zwischenlagen-Isolierschicht 74 und eine Steuergateelek­ trode 78 sind in dieser Reihenfolge auf der Tunneloxidschicht 73 gebildet.
Die Seitenwand-Oxidschicht 80 ist an der Seitenfläche der Tunneloxidschicht 73, der Floating-Gate-Elektrode 77, der Zwischenlagen-Isolierschicht 74 und der Steuergateelektrode 78 gebildet.
Im Inneren der Wannenschicht 171 ist unterhalb der schwebenden Elektrode 77 eine Kanaldotierungsschicht 175 gebildet. Der Speicherzellenmatrixbereich besitzt eine Gate-Array-Struktur, bei der einander benachbarte Gates sich eine Source-/Drain­ schicht 176 teilen. Solche Strukturen sind in sukzes­ siver Weise angeordnet.
Eine Charakteristik des in Fig. 111 dargestellten "Flash"-Speichers besteht darin, daß die Dicke der Gateoxidschicht 75 des N-Kanal-MOS-Transistors T32 des gegen hohe Spannung beständigen Bereichs am größten ist, gefolgt von der Dicke der Tunneloxidschicht 73 des N-Kanal-MOS-Transistors T33 des Speicherzellenmatrixbereichs und der Dicke der Gateoxidschicht 76 des N-Kanal-MOS-Transistors T31 des Logikbereichs in dieser Reihenfolge, sowie darin, daß die Dotierstoffkonzentration der Kanaldotierungsschicht 173 des N-Kanal-MOS-Transistors T32 des gegen hohe Spannung beständigen Bereichs niedriger ist als die der anderen Kanaldotierungsschichten.
Die Tabelle 4 veranschaulicht Zahlen hinsichtlich der Struk­ turen der N-Kanal-MOS-Transistoren T31 bis T33.
Wie in Tabelle 4 zu sehen ist, haben die Dicken der Gateoxid­ schichten der N-Kanal-MOS-Transistoren T31, T32 und T33 die Werte 60 Å (6 nm), 250 Å (25 nm) bzw. 100 Å (10 nm).
Ferner beträgt eine Dotierstoffdosierung zur Bildung der Kanaldotierschicht 173 des N-Kanal-MOS-Transistors T32 1×1012/cm2, während eine Dotierstoffdosierung zur Bildung der Kanaldotierungsschicht 173 der N-Kanal-MOS-Transistoren T31 und T33 1×1013/cm2 beträgt. Dabei wird Bor (B) als Dotierstoff für alle Schichten mit einer Implantierungsenergie von 50 keV implantiert.
Fig. 112 zeigt Dotierungsprofile der N-Kanal-MOS-Transistoren T31, T32 und T33, die den Abtastverstärkerbereich, den peri­ pheren Schaltungsbereich und den Speicherzellenmatrixbereich bilden und die alle in Fig. 111 dargestellt sind, in Quer­ schnittsbereichen entlang der Linie A-A', der Linie B-B' bzw. der Linie C-C'.
In Fig. 112 ist eine Position (d. h. die Tiefe) in einer Quer­ schnittsrichtung entlang der horizontalen Achse aufgetragen, und eine Dotierstoffkonzentration ist entlang der vertikalen Achse aufgetragen. Dabei sind die Gateelektrode (Polysilizium­ schicht), die Gateoxidschicht (SiO2-Schicht) und die Wannen­ schicht (Silizium-Volumenmaterialschicht) in dieser Reihen­ folge entlang der horizontalen Achse von links nach rechts angeordnet.
Wie in der Tabelle 4 zu sehen ist, bleibt die Dotierstoffkon­ zentration in der Gateelektrode bei allen Transistoren gleich­ mäßig auf derselben Menge, und somit liegen die Linie A-A', die Linie B-B' und die Linie C-C' aufeinander, wobei sie als überlappende gerade Linien dargestellt sind (wobei sie in der Zeichnung als drei Linien dargestellt sind, um die jeweiligen Linien erkennbar zu machen). Andererseits ist in der Wannen­ schicht die Kanaldosierung für einen Transistor des gegen hohe Spannung beständigen Bereichs, der einen niedrigen Schwellen­ wert benötigt, geringer, und somit ist die Dotierstoffkonzen­ tration an einer Grenzfläche zwischen der Oxidschicht und dem Volumenmaterial niedrig. Eine Spitzenposition bei jedem Profil liegt in etwa an derselben Stelle, an der jede Kanaldotie­ rungsschicht gebildet ist.
Fig. 113 zeigt die Dicken der jeweiligen Gateoxidschichten. In Fig. 113 sind die N-Kanal-MOS-Transistoren des Logikbereichs, des gegen hohe Spannung beständigen Bereichs und des Speicher­ zellenmatrixbereichs in dieser Reihenfolge entlang der hori­ zontalen Achse von links nach rechts angeordnet. Wie in Fig. 113 zu sehen ist, ist die Oxidschicht des gegen hohe Spannung beständigen Bereichs des "Flash"-Speicherbereichs am dicksten, während die Oxidschicht des Logikbereichs am dünnsten ist, um dadurch die Stromsteuerfähigkeit zu verbessern.
Verfahren zum Herstellen der jeweiligen Transistoren
Im folgenden wird ein Verfahren zum Herstellen der N-Kanal-MOS-Transis­ toren T31 bis T33 des Logikbereichs, des gegen hohe Spannung beständigen Bereichs sowie des Speicherzellenma­ trixbereichs des "Flash"-Speicherbereichs, wie diese in Fig. 111 gezeigt sind, unter Bezugnahme auf die Fig. 114 bis 127 beschrieben.
Zuerst wird in einem in Fig. 114 gezeigten Schritt die LOCOS-Schicht (d. h. die Feldoxidschicht) 72 beispielsweise mit einer Dicke von 4000 Å (400 nm) durch ein LOCOS-Verfahren auf einer Oberfläche des P-leitenden Halbleitersubstrats 71 gebildet. Danach werden Borionen zum Beispiel mit einer Energie von 700 keV und einer Dosierung von 1×1013/cm2 implantiert, um dadurch einen P-leitenden Wannenbereich 171 in dem Halbleitersubstrat 71 zu bilden. Es wird zwar auch ein N-leitender Wannenbereich in dem Halbleitersubstrat 71 zur Schaffung von P-Kanal-MOS-Tran­ sistoren gebildet, jedoch ist dies in der Zeichnung nicht dargestellt und auch nicht beschrieben. Als nächstes werden Borionen zum Beispiel mit einer Energie von 130 keV und einer Dosierung von 5×1012/cm2 implantiert, um dadurch die Kanal­ trennschicht 172 im Inneren des Halbleitersubstrats 71 zu bilden. Die Kanaltrennschicht 172 ist in ihrer Formgebung derart ausgebildet, daß sie zusammen mit der LOCOS-Schicht 72 die elementmäßig unterteilten Bereiche bildet.
Als nächstes wird die Kanaldotierungsschicht 173, die die niedrigste Dotierstoffkonzentration aufweist, in dem Wannen­ bereich 171 des Transistors T32 des gegen hohe Spannung beständigen Bereichs gebildet. Die Kanaldotierungsschicht 173 wird durch Implantieren von Borionen zum Beispiel mit einer Energie von 50 keV und einer Dosierung von 1×1012/cm2 gebil­ det.
Als nächstes wird ein Dotierstoff in den Wannenbereich 171 der Transistoren T31 und T33 des Logikbereichs und des Speicher­ zellenmatrixbereichs implantiert, um dadurch die Kanaldotie­ rungsschicht 175 zu bilden, die eine Dotierstoffkonzentration nach Maßgabe der Transistoren T31 und T33 des Logikbereichs und des Speicherzellenmatrixbereichs aufweist. Die Kanaldotie­ rungsschicht 175 wird durch Implantieren von Borionen zum Beispiel mit einer Energie von 50 keV und einer Dosierung von 1×1013/cm2 gebildet.
Als nächstes wird in einem in Fig. 115 gezeigten Schritt nach der durch ein Wärmeoxidverfahren erfolgenden Bildung einer Oxidschicht 731, die später die Tunneloxidschicht 73 auf einer Hauptfläche des Halbleitersubstrats 71 wird, beispielsweise eine dotierte Polysiliziumschicht 771 als Gateelektroden­ material durch ein chemisches Abscheidverfahren aus der Gasphase auf der Oxidschicht 731 gebildet. Die Oxidschicht 731 besitzt eine Dicke von etwa 100 Å (10 nm), während die dotierte Polysiliziumschicht 771 eine Dicke von etwa 1000 Å (100 nm) aufweist. Als Dotierstoff wird Phosphor (P) verwen­ det. Die Konzentration des Dotierstoffs beträgt etwa 1×1020/cm3.
Als nächstes wird in einem in Fig. 116 gezeigten Schritt eine Resistmaske R261 selektiv auf der dotierten Polysilizium­ schicht 771 in dem Speicherzellenmatrixbereich gebildet. Dabei wird die Resistmaske R261 entlang der Richtung der Gatebreite des Speicherzellenmatrixbereichs gebildet. Ein Bereich der dotierten Polysiliziumschicht 771, der nicht mit der Resist­ maske R261 bedeckt ist, wird durch anisotropes Ätzen entfernt. Dieser Zustand ist in Fig. 117 dargestellt.
Fig. 117 zeigt eine Draufsicht auf Fig. 116 von der Seite der oberen Oberfläche derselben her (d. h. der Seite, auf der die Resistmaske R261 gebildet wird). In dem Speicherzellenma­ trixbereich wird die Resistmaske R261 in Form von rechteckigen Inseln gebildet, die regelmäßig angeordnet sind. Die Resist­ maske R261 wird derart ausgebildet, daß sie eine aktive Schicht AL, die eine Konfiguration nach Art einer rechteckigen Insel aufweist, sowie eine LOCOS-Schicht LL um diese herum bedeckt. Da innerhalb des gegen hohe Spannung beständigen Bereichs und des Logikbereichs die Resistmaske R261 nicht ausgebildet ist, liegt die aktive Schicht AL dort frei. In Fig. 117 ist die Resistmaske R261 zwar teilweise weggelassen, so daß die aktive Schicht AL und die LOCOS-Schicht LL sichtbar sind, jedoch dient dies lediglich zur Verdeutlichung der Struktur unter der Resistmaske R261 und dient somit lediglich der Veranschaulichung.
Nach dem Entfernen der Resistmaske R261 wird dann in einem in Fig. 118 gezeigten Schritt eine Isolierschicht 741, die später die Zwischenlagen-Isolierschicht 74 wird, welche das schwe­ bende Gate von dem Steuergate isoliert, durch ein chemisches Abscheideverfahren aus der Gasphase über der dotierten Poly­ siliziumschicht 771 gebildet. Diese Schicht besitzt eine Struktur, in der eine TEOS-(Tetraethylorthosilikat-)Schicht, eine Nitridschicht (Si3N4) und eine TEOS-Schicht mit einer Dicke von jeweils 100 Å (10 nm) in dieser Reihenfolge aufein­ ander gestapelt sind. Die Zwischenlagen-Isolierschicht 24 wird manchmal auch als "ONO-Schicht" bezeichnet. Die Isolierschicht 741 wird auch auf dem gegen hohe Spannung beständigen Bereich und dem Logikbereich gebildet.
Danach wird in einem in Fig. 119 gezeigten Schritt eine Resistmaske R262 auf der Isolierschicht 741 des Speicher­ zellenmatrixbereichs gebildet, und die Isolierschicht 741 in allen anderen Bereichen wird entfernt. Dabei wird in den ande­ ren Bereichen auch die Oxidschicht 731 entfernt. Dieser Zustand ist in Fig. 120 dargestellt.
Fig. 120 zeigt eine Draufsicht auf Fig. 119 gesehen von der Seite der oberen Oberfläche derselben her (d. h. der Seite, auf der die Resistmaske R262 gebildet wird). Die Resistmaske R262 wird derart ausgebildet, daß sie den Speicherzellenmatrix­ bereich vollständig überdeckt. Da die Resistmaske R262 in dem gegen hohe Spannung beständigen Bereich und dem Logikbereich nicht ausgebildet wird, liegt die aktive Schicht AL in diesen Bereichen frei.
Nach dem Entfernen der Resistmaske R262 wird in einem in Fig. 121 gezeigten Schritt eine Oxidschicht 751, die später die Gateoxidschicht 75 wird, durch ein Wärmeoxidverfahren auf der gesamten Hauptfläche des Halbleitersubstrats 71 gebildet. Da die Isolierschicht 741 auf dem Speicherzellenmatrixbereich die Nitridschicht beinhaltet, wird bei diesem Vorgang die Isolier­ schicht 741 nicht oxidiert, und die Dicke der Isolierschicht 741 bleibt erhalten. Die Dicke der Oxidschicht 751 beträgt etwa 190 Å (19 nm).
In einem in Fig. 122 gezeigten Schritt werden dann die Berei­ che mit Ausnahme des Logikbereichs mit einer Resistmaske R263 bedeckt, und die Oxidschicht 751 auf dem Logikbereich wird durch Naßätzen entfernt. Dieser Zustand ist in Fig. 123 darge­ stellt.
Fig. 123 zeigt eine Draufsicht auf Fig. 122 von der Seite der oberen Oberfläche derselben her (d. h. der Seite, auf der die Resistmaske R263 gebildet wird). Die Resistmaske R263 wird derart ausgebildet, daß sie den Speicherzellenmatrixbereich und den gegen hohe Spannung beständigen Bereich vollständig bedeckt. Da die Resistmaske R263 in dem Logikbereich nicht gebildet wird, liegt die aktive Schicht AL dort frei.
Nach dem Entfernen der Resistmaske R263 wird in einem in Fig. 124 dargestellten Schritt eine Oxidschicht 761, die s 99999 00070 552 001000280000000200012000285919988800040 0002019800089 00004 99880päter die Gateoxidschicht 76 wird, durch ein Wärmeoxidverfahren gebil­ det. Da die Isolierschicht 741 auf dem Speicherzellenmatrix­ bereich die Nitridschicht beinhaltet, wird die Isolierschicht 741 bei diesem Vorgang nicht oxidiert, und die Dicke der Isolierschicht 741 bleibt erhalten. In dem gegen hohe Spannung beständigen Bereich wächst jedoch die Oxidschicht 751 an und gewinnt an Schichtdicke. Die Dicke der Oxidschicht 761 beträgt etwa 60 Å (6 nm). Die Oxidschicht 751 wächst auf eine Dicke von etwa 250 Å (25 nm) an.
In einem in Fig. 125 gezeigten Schritt wird dann eine dotierte Polysiliziumschicht 791 als Gateelektrodenmaterial auf der gesamten Hauptfläche des Halbleitersubstrats 71 durch ein chemisches Abscheidungsverfahren aus der Gasphase gebildet. Die Dicke der dotierten Polysiliziumschicht 791 beträgt etwa 2000 Å (200 nm). Als Dotierstoff wird Phosphor (P) verwendet. Die Konzentration des Dotierstoffs beträgt etwa 5×1020/cm3.
In einem in Fig. 126 gezeigten Schritt wird dann eine Resist­ maske R264 auf der dotierten Polysiliziumschicht 791 gebildet und strukturiert. Dieser Zustand ist in Fig. 127 dargestellt.
Fig. 127 zeigt eine Draufsicht auf Fig. 126 gesehen von der Seite der oberen Oberfläche derselben her (d. h. der Seite, auf der die Resistmaske R264 gebildet wird). Die Resistmaske R264 ist rechtwinklig zu der aktiven Schicht AL ausgebildet, die eine Rechteck-Konfiguration aufweist.
Als Ergebnis der Strukturierung werden die Gateoxidschicht 76 und die Gateelektrode 79 in dem Logikbereich gebildet, die Gateoxidschicht und die Gateelektrode 79 werden in dem gegen hohe Spannung beständigen Bereich gebildet, und die Tunnel­ oxidschicht 73, die Floating-Gate-Elektrode 77 und die Steuer­ gateelektrode 78 werden in dem Speicherzellenmatrixbereich gebildet.
Nach der Bildung der schwachdotierten Drainschichten 177 durch Implantierung von Ionen in den Logikbereich und den gegen hohe Spannung beständigen Bereich wird anschließend die Seitenwand-Oxid­ schicht 80 mit einer Dicke von 1000 Å (100 nm), an der Seitenfläche der Gateoxidschicht 76 und der Gateelektrode 79 an der Seitenfläche der Gateoxidschicht 76 und der Gateelek­ trode 79 sowie an der Seitenfläche der Tunneloxidschicht 73, der Floating-Gate-Elektrode 77, der Zwischenlagen-Isolier­ schicht 74 und der Steuergateelektrode 78 gebildet. Unter Verwendung der Seitenwand-Oxidschicht 80 als Maske werden die Source-/Drainschichten 176 durch Ionenimplantation gebildet. Auf diese Weise erhält man die Struktur des "Flash"-Speichers, wie sie in Fig. 111 gezeigt ist.
Dabei erhält man die schwachdotierten Drainschichten 177 durch Implantieren von Arsenionen zum Beispiel mit einer Energie von 30 keV und einer Dosierung von 1×1013/cm2. Die Source-/Drain­ schichten 126 erhält man durch Injizieren von Arsenionen zum Beispiel mit einer Energie von 50 keV und einer Dosierung von 5×1015/cm2 sowie anschließende Wärmebehandlung bei 850°C für 30 Minuten.
Darauf folgt zwar die Bildung eines Kondensators, einer Zwischenlagen-Isolierschicht, einer Verdrahtungsschicht und dergleichen zur Schaffung des "Flash"-Speichers mit Logik­ schaltung, jedoch ist dies in der Zeichnung nicht dargestellt und wird auch nicht beschrieben.
Probleme mit dem herkömmlichen "Flash"-Speicher mit Logik­ schaltung
Wie vorstehend beschrieben wurde, wird bei dem herkömmlichen "Flash"-Speicher mit Logikschaltung zur Bildung von Transisto­ ren, die in dem Logikbereich, dem gegen hohe Spannung bestän­ digen Bereich und dem Speicherzellenmatrixbereich verwendet werden und die voneinander verschiedene Charakteristika aufweisen, in einem einzigen Chip die Dotierstoffkonzentration der Kanaldotierungsschicht nach Maßgabe eines jeden einzelnen Transistors verändert, und ein Schwellenwert wird eingestellt.
Wenn jedoch die Dotierstoffkonzentration der Kanaldotierungs­ schicht höher wird, steigt der Schwellenwert. Gleichzeitig nimmt eine Diffusionsschicht-Leckage zu, da die Dotierstoff­ konzentration zum Beispiel an einem Übergangsbereich zwischen einer Diffusionsschicht und dem Substrat hoch wird. Mit ande­ ren Worten heißt dies, daß sich der Schwellenwert und die Diffusionsschicht-Leckage in einer Wechselwirkungsbeziehung zueinander befinden und daß somit ein Leckstrom automatisch bestimmt ist, sobald der Schwellenwert festgelegt ist. Die Wechselwirkungsbeziehung zwischen den beiden genannten Faktoren stellt somit eine Einschränkung hinsichtlich der Ausbildung der Schaltung dar.
Ferner ist es in dem Logikbereich zur Erzielung einer hohen Ansteuerbarkeit erforderlich, eine dünnere Gateoxidschicht als in den anderen Bereichen zu bilden. Zu diesem Zweck ist es notwendig, eine Vielzahl von Transistor-Typen mit voneinander verschiedenen Oxidschichtdicken in dem "Flash"-Speicher zu bilden, der in Form eines einzigen Chips ausgebildet ist, und somit ist es in manchen Fällen erforderlich, die Oxidschichten in mehr als nur einem Schritt zu bilden. In dem gegen hohe Spannung beständigen Bereich zum Beispiel läßt man in dem Schritt zum Entfernen der Resistmaske R263 (s. Fig. 122) die Isolierschicht 751 während der Bildung der Oxidschicht 761 weiter wachsen (s. Fig. 124). Das heißt die Oxidschicht 751 wird in zwei Schritten gebildet. Dies resultiert in einer höheren Wahrscheinlichkeit eines möglichen Eintritts einer Verunreinigung oder dergleichen, so daß wiederum die Zuverläs­ sigkeit der Gateoxidschicht 75 verschlechtert wird oder die Steuerbarkeit der Schichtdicke schlechter wird. Dies führt weiterhin zu dem Problem, daß die Zuverlässigkeit des N-Kanal-MOS-Transis­ tors T32 des gegen hohe Spannung beständigen Bereichs verlorengeht, usw.
Wie vorstehend beschrieben wurde, werden bei einer Halbleiter­ vorrichtung, in der eine Vielzahl von Transistor-Typen in einem einzigen Chip ausgebildet sind, Schwellenwerte bisher dadurch eingestellt, daß man die Dotierstoffkonzentrationen der Kanaldotierungsschichten nach Maßgabe der Transistoren ändert. Da jedoch zwischen dem Schwellenwert und der Diffu­ sionsschicht-Leckage eine Wechselwirkungsbeziehung besteht, ist der Leckstrom automatisch festgelegt, sobald der Schwel­ lenwert festgelegt ist. Somit entsteht durch die Wechsel­ wirkungsbeziehung zwischen den beiden genannten Faktoren eine Einschränkung hinsichtlich der Ausbildung der Schaltung. Zusätzlich dazu ist es notwendig, die Gateoxidschichten in mehr als nur einem Schritt zu bilden. Dies führt zu einem höheren Risiko eines möglichen Eintritts einer Verunreinigung oder dergleichen, so daß wiederum die Zuverlässigkeit der Gateoxidschichten beeinträchtigt wird oder die Steuerbarkeit der Schichtdicke schlechter wird. Dies führt wiederum zu dem Problem, daß sich die Zuverlässigkeit der Transistoren verschlechtert.
Ein Ziel der vorliegenden Erfindung besteht somit in der Schaffung einer Halbleitervorrichtung, bei der keine solche Wechselwirkungsbeziehung zwischen einem Schwellenwert und einer Diffusionsschicht-Leckage besteht und bei der es nicht erforderlich ist, Gateoxidschichten in mehr als einem Schritt zu bilden, und weiterhin besteht ein Ziel der vorliegenden Erfindung in der Schaffung eines Verfahrens zum Herstellen einer solchen Halbleitervorrichtung.
Erreicht werden diese Ziele gemäß der vorliegenden Erfindung durch eine Halbleitervorrichtung, wie sie in Anspruch 1 ange­ geben ist, sowie durch ein Verfahren zum Herstellen einer solchen Halbleitervorrichtung, wie es in Anspruch 9 angegeben ist.
Gemäß einem ersten Gesichtspunkt schafft die vorliegende Erfindung eine Halbleitervorrichtung mit mindestens einem Transistor auf einem Halbleitersubstrat, wobei der mindestens eine Transistor folgendes aufweist: eine Halbleiterschicht eines ersten Leitfähigkeits-Typs, die auf einer Oberfläche des Halbleitersubstrats gebildet ist; eine Kanaldotierungsschicht des ersten Leitfähigkeits-Typs, die in der Halbleiterschicht selektiv gebildet ist; und eine Steuerelektrode, die über der Halbleiterschicht an einer Stelle gebildet ist, die der Kanal­ dotierungsschicht gegenüberliegt; wobei die Steuerelektrode eine Polysiliziumschicht aufweist, die in ihrem Inneren einen Dotierstoff eines zweiten Leitfähigkeits-Typs und Stickstoff enthält, und wobei der Stickstoff in einen niedrigeren Bereich der Polysiliziumschicht in einer derartigen Weise eingebracht ist, daß der Dotierstoff in einem oberen Bereich der Poly­ siliziumschicht eine relativ hohe Konzentration aufweist, jedoch in dem unteren Bereich der Polysiliziumschicht eine relativ niedrige Konzentration aufweist.
Bei der Halbleitervorrichtung gemäß dem ersten Gesichtspunkt der vorliegenden Erfindung wird aufgrund der Tatsache, daß die Steuerelektrode eine Polysiliziumschicht beinhaltet, die in ihrem Inneren einen Dotierstoff eines zweiten Leitfähigkeits-Typs und Stickstoff enthält, sowie aufgrund der Tatsache, daß der Stickstoff in einen oberen Bereich der Polysiliziumschicht in einer derartigen Weise eingebracht ist, daß der Dotierstoff in einem oberen Bereich der Polysiliziumschicht eine relativ hohe Konzentration aufweist, jedoch in dem unteren Bereich der Polysiliziumschicht eine relativ niedrige Konzentration auf­ weist, im Betrieb der Vorrichtung eine Verarmungsschicht in der Polysiliziumschicht nach Maßgabe des Bereichs, in dem die Konzentration des Dotierstoffs relativ gering ist, erzeugt, so daß die wirksame Dicke der Gateoxidschicht nach Maßgabe des Bereichs bestimmt wird, in dem die Verarmungsschicht erzeugt wird.
Wenn eine Vielzahl von Transistor-Typen mit voneinander ver­ schiedenen Charakteristika (z. B. mit voneinander verschiedenen erforderlichen technischen Daten) gebildet werden soll, wird durch Verändern der jeweiligen Dotierstoffkonzentrationen die wirksame Dicke der Gateoxidschicht verändert und ein Schwel­ lenwert wird festgelegt. Im Gegensatz zu der bisherigen Praxis ist es somit nicht erforderlich, die Dotierstoffkonzentration der Kanaldotierungsschicht nach Maßgabe der Charakteristika von Transistoren zu ändern, sondern es ist möglich, die Dotierstoffkonzentration der Kanaldotierungsschicht auf einen derartigen Wert festzulegen, bei dem ein Leckstrom von einer Diffusionsschicht (d. h. eine Diffusionsschicht-Leckage) auf ein Minimum unterdrückt wird.
Wenn z. B. die Dotierstoffkonzentration der Kanaldotierungs­ schicht derart eingestellt ist, daß eine Diffusionsschicht-Leckage auf ein Minimum sinkt, und ein Schwellenwert mittels der Dotierstoffkonzentration und der Konzentration des Stick­ stoffs festgelegt wird, ist die Wechselwirkungsbeziehung zwischen dem Schwellenwert und der Diffusionsschicht-Leckage aufgehoben und eine diesbezüglich bestehende Einschränkung bei der Schaltungsausbildung ist eliminiert. Da es ferner möglich ist, die wirksame Dicke der Gateoxidschicht zu verändern, ist es nicht erforderlich, die Gateoxidschichten der Transistoren, die voneinander verschiedene Durchschlagspannungen besitzen, mit voneinander verschiedenen Dicken auszubilden.
Gemäß einem zweiten Gesichtspunkt der Erfindung besitzt bei der Halbleitervorrichtung gemäß der ersten Gesichtspunkt mindestens ein Transistor mindestens zwei Transistor-Typen, wobei mindestens zwei Transistor-Typen derart strukturiert sind, daß die Konzentrationen des Stickstoffs in mindestens zwei Transistor-Typen voneinander verschieden sind.
Da gemäß dem zweiten Gesichtspunkt der Erfindung Konzentratio­ nen des Stickstoffs in mindestens zwei Transistor-Typen von­ einander verschieden sind, sind auch die Verteilungen der Dotierstoffkonzentrationen in den Polysiliziumschichten voneinander verschieden. Das heißt, wenn die Dotierstoffkon­ zentrationen die gleichen sind, ändert sich in dem Transistor, in dem die Stickstoffkonzentration höher ist, die Verteilung der Dotierstoffkonzentration abrupter als in dem anderen Transistor. Als Ergebnis hiervon wird während des Betriebs der Vorrichtung eine Verarmungsschicht in einem größeren Bereich in den Polysiliziumschichten hervorgerufen, und die wirksamen Dicken der Gateoxidschichten werden dick. Verwendet man dies bei einem Transistor, der die dickste Gateoxidschichtdicke aufweisen muß, läßt sich somit die tatsächliche Gateoxid­ schichtdicke dünn ausbilden. Da es ferner möglich ist, die wirksamen Dicken der Gateoxidschichten durch Verändern der Stickstoffkonzentrationen unterschiedlich zu machen, ist es nicht erforderlich, eine Anzahl von Arten von Gateoxidschich­ ten zu bilden, die voneinander verschiedene Dicken aufweisen.
Gemäß einem dritten Gesichtspunkt der Erfindung beinhalten bei der Halbleitervorrichtung gemäß dem zweiten Gesichtspunkt mindestens zwei Transistor-Typen einen ersten, einen zweiten und einen dritten Transistor-Typ, wobei der erste Transistor-Typ folgendes aufweist: ein Paar erster Halbleiterbereiche des zweiten Leitfähigkeits-Typs, die selektiv und voneinander unabhängig bzw. voneinander getrennt in der Halbleiterschicht des ersten Transistor-Typs gebildet sind; und eine erste Gateoxidschicht, die auf der Halbleiterschicht des ersten Transistor-Typs zwischen dem Paar der ersten Halbleiterberei­ che gebildet ist; wobei die Kanaldotierungsschicht des ersten Transistor-Typs zwischen dem Paar der ersten Halbleiterberei­ che gebildet ist; wobei die Steuerelektrode des ersten Transi­ stor-Typs folgendes aufweist: eine erste Polysiliziumschicht, die auf der ersten Gateoxidschicht gebildet ist; und einen ersten eingebauten Stickstoffbereich, der in der ersten Poly­ siliziumschicht gebildet ist; wobei der zweite Transistor-Typ folgendes aufweist: ein Paar zweiter Halbleiterbereiche des zweiten Leitfähigkeits-Typs, die selektiv und voneinander getrennt in der Halbleiterschicht des zweiten Transistor-Typs gebildet sind; und eine zweite Gateoxidschicht, die auf der Halbleiterschicht des zweiten Transistor-Typs zwischen dem Paar der zweiten Halbleiterbereiche gebildet ist; wobei die Kanaldotierungschicht des zweiten Transistor-Typs zwischen dem Paar der zweiten Halbleiterbereiche gebildet ist; wobei die Steuerelektrode des zweiten Transistor-Typs folgendes auf­ weist: eine zweite Polysiliziumschicht, die auf der zweiten Gateoxidschicht gebildet ist; und einen zweiten eingebauten Stickstoffbereich, der in der zweiten Polysiliziumschicht gebildet ist; wobei der dritte Transistor-Typ folgendes aufweist: ein Paar dritter Halbleiterbereiche des zweiten Leitfähigkeits-Typs, die selektiv und voneinander getrennt in der Halbleiterschicht des dritten Transistor-Typs gebildet sind; und eine dritte Gateoxidschicht, die auf der Halbleiter­ schicht des dritten Transistor-Typs zwischen dem Paar der dritten Halbleiterbereiche gebildet ist; wobei die Kanaldotie­ rungsschicht des dritten Transistor-Typs zwischen dem Paar der dritten Halbleiterbereiche gebildet ist; wobei die Steuerelek­ trode des dritten Transistor-Typs folgendes aufweist: eine dritte Polysiliziumschicht, die auf der dritten Gateoxid­ schicht gebildet ist; und einen dritten eingebauten Stick­ stoffbereich, der in der dritten Polysiliziumschicht gebildet ist; wobei Konzentrationen in dem ersten, dem zweiten und dem dritten eingebauten Stickstoffbereich voneinander verschieden sind; wobei die erste, die zweite und die dritte Gateoxid­ schicht dieselbe Dicke besitzen; und wobei die Kanaldotie­ rungsschichten der Transistoren des ersten, des zweiten und des dritten Transistor-Typs die gleichen Dotierstoffkonzentra­ tionen aufweisen.
Gemäß dem dritten Gesichtspunkt der Erfindung besitzen der erste, der zweite und der dritte eingebaute Stickstoffbereich somit voneinander verschiedene Konzentrationen, die erste, die zweite und die dritte Gateoxidschicht haben die gleiche Dicke, und die erste, die zweite und die dritte Kanaldotierungs­ schicht besitzen die gleiche Dotierstoffkonzentration. Wenn bei einem DRAM der erste Transistor-Typ als Abtastverstärker­ schaltung verwendet wird, der zweite Transistor-Typ als peri­ phere Schaltung verwendet wird und der dritte Transistor-Typ als Speicherzellenmatrix verwendet wird, ist es somit möglich, wenn die Dotierstoffkonzentrationen der Gateelektroden iden­ tisch sind und die Konzentrationen des ersten, des zweiten und des dritten eingebauten Stickstoffbereichs jeweils unter­ schiedlich sind, die wirksamen Dicken der Gateoxidschichten unterschiedlich zu machen und einen Schwellenwert einzustel­ len.
Im Gegensatz zu der bisherigen Praxis ist es somit nicht erforderlich, die Dotierstoffkonzentrationen der Kanaldotie­ rungsschichten nach Maßgabe der Charakteristika von Transisto­ ren zu ändern, sondern es ist möglich, die Dotierstoffkonzen­ trationen der Kanaldotierungsschichten auf einen derartigen Wert festzulegen, bei dem ein Leckstrom von einer Diffusions­ schicht (d. h. eine Diffusionsschicht-Leckage) auf ein Minimum unterdrückt wird. Wenn z. B. die Dotierstoffkonzentrationen der Kanaldotierungsschichten derart eingestellt sind, daß eine Diffusionsschicht-Leckage auf ein Minimum sinkt, und ein Schwellenwert mittels der Dotierstoffkonzentrationen des ersten, zweiten und dritten eingebauten Stickstoffbereichs sowie der Konzentration des Stickstoffs festgelegt wird, ist die Wechselwirkungsbeziehung zwischen dem Schwellenwert und der Diffusionsschicht-Leckage aufgehoben und eine diesbezüg­ lich bestehende Einschränkung bei der Schaltungsausbildung ist eliminiert. Ferner hat ein Verändern der Konzentrationen des ersten, zweiten und dritten eingebauten Stickstoffbereichs weniger Einfluß auf die übrigen Strukturen als ein Verändern der Dotierstoffkonzentration der Kanaldotierungsschicht, die in dem Halbleitersubstrat gebildet ist. Genauer gesagt, es ist eine Ionenimplantation in ein Halbleitersubstrat, insbesondere eine Implantation mit hoher Dosierung, eine Ursache für Ver­ schlechterungen bei der Kristallqualität des Halbleitersub­ strats. Da jedoch die Steuerelektrode, die in einer äußersten Position angeordnet ist, gemäß der vorliegenden Erfindung bearbeitet wird, entsteht ein solches Problem bei der Erfin­ dung nicht.
Gemäß einem vierten Gesichtspunkt der Erfindung beinhalten bei der Halbleitervorrichtung gemäß dem zweiten Gesichtspunkt mindestens zwei Transistor-Typen einen ersten, einen zweiten und einen dritten Transistor-Typ, wobei der erste Transistor-Typ folgendes aufweist: ein Paar erster Halbleiterbereiche des zweiten Leitfähigkeits-Typs, die selektiv und voneinander getrennt in der Halbleiterschicht des ersten Transistor-Typs gebildet sind; und eine erste Gateoxidschicht, die auf der Halbleiterschicht des ersten Transistor-Typs zwischen dem Paar der ersten Halbleiterbereiche gebildet ist; wobei die Kanaldo­ tierungsschicht des ersten Transistor-Typs zwischen dem Paar der ersten Halbleiterbereiche gebildet ist; wobei die Steuer­ elektrode des ersten Transistor-Typs folgendes aufweist: eine erste Polysiliziumschicht, die auf der ersten Gateoxidschicht gebildet ist; und einen ersten eingebauten Stickstoffbereich, der in der ersten Polysiliziumschicht gebildet ist; wobei der zweite Transistor-Typ folgendes aufweist: ein Paar zweiter Halbleiterbereiche des zweiten Leitfähigkeits-Typs, die selek­ tiv und voneinander getrennt in der Halbleiterschicht des zweiten Transistor-Typs gebildet sind; und eine zweite Gate­ oxidschicht, die auf der Halbleiterschicht des zweiten Transi­ stor-Typs zwischen dem Paar der zweiten Halbleiterbereiche gebildet ist; wobei die Kanaldotierungsschicht des zweiten Transistor-Typs zwischen dem Paar der zweiten Halbleiterberei­ che gebildet ist; wobei die Steuerelektrode des zweiten Tran­ sistor-Typs folgendes aufweist: eine zweite Polysilizium­ schicht, die auf der zweiten Gateoxidschicht gebildet ist; und einen zweiten eingebauten Stickstoffbereich, der in der zwei­ ten Polysiliziumschicht gebildet ist; wobei der dritte Transi­ stor-Typ folgendes aufweist: ein Paar dritter Halbleiterberei­ che des zweiten Leitfähigkeits-Typs, die selektiv und vonein­ ander getrennt in der Halbleiterschicht des dritten Transi­ stor-Typs gebildet sind; eine dritte Gateoxidschicht, die auf der Halbleiterschicht des dritten Transistor-Typs zwischen dem Paar der dritten Halbleiterbereiche gebildet ist; eine Floating-Gate-Elektrode, die auf der dritten Gateoxidschicht gebildet ist; und eine Zwischenlagen-Isolierschicht, die auf der Floating-Gate-Elektrode gebildet ist; wobei die Kanaldo­ tierungsschicht des dritten Transistor-Typs zwischen dem Paar der dritten Halbleiterbereiche gebildet ist; wobei die Steuer­ elektrode des dritten Transistor-Typs folgendes aufweist: eine dritte Polysiliziumschicht, die auf der dritten Gateoxid­ schicht gebildet ist; und einen dritten eingebauten Stick­ stoffbereich, der in der dritten Polysiliziumschicht gebildet ist; wobei eine Konzentration des ersten eingebauten Stick­ stoffbereichs höher ist als die des zweiten und des dritten eingebauten Stickstoffbereichs, wobei die erste und die zweite Gateoxidschicht dieselbe Dicke aufweisen, bei denen es sich um eine erste Dicke handelt, während die dritte Gateoxidschicht eine zweite Dicke besitzt, die größer ist als die erste Dicke; und wobei die Kanaldotierungsschichten der Transistoren des ersten, des zweiten und des dritten Transistor-Typs dieselben Dotierstoffkonzentrationen aufweisen.
Gemäß dem vierten Gesichtspunkt der Erfindung ist somit die Konzentration des ersten eingebauten Stickstoffbereichs höher als die des zweiten und des dritten eingebauten Stickstoffs­ bereichs, und die erste und die zweite Gateoxidschicht haben die gleiche Dicke, bei der es sich um eine erste Dicke handelt, während die dritte Gateoxidschicht eine zweite Dicke aufweist, die größer ist als die erste Dicke, und die Kanal­ dotierungsschichten des ersten und des zweiten Transistor-Typs besitzen die gleiche Dotierstoffkonzentration. Bei einem "Flash"-Speicher bzw. einem Speicher mit schneller Umsetzzeit zum Beispiel ist es bei Verwendung eines ersten Transistor-Typs in einer Schaltung, die eine hohe Durchbruchspannung aufweisen muß, bei Verwendung des zweiten Transistor-Typs in einer peripheren Schaltung und bei Verwendung des dritten Transistor-Typs in einer Speicherzellenmatrix nicht erforder­ lich, die Gateoxidschichten von Transistoren, die voneinander verschiedene Durchbruchspannungen aufweisen, mit voneinander verschiedenen Dicken zu bilden.
Ferner kann bei einem "Flash"-Speicher mit Logikschaltung der erste Transistor-Typ in einer Schaltung verwendet werden, die eine hohe Durchbruchspannung aufweisen muß, der zweite Transi­ stor-Typ in einer logischen Schaltung verwendet werden und der dritte Transistor-Typ in einer Speicherzellenmatrix verwendet werden. Da es möglich ist, Schwellenwerte durch unterschiedli­ che Ausbildung der wirksamen Dicken der Gateoxidschichten festzulegen, ist es ferner nicht notwendig, die Dotierstoff­ konzentrationen der Kanaldotierungsschichten in Abhängigkeit von den Charakteristika der Transistoren zu verändern, und es ist möglich, die Konzentrationen auf derartige Werte festzule­ gen, bei denen ein Leckstrom von einer Diffusionsschicht (d. h. eine Diffusionsschicht-Leckage) auf ein so gering wie mögli­ ches Ausmaß unterdrückt werden kann.
Durch Einstellen der Dotierstoffkonzentrationen der Kanaldo­ tierungsschichten auf solche Werte, bei denen eine Diffusions­ schicht-Leckage so gering wie möglich ist, sowie unter gleich­ zeitiger Einstellung der Durchbruchspannungs-Charakteristika und der Schwellenwerte mittels der Stickstoffkonzentrationen ist es somit möglich, die Anforderungen hinsichtlich der Durchbruchspannungen zu erfüllen, die Wechselwirkungsbeziehung zwischen den Schwellenwerten und der Diffusionsschicht-Leckage aufzubrechen sowie eine diesbezüglich bestehende Einschränkung hinsichtlich der Schaltungsausbildung zu eliminieren. Weiter­ hin ist es dann, wenn auch Gateoxidschichten mit voneinander verschiedenen Dicken ausgebildet werden sollen, durch Verän­ dern der wirksamen Dicken der Gateoxidschichten möglich, die Arten von Gateoxidschichten zu reduzieren. Dies ermöglicht eine Vereinfachung der Herstellungsvorgänge beim Bilden der Gateoxidschichten sowie die Schaffung von Gateoxidschichten, die eine ausgezeichnete Zuverlässigkeit und Kontrollierbarkeit beim Steuern der Schichtdicke besitzen.
Gemäß einem fünften Gesichtspunkt der vorliegenden Erfindung beinhalten bei der Halbleitervorrichtung gemäß dem zweiten Gesichtspunkt mindestens zwei Transistor-Typen einen ersten, einen zweiten und einen dritten Transistor-Typ, wobei der erste Transistor-Typ folgendes aufweist: ein Paar erster Halb­ leiterbereiche des zweiten Leitfähigkeits-Typs, die selektiv und voneinander getrennt in der Halbleiterschicht des ersten Transistor-Typs gebildet sind; und eine erste Gateoxidschicht, die auf der Halbleiterschicht des ersten Transistor-Typs zwischen dem Paar der ersten Halbleiterbereiche gebildet ist; wobei die Kanaldotierungsschicht des ersten Transistor-Typs zwischen dem Paar der ersten Halbleiterbereiche gebildet ist; wobei die Steuerelektrode des ersten Transistor-Typs folgendes aufweist: eine erste Polysiliziumschicht, die auf der ersten Gateoxidschicht gebildet ist; und einen ersten eingebauten Stickstoffbereich, der in der ersten Polysiliziumschicht gebildet ist; wobei der zweite Transistor-Typ folgendes aufweist: ein Paar zweiter Halbleiterbereiche des zweiten Leitfähigkeits-Typs, die selektiv und voneinander getrennt in der Halbleiterschicht des zweiten Transistor-Typs gebildet sind; und eine zweite Gateoxidschicht, die auf der Halbleiter­ schicht des zweiten Transistor-Typs zwischen dem Paar der zweiten Halbleiterbereiche gebildet ist; wobei die Kanaldotie­ rungsschicht des zweiten Transistor-Typs zwischen dem Paar der zweiten Halbleiterbereiche gebildet ist; wobei die zweite Steuerelektrode des zweiten Transistor-Typs folgendes aufweist: eine zweite Polysiliziumschicht, die auf der zweiten Gateoxidschicht gebildet ist; und einen zweiten eingebauten Stickstoffbereich, der in der zweiten Polysiliziumschicht gebildet ist; wobei der dritte Transistor-Typ folgendes aufweist: ein Paar dritter Halbleiterbereiche des zweiten Leitfähigkeits-Typs, die selektiv und voneinander getrennt in der Halbleiterschicht des dritten Transistor-Typs gebildet sind; eine dritte Gateoxidschicht, die auf der Halbleiter­ schicht des dritten Transistor-Typs zwischen dem Paar der dritten Halbleiterbereiche gebildet ist; wobei die Kanaldotie­ rungsschicht des dritten Transistor-Typs zwischen dem Paar der dritten Halbleiterbereiche gebildet ist; wobei die Steuerelek­ trode des dritten Transistor-Typs folgendes aufweist: eine dritte Polysiliziumschicht, die auf der dritten Gateoxid­ schicht gebildet ist; und einen dritten eingebauten Stick­ stoffbereich, der in der dritten Polysiliziumschicht gebildet ist; wobei eine Konzentration des dritten eingebauten Stick­ stoffbereichs höher ist als die des ersten und des zweiten eingebauten Stickstoffbereichs; wobei die erste, die zweite und die dritte Gateoxidschicht dieselbe Dicke aufweisen; und wobei die Kanaldotierungsschichten der Transistoren des ersten und des dritten Transistor-Typs dieselben Dotierstoffkonzen­ trationen aufweisen.
Gemäß dem fünften Gesichtspunkt der Erfindung ist die Konzen­ tration des dritten eingebauten Stickstoffbereichs höher als die des ersten und des zweiten eingebauten Stickstoffbereichs, die erste, die zweite und die dritte Gateoxidschicht besitzen die gleiche Dicke, und die Kanaldotierungsschichten des ersten, zweiten und dritten Transistor-Typs besitzen die gleiche Dotierstoffkonzentration. Bei einem DRAM mit Logik­ schaltung zum Beispiel wird bei Verwendung des ersten Transi­ stor-Typs in einer Logikschaltung, des zweiten Transistor-Typs in einer Abtastverstärkerschaltung und des dritten Transistor-Typs in einer Speicherzellenmatrix in der Speicherzellenma­ trix, in der die Stickstoffkonzentration am höchsten ist, eine Verarmungsschicht in einem großen Bereich innerhalb der Steuerelektroden erzeugt, so daß die Oxidschichtdicke wir­ kungsmäßig hoch wird und der Schwellenwert hoch ist.
Durch Einstellen der Dotierstoffkonzentrationen der Kanaldo­ tierungsschichten der Transistoren des ersten, zweiten und dritten Typs auf solche Werte, bei denen eine Diffusions­ schicht-Leckage so gering wie möglich ist, und unter gleich­ zeitiger Festlegung der Schwellenwerte mittels der Stickstoff­ konzentrationen ist es somit möglich, die Wechselwirkungs­ beziehung zwischen den Schwellenwerten und der Diffusions­ schicht-Leckage aufzubrechen und somit eine diesbezüglich bestehende Einschränkung hinsichtlich der Schaltungsausbildung zu eliminieren.
Gemäß einem sechsten Gesichtspunkt der vorliegenden Erfindung wird eine Halbleitervorrichtung geschaffen, die mindestens einen Transistor auf einem Halbleitersubstrat aufweist, wobei mindestens ein Transistor folgendes aufweist: einen aktiven Bereich, der durch eine Feldoxidschicht definiert ist, die auf einer Hauptfläche des Halbleitersubstrats selektiv gebildet ist; eine Oxidschicht, die auf dem aktiven Bereich gebildet ist; und eine Steuerelektrode, die auf der Oxidschicht und der Feldoxidschicht gebildet ist, wobei die Steuerelektrode in ihrem Inneren eine Polysiliziumschicht aufweist, in die ein Dotierstoff des gleichen Leitfähigkeits-Typs wie der einer Source-/Drainschicht sowie Stickstoff eingebracht sind, und daß der Stickstoff selektiv in einen unteren Bereich der Poly­ siliziumschicht an einem Randbereich des aktiven Bereichs derart eingebracht ist, daß der Dotierstoff in einem oberen Bereich der Polysiliziumschicht eine relativ hohe Konzentra­ tion aufweist, jedoch in dem unteren Bereich der Polysilizium­ schicht eine relativ niedrige Konzentration aufweist.
Da gemäß dem sechsten Gesichtspunkt der Erfindung Stickstoff selektiv in einen unteren Bereich der Polysiliziumschicht derart eingebracht ist, daß der Dotierstoff in einem oberen Bereich der Polysiliziumschicht eine relativ hohe Konzentra­ tion aufweist, jedoch in dem unteren Bereich der Polysilizium­ schicht eine relativ niedrige Konzentration aufweist, wird während des Betriebs der Vorrichtung eine Verarmungsschicht in den Polysiliziumschichten nach Maßgabe des Bereichs gebildet, in dem die Konzentration des Dotierstoffs relativ niedrig ist, so daß die wirksame Dicke der Gateoxidschicht in Abhängigkeit von dem Bereich bestimmt wird, in dem die Verarmungsschicht gebildet wird. Während des Betriebs der Vorrichtung wird somit ein Bereich, in dem die Verarmungschicht gebildet wird, in der Polysiliziumschicht in einem Randbereich des aktiven Bereichs größer, die wirksame Dicke der Oxidschicht wird groß und der Schwellenwert wird partiell erhöht. Wenn als Halbleitersub­ strat zum Beispiel ein SOI- (Silizium-auf-Isolator-) Substrat verwendet wird, wird somit beispielsweise ein Problem eines verminderten Schwellenwerts aufgrund der Struktur des Rand­ bereichs gelöst.
Gemäß einem weiteren Gesichtspunkt der Erfindung wird bei der Halbleitervorrichtung gemäß dem sechsten Gesichtspunkt Stick­ stoff mit einer Dosierung von 1×1015/cm2 bis 1×1016/cm2 einge­ bracht.
Gemäß diesem weiteren Gesichtspunkt der Erfindung ist die Steuerelektrode auf der Oxidschicht und der Feldoxidschicht gebildet und weist in ihrem Inneren die erste Polysilizium­ schicht, in die Stickstoff eingebracht ist, sowie die zweite Polysiliziumschicht auf, in die der Dotierstoff des gleichen Leitfähigkeits-Typs wie der der Source-/Drainsschicht und Stickstoff eingebracht sind. Im Betrieb des Transistors wird somit eine Verarmungsschicht in der ersten Polysiliziumschicht gebildet, die Oxidschicht wird wirkungsmäßig dick, und ein Schwellenwert wird hoch. Selbst wenn die Dicke der Oxidschicht für eine an die Gateelektrode angelegte Spannung nicht ange­ messen ist, ist dennoch ein elektrisches Feld auf der Oxid­ schicht klein, wodurch wiederum ein dielektrisches Durchschla­ gen der Oxidschicht verhindert ist und die Zuverlässigkeit des Transistors verbessert ist.
Gemäß einem siebten Gesichtspunkt der Erfindung wird eine Halbleitervorrichtung geschaffen, die mindestens einen Transi­ stor auf einem Halbleitersubstrat aufweist, wobei der minde­ stens eine Transistor folgendes aufweist: einen aktiven Bereich, der durch eine Feldoxidschicht gebildet ist, die auf einer Hauptfläche des Halbleitersubstrats selektiv gebildet ist; eine Oxidschicht, die auf dem aktiven Bereich gebildet ist; und eine Steuerelektrode, die auf der Oxidschicht und der Feldoxidschicht gebildet ist, wobei die Steuerelektrode in ihrem Inneren eine erste Polysiliziumschicht, in die Stick­ stoff eingebracht ist, sowie eine zweite Polysiliziumschicht aufweist, in die ein Dotierstoff desselben Leitfähigkeits-Typs wie der einer Source-/Drainschicht eingebracht ist.
Bei der Halbleitervorrichtung gemäß dem siebten Gesichtspunkt der Erfindung erhält man die Stickstoffkonzentration, die für die Halbleitervorrichtung gemäß dem sechsten oder dem genann­ ten weiteren Gesichtspunkt angemessen ist.
Gemäß einem achten Gesichtspunkt der Erfindung wird bei der Halbleitervorrichtung gemäß dem siebten Gesichtspunkt Stick­ stoff mit einer Dosierung von 1×1015/cm2 bis 1×1016/cm2 einge­ bracht.
Gemäß einem Verfahren zum Herstellen einer Halbleitervorrich­ tung gemäß der Erfindung hat der Dotierstoff eine derartige Konzentrationsverteilung, daß die Konzentration in einem oberen Bereich der Polysiliziumschicht relativ hoch ist, jedoch in dem unteren Bereich der Polysiliziumschicht niedri­ ger ist. Das Verfahren zum Herstellen einer Halbleitervorrich­ tung gemäß der Erfindung ist somit geeignet für die Herstel­ lung einer Halbleitervorrichtung gemäß dem ersten Gesichts­ punkt der Erfindung.
Gemäß einem neunten Gesichtspunkt der Erfindung wird ein Verfahren zum Herstellen einer Halbleitervorrichtung geschaf­ fen, bei der mindestens ein Transistor auf einem Halbleiter­ substrat vorgesehen wird, wobei das Verfahren folgende Schritte aufweist: (a) Bilden einer Halbleiterschicht eines ersten Leitfähigkeits-Typs in einer Oberfläche des Halbleiter­ substrats an einer Stelle, an der der mindestens eine Transi­ stor gebildet wird; (b) selektives Bilden einer Kanaldotie­ rungsschicht des ersten Leitfähigkeits-Typs in der Halbleiter­ schicht von mindestens einem Transistor durch Ionenimplanta­ tion; (c) Bilden einer Steuerelektrode über der Halbleiter­ schicht von mindestens einem Transistor an einer der Kanaldo­ tierungsschicht gegenüberliegenden Stelle; wobei der Schritt (c) einen Schritt (c-1) beinhaltet, in dem eine Polysilizium­ schicht gebildet wird, die einen Dotierstoff eines zweiten Leitfähigkeits-Typs und Stickstoff beinhaltet, und der Schritt (c-1) einen Schritt beinhaltet, in dem der Stickstoff in einen unteren Bereich der Polysiliziumschicht eingebracht wird.
Gemäß dem Verfahren zum Herstellen einer Halbleitervorrichtung nach dem neunten Gesichtspunkt der Erfindung ist es möglich, ein Herstellungsverfahren zu schaffen, das für die Herstellung der Halbleitervorrichtung gemäß dem dritten Gesichtspunkt der Erfindung geeignet ist.
Gemäß einem zehnten Gesichtspunkt der Erfindung beinhaltet bei dem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß dem neunten Gesichtspunkt mindestens ein Transistor einen ersten, einen zweiten und eine dritten Transistor-Typ, wobei der Schritt (c) folgende Schritte aufweist: Bilden einer Oxid­ schicht auf den Halbleiterschichten des ersten, des zweiten und des dritten Transistor-Typs; Bilden einer ersten Polysili­ ziumschicht auf der Oxidschicht; Einbringen eines Dotierstoffs des zweiten Leitfähigkeits-Typs in die erste Polysilizium­ schicht, um dadurch eine zweite Polysiliziumschicht zu bilden; Einbringen von Stickstoff in einen unteren Bereich der zweiten Polysiliziumschicht mit einer Dosierung n1, um dadurch einen ersten Stickstoffbereich zu bilden; Anbringen einer Maske über der zweiten Polysiliziumschicht an einer Stelle, an der der erste Transistor-Typ gebildet wird, und Einbringen von Stick­ stoff in den ersten Stickstoffbereich in einem verbleibenden Bereich der zweiten Polysiliziumschicht mit einer Dosierung n2, um dadurch einen zweiten Stickstoffbereich zu bilden; Anbringen einer Maske über der zweiten Polysiliziumschicht an einer Stelle, an der der zweite Transistor-Typ gebildet wird, und Einbringen von Stickstoff in den zweiten Stickstoffbereich in einem verbleibenden Bereich der zweiten Polysiliziumschicht mit einer Dosierung n3, um dadurch einen dritten Stickstoffbe­ reich zu bilden; und selektives Entfernen der zweiten Polysi­ liziumschicht und der Oxidschicht durch Strukturierung, um dadurch folgendes zu bilden: eine erste Gateoxidschicht und die Steuerelektrode des ersten Transistor-Typs auf der Halb­ leiterschicht des ersten Transistor-Typs; eine zweite Gate­ oxidschicht und die Steuerelektrode des zweiten Transistor-Typs auf der Halbleiterschicht des zweiten Transistor-Typs; und eine dritte Gateoxidschicht und die Steuerelektrode des dritten Transistor-Typs auf der Halbleiterschicht des dritten Transistor-Typs.
Gemäß dem Verfahren zum Herstellen der Halbleitervorrichtung nach dem zehnten Gesichtspunkt der Erfindung ist es möglich, ein Herstellungsverfahren zu schaffen, das zur Herstellung einer Halbleitervorrichtung gemäß dem vierten Gesichtspunkt der Erfindung geeignet ist.
Gemäß einem elften Gesichtspunkt der Erfindung beinhaltet bei dem Verfahren zum Herstellen einer Halbleitervorrichtung nach dem neunten Gesichtspunkt mindestens ein Transistor einen ersten, einen zweiten und einen dritten Transistor-Typ, wobei der Schritt (c) folgende Schritte aufweist: Bilden einer ersten Oxidschicht mit einer ersten Dicke auf den Halbleiter­ schichten des ersten, des zweiten und des dritten Transistor-Typs; selektives Bilden einer ersten Polysiliziumschicht, die gleichmäßig einen Dotierstoff des zweiten Leitfähigkeits-Typs aufweist, auf der ersten Oxidschicht auf der Halbleiterschicht des dritten Transistor-Typs; selektives Bilden einer Isolier­ schicht auf der ersten Polysiliziumschicht unter Entfernung der ersten Oxidschicht an Stellen, an denen der erste und der zweite Transistor-Typ gebildet werden; Bilden einer zweiten Oxidschicht mit einer zweiten Dicke, die dünner ist als die erste Dicke, auf der Halbleiterschicht des ersten Transistor-Typs und des zweiten Transistor-Typs; Bilden einer zweiten Polysiliziumschicht auf der zweiten Oxidschicht und der Isolierschicht; Einbringen von Stickstoff in einen unteren Bereich der zweiten Polysiliziumschicht mit einer Dosierung n1, um dadurch einen ersten Stickstoffbereich zu bilden; Anbringen einer Maske über der zweiten Polysiliziumschicht an einer Stelle, an der der zweite und der dritte Transistor-Typ gebildet werden, und Einbringen von Stickstoff in den ersten Stickstoffbereich in einem verbleibenden Bereich der zweiten Polysiliziumschicht mit einer Dosierung n2, um dadurch einen zweiten Stickstoffbereich zu bilden; und selektives Entfernen der zweiten Polysiliziumschicht sowie der ersten und der zweiten Oxidschicht durch Strukturierung, um dadurch folgendes zu bilden: eine erste Gateoxidschicht und die Steuerelektrode des ersten Transistor-Typs auf der Halbleiterschicht des ersten Transistor-Typs; eine zweite Gateoxidschicht und die Steuerelektrode des zweiten Transistor-Typs auf der Halblei­ terschicht des zweiten Transistor-Typs; und eine dritte Gate­ oxidschicht, eine Floating-Gate-Elektrode, eine Zwischenlagen-Isolier­ schicht und die Steuerelektrode des dritten Transistor-Typs auf der Halbleiterschicht des dritten Transistor-Typs.
Gemäß dem Verfahren zum Herstellen einer Halbleitervorrichtung nach dem elften Gesichtspunkt der Erfindung ist es möglich, ein Herstellungsverfahren zu schaffen, das zum Herstellen der Halbleitervorrichtung gemäß dem fünften Gesichtspunkt der Erfindung geeignet ist.
Die Erfindung wird mit weiteren Merkmalen und Vorteilen im folgenden anhand der zeichnerischen Darstellungen mehrerer Ausführungsbeispiele noch näher erläutert. In den Zeichnungen zeigen:
Fig. 1 eine schematische Darstellung zur Erläuterung der Funktion von Stickstoff in einer Gateelektrode;
Fig. 2 eine schematische Darstellung zur Erläuterung von Verteilungen eines Dotierstoffs und Stickstoff innerhalb der Gateelektrode;
Fig. 3 und 4 schematische Darstellungen zur Erläuterung der Funktion von Stickstoff in einer Gateelektrode;
Fig. 5 eine Querschnittsansicht zur Erläuterung einer Struktur eines ersten bevorzugten Ausführungsbeispiels der vorliegenden Erfindung;
Fig. 6 eine schematische Darstellung zur Erläuterung einer Stickstoffverteilung gemäß dem ersten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 7 eine schematische Darstellung zur Erläuterung einer Dotierstoffverteilung gemäß dem ersten bevorzugten Ausfüh­ rungsbeispiel der vorliegenden Erfindung;
Fig. 8 eine schematische Darstellung zur Erläuterung einer Dicke einer Gateoxidschicht bei dem ersten bevorzugten Ausfüh­ rungsbeispiel der vorliegenden Erfindung;
Fig. 9 bis 15 schematische Darstellungen zur Erläuterung von Herstellungsschritten gemäß dem ersten bevorzugten Ausfüh­ rungsbeispiel der vorliegenden Erfindung;
Fig. 16 eine Querschnittsansicht zur Erläuterung einer Struktur eines zweiten bevorzugten Ausführungsbeispiels der vorliegenden Erfindung;
Fig. 17 eine schematische Darstellung zur Erläuterung einer Stickstoffverteilung gemäß dem zweiten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 18 eine schematische Darstellung zur Erläuterung einer Dotierstoffverteilung gemäß dem zweiten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 19 eine schematische Darstellung zur Erläuterung einer Dicke einer Gateoxidschicht bei dem zweiten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 20 bis 33 schematische Darstellungen zur Erläuterung von Herstellungsschritten gemäß dem zweiten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 34 eine Querschnittsansicht zur Erläuterung der Struktur eines dritten bevorzugten Ausführungsbeispiels der vorliegenden Erfindung;
Fig. 35 eine schematische Darstellung zur Erläuterung einer Stickstoffverteilung gemäß dem dritten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 36 eine schematische Darstellung zur Erläuterung einer Dotierstoffverteilung gemäß dem dritten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 37 eine schematische Darstellung zur Erläuterung einer Dicke einer Gateoxidschicht bei dem dritten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 38 bis 44 schematische Darstellungen zur Erläuterung von Herstellungsschritten gemäß dem dritten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 45 eine Querschnittsansicht unter Darstellung der Struktur eines vierten bevorzugten Ausführungsbeispiels der vorliegenden Erfindung;
Fig. 46 eine schematische Darstellung zur Erläuterung einer Stickstoffverteilung gemäß dem vierten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 47 eine schematische Darstellung zur Erläuterung einer Dotierstoffverteilung gemäß dem vierten bevorzugten Ausfüh­ rungsbeispiel der vorliegenden Erfindung;
Fig. 48 eine schematische Darstellung zur Erläuterung einer Dicke einer Gateoxidschicht bei dem vierten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 49 bis 62 schematische Darstellungen zur Erläuterung von Herstellungsschritten gemäß dem vierten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 63 ein Schaltungsdiagramm zur Erläuterung eines fünf­ ten bevorzugten Ausführungsbeispiels der vorliegenden Erfin­ dung;
Fig. 64 eine schematische Darstellung zur Erläuterung der Struktur des fünften bevorzugten Ausführungsbeispiels der vorliegenden Erfindung;
Fig. 65 eine Perspektivansicht eines MOS-Transistors zur Erläuterung des fünften bevorzugten Ausführungsbeispiels der vorliegenden Erfindung;
Fig. 66 und 67 schematische Darstellungen zur Erläuterung eines Herstellungsschrittes gemäß dem fünften bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 68 eine schematische Darstellung zur Erläuterung einer ersten Modifizierung des fünften bevorzugten Ausfüh­ rungsbeispiels der vorliegenden Erfindung;
Fig. 69 eine schematische Darstellung zur Erläuterung einer zweiten Modifizierung des Herstellungsvorgangs gemäß dem fünften bevorzugten Ausführungsbeispiels der vorliegenden Erfindung;
Fig. 70 eine schematische Darstellung zur Erläuterung eines Beispiels für eine Anwendung der zweiten Modifizierung des Herstellungsvorgangs gemäß dem fünften bevorzugten Ausfüh­ rungsbeispiel der vorliegenden Erfindung;
Fig. 71 eine schematische Darstellung zur Erläuterung der Gesamtstruktur eines herkömmlichen DRAM;
Fig. 72 eine Querschnittsansicht zur Erläuterung der Struktur des herkömmlichen DRAM;
Fig. 73 eine schematische Darstellung zur Erläuterung einer Verteilung eines Dotierstoffs in dem herkömmlichen DRAM;
Fig. 74 bis 79 schematische Darstellungen zur Erläuterung von Herstellungsschritten bei der Herstellung eines herkömmli­ chen DRAM;
Fig. 80 eine schematische Darstellung zur Erläuterung der Gesamtstruktur eines herkömmlichen "Flash"-Speichers;
Fig. 81 eine Querschnittsansicht zur Erläuterung der Struktur des herkömmlichen "Flash"-Speichers;
Fig. 82 eine schematische Darstellung zur Erläuterung einer Dicke einer Gateoxidschicht bei dem herkömmlichen "Flash"-Speicher;
Fig. 83 bis 96 schematische Darstellungen zur Erläuterung von Herstellungsschritten bei der Herstellung des herkömmli­ chen "Flash"-Speichers;
Fig. 97 eine schematische Darstellung zur Erläuterung der Gesamtstruktur eines herkömmlichen DRAM mit Logikschaltung;
Fig. 98 eine Querschnittsansicht zur Erläuterung der Struktur des herkömmlichen DRAM mit Logikschaltung;
Fig. 99 eine schematische Darstellung zur Erläuterung einer Verteilung eines Dotierstoffs in dem herkömmlichen DRAM mit Logikschaltung;
Fig. 100 eine schematische Darstellung zur Erläuterung einer Dicke einer Gateoxidschicht bei dem herkömmlichen DRAM mit Logikschaltung;
Fig. 101 bis 109 schematische Darstellungen zur Erläute­ rung von Herstellungsschritten bei der Herstellung des herkömmlichen DRAM mit Logikschaltung;
Fig. 110 eine schematische Darstellung zur Erläuterung der Gesamtstruktur eines herkömmlichen "Flash"-Speichers mit Logikschaltung;
Fig. 111 eine Querschnittsansicht zur Erläuterung einer Struktur des herkömmlichen "Flash"-Speichers mit Logikschal­ tung;
Fig. 112 eine schematische Darstellung zur Erläuterung einer Verteilung eines Dotierstoffs in dem herkömmlichen "Flash"-Speicher mit Logikschaltung;
Fig. 113 eine schematische Darstellung zur Erläuterung einer Dicke einer Gateoxidschicht bei dem herkömmlichen "Flash"-Speicher mit Logikschaltung; und
Fig. 114 bis 127 schematische Darstellungen zur Erläute­ rung von Herstellungsschritten bei der Herstellung des herkömmlichen "Flash"-Speichers mit Logikschaltung.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
Im allgemeinen wird eine einen MOS-Transistor bildende Gate­ elektrode (aus Polysilizium) mit einem zu N-Leitfähigkeit führenden Dotierstoff oder einem zu P-Leitfähigkeit führenden Dotierstoff dotiert. Dadurch soll der Widerstand eines Gate mittels der Dotierung mit dem Dotierstoff reduziert werden. Ob ein zu N-Leitfähigkeit führender Dotierstoff oder ein zu P-Leitfähigkeit führender Dotierstoff verwendet wird, ist ferner von dem Leitfähigkeits-Typ einer Wannenschicht abhängig. Das heißt wenn eine P-leitende Gateelektrode für eine N-leitende Wanne gewählt wird oder eine N-leitende Gateelektrode für eine P-leitende Wanne gewählt wird, läßt sich ein Schwellenwert unterdrücken.
Fig. 1 zeigt eine Struktur eines MOS-Transistors M1, der durch Dotieren einer Gateelektrode mit einem Dotierstoff durch Ionenimplantation gebildet ist. Es ist bekannt, daß bei einer solchen Gateelektrode durch Einbringen von Stickstoff in die Nähe einer Grenzfläche zwischen der Gateelektrode und einer Gateoxidschicht ein Effekt verwirklicht wird, bei dem die Zuverlässigkeit einer Oxidschicht verbessert wird und das Phänomen unterdrückt wird, daß eine spätere Wärmebearbeitung dem Dotierstoff ein Passieren durch die Gateelektrode hindurch sowie ein Eindiffundieren in ein Substrat ermöglicht.
Somit sind bei dem in Fig. 1 gezeigten MOS-Transistor M1 eine Dotierstoffschicht IL und eine eingebaute Stickstoffschicht NL gebildet, die beide eine bestimmte Konzentrationsverteilung aufweisen.
Fig. 2 zeigt ein Dotierungsprofil sowie ein Stickstoffprofil des MOS-Transistors M1. In Fig. 2 hat die Dotierstoffkonzen­ tration einer Gateelektrode G1 des in Fig. 1 gezeigten MOS-Transistors M1 entlang der dort gezeigten Linie A-A' eine derartige Verteilung, daß die Konzentration in Form einer Kurve an der Grenzfläche zwischen einer Gateoxidschicht (SiO2) Z1 und der Gateelektrode (Polysilizium) G1 ansteigt, eine erste Spitze erreicht, dann in Form einer Kurve absinkt, in Form einer Kurve wieder ansteigt, eine zweite Spitze erreicht und wieder in Form einer Kurve absinkt.
Die Stickstoffkonzentration besitzt dabei eine derartige Verteilung, daß die Konzentration in Form einer Kurve an einer Grenzfläche zwischen einer Wannenschicht W1 (Si) und der Gateoxidschicht (SiO2) Z1 ansteigt, an der Spitze zwischen der Gateoxidschicht (SiO2) Z1 und der Gateelektrode (Polysilizium) G1 eine Spitze erreicht und in Form einer Kurve wieder abfällt.
In Fig. 2 werden die Stickstoffkonzentration und die Dotier­ stoffkonzentration entlang einer horizontalen Achse gemessen, während eine Distanz (d. h. die Tiefe) in Richtung der Linie A-A' entlang der vertikalen Achse gemessen wird. In Fig. 2 handelt es sich bei einer Si-SiO2-Grenzfläche um die Grenz­ fläche zwischen der Wannenschicht W1 und der Gateoxidschicht Z1, und bei der SiO2-Polysilizium-Grenzfläche handelt es sich um die Grenzfläche zwischen der Gateoxidschicht Z1 und der Gateelektrode G1.
Da, wie vorstehend beschrieben wurde, Stickstoff die Wirkung hat, die Diffusion eines Dotierstoffs zu unterdrücken, wird, je höher die Konzentration des Stickstoffs ist, der in der Nähe der Grenzfläche zwischen der Gateelektrode G1 und der Gateoxidschicht Z1 eingebracht wird, die Dotierstoffkonzentra­ tion in der Nähe dieser Grenzfläche umso geringer. Es ist bekannt, daß dann, wenn eine Dotierstoffkonzentration in einer Gateelektrode zu niedrig wird, eine Verarmungsschicht in der Gateelektrode entsteht, wenn ein Transistor in Betrieb ist. Eine übermäßige Einbringung von Stickstoff führt somit zu dem Problem, daß sich eine Verarmungsschicht entwickelt.
Das Phänomen, daß die übermäßige Einbringung von Stickstoff zur Entstehung einer Verarmungsschicht führt, wird nun unter Bezugnahme auf die Fig. 3 und 4 erläutert. Fig. 3 zeigt einen Zustand einer Verarmungsschicht DP1, die in einer Gateelek­ trode G2 in einem MOS-Transistor M2 gebildet ist, der eine relativ niedrige Stickstoffkonzentration aufweist, wobei Fig. 3 ferner ein Stickstoffprofil und ein Dotierungsprofil entlang der Linie A-A' der Gateelektrode G2 zeigt.
Fig. 4 zeigt einen Zustand einer Verarmungsschicht DP2, die in einer Gateelektrode G3 in einem MOS-Transistor M3 gebildet ist, der eine relativ hohe Stickstoffkonzentration aufweist, und ferner zeigt Fig. 4 ein Stickstoffprofil und ein Dotie­ rungsprofil entlang der Linie A-A' der Gateelektrode G3.
Wenn man die beiden Zeichnungen vergleicht, ist zu erkennen, daß je höher die Stickstoffkonzentration in der Nähe der Grenzfläche zwischen der Gateelektrode und der Gateoxidschicht ist, desto niedriger wird die Dotierstoffkonzentration in der Nähe dieser Grenzfläche, wobei ferner erkennbar ist, daß die Verarmungsschicht DP2 in der Gateelektrode G3 in einem größe­ ren Bereich ausgebildet ist als die Verarmungschicht DP1 in der Gateelektrode G2.
Wenn sich eine Verarmungsschicht entwickelt, entsteht ein Spannungsabfall in der Verarmungsschicht. Somit wird eine Spannung, die an ein Element angelegt wird, niedriger als die angelegte Spannung. Kurz gesagt, es wird eine Oxidschichtdicke wirkungsmäßig dick. Dies führt zu Problemen, wie einem erhöh­ ten Schwellenwert und einem reduzierten Drainstrom.
Die vorliegende Erfindung ermöglicht eine positive Verwendung einer Verarmungsschicht, die sich in einer Gateelektrode bil­ det, so daß eine Vielzahl von Transistor-Typen in einem ein­ zelnen Chip gebildet werden kann, und zwar ohne übermäßige Einbringung von Stickstoff und somit ohne Verschlechterung der Zuverlässigkeit einer Gateoxidschicht sowie bei Unterdrückung einer Gatedotierstoff-Diffusion.
Im folgenden werden bevorzugte Ausführungsbeispiele der vor­ liegenden Erfindung unter Bezugnahme auf Beispiele eines DRAM, eines "Flash"-Speichers, eines DRAM mit Logikschaltung sowie eines "Flash"-Speichers mit Logikschaltung beschrieben.
Erstes bevorzugtes Ausführungsbeispiel 1.1 Struktur der Vorrichtung
Fig. 5 zeigt eine fragmentarische Ansicht einer Struktur eines DRAM 100, in dem eine Anzahl von Transistor-Typen gebildet ist, als erstes bevorzugtes Ausführungsbeispiel der vorliegen­ den Erfindung. Im allgemeinen besitzt ein DRAM nicht nur einen Speicherzellenmatrixbereich zum Speichern von Daten, sondern auch einen Abtastverstärkerbereich und einen peripheren Schal­ tungsbereich (z. B. einen Adressenpuffer, einen X-Decoder, einen Y-Decoder, eine Zeilen-/Spalten-Taktschaltung, eine Eingangs-Ausgangs-Durchgangsschaltung, eine Auffrischschaltung usw.).
Diese Bereiche sind allesamt durch Transistoren gebildet, und die jeweiligen Transistoren müssen unterschiedliche Charakte­ ristika bzw. Kennlinien haben. Im Hinblick auf den Schwellen­ wert zum Beispiel beträgt ein Schwellenwert für einen Transi­ stor des Speicherzellenmatrixbereichs etwa 1 V, und ein Schwellenwert für Transistoren der peripheren Schaltungsberei­ che beträgt etwa 0,8 V, während ein Schwellenwert für den Transistor des Abtastverstärkerbereichs auf einen Wert von bis zu 0,4 V herabgedrückt werden muß.
Fig. 5 zeigt Querschnittsansichten von N-Kanal-MOS-Transisto­ ren T41 bis T43, die für den Abtastverstärkerbereich, den peripheren Schaltungsbereich und den Speicherzellenmatrixbe­ reich verwendet werden.
In Fig. 5 sind die N-Kanal-MOS-Transistoren T41 bis T43 in einer P-leitenden Wannenschicht 101 gebildet, die auf demsel­ ben (P-leitenden) Halbleitersubstrat 1 gebildet ist. Die Wannenschicht 101 ist durch eine Kanaltrennschicht 102 und eine LOCOS-Schicht 2 in einer derartigen Weise elementmäßig unterteilt, daß die N-Kanal-MOS-Transistoren T41 bis T43 in Bereichen gebildet sind, die durch die elementmäßige Untertei­ lung geschaffen werden.
Der N-Kanal-MOS-Transistor T41 des Abtastverstärkerbereichs weist ein Paar Source-/Drainschichten 106, die in der Wannen­ schicht 101 voneinander getrennt, jedoch parallel zueinander gebildet sind, sowie ein Paar schwachdotierter Drainschichten 107 auf, die angrenzend an einander zugewandt gegenüberliegen­ den Randbereichen der Source-/Drainschichten 106 gebildet sind.
Die Gateoxidschicht 3 ist auf den schwachdotierten Drain­ schichten 107 gebildet, und eine Gateelektrode 4A ist auf der Gateoxidschicht 3 gebildet. Eine Seitenwandoxidschicht 5 ist an der Seitenfläche der Gateoxidschicht 3 und der Gateelek­ trode 4A gebildet. In dem Wannenbereich 101 ist unterhalb der Gateelektrode 4A eine Kanaldotierungsschicht 103A gebildet.
In der Gateelektrode 4A ist ein eingebauter Stickstoffbereich N1 in der Nähe einer Grenzfläche mit der Gateoxidschicht 3 gebildet.
Der N-Kanal-MOS-Transistor T42 des peripheren Schaltungsbe­ reichs weist ein Paar Source-/Drainschichten 106, die in der Wannenschicht 101 voneinander getrennt, jedoch parallel zuein­ ander gebildet sind, sowie ein Paar schwachdotierter Drain­ schichten 107 auf.
Die Gateoxidschicht 3 ist auf den schwachdotierten Drain­ schichten 107 gebildet, und ein Gateelektrode 4B ist auf der Gateoxidschicht 3 gebildet. Die Seitenwand-Oxidschicht ist an der Seitenfläche der Gateoxidschicht 3 und der Gateelektrode 4B gebildet. In der Wannenschicht 101 ist unterhalb der Gate­ elektrode 4B eine Kanaldotierungsschicht 103B gebildet.
In der Gateelektrode 4B ist ein eingebauter Stickstoffbereich N2 in der Nähe einer Grenzfläche mit der Gateoxidschicht 3 gebildet.
Der N-Kanal-MOS-Transistor T43 des Speicherzellenmatrixbe­ reichs weist ein Paar Source-/Drainschichten 106, die in der Wannenschicht 101 voneinander getrennt, jedoch parallel zuein­ ander gebildet sind, sowie ein Paar schwachdotierter Drain­ schichten 107 auf.
Eine Gateoxidschicht 3 ist auf den Source-/Drainschichten 106 und den schwachdotierten Drainschichten 107 gebildet, und eine Gateelektrode 4C ist auf der Gateoxidschicht 3 gebildet. Die Seitenwand-Oxidschicht 5 ist an der Seitenfläche der Gateoxid­ schicht 3 und der Gateelektrode 4C gebildet. In der Wannen­ schicht 101 ist unterhalb der Gateelektrode 4C eine Kanaldo­ tierungsschicht 103C gebildet. Der Speicherzellenmatrixbereich besitzt eine Gate-Array-Struktur, bei der einander benachbarte Gates sich eine Source-/Drainschicht 106 teilen. Solche Struk­ turen sind in sukzessiver Weise angeordnet.
In der Gateelektrode 4C ist ein eingebauter Stickstoffbereich N3 in der Nähe einer Grenzfläche mit der Gateoxidschicht 3 gebildet.
Die Tabelle 5 zeigt Zahlen hinsichtlich der Strukturen der N-Kanal-MOS-Transistoren T41 bis T43.
In Tabelle 5 sind die Dotierstoffdosierungen zur Bildung der Gateelektroden der N-Kanal-MOS-Transistoren T41, T42 und T43 gleich und betragen 5×1015/cm2. Dabei wird Phosphor (P) als Dotierstoff für alle Schichten mit einer Implantationsenergie von 30 keV implantiert.
Die Stickstoffdosierungen betragen 1×1015/cm2, 3×1015/cm2 bzw. 1×1016/cm2. Die Implantationsenergie beträgt gleichmäßig 10 keV.
Die Fig. 6 und 7 zeigen Stickstoffprofile und Dotierungsprofile der N-Kanal-MOS-Transistoren T41, T42 und T43, die den Abtastverstärkerbereich, den peripheren Schaltungsbereich und den Speicherzellenmatrixbereich bilden, wie diese alle in Fig. 5 gezeigt sind, und zwar in Querschnittsbereichen entlang der Linie A-A', der Linie B-B' bzw. der Linie C-C'.
In den Fig. 6 und 7 ist eine Position (d. h. die Tiefe) in der Querschnittsrichtung entlang der horizontalen Achse aufgetragen, und die Dotierstoffkonzentrationen sind entlang der vertikalen Achse aufgetragen. Dabei sind die Gateelektrode (Polysiliziumschicht), die Gateoxidschicht (SiO2-Schicht) und die Wannenschicht (Silizium-Volumenmaterialschicht) in dieser Reihenfolge entlang der horizontalen Achse von links nach rechts dargestellt.
Da, wie in Tabelle 5 gezeigt ist, die Stickstoffdosierungen bei den Gateelektroden 4A bis 4C der N-Kanal-MOS-Transistoren T41 bis T43 voneinander verschieden sind, sind somit auch die Stickstoffkonzentrationen voneinander verschieden. Die Stickstoffkonzentrationen werden in der Reihenfolge der höheren Schwellenwerte, die in den Gateelektroden erwartet werden, zunehmend höher. Kurz gesagt besitzt, wie in Fig. 6 durch die Linie A-A' dargestellt ist, der Transistor T41 des Abtastverstärkerbereichs den niedrigsten Wert, worauf der Transistor T42 des peripheren Schaltungsbereichs (Linie B-B') und der Transistor T43 des Speicherzellenmatrixbereichs (Linie C-C') in dieser Reihenfolge mit einem jeweils höheren Wert folgen.
Ferner ist Stickstoff in jeder Gateoxidschicht vorhanden, wobei die Beziehung hinsichtlich der Konzentrationen beibehalten wird. Das Profil ist derart, daß Stickstoff in einem Bereich in der Wannenschicht, der sich nicht in der Nähe der Grenzfläche mit den Gateoxidschichten befindet, nahezu nicht vorhanden ist.
Wie in Fig. 7 gezeigt ist, ist ferner in bezug auf die Dotierungsprofile der Gateelektroden das Profil des Transistors T41 des Abtastverstärkerbereichs am flachsten, wie dies durch die Linie A-A' dargestellt ist, und das Profil des Transistors T42 des peripheren Schaltungsbereichs sowie das Profil des Transistors T43 des Speicherzellenmatrixbereichs verändern sich in dieser Reihenfolge zunehmend abrupter, wie dies durch die Linie B-B' bzw. C-C' dargestellt ist. Dies ist dadurch bedingt, daß die Diffusion und Aktivierung eines Dotierstoffs in einer Gateelektrode, in die eine größere Menge an Stickstoff eingebracht ist, stärker unterdrückt wird.
Da die Dotierstoffdosierungen bei den Kanaldotierungsschichten 103A bis 103C der N-Kanal-MOS-Transistoren T41 bis T43 identisch sind, überlappen die Linie A-A', die Linie B-B' und die Linie C-C' einander.
Die Diffusion und die Aktivierung eines Dotierstoffs werden in einer Gateelektrode stärker unterdrückt, in die eine größere Menge Stickstoff eingebracht ist, so daß die Dotierstoff­ konzentration in der Nähe der Gatoxidschichten niedriger wird. In dem Speicherzellenmatrixbereich, in dem die Dotierstoffkon­ zentration am niedrigsten ist, ist somit die Verarmungsschicht an der Gateelektrode am größten, die wirksame Dicke der Oxid­ schicht am dicksten und der Schwellenwert ist hoch.
Fig. 8 zeigt die tatsächlichen Dicken und die wirksamen Dicken der jeweiligen Gateoxidschichten. Dabei zeigt Fig. 8 die N-Kanal-MOS-Transistoren des Abtastverstärkerbereichs, des peripheren Schaltungsbereichs und des Speicherzellenmatrix­ bereichs in dieser Reihenfolge von links nach rechts entlang der horizontalen Achse. Wie in Fig. 8 deutlich zu sehen ist, steigen die wirksamen Dicken der jeweiligen Gateoxidschichten in der Reihenfolge des Abtastverstärkerbereichs, des periphe­ ren Schaltungsbereichs und des Speicherzellenmatrixbereichs zunehmend an.
1.2 Herstellungsverfahren
Im folgenden wird ein Verfahren zum Herstellen der N-Kanal-MOS-Transis­ toren T41, T42 und T43 des Abtastverstärkerbereichs, des peripheren Schaltungsbereichs und des Speicherzellenmatrixbereichs, die den in Fig. 5 gezeigten DRAM 100 bilden, unter Bezugnahme auf die Fig. 9 bis 15 beschrieben.
Zuerst wird in einem in Fig. 9 gezeigten Schritt eine LOCOS-Schicht (d. h. eine Feldoxidschicht) 2 beispielsweise mit einer Dicke von 4000 Å (400 nm) mittels eines LOCOS-Verfahrens auf einer Oberfläche des P-leitenden Halbleitersubstrats 1 gebildet. Danach werden beispielsweise Borionen mit einer Energie von 700 keV und einer Dosierung von 1×1013/cm2 implantiert, um dadurch einen P-leitenden Wannenbereich 101 in dem Halbleitersubstrat 1 zu bilden. Es wird zwar auch ein N-leitender Wannenbereich in dem Halbleitersubstrat 1 gebildet, um P-Kanal-MOS-Transistoren zu schaffen, jedoch ist dies nicht dargestellt und wird auch nicht beschrieben. Als nächstes werden zum Beispiel Borionen mit einer Energie von 130 keV und einer Dosierung von 5×1012/cm2 implantiert, um dadurch die Kanaltrennschicht 102 in dem Halbleitersubstrat 1 zu bilden. Die Kanaltrennschicht 102 wird mit einer derartigen Formgebung gebildet, daß sie zusammen mit der LOCOS-Schicht 2 die elementmäßig unterteilten Bereiche bildet.
Als nächstes wird an einer vorbestimmten Stelle im Inneren des Wannenbereichs 101 eine Kanaldotierungsschicht 100 gebildet, die später zu den Kanaldotierungsschichten 103A bis 103C wird. Bei diesem Vorgang wird die Kanaldotierungsschicht 100 auch in Bereichen in den Transistoren T2 und T3 des peripheren Schaltungsbereichs und des Speicherzellenmatrixbereichs gebildet. Die Kanaldotierungsschicht 100 wird beispielsweise durch Implantieren von Borionen mit einer Energie von 50 keV und einer Dosierung von 1×1012/cm2 gebildet.
Als nächstes wird in einem in Fig. 10 gezeigten Schritt nach der durch ein Wärmeoxidverfahren erfolgenden Bildung einer Oxidschicht 31, die später die Gateoxidschicht 3 auf einer Hauptfläche des Halbleitersubstrats 1 wird, eine (undotierte) Polysiliziumschicht 42 als Gateelektrodenmaterial auf der Gateoxidschicht 3 durch ein chemisches Abscheidungsverfahren aus der Gasphase gebildet. Die Oxidschicht 31 besitzt eine Dicke von etwa 100 Å (10 nm), während die Polysiliziumschicht 42 eine Dicke von etwa 2000 Å (200 nm) besitzt.
In einem in Fig. 11 gezeigten Schritt werden dann Dotierstoffionen in die Polysiliziumschicht 42 durch Ionenimplantation implantiert, wodurch eine dotierte Polysiliziumschicht 421 gebildet wird. Die dotierte Polysiliziumschicht 421 wird zum Beispiel durch Implantieren von Phosphorionen mit einer Energie von 30 keV und einer Dosierung von 5×1015/cm2 gebildet.
In einem in Fig. 12 gezeigten Schritt werden dann Stickstoffionen durch Ionenimplantation in die dotierte Polysiliziumschicht 421 nach Maßgabe des N-Kanal-MOS-Transis­ tors T41 des Abtastverstärkerbereichs, der die niedrigste Stickstoffkonzentration innerhalb der Gateelektrode aufweist, implantiert, um dadurch eine eingebaute Stickstoffschicht N1 zu bilden. Bei diesem Vorgang wird die eingebaute Stickstoffschicht N1 auch in der dotierten Polysiliziumschicht 421 in dem peripheren Schaltungsbereich und dem Speicherzellenmatrixbereich gebildet. Die eingebaute Stickstoffschicht N1 wird durch Implantieren von Stickstoffionen beispielsweise mit einer Energie von 10 keV und einer Dosierung von 1×1015/cm2 gebildet.
Als nächstes wird in einem in Fig. 13 gezeigten Schritt eine Resistmaske R204 auf dem Abtastverstärkerbereich gebildet. Zusätzlich dazu werden Stickstoffionen in selektiver Weise in die dotierte Polysiliziumschicht 421 des peripheren Schaltungsbereichs und des Speicherzellenmatrixbereichs implantiert, um dadurch einen eingebauten Stickstoffbereich N2 zu bilden, der eine Konzentration nach Maßgabe des N-Kanal-MOS-Transistors T42 des peripheren Schaltungsbereichs aufweist. Dabei wird der eingebaute Stickstoffbereich N2 auch in der dotierten Polysiliziumschicht 421 des Speicherzellenmatrixbereichs gebildet. Der eingebaute Stickstoffbereich N2 wird zum Beispiel durch Implantieren von Stickstoffionen mit einer Energie von 10 keV und einer Dosierung von 2×1015/cm2 gebildet.
Nach dem Entfernen der Resistmaske R204 wird dann in einem in Fig. 14 gezeigten Schritt eine Resistmaske R205 auf dem Abtastverstärkerbereich und dem peripheren Schaltungsbereich gebildet, und Stickstoffionen werden zusätzlich in selektiver Weise in die dotierte Polysiliziumschicht 421 des Speicher­ zellenmatrixbereichs implantiert, um dadurch einen eingebauten Stickstoffbereich N3 zu bilden, der eine Konzentration nach Maßgabe des N-Kanal-MOS-Transistors T43 des Speicherzellenma­ trixbereichs besitzt. Der eingebaute Stickstoffbereich N3 wird durch Implantieren von Stickstoffionen zum Beispiel mit einer Energie von 10 keV und einer Dosierung von 7×1015/cm2 gebil­ det.
Als nächstes wird in einem in Fig. 15 gezeigten Schritt eine Resistmaske R206 auf den dotierten Polysiliziumschichten 421 bzw. 42A bis 42C gebildet und strukturiert, so daß die Gateelektroden 4A bis 4C und die Gateoxidschicht 3 gebildet werden.
Nach der Bildung der schwachdotierten Drainschichten 107 in dem Abtastverstärkerbereich, dem peripheren Schaltungsbereich und dem Speicherzellenmatrixbereich durch Ionenimplantation wird dann die Seitenwand-Oxidschicht 5 an der Seitenfläche der Gateoxidschicht 3 und der Gateelektroden 4A bis 4C mit einer Dicke von etwa 1000 Å (100 nm) gebildet. Unter Verwendung der Seitenwand-Oxidschicht 5 als Maske werden die Source-/Drain­ schichten 106 durch Ionenimplantation gebildet. Auf diese Weise erhält man die Struktur des DRAM 100, wie sie in Fig. 5 gezeigt ist.
Die schwachdotierten Drainschichten 107 erhält man zum Beispiel durch Injizieren von Arsenionen (As) mit einer Energie von 30 keV und einer Dosierung von 1×1013/cm2. Die Source-/Drainschichten 106 erhält man zum Beispiel durch Injizieren von Arsenionen mit einer Energie von 50 keV und einer Dosierung von 5×1015/cm2 sowie anschließende Wärmebehandlung bei 800°C für 60 Minuten.
Die eingebauten Stickstoffbereiche N1 bis N3 befinden sich in Fig. 15 zwar in Berührung mit der Gateoxidschicht 3, doch dies ist das Ergebnis der Diffusion des eingebauten Stickstoffs durch die Wärmeaussetzung während der Bildung der Source-/Drain­ schicht und dergleichen sowie ein Ergebnis der anschließenden Aggregation des eingebauten Stickstoffs in der Nähe der Grenzfläche mit der Gateoxidschicht 3, die eine Reihe von Kristallfehlern enthält.
Hierauf folgen zwar die Bildung eines Kondensators, einer Zwischenlagen-Isolierschicht, einer Verdrahtungsschicht und dergleichen zur Bildung des DRAM, jedoch wird dies nicht beschrieben und ist auch in den Zeichnungen nicht dargestellt.
1.3 Charakteristische Funktions- und Wirkungsweise
Wie vorstehend beschrieben wurde, besitzt der DRAM 100 gemäß dem ersten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung eine derartige Struktur, bei der die Stickstoffkon­ zentrationen der Gateelektroden unter den mehreren Transistor-Typen mit voneinander verschiedenen Charakteristika (wobei sie z. B. voneinander verschiedene erforderliche technische Daten aufweisen) derart variiert werden, daß die wirksamen Dicken der jeweiligen Gateoxidschichten unterschiedlich werden und die Schwellenwerte festgelegt werden. Dies eliminiert die Notwendigkeit, die Dotierstoffkonzentrationen der Kanaldotie­ rungsschichten nach Maßgabe der Charakteristika der Transisto­ ren zu ändern, und somit ist es möglich, die Konzentrationen auf solche Werte festzulegen, bei denen ein Leckstrom (d. h. eine Diffusionsschicht-Leckage) von einer Diffusionsschicht auf ein Minimum unterdrückt werden kann.
Durch Einstellen der Dotierstoffkonzentrationen der Kanaldo­ tierungsschichten auf derartige Werte, bei denen eine Diffusi­ onsschicht-Leckage so gering wie möglich ist, während die Schwellenwerte mittels der Stickstoffkonzentrationen der Gate­ elektrode festgelegt werden, ist es möglich, die Wechselwir­ kungsbeziehung zwischen den Schwellenwerten und der Diffusi­ onsschicht-Leckage aufzubrechen und somit eine in dieser Hin­ sicht bestehende Einschränkung bei der Schaltungsausbildung zu eliminieren.
Die Veränderung der Dotierstoffkonzentrationen der Gateelek­ troden in unabhängiger Weise hat weniger Einfluß auf die übri­ gen Strukturen als die Veränderung der Stickstoffkonzentratio­ nen der Kanaldotierungsschichten, die in dem Halbleitersub­ strat gebildet sind. Das heißt, wenn Ionen in das Halbleiter­ substrat implantiert werden sollen, und insbesondere wenn die Implantation mit einer hohen Dosierung stattfinden soll, führt dies zu einer Kristallbau-Beeinträchtigung des Halbleitersub­ strats. Da jedoch bei der vorliegenden Erfindung Stickstoffio­ nen in die Gateelektroden implantiert sind, die sich in der äußersten Schicht befinden, tritt dieses Problem nicht auf. Es ist lediglich erforderlich, einen Implantationsbereich in einer derartigen Weise einzustellen, daß die Stickstoffionen die Gateoxidschichten nicht erreichen.
Gemäß der vorstehenden Beschreibung sind die Dotierstoffkon­ zentrationen der Kanaldotierungsschichten 103A bis 103C zwar die gleichen, jedoch brauchen die Stickstoffkonzentrationen nicht miteinander identisch zu sein. Wenn es zum Beispiel nicht möglich ist, die Schwellenwerte nur durch Verändern der Dotierstoffkonzentrationen der Gateelektrode in ausreichender Weise einzustellen, können die Schwellenwerte auch durch Verändern der Dotierstoffkonzentrationen der Kanaldotierungs­ schichten 103A bis 103C eingestellt werden. Da es sich hierbei um einen Hilfsvorgang handelt, ist die Erhöhung der Dotier­ stoffkonzentrationen gering. Dies hat somit keinen großen Einfluß auf die Diffusionsschicht-Leckage, und die Ionen­ implantation verursacht auch keine Kristallbau-Beeinträchti­ gung des Halbleitersubstrats.
Ferner gibt es zwar eine Anzahl von Kristallfehlern in der Nähe der Grenzfläche zwischen den Gateelektroden und der Gateoxidschicht, da jedoch Stickstoff in die Gateelektroden eingebracht wird, werden die Stickstoffatome mit freien Bindungen, bei denen es sich um eine Ursache für die Entste­ hung von Kristallfehlern handelt, kombiniert, so daß die Kristallfehler behoben werden. Somit wird die Zuverlässigkeit der Gateoxidschicht verbessert.
Da ferner die eingebauten Stickstoffbereiche N1 bis N3 in der Nähe der Grenzfläche mit der Gateoxidschicht 3 innerhalb der Gateelektroden 4A bis 4C gebildet werden, ist es möglich, ein Durchschlagen des Dotierstoffs zu verhindern, der in die Gate­ elektroden implantiert ist. Das heißt, der implantierte Dotierstoff wird durch Erwärmung oder eine andere später ausgeführte Bearbeitung eindiffundiert, da der implantierte Dotierstoff ein Konzentrationsprofil aufweist. Wenn der implantierte Dotierstoff übermäßig eindiffundiert, kann der implantierte Dotierstoff in manchen Fällen durch die Gateoxid­ schicht hindurchgelangen und das Siliziumsubstrat erreichen. Dieses Phänomen wird als "Durchschlagen" bezeichnet. Wenn ein Durchschlagen stattfindet, verändert sich die Dotierstoffkon­ zentration in den Kanalbereichen, und somit werden die grund­ legenden elektrischen Charakteristika, wie zum Beispiel der Schwellenwert, verändert. Die eingebauten Stickstoffbereichen N1 bis N3 verhindern dies jedoch.
1.4 Modifikationen
Vorstehend ist ein Verfahren zum Herstellen des DRAM 100 gemäß dem ersten bevorzugten Ausführungsbeispiel unter Bezugnahme auf die Fig. 9 bis 15 in bezug auf ein Beispiel beschrieben worden, bei dem Dotierstoffionen durch Ionenimplantation in die Polysiliziumschicht 42 implantiert werden, um dadurch die dotierte Polysiliziumschicht 421 zu bilden (s. Fig. 11).
Die dotierte Polysiliziumschicht kann jedoch auch durch an Ort und Stelle erfolgende Dotierung gebildet werden, wobei ein Dotierstoff zur selben Zeit wie der Bildung der Polysilizium­ schicht eingebracht wird, und zwar durch Verwendung von Stapelmaterialgas mit einem Gas, das einen Dotierstoff wie z. B. Phosphor enthält, während der Bildung der Polysilizium­ schicht durch ein chemisches Abscheidungsverfahren aus der Gasphase. Dieses Verfahren kann zur Bildung der Polysilizium­ schicht, bei dem es sich um ein Hauptmaterial der Gateelektro­ den handelt, in dem zweiten bis vierten bevorzugten Ausfüh­ rungsbeispiel verwendet werden, wie sie nachfolgend noch beschrieben werden.
Die Dotierstoffkonzentration ist innerhalb der auf diese Weise gebildeten, dotierten Polysiliziumschicht einheitlich, so daß ein Diffundieren des Dotierstoffs aufgrund einer Wärmebearbei­ tung oder dergleichen unterdrückt wird.
Ferner ist vorstehend ein Verfahren zum Herstellen des DRAM 100 gemäß dem ersten bevorzugten Ausführungsbeispiel unter Bezugnahme auf die Fig. 9 bis 15 ebenfalls in bezug auf ein Beispiel beschrieben worden, bei dem der eingebaute Stick­ stoffbereich N1 auch in der Gateelektrode 4A des N-Kanal-MOS-Tran­ sistors T41 des Abtastverstärkerbereichs gebildet ist, wobei dort ein Bereich, in dem sich die Verarmungsschicht bildet, am kleinsten ist (s. Fig. 12).
Es ist jedoch auch möglich, einen Schwellenwert durch Einstel­ len der Dotierstoffkonzentration der Kanaldotierungsschicht einzustellen, ohne den eingebauten Stickstoffbereich N1 in der Gateelektrode 4A zu bilden.
Eine solche Struktur eliminiert den Schritt der Einbringung von Stickstoff wenigstens einmal, so daß wiederum die Herstellungsprozesse vereinfacht werden.
Vorstehend ist zwar eine Struktur, bei der verschiedene Tran­ sistor-Typen auf einem Einkristall-Substrat gebildet sind, als erstes bevorzugtes Ausführungsbeispiel der vorliegenden Erfin­ dung beschrieben worden, jedoch ist es auch möglich, eine ähnliche Funktions- und Wirkungsweise in einem solchen Fall zu erzielen, bei dem verschiedene Transistor-Typen auf einem SOI- (Silizium-Auf-Isolator-) Substrat gebildet sind.
Zweites bevorzugtes Ausführungsbeispiel 2.1 Struktur der Vorrichtung
Fig. 16 zeigt eine fragmentarische Darstellung der Struktur eines "Flash"-Speichers 200, in dem eine Vielzahl von Transi­ stor-Typen gebildet ist, als zweites bevorzugtes Ausführungs­ beispiel der vorliegenden Erfindung. Im allgemeinen unter­ scheidet sich ein "Flash"-Speicher von einem DRAM in der Verwendung einer hohen Spannung, wie zum Beispiel 10 V, zum Einschreiben bzw. Speichern und Löschen. Zu diesem Zweck besitzt ein "Flash"-Speicher nicht nur einen Speicherzellenma­ trixbereich zum Speichern von Daten, sondern auch einen gegen hohe Spannung beständigen Bereich, wie zum Beispiel einen X-Decoder und einen Y-Decoder, der nach der Spannungserhöhung verwendet wird, einen peripheren Schaltungsbereich (d. h. einen Adressenpuffer, einen Zeilen-/Spalten-Taktbereich, einen Eingangs-/Ausgangs-Durchgangsbereich, einen Datenregisterbe­ reich, einen Abtastverstärkerbereich, einen Betriebssteuerbe­ reich) und dergleichen. Diese Bereiche sind zwar alle durch Transistoren gebildet, jedoch sind aufgrund der Unterschiede zwischen den verwendeten Spannungen eine Vielzahl von Transi­ stor-Typen erforderlich, die voneinander verschiedene Charak­ teristika aufweisen.
Fig. 16 zeigt Querschnittsansichten von N-Kanal-MOS-Transisto­ ren T51 bis T53, die für den gegen hohe Spannung beständigen Bereich, den peripheren Schaltungsbereich und den Speicherzel­ lenmatrixbereich verwendet werden.
In Fig. 16 sind die N-Kanal-MOS-Transistoren T51 bis T53 in einer P-leitenden Wannenschicht 121 gebildet, die auf ein und demselben (P-leitenden) Halbleitersubstrat 21 gebildet ist. Die Wannenschicht 121 ist durch eine Kanaltrennschicht 122 und eine LOCOS-Schicht 22 derart elementmäßig unterteilt, daß die N-Kanal-MOS-Transistoren T51 bis T53 in Bereichen gebildet sind, die durch die elementmäßige Unterteilung geschaffen werden.
Der N-Kanal-MOS-Transistor T51 des gegen hohe Spannung bestän­ digen Bereichs weist ein Paar Source-/Drainschichten 126, die in der Wannenschicht 121 voneinander getrennt, jedoch parallel zueinander gebildet sind, sowie ein Paar schwachdotierter Drainschichten 127 auf, die angrenzend an einander zugewandt gegenüberliegenden Randbereichen der Source-/Drainschichten 126 gebildet sind.
Die Gateoxidschicht 25A ist auf den schwachdotierten Drain­ schichten 127 gebildet, und eine Gateelektrode 29A ist auf der Gateoxidschicht 25A gebildet. Eine Seitenwand-Oxidschicht 30 ist an der Seitenfläche der Gateoxidschicht 25A und der Gate­ elektrode 29A gebildet. Im Inneren der Wannenschicht 121 ist unterhalb der Gateelektrode 29A eine Kanaldotierungsschicht 124 gebildet.
Ein eingebauter Stickstoffbereich N11 ist in der Nähe der Grenzfläche mit der Gateoxidschicht 25A in der Gateelektrode 29A gebildet.
Der N-Kanal-MOS-Transistor T52 des peripheren Schaltungsbe­ reichs weist ein Paar Source-/Drainschichten 126, die in der Wannenschicht 121 voneinander getrennt, jedoch parallel zuein­ ander gebildet sind, sowie ein Paar schwachdotierter Drainschichten 127 auf.
Die Gateoxidschicht 25A ist auf den schwachdotierten Drain­ schichten 127 gebildet, und eine Gateelektrode 29B ist auf der Gateoxidschicht 25A gebildet. Die Seitenwand-Oxidschicht 30 ist an der Seitenfläche der Gateoxidschicht 25A und der Gate­ elektrode 29B gebildet. In der Wannenschicht 121 ist unterhalb der Gateelektrode 29B eine Kanaldotierungsschicht 124 gebil­ det.
Ein eingebauter Stickstoffbereich N12 ist in der Nähe der Grenzfläche mit der Gateoxidschicht 25A in der Gateelektrode 29B gebildet.
Der N-Kanal-MOS-Transistor T53 des Speicherzellenmatrixbe­ reichs weist ein Paar Source-/Drainschichten 126 auf, die in der Wannenschicht 121 voneinander getrennt, jedoch parallel zueinander gebildet sind. Eine Tunneloxidschicht 23 ist an Randbereichen der Source-/Drainschichten 126 gebildet. Eine Floating-Gate-Elektrode 27, eine Zwischenlagen-Isolierschicht (ONO-Schicht) 24 und eine Steuergateelektrode 29C sind in dieser Reihenfolge auf der Tunneloxidschicht 23 gebildet. Die Steuergateelektrode 29C hat die gleiche Struktur wie die Gate­ elektroden und wird somit im folgenden als Gateelektrode behandelt.
Ferner ist die Seitenwand-Oxidschicht 30 an der Seitenfläche der Tunneloxidschicht 23, der Floating-Gate-Elektrode 27, der Zwischenlagen-Isolierschicht 24 und der Steuergateelektrode 29C gebildet.
Ein eingebauter Stickstoffbereich N12 ist in der Nähe der Grenzfläche mit der Zwischenlagen-Isolierschicht 24 in der Gateelektrode 29C gebildet.
Ferner ist eine Kanaldotierungsschicht 125 in der Wannen­ schicht 121 unterhalb der Floating-Gate-Elektrode 27 gebildet. Der Speicherzellenmatrixbereich besitzt eine Gate-Array-Struk­ tur, bei der einander benachbarte Gates sich eine Source- /Drainschicht 126 teilen. Solche Strukturen sind in sukzessi­ ver Weise angeordnet.
Die Tabelle 6 zeigt Zahlen hinsichtlich der Strukturen der N-Kanal-MOS-Transistoren T51 bis T53.
Wie in Tabelle 6 zu sehen ist, besitzt der "Flash"-Speicher 200 die charakteristische Eigenschaft, daß die Gateelektrode 29A des N-Kanal-MOS-Transistors T51 in dem gegen hohe Spannung beständigen Bereich die höchste Stickstoffkonzentration aufweist und die Stickstoffdosierungen für die Dotierstoffkon­ zentration der Gateelektrode 29B des N-Kanal-MOS-Transistors T52 des peripheren Schaltungsbereichs und der Gateelektrode 29C des N-Kanal-MOS-Transistors T53 des Speicherzellenma­ trixbereichs miteinander identisch sind.
Die Fig. 17 und 18 zeigen Dotierungsprofile der N-Kanal-MOS-Tran­ sistoren T51, T52 und T53, die den gegen hohe Spannung beständigen Bereich, den peripheren Schaltungsbereich und den Speicherzellenmatrixbereich bilden und die alle in Fig. 16 dargestellt sind, und zwar in Querschnittsbereichen entlang einer Linie A-A', einer Linie B-B' bzw. einer Linie C-C'.
In den Fig. 17 und 18 ist eine Position (d. h. die Tiefe) in der Querschnittsrichtung entlang der horizontalen Achse aufge­ tragen, und eine Stickstoffkonzentration sowie eine Dotier­ stoffkonzentration sind entlang der vertikalen Achse aufgetra­ gen. Die Reihenfolge, in der die Struktur des N-Kanal-MOS-Transis­ tors T53 des Speicherzellenmatrixbereichs gebildet ist, ist in Fig. 17 in einem oberen Bereich dargestellt, während die Reihenfolge, in der die übrigen Strukturen gebildet sind, entlang der horizontalen Achse dargestellt ist.
Die oberen Bereiche der Fig. 17 und 18 zeigen die Steuergate­ elektrode (Polysiliziumschicht), die Zwischenlagen-Isolier­ schicht (ONO-Schicht), die Floating-Gate-Elektrode (Polysiliziumschicht), die Tunneloxidschicht (SiO2-Schicht) und die Wannenschicht (Silizium-Volumenmaterialschicht) in dieser Reihenfolge von links nach rechts.
Ferner zeigen die Fig. 17 und 18 die Gateelektrode (Polysiliziumschicht), die Gateoxidschicht (SiO2-Schicht) und die Wannenschicht (Silizium-Volumenmaterialschicht) in dieser Reihenfolge entlang der horizontalen Achse.
Wie durch die Linie A-A' in Fig. 17 veranschaulicht ist, ist die Stickstoffkonzentration der Gateelektrode in dem gegen hohe Spannung beständigen Bereich am höchsten, während die Stickstoffkonzentration der Gateelektrode in dem peripheren Schaltungsbereich, wie sie durch die Linie B-B' veranschau­ licht ist, sowie die Stickstoffkonzentration der Gateelektrode in dem Speicherzellenmatrixbereich, wie sie durch die Linie C-C' veranschaulicht ist, miteinander identisch sind.
Ferner ist Stickstoff in der Gateoxidschicht und der Zwischen­ lagen-Isolierschicht vorhanden, wobei eine Beziehung hinsicht­ lich der Konzentrationen aufrechterhalten bleibt. Das Profil ist derart, daß Stickstoff in einem Bereich in der Wannen­ schicht, der sich nicht in der Nähe der Grenzfläche mit der Gateoxidschicht befindet, fast nicht vorhanden ist.
Wie ferner in Fig. 18 hinsichtlich der Dotierungsprofile in den Gateelektroden zu sehen ist, ist die Veränderung des Profils des Transistors T51 des gegen hohe Spannung beständi­ gen Bereichs am abruptesten, wie dies durch die Linie A-A' dargestellt ist, während sich das Profil des Transistors T52 des peripheren Schaltungsbereichs und das Profil des Transi­ stors T53 des Speicherzellenmatrixbereichs weniger abrupt ändern. Dies ist dadurch bedingt, daß die Diffusion und die Aktivierung eines Dotierstoffs in einer Gateelektrode, in die eine größere Menge Stickstoff eingebracht ist, stärker unter­ drückt werden.
Somit ist in dem Transistor T51 des gegen hohe Spannung beständigen Bereichs die Verarmungsschicht am größten, so daß die wirksame Dicke der Oxidschicht am größten ist und der gegen hohe Spannung beständige Bereich einer hohen Spannung standhalten kann.
Fig. 19 zeigt die tatsächlichen Dicken und die wirksamen Dicken der jeweiligen Gateoxidschichten. Fig. 19 zeigt die N-Kanal-MOS-Transistoren des gegen hohe Spannung beständigen Bereichs, des peripheren Schaltungsbereichs und des Speicher­ zellenmatrixbereichs in dieser Reihenfolge von links nach rechts entlang der horizontalen Achse. In dem Speicherzellen­ matrixbereich wird die Tunneloxidschicht als Gateoxidschicht behandelt. Wie in Fig. 19 deutlich zu sehen ist, ist unter den wirksamen Dicken der jeweiligen Gateoxidschichten die wirksame Dicke in dem gegen hohe Spannung beständigen Bereich besonders hoch.
Wie ferner in Fig. 18 zu sehen ist, bleibt die Dotierstoffkon­ zentration der Kanaldotierungsschicht in allen Transistoren des gegen hohe Spannung beständigen Bereichs (Linie A-A'), des peripheren Schaltungsbereichs (Linie B-B') und des Speicher­ zellenmatrixbereichs (Linie C-C') gleich.
Da die Floating-Gate-Elektrode des N-Kanal-MOS-Transistors T53 des Speicherzellenmatrixbereichs durch ein chemisches Abschei­ dungsverfahren aus der Gasphase gebildet wird, bleibt die Dotierstoffkonzentration konstant.
2.2 Herstellungsverfahren
Im folgenden wird ein Verfahren zum Herstellen der N-Kanal-MOS-Transistoren T51, T52 und T53 des gegen hohe Spannung beständigen Bereichs, des peripheren Schaltungsbereichs und des Speicherzellenmatrixbereichs, wie sie alle in Fig. 16 gezeigt sind, unter Bezugnahme auf die Fig. 20 bis 33 beschrieben.
Zuerst wird in einem in Fig. 20 gezeigten Schritt eine LOCOS-Schicht (d. h. eine Feldoxidschicht) 22 beispielsweise mit einer Dicke von 4000 Å (400 nm) durch ein LOCOS-Verfahren auf einer Oberfläche des P-leitenden Halbleitersubstrats 21 gebil­ det. Danach werden zum Beispiel Borionen mit einer Energie von 700 keV und einer Dosierung von 1×1013/cm2 implantiert, um da­ durch einen P-leitenden Wannenbereich 121 in dem Halbleiter­ substrat 21 zu bilden. Obwohl auch ein N-leitender Wannenbe­ reich in dem Halbleitersubstrat 21 gebildet wird, um P-Kanal-MOS-Transistoren zu schaffen, ist dies in den Zeichnungen nicht dargestellt und wird auch nicht beschrieben. Als näch­ stes werden zum Beispiel Borionen mit einer Energie von 130 keV und einer Dosierung von 5×1012/cm2 implantiert, um dadurch die Kanaltrennschicht 122 in dem Halbleitersubstrat 21 zu bilden. Die Kanaltrennschicht 122 wird mit einer derartigen Formgebung gebildet, daß sie zusammen mit der LOCOS-Schicht 22 die elementmäßig unterteilten Bereiche schafft.
An einer vorbestimmten Stelle in dem gegen hohe Spannung beständigen Bereich, dem peripheren Schaltungsbereich und dem Speicherzellenmatrixbereich wird dann in dem Wannenbereich 121 eine Kanaldotierungsschicht 120 gebildet. Die Kanaldotierungs­ schicht 120 wird zum Beispiel durch Implantieren von Borionen mit einer Energie von 50 keV und einer Dosierung von 5×1012/cm2 gebildet.
Als nächstes wird dann in einem in Fig. 21 gezeigten Schritt nach der durch ein Wärmeoxidverfahren erfolgenden Bildung einer Oxidschicht 231, die später die Tunneloxidschicht 23 auf einer Hauptfläche des Halbleitersubstrats 21 wird, beispiels­ weise eine dotierte Polysiliziumschicht 271 als Gateelektro­ denmaterial auf der Oxidschicht 231 durch ein chemisches Abscheidungsverfahren aus der Gasphase gebildet. Die Oxid­ schicht 231 besitzt eine Dicke von etwa 100 Å (10 nm) während die dotierte Polysiliziumschicht 271 eine Dicke von etwa 1000 Å (100 nm) aufweist. Dabei wird Phosphor (P) als Dotierstoff verwendet. Die Konzentration des Dotierstoffs beträgt etwa 1×1020/cm3.
Als nächstes wird in einem in Fig. 22 gezeigten Schritt eine Resistmaske R221 selektiv auf der dotierten Polysilizium­ schicht 271 in dem Speicherzellenmatrixbereich gebildet. Dabei wird die Resistmaske R221 in Richtung der Gatebreite des Speicherzellenmatrixbereichs gebildet. Ein Bereich der dotier­ ten Polysiliziumschicht 271, der nicht von der Resistmaske R221 bedeckt ist, wird durch anisotropes Ätzen entfernt. Dieser Zustand ist in Fig. 23 dargestellt.
Fig. 23 zeigt eine Draufsicht auf Fig. 22 von der Seite der oberen Oberfläche derselben her (d. h. der Seite, auf der die Resistmaske R221 gebildet wird). In dem Speicherzellenma­ trixbereich ist die Resistmaske R221 in Form rechteckiger Inseln ausgebildet, die regelmäßig angeordnet sind. Die Resistmaske R221 ist derart ausgebildet, daß sie eine aktive Schicht AL, die eine Konfiguration nach Art einer rechteckigen Insel aufweist, sowie eine LOCOS-Schicht LL um dieselbe herum bedeckt. Da die Resistmaske in dem gegen hohe Spannung bestän­ digen Bereich und dem peripheren Schaltungsbereich nicht vorhanden ist, liegt die aktive Schicht AL dort frei.
In Fig. 23 ist die Resistmaske R221 zwar teilweise weggelas­ sen, so daß die aktive Schicht AL und die LOCOS-Schicht LL sichtbar sind, jedoch dient dies lediglich zur Verdeutlichung der Darstellung der Struktur unterhalb der Resistmaske R221 und dient somit lediglich der Erläuterung.
Nach dem Entfernen der Resistmaske R221 wird dann in einem in Fig. 24 dargestellten Schritt eine Isolierschicht 241, die später die Zwischenlagen-Isolierschicht 24 wird, welche das Floating-Gate bzw. schwebende Gate von dem Steuergate isoliert, auf der dotieren Polysiliziumschicht 271 durch ein chemisches Abscheidungsverfahren aus der Gasphase gebildet. Die Zwischenlagen-Isolierschicht 24 wird gelegentlich auch als "ONO-Schicht" bezeichnet. Die Isolierschicht 241 wird auch auf dem gegen hohe Spannung beständigen Bereich und dem peripheren Schaltungsbereich gebildet. Diese Schicht besitzt eine Struk­ tur, in dem eine TEOS-(Tetraethylorthosilikat-) Schicht, eine Nitridschicht (Si3N4-Schicht) und eine TEOS-Schicht mit jeweils einer Dicke von 100 Å (10 nm) in dieser Reihenfolge als Stapel angeordnet sind.
Als nächstes wird in einem in Fig. 25 gezeigten Schritt eine Resistmaske R222 auf der Isolierschicht 241 des Speicherzel­ lenmatrixbereichs gebildet, und die Isolierschicht 241 in allen anderen Bereichen wird entfernt. Dabei wird in den ande­ ren Bereichen auch die Oxidschicht 231 entfernt. Dieser Zustand ist in Fig. 26 dargestellt.
Fig. 26 zeigt eine Draufsicht auf Fig. 25 gesehen von der Seite der oberen Oberfläche derselben her (d. h. der Seite, auf der die Resistmaske R222 gebildet wird). Die Resistmaske R222 wird derart ausgebildet, daß sie den gesamten Speicherzellen­ matrixbereich bedeckt. Da die Resistmaske R222 in dem gegen hohe Spannung beständigen Bereich und dem peripheren Schal­ tungsbereich jedoch nicht vorhanden sind, liegt die aktive Schicht AL dort frei.
Nach dem Entfernen der Resistmaske R222 wird in einem in Fig. 27 gezeigten Schritt eine Oxidschicht 251A, die später die Gateoxidschicht 25A wird, auf der gesamten Hauptfläche des Halbleitersubstrats 21 durch ein Wärmeoxidverfahren gebildet. Da die Isolierschicht 241 auf dem Speicherzellenmatrixbereich die Nitridschicht beinhaltet, wird die Isolierschicht 241 dabei nicht oxidiert, und die Dicke der Isolierschicht 241 bleibt erhalten. Die Dicke der Oxidschicht 251A beträgt etwa 80 Å (8 nm).
In einem in Fig. 28 gezeigten Schritt wird dann eine (undotierte) Polysiliziumschicht 280 auf der gesamten Haupt­ fläche des Halbleitersubstrats 21 als Gateelektrodenmaterial durch ein chemisches Abscheidungsverfahren aus der Gasphase gebildet. Die Polysiliziumschicht 280 besitzt eine Dicke von etwa 2000 Å (200 nm).
In einem in Fig. 29 gezeigten Schritt werden dann Dotier­ stoffionen in die Polysiliziumschicht 280 implantiert, um dadurch eine dotierte Polysiliziumschicht 281 zu bilden. Die dotierte Polysiliziumschicht 281 wird zum Beispiel durch Implantieren von Phosphorionen mit einer Energie von 30 keV und einer Dosierung von 5×1015/cm2 gebildet.
In einem in Fig. 30 gezeigten Schritt werden dann Stick­ stoffionen in die dotierte Polysiliziumschicht 281 nach Maßgabe der N-Kanal-MOS-Transistoren T52 und T53 des periphe­ ren Schaltungsbereichs und des Speicherzellenmatrixbereichs eingebracht, die jeweils eine niedrige Stickstoffkonzentra­ tion in der Gateelektrode besitzen, um dadurch einen eingebau­ ten Stickstoffbereich N12 zu bilden. Dabei wird der eingebaute Stickstoffbereich N12 auch in der dotierten Polysilizium­ s 87538 00070 552 001000280000000200012000285918742700040 0002019800089 00004 87419chicht 281 auf dem gegen hohe Spannung beständigen Bereich gebildet. Der eingebaute Stickstoffbereich N12 wird durch Implantieren von Stickstoffionen beispielsweise mit einer Energie von 10 keV und einer Dosierung von 1×1015/cm2 gebil­ det.
In einem in Fig. 31 gezeigten Schritt wird dann eine Resist­ maske R225 auf dem peripheren Schaltungsbereich und dem Speicherzellenmatrixbereich gebildet. Stickstoffionen werden zusätzlich in selektiver Weise in die dotierte Polysilizium schicht 281 des gegen hohe Spannung beständigen Bereichs implantiert, um dadurch einen eingebauten Stickstoffbereich N11 zu bilden, der eine Konzentration nach Maßgabe des N-Kanal-MOS-Transistors P51 des gegen hohe Spannung beständi­ gen Bereichs aufweist. Der eingebaute Stickstoffbereich N11 wird durch Implantieren von Stickstoffionen zum Beispiel mit einer Energie von 10 keV und einer Dosierung von 9×1015/cm2 gebildet.
Nach dem Entfernen der Resistmaske R225 wird dann in einem in Fig. 32 gezeigten Schritt eine Resistmaske R227 auf der dotierten Polysiliziumschicht 281 gebildet und strukturiert. Dieser Zustand ist in Fig. 33 dargestellt.
Fig. 33 zeigt eine Draufsicht auf Fig. 32 gesehen von der Seite der oberen Oberfläche derselben her (d. h. der Seite, auf der die Resistmaske R227 gebildet wird). Die Resistmaske R227 ist derart ausgebildet, daß sie rechtwinklig zu der aktiven Schicht AL verläuft, die eine rechteckige Konfiguration aufweist.
Als Ergebnis der Strukturierung werden die Gateoxidschicht 25A und die Gateelektrode 29A in dem gegen hohe Spannung beständi­ gen Bereich gebildet, die Gateoxidschicht 25A und die Gate­ elektrode 29B werden in dem peripheren Schaltungsbereich gebildet, und die Tunneloxidschicht 23, die Floating-Gate-Elektrode 27, die Zwischenlagen-Isolierschicht 24 und die Steuergatelektrode 29C werden in dem Speicherzellenmatrixbe­ reich gebildet.
Danach wird nach der Bildung der schwachdotierten Drainschich­ ten 127 durch Implantieren von Ionen in den gegen hohe Span­ nung beständigen Bereich und den peripheren Schaltungsbereich die Seitenwand-Oxidschicht 30 mit einer Dicke von etwa 1000 Å (100 nm) an der Seitenfläche der Gateoxidschicht 25A und der Gateelektrode 29A, an der Seitenfläche der Gateoxidschicht 25A und der Gateelektrode 29B sowie an der Seitenfläche der Tunneloxidschicht 23, der Floating-Gate-Elektrode 27, der Zwischenlagen-Isolierschicht 24 und der Steuergateelektrode 29C gebildet. Unter Verwendung der Seitenwand-Oxidschicht 30 als Maske werden durch Ionenimplantation die Source-/Drain­ schichten 126 gebildet. Auf diese Weise erhält man die Struktur des "Flash"-Speichers, wie diese in Fig. 16 darge­ stellt ist.
Dabei erhält man die schwachdotierten Drainschichten 127 beispielsweise durch Implantieren von Arsenionen mit einer Energie von 30 keV und einer Dosierung von 1×1013/cm2. Die Source-/Drainschichten 126 erhält man zum Beispiel durch Inji­ zieren von Arsenionen mit einer Energie von 50 keV und einer Dosierung von 5×1015/cm2 und anschließende Wärmebehandlung bei 850°C für 60 Minuten.
Darauf folgt zwar die Bildung eines Kondensators, einer Zwischenlagen-Isolierschicht, einer Verdrahtungsschicht und dergleichen zur Bildung des "Flash"-Speichers, jedoch wird dies nicht beschrieben und ist auch in den Zeichnungen nicht dargestellt.
2.3 Charakteristische Funktions- und Wirkungsweise
Wie vorstehend beschrieben wurde, besitzt der "Flash"-Speicher 200 gemäß dem zweiten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung eine derartige Struktur, bei der die Stickstoffkonzentrationen der Gateelektroden unter der Viel­ zahl von Transistor-Typen mit voneinander verschiedenen Charakteristika (wobei diese z. B. voneinander verschiedene erforderliche technische Daten besitzen) derart verschieden sind, daß die wirksamen Dicken der jeweiligen Gateoxidschich­ ten unterschiedlich werden. Es ist somit nicht erforderlich, die Gateoxidschichten, die voneinander verschiedene Durch­ bruchspannungen aufweisen, mit voneinander verschiedenen Dicken auszubilden.
Da es ferner möglich ist, die Schwellenwerte durch Verändern der wirksamen Dicken der Gateoxidschichten einzustellen, ist es nicht erforderlich, die Dotierstoffkonzentrationen der Kanaldotierungsschichten nach Maßgabe der Charakteristika der Transistoren zu ändern, und somit ist es möglich, die Konzen­ trationen auf solche Werte festzulegen, bei denen ein Leck­ strom (d. h. eine Diffusionsschicht-Leckage) von einer Diffusi­ onsschicht weitestgehend unterdrückt werden kann.
Durch Festlegen der Dotierstoffkonzentrationen der Kanaldotie­ rungsschichten auf solche Werte, bei denen eine Diffusions­ schicht-Leckage so gering wie möglich ist, während die Durch­ bruchspannungs-Charakteristika und die Schwellenwerte mittels der Stickstoffkonzentrationen der Gateelektroden eingestellt werden, ist es somit möglich, die Anforderungen hinsichtlich der Durchbruchspannungen zu erfüllen sowie die Wechselwir­ kungsbeziehung zwischen den Schwellenwerten und der Diffusi­ onsschicht-Leckage aufzubrechen und somit eine in dieser Hinsicht bestehende Einschränkung bei der Schaltungsausbildung zu eliminieren.
Wenn auch die Gateoxidschichten mit voneinander verschiedenen Dicken gebildet werden, indem die wirksamen Dicken der Gate­ oxidschichten verändert werden, ist es weiterhin möglich, die Arten von Gateoxidschichten zu reduzieren. Dies ermöglicht eine Vereinfachung der Herstellungsvorgänge bei der Herstel­ lung der Gateoxidschichten und gestattet die Erzielung von Gateoxidschichten, die eine ausgezeichnete Zuverlässigkeit und Steuerbarkeit beim Steuern der Filmdicke besitzen.
Das heißt, da bei der in Fig. 16 gezeigten Struktur die Dicken der Gateoxidschichten der Transistoren des gegen hohe Spannung beständigen Bereichs und des peripheren Schaltungsbereichs miteinander identisch sind, sind zwei Typen von Gateoxid­ schichten vorhanden. Hinsichtlich der Schritte zum Bilden der Oxidschichten ist zu erwähnen, daß nur der Schritt zum Bilden der Oxidschicht 231 (s. Fig. 21) sowie der Schritt zum Bilden der Oxidschicht 251A (s. Fig. 27) vorhanden sind. Da ferner im Gegensatz zu dem herkömmlichen Herstellungsverfahren, wie es unter Bezugnahme auf die Fig. 83 bis 96 beschrieben wurde, die Oxidschichten in beiden Schritten durch einmalige Wärmeoxida­ tion gebildet werden, ist es nicht erforderlich, eine Oxid­ schicht in mehr als einem Vorgang zu bilden, und somit besteht keine Gefahr, daß eine Verunreinigung eingebracht werden kann oder sich die Steuerbarkeit beim Steuern der Filmdicke verschlechtern kann.
Ferner sind in der Nähe der Grenzfläche zwischen den Gateelek­ troden und der Gateoxidschicht zwar eine Anzahl von Kristall­ fehlern vorhanden, da jedoch Stickstoff in die Gateelektroden eingebracht wird, werden Stickstoffatome mit freien Bindungen, wobei es sich um eine der Ursachen für die Entstehung von Kristallfehlern handelt, kombiniert, so daß die Kristallfehler wieder behoben werden. Die Zuverlässigkeit der Gateoxidschicht wird dadurch verbessert.
Da ferner die eingebauten Stickstoffbereiche N11 und N12 in der Nähe der Grenzfläche mit der Gateoxidschicht 25A in den Gateelektroden 29A und 29B gebildet sind und der eingebaute Stickstoffbereich N12 in der Nähe der Grenzfläche mit der Zwischenlagen-Isolierschicht 24 in der Steuergateelektrode 29C gebildet ist, ist es möglich, ein Durchschlagen des in die Gateelektroden implantierten Dotierstoffs zu verhindern.
Vorstehend ist zwar eine Struktur, bei der verschiedenen Tran­ sistor-Typen auf einem Einkristall-Substrat gebildet sind, als zweites bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung beschrieben worden, jedoch ist es auch möglich, eine ähnliche Funktions- und Wirkungsweise in einem Fall zu erzie­ len, in dem verschiedene Transistor-Typen auf einem SOI- (Silizium-Auf-Isolator-) Substrat gebildet sind.
Drittes bevorzugtes Ausführungsbeispiel 3.1 Struktur der Vorrichtung
Fig. 34 zeigt in einer fragmentarischen Ansicht die Struktur eines DRAM 300, der eine Logikschaltung aufweist, wobei dies im folgenden auch als DRAM 300 mit Logikschaltung bezeichnet wird, als drittes bevorzugtes Ausführungsbeispiel der vorlie­ genden Erfindung.
Bei einem DRAM mit Logikschaltung handelt es sich um eine Vorrichtung, die mit hoher Leistung arbeitet und nur geringe Kosten erforderlich macht, da eine Logikschaltung in demselben Chip ausgebildet ist, so daß der DRAM und die Logikschaltung, die bisher in Form von separaten Chips ausgebildet waren, miteinander kombiniert sind.
Im großen und ganzen ist ein DRAM mit Logikschaltung in einen Logikbereich und einen DRAM-Bereich unterteilt. Ein Erforder­ nis hinsichtlich des Logikbereichs besteht in einem Betrieb mit hoher Geschwindigkeit, das heißt mit hoher Ansteuerbarkeit und niedriger Kapazität. Wie unter Bezugnahme auf das erste bevorzugte Ausführungsbeispiel bereits erläutert wurde, besitzt der DRAM-Bereich dabei einen Speicherzellenmatrixbe­ reich, in dem ein niedriger Leckstrom erforderlich ist, einen Abtastverstärkerbereich, in dem ein Betrieb mit niedriger Spannung erforderlich ist, usw. Das heißt, es ist eine Viel­ zahl von Transistor-Typen mit voneinander verschiedenen Charakteristika in einem DRAM mit Logikschaltung notwendig, der in Form eines einzigen Chip ausgebildet ist.
Fig. 34 zeigt Querschnitte von N-Kanal-MOS-Transistoren T61 bis T63, die für den Logikbereich, den Abtastverstärkerbereich und den Speicherzellenmatrixbereich verwendet werden.
In Fig. 34 sind die N-Kanal-MOS-Transistoren T61 bis T63 in einer P-leitenden Wannenschicht 151 gebildet, die auf demsel­ ben (P-leitenden) Halbleitersubstrat 51 gebildet ist. Die Wannenschicht 151 ist durch eine Kanaltrennschicht 152, die in der Wannenschicht 151 gebildet ist, und eine LOCOS-Schicht 52 in einer derartigen Weise elementmäßig unterteilt, daß die N-Kanal-MOS-Transistoren T61 bis T63 in Bereichen gebildet sind, die durch die elementmäßige Unterteilung geschaffen werden.
Der N-Kanal-MOS-Transistor T61 des Logikbereichs weist ein Paar Source-/Drainschichten 156, die in der Wannenschicht 151 voneinander getrennt, jedoch parallel zueinander gebildet sind, sowie ein Paar schwachdotierter Drainschichten 157 auf, die angrenzend an einander zugewandt gegenüberliegenden Rand­ bereichen der Source-/Drainschichten 156 gebildet sind.
Eine Gateoxidschicht 53 ist auf den schwachdotierten Drain­ schichten 157 gebildet, und eine Gateelektrode 55A ist auf der Gateoxidschicht 53 gebildet. Eine Seitenwand-Oxidschicht 56 ist an der Seitenfläche der Gateoxidschicht 53 und der Gate­ elektrode 55A gebildet. In dem Wannenbereich 151 ist unterhalb der Gateelektrode 55A eine Kanaldotierungschicht 155A gebil­ det.
Der N-Kanal-MOS-Transistor T62 des Abtastverstärkerbereichs weist ein Paar Source-/Drainschichten 156, die in der Wannen­ schicht 151 voneinander getrennt, jedoch parallel zueinander gebildet sind, sowie ein Paar schwachdotierter Drainschichten 157 auf.
Die Gateoxidschicht 53 ist auf den schwachdotierten Drain­ schichten 157 gebildet, und eine Gateelektrode 55A ist auf der Gateoxidschicht 53 gebildet. Die Seitenwand-Oxidschicht 56 ist an der Seitenfläche der Gateoxidschicht 53 und der Gateelek­ trode 55A gebildet. In der Wannenschicht 151 ist unterhalb der Gateelektrode 55A eine Kanaldotierungschicht 154 gebildet.
Ein eingebauter Stickstoffbereich N21 ist in der Nähe der Grenzfläche mit der Gateoxidschicht 53 in der Gateelektrode 55A gebildet.
Der N-Kanal-MOS-Transistor T63 des Speicherzellenmatrixbe­ reichs weist ein Paar Source-/Drainschichten 156, die in der Wannenschicht 151 voneinander getrennt, jedoch parallel zuein­ ander gebildet sind, sowie ein Paar schwachdotierter Drain­ schichten 157 auf.
Die Gateoxidschicht 53 ist auf den Source-/Drainschichten 156 und den schwachdotierten Drainschichten 157 gebildet, und die Gateelektrode 55B ist auf der Gateoxidschicht 53 gebildet. Die Seitenwand-Oxidschicht 56 ist an der Seitenfläche der Gate­ oxidschicht 53 und der Gateelektrode 55B gebildet.
Ein eingebauter Stickstoffbereich N22 ist in der Nähe der Grenzfläche mit der Gateoxidschicht 53 in der Gateelektrode 55B gebildet.
In der Wannenschicht 151 ist unterhalb der Gateelektrode 55B eine Kanaldotierungsschicht 155A gebildet. Der Speicherzellen­ matrixbereich besitzt eine Gate-Array-Struktur, bei der einan­ der benachbarte Gates sich eine Source-/Drainschicht 156 teilen. Solche Strukturen sind in sukzessiver Weise angeord­ net.
Die Tabelle 7 zeigt Zahlen hinsichtlich der Strukturen der N-Kanal-MOS-Transistoren T61 bis T63.
In Tabelle 7 sind die Dotierstoffdosierungen zur Bildung der Gateelektroden der N-Kanal-MOS-Transistoren T61, T62 und T63 gleich und betragen 5×1015/cm2. Dabei wird Phosphor (P) als Dotierstoff für alle Schichten mit einer Implantationsenergie von 30 keV implantiert.
Die Stickstoffdosierungen betragen 1×1015/cm2, 1×1015/cm2 bzw. 5×1015/cm2. Die Implantationsenergie ist gleich und beträgt 10 keV.
Die Fig. 35 und 36 zeigen Dotierungsprofile der N-Kanal-MOS-Tran­ sistoren T61, T62 und T63 des Logikbereichs, des Abtast­ verstärkerbereichs und des Speicherzellenmatrixbereichs, wie sie alle in Fig. 34 gezeigt sind, und zwar in Querschnittsbe­ reichen entlang einer Linie A-A', einer Linie B-B' bzw. einer Linie C-C'.
In den Fig. 35 und 36 ist eine Position (d. h. die Tiefe) in Querschnittsrichtung entlang der horizontalen Achse aufgetra­ gen, und eine Stickstoffkonzentration sowie eine Dotierstoff­ konzentration sind entlang der vertikalen Achse aufgetragen. Die Gateelektrode (Polysiliziumschicht), die Gateoxidschicht (SiO2-Schicht) und die Wannenschicht (Silizium-Volumenmateri­ alschicht) sind in dieser Reihenfolge entlang der horizontalen Achse von links nach rechts dargestellt.
Wie in Tabelle 7 gezeigt ist, sind die Stickstoffkonzentratio­ nen in den Gateelektroden 55A und 55B der Transistoren T61 bis T63 voneinander verschieden, und somit sind auch die Stick­ stoffkonzentrationen in entsprechender Weise voneinander verschieden. In dem Transistor des Speicherzellenmatrixbe­ reichs, von dem man den höchsten Schwellenwert erwartet, ist somit die Stickstoffkonzentration in dem eingebauten Stick­ stoffbereich am höchsten. Das heißt, wie in Fig. 35 gezeigt ist, die Konzentration ist in dem Transistor T63 des Speicher­ zellenmatrixbereichs am höchsten, wie dies durch die Linie C-C' veranschaulicht ist, und die Konzentrationen in dem Transistor T61 des Logikbereichs (Linie A-A') sowie in dem Transistor T62 des Abtastverstärkerbereichs (Linie B-B') sind miteinander identisch sowie niedriger als die Konzentration des Transistors T63.
Ferner ist Stickstoff in jeder Gateoxidschicht vorhanden, wobei eine Beziehung hinsichtlich der Konzentrationen beibe­ halten wird. Das Profil ist derart, daß Stickstoff in einem Bereich in der Wannenschicht, der sich nicht in der Nähe der Grenzfläche mit der Gateoxidschicht befindet, nahezu nicht vorhanden ist.
Wie durch die Linie A-A' und die Linie B-B' in Fig. 36 veran­ schaulicht ist, sind die Dotierstoffkonzentrationen in den Gateelektroden bei den Transistoren T61 und T62 identisch, und somit liegen die Linie A-A' und die Linie B-B' aufeinander. Die Linie A-A' und die Linie B-B' sind relativ flach. Der Transistor T63 des Speicherzellenmatrixbereichs besitzt das durch die Linie C-C' dargestellte Profil, das sich abrupt ändert.
Da die Dotierstoffdosierungen für die Kanaldotierungsschichten 155A der N-Kanal-MOS-Transistoren T61 und T63 identisch sind, liegen die Linie A-A' und die Linie C-C' aufeinander.
Eine Diffusion und Aktivierung eines Dotierstoffs wird in einer Gateelektrode, in die eine größere Menge Stickstoff eingebracht ist, stärker unterdrückt, so daß die Dotierstoff­ konzentration niedriger wird. In dem Speicherzellenmatrixbe­ reich, in dem die Dotierstoffkonzentration am niedrigsten ist, ist somit die Verarmungsschicht an der Gateelektrode am größ­ ten, die wirksame Dicke der Oxidschicht ist am größten und der Schwellenwert ist hoch.
Fig. 37 zeigt die tatsächlichen Dicken und die wirksamen Dicken der jeweiligen Gateoxidschichten. In Fig. 37 sind die N-Kanal-MOS-Transistoren des Logikbereichs, des Abtastverstär­ kerbereichs und des Speicherzellenmatrixbereichs in dieser Reihenfolgen entlang der horizontalen Achse von links nach rechts dargestellt. Wie in Fig. 37 gezeigt ist, sind die tatsächlichen Dicken der Transistoren zwar miteinander iden­ tisch, jedoch ist bei den wirksamen Dicken der Transistoren die wirksame Dicke in dem Speicherzellenmatrixbereich beson­ ders hoch.
3.2 Herstellungsverfahren
Im folgenden wird ein Verfahren zum Herstellen der N-Kanal-MOS-Transistoren T61, T62 und T63 des Logikbereichs, des Abtastverstärkerbereichs und des Speicherzellenmatrixbereichs des "Flash"-Speicherbereichs, wie sie in Fig. 34 dargestellt sind, unter Bezugnahme auf die Fig. 38 bis 44 beschrieben.
Zuerst wird in einem in Fig. 38 gezeigten Schritt eine LOCOS-Schicht (d. h. eine Feldoxidschicht) 52 mit einer Dicke von beispielsweise 4000 Å (400 nm) durch ein LOCOS-Verfahren auf einer Oberfläche des P-leitenden Halbleitersubstrats 51 gebil­ det. Danach werden zum Beispiel Borionen mit einer Energie von 700 keV und einer Dosierung von 1×1013/cm2 implantiert, um dadurch einen P-leitenden Wannenbereich 151 in dem Halbleiter­ substrat 51 zu bilden. Es wird zwar auch ein N-leitender Wannenbereich in dem Halbleitersubstrat 51 gebildet, um P-Kanal-MOS-Transistoren zu schaffen, jedoch ist dies nicht dargestellt und wird auch nicht beschrieben. Als nächstes werden zum Beispiel Borionen mit einer Energie von 130 keV und einer Dosierung von 5×1012/cm2 implantiert, um dadurch die Kanaltrennschicht 152 in dem Halbleitersubstrat 51 zu bilden. Die Kanaltrennschicht wird mit einer derartigen Formgebung gebildet, daß sie zusammen mit der LOCOS-Schicht 52 die elementmäßig unterteilten Bereiche schafft.
Als nächstes wird die Kanaldotierungsschicht 150, die die niedrigste Dotierstoffkonzentration aufweist, in dem Wannenbe­ reich 151 des Transistors T62 des Abtastverstärkerbereichs gebildet. Dabei wird die Kanaldotierungsschicht 150 auch in den Transistoren T61 und T62 des Logikbereichs und des Speicherzellenmatrixbereichs gebildet. Die Kanaldotierungs­ schicht 150 wird zum Beispiel durch Implantieren von Borionen mit einer Energie von 50 keV und einer Dosierung von 1×1012/cm2 gebildet.
Als nächstes wird in einem in Fig. 39 gezeigten Schritt eine Resistmaske R251 auf dem Abtastverstärkerbereich gebildet. Zusätzlich wird ein Dotierstoff in selektiver Weise in die Kanaldotierungsschicht 150 des Logikbereichs und des Speicher­ zellenmatrixbereichs implantiert, um dadurch die Kanaldotie­ rungsschicht 150A zu bilden, die eine Dotierstoffkonzentration nach Maßgabe des Transistors T63 des Speicherzellenmatrixbe­ reichs aufweist. Die Kanaldotierungsschicht 150A wird zum Beispiel durch Implantieren von Borionen mit einer Energie von 50 keV und einer Dosierung von 4×1012/cm2 gebildet.
In einem in Fig. 40 gezeigten Schritt wird nach der durch ein Wärmeoxidverfahren erfolgenden Bildung einer Oxidschicht 531, die später die Gateoxidschicht 53 auf der Hauptfläche des Halbleitersubstrats 51 wird, eine (undotierte) Polysilizium­ schicht 550 auf der Oxidschicht 531 als Gateelektrodenmaterial durch ein chemisches Abscheidungsverfahren aus der Gasphase gebildet. Die Oxidschicht 531 besitzt eine Dicke von etwa 60 Å (6 nm), während die Polysiliziumschicht 550 eine Dicke von etwa 2000 Å (200 nm) aufweist.
Als nächstes werden in einem in Fig. 41 gezeigten Schritt Dotierstoffionen in die Polysiliziumschicht 550 implantiert, um dadurch eine dotierte Polysiliziumschicht 551 zu bilden. Die dotierte Polysiliziumschicht 551 wird zum Beispiel durch Implantieren von Phosphorionen mit einer Energie von 30 keV und einer Dosierung von 5×1015/cm2 gebildet.
In einem in Fig. 42 gezeigten Schritt werden dann Stickstoff­ ionen in die dotierte Polysiliziumschicht 551 nach Maßgabe der N-Kanal-MOS-Transistoren T61 und T62 des Logikbereichs und des Abtastverstärkerbereichs eingebracht, von denen jeder eine niedrige Dotierstoffkonzentration in der Gateelektrode aufweist, um dadurch einen eingebauten Stickstoffbereich N21 zu bilden. Bei diesem Vorgang wird der eingebaute Stickstoff­ bereich N21 auch in der dotierten Polysiliziumschicht 551 auf dem Speicherzellenmatrixbereich gebildet. Der eingebaute Stickstoffbereich N21 wird durch Implantieren von Stickstof­ fionen beispielsweise mit einer Energie von 10 keV und einer Dosierung von 1×1015/cm2 gebildet.
In einem in Fig. 43 gezeigten Schritt wird dann eine Resist­ maske R252 auf dem Logikbereich und dem Abtastverstärkerbe­ reich gebildet. Zusätzlich werden Stickstoffionen in selekti­ ver Weise in die dotierte Polysiliziumschicht 551 des Speicherzellenmatrixbereichs implantiert, um dadurch einen eingebauten Stickstoffbereich N22 zu bilden, der eine Konzen­ tration nach Maßgabe des N-Kanal-MOS-Transistors T63 des Speicherzellenmatrixbereichs aufweist. Der eingebrachte Stick­ stoffbereich N22 wird durch Implantieren von Stickstoffionen zum Beispiel mit einer Energie von 10 keV und einer Dosierung von 4×1015/cm2 gebildet.
Dann wird in einem in Fig. 44 gezeigten Schritt nach dem Entfernen der Resistmaske R252 eine Resistmaske R253 auf der dotierten Polysiliziumschicht 551 gebildet und strukturiert.
Nach der Bildung der schwachdotierten Drainschichten 157 durch Implantieren von Ionen in den Logikbereich, den Abtastverstär­ kerbereich und den Speicherzellenmatrixbereich wird die Seitenwand-Oxidschicht 56 mit einer Dicke von etwa 1000 Å (100 nm) an der Seitenfläche der Gateoxidschicht 53 und der Gate­ elektroden 55A, 55B gebildet. Unter Verwendung der Seitenwand-Oxid­ schicht 56 als Maske werden die Source-/Drainschichten 156 durch Ionenimplantation gebildet. Auf diese Weise erhält man die Struktur des DRAM 300 mit Logikschaltung, wie sie in Fig. 34 gezeigt ist.
Die schwachdotierten Drainschichten 157 erhält man dabei beispielsweise durch Implantieren von Arsenionen (As) mit einer Energie von 30 keV und einer Dosierung von 1×1013/cm2. Die Source-/Drainschichten 156 erhält man zum Beispiel durch Injizieren von Arsenionen mit einer Energie von 50 keV und einer Dosierung von 5×1015/c m2 sowie anschließende Wärmebe­ handlung bei 850°C für 30 Minuten.
Darauf folgen zwar die Bildung eines Kondensators, einer Zwischenlagen-Isolierschicht, einer Verdrahtungsschicht und dergleichen zur Bildung des DRAM mit Logikschaltung, jedoch ist dies in den Zeichnungen nicht dargestellt und wird auch nicht beschrieben.
3.3 Charakteristische Funktions- und Wirkungsweise
Wie vorstehend beschrieben wurde, besitzt der DRAM 300 mit Logikschaltung gemäß dem dritten bevorzugten Ausführungsbei­ spiel der vorliegenden Erfindung eine solche Struktur, bei der die Dotierstoffkonzentrationen der Gateelektroden und die Stickstoffkonzentrationen der Kanaldotierungsschichten bei der Anzahl von Transistor-Typen mit voneinander verschiedenen Charakteristika (wobei diese z. B. voneinander verschiedene erforderliche technische Daten aufweisen) derart variiert werden, daß die wirksamen Dicken der jeweiligen Gateoxid­ schichten unterschiedlich werden und die Schwellenwerte fest­ gelegt werden.
Das heißt, wie in Fig. 35 gezeigt ist, ist bei dem Speicher­ zellenmatrixbereich, in dem die Stickstoffkonzentration in der Gateelektrode hoch ist, eine Diffusion und Aktivierung des Dotierstoffs unterdrückt, und es wird eine Verarmungsschicht in einem großen Bereich innerhalb der Gateelektrode geschaf­ fen, so daß die Oxidschichtdicke wirkungsmäßig groß wird und der Schwellenwert hoch ist.
Wie in Fig. 36 gezeigt ist, ist es bei dem Abtastverstärkerbe­ reich durch Gewährleistung einer niedrigeren Dotierstoffkon­ zentration in der Kanaldotierungsschicht weiterhin möglich, einen Leckstrom (d. h. eine Diffusionsschicht-Leckage) von einer Diffusionsschicht auf einen geringstmöglichen Wert zu unterdrücken.
Durch Einstellen der Dotierstoffkonzentrationen der Kanaldo­ tierungsschichten auf solche Werte, bei denen eine Diffusions­ schicht-Leckage so gering wie möglich ist, während die Schwel­ lenwerte mittels der Stickstoffkonzentrationen der Gateelek­ troden eingestellt werden, ist es somit möglich, die Wechsel­ wirkungsbeziehung zwischen der Schwellenwerten und der Diffu­ sionsschicht-Leckage aufzubrechen und somit eine diesbezüglich vorhandene Einschränkung im Hinblick auf die Schaltungsausbil­ dung zu eliminieren.
Es ist zwar eine Anzahl von Kristallfehlern in der Nähe der Grenzfläche zwischen den Gateelektroden und der Gateoxid­ schicht vorhanden, da jedoch Stickstoff in die Gateelektroden eingebracht wird, werden Stickstoffatome mit freien Bindungen, bei denen es sich um eine der Ursachen für Kristallfehler handelt, kombiniert, so daß die Kristallfehler wieder besei­ tigt werden. Somit ist die Zuverlässigkeit der Gateoxidschicht verbessert.
Da die eingebauten Stickstoffbereiche N21 und N22 in der Nähe der Grenzfläche mit der Gateoxidschicht 53 in den Gateelektro­ den 55A und 55B gebildet sind, ist es ferner möglich, ein Durchschlagen des in die Gateelektroden implantierten Dotier­ stoffs zu unterdrücken.
Vorstehend ist zwar eine Struktur, bei der verschiedenen Tran­ sistor-Typen auf einem Einkristall-Substrat gebildet sind, als drittes bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung beschrieben worden, jedoch läßt sich eine ähnliche Funktions- und Wirkungsweise auch in einem Fall erzielen, in dem verschiedene Transistor-Typen auf einem SOI-(Silizium-Auf-Isolator-) Substrat gebildet sind.
Viertes bevorzugtes Ausführungsbeispiel 4.1 Struktur der Vorrichtung
Fig. 45 zeigt in einer fragmentarischen Darstellung eine Struktur eines "Flash"-Speichers 400, der eine Logikschaltung aufweist (im folgenden auch als "Flash"-Speicher mit Logik­ schaltung bezeichnet) als viertes bevorzugtes Ausführungsbei­ spiel der vorliegenden Erfindung.
Im allgemeinen ist ein "Flash"-Speicher mit Logikschaltung im großen und ganzen in einen Logikbereich und einen "Flash"- Speicherbereich unterteilt. Ein Erfordernis hinsichtlich des Logikbereichs besteht in einer Arbeitsweise mit hoher Geschwindigkeit, das heißt einer hohen Ansteuerbarkeit sowie einer niedrigen Kapazität.
Der "Flash"-Speicherbereich beinhaltet einen gegen hohe Span­ nung beständigen Bereich, in dem eine hohe Spannung angelegt wird, einen Speicherzellenmatrixbereich, in dem eine Tunnel­ oxidschicht äußerst zuverlässig sein muß, und dergleichen. Das heißt, es sind mehrere Transistor-Typen mit voneinander verschiedenen Charakteristika innerhalb eines "Flash"-Spei­ chers mit Logikschaltung erforderlich, der in Form eines einzigen Chip ausgebildet ist.
Fig. 45 zeigt Querschnittsansichten von N-Kanal-MOS-Transisto­ ren T71 bis T73, die für den Logikbereich, den gegen hohe Spannung beständigen Bereich und den Speicherzellenmatrixbe­ reich verwendet werden.
In Fig. 45 sind die N-Kanal-MOS-Transistoren T71 bis T73 in einer P-leitenden Wannenschicht 171 gebildet, die auf demsel­ ben (P-leitenden) Halbleitersubstrat 71 gebildet ist. Die Wannenschicht 171 ist durch eine Kanaltrennschicht 172, die in der Wannenschicht 171 gebildet ist, sowie durch eine LOCOS-Schicht 72 in einer derartigen Weise elementmäßig unterteilt, daß die N-Kanal-MOS-Transistoren T71 bis T73 in Bereichen gebildet sind, die durch die elementmäßige Unterteilung geschaffen werden.
Der N-Kanal-MOS-Transistor T71 des Logikbereichs weist ein Paar Source-/Drainschichten 176, die in der Wannenschicht 171 voneinander getrennt, jedoch parallel zueinander gebildet sind, sowie ein Paar schwachdotierter Drainschichten 177 auf, die angrenzend an einander zugewandt gegenüberliegenden Rand­ bereichen der Source-/Drainschichten 176 gebildet sind.
Eine Gateoxidschicht 76 ist auf den schwachdotierten Drain­ schichten 177 gebildet, und eine Gateelektrode 79A ist auf der Gateoxidschicht 76 gebildet. Eine Seitenwand-Oxidschicht 80 ist an der Seitenfläche der Gateoxidschicht 76 und der Gate­ elektrode 79A gebildet. In der Wannenschicht 171 ist unterhalb der Gateelektrode 79A eine Kanaldotierungsschicht 173 gebil­ det.
Ein eingebauter Stickstoffbereich N31 ist in der Nähe der Grenzfläche mit der Gateoxidschicht 76 in der Gateelektrode 79A gebildet.
Der N-Kanal-MOS-Transistor T72 des gegen hohe Spannung bestän­ digen Bereichs des "Flash"-Speicherbereichs weist ein Paar Source-/Drainschichten 176, die in der Wannenschicht 171 voneinander getrennt, jedoch parallel zueinander gebildet sind, sowie ein Paar schwachdotierter Drainschichten 177 auf.
Eine Gateoxidschicht 76 ist auf den schwachdotierten Drain­ schichten 177 gebildet, und eine Gate-Elektorde 79B ist auf der Gateoxidschicht 76 gebildet. Die Seitenwandoxidschicht 80 ist an der Seitenfläche der Gateoxidschicht 76 und der Gate­ elektrode 79B gebildet. In der Wannenschicht 171 ist unterhalb der Gateelektrode 79B eine Kanaldotierschicht 173 gebildet.
Ein eingebauter Stickstoffbereich N32 ist in der Nähe der Grenzfläche mit der Gateoxidschicht 76 in der Gateelektrode 79B gebildet.
Der N-Kanal-MOS-Transistor T73 des Speicherzellenmatrixbe­ reichs des "Flash"-Speicherbereichs weist ein Paar Source-/Drain­ schichten 176 auf, die in der Wannenschicht 171 vonein­ ander getrennt, jedoch parallel zueinander gebildet sind. Eine Tunneloxidschicht 73 ist an Randbereichen der Source-/Drain­ schichten 176 gebildet. Eine Floating-Gate-Elektrode 77, eine Zwischenlagen-Isolierschicht 74 sowie eine Steuergate­ elektrode 79C sind in dieser Reihenfolge auf der Tunneloxid­ schicht 73 gebildet. Da die Steuergateelektrode 79C dieselbe Struktur wie Gateelektroden aufweist, wird die Steuergateelek­ trode 79C im folgenden als Gateelektrode behandelt.
In der Steuergateelektrode 79C ist der eingebaute Stickstoff­ bereich N31 in der Nähe der Grenzfläche mit der Zwischenlagen-Isolier­ schicht 74 gebildet.
Die Seitenwand-Oxidschicht 80 ist an der Seitenfläche der Tunneloxidschicht 73, der Floating-Gate-Elektrode 77, der Zwischenlagen-Isolierschicht 74 und der Steuergateelektrode 79C gebildet.
In der Wannenschicht 171 ist unterhalb der schwebenden Elek­ trode 77 eine Kanaldotierungsschicht 173 gebildet. Der Speicherzellenmatrixbereich besitzt eine Gate-Array-Struktur, bei der einander benachbarte Gates sich eine Source-/Drain­ schicht 176 teilen. Solche Strukturen sind in sukzessi­ ver Weise angeordnet.
Die Tabelle 8 zeigt Zahlen hinsichtlich der Strukturen der N-Kanal-MOS-Transistoren T71 bis T73.
In der Tabelle 8 betragen die Dicken der Gateoxidschichten der N-Kanal-MOS-Transistoren T71, T72 und T73 50 Å (5 nm), 50 Å (5 nm) bzw. 100 Å (10 nm).
Ferner sind die Dotierstoffdosierungen zur Bildung der Kanal­ dotierungsschichten der N-Kanal-MOS-Transistoren T71 bis T73 gleich und betragen 5×1012/cm2. Dabei wird Bor (B) als Dotier­ stoff für alle Schichten mit einer Implantationsenergie von 50 keV implantiert.
Weiterhin sind die Dotierstoffdosierungen zur Bildung der Gateelektroden der N-Kanal-MOS-Transistoren T71 bis T73 gleich und betragen 5×1015/cm2. Dabei wird Phosphor (P) als Dotier­ stoff für alle Schichten mit einer Implantationsenergie von in allen Fällen 30 keV implantiert.
Die Stickstoffdosierungen betragen 1×1015/cm2, 1×1016/cm2 bzw. 1×1015/cm2. Die Implantationsenergie beträgt in allen Fällen gleich 10 keV.
Die Fig. 46 und 47 zeigen Stickstoffprofile und Dotierungspro­ file der N-Kanal-MOS-Transistoren T71, T72 und T73, die den Logikbereich, den gegen hohe Spannung beständigen Bereich und den Speicherzellenmatrixbereich bilden, wie sie alle in Fig. 45 dargestellt sind, und zwar in Querschnittsbereichen entlang der Linie A-A', der Linie B-B' bzw. der Linie C-C'.
In den Fig. 46 und 47 ist eine Position (d. h. die Tiefe) in Querschnittsrichtung entlang der horizontalen Achse aufgetra­ gen, und eine Stickstoffkonzentration sowie eine Dotierstoff­ konzentration sind entlang der vertikalen Achse aufgetragen. Die Reihenfolge, in der die Struktur des N-Kanal-MOS-Transi­ stors T73 des Speicherzellenmatrixbereichs gebildet ist, ist in den Fig. 46 und 47 in den unteren Bereichen dargestellt. Die oberen Bereiche der Fig. 46 und 47 veranschaulichen die Steuergateelektrode (Polysiliziumschicht), die Zwischenlagen-Isolier­ schicht (ONO-Schicht), die Floating-Gate-Elektrode (Polysiliziumschicht), die Tunneloxidschicht (SiO2-Schicht) sowie die Wannenschicht (Silizium-Volumenmaterialschicht) in dieser Reihenfolge von links nach rechts.
Ferner veranschaulichen die Fig. 46 und 47 die Gateelektrode (Polysiliziumschicht), die Gateoxidschicht (SiO2-Schicht) sowie die Wannenschicht (Silizium-Volumenmaterialschicht) in dieser Reihenfolge entlang der horizontalen Achse von links nach rechts.
Wie in der Tabelle 8 gezeigt ist, ist die Stickstoffdosierung für die Gateelektrode 79B des N-Kanal-MOS-Transistors T72 des gegen hohe Spannung beständigen Bereichs am höchsten, von dem man den höchsten Schwellenwert erwartet, während die Stick­ stoffdosierungen für die Gateelektrode 79A des N-Kanal-MOS-Transis­ tors T71 des Logikbereichs sowie die Steuergateelek­ trode 79C des N-Kanal-MOS-Transistors T73 des Speicherzellen­ matrixbereichs miteinander identisch sind.
Wie in Fig. 46 durch die Linie B-B' veranschaulicht ist, hat somit der Transistor T72 des gegen hohe Spannung beständigen Bereichs die höchste Stickstoffkonzentration, während die Stickstoffkonzentrationen des Transistors T71 des Logikbe­ reichs (Linie A-A') und des Transistors T73 des Speicherzel­ lenmatrixbereichs (Linie C-C') miteinander identisch und nied­ riger als die des Transistors sind.
Ferner ist Stickstoff in der Gateoxidschicht und der Zwischen­ lagen-Isolierschicht vorhanden, wobei eine Beziehung hinsicht­ lich der Konzentrationen aufrechterhalten bleibt. Das Profil ist derart, daß Stickstoff in einem Bereich in der Wannen­ schicht, der sich nicht in der Nähe der Grenzfläche mit der Gateoxidschicht befindet, nahezu nicht vorhanden ist.
Wie ferner in Fig. 47 im Hinblick auf die Dotierungsprofile der Gateelektroden zu sehen ist, besitzt der Transistor T72 des gegen hohe Spannung beständigen Bereichs das Profil, das sich am abruptesten ändert, wie dies durch die Linie B-B' veranschaulicht ist, während der Transistor T71 des Logikbe­ reichs und der Transistor T73 des Speicherzellenmatrixbereichs Profile aufweisen, die sich weniger abrupt ändern, wie dies durch die Linie A-A' bzw. die Linie C-C' veranschaulicht ist. Dies ist dadurch bedingt, daß die Diffusion und Aktivierung eines Dotierstoffs in einer Gateelektrode, in die eine größere Menge Stickstoff eingebracht ist, stärker unterdrückt wird.
In dem Transistor T72 des gegen hohe Spannung beständigen Bereichs ist somit die Verarmungsschicht am größten, so daß die wirksame Dicke der Oxidschicht die größte Dicke ist und der gegen hohe Spannung beständige Bereich einer hohen Span­ nung standhalten kann.
Fig. 48 zeigt die tatsächlichen Dicken und die wirksamen Dicken der jeweiligen Gateoxidschichten. Dabei zeigt Fig. 48 die N-Kanal-MOS-Transistoren des Logikbereichs, des gegen hohe Spannung beständigen Bereichs und des Speicherzellenmatrixbe­ reichs in dieser Reihenfolge von links nach rechts entlang der horizontalen Achse. In dem Speicherzellenmatrixbereich wird die Tunnelgateoxidschicht als Gateoxidschicht behandelt. Wie in Fig. 48 deutlich zu sehen ist, ist unter den wirksamen Dicken der jeweiligen Gateoxidschichten die wirksame Dicke in dem gegen hohe Spannung beständigen Bereichs besonders hoch.
Wie ferner in Fig. 47 gezeigt ist, bleiben in jedem der Tran­ sistoren des Logikbereichs (Linie A-A'), des gegen hohe Span­ nung beständigen Bereichs (Linie B-B') und des Speicherzellen­ matrixbereichs (Linie C-C') die Dotierstoffkonzentrationen der Kanaldotierungsschicht gleich.
Da die Floating-Gate-Elektrode des N-Kanal-MOS-Transistors T73 des Speicherzellenmatrixbereichs durch ein chemisches Abschei­ dungsverfahren aus der Gasphase gebildet wird, bleibt die Dotierstoffkonzentration konstant.
4.2 Herstellungsverfahren
Im folgenden wird ein Verfahren zum Herstellen der N-Kanal-MOS-Transistoren T71, T72 und T73 des Logikbereichs, des gegen hohe Spannung beständigen Bereichs sowie des Speicherzellenma­ trixbereichs des "Flash"-Speicherbereichs, wie diese alle in Fig. 45 gezeigt sind, unter Bezugnahme auf die Fig. 49 bis 62 beschrieben.
Zuerst wird in einem in Fig. 49 gezeigten Schritt eine LOCOS-Schicht (d. h. eine Feldoxidschicht) 72 zum Beispiel mit einer Dicke von 4000 Å (400 nm) durch ein LOCOS-Verfahren auf einer Oberfläche des P-leitenden Halbleitersubstrats 71 gebildet. Danach werden zum Beispiel Borionen mit einer Energie von 700 keV und einer Dosierung von 1×1013/cm2 implantiert, um dadurch einen P-leitenden Wannenbereich 171 in dem Halbleitersubstrat 71 zu bilden. Obwohl auch ein N-leitender Wannenbereich in dem Halbleitersubstrat 71 gebildet wird, um P-Kanal-MOS-Transisto­ ren zu schaffen, ist dies in den Zeichnungen nicht dargestellt und wird auch nicht beschrieben. Anschließend werden zum Beispiel Borionen mit einer Energie von 130 keV und einer Dosierung von 5×1012/cm2 implantiert, um dadurch die Kanal­ trennschicht 172 in dem Halbleitersubstrat 71 zu bilden. Die Kanaltrennschicht 172 wird mit einer derartigen Formgebung gebildet, daß sie zusammen mit der LOCOS-Schicht 72 die elementmäßig unterteilten Bereiche erzeugt.
An einer vorbestimmten Stelle in dem gegen hohe Spannung beständigen Bereich, dem peripheren Schaltungsbereich und dem Speicherzellenmatrixbereich wird dann in dem Wannenbereich 171 eine Kanaldotierungsschicht 170 gebildet. Die Kanaldotierungs­ schicht 170 wird zum Beispiel durch Implantieren von Borionen mit einer Energie von 50 keV und einer Dosierung von 5×1012/cm2 gebildet.
In einem in Fig. 50 gezeigten Schritt wird nach der durch ein Wärmeoxidverfahren erfolgenden Bildung einer Oxidschicht 731, die später die Tunneloxidschicht 73 auf einer Hauptfläche des Halbleitersubstrats 71 wird, beispielsweise eine dotierte Polysiliziumschicht 771 als Gateelektrodenmaterial auf der Oxidschicht 731 durch ein chemisches Abscheidungsverfahren aus der Gasphase gebildet. Die Oxidschicht 731 weist eine Dicke von etwa 100 Å (10 nm) auf, während die dotierte Polysilizium­ schicht 771 eine Dicke von etwa 1000 Å (100 nm) besitzt. Dabei wird Phosphor (P) als Dotierstoff verwendet. Die Konzentration des Dotierstoffs beträgt etwa 1×1020/cm3.
In einem in Fig. 51 gezeigten Schritt wird dann eine Resist­ maske R271 selektiv auf der dotierten Polysiliziumschicht 771 in dem Speicherzellenmatrixbereich gebildet. Dabei wird die Resistmaske R271 in Richtung der Gatebreite des Speicherzel­ lenmatrixbereichs gebildet. Ein Bereich der dotierten Polysi­ liziumschicht 771, der nicht von der Resistmaske R271 bedeckt ist, wird durch anisotropes Ätzen entfernt. Dieser Zustand ist in Fig. 52 gezeigt.
Fig. 52 zeigt eine Draufsicht auf Fig. 51 gesehen von der Seite der oberen Oberfläche derselben her (d. h. der Seite, auf der die Resistmaske R271 gebildet wird). In dem Speicherzel­ lenmatrixbereich wird die Resistmaske R271 in Form von rechteckigen Inseln gebildet, die regelmäßig angeordnet sind. Die Resistmaske R271 wird derart ausgebildet, daß sie eine aktive Schicht AL, die eine Konfiguration nach Art einer rechteckigen Insel aufweist, sowie eine LOCOS-Schicht LL um diese herum bedeckt. Da die Resistmaske in dem gegen hohe Spannung beständigen Bereich und dem Logikbereich nicht vorge­ sehen wird, liegt die aktive Schicht AL dort frei.
In Fig. 52 ist die Resistmaske R271 zwar teilweise weggelas­ sen, so daß die aktive Schicht AL und die LOCOS-Schicht LL sichtbar sind, jedoch dient dies lediglich zur Verdeutlichung der Darstellung der Struktur unter der Resistmaske R271 und dient somit lediglich der Erläuterung.
Nach dem Entfernen der Resistmaske R271 wird in einem in Fig. 53 gezeigten Schritt eine Isolierschicht 741, die später die Zwischenlagen-Isolierschicht 74 wird, welche das schwebende Gate von dem Steuergate isoliert, auf der dotierten Polysili­ ziumschicht 771 durch ein chemisches Abscheidungsverfahren aus der Gasphase gebildet. Diese Schicht besitzt eine Struktur, bei der eine TEOS-(Tetraethylorthosilikat-)Schicht, eine Nitridschicht (Si3N4-Schicht) und eine TEOS-Schicht mit jeweils einer Dicke von 100 Å (10 nm) in dieser Reihenfolge aufeinandergestapelt sind. Die Isolierschicht 741 wird dabei auch auf dem gegen hohe Spannung beständigen Bereich und dem Logikbereich gebildet.
In einem in Fig. 54 gezeigten Schritt wird dann eine Resist­ maske R272 auf der Isolierschicht 741 des Speicherzellenma­ trixbereichs ausgebildet, und die Isolierschicht 741 wird in allen anderen Bereichen entfernt. Dabei wird in den anderen Bereichen auch die Oxidschicht 731 entfernt. Dieser Zustand ist in Fig. 55 gezeigt.
Fig. 55 zeigt eine Draufsicht auf Fig. 54 gesehen von der Seite der oberen Oberfläche derselben her (d. h. der Seite, auf der die Resistmaske R272 gebildet wird). Die Resistmaske R272 wird derart ausgebildet, daß sie den gesamten Speicherzellen­ matrixbereich bedeckt. Da die Resistmaske R272 in dem gegen hohe Spannung beständigen Bereich und dem Logikbereich jedoch nicht vorgesehen wird, liegt die aktive Schicht AL in diesen Bereichen frei.
Nach dem Entfernen der Resistmaske R272 wird in einem in Fig. 56 gezeigten Schritt eine Oxidschicht 761, die später die Gateoxidschicht 76 wird, auf der gesamten Hauptfläche des Halbleitersubstrats 77 durch ein Wärmeoxidverfahren gebildet. Da die Isolierschicht 741 auf dem Speicherzellenmatrixbereich die Nitridschicht beinhaltet, wird die Isolierschicht 741 dabei nicht oxidiert, und die Dicke der Isolierschicht 741 bleibt erhalten. Die Dicke der Oxidschicht 761 beträgt etwa 50 Å (5 nm).
Als nächstes wird in einem in Fig. 57 gezeigten Schritt eine (undotierte) Polysiliziumschicht 790 vollflächig auf einer Hauptfläche des Halbleitersubstrats 71 als Gateelektrodenmate­ rial durch ein chemisches Abscheidungsverfahren aus der Gasphase gebildet. Die Polysiliziumschicht 790 weist eine Dicke von etwa 2000 Å (200 nm) auf.
In einem in Fig. 58 gezeigten Schritt werden dann Dotierstof­ fionen in die Polysiliziumschicht 790 implantiert, um dadurch eine dotierte Polysiliziumschicht 791 zu bilden. Dabei wird die dotierte Polysiliziumschicht 791 beispielsweise durch Implantieren von Phosphorionen mit einer Energie von 30 keV und einer Dosierung von 5×1015/cm2 gebildet.
Als nächstes werden in einem in Fig. 59 gezeigten Schritt Stickstoffionen in die dotierte Polysiliziumschicht 791 nach Maßgabe der N-Kanal-MOS-Transistoren T71 und T73 des Logikbe­ reichs und des Speicherzellenmatrixbereichs eingebracht, die jeweils eine niedrige Dotierstoffkonzentration in der Gate­ elektrode aufweisen, um dadurch einen eingebauten Stickstoff­ bereich N31 zu bilden. Bei diesem Vorgang wird der eingebaute Stickstoffbereich N31 auch in der dotierten Polysilizium­ schicht 791 auf dem gegen hohe Spannung beständigen Bereich gebildet. Der eingebaute Stickstoffbereich N31 wird durch Implantieren von Stickstoffionen zum Beispiel mit einer Ener­ gie von 10 keV und einer Dosierung von 1×1015/cm2 gebildet.
In einem in Fig. 60 gezeigten Schritt wird anschließend eine Resistmaske R275 auf dem Logikbereich und dem Speicherzellen­ matrixbereich gebildet. Zusätzlich dazu werden Stickstoffionen in selektiver Weise in die dotierte Polysiliziumschicht 791 des gegen hohe Spannung beständigen Bereichs implantiert, um dadurch einen eingebauten Stickstoffbereich N32 zu bilden, der eine Konzentration nach Maßgabe des N-Kanal-MOS-Transistors T72 des gegen hohe Spannung beständigen Bereichs aufweist. Der eingebaute Stickstoffbereich N32 wird durch Implantieren von Stickstoffionen zum Beispiel mit einer Energie von 10 keV und einer Dosierung von 9×1015/cm2 gebildet.
Nach dem Entfernen der Resistmaske R275 wird in einem in Fig. 61 gezeigten Schritt eine Resistmaske R276 auf der dotierten Polysiliziumschicht 791 gebildet und strukturiert. Dieser Zustand ist in Fig. 62 dargestellt.
Fig. 62 zeigt eine Draufsicht auf Fig. 61 gesehen von der Seite der oberen Oberfläche derselben her, (d. h. der Seite, auf der die Resistmaske R276 gebildet wird). Die Resistmaske R276 wird derart ausgebildet, daß sie rechtwinklig zu der aktiven Schicht AL verläuft, die eine Rechteck-Konfiguration besitzt.
Als Ergebnis der Strukturierung werden die Gateoxidschicht 76 und die Gateelektrode 79A in dem Logikbereich gebildet, die Gateoxidschicht 76 und die Gateelektrode 79B werden in dem gegen hohe Spannung beständigen Bereich gebildet, und die Tunneloxidschicht 73, die Floating-Gate-Elektrode 77, die Zwischenlagen-Isolierschicht 74 und das Steuergate 79C werden in dem Speicherzellenmatrixbereich gebildet.
Nach der Bildung der schwachdotierten Drainschichten 177 durch Implantieren von Ionen in den Logikbereich und den gegen hohe Spannung beständigen Bereich wird danach die Seitenwand-Oxid­ schicht 80 mit einer Dicke von etwa 1000 Å (100 nm) an der Seitenfläche der Gateoxidschicht 76 und der Gateelektrode 79A, an der Seitenfläche der Gateoxidschicht 76 und der Gateelek­ trode 79B sowie an der Seitenfläche der Tunneloxidschicht 73, der Floating-Gate-Elektrode 77, der Zwischenlagen-Isolier­ schicht 74 und der Steuergateelektrode 79C gebildet. Unter Verwendung der Seitenwand-Oxidschicht 80 als Maske werden die Source-/Drainschichten 176 durch Ionenimplantation gebildet. Auf diese Weise erhält man die Struktur des "Flash"-Speichers, wie sie in Fig. 45 dargestellt ist.
Dabei erhält man die schwachdotierten Drainschichten 177 zum Beispiel durch Implantieren von Arsenionen mit einer Energie von 30 keV und einer Dosierung von 1×1013/cm2. Die Source-/Drain­ schichten 176 erhält man zum Beispiel durch Injizieren von Arsenionen mit einer Energie von 50 keV und einer Dosie­ rung von 5×1015/cm2 sowie eine anschließende Wärmebehandlung bei 850°C für 30 Minuten.
Darauf folgend zwar die Bildung eines Kondensators, einer Zwischenlagen-Isolierschicht, einer Verdrahtungsschicht und dergleichen zur Bildung des "Flash"-Speichers mit Logikschal­ tung, jedoch wird dies nicht beschrieben und ist auch in den Zeichnungen nicht dargestellt.
4.3 Charakteristische Funktions- und Wirkungsweise
Wie vorstehend beschrieben wurde, besitzt der "Flash"-Speicher mit Logikschaltung gemäß dem vierten bevorzugten Ausfüh­ rungsbeispiel der vorliegenden Erfindung eine solche Struktur, bei der die Stickstoffkonzentrationen der Gateelektroden unter den mehreren Transistor-Typen mit voneinander verschiedenen Charakteristika (wobei diese zum Beispiel voneinander ver­ schiedene erforderliche technische Daten besitzen) in einer derartigen Weise variiert werden, daß die wirksamen Dicken der jeweiligen Gateoxidschichten unterschiedlich gemacht werden und somit die Schwellenwerte festgelegt werden.
Das heißt, wie in Fig. 46 gezeigt ist, in dem gegen hohe Span­ nung beständigen Bereich, in dem die Stickstoffkonzentration in der Gateelektrode am höchsten ist, wird eine Diffusion und Aktivierung des Dotierstoffs unterdrückt und eine Verarmungs­ schicht wird in einem großen Bereich innerhalb der Gateelek­ trode gebildet, so daß die Oxidschichtdicke wirkungsmäßig dick wird und der Schwellenwert hoch ist.
Da es möglich ist, die Schwellenwerte durch Ändern der wirksa­ men Dicken der Gateoxidschichten festzulegen, ist es ferner nicht notwendig, die Dotierstoffkonzentrationen der Kanaldo­ tierungsschichten nach Maßgabe der Charakteristika der Transi­ storen zu verändern, und auf diese Weise ist es möglich, die Konzentrationen auf solche Werte festzulegen, bei denen ein Leckstrom (d. h. eine Diffusionsschicht-Leckage) von einer Diffusionsschicht weitestgehend unterdrückt werden kann.
Durch Festlegen der Dotierstoffkonzentrationen der Kanaldotie­ rungsschichten auf solche Werte, bei denen eine Diffusions­ schicht-Leckage so gering wie möglich ist, sowie unter gleich­ zeitiger Einstellung der Durchbruchspannung-Charakteristika und der Schwellenwerte mittels der Stickstoffkonzentrationen der Gateelektroden ist es ferner möglich, die Anforderungen hinsichtlich der Durchbruchspannungen zu erfüllen, die Wech­ selwirkungsbeziehung zwischen den Schwellenwerten und der Diffusionsschicht-Leckage aufzubrechen und somit eine diesbe­ züglich bestehende Einschränkung hinsichtlich der Schaltungs­ ausbildung zu eliminieren.
Wenn ferner die Gateoxidschichten ebenfalls mit voneinander verschiedenen Dicken ausgebildet werden, indem die wirksamen Dicken der Gateoxidschichten unterschiedlich gemacht werden, ist es ferner möglich, die Typen der Gateoxidschichten zu reduzieren. Dies ermöglicht eine Vereinfachung der Herstel­ lungsschritte bei dem Herstellen der Gateoxidschichten sowie die Schaffung von Gateoxidschichten, die eine ausgezeichnete Zuverlässigkeit und Kontrollierbarkeit beim Steuern der Schichtdicke besitzen.
Da bei der in Fig. 45 gezeigten Struktur die Dicken der Gate­ oxidschichten der Transistoren des Logikbereichs und des gegen hohe Spannung beständigen Bereichs miteinander identisch sind, sind zwei Typen von Gateoxidschichten vorhanden. Ferner sind hinsichtlich der Schritte zur Bildung der Oxidschichten nur der Schritt zur Bildung der Oxidschicht 731 (s. Fig. 50) sowie der Schritt zur Bildung der Oxidschicht 761 (s. Fig. 56) vor­ handen. Da im Gegensatz zu dem herkömmlichen Herstellungsver­ fahren, das unter Bezugnahme auf die Fig. 114 bis 127 beschrieben wurde, die Oxidschichten in beiden Schritten durch einmalige Wärmeoxidation gebildet werden, ist es nicht erfor­ derlich, eine Oxidschicht in mehr als einem Vorgang zu bilden, und es besteht kein Risiko, daß eine Verunreinigung einge­ bracht werden kann oder sich die Kontrollierbarkeit beim Steu­ ern der Schichtdicke verschlechtern kann.
In der Nähe der Grenzfläche zwischen den Gateelektroden und der Gateoxidschicht ist zwar eine Anzahl von Kristallfehlern vorhanden, doch da Stickstoff in die Gateelektroden einge­ bracht wird, werden Stickstoffatome mit freien Bindungen, wobei es sich um eine der Ursachen für die Entstehung von Kristallfehlern handelt, kombiniert, so daß die Kristallfehler wieder behoben werden. Die Zuverlässigkeit der Gateoxidschicht wird somit verbessert.
Da ferner die eingebauten Stickstoffbereiche N31 und N32 in der Nähe der Grenzfläche mit der Gateoxidschicht 76 in den Gateelektroden 79A und 79B gebildet sind und da der eingebaute Stickstoffbereich N32 in der Nähe der Grenzfläche mit der Zwischenlagen-Isolierschicht 24 in der Steuergateelektrode 79C gebildet ist, läßt sich ein Durchschlagen des Dotierstoffs unterdrücken, der in die Gateelektroden implantiert ist.
Vorstehend ist zwar eine Struktur, bei der verschiedene Tran­ sistor-Typen auf einem Einkristall-Substrat gebildet sind, als viertes bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung beschrieben worden, jedoch läßt sich eine ähnliche Funktions- und Wirkungsweise auch dann erzielen, wenn verschiedenen Transistor-Typen auf einem SOI-(Silizium-Auf-Iso­ lator-) Substrat gebildet sind.
Beispiele für weitere Anwendungen der Erfindung
Die vorstehende Beschreibung des ersten bis vierten bevorzug­ ten Ausführungsbeispiels der vorliegenden Erfindung erfolgte zwar unter Bezugnahme auf die Beispiele eines DRAM, eines "Flash"-Speichers, eines DRAM mit Logikschaltung und eines "Flash"-Speichers mit Logikschaltung, jedoch sind die Anwen­ dungsmöglichkeiten des technischen Grundgedankens der vorlie­ genden Erfindung nicht auf diese Halbleitervorrichtungen begrenzt.
Da es möglich ist, die wirksamen Dicken der Gateoxidschichten zu verändern, um die Schwellenwerte wahlweise festzusetzen, indem die Stickstoffkonzentrationen der Dotierstoffschichten in den Steuerelektroden eingestellt werden und somit die Dicken der Verarmungsschichten in den Steuerelektroden wahl­ weise festgelegt werden, läßt sich eine gewünschte Wirkung auch dann erzielen, wenn die vorliegende Erfindung bei einem Fall zur Anwendung kommt, in dem die Dicken der Gateoxid­ schichten dieselben sind, jedoch die wirksamen Dicken der Gateoxidschichten in den Transistoren in den jeweiligen Berei­ chen geändert werden müssen, die auf einem einzigen gemeinsa­ men Substrat gebildet sind, oder die Erfindung bei einem Fall zur Anwendung kommt, in dem die Konzentrationen der Kanaldo­ tierungsschichten miteinander identisch sein müssen, jedoch die Dicken der Gateoxidschichten voneinander verschieden sein können.
Ferner haben sich das erste bis vierte bevorzugte Ausführungs­ beispiel auf ein Beispiel bezogen, in dem Transistoren mit voneinander verschiedenen Charakteristika in den drei Berei­ chen verwendet werden, die auf dem einzigen gemeinsamen Substrat gebildet sind, jedoch bedeutet dies nicht, daß nur ein Transistor-Typ in jedem der drei Bereiche verwendet werden kann. Zum Beispiel können im Fall eines DRAM mit Logikschal­ tung zwei oder mehr Transistor-Typen in dem Logikbereich verwendet werden und zwei oder mehr Transistor-Typen können auch in dem Abtastverstärkerbereich verwendet werden. Alterna­ tiv hierzu ist es möglich, zwei Transistor-Typen in dem Logik­ bereich zu verwenden und nur einen Transistor-Typ in dem Speicherzellenmatrixbereich zu verwenden.
Ferner ist die vorliegende Erfindung auch bei einer Halblei­ tervorrichtung wirksam, bei der Vorrichtungsstrukturen nicht klar voneinander unterschieden werden können, wie zum Beispiel ein Logikbereich, ein gegen hohe Spannung beständiger Bereich, ein Abtastverstärkerbereich und ein Speicherzellenmatrixbe­ reich, wenn eine Struktur der Halbleitervorrichtung eine Viel­ zahl von Transistor-Typen erforderlich macht, die voneinander verschiedene Charakteristika aufweisen.
Weiterhin muß es sich bei den Transistor-Typen nicht um drei Typen handeln. Die Struktur kann auch Transistoren mit drei oder mehr Arten von Charakteristika bzw. Kennlinien oder Tran­ sistoren mit zwei Arten von Charakteristika verwenden.
Auch bei solchen unterschiedlichen Strukturen läßt sich ein gewünschter Effekt erzielen, indem man die Stickstoffkonzen­ trationen der Dotierstoffschichten in den Steuerelektroden einstellt und man die Dicken der Gateoxidschichten und die Konzentrationen in den Kanaldotierungsschichten in geeigneter Weise auswählt.
Ferner ist die vorliegende Erfindung selbst im Fall einer Halbleitervorrichtung wirksam, die nur einen Transistor-Typ beinhaltet, und zwar in einem solchen Fall, in dem Schwellen­ werte durch Verändern der effektiven Dicken der Gateoxid­ schichten wahlweise eingestellt werden sollen.
Fünftes bevorzugtes Ausführungsbeispiel
Bei den vorstehend beschriebenen vier bevorzugten Ausführungs­ beispielen der vorliegenden Erfindung sind Beispiele beschrie­ ben worden, bei denen in den Abtastverstärkerbereich, den peripheren Schaltungsbereich, den Speicherzellenmatrixbereich und den gegen hohe Spannung beständigen Bereich eines DRAM, eines "Flash"-Speichers, eines DRAM mit Logikschaltung und eines "Flash"-Speichers mit Logikschaltung Stickstoff in die diese Bereiche bildenden Gateelektroden der MOS-Transistoren eingebracht wird, jedoch ist die Verwendung der Verarmungs­ schichten, die als Ergebnis der Einbringung von Stickstoff in die Gateelektroden erzeugt werden, nicht auf die vorstehend beschriebenen Bereiche begrenzt.
Mit anderen Worten, es ist die vorliegende Erfindung auch bei einer Halbleitervorrichtung wirksam, bei der eine Anzahl von Transistor-Typen auf einem einzigen Chip gebildet werden muß. Im folgenden wird ein fünftes bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung beschrieben.
Fig. 63 zeigt eine reguläre Spannungserniedrigungsschaltung. Bei der Spannungserniedrigungsschaltung handelt es sich um eine Schaltung zum Erniedrigen eines 5-V-Signals auf 3,3 V sowie zum Abgeben eines resultierenden Signals, wobei die Spannungserniedrigungsschaltung einen PMOS-Transistor Q1 und einen NMOS-Transistor Q2, die zwischen ein Energiequellenpo­ tential Vcc und ein Massepotential GND in Reihe geschaltet sind, Dioden D1 und D2, die zwischen dem Energieguellenpoten­ tial Vcc und dem Massepotential GND in Reihe geschaltet sind, sowie eine Eingangskontaktstelle ND aufweist, die mit einem Verbindungspunkt ND1 zwischen den Dioden D1 und D2 verbunden ist. Die Kathode der Diode D1 ist mit dem Energiequellenpoten­ tial Vcc verbunden, die Anode der Diode D1 ist mit der Kathode der Diode D2 verbunden, und die Anode der Diode D2 ist mit dem Massepotential GND verbunden. Der Verbindungspunkt ND1 ist mit einem Verbindungspunkt ND2 verbunden, der mit Gateelektroden des PMOS-Transistors Q1 und des NMOS-Transistors Q2 zusammen­ geschaltet ist, während ein Verbindungspunkt ND3 zwischen dem PMOS-Transistor Q1 und dem NMOS-Transistor Q2 mit einem Schal­ tungssystem (im folgenden als "3,3-V-System-Schaltung" bezeichnet) LC verbunden ist.
Bei der Spannungserniedrigungsschaltung mit dieser Struktur wird den Gateelektroden des PMOS-Transistors Q1 und des NMOS-Tran­ sistors Q2, das 5-V-Signal von der Eingangskontaktstelle ND zugeführt (im folgenden als "5-V-System-Schaltung HC" bezeichnet). Andererseits wird den Gateelektroden der MOS-Tran­ sistoren, die die 3,3-V-System-Schaltung LC bilden, eine Spannung von 3,3 V zugeführt, bei der es sich um eine Ausgangsspannung von der 5-V-System-Schaltung HC handelt.
Bei den Schaltungssystemen, in denen die Gateelektroden mit unterschiedlichen Spannungen beaufschlagt werden, müssen somit die Dicken der Gateoxidschichten der MOS-Transistoren, die die Schaltungssysteme bilden, voneinander verschieden sein. Dies ist dadurch bedingt, daß dann, wenn man die Dicken der Gate­ oxidschichten der MOS-Transistoren der 5-V-System-Schaltung HC genauso ausbilden würde wie die der Gateoxidschichten der MOS-Transistoren der 3,3-V-System-Schaltung LC, ein Problem hinsichtlich der Isolierbarkeit auftritt. Wenn umgekehrt dazu die Dicken der Gateoxidschichten der MOS-Transistoren der 3,3-V-System-Schaltung LC mit denen der Gateoxidschichten der MOS-Transistoren der 5-V-System-Schaltung HC identisch ausgebildet werden, werden die Arbeitsgeschwindigkeiten der MOS-Transisto­ ren der 3,3-V-System-Schaltung LC langsam, und somit entsteht ein Problem hinsichtlich einer Betriebseigenschaften.
Zur Überwindung dieser Probleme werden normalerweise MOS-Tran­ sistoren verwendet, in denen Gateoxidschichten voneinander verschiedene Dicken aufweisen. Dies macht einen Schritt zur Bildung der Gateoxidschichten mit voneinander verschiedenen Dicken erforderlich, so daß die Herstellungsschritte komplex werden.
Gemäß der vorliegenden Erfindung ist es jedoch nicht erforder­ lich, die Dicken der Gateoxidschichten zwischen der 5-V-System-Schaltung HC und der 3,3-V-System-Schaltung LC unter­ schiedlich zu machen, und somit werden die Herstellungs­ schritte vereinfacht.
Struktur der Vorrichtung
Fig. 64 zeigt einen Herstellungsschritt zur Bildung eines für hohe Spannung ausgelegten Schaltungsbereichs HP, der durch einen MOS-Transistor H1 gebildet ist, bei dem eine relativ hohe Spannung an eine Gateelektrode angelegt wird, sowie zum Herstellen eines für niedrige Spannung ausgelegten Schaltungs­ bereichs LP, der durch einen MOS-Transistor L1 gebildet ist, bei dem ein relativ niedrige Spannung an eine Gateelektrode angelegt wird, wobei dies das fünfte bevorzugte Ausführungs­ beispiel der vorliegenden Erfindung bildet.
Wie in Fig. 64 zu sehen ist, sind MOS-Transistoren H1 und L1 in einer Wannenschicht 1002 gebildet, die auf ein und demsel­ ben Halbleitersubstrat 1001 gebildet ist. Die Wannenschicht 1002 ist durch eine Kanaltrennschicht 1003, die in der Wannen­ schicht 1002 gebildet ist, sowie eine LOCOS-Schicht 1004 elementmäßig unterteilt. Eine Kanaldotierungsschicht 1005 ist in Bereichen gebildet, die durch die Kanaltrennschicht 1103 und die LOCOS-Schicht 1004 elementmäßig voneinander getrennt sind.
Eine Oxidschicht 1006 ist auf einer Hauptfläche des Halblei­ tersubstrats 1001 gebildet, und eine Polysiliziumschicht 1007 ist auf der Oxidschicht 1006 gebildet. Ein Dotierstoff wird in die Polysiliziumschicht 1007 durch Ionenimplantation einge­ bracht. Hinsichtlich der Art des Dotierstoffs ist zu erwähnen, daß dann, wenn es sich bei den MOS-Transistoren um solche des N-Kanal-Typs handeln soll, beispielsweise Phosphorionen (P) mit einer Energie von 30 keV und einer Dosierung von 5×1015/cm2 implantiert werden. Wenn es sich dagegen bei den MOS-Transistoren um solche des P-Kanal-Typs handeln soll, werden beispielsweise Borionen (B) mit einer Energie von 10 keV und einer Dosierung von 5×1015/cm2 implantiert. Die Dicke der Oxidschicht 1006 ist derart angemessen gewählt, daß sie für eine Spannung geeignet ist, die an eine Gateelektrode des MOS-Transistors L1 angelegt wird.
Ein eingebauter Stickstoffbereich N40 ist in der Nähe der Oxidschicht 1006 in der Polysiliziumschicht 1007 des für hohe Spannung ausgelegten Schaltungsbereichs HP gebildet.
Fig. 65 zeigt eine fragmentarische Perspektivansicht des für niedrige Spannung ausgelegten Schaltungsbereichs LP. In Fig. 65 entspricht ein Querschnitt entlang der Linie B-B' dem in Fig. 65 gezeigten, für niedrige Spannung ausgelegten Schal­ tungsbereich LP. Innerhalb der Wannenschicht 1002, wird in einem Bereich, der sich beidseits außerhalb von der Polysili­ ziumschicht 1007 befindet, später ein Source-/Drainbereich gebildet.
Stickstoffionen werden mit einer Energie von 10 keV und einer Dosierung von 1×1016/cm2 implantiert, um den eingebauten Stickstoffbereich N40 zu bilden. In diesem Stadium ist eine Resistmaske auf der Polysiliziumschicht 1007 des für niedrige Spannung ausgelegten Schaltungsbereichs LP ausgebildet, so daß kein Stickstoff implantiert wird.
Da somit der eingebaute Stickstoffbereich N40 in der Nähe der Oxidschicht 1006 in der Polysiliziumschicht 1007 des für hohe Spannung ausgelegten Schaltungsbereichs HP gebildet ist, wird eine Diffusion des Dotierstoffs in der Nähe der Oxidschicht 1006 unterdrückt, so daß die Dotierstoffkonzentration in der Nähe der Oxidschicht 1006 niedrig wird. Wenn sich der MOS-Transistor H1 in Betrieb befindet, wird somit eine Verarmungs­ schicht zwischen der Gateelektrode erzeugt, die Oxidschicht wird wirkungsmäßig dick und der Schwellenwert wird hoch. Selbst wenn die Dicke der Oxidschicht 1006 nicht für eine an die Gateelektrode des MOS-Transistors H1 angelegte Spannung angemessen ist, ist somit ein elektrisches Feld auf der Oxid­ schicht 1006 gering. Dies verhindert ein dielektrisches Durch­ schlagen der Oxidschicht 1006 und verbessert die Zuverlässig­ keit des MOS-Transistors H1.
Da andererseits keine Stickstoffionen in die Polysilizium­ schicht 1007 des MOS-Transistors L1 implantiert werden, entsteht im Betrieb des MOS-Transistors L1 keine Verarmungs­ schicht innerhalb der Gateelektrode, und somit wird die Oxid­ schicht nicht wirkungsmäßig dick.
5.2 Charakteristische Funktions- und Wirkungsweise
Wie vorstehend beschrieben wurde, ist es selbst bei Vorhanden­ sein des für hohe Spannung ausgelegten Schaltungsbereichs HP, der durch den MOS-Transistor Hl gebildet ist, bei dem eine relativ hohe Spannung an die Gateelektrode angelegt wird, sowie bei Vorhandensein des für niedrige Spannung ausgelegten Schaltungsbereichs LP, der durch den MOS-Transistor L1 gebil­ det ist, in dem eine relativ niedrige Spannung an die Gate­ elektrode angelegt wird, bei der Erfindung lediglich erforder­ lich, die Oxidschichten in einer derartigen Weise auszubilden, daß die Oxidschichten für den MOS-Transistor L1 geeignet gewählt sind. Dies vereinfacht die Herstellungsschritte im Vergleich zu solchen Fällen, in denen es erforderlich ist, die Oxidschichten separat zu bilden.
Ferner wird in der Polysiliziumschicht 1007 auf dem MOS-Tran­ sistor H1 in dem für niedrige Spannung ausgelegten Schaltungs­ bereich LP kein eingebauter Stickstoffbereich gebildet, so daß auch keine Verarmungsschicht gebildet wird und die tatsächli­ che Dicke der Oxidschicht 1006 dieselbe ist wie die wirksame Dicke. Da ferner die Dicke der Oxidschicht 1006 nach Maßgabe des MOS-Transistors L1 auf eine geringe Dicke festgelegt wird, steigt bei Anlegen einer Gatespannung die Anzahl von Trägern, die in der Wannenschicht 1002 erzeugt werden, der Source- /Drain-Strom wird höher und die Arbeitsgeschwindigkeit wird schneller, so daß man einen MOS-Transistor erzielt, der ausgezeichnete Betriebscharakteristika aufweist.
Vorstehend ist zwar ein Beispiel beschrieben worden, bei dem keine Stickstoffionen in die Polysiliziumschicht 1007 auf dem MOS-Transistor L1 implantiert werden, jedoch ist es auch möglich, keine Stickstoffionen in die Polysiliziumschicht 1007 auf dem MOS-Transistor H1 zu implantieren.
Genauer gesagt wird, wie unter Bezugnahme auf Fig. 66 zu sehen ist, in bezug auf die Dotierstoffimplantation in die Polysili­ ziumschicht 1007 der Dotierstoff in die Polysiliziumschicht 1007 des für hohe Spannung ausgelegten Schaltungsbereichs und des für niedrige Spannung ausgelegten Schaltungsbereichs LP beispielsweise mit einer relativ niedrigen Dosierung von 5×1014/cm2 implantiert. Wenn als MOS-Transistoren solche des N-Kanal-Typs erforderlich sind, werden hinsichtlich des Dotierstoffs zum Beispiel Phosphorionen (P) mit einer Energie von 30 keV implantiert. Wenn es sich dagegen bei den MOS-Tran­ sistoren um solche des P-Kanal-Typs handeln muß, wird zum Beispiel Bor (B) mit einer Energie von 10 keV implantiert.
Als nächstes wird in der in Fig. 67 gezeigten Weise eine Resistmaske R10 derart ausgebildet, daß sie die Polysilizium­ schicht 1007 des für hohe Spannung ausgelegten Schaltungsbe­ reichs HP von oben bedeckt. Wenn Dotierstoffionen implantiert werden, wird der Dotierstoff zusätzlich in die Polysilizium­ schicht 1007 des für niedrige Spannung ausgelegten Schaltungs­ bereichs LP implantiert. Die Dosierung beträgt dabei etwa 5×1015/cm2.
Danach werden Stickstoffionen mit einer Energie von 10 keV und einer Dosierung von 1×1015/cm2 implantiert, um dadurch den eingebauten Stickstoffbereich N40 zu bilden.
Bei einer solchen Struktur wird aufgrund der Tatsache, daß die Dotierstoffkonzentration in der Polysiliziumschicht 1007 des für hohe Spannung ausgelegten Schaltungsbereichs HP niedrig ist, eine Verarmungsschicht in einem großen Bereich gebildet, und die wirksame Dicke der Oxidschicht 1006 wird groß. Da andererseits in der Polysiliziumschicht 1007 des für niedrige Spannung ausgelegten Schaltungsbereichs LP die Dotierstoffkon­ zentration hoch ist, unterdrückt der eingebaute Stickstoffbe­ reich N40 ebenfalls die Entstehung einer Verarmungsschicht während des Betriebs der Vorrichtung. Da Stickstoff in die Polysiliziumschicht 1007 des für niedrige Spannung ausgelegten Schaltungsbereichs LP eingebracht ist, wird eine Diffusion des Dotierstoffs in Richtung auf den für hohe Spannung ausgelegten Schaltungsbereich HP verhindert. Es ist auch möglich, über­ haupt keinen Dotierstoff in die Polysiliziumschicht 1007 des für hohe Spannung ausgelegten Schaltungsbereichs HP einzubrin­ gen.
5.3 Erste Modifizierung
Das vorstehend beschriebene, fünfte bevorzugte Ausführungsbei­ spiel der vorliegenden Erfindung bezieht sich zwar auf ein Beispiel, bei dem die Polysiliziumschicht 1007 in Form einer einzigen Schicht auf dem MOS-Transistor H1 des für niedrige Spannung ausgelegten Schaltungsbereichs LP und des für hohe Spannung ausgelegten Schaltungsbereichs HP gebildet ist und Stickstoffionen in die Polysiliziumschicht 1007 implantiert werden, jedoch kann die Polysiliziumschicht auch eine Doppel­ lagen-Struktur aufweisen, wie dies nachfolgend beschrieben wird.
Fig. 68 zeigt einen Hauptbereich des für hohe Spannung ausge­ legten Schaltungsbereichs HP. In Fig. 68 sind eine undotierte Polysiliziumschicht 1020 und eine dotierte Polysiliziumschicht 1021 in dieser Reihenfolge auf der Oxidschicht 1006 gebildet.
Wenn in diesem Zustand Stickstoffionen von oben her in die dotierte Polysiliziumschicht 1021 implantiert werden, wird ein einge­ bauter Stickstoffbereich (nicht gezeigt) in der undotierten Polysiliziumschicht 1020 des für hohe Spannung ausgelegten Schaltungsbereichs HP gebildet.
Als Ergebnis hiervon diffundiert der Dotierstoff nicht von der dotierten Polysiliziumschicht 1021 in die undotierte Polysili­ ziumschicht 1020 hinein, und somit wird im Betrieb des MOS-Transistors H1 des für hohe Spannung ausgelegten Schaltungsbe­ reichs HP eine Verarmungsschicht in der undotierten Polysili­ ziumschicht 1020 erzeugt, die Oxidschicht 1006 wird wirkungs­ mäßig dick, und ein Schwellenwert wird hoch. Selbst wenn die Dicke der Oxidschicht 1006 nicht für eine Spannung angemessen ist, die an die Gateelektrode des MOS-Transistors H1 angelegt wird, ist ein elektrisches Feld auf der Oxidschicht 1006 klein. Dies verhindert ein dielektrisches Durchbrechen der Oxidschicht 1006 und verbessert die Zuverlässigkeit des MOS-Transistors H1.
Die Stickstoffionen werden mit einer Energie von 10 keV und einer Dosierung von 1×1015/cm2 implantiert.
5.4 Zweite Modifizierung
Vorstehend ist zwar das fünfte bevorzugte Ausführungsbeispiel der vorliegenden Erfindung unter Bezugnahme auf ein Beispiel beschrieben worden, bei dem Dotierstoffionen in dem gesamten Bereich (einschließlich des Bereichs auf der LOCOS-Schicht 1004) der Polysiliziumschicht 1007 auf dem aktiven Bereich des MOS-Transistors H1 des für hohe Spannung ausgelegten Schal­ tungsbereichs HP implantiert werden, jedoch können Stick­ stoffionen auch lokal nur in einem Randbereich der Polysilizi­ umschicht 1007 implantiert werden, wie dies im folgenden beschrieben wird.
Fig. 69 zeigt einen Hauptbereich des für hohe Spannung ausge­ legten Schaltungsbereichs HP. In Fig. 69 sind die Kanaltrenn­ schicht 1003 und die Kanaldotierungsschicht 1005 weggelassen.
Wie in Fig. 69 zu sehen ist, ist eine Resistmaske R12 derart ausgebildet, daß ein Öffnungsbereich auf der Polysilizium­ schicht 1007 in dem zentralen Bereich der aktiven Schicht AL vorhanden ist, der auf beiden Seiten von der LOCOS-Schicht 1004 umgeben ist.
Wenn in diesem Zustand Stickstoffionen in die nicht mit der Resistmaske R12 bedeckte Polysiliziumschicht 1007 von oben her implantiert werden, werden die Stickstoffionen an dem Randbe­ reich des aktiven Bereichs AL in die Polysiliziumschicht 1007 eingebracht, so daß der eingebaute Stickstoffbereich N 50 gebildet wird.
Die Stickstoffionen werden mit einer Energie von 10 keV und einer Dosierung von 1×1015/cm2 implantiert.
Im Betrieb des MOS-Transistors H1 wird somit der Bereich, in dem eine Verarmungsschicht gebildet wird, innerhalb der Poly­ siliziumschicht 1007 an dem Randbereich des aktiven Bereichs AL erweitert, die tatsächliche Dicke der Oxidschicht nimmt nicht zu, die Dicke der Oxidschicht wird wirkungsmäßig groß und ein Schwellenwert wird teilweise hoch.
Wenn ein Schwellenwert teilweise hoch werden kann, läßt sich diese Struktur nicht nur bei dem MOS-Transistor L1 des für hohe Spannung ausgelegten Schaltungsbereichs HP verwenden, sondern auch bei dem MOS-Transistor L1 des für niedrige Span­ nung ausgelegten Schaltungsbereichs LP.
Die Verwendung einer solchen Struktur führt zwar nicht zur Entstehung von vielen Vorteilen bei einem MOS-Transistor, der auf einem Volumenmaterial-Siliziumsubstrat gebildet ist, jedoch wird bei Verwendung dieser Struktur bei einem MOS-Tran­ sistor, der auf einem SOI-(Silizium-Auf-Isolator-) Substrat verwendet wird, das Problem hinsichtlich eines verschlechter­ ten Schwellenwerts aufgrund der Struktur des Randbereichs des aktiven Bereichs AL gelöst.
Fig. 70 zeigt einen MOS-Transistor, der auf einem SOI-(Silizium-Auf-Isolator-) Substrat gebildet ist. Das SOI-Substrat 1010 ist gebildet durch ein Siliziumsubstrat 1013, eine vergrabene Isolierschicht 1012, die auf dem Siliziumsub­ strat 1013 gebildet ist, sowie eine SOI-Schicht, die auf der vergrabenen Isolierschicht 1012 gebildet ist, und bildet einen auf einer SOI-Schicht 1011 gebildeten MOS-Transistor. Die SOI-Schicht 1011 besitzt eine geringe Dicke. Wie in Fig. 70 in einem Bereich zu sehen ist, der durch eine Linie E-E' angedeu­ tet ist, ist die SOI-Schicht 1011 insbesondere in einem Rand­ bereich des aktiven Bereichs AL extrem dünn. Der Schwellenwert des MOS-Transistors wird in diesem Bereich geringer als in einem anderen Bereich (der durch die Linie F-F' angedeutet ist). Es besteht somit ein Problem dahingehend, daß der Schwellenwert des MOS-Transistors als ganzes niedrig wird.
Gemäß der vorliegenden Erfindung ist jedoch der eingebaute Stickstoffbereich N50 in der Polysiliziumschicht 1007 an dem Randbereich des aktiven Bereichs AL gebildet, so daß der Bereich, in dem eine Verarmungsschicht gebildet wird, größer wird, die wirksame Dicke der Oxidschicht groß wird und ein Schwellenwert teilweise erhöht wird. Somit ist das Problem bei der Erfindung gelöst.
Vorstehend sind das fünfte bevorzugte Ausführungsbeispiel der vorliegenden Erfindung sowie die Modifizierung desselben in bezug auf ein Beispiel einer Halbleitervorrichtung beschrieben worden, das im großen und ganzen auf einem Volumenmaterial- Siliziumsubstrat gebildet ist, jedoch versteht es sich, daß das fünfte bevorzugte Ausführungsbeispiel auch bei einer Halb­ leitervorrichtung anwendbar ist, die auf einem SOI-Substrat gebildet ist, wie dies unter Bezugnahme auf die in Fig. 70 gezeigte zweite Modifizierung beschrieben worden ist.
Die drei Modifikationen des fünften bevorzugten Ausführungs­ beispiels befassen sich zwar mit Beispielen von Anwendungen an dem für hohe Spannung ausgelegten Schaltungsbereich HP, jedoch versteht es sich von selbst, daß die Modifikationen auch bei dem für niedrige Spannung ausgelegten Schaltungsbereich LP angewendet werden können.
Das fünfte bevorzugte Ausführungsbeispiel der vorliegenden Erfindung ist zwar unter Bezugnahme auf eine Spannungsernied­ rigungsschaltung beschrieben worden, die einen für hohe Span­ nung ausgelegten Schaltungsbereich HP aufweist, der durch den MOS-Transistor H1 gebildet ist, der an der Gateelektrode mit einer relativ hohen Spannung beaufschlagt wird, und bei der ein für niedrige Spannung ausgelegter Schaltungsbereich LP vorhanden ist, der durch den MOS-Transistor L1 gebildet ist, der an der Gateelektrode mit einer relativ niedrigen Spannung beaufschlagt wird, jedoch kann die vorliegende Erfindung auch bei einer regulären Eingangs-/Ausgangs-Schaltung zur Anwendung kommen. Das heißt, bei einer Eingangs-/Ausgangs-Schaltung wird eine hohe Spannung aufgrund statischer Elektrizität, wie z. B. eine Spannung, die höher ist als eine Energiequellen-Spannung, in manchen Fällen von außen her an eine Gateelektrode ange­ legt. Bei Verwendung der vorliegenden Erfindung ist jedoch die wirksame Dicke der Gateoxidschicht selbst in diesem Fall hoch, und ein dielektrischer Durchbruch der Gateoxidschicht wird verhindert, so daß man eine ausgezeichnete Eingangs-/Ausgangs-Schaltung erhält.
Bezugszeichenliste
M1, M2, M3 MOS-Transistoren
IL Dotierstoffschicht
NL eingebaute Stickstoffschicht
G1, G2, G3 Gateelektroden
Z1 Gateoxidschicht
DP1, DP2 Verarmungsschicht
100
DRAM
1
Halbleiterschicht
2
LOCOS-Schicht
T41, T42, T43 N-Kanal-MOS-Transistoren
3
Gateoxidschicht
4
A,
4
B,
4
C Gateelektroden
5
Seitenwand-Oxidschicht
101
Wannenschicht
102
Kanaltrennschicht
103
A,
103
B,
103
C Kanaldotierungsschicht
106
Source-/Drainschicht
107
schwachdotierte Drainschicht
N1, N2, N3 eingebauter Stickstoffbereich
31
Oxidschicht
42
undotierte Polysiliziumschicht
421
dotierte Polysiliziumschicht
R204, R205, R206 Resistmaske
200
"Flash"-Speicher
AL aktive Schicht
LL LOCOS-Schicht
21
Halbleiterschicht
22
LOCOS-Schicht
23
Tunneloxidschicht
24
Zwischenlagen-Isolierschicht
25
A Gateoxidschicht
27
Floating-Gate-Elektrode
29
A,
29
B,
29
C Gateelektroden
30
Seitenwand-Oxidschicht
T51, T52, T53 N-Kanal-MOS-Transistoren
121
Wannenschicht
122
Kanaltrennschicht
123
,
125
,
120
Kanaldotierungsschicht
126
Source-/Drainschicht
127
schwachdotierte Drainschicht
N11, N12 eingebauter Stickstoffbereich
231
Oxidschicht
241
Isolierschicht
251
A Oxidschicht
280
undotierte Polysiliziumschicht
271
,
281
dotierte Polysiliziumschicht
R221, R222, R225, R227 Resistmaske
300
DRAM mit Logikschaltung
51
Halbleiterschicht
52
LOCOS-Schicht
T61, T62, T63 N-Kanal-MOS-Transistoren
53
Gateoxidschicht
55
A,
55
B Gateelektroden
56
Seitenwand-Oxidschicht
151
Wannenschicht
152
Kanaltrennschicht
155
A,
154
,
150
,
150
A Kanaldotierungsschicht
156
Source-/Drainschicht
157
schwachdotierte Drainschicht
N21, N22 eingebauter Stickstoffbereich
531
Oxidschicht
550
undotierte Polysiliziumschicht
551
dotierte Polysiliziumschicht
R251, R252, R253 Resistmaske
400
"Flash"-Speicher mit Logikschaltung
71
Halbleiterschicht
T71, T72, T73 N-Kanal-MOS-Transistoren
72
LOCOS-Schicht
73
Tunneloxidschicht
74
Zwischenlagen-Isolierschicht
76
Gateoxidschicht
77
Floating-Gate-Elektrode
79
A,
79
B,
79
C Gateelektroden
80
Seitenwand-Oxidschicht
171
Wannenschicht
172
Kanaltrennschicht
170
,
173
Kanaldotierungsschicht
176
Source-/Drainschicht
177
schwachdotierte Drainschicht
N31, N32 eingebauter Stickstoffbereich
731
Oxidschicht
741
Isolierschicht
761
Oxidschicht
790
undotierte Polysiliziumschicht
771
,
791
dotierte Polysiliziumschicht
R271, R272, R275, R276 Resistmaske
HP Schaltungsbereich f. hohe Spannung
LP Schaltungsbereich f. niedrige Spannung
H1, L1 MOS-Transistor
1002
Wannenschicht
1003
Kanaltrennschicht
1004
LOCOS-Schicht
1005
Kanaldotierungsschicht
1006
Oxidschicht
1007
Polysiliziumschicht
N40, N50 eingebauter Stickstoffbereich
R10, R12 Resistmaske
1010
SOI-Substrat
1011
SOI-Schicht
1012
Isolierschicht
1013
Siliziumsubstrat
1020
undotierte Polysiliziumschicht
1021
dotiere Polysiliziumschicht

Claims (12)

1. Halbleitervorrichtung mit mindestens einem Transistor auf einem Halbleitersubstrat, dadurch gekennzeichnet,
  • - daß der mindestens eine Transistor folgendes aufweist:
    • - eine Halbleiterschicht eines ersten Leitfähigkeits-Typs, die auf einer Oberfläche des Halbleitersub­ strats gebildet ist;
    • - eine Kanaldotierungsschicht des ersten Leitfähig­ keits-Typs, die in der Halbleiterschicht selektiv gebildet ist; und
    • - eine Steuerelektrode, die über der Halbleiterschicht an einer Stelle gebildet ist, die der Kanaldotie­ rungsschicht gegenüberliegt;
  • - daß die Steuerelektrode eine Polysiliziumschicht auf­ weist, die in ihrem Inneren einen Dotierstoff eines zweiten Leitfähigkeits-Typs und Stickstoff enthält, und
  • - daß der Stickstoff in einen unteren Bereich der Polysi­ liziumschicht in einer derartigen Weise eingebracht ist, daß der Dotierstoff in einem oberen Bereich der Polysiliziumschicht eine relativ hohe Konzentration aufweist, jedoch in dem unteren Bereich der Polysilizi­ umschicht eine relativ niedrige Konzentration aufweist.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der mindestens eine Transistor mindestens zwei Transistor-Typen beinhaltet und die mindestens zwei Transistor-Typen derart strukturiert sind, daß Konzentra­ tionen des Stickstoffs in den mindestens zwei Transistor-Typen voneinander verschieden sind.
3. Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die mindestens zwei Transistor-Typen einen ersten, einen zweiten und einen dritten Transistor-Typ (T41, T42, T43) beinhalten,
  • - wobei der erste Transistor-Typ (T41) folgendes aufweist:
  • - ein Paar erster Halbleiterbereiche (106) des zweiten Leitfähigkeits-Typs, die selektiv und voneinander getrennt in der Halbleiterschicht des ersten Transi­ stor-Typs gebildet sind; und
  • - eine erste Gateoxidschicht (3), die auf der Halbleiter­ schicht des ersten Transistor-Typs zwischen dem Paar der ersten Halbleiterbereiche gebildet ist;
  • - wobei die Kanaldotierungsschicht (103A) des ersten Transistor-Typs zwischen dem Paar der ersten Halblei­ terbereiche gebildet ist;
  • - wobei die Steuerelektrode (4A) des ersten Transistor-Typs folgendes aufweist:
  • - eine erste Polysiliziumschicht, die auf der ersten Gateoxidschicht gebildet ist; und
  • - einen ersten eingebauten Stickstoffbereich (N1), der in der ersten Polysiliziumschicht gebildet ist;
  • - wobei der zweite Transistor-Typ (T42) folgendes aufweist:
  • - ein Paar zweiter Halbleiterbereiche (106) des zweiten Leitfähigkeits-Typs, die selektiv und voneinander getrennt in der Halbleiterschicht des zweiten Transi­ stor-Typs gebildet sind; und
  • - eine zweite Gateoxidschicht (3), die auf der Halblei­ terschicht des zweiten Transistor-Typs zwischen dem Paar der zweiten Halbleiterbereiche gebildet ist;
  • - wobei die Kanaldotierungschicht (103B) des zweiten Transistor-Typs zwischen dem Paar der zweiten Halblei­ terbereiche gebildet ist;
  • - wobei die Steuerelektrode (4B) des zweiten Transistor-Typs folgendes aufweist:
  • - eine zweite Polysiliziumschicht, die auf der zweiten Gateoxidschicht gebildet ist; und
  • - einen zweiten eingebauten Stickstoffbereich (N2), der in der zweiten Polysiliziumschicht gebildet ist;
  • - wobei der dritte Transistor-Typ (T43) folgendes aufweist:
  • - ein Paar dritter Halbleiterbereiche (106) des zweiten Leitfähigkeits-Typs, die selektiv und voneinander getrennt in der Halbleiterschicht des dritten Transi­ stor-Typs gebildet sind; und
  • - eine dritte Gateoxidschicht (3), die auf der Halblei­ terschicht des dritten Transistor-Typs zwischen dem Paar der dritten Halbleiterbereiche gebildet ist;
  • - wobei die Kanaldotierungsschicht (103C) des dritten Transistor-Typs zwischen dem Paar der dritten Halblei­ terbereiche gebildet ist;
  • - wobei die Steuerelektrode (4C) des dritten Transistor-Typs folgendes aufweist:
  • - eine dritte Polysiliziumschicht, die auf der dritten Gateoxidschicht gebildet ist; und
  • - einen dritten eingebauten Stickstoffbereich (N3), der in der dritten Polysiliziumschicht gebildet ist;
  • - wobei die Konzentrationen in dem ersten, in dem zweiten und in dem dritten eingebauten Stickstoffbereich voneinander verschieden sind;
  • - wobei die erste, die zweite und die dritte Gateoxid­ schicht die gleiche Dicke besitzen; und
  • - wobei die Kanaldotierungsschichten der Transistoren des ersten, des zweiten und des dritten Transistor-Typs dieselben Dotierstoffkonzentrationen aufweisen.
4. Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die mindestens zwei Transistor-Typen einen ersten, einen zweiten und einen dritten Transistor-Typ (T51, T52, T53, T72, T71, T73) beinhalten,
  • - wobei der erste Transistor-Typ (T51, T72) folgendes aufweist:
  • - ein Paar erster Halbleiterbereiche (126, 176) des zwei­ ten Leitfähigkeits-Typs, die selektiv und voneinander getrennt in der Halbleiterschicht des ersten Transi­ stor-Typs gebildet sind; und
  • - eine erste Gateoxidschicht (25A, 76), die auf der Halb­ leiterschicht des ersten Transistor-Typs zwischen dem Paar der ersten Halbleiterbereiche gebildet ist;
  • - wobei die Kanaldotierungsschicht (123, 173) des ersten Transistor-Typs zwischen dem Paar der ersten Halblei­ terbereiche gebildet ist;
  • - wobei die Steuerelektrode (29A, 79B) des ersten Transi­ stor-Typs folgendes aufweist:
  • - eine erste Polysiliziumschicht, die auf der ersten Gateoxidschicht gebildet ist; und
  • - einen ersten eingebauten Stickstoffbereich (N11, N32), der in der ersten Polysiliziumschicht gebildet ist;
  • - wobei der zweite Transistor-Typ (T52, T71) folgendes aufweist:
  • - ein Paar zweiter Halbleiterbereiche (126, 176) des zweiten Leitfähigkeits-Typs, die selektiv und voneinan­ der getrennt in der Halbleiterschicht des zweiten Tran­ sistor-Typs gebildet sind;
  • - und eine zweite Gateoxidschicht (25A, 76), die auf der Halbleiterschicht des zweiten Transistor-Typs zwischen dem Paar der zweiten Halbleiterbereiche gebildet ist;
  • - wobei die Kanaldotierungsschicht (124, 173) des zweiten Transistor-Typs zwischen dem Paar der zweiten Halblei­ terbereiche gebildet ist;
  • - wobei die Steuerelektrode (29B, 79A) des zweiten Tran­ sistor-Typs folgendes aufweist:
  • - eine zweite Polysiliziumschicht, die auf der zweiten Gateoxidschicht gebildet ist; und
  • - einen zweiten eingebauten Stickstoffbereich (N11, N31), der in der zweiten Polysiliziumschicht gebildet ist;
  • - wobei der dritte Transistor-Typ (T53, T73) folgendes aufweist:
  • - ein Paar dritter Halbleiterbereiche (126, 176) des zweiten Leitfähigkeits-Typs, die selektiv und voneinan­ der getrennt in der Halbleiterschicht des dritten Tran­ sistor-Typs gebildet sind;
  • - eine dritte Gateoxidschicht (23, 73), die auf der Halb­ leiterschicht des dritten Transistor-Typs zwischen dem Paar der dritten Halbleiterbereiche gebildet ist;
  • - eine Floating-Gate-Elektrode (27, 77), die auf der dritten Gateoxidschicht gebildet ist; und
  • - eine Zwischenlagen-Isolierschicht (24, 74), die auf der Floating-Gate-Elektrode gebildet ist;
  • - wobei die Kanaldotierungsschicht (125, 173) des dritten Transistor-Typs zwischen dem Paar der dritten Halblei­ terbereiche gebildet ist;
  • - wobei die Steuerelektrode (29C, 79A) des dritten Tran­ sistor-Typs folgendes aufweist:
  • - eine dritte Polysiliziumschicht, die auf der dritten Gateoxidschicht gebildet ist; und
  • - einen dritten eingebauten Stickstoffbereich (N12, N31), der in der dritten Polysiliziumschicht gebildet ist;
  • - wobei die Konzentration des ersten eingebauten Stick­ stoffbereichs höher ist als die des zweiten und des dritten eingebauten Stickstoffbereichs;
  • - wobei die erste und die zweite Gateoxidschicht die gleiche Dicke aufweisen, bei denen es sich um eine erste Dicke handelt, während die dritte Gateoxidschicht eine zweite Dicke besitzt, die größer ist als die erste Dicke; und
  • - wobei die Kanaldotierungsschichten der Transistoren des ersten, des zweiten und des dritten Transistor-Typs die gleichen Dotierstoffkonzentrationen aufweisen.
5. Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die mindestens zwei Transistor-Typen einen ersten, einen zweiten und einen dritten Transistor-Typ (T61, T62, T63) beinhalten,
  • - wobei der erste Transistor-Typ (T61) folgendes aufweist:
  • - ein Paar erster Halbleiterbereiche (156) des zweiten Leitfähigkeits-Typs, die selektiv und voneinander getrennt in der Halbleiterschicht des ersten Transi­ stor-Typs gebildet sind; und
  • - eine erste Gateoxidschicht (53), die auf der Halblei­ terschicht des ersten Transistor-Typs zwischen dem Paar der ersten Halbleiterbereiche gebildet ist;
  • - wobei die Kanaldotierungsschicht (155A) des ersten Transistor-Typs zwischen dem Paar der ersten Halblei­ terbereiche gebildet ist;
  • - wobei die Steuerelektrode (55A) des ersten Transistor-Typs folgendes aufweist:
  • - eine erste Polysiliziumschicht, die auf der ersten Gateoxidschicht gebildet ist; und
  • - einen ersten eingebauten Stickstoffbereich (N21), der in der ersten Polysiliziumschicht gebildet ist;
  • - wobei der zweite Transistor-Typ (T62) folgendes aufweist:
  • - ein Paar zweiter Halbleiterbereiche (156) des zweiten Leitfähigkeits-Typs, die selektiv und voneinander getrennt in der Halbleiterschicht des zweiten Transi­ stor-Typs gebildet sind;
  • - und eine zweite Gateoxidschicht (53), die auf der Halb­ leiterschicht des zweiten Transistor-Typs zwischen dem Paar der zweiten Halbleiterbereiche gebildet ist;
  • - wobei die Kanaldotierungsschicht (154) des zweiten Transistor-Typs zwischen dem Paar der zweiten Halblei­ terbereiche gebildet ist;
  • - wobei die zweite Steuerelektrode (55A) des zweiten Transistor-Typs folgendes aufweist:
  • - eine zweite Polysiliziumschicht, die auf der zweiten Gateoxidschicht gebildet ist; und
  • - einen zweiten eingebauten Stickstoffbereich (N21), der in der zweiten Polysiliziumschicht gebildet ist;
  • - wobei der dritte Transistor-Typ (T63) folgendes aufweist:
  • - ein Paar dritter Halbleiterbereiche (156) des zweiten Leitfähigkeits-Typs, die selektiv und voneinander getrennt in der Halbleiterschicht des dritten Transi­ stor-Typs gebildet sind;
  • - eine dritte Gateoxidschicht (53), die auf der Halblei­ terschicht des dritten Transistor-Typs zwischen dem Paar der dritten Halbleiterbereiche gebildet ist;
  • - wobei die Kanaldotierungsschicht (155A) des dritten Transistor-Typs zwischen dem Paar der dritten Halblei­ terbereiche gebildet ist;
  • - wobei die Steuerelektrode (55B) des dritten Transistor-Typs folgendes aufweist:
  • - eine dritte Polysiliziumschicht, die auf der dritten Gateoxidschicht gebildet ist; und
  • - einen dritten eingebauten Stickstoffbereich (N22), der in der dritten Polysiliziumschicht gebildet ist;
  • - wobei die Konzentration des dritten eingebauten Stick­ stoffbereichs höher ist als die des ersten und des zweiten eingebauten Stickstoffbereichs;
  • - wobei die erste, die zweite und die dritte Gateoxid­ schicht die gleiche Dicke aufweisen; und
  • - wobei die Kanaldotierungsschichten der Transistoren des ersten und des dritten Transistor-Typs die gleichen Dotierstoffkonzentrationen aufweisen.
6. Halbleitervorrichtung mit mindestens einem Transistor (H1) auf einem Halbleitersubstrat (1001), dadurch gekennzeichnet, daß der mindestens eine Transistor folgendes aufweist:
  • - einen aktiven Bereich, der durch eine Feldoxidschicht (1004) gebildet ist, die auf einer Hauptfläche des Halbleitersubstrats selektiv gebildet ist;
  • - eine Oxidschicht (1006), die auf dem aktiven Bereich gebildet ist; und
  • - eine Steuerelektrode (1007), die auf der Oxidschicht und der Feldoxidschicht gebildet ist, wobei die Steuer­ elektrode in ihrem Inneren eine Polysiliziumschicht aufweist, in die ein Dotierstoff des gleichen Leitfä­ higkeits-Typs wie der einer Source-/Drainschicht sowie Stickstoff eingebracht sind, und
  • - daß der Stickstoff selektiv in einen unteren Bereich der Polysiliziumschicht an einem Randbereich des akti­ ven Bereichs derart eingebracht ist, daß der Dotier­ stoff in einem oberen Bereich der Polysiliziumschicht eine relativ hohe Konzentration aufweist, jedoch in dem unteren Bereich der Polysiliziumschicht eine relativ niedrige Konzentration aufweist.
7. Halbleitervorrichtung mit mindestens einem Transistor auf einem Halbleitersubstrat (1001), dadurch gekennzeichnet, daß der mindestens eine Transistor folgendes aufweist:
  • - einen aktiven Bereich, der durch eine Feldoxidschicht (1004) gebildet ist, die auf einer Hauptfläche des Halbleitersubstrats selektiv gebildet ist;
  • - eine Oxidschicht (1000), die auf dem aktiven Bereich gebildet ist; und
  • - eine Steuerelektrode, die auf der Oxidschicht und der Feldoxidschicht gebildet ist, wobei die Steuerelektrode in ihrem Inneren eine erste Polysiliziumschicht (1020), in die Stickstoff eingebracht ist, sowie eine zweite Polysiliziumschicht (1021) aufweist, in die ein Dotier­ stoff des gleichen Leitfähigkeits-Typs wie der einer Source-/Drainschicht eingebracht ist.
8. Halbleitervorrichtung nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß der Stickstoff mit einer Dosierung von 1×1015/cm2 bis 1×1016/cm2 eingebracht ist.
9. Verfahren zum Herstellen einer Halbleitervorrichtung, bei dem mindestens ein Transistor auf einem Halbleitersubstrat vorgesehen wird, dadurch gekennzeichnet, daß das Verfahren folgende Schritte aufweist:
  • (a) Bilden einer Halbleiterschicht eines ersten Leitfähig­ keits-Typs in einer Oberfläche des Halbleitersubstrats an einer Stelle, an der der mindestens eine Transistor gebildet wird;
  • (b) selektives Bilden einer Kanaldotierungsschicht des ersten Leitfähigkeits-Typs in der Halbleiterschicht des mindestens einen Transistors durch Ionenimplantation;
  • (c) Bilden einer Steuerelektrode über der Halbleiterschicht des mindestens einen Transistors an einer der Kanaldo­ tierungsschicht gegenüberliegenden Stelle; wobei der Schritt (c) einen Schritt (c-1) beinhaltet, in dem eine Polysiliziumschicht gebildet wird, die einen Dotierstoff eines zweiten Leitfähigkeits-Typs und Stickstoff beinhaltet, und der Schritt (c-1) einen Schritt beinhaltet, in dem der Stickstoff in einen unteren Bereich der Polysilizium­ schicht eingebracht wird.
10. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß der mindestens eine Transistor einen ersten, einen zweiten und einen dritten Transistor-Typ (T41, T42, T43) beinhaltet, und daß der Schritt (c) folgende Schritte aufweist:
  • - Bilden einer Oxidschicht (31) auf den Halbleiterschich­ ten des ersten, des zweiten und des dritten Transistor-Typs;
  • - Bilden einer ersten Polysiliziumschicht (42) auf der Oxidschicht;
  • - Einbringen eines Dotierstoffs des zweiten Leitfähig­ keits-Typs in die erste Polysiliziumschicht, um dadurch eine zweite Polysiliziumschicht (421) zu bilden;
  • - Einbringen von Stickstoff in einen unteren Bereich der zweiten Polysiliziumschicht mit einer Dosierung n1, um dadurch einen ersten Stickstoffbereich (N1) zu bilden;
  • - Anbringen einer Maske über der zweiten Polysilizium­ schicht an einer Stelle, an der der erste Transistor-Typ (T41) gebildet wird, und Einbringen von Stickstoff in den ersten Stickstoffbereich in einem verbleibenden Bereich der zweiten Polysiliziumschicht mit einer Dosierung n2, um dadurch einen zweiten Stickstoffbe­ reich (N2) zu bilden;
  • - Anbringen einer Maske über der zweiten Polysilizium­ schicht an einer Stelle, an der der zweite Transistor-Typ (T42) gebildet wird, und Einbringen von Stickstoff in den zweiten Stickstoffbereich in einem verbleibenden Bereich der zweiten Polysiliziumschicht mit einer Dosierung n3, um dadurch einen dritten Stickstoffbe­ reich (N3) zu bilden; und
  • - selektives Entfernen der zweiten Polysiliziumschicht und der Oxidschicht durch Strukturierung, um dadurch folgendes zu bilden:
    • - eine erste Gateoxidschicht (3) und die Steuerelek­ trode (4A) des ersten Transistor-Typs auf der Halb­ leiterschicht des ersten Transistor-Typs;
    • - eine zweite Gateoxidschicht (3) und die Steuerelek­ trode (4B) des zweiten Transistor-Typs auf der Halb­ leiterschicht des zweiten Transistor-Typs; und
    • - eine dritte Gateoxidschicht (3) und die Steuerelek­ trode (4C) des dritten Transistor-Typs auf der Halb­ leiterschicht des dritten Transistor-Typs.
11. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß der mindestens eine Transistor einen ersten, einen zweiten und einen dritten Transistor-Typ (T51, T52, T53, T72, T71, T73) aufweist, und daß der Schritt (c) folgende Schritte aufweist:
  • - Bilden einer ersten Oxidschicht (231, 731) mit einer ersten Dicke auf den Halbleiterschichten des ersten, des zweiten und des dritten Transistor-Typs;
  • - selektives Bilden einer ersten Polysiliziumschicht (271, 771), die gleichmäßig einen Dotierstoff des zwei­ ten Leitfähigkeits-Typs aufweist, auf der ersten Oxid­ schicht auf der Halbleiterschicht des dritten Transi­ stor-Typs;
  • - selektives Bilden einer Isolierschicht (241, 741) auf der ersten Polysiliziumschicht unter Entfernung der ersten Oxidschicht an Stellen, an denen der erste und der zweite Transistor-Typ gebildet werden;
  • - Bilden einer zweiten Oxidschicht (251A, 761) mit einer zweiten Dicke, die dünner ist als die erste Dicke, auf der Halbleiterschicht des ersten Transistor-Typs (T51, T72) und des zweiten Transistor-Typs (T52, T71);
  • - Bilden einer zweiten Polysiliziumschicht (280, 790) auf der zweiten Oxidschicht und der Isolierschicht;
  • - Einbringen von Stickstoff in einen unteren Bereich der zweiten Polysiliziumschicht mit einer Dosierung n1, um dadurch einen ersten Stickstoffbereich (N12, N31) zu bilden;
  • - Anbringen einer Maske über der zweiten Polysilizium­ schicht an einer Stelle, an der der zweite und der dritte Transistor-Typ gebildet werden, und Einbringen von Stickstoff in den ersten Stickstoffbereich in einem verbleibenden Bereich der zweiten Polysiliziumschicht mit einer Dosierung n2, um dadurch einen zweiten Stick­ stoffbereich (N12, N32) zu bilden; und
  • - selektives Entfernen der zweiten Polysiliziumschicht sowie der ersten und der zweiten Oxidschicht durch Strukturierung, um dadurch folgendes zu bilden:
    • eine erste Gateoxidschicht (25A, 76) und die Steuer­ elektrode (29A, 79A) des ersten Transistor-Typs auf der Halbleiterschicht des ersten Transistor-Typs;
    • eine zweite Gateoxidschicht (25A, 76) und die Steuerelektrode (29B, 79B) des zweiten Transistor-Typs auf der Halbleiterschicht des zweiten Transi­ stor-Typs; und
    • eine dritte Gateoxidschicht (23, 73), eine Floating-Gate-Elektrode (27, 77), eine Zwischenlagen-Isolier­ schicht (24, 74) und die Steuerelektrode (29C, 79A) des dritten Transistor-Typs auf der Halbleiter­ schicht des dritten Transistor-Typs.
12. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 9, dadurch gekennzeichnet,
daß der mindestens eine Transistor einen ersten, einen zweiten und einen dritten Transistor-Typ (T61, T62, T63) beinhaltet,
daß der Schritt (b) einen Schritt beinhaltet, in dem die Kanaldotierungsschichten (155A) des ersten und des dritten Transistor-Typs derart gebildet werden, daß die Kanaldotie­ rungsschichten die gleiche Dotierstoffkonzentration aufwei­ sen, und
daß der Schritt (c) folgende Schritte aufweist:
  • - Bilden einer Oxidschicht (531) auf den Halbleiter­ schichten des ersten, des zweiten und des dritten Tran­ sistor-Typs;
  • - Bilden einer ersten Polysiliziumschicht (550) auf der Oxidschicht;
  • - Einbringen eines Dotierstoffs des zweiten Leitfähig­ keits-Typs in die erste Polysiliziumschicht, um dadurch eine zweite Polysiliziumschicht (551) zu bilden;
  • - Einbringen von Stickstoff in einen unteren Bereich der zweiten Polysiliziumschicht mit einer Dosierung n1, um dadurch einen ersten Stickstoffbereich (N21) zu bilden;
  • - Anbringen einer Maske über der zweiten Polysilizium­ schicht an einer Stelle, an der der erste und der zweite Transistor-Typ gebildet werden, und Einbringen von Stickstoff in den ersten Stickstoffbereich in einem verbleibenden Bereich der zweiten Polysiliziumschicht mit einer Dosierung n2, um dadurch einen zweiten Stick­ stoffbereich (N22) zu bilden; und
  • - selektives Entfernen der zweiten Polysiliziumschicht und der Oxidschicht durch Strukturierung, um dadurch folgendes zu bilden:
  • - eine erste Gateoxidschicht (53) und die Steuerelek­ trode (55A) des ersten Transistor-Typs auf der Halb­ leiterschicht des ersten Transistor-Typs;
  • - eine zweite Gateoxidschicht (53) und die Steuerelek­ trode (55A) des zweiten Transistor-Typs auf der Halbleiterschicht des zweiten Transistor-Typs; und
  • - eine dritte Gateoxidschicht (53) und die Steuer­ elektrode (55B) des dritten Transistor-Typs auf der Halbleiterschicht des dritten Transistor-Typs.
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