DE19622431A1

DE19622431A1 - Halbleiterspeichereinrichtung und Verfahren zum Herstellen derselben

Info

Publication number: DE19622431A1
Application number: DE19622431A
Authority: DE
Inventors: Yoshiyuki Ishigaki; Kazuhito Tsutsumi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-12-07
Filing date: 1996-06-04
Publication date: 1997-06-12
Also published as: US5777920A; JPH09162361A; KR970053975A; JP3686144B2; KR100240535B1

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeicher einrichtung und ein Verfahren zum Herstellen derselben und insbesondere sowohl eine Halbleiterspeichereinrichtung, die ein ein wahlfreies Schreiben und Lesen erlaubendes SRAM (einen statischen Speicher mit wahlfreiem Zugriff) enthält, als auch ein Verfahren zum Herstellen derselben.

SRAM sind eine Art der wohlbekannten Halbleiterspeicherein richtungen. Im Vergleich zu DRAM (dynamischen Speichern mit wahlfreiem Zugriff) haben die SRAM einen derartigen Vorteil, daß ein Auffrischen nicht erforderlich und ein Speicherungs zustand stabil ist.

Fig. 54 ist ein Äquivalenzschaltbild einer SRAM-Speicher zelle vom Hochwiderstandslasttyp. Unter Bezugnahme auf Fig. 54 enthält das SRAM, das eine Art einer nichtflüchtigen Halbleiterspeichereinrichtung ist, Speicherzellen, die in Kreuzungen von in Matrixform angeordneten komplementären Datenleitungen (Bitleitungen) 107 und 108 und Wortleitungen 109 angeordnet sind. Jede Speicherzelle ist aus einer aus einem Paar von Inverterschaltungen gebildeten Flipflopschal tung und zwei Zugriffstransistoren Q3 und Q4 gebildet. Die Flipflopschaltung bildet zwei kreuzweise gekoppelte Speiche rungsknoten N1 und N2 und hat einen bistabilen Zustand (Hoch und Tief) oder (Tief und Hoch). Die Speicherzelle behält den bistabilen Zustand solange bei, bis sie mit einer vorbe stimmten Versorgungsspannung beliefert wird.

Die paarweise vorgesehenen Zugriffstransistoren Q3 und Q4 sind aus MOS-(Metall-Oxid-Halbleiter-)Transistoren gebildet. Das eine von Source/Draingebieten des Zugriffstransistors Q3 ist mit dem Speicherungsknoten N1 und das andere ist mit der Bitleitung 107 verbunden. Das eine von Source/Draingebieten des Zugriffstransistors Q4 ist mit dem Speicherungsknoten N2 und das andere ist mit der Bitleitung 108 verbunden. Jedes der Gates der Zugriffstransistoren Q3 und Q4 ist mit der Wortleitung 109 verbunden, welche das Ein/Ausschalten der Zugriffstransistoren Q3 und Q4 steuert.

Jede Inverterschaltung ist aus einem Treibertransistor Q1 (oder Q2) und einem Lastelement R1 (oder R2) gebildet. Die paarweise vorgesehenen Treibertransistoren Q1 und Q2 sind aus MOS-Transistoren gebildet. Jedes von Sourcegebieten der paarweise vorgesehenen Treibertransistoren Q1 und Q2 ist mit einem GND (Massepotential) 112 verbunden. Ein Draingebiet des Treibertransistors Q1 ist mit dem Speicherungsknoten N1 und ein Draingebiet des Treibertransistors Q2 ist mit dem Speicherungsknoten N2 verbunden. Das Gate des Treibertransi stors Q1 ist mit dem Speicherungsknoten N2 und das Gate des Treibertransistors Q2 ist mit dem Speicherungsknoten N1 ver bunden.

In diesem Beispiel ist das Lastelement durch einen großen Widerstand gebildet. Jeder der das Paar von Lastelementen bildenden großen Widerstände R1 und R2 ist an dem einen seiner Enden mit einer Vcc-Stromversorgung 110 und an dem anderen Ende mit dem Speicherungsknoten N1 oder N2 verbun den.

Die Flipflopschaltung ist durch das Paar von kreuzweise ge koppelten Inverterschaltungen gebildet, wie vorstehend be schrieben.

Wenn in die Speicherzelle Daten geschrieben werden, dann wird die Wortleitung 109 gewählt, um die Transistoren Q3 und Q4 einzuschalten, und wird an das Bitleitungspaar 107 und 108 eine einem beabsichtigten logischen Wert entsprechende Spannung angelegt, so daß die Flipflopschaltung in den beab sichtigten Zustand der bistabilen Zustände gesetzt wird.

Wenn aus der Speicherzelle Daten gelesen werden, dann werden die Zugriffstransistoren Q3 und Q4 eingeschaltet, um die Po tentiale an den Speicherungsknoten N1 und N2 in die entspre chenden Bitleitungen 107 und 108 zu übertragen.

In einer herkömmlichen Halbleiterspeichereinrichtung ist mittels eines sogenannten Direktkontakts oder eines Teil direktkontakts eine Verbindung zwischen den Gateelektroden der Treibertransistoren Q1 und Q2 und den Source/Drainge bieten der Zugriffstransistoren Q3 und Q4 gebildet. Es er folgt nun eine Beschreibung einer Speicherzellstruktur des SRAM des herkömmlichen den Direktkontakt verwendenden Hoch widerstandslasttyps.

Fig. 55 ist ein Querschnitt, welcher die Speicherzellstruk tur des den Direktkontakt verwendenden herkömmlichen SRAM schematisch darstellt. Die Fig. 56 bis 59 sind Draufsich ten, die Hauptabschnitte in vier Niveaus (vom unteren zum höheren) einer vier Speicherzellen in dem herkömmlichen SRAM enthaltenden Struktur zeigen.

Insbesondere zeigt Fig. 55 eine Struktur, die ein Paar von Treibertransistoren Q1 und Q2 und ein Paar von Zugriffstran sistoren Q3 und Q4, die auf einem Substrat gebildet sind, enthält, und Fig. 56 zeigt die Struktur einer Massezwi schenverbindungsschicht. Fig. 58 zeigt eine Struktur von ein Paar von Lastelementen bildenden großen Widerständen R1 und R2, und Fig. 59 zeigt eine Struktur von Bitleitungen.

Fig. 55 zeigt einen Schnitt längs der Linie X-X′ in den Fig. 56 bis 59. In den Fig. 56 bis 59 stellt ein ab wechselnd von einem langen und zwei kurzen Strichlinien um gebenes Gebiet das Gebiet einer Einheitszelle (eine Ein heitszelle) dar.

Unter Bezugnahme auf die Fig. 55 und 56 ist auf einem n⁻-Siliziumsubstrat 1 ein p⁻-Wannengebiet 3 gebildet. Eine Feldisolierschicht 5 zur Elementisolation ist auf der Ober fläche des p⁻-Wannengebiets 3 gebildet. Das Paar von Trei bertransistoren Q1 und Q2 und das Paar von Zugriffstransi storen Q3 und Q4 sind auf den mittels der Feldisolierschicht 5 isolierten Oberflächenabschnitten des p⁻-Wannengebiets 3 gebildet.

Der Treibertransistor Q1 hat ein Draingebiet 21a, ein Sourcegebiet 23a, eine Gateisolierschicht 25a und eine Gate elektrodenschicht 27a. Jedes des Draingebiets 21a und des Sourcegebiets 23a weist eine LDD-Struktur (Struktur mit leicht dotiertem Drain) auf, die aus einer ein n⁻-Störstel lengebiet 7a und ein n⁺-Störstellengebiet 9a enthaltenden Zweischichtstruktur gebildet ist. Die Gateelektrodenschicht 27a ist auf einem Gebiet zwischen dem Draingebiet 21a und dem Sourcegebiet 23a mit der Gateisolierschicht 25a dazwi schen gebildet.

Der Treibertransistor Q2 hat sowohl ein Draingebiet, ein Sourcegebiet und eine Gateisolierschicht (nicht dargestellt) als auch eine Gateelektrodenschicht 27b. Das Draingebiet und das Sourcegebiet weisen eine LDD-Struktur auf, die aus einer aus einem n⁻-Störstellengebiet 7b und einem n⁺-Störstellen gebiet 9b gebildeten Zweischichtstruktur besteht, ähnlich wie der Treibertransistor Q1. Die Gateelektrodenschicht 27b ist auf einem Gebiet zwischen dem Draingebiet und dem Sourcegebiet mit der Gateisolierschicht dazwischen gebildet.

Der Zugriffstransistor Q3 hat ein Paar von Source/Drainge bieten 13a und 15a, eine Gateisolierschicht 17a und eine Gateelektrodenschicht 19a. Jedes der paarweise vorgesehenen Source/Draingebiete 13a und 15a weist eine LDD-Struktur auf, die aus einer aus einem n⁻-Störstellengebiet 7a und einem n⁺-Störstellengebiet 9a gebildeten Zweischichtstruktur be steht. Die Gateelektrodenschicht 19a ist auf einem Gebiet zwischen dem Paar von Source/Draingebieten 13a und 15a mit der Gateisolierschicht 17a dazwischen gebildet und mit der Wortleitung einstückig.

Der Zugriffstransistor Q4 hat sowohl ein Paar von Source/Draingebieten 13a und 15a und eine Gateisolierschicht (nicht dargestellt) als auch eine Gateelektrodenschicht 19a. Die paarweise vorgesehenen Source/Draingebiete weisen eine LDD-Struktur auf, die aus einer aus einem n⁻-Störstellenge biet 7b und einem n⁺-Störstellengebiet 9b gebildeten Zwei schichtstruktur besteht, ähnlich wie der Zugriffstransistor Q2. Die Gateelektrodenschicht 19b ist auf einem Gebiet zwi schen dem Paar von Source/Draingebieten mit der Gateisolier schicht dazwischen gebildet und mit der Wortleitung ein stückig.

Eine Seitenwandungsisolierschicht 29 ist auf jeder von Sei tenwandungen der Gateelektrodenschichten 27a und 27b des Paares von Treibertransistoren Q1 und Q2 und der Gateelek trodenschichten 19a und 19b des Paares von Zugriffstransi storen Q3 und Q4 gebildet.

Ferner ist ein anderes n⁻-Störstellengebiet 7a gebildet, derart daß zwischen diesem n⁻-Störstellengebiet 7a und dem unmittelbar unter der Seitenwandungsisolierschicht 29 auf der Seitenwandung der Gateelektrodenschicht 19a liegenden n⁻-Störstellengebiet 7a das n⁺-Störstellengebiet 9a und zwi schen diesem n⁻-Störstellengebiet 7a und dem unmittelbar unter der Seitenwandungsisolierschicht 29 auf der Seitenwan dung der Gateelektrodenschicht 27a liegenden n⁻-Störstellen gebiet 7a das n⁺-Störstellengebiet 9a liegt. Das Draingebiet 21a des Treibertransistors Q1 und das eine der Source/Drain gebiete 15a des Zugriffstransistors Q3 verwenden dadurch das Störstellengebiet gemeinsam und sind elektrisch verbunden.

Das Draingebiet 21a des Treibertransistors Q1 und das eine der Source/Draingebiete 15a des Zugriffstransistors Q3 sind mit der Gateelektrodenschicht 27b des Treibertransistors Q2 durch eine in der Gateisolierschicht 25b gebildete Öffnung 25b₁ hindurch elektrisch verbunden. Ein n-Typ-Störstellenge biet 11a ist auf einer Oberfläche des p⁻-Wannengebiets 3 ge bildet, mit welchem n-Typ-Störstellengebiet 11a die Gate elektrodenschicht 27b verbunden ist.

Ferner ist ein anderes n⁻-Störstellengebiet 7b gebildet, derart daß zwischen diesem n⁻-Störstellengebiet 7b und dem unmittelbar unter der Seitenwandungsisolierschicht (nicht dargestellt) auf der Seitenwandung der Gateelektrodenschicht 19b liegenden n⁻-Störstellengebiet 7b das n⁺-Störstellenge biet 9b und zwischen diesem n⁻-Störstellengebiet 7b und dem unmittelbar unter der Seitenwandungsisolierschicht 29 auf der Seitenwandung der Gateelektrodenschicht 27b liegenden n⁻-Störstellengebiet 7b das n⁺-Störstellengebiet 9b liegt. Das Draingebiet des Treibertransistors Q2 und das eine der Source/Draingebiete des Zugriffstransistors Q4 verwenden dadurch das Störstellengebiet gemeinsam und sind elektrisch verbunden.

Das Draingebiet des Treibertransistors Q2 und das eine der Source/Draingebiete des Zugriffstransistors Q4 sind mit der Gateelektrodenschicht 27a des Treibertransistors Q1 durch eine in der Gateisolierschicht 25a gebildete Öffnung 25a₁ elektrisch verbunden. Ein n-Typ-Störstellengebiet (nicht dargestellt) ist auf einer Oberfläche des p⁻-Wannengebiets 3 gebildet, mit welchem n-Typ-Störstellengebiet die Gateelek trodenschicht 27a verbunden ist.

Unter Bezugnahme auf die Fig. 55 und 57 ist eine Zwi schenschichtisolierschicht 31 gebildet, die sowohl das Paar von Transistoren Q1 und Q2 als auch das Paar von Zugriffs transistoren Q3 und Q4 bedeckt. Die Zwischenschichtisolier schicht 31 ist im Kontakt mit einem das Sourcegebiet 23a des Treibertransistors Q1 erreichenden Kontaktloch 31a und einem das Sourcegebiet des Treibertransistors Q2 erreichenden Kon taktloch 31b vorgesehen. Es ist eine Massezwischenverbin dungsschicht 33 gebildet, die mit den Sourcegebieten der Treibertransistoren Q1 und Q2 durch die entsprechenden Kon taktlöcher 31a und 31b hindurch elektrisch verbunden ist.

Unter Bezugnahme auf die Fig. 55 und 58 ist die Massezwi schenverbindungsschicht 33 bedeckt mit einer Zwischen schichtisolierschicht 35. Die Massezwischenverbindungs schicht 33 und die Zwischenschichtisolierschicht 35 sind mit einem die Gateelektrodenschicht 27a des Treibertransistors Q1 erreichenden Kontaktloch 35b und einem die Gateelektro denschicht 27b des Treibertransistors Q2 erreichenden Kon taktloch 35a versehen.

Es ist eine erste dotierte polykristalline Siliziumschicht 37 gebildet, welche mit der Gateelektrodenschicht 27b des Treibertransistors Q2 durch das Kontaktloch 35a hindurch elektrisch verbunden ist. Die dotierte polykristalline Sili ziumschicht 37 hat sowohl Gebiete mit kleinem Widerstand 37a und 37c als auch ein Gebiet mit großem Widerstand 37b. Das Gebiet mit kleinem Widerstand 37a ist mit der Gateelektro denschicht 27b durch das Kontaktloch 35a hindurch verbunden. Das Gebiet mit großem Widerstand 37b ist zwischen den Ge bieten mit kleinem Widerstand 37a und 37c angeordnet und bildet den großen Widerstand R1.

Es ist eine zweite dotierte polykristalline Siliziumschicht 39 gebildet, welche mit der Gateelektrodenschicht 27a des Treibertransistors Q1 durch das Kontaktloch 35b hindurch elektrisch verbunden ist. Die zweite dotierte polykristal line Siliziumschicht 39 hat sowohl Gebiete mit kleinem Widerstand 39a und 39c als auch ein Gebiet mit großem Wider stand 39b. Das Gebiet mit kleinem Widerstand 39a ist mit der Gateelektrodenschicht 27a durch das Kontaktloch 35b hindurch verbunden. Das Gebiet mit großem Widerstand 39b ist zwischen den Gebieten mit kleinem Widerstand 39a und 39c angeordnet und bildet den großen Widerstand R2.

Die Gebiete mit kleinem Widerstand 37c und 39c der ersten und der zweiten dotierten polykristallinen Siliziumschicht 37 und 39 sind als Vcc-Zwischenverbindungen entsprechender Speicherzellen verwendet.

Unter Bezugnahme auf die Fig. 55 und 59 ist eine die erste und die zweite dotierte polykristalline Silizium schicht 37 und 39 bedeckende Zwischenschichtisolierschicht 41 gebildet. Die Zwischenschichtisolierschichten 41, 35 und 33 sind sowohl mit einem das Source/Draingebiet 13a des Zu griffstransistors Q3 erreichenden Kontaktloch 41a als auch mit einem das Source/Draingebiet des Zugriffstransistors Q4 erreichenden Kontaktloch 41b versehen.

Es ist eine Bitleitung 43a gebildet, die mit dem Source/Draingebiet 13a des Zugriffstransistors Q3 durch das Kontaktloch 41a hindurch elektrisch verbunden ist und auf der Zwischenschichtisolierschicht 41 verläuft. Ferner ist eine Bitleitung 43b gebildet, die mit dem Source/Draingebiet des Zugriffstransistors Q4 durch das Kontaktloch 41b hin durch elektrisch verbunden ist und auf der Zwischenschicht isolierschicht 41 verläuft.

Hier bedeutet ein "Direktkontakt" eine derartige Kontakt struktur, bei welcher, wie in den Fig. 55 und 56 gezeigt, die polykristallinen Siliziumzwischenverbindungen wie bei spielsweise die Gateelektroden 27a und 27b der Treibertran sistoren Q1 und Q2 durch die entsprechenden Öffnungen 25a₁ und 25b₁ hindurch direkt verbunden sind mit der Oberfläche des Halbleitersubstrats (des p⁻-Wannengebiets 3).

Nun erfolgt die Beschreibung der Speicherzellstruktur eines einen Teildirektkontakt verwendenden herkömmlichen SRAM.

Fig. 60 ist ein Querschnitt, welcher die Speicherzellstruk tur des einen Teildirektkontakt verwendenden herkömmlichen SRAM schematisch darstellt. Unter Bezugnahme auf Fig. 60 bedeutet ein Teildirektkontakt eine derartige Kontaktstruk tur, bei der die Gateelektrodenschichten 27a und 27b der Treibertransistoren Q1 und Q2 nicht direkt verbunden sind mit der Oberfläche des Halbleitersubstrats (des p⁻-Wannen gebiets 3), aber bei der sie mit der Oberfläche des Halblei tersubstrats mittels der entsprechenden Gebiete mit kleinem Widerstand 37a und 39a der ersten und der zweiten dotierten polykristallinen Siliziumschicht 37 und 39 verbunden sind.

Insbesondere sind Zwischenschichtisolierschichten 31 und 35 versehen mit einem Kontaktloch 35, das die Oberfläche der Gateelektrodenschicht 27b und des Halbleitersubstrats auf deckt. Ein Gebiet mit kleinem Widerstand 37a ist längs der Innenoberfläche des Kontaktlochs 35 gebildet, so daß die Gateelektrodenschicht 27b und das Sourcegebiet 15a mittels des Gebiets mit kleinem Widerstand 37a zusammen elektrisch verbunden sind.

Ein n-Typ-Störstellengebiet 11a ist in einem Abschnitt ge bildet, in welchem das Halbleitersubstrat verbunden ist mit dem Gebiet mit kleinem Widerstand 37a.

Da die sich von den vorstehenden unterscheidenden Strukturen im wesentlichen dieselben sind wie diejenigen, welche in Fig. 55 gezeigt sind, tragen dieselben oder ähnliche Ab schnitte dieselben Bezugszeichen und werden nachstehend nicht beschrieben.

Nun wird die Beschreibung einer Lagebeziehung zwischen einem Lochmuster einer Maske zum Bilden der Öffnung 25a₁ (25b₁) (welches nur als Öffnungsmuster bezeichnet werden wird) und der Gateelektrodenschicht 27a (27b) erfolgen.

Es wird vorausgesetzt, daß das in Fig. 61 gezeigte X einen Abstand zwischen der einen Seite des Öffnungsmusters 25a₁ und einem Ende der Gateelektrodenschicht 27a bedeutet. Auf der Grundlage dieser Voraussetzung führten die Erfinderin und andere ein Experiment aus, bei dem sie folgendes fest stellten. Mit einem beispielsweise eine Seite mit 0,4 µm aufweisenden Öffnungsmuster 25a₁ ist ein Verbindungswider stand R klein, wenn der Abstand X in einem Bereich von 0,1 bis 0,3 µm ist, wie in Fig. 62 dargestellt. In dem Fall, in welchem die Gateelektrodenschicht 27a das Öffnungsmusterge biet des Direktkontakts nicht vollständig, sondern nur teil weise bedeckt, ist somit der Verbindungswiderstand R zwi schen der Gateelektrodenschicht 27a und dem Substrat klein. Der Grund dafür kann wie folgt betrachtet werden.

Die Fig. 63 und 64 sind Querschnitte, welche die dem Ge biet S in Fig. 55 entsprechenden Abschnitte zeigen. Insbe sondere zeigt Fig. 63 eine Struktur, die eine Gateelektro denschicht enthält, welche das Öffnungsmustergebiet des Direktkontakts vollständig bedeckt, und Fig. 64 stellt eine Struktur dar, welche eine Gateelektrodenschicht enthält, die irgendeinen Abschnitt desselben nicht bedeckt.

Zunächst wird auf Fig. 63 Bezug genommen, wobei mittels Ionenimplantation mit einer aus einer Gateelektrodenschicht 27b und anderen gebildeten Maske ein n⁻-Störstellengebiet 7a gebildet ist. Ein n-Typ-Störstellengebiet 11a ist durch Dif fusion von Störstellen in der Gateelektrodenschicht 27b in das p⁻-Wannengebiet 3 gebildet. Daher ist zwischen dem n⁻-Störstellengebiet 7a und dem n-Typ-Störstellengebiet 11a ein p-Typ-Gebiet (p⁻-Wannengebiet 3) gebildet, wenn das Öff nungsmustergebiet 25b₁ vollständig bedeckt ist durch die Gateelektrodenschicht 27b, d. h., wenn der Abstand X in Fig. 61 negativ ist. Folglich können das n⁻-Störstellengebiet 7a und das n-Typ-Störstellengebiet 11a keine elektrische Ver bindung aufrechterhalten.

Wenn unter Bezugnahme auf Fig. 64 ein beliebiger Abschnitt des Öffnungsmustergebiets 25b₁ nicht durch die Gateelektro denschicht 27b bedeckt ist, d. h., wenn der Abstand X in Fig. 61 ebensogroß wie oder größer als eine Breite des Öff nungsmustergebiets 25b₁ ist, kann die Gateelektrodenschicht 27b nicht mit dem Source/Draingebiet 15a des Zugriffstransi stors elektrisch verbunden sein.

Indessen ist es bei der Struktur, bei der die Gateelektro denschicht nur einen Abschnitt des Öffnungsmustergebiets bedeckt, unwahrscheinlich, daß die in den Fig. 63 und 64 gezeigten Strukturen gebildet werden, selbst wenn an abwei chenden Stellen infolge einer Abweichung der überlappenden Maske die Gateelektrodenschicht 27b und das Öffnungsgebiet 25b₁ gebildet werden. Daher kann eine Verbindung mit kleinem Widerstand stabil gebildet werden.

Ferner kann die Struktur, bei der die Gateelektrodenschicht des Treibertransistors nur einen Abschnitt des Öffnungs mustergebiets bedeckt, den Vorteil vorsehen, daß im Ver gleich zu der Struktur, bei der die Gateelektrodenschicht das Öffnungsmustergebiet vollkommen bedeckt, die Speicher zellgröße verkleinert werden kann. Dies wird nachstehend be schrieben.

Die Fig. 65 und 66 sind Draufsichten, die einen Hauptab schnitt einer Speicherzelle zeigen. Insbesondere stellt Fig. 65 eine Struktur dar, bei welcher die Gateelektroden schicht des Treibertransistors das ganze Öffnungsmusterge biet bedeckt, und Fig. 66 zeigt eine Struktur, bei der sie nur einen Abschnitt des Öffnungsmustergebiets bedeckt.

Unter Bezugnahme auf die Fig. 65 und 66 ist es notwendig, die Breiten L₁ und L₈ von Wortleitungen 19a und 19b, die Größen L₂ und L₇ von Zwischenräumen zwischen den Wortlei tungen 19a und 19b und den Gateelektrodenschichten 27a und 27b und eine Isolationsbreite L₅ zwischen den Knoten zu minimieren. Eine Kanallänge L₄ des Treibertransistors hängt von der Leistungsfähigkeit des Transistors ab. Daher sind diese entsprechenden Breiten oder Größen L₁-L₅, L₇ und L₈ in der in Fig. 65 gezeigten Struktur ebensogroß wie diejenigen in der in Fig. 66 dargestellten Struktur.

Wenn jedoch die Gateelektrodenschicht 27a das Öffnungs mustergebiet 25a₁ vollständig bedeckt, dann muß eine Größe L_6A ebensogroß wie oder größer als die Breite des Öffnungs mustergebiets 25a₁ sein. Indessen kann in der Struktur, bei der die Gateelektrodenschicht 27a nur einen Abschnitt des Öffnungsmustergebiets 25a₁ bedeckt, eine Größe L_6B kleiner als die Breite des Öffnungsmustergebiets 25a₁ sein. Daher kann die Größe L_6B kleiner als die Größe L_6A sein. Folglich kann im Vergleich zu der Struktur, bei der das Öffnungs mustergebiet 25a₁ vollständig bedeckt ist, die Struktur, bei der die Gateelektrodenschicht 27a des Treibertransistors nur einen Abschnitt des Öffnungsmustergebiets 25a₁ bedeckt, eine Größe LB der längeren Seite der Speicherzelle verkleinern.

Auf der Grundlage der vorstehenden Betrachtung kann eine derartige Struktur in Betracht gezogen werden, bei welcher die Gateelektrodenschicht 27b nur einen Abschnitt des Öff nungsmustergebiets bedeckt, wie in Fig. 67 gezeigt. Fig. 68 zeigt eine Verteilung der Störstellenkonzentration längs der Linie A-A′ in Fig. 67 bei der Struktur, bei der das p⁻-Wannengebiet 3 ein p-Typ-Störstellenprofil vom Entartungstyp ist.

Bei der in Fig. 67 gezeigten Struktur ist in dem Öffnungs mustergebiet während eines Ätzens zum Strukturieren der Gateelektrodenschicht 27b die als Ätzstopper funktionierende Gateelektrodenschicht, die über dem p⁻-Wannengebiet 3 liegt, nicht vorhanden. Daher wird das Ätzen auch auf einem Ab schnitt der Oberfläche des p⁻-Wannengebiets 3 bewirkt, wel cher mit der Gateelektrodenschicht 27b nicht bedeckt und mittels der Öffnung aufgedeckt ist, so daß in diesem aufge deckten Oberflächenabschnitt eine Nut 1a mit einer Tiefe von mehreren hundert bis mehreren tausend Ångström gebildet wird.

Infolge der Bildung der Nut 1a wird ein durch das Struktu rieren der Gateelektrodenschicht erzeugter Ätzrückstand entfernt, so daß es möglich ist, beispielsweise einen Kurz schluß zwischen den Gateelektrodenschichten 27b und 19a zu verhindern.

Infolge der Bildung der Nut 1a wird auf dem Boden der Nut 1a ein Abschnitt eines n⁺-Störstellengebiets 9a gebildet. In einem Gebiet unter der Nut 1a liegt ein Übergang zwischen dem n⁺-Störstellengebiet 9a und dem p⁻-Wannengebiet 3 daher an einer tieferen Stelle als in der nicht mit der Nut verse henen Struktur (Fig. 55). Dies vergrößert die Übergangs kapazität zwischen dem n⁺-Störstellengebiet 9a und dem p⁻-Wannengebiet 3 und verbessert somit den Widerstand gegen einen leichten Fehler der Speicherzelle.

Bei der in Fig. 67 dargestellten Struktur verursacht der tiefliegende Übergang zwischen dem n⁺-Störstellengebiet 9a und dem p⁻-Wannengebiet 3 auf dem Boden der Nut 1a jedoch das Problem eines vergrößerten Übergangsleckstroms. Dieses Problem wird nachstehend detailliert beschrieben.

Ein Mechanismus der Zunahme des Übergangsleckstroms wird nachstehend kurz beschrieben.

Im allgemeinen nimmt infolge des Lawineneffekts oder des Tunnelphänomens ein Übergangsleckstrom Ir im Sperrspannungs zustand eines pn-Übergangs zu, wenn ein an den Übergang an gelegtes elektrisches Feld zunimmt, und er nimmt bedeutsam zu, wenn die Spannung in einen Bereich in der Nähe der Durchbruchspannung zunimmt. Der Leckstrom nimmt gemäß der Zunahme des an den Übergang angelegten elektrischen Feldes zu. Das an eine Verarmungsschicht in dem pn-Übergang ange legte elektrische Feld nimmt gemäß einer Verkleinerung der Breite der Verarmungsschicht, d. h. gemäß einer Zunahme der Konzentration jedes eine p-Typ- oder eine n-Typ-Halbleiter schicht bildenden Dotanten in dem metallurgischen pn-Über gang, zu.

In einer Struktur, die durch einen schiefen Übergang wie beispielsweise einen n/p-Übergang, d. h. einen Übergang mit etwa gleichen n-Typ- und p-Typ-Konzentrationen, genähert werden kann, wird durch die Verarmungsschichtbreiten der Konzentrationen sowohl der n-Typ- als auch der p-Typ-Stör stellen der Übergangsleckstrom beeinflußt und nimmt er gemäß einer Zunahme jeder Konzentration zu. In einer Struktur, die durch einen auf der einen Seite mit einer Stufe versehenen Übergang wie beispielsweise einen n⁺/p-Übergang (mit einer n-Typ-Konzentration, die größer als die p-Typ-Konzentration ist) genähert werden kann, bewirkt eine Vergrößerung der Konzentration der p-Typ-Störstellen, daß die Breite der Ver armungsschicht abnimmt und somit der Übergangsleckstrom im Vergleich zu der Konzentration der n-Typ-Störstellen in größerem Maße zunimmt. In einer Struktur mit einem Profil vom sogenannten Entartungstyp, bei der die Konzentration der p-Typ-Störstellen zunimmt, wenn sich die Lage längs einer Tiefe in Substratrichtung verschiebt, nimmt selbst in dem n⁺/p-Übergang gemäß einer Zunahme der Konzentration der n-Typ-Störstellen und somit einer Zunahme der Tiefe der Über gangslage der Übergangsleckstrom zu, da gemäß der vorstehen den Zunahme der Tiefe die Konzentration der p-Typ-Störstel len zunimmt.

In einer Struktur mit einem in Fig. 68 gezeigten p-Typ- Störstellenprofil vom Entartungstyp nimmt an der Übergangs stelle gemäß einer Zunahme der Diffusionstiefe des n-Typ- Gebiets (von der durchgezogenen Linie zu der strichlierten Linie) und somit einer Zunahme der Tiefe des pn-Übergangs die Konzentration der p-Typ-Störstellen zu. Wenn daher der Übergang zwischen dem n⁺-Störstellengebiet 9a und dem p⁻-Wannengebiet 3 sich aufgrund des Vorsehens der Nut 1a, wie in Fig. 67 gezeigt, an einer tieferen Stelle befindet, dann nimmt der Übergangsleckstrom zu.

Indessen ist bei der einen Teildirektkontakt verwendenden Struktur, die in Fig. 60 gezeigt ist, das Gebiet mit kleinem Widerstand 37a im direkten Kontakt mit der Ober fläche des n⁺-Störstellengebiets 9a. Das Gebiet mit kleinem Widerstand 37a enthält Störstellen mit einer großen Konzen tration zum Verkleinern seines Widerstandes. Daher neigen die Störstellen dazu, aus dem Gebiet mit kleinem Widerstand 37a in das n⁺-Störstellengebiet 9a bei einem späteren Schritt z. B. zur thermischen Verarbeitung zu diffundieren, so daß die Konzentration der n-Typ-Störstellen in dem n⁺-Störstellengebiet 9a zunimmt und die Diffusionstiefe des n⁺-Störstellengebiets 9a zunimmt. An dieser Stelle bilden daher das n⁺-Störstellengebiet 9a und das p⁻-Wannengebiet 3 den pn-Übergang an einer tieferen Stelle, wodurch sich ähnlich wie im Fall des vorstehenden Direktkontaktes eine Zunahme des Übergangsleckstroms ergibt.

Wenn in dem SRAM der Übergangsleckstrom zunimmt, wie vorste hend beschrieben, dann nimmt insbesondere während der Be reitschaft der Stromverbrauch zu und ergeben sich Schwierig keiten beim Datenhalten.

Folglich ist es eine Aufgabe der Erfindung, sowohl eine Hochleistungshalbleiterspeichereinrichtung, bei welcher der Widerstand gegen einen leichten Fehler verbessert ist und durch Verkleinern des Übergangsleckstroms der Stromverbrauch während der Bereitschaft verkleinert werden kann, als auch ein Verfahren zum Herstellen derselben vorzusehen.

Gemäß einem Aspekt der Erfindung enthält eine mit statischen Speicherzellen versehene Halbleiterspeichereinrichtung ein Halbleitersubstrat und einen Zugriffstransistor. Das Halb leitersubstrat hat eine Hauptoberfläche und ist auf der Hauptoberfläche mit einer Nut versehen. Der Zugriffstransi stor hat ein Paar von Source/Draingebieten, die auf der Hauptoberfläche des Halbleitersubstrats gebildet und von einander beabstandet sind. Das eine der Source/Draingebiete weist ein erstes, ein zweites und ein drittes Störstellenge biet auf. Das erste Störstellengebiet ist auf der Hauptober fläche des Halbleitersubstrats gebildet und hat von der Hauptoberfläche aus eine erste Diffusionstiefe. Das zweite Störstellengebiet ist auf der Hauptoberfläche des Halblei tersubstrats gebildet, ist im Kontakt mit einem Ende des ersten Störstellengebiets in der Nähe des anderen der Source/Draingebiete und hat eine kleinere Störstellenkon zentration als das erste Störstellengebiet. Das dritte Stör stellengebiet ist von dem zweiten Störstellengebiet mit dem ersten Störstellengebiet dazwischen beabstandet, ist auf der ganzen Bodenoberfläche der Nut gebildet und weist von der Bodenoberfläche der Nut aus eine zweite Diffusionstiefe auf, die kleiner als die erste Diffusionstiefe ist.

Gemäß der Halbleiterspeichereinrichtung des vorstehenden Aspekts ist auf der ganzen Bodenoberfläche der Nut das drit te Störstellengebiet mit einer Diffusionstiefe, die kleiner als diejenige des ersten Störstellengebiets ist, gebildet. Daher kann die Tiefe des Übergangs zwischen dem dritten Störstellengebiet und dem Halbleitersubstrat unter der Nut kleiner als diejenige in einer Struktur, bei der auf dem Boden der Nut das erste Störstellengebiet gebildet ist, sein. Daher kann die Störstellenkonzentration des Halblei tersubstrats an der Stelle des Übergangs in das dritte Stör stellengebiet kleiner als diejenige in der Struktur, die das auf dem Boden der Nut gebildete erste Störstellengebiet ent hält, sein. Folglich kann der Leckstrom in dem Übergang zwi schen dem dritten Störstellengebiet und dem Halbleitersub strat verkleinert werden.

Da die Struktur mit der Nut versehen ist und auf der ganzen Bodenoberfläche der Nut das dritte Störstellengebiet ange ordnet ist, kann die Tiefe des Übergangs zwischen dem drit ten Störstellengebiet und dem Halbleitersubstrat größer als diejenige in der nicht mit der Nut versehenen herkömmlichen Struktur sein. Daher kann die Störstellenkonzentration des Halbleitersubstrats an der Stelle des Übergangs in das auf der Bodenoberfläche der Nut gebildete dritte Störstellenge biet größer als diejenige in der schon beschriebenen her kömmlichen Struktur sein. Folglich können die Übergangskapa zität und somit die Kapazität des Speicherungsknotens größer als diejenigen bei der herkömmlichen Struktur sein, so daß der Widerstand gegen einen leichten Fehler verbessert werden kann.

Vorzugsweise hat im vorstehenden Aspekt das dritte Störstel lengebiet eine kleinere Störstellenkonzentration als das erste Störstellengebiet.

Da das dritte Störstellengebiet eine kleinere Störstellen konzentration als das erste Störstellengebiet hat, kann die Störstellenkonzentration des dritten Störstellengebiets an der Stelle des Übergangs in das Halbleitersubstrat kleiner als diejenige bei der Struktur, die das auf dem Boden der Nut gebildete erste Störstellengebiet enthält, sein. Daher kann der Leckstrom in dem Übergang zwischen dem dritten Störstellengebiet und dem Halbleitersubstrat weiter wirksam verkleinert werden.

Vorzugsweise enthält die Einrichtung des vorstehenden Aspekts ferner einen Treibertransistor und ein Lastelement. Der Treibertransistor enthält ein Paar von Source/Drain gebieten, die auf der Hauptoberfläche gebildet und voneinan der beabstandet sind, und eine Gateelektrodenschicht, die auf einem Gebiet zwischen dem Paar von Source/Draingebieten mit einer Gateisolierschicht dazwischen gebildet ist. Das Lastelement ist an dem einen seiner Enden mit der Gateelek trodenschicht des Treibertransistors elektrisch verbunden und an dem anderen Ende mit einer Stromversorgungspoten tialleitung verbunden.

Vorzugsweise ist in dem vorstehenden Aspekt die Gateelektro denschicht des Treibertransistors im Kontakt mit einer Ober fläche des einen der Source/Draingebiete des Zugriffstransi stors. Das eine Ende des Lastelements ist im Kontakt mit der Oberfläche der Gateelektrodenschicht des Treibertransistors.

Dadurch kann in der Struktur, bei der die Gateelektroden schicht des Treibertransistors und das Halbleitersubstrat mittels eines sogenannten Direktkontakts zusammen verbunden sind, der Übergangsleckstrom zwischen dem dritten Störstel lengebiet und dem Halbleitersubstrat verkleinert und der Widerstand gegen einen leichten Fehler verbessert werden.

Vorzugsweise ist in dem vorstehenden Aspekt ein Ende des Lastelements im Kontakt mit einer Oberfläche der Gateelek trodenschicht des Treibertransistors und einer Oberfläche des einen der Source/Draingebiete des Zugriffstransistors.

Dadurch kann in der Struktur, bei der die Gateelektroden schicht des Treibertransistors und das Halbleitersubstrat mittels eines sogenannten Teildirektkontakts zusammen ver bunden sind, der Übergangsleckstrom zwischen dem dritten Störstellengebiet und dem Halbleitersubstrat verkleinert und der Widerstand gegen einen leichten Fehler verbessert wer den.

Vorzugsweise ist in dem vorstehenden Aspekt die Gateelektro denschicht des Treibertransistors im Kontakt mit dem einen der Source/Draingebiete des Zugriffstransistors. Ein Ende des Lastelements ist im Kontakt mit der Oberfläche der Gate elektrodenschicht des Treibertransistors und der Oberfläche des einen der Source/Draingebiete des Zugriffstransistors.

Dadurch kann in der Struktur, bei der die Gateelektroden schicht des Treibertransistors und das Halbleitersubstrat mittels einer Kombination aus einem sogenannten Direktkon takt und einem sogenannten Teildirektkontakt zusammen ver bunden sind, der Übergangsleckstrom zwischen dem dritten Störstellengebiet und dem Halbleitersubstrat verkleinert und der Widerstand gegen einen leichten Fehler verbessert wer den.

In dem vorstehenden Aspekt enthält die Einrichtung vorzugs weise ferner einen Treibertransistor mit einem Paar von Source/Draingebieten, die auf der Hauptoberfläche des Halb leitersubstrats gebildet und voneinander beabstandet sind, und eine Gateelektrodenschicht, die auf einem Gebiet zwi schen dem Paar von Source/Draingebieten mit einer Gateiso lierschicht dazwischen gebildet ist. Die Störstellenkonzen tration eines Gebietes des Halbleitersubstrats unmittelbar unter der Nut ist in einer Tiefe des Übergangs zwischen dem Halbleitersubstrat und dem auf dem Boden der Nut angeordne ten dritten Störstellengebiet kleiner als die Störstellen konzentration des Halbleitersubstrats unmittelbar unter der Gateelektrodenschicht des Treibertransistors.

Dadurch wird die Störstellenkonzentration des Halbleitersub strats an der Stelle des Übergangs in das dritte Störstel lengebiet weiter verkleinert und wird der Übergangsleckstrom weiter verkleinert.

In dem vorstehenden Aspekt ist die Tiefe von der Hauptober fläche des Halbleitersubstrats bis zu der Bodenoberfläche der Nut vorzugsweise 300 Å oder größer.

Dies sieht eine bemerkenswerte Verbesserung des Widerstands gegen einen leichten Fehler vor.

In dem vorstehenden Aspekt ist das Lastelement vorzugsweise ein Widerstand.

Dies kann eine SRAM-Speicherzelle vom Hochlasttyp vorsehen, bei welcher das Übergangsleck unterdrückt und der Widerstand gegen einen leichten Fehler verbessert ist.

Vorzugsweise ist in dem vorstehenden Aspekt das Lastelement ein Dünnfilmtransistor, und ein mit der Gateelektroden schicht des Treibertransistors elektrisch verbundenes Ende des Lastelements ist entweder das Draingebiet oder die Gate elektrodenschicht des Dünnfilmtransistors.

Dies kann eine SRAM-Speicherzelle vom CMOS-Typ vorsehen, bei welcher das Übergangsleck unterdrückt und der Widerstand gegen einen leichten Fehler verbessert ist.

Gemäß einem anderen Aspekt der Erfindung enthält eine mit statischen Speicherzellen versehene Halbleiterspeicherein richtung ein Halbleitersubstrat, einen Treibertransistor und einen Zugriffstransistor. Das Halbleitersubstrat hat eine Hauptoberfläche und ist auf der Hauptoberfläche mit einer Nut versehen. Der Treibertransistor hat ein Paar von Source/Draingebieten, die auf der Hauptoberfläche des Halb leitersubstrats gebildet und voneinander beabstandet sind. Das Sourcegebiet des Treibertransistors weist ein erstes und ein zweites Störstellengebiet auf. Das erste Störstellenge biet ist auf der Hauptoberfläche des Halbleitersubstrats ge bildet und hat von der Hauptoberfläche aus eine erste Diffu sionstiefe. Das zweite Störstellengebiet ist auf der Haupt oberfläche des Halbleitersubstrats gebildet, ist im Kontakt mit einem Ende des ersten Störstellengebiets in der Nähe des Draingebiets und hat eine kleinere Störstellenkonzentration als das erste Störstellengebiet. Der Zugriffstransistor hat ein Paar von Source/Draingebieten, die auf der Hauptober fläche gebildet und voneinander beabstandet sind. Das eine der Source/Draingebiete des Zugriffstransistors ist auf der ganzen Bodenoberfläche der Nut gebildet und hat von der Bodenoberfläche der Nut aus eine zweite Diffusionstiefe, die kleiner als die erste Diffusionstiefe ist.

Gemäß der Halbleiterspeichereinrichtung des vorstehenden Aspekts ist auf der ganzen Bodenoberfläche der Nut das eine der Source/Draingebiete des Zugriffstransistors mit einer Diffusionstiefe, die kleiner als die des ersten Störstel lengebiets ist, gebildet. Daher kann die Tiefe des Übergangs zwischen dem einen der Source/Draingebiete und dem Halblei tersubstrat an der Stelle unter der Nut kleiner als diejeni ge in einer Struktur, bei der auf dem Boden der Nut das erste Störstellengebiet gebildet ist, sein. Daher kann die Störstellenkonzentration des Halbleitersubstrats an der Stelle des Übergangs in das eine der Source/Draingebiete des Zugriffstransistors kleiner als diejenige in der Struktur, die das auf dem Boden der Nut gebildete erste Störstellenge biet enthält, sein. Folglich kann der Leckstrom in dem Über gang zwischen dem einen der Source/Draingebiete des Zu griffstransistors und dem Halbleitersubstrat verkleinert werden.

Da die Struktur mit der Nut versehen ist und auf der ganzen Bodenoberfläche der Nut das eine der Source/Draingebiete des Zugriffstransistors angeordnet ist, kann die Tiefe des Über gangs zwischen dem einen der Source/Draingebiete des Zu griffstransistors und dem Halbleitersubstrat größer als die jenige in der nicht mit der Nut versehenen herkömmlichen Struktur sein. Daher kann die Störstellenkonzentration des Halbleitersubstrats an der Stelle des Übergangs in das eine der Source/Draingebiete des Zugriffstransistors, das auf der Bodenoberfläche der Nut gebildet ist, größer als diejenige in der schon beschriebenen herkömmlichen Struktur sein. Folglich können die Übergangskapazität und somit die Kapa zität des Speicherungsknotens größer als diejenigen bei der herkömmlichen Struktur sein, so daß der Widerstand gegen einen leichten Fehler verbessert werden kann.

Vorzugsweise hat im vorstehenden Aspekt das eine der Source/Draingebiete des Zugriffstransistors eine kleinere Störstellenkonzentration als das erste Störstellengebiet.

Da das eine der Source/Draingebiete des Zugriffstransistors eine kleinere Störstellenkonzentration als das erste Stör stellengebiet hat, kann die Störstellenkonzentration des einen der Source/Draingebiete des Zugriffstransistors an der Stelle des Übergangs in das Halbleitersubstrat kleiner als diejenige bei der Struktur, die das auf dem Boden der Nut gebildete erste Störstellengebiet enthält, sein. Daher kann der Leckstrom in dem Übergang zwischen dem einen der Source/Draingebiete des Zugriffstransistors und dem Halblei tersubstrat weiter wirksam verkleinert werden.

Gemäß einem weiteren anderen Aspekt der Erfindung enthält eine mit statischen Speicherzellen und einer Peripherie schaltung versehene Halbleiterspeichereinrichtung ein Halb leitersubstrat, einen in der Peripherieschaltung enthaltenen MIS-Transistor und einen Zugriffstransistor. Das Halbleiter substrat hat eine Hauptoberfläche und ist auf der Hauptober fläche mit einer Nut versehen. Der MIS-Transistor hat ein Paar von Source/Draingebieten, die auf der Hauptoberfläche gebildet und voneinander beabstandet sind. Das eine der Source/Draingebiete des MIS-Transistors weist ein erstes und ein zweites Störstellengebiet auf. Das erste Störstellenge biet ist auf der Hauptoberfläche des Halbleitersubstrats ge bildet und hat von der Hauptoberfläche aus eine erste Diffu sionstiefe. Das zweite Störstellengebiet ist auf der Haupt oberfläche gebildet, ist im Kontakt mit einem Ende des ersten Störstellengebiets in der Nähe des anderen der Source/Draingebiete und hat eine kleinere Störstellenkonzen tration als das erste Störstellengebiet. Der Zugriffstransi stor hat ein Paar von Source/Draingebieten, die auf der Hauptoberfläche gebildet und voneinander beabstandet sind. Das eine der Source/Draingebiete des Zugriffstransistors ist auf einer ganzen Bodenoberfläche der Nut gebildet und hat von der Bodenoberfläche der Nut aus eine zweite Diffusions tiefe, die kleiner als die erste Diffusionstiefe ist.

Gemäß der Halbleiterspeichereinrichtung des vorstehenden Aspekts ist auf der ganzen Bodenoberfläche der Nut das eine der Source/Draingebiete des Zugriffstransistors mit einer Diffusionstiefe, die kleiner als die des ersten Störstellen gebiets ist, gebildet. Daher kann die Tiefe des Übergangs zwischen dem einen der Source/Draingebiete und dem Halblei tersubstrat an der Stelle unter der Nut kleiner als diejeni ge in einer Struktur, bei der auf dem Boden der Nut das erste Störstellengebiet gebildet ist, sein. Daher kann die Störstellenkonzentration des Halbleitersubstrats an der Stelle des Übergangs in das eine der Source/Draingebiete des Zugriffstransistors kleiner als diejenige in der Struktur, die das auf dem Boden der Nut gebildete erste Störstellenge biet enthält, sein. Folglich kann der Leckstrom in dem Über gang zwischen dem einen der Source/Draingebiete des Zu griffstransistors und dem Halbleitersubstrat verkleinert werden.

Da die Struktur mit der Nut versehen ist und auf dem Boden der Nut das eine der Source/Draingebiete des Zugriffstransi stors angeordnet ist, kann die Tiefe des Übergangs zwischen dem einen der Source/Draingebiete des Zugriffstransistors und dem Halbleitersubstrat größer als diejenige in der nicht mit der Nut versehenen herkömmlichen Struktur sein. Daher kann die Störstellenkonzentration des Halbleitersubstrats an der Stelle des Übergangs in das eine der Source/Draingebiete des Zugriffstransistors, das auf dem Boden der Nut gebildet ist, größer als diejenige in der schon beschriebenen her kömmlichen Struktur sein. Folglich können die Übergangskapa zität und somit die Kapazität des Speicherungsknotens größer als bei der herkömmlichen Struktur sein, so daß der Wider stand gegen einen leichten Fehler verbessert werden kann.

Vorzugsweise enthält die Einrichtung des vorstehenden Aspekts ferner einen Treibertransistor mit einem Paar von Source/Draingebieten, die auf der Hauptoberfläche des Halb leitersubstrats gebildet und voneinander beabstandet sind, und eine Gateelektrodenschicht, die auf einem Gebiet zwi schen dem Paar von Source/Draingebieten mit einer Gateiso lierschicht dazwischen gebildet ist. Im Kontakt mit dem Sourcegebiet des Treibertransistors ist eine Silizidschicht gebildet.

Dadurch wird der Widerstand des Sourcegebiets des Treiber transistors verkleinert und es möglich, eine Zerstörung von in der SRAM-Speicherzelle gespeicherten Daten zu verhindern.

In dem vorstehenden Aspekt wird vorzugsweise in das Paar von Source/Draingebieten des Zugriffstransistors Arsen als Stör stelle eingeführt und in das Paar von Source/Draingebieten des in der Peripherieschaltung enthaltenen MIS-Transistors Phosphor als Störstelle eingeführt.

Durch die Einführung des Arsens mit einem kleinen Diffu sionskoeffizienten zum Bilden der Source/Draingebiete des Zugriffstransistors ist es möglich, eine Zunahme der Diffu sionstiefe des einen der Source/Draingebiete des Zugriffs transistors auf dem Boden der Nut zu verhindern, und kann der Übergangsleckstrom verkleinert werden. Durch die Einfüh rung des Phosphors mit einem großen Diffusionskoeffizienten in die Source/Draingebiete des Peripherieschaltungstransi stors ist es möglich, das Störstellenkonzentrationsprofil in dem Übergang zwischen dem Draingebiet und dem Halbleitersub strat in der Richtung aus dem Sourcegebiet in das Drainge biet zu mäßigen, so daß das elektrische Feld des Drains ab geschwächt wird.

Gemäß einem anderen Aspekt der Erfindung enthält eine mit statischen Speicherzellen und einer Peripherieschaltung ver sehene Halbleiterspeichereinrichtung ein Halbleitersubstrat, einen Zugriffstransistor, einen Treibertransistor, einen in der Peripherieschaltung enthaltenen MIS-Transistor und eine Silizidschicht. Das Halbleitersubstrat weist eine Hauptober fläche auf. Der Zugriffstransistor hat ein Paar von Source/Draingebieten, die auf der Hauptoberfläche des Halb leitersubstrats gebildet und voneinander beabstandet sind. Der Treibertransistor hat ein Paar von Source/Draingebieten, die auf der Hauptoberfläche des Halbleitersubstrats gebildet und voneinander beabstandet sind. Der MIS-Transistor hat ein Paar von Source/Draingebieten, die auf der Hauptoberfläche des Halbleitersubstrats gebildet und voneinander beabstandet sind. Das Paar von Source/Draingebieten des Zugriffstransi stors, das Paar von Source/Draingebieten des Treibertransi stors und das Paar von Source/Draingebieten des MIS-Transi stors weist jeweils eine Störstellenkonzentration von 1 × 10¹⁹ cm^-3 oder weniger auf. Die Silizidschicht ist im Kontakt mit einer Oberfläche des Sourcegebiets des Treibertransi stors gebildet.

Da gemäß der Halbleiterspeichereinrichtung des vorstehenden Aspekts die Silizidschicht im Kontakt mit dem Sourcegebiet des Treibertransistors gebildet ist, wird der Widerstand des Sourcegebiets des Treibertransistors verkleinert und ist es möglich, eine Zerstörung von in der SRAM-Speicherzelle ge speicherten Daten zu verhindern.

Vorzugsweise enthält in dem vorstehenden Aspekt die Einrich tung ferner eine zweite und eine dritte Silizidschicht, die im Kontakt mit den entsprechenden Oberflächen des Paares von Source/Draingebieten des in der Peripherieschaltung enthal tenen MIS-Transistors gebildet sind.

Dadurch ist es möglich, die Widerstände des Paares von Source/Draingebieten des in der Peripherieschaltung enthal tenen MIS-Transistors zu verkleinern.

In dem vorstehenden Aspekt wird vorzugsweise in das Paar von Source/Draingebieten des Zugriffstransistors und des Trei bertransistors Arsen als Störstelle eingeführt und in das Paar von Source/Draingebieten des in der Peripherieschaltung enthaltenen MIS-Transistors Phosphor als Störstelle einge führt.

Durch die Einführung des Arsens mit einem kleinen Diffu sionskoeffizienten zum Bilden der Source/Draingebiete des Zugriffstransistors und des Treibertransistors ist es mög lich, eine Zunahme der Diffusionstiefe des einen der Source/Draingebiete des Zugriffstransistors auf dem Boden der Nut zu verhindern, und kann der Übergangsleckstrom ver kleinert werden. Durch die Einführung des Phosphors mit einem großen Diffusionskoeffizienten in die Source/Drain gebiete des Peripherieschaltungstransistors ist es möglich, das Störstellenkonzentrationsprofil in dem Übergang zwischen dem Draingebiet und dem Halbleitersubstrat in der Richtung aus dem Sourcegebiet in das Draingebiet zu mäßigen, so daß das elektrische Feld des Drains abgeschwächt wird.

Gemäß einem Aspekt der Erfindung enthält ein Verfahren zum Herstellen einer mit statischen Speicherzellen versehenen Halbleiterspeichereinrichtung die folgenden Schritte: Eine Isolierschicht mit einer einen Abschnitt einer Haupt oberfläche eines Halbleitersubstrats aufdeckenden Öffnung wird auf der Hauptoberfläche des Halbleitersubstrats gebil det. Eine die Öffnung füllende leitende Schicht wird auf der Isolierschicht gebildet. An der leitenden Schicht wird ein Ätzen bewirkt, um eine auf der Isolierschicht verlaufende Gateelektrodenschicht eines Zugriffstransistors und eine Gateelektrodenschicht eines Treibertransistors, die einen Abschnitt der Öffnung so bedeckt, daß sie in Kontakt mit der Hauptoberfläche des Halbleitersubstrats kommt, und auf der Isolierschicht verläuft, zu bilden und um eine Nut auf der Hauptoberfläche des Halbleitersubstrats, die mit der Gate elektrodenschicht des Treibertransistors nicht bedeckt und durch die Öffnung aufgedeckt ist, zu bilden. Unter Verwen dung der Gateelektrodenschichten des Zugriffstransistors und des Treibertransistors als Maske werden Störstellen einge führt, um auf der Hauptoberfläche ein Paar von ersten Stör stellengebieten zu bilden, die auf gegenüberliegenden Seiten eines Gebiets unter der Gateelektrodenschicht des Zugriffs transistors liegen und von der Hauptoberfläche aus eine erste Diffusionstiefe aufweisen. Das eine der ersten Stör stellengebiete wird auf einer ganzen Bodenoberfläche der Nut gebildet und mit der Gateelektrodenschicht des Treibertran sistors elektrisch verbunden. Eine Seitenwandungsisolier schicht wird auf einer Seitenwandung der Gateelektroden schicht des Zugriffstransistors gebildet. Ein Resistmuster wird auf der Nut gebildet, und unter Verwendung der Gate elektrodenschicht des Zugriffstransistors, der Seitenwan dungsisolierschicht und des Resistmusters als Maske werden Störstellen eingeführt, um auf der Hauptoberfläche ein Paar von zweiten Störstellengebieten zu bilden, die auf gegen überliegenden Seiten von Gebieten unter der Gateelektroden schicht des Zugriffstransistors und der Seitenwandungsiso lierschicht liegen, von der Hauptoberfläche aus eine zweite Diffusionstiefe aufweisen, die größer als die erste Diffu sionstiefe ist, und eine größere Störstellenkonzentration als das erste Störstellengebiet haben. Ein Lastelement wird gebildet, dessen eines Ende verbunden ist mit der Gateelek trodenschicht des Treibertransistors und dessen anderes Ende verbunden ist mit einer Stromversorgungspotentialleitung.

Gemäß dem vorstehenden Aspekt der Erfindung kann das Verfah ren zum Herstellen der Halbleiterspeichereinrichtung eine SRAM-Speicherzellstruktur vorsehen, bei welcher der Über gangsleckstrom verkleinert und der Widerstand gegen einen leichten Fehler verbessert wird.

In dem vorstehenden Aspekt weist der Schritt zum Bilden der ersten Störstellengebiete vorzugsweise einen Schritt zum Implantieren von Störstellen mittels eines Drehimplantier verfahrens auf.

Da mittels des Drehimplantierverfahrens die Störstellen eingeführt werden, werden selbst in eine Seitenwandung der Nut die Störstellen ausreichend eingeführt. Daher ist es möglich, eine Zunahme des Widerstands des einen der Source/Draingebiete des Zugriffstransistors auf der Seiten wandung der Nut zu verhindern.

Gemäß einem anderen Aspekt der Erfindung enthält ein Verfah ren zum Herstellen einer mit statischen Speicherzellen ver sehenen Halbleiterspeichereinrichtung die folgenden Schrit te:
Eine leitende Schicht wird auf einer Hauptoberfläche eines Halbleitersubstrats mit einer Isolierschicht dazwischen ge bildet. An der leitenden Schicht wird ein Ätzen bewirkt, um eine Gateelektrodenschicht eines Zugriffstransistors und eine Gateelektrodenschicht eines Treibertransistors zu bil den, welche auf der Isolierschicht verlaufen. Unter Verwen dung der Gateelektrodenschichten des Zugriffstransistors und des Treibertransistors als Maske werden Störstellen einge führt, um auf der Hauptoberfläche ein Paar von ersten Stör stellengebieten zu bilden, die auf gegenüberliegenden Seiten eines Gebiets unter der Gateelektrodenschicht des Zugriffs transistors liegen. Eine Seitenwandungsisolierschicht wird auf einer Seitenwandung der Gateelektrodenschicht des Zu griffstransistors gebildet. Ein Resistmuster wird auf einem Abschnitt des ersten Störstellengebiets in der Nähe eines Endes der Gateelektrodenschicht des Treibertransistors und auf einem Ende der Gateelektrodenschicht des Treibertran sistors gebildet, und unter Verwendung der Gateelektroden schicht des Zugriffstransistors, des Seitenwandungsisolier films und des Resistmusters als Maske werden Störstellen eingeführt, um auf der Hauptoberfläche ein Paar von zweiten Störstellengebieten zu bilden, die auf gegenüberliegenden Seiten von Gebieten unter der Gateelektrodenschicht des Zu griffstransistors und der Seitenwandungsisolierschicht lie gen und von der Hauptoberfläche aus eine erste Diffusions tiefe haben. Eine Nut wird auf der mit dem ersten Störstel lengebiet versehenen Hauptoberfläche in der Nähe der Gate elektrodenschicht des Treibertransistors gebildet. Es wird ein Lastelement gebildet, dessen eines Ende im Kontakt mit einer Bodenoberfläche der Nut und der Gateelektrodenschicht des Treibertransistors ist und dessen anderes Ende verbunden ist mit einer Stromversorgungspotentialleitung. Auf der gan zen Bodenoberfläche der Nut wird ein drittes Störstellenge biet gebildet, das von der Bodenoberfläche der Nut aus eine zweite Diffusionstiefe aufweist, die kleiner als die erste Diffusionstiefe ist, und mit den ersten und den zweiten Störstellengebieten elektrisch verbunden ist.

Gemäß dem vorstehenden Aspekt der Erfindung kann das Verfah ren zum Herstellen der Halbleiterspeichereinrichtung eine einen Teildirektkontakt verwendende SRAM-Speicherzellstruk tur vorsehen, bei welcher der Übergangsleckstrom verkleinert und der Widerstand gegen einen leichten Fehler verbessert wird.

Gemäß einem anderen Aspekt der Erfindung enthält ein Verfah ren zum Herstellen einer mit statischen Speicherzellen ver sehenen Halbleiterspeichereinrichtung die folgenden Schrit te:
Eine Isolierschicht mit einer einen Abschnitt einer Haupt oberfläche eines Halbleitersubstrats aufdeckenden Öffnung wird auf der Hauptoberfläche des Halbleitersubstrats ge bildet. Eine die Öffnung füllende leitende Schicht wird auf der Isolierschicht gebildet. An der leitenden Schicht wird ein Ätzen bewirkt, um eine auf der Isolierschicht verlaufen de Gateelektrodenschicht eines Zugriffstransistors und eine Gateelektrodenschicht eines Treibertransistors, die einen Abschnitt der Öffnung so bedeckt, daß sie in Kontakt mit der Hauptoberfläche des Halbleitersubstrats kommt, und auf der Isolierschicht verläuft, zu bilden und um eine Nut auf der Hauptoberfläche des Halbleitersubstrats, die mit der Gate elektrodenschicht des Treibertransistors nicht bedeckt und durch die Öffnung aufgedeckt wird, zu bilden. Unter Verwen dung der Gateelektrodenschichten des Zugriffstransistors und des Treibertransistors als Maske werden Störstellen einge führt, um auf der Hauptoberfläche ein Paar von ersten Stör stellengebieten zu bilden, die auf gegenüberliegenden Seiten eines Gebiets unter der Gateelektrodenschicht des Zugriffs transistors liegen, und um auf der Hauptoberfläche ein Paar von zweiten Störstellengebieten zu bilden, die auf gegen überliegenden Seiten eines Gebiets unter der Gateelektroden schicht des Treibertransistors liegen. Die ersten und die zweiten Störstellengebiete haben von der Hauptoberfläche aus jeweils eine erste Diffusionstiefe. Das eine der ersten Störstellengebiete wird auf einer ganzen Bodenoberfläche der Nut gebildet und mit der Gateelektrodenschicht des Treiber transistors elektrisch verbunden. Eine Seitenwandungsiso lierschicht wird auf einer Seitenwandung der Gateelektroden schicht des Treibertransistors gebildet. Unter Verwendung der Gateelektrodenschicht des Treibertransistors und der Seitenwandungsisolierschicht als Maske werden in das eine der zweiten Störstellengebiete, das ein Sourcegebiet des Treibertransistors bildet, selektiv Störstellen eingeführt um auf der Hauptoberfläche ein drittes Störstellengebiet zu bilden, das von der Hauptoberfläche aus eine zweite Diffu sionstiefe hat, die größer als die erste Diffusionstiefe ist, und eine größere Störstellenkonzentration als das erste Störstellengebiet aufweist.

Da mittels des Drehimplantierverfahrens die Störstellen ein geführt werden, werden selbst in eine Seitenwandung der Nut die Störstellen ausreichend eingeführt. Daher ist es mög lich, eine Zunahme des Widerstands des einen der Source/Draingebiete des Zugriffstransistors auf der Seiten wandung der Nut zu verhindern.

Gemäß einem anderen Aspekt der Erfindung enthält ein Verfah ren zum Herstellen einer mit statischen Speicherzellen und einer Peripherieschaltung versehenen Halbleiterspeicherein richtung die folgenden Schritte:
Eine Isolierschicht mit einer einen Abschnitt einer Haupt oberfläche eines Halbleitersubstrats aufdeckenden Öffnung wird auf der Hauptoberfläche des Halbleitersubstrats gebil det. Eine die Öffnung füllende leitende Schicht wird auf der Isolierschicht gebildet. An der leitenden Schicht wird ein Ätzen bewirkt, um eine auf der Isolierschicht verlaufende Gateelektrodenschicht eines Zugriffstransistors und eine Gateelektrodenschicht eines in der Peripherieschaltung ent haltenen MIS-Transistors zu bilden und um eine Nut auf der durch die Öffnung aufgedeckten Hauptoberfläche des Halblei tersubstrats zu bilden. Unter Verwendung der Gateelektroden schichten des Zugriffstransistors und des MIS-Transistors als Maske werden Störstellen eingeführt, um auf der Haupt oberfläche ein Paar von ersten Störstellengebieten zu bil den, die auf gegenüberliegenden Seiten eines Gebiets unter der Gateelektrodenschicht des Zugriffstransistors liegen, und um auf der Hauptoberfläche ein Paar von zweiten Stör stellengebieten zu bilden, die auf gegenüberliegenden Seiten eines Gebiets unter der Gateelektrodenschicht des MIS-Tran sistors liegen. Die ersten und die zweiten Störstellenge biete haben von der Hauptoberfläche aus jeweils eine erste Diffusionstiefe. Das eine der ersten Störstellengebiete wird auf einer ganzen Bodenoberfläche der Nut gebildet. Eine Sei tenwandungsisolierschicht wird auf einer Seitenwandung der Gateelektrodenschicht des MIS-Transistors gebildet. Ein Re sistmuster wird auf der Speicherzelle gebildet, und in das zweite Störstellengebiet werden unter Verwendung der Gate elektrodenschicht des MIS-Transistors, der Seitenwandungs isolierschicht und des Resistmusters als Maske Störstellen eingeführt, um auf der Hauptoberfläche ein drittes Störstel lengebiet zu bilden, das von der Hauptoberfläche aus eine zweite Diffusionstiefe hat, die größer als die erste Diffu sionstiefe ist, und eine größere Störstellenkonzentration als das erste Störstellengebiet aufweist.

In dem vorstehenden Aspekt werden vorzugsweise durch Einfüh rung von Arsen die ersten Störstellegebiete und durch Ein führung von Phosphor die zweiten Störstellengebiete gebil det.

Infolge der Einführung des Arsens mit einem kleinen Diffu sionskoeffizienten zum Bilden der ersten Störstellengebiete ist es möglich, eine Zunahme der Diffusionstiefe der ersten Störstellengebiete auf dem Boden der Nut zu verhindern, und kann der Übergangsleckstrom verkleinert werden. Infolge der Einführung des Phosphors mit einem großen Diffusionskoeffi zienten in die zweiten und die dritten Störstellengebiete ist es möglich, das Störstellenkonzentrationsprofil in dem Übergang zwischen dem Draingebiet und dem Halbleitersubstrat in der Richtung aus dem Sourcegebiet in das Draingebiet zu mäßigen, so daß das elektrische Feld des Drains abgeschwächt wird.

Gemäß einem weiteren anderen Aspekt der Erfindung enthält ein Verfahren zum Herstellen einer mit statischen Speicher zellen und einer Peripherieschaltung versehenen Halbleiter speichereinrichtung die folgenden Schritte:
Gateelektrodenschichten eines Zugriffstransistors und eines Treibertransistors mit vorbestimmten Musterkonfigurationen und eine Gateelektrodenschicht eines MIS-Transistors, der in der Peripherieschaltung enthalten ist und eine vorbestimmte Musterkonfiguration aufweist, werden auf einer Hauptober fläche eines Halbleitersubstrats mit einer Isolierschicht dazwischen gebildet. Unter Verwendung der Gateelektroden schichten des Zugriffstransistors, des Treibertransistors und des MIS-Transistors als Maske werden Störstellen einge führt, um auf der Hauptoberfläche ein Paar von ersten Stör stellengebieten zu bilden, die auf gegenüberliegenden Seiten eines Gebiets unter der Gateelektrodenschicht des Zugriffs transistors liegen, um auf der Hauptoberfläche ein Paar von zweiten Störstellengebieten zu bilden, die auf gegenüberlie genden Seiten eines Gebiets unter der Gateelektrodenschicht des Treibertransistors liegen, und um auf der Hauptober fläche ein Paar von dritten Störstellengebieten zu bilden, die auf gegenüberliegenden Seiten eines Gebiets unter der Gateelektrodenschicht des MIS-Transistors liegen. Die ersten, die zweiten und die dritten Störstellengebiete wei sen jeweils eine Störstellenkonzentration von 1 × 10¹⁹ cm^-3 oder weniger auf. Eine Silizidschicht wird im Kontakt mit einer Oberfläche desjenigen der zweiten Störstellengebiete, welches das Sourcegebiet des Treibertransistors bildet, ge bildet.

Gemäß dem Verfahren zum Herstellen der Halbleiterspeicher einrichtung des vorstehenden Aspekts der Erfindung können durch nur einmaliges Ausführen einer Ionenimplantation die Source/Draingebiete der entsprechenden Transistoren gebildet werden, so daß der Herstellungsprozeß vereinfacht werden kann.

Ferner kann das Verfahren eine SRAM-Speicherzellstruktur vorsehen, bei welcher der Übergangsleckstrom verkleinert und der Widerstand gegen einen leichten Fehler verbessert wird.

In dem vorstehenden Aspekt enthält der Schritt zum Bilden der ersten Störstellengebiete vorzugsweise einen Schritt zum Implantieren von Störstellen mittels eines Drehimplantier verfahrens.

Infolge der Implantation der Störstellen mittels des Dreh implantierverfahrens kann das Sourcegebiet des Treibertran sistors die ganze Oberfläche der Silizidschicht bedecken. Daher ist es möglich, einen Kurzschluß zwischen dem Source gebiet des Treibertransistors und dem Halbleitersubstrat durch die Silizidschicht zu verhindern.

In dem vorstehenden Aspekt werden vorzugsweise durch Einfüh rung von Arsen die ersten und die zweiten Störstellengebiete und durch Einführung von Phosphor die dritten Störstellenge biete gebildet.

Infolge der Einführung des Arsens mit einem kleinen Diffu sionskoeffizienten zum Bilden der Source/Draingebiete des Zugriffstransistors ist es möglich, eine Zunahme der Diffu sionstiefe des einen der Source/Draingebiete des Zugriffs transistors auf dem Boden der Nut zu verhindern, und kann der Übergangsleckstrom verkleinert werden. Infolge der Ein führung des Phosphors mit einem großen Diffusionskoeffi zienten in die Source/Draingebiete des Peripherieschaltungs transistors ist es möglich, das Störstellenkonzentrations profil in dem Übergang zwischen dem Draingebiet und dem Halbleitersubstrat in der Richtung aus dem Sourcegebiet in das Draingebiet zu mäßigen, so daß das elektrische Feld des Drains abgeschwächt wird.

Die vorstehenden und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung augen scheinlicher werden, wenn diese in Verbindung mit den beige fügten Zeichnungen zur Kenntnis genommen wird.

Von den Figuren zeigen:

Fig. 1 einen schematischen Querschnitt, welcher die Struktur einer Halbleiterspeichereinrichtung einer ersten Ausführungsform der Erfindung zeigt;

Fig. 2 eine Teildraufsicht, welche die Struktur der Halbleiterspeichereinrichtung der ersten Aus führungsform der Erfindung schematisch dar stellt;

Fig. 3 eine Darstellung, die eine Verteilung der Störstellenkonzentration längs der Linie A-A′ in Fig. 1 zeigt;

Fig. 4 bis 10 schematische Querschnitte, welche gemäß der Reihenfolge der Schritte ein Verfahren zum Herstellen der Halbleiterspeichereinrichtung der ersten Ausführungsform der Erfindung dar stellen;

Fig. 11 bis 17 Teildraufsichten, welche gemäß der Reihen folge der Schritte das Verfahren zum Herstel len der Halbleiterspeichereinrichtung der ersten Ausführungsform der Erfindung schema tisch darstellen;

Fig. 18 eine Darstellung, welche die Änderung des Leckstroms bei der Ausführungsform und bei einer in Fig. 65 dargestellten Struktur zeigt;

Fig. 19 eine Darstellung, die für verschiedene Arten von Störstellen die Änderung des Diffusions koeffizienten in Abhängigkeit von der Tempe ratur zeigt;

Fig. 20A, 20B und 20C Teilschnitte von Strukturen der bei einem Experiment verwendeten Proben;

Fig. 21 eine Darstellung, welche bei den entsprechen den Proben die Änderung der Rate leichter Fehler in Abhängigkeit von Vcc zeigt;

Fig. 22 eine Darstellung, welche die Änderung der Rate leichter Fehler bezüglich einer Änderung der Nuttiefe (Stufentiefe) in der Halblei terspeichereinrichtung der ersten Ausfüh rungsform zeigt;

Fig. 23 eine Darstellung, welche die Änderung eines Verbindungswiderstandes R bezüglich einer Änderung der Größe der Stufe in den Fällen einer Implantation von Störstellen unter einem Winkel von 0 Grad und 45 Grad bei dem Verfahren zum Herstellen der Halbleiterspei chereinrichtung der ersten Ausführungsform zeigt;

Fig. 24 ein Äquivalenzschaltbild der Speicherzelle eines SRAM, das ein Lastelement enthält, welches aus einem aus einem TFT bestehenden Lasttransistor gebildet ist;

Fig. 25 einen schematischen Querschnitt, welcher die Struktur einer Halbleiterspeichereinrichtung einer zweiten Ausführungsform der Erfindung zeigt;

Fig. 26 und 27 Teildraufsichten, welche die entsprechenden Strukturen in den unteren und den relativ dazu oberen Niveaus der Halbleiterspeicher einrichtung der zweiten Ausführungsform dar stellen;

Fig. 28 bis 30 schematische Querschnitte, welche gemäß der Reihenfolge der Schritte ein Verfahren zum Herstellen der Halbleiterspeichereinrichtung der zweiten Ausführungsform darstellen;

Fig. 31 bis 33 Teildraufsichten, welche gemäß der Reihenfol ge der Schritte das Verfahr 66624 00070 552 001000280000000200012000285916651300040 0002019622431 00004 66505en zum Herstellen der Halbleiterspeichereinrichtung der zweiten Ausführungsform darstellen;

Fig. 34 und 35 schematische Querschnitte, die gemäß der Rei henfolge der Schritte ein Verfahren zum Her stellen einer Halbleiterspeichereinrichtung einer dritten Ausführungsform der Erfindung darstellen;

Fig. 36 und 37 Teildraufsichten, welche gemäß der Reihenfol ge der Schritte das Verfahren zum Herstellen der Halbleiterspeichereinrichtung der dritten Ausführungsform darstellen;

Fig. 38 und 39 schematische Querschnitte, welche gemäß der Reihenfolge der Schritte ein Verfahren zum Herstellen einer Halbleiterspeichereinrich tung einer vierten Ausführungsform der Erfin dung darstellen;

Fig. 40 und 41 Teildraufsichten, welche gemäß der Reihenfol ge der Schritte das Verfahren zum Herstellen der Halbleiterspeichereinrichtung der vierten Ausführungsform darstellen;

Fig. 42 einen schematischen Querschnitt, der einen Schritt bei einem Verfahren zum Herstellen einer Halbleiterspeichereinrichtung einer fünften Ausführungsform der Erfindung zeigt;

Fig. 43 eine Teildraufsicht, die einen Schritt bei dem Verfahren zum Herstellen der Halbleiter speichereinrichtung der fünften Ausführungs form darstellt;

Fig. 44 einen schematischen Querschnitt, der einen Kurzschluß zwischen einem Source/Draingebiet und einem p⁻-Wannengebiet in einem MOS-Tran sistor darstellt;

Fig. 45 einen schematischen Querschnitt, der eine Struktur zeigt, die einen Kurzschluß zwischen dem Source/Draingebiet und dem p⁻-Wannenge biet verhindert;

Fig. 46 und 47 schematische Querschnitte, welche gemäß der Reihenfolge der Schritte ein Verfahren zum Herstellen einer Halbleiterspeichereinrich tung einer sechsten Ausführungsform der Er findung darstellen;

Fig. 48 und 49 Teildraufsichten, welche gemäß der Reihenfol ge der Schritte das Verfahren zum Herstellen der Halbleiterspeichereinrichtung der sechs ten Ausführungsform darstellen;

Fig. 50 eine Darstellung, die eine Verteilung der Störstellenkonzentration längs der Linie A-A′ in Fig. 47 zeigt;

Fig. 51 eine Darstellung, die eine Verteilung der Störstellenkonzentration längs der Linie B-B′ in Fig. 47 zeigt;

Fig. 52 einen schematischen Querschnitt, welcher die Struktur einer Halbleiterspeichereinrichtung einer siebenten Ausführungsform der vorlie genden Erfindung zeigt;

Fig. 53 eine Darstellung, welche die Änderung der Lebensdauer in den Fällen zeigt, in denen für die Source/Draingebiete unter denselben Be dingungen Phosphor und Arsen implantiert sind;

Fig. 54 ein Äquivalenzschaltbild, das die Speicher zellstruktur eines SRAM vom Hochwiderstands lasttyp darstellt;

Fig. 55 einen schematischen Querschnitt, welcher die Speicherzellstruktur eines einen Direktkon takt verwendenden herkömmlichen SRAM zeigt;

Fig. 56 bis 59 Teildraufsichten, die gemäß einer aufsteigen den Ordnung die Speicherzellstrukturen in verschiedenen Niveaus des einen Direktkontakt verwendenden herkömmlichen SRAM darstellen;

Fig. 60 einen schematischen Querschnitt, welcher die Speicherzellstruktur eines einen Teildirekt kontakt verwendenden herkömmlichen SRAM zeigt;

Fig. 61 eine Darstellung der Lagebeziehung zwischen einer Gateelektrodenschicht des Treiber transistors und einem Öffnungsmuster;

Fig. 62 eine Darstellung, welche die Änderung des Verbindungswiderstands R in Abhängigkeit vom Zustand des Überlappens des Öffnungsmusters über die Gateelektrodenschicht zeigt;

Fig. 63 einen schematischen Querschnitt, der einen durch übermäßiges Überlappen des Öffnungs musters über die Gateelektrodenschicht ver ursachten Nachteil darstellt;

Fig. 64 einen schematischen Querschnitt, der einen Nachteil darstellt, der durch das Öffnungs muster und eine über dasselbe nicht über lappende Gateelektrodenschicht verursacht wird;

Fig. 65 eine Teildraufsicht, welche die Größe einer Speicherzelle zeigt, die durch vollständiges Überlappen der Gateelektrodenschicht über das Öffnungsmuster festgesetzt ist;

Fig. 66 eine Teildraufsicht, welche die Größe einer Speicherzelle zeigt, die durch teilweises Überlappen des Öffnungsmusters über die Gate elektrodenschicht festgesetzt ist;

Fig. 67 einen schematischen Querschnitt, welcher eine Speicherzellstruktur darstellt, die durch teilweises Überlappen des Öffnungsmusters über die Gateelektrodenschicht gebildet ist; und

Fig. 68 eine Darstellung, die eine Verteilung der Störstellenkonzentration längs der Linie A-A′ in Fig. 60 zeigt.

Die Ausführungsformen der Erfindung werden nun nachstehend unter Bezugnahme auf die Zeichnungen beschrieben.

Die erste Ausführungsform

Fig. 2 ist eine Teildraufsicht von Treibertransistoren und Zugriffstransistoren einer in Fig. 1 gezeigten Halbleiter speichereinrichtung und stellt eine vier SRAM-Speicherzellen entsprechende Struktur dar. Fig. 1 zeigt einen Schnitt längs der Linie X-X′ in Fig. 2.

Unter Bezugnahme auf die Fig. 1 und 2 verwendet die Struktur dieser Ausführungsform einen sogenannten Direkt kontakt und unterscheidet sich von der in Fig. 67 darge stellten Struktur durch die Struktur eines n-Typ-Gebiets in der Nähe der Nut 1a.

Insbesondere sind auf der ganzen Bodenoberfläche jeder Nut 1a n⁻-Störstellengebiete 7a und 7b gebildet.

Das unmittelbar unter jedem Seitenwandungsisolierfilm 29 liegende n⁻-Störstellengebiet 7a unterscheidet sich von der in Fig. 65 dargestellten Struktur dadurch, daß es zu dem Kanalgebiet hin verläuft. Dies ist aufgrund der Tatsache, daß mittels einer Neigungswinkeldrehimplantation die Ionen implantation zum Bilden des n⁻-Störstellengebiets ausgeführt wird.

Das n⁻-Störstellengebiet 7a hat eine Diffusionstiefe, die kleiner als diejenige des n⁺-Störstellengebiets 9a ist. Mit anderen Worten, wenn sich die obersten Oberflächen des n⁻-Störstellengebiets 7a und des n⁺-Störstellengebiets 9a auf einer gemeinsamen Ebene befänden, dann wäre von der gemein samen Ebene aus die Tiefe des n⁻-Störstellengebiets 7a klei ner als diejenige des n⁺-Störstellengebiets 9a.

Da die sich von den vorstehenden unterscheidenden Strukturen im wesentlichen dieselben wie jene sind, welche in Fig. 67 gezeigt sind, tragen dieselben oder ähnliche Abschnitte und Teile dieselben Bezugszeichen und werden nachstehend nicht beschrieben.

Unter Bezugnahme auf Fig. 3 weist das p⁻-Wannengebiet 3 eine Verteilung der Störstellenkonzentration vom sogenannten Entartungstyp auf, bei welcher gemäß einer Zunahme der Tiefe, z. B. von der Substratoberfläche aus, die p-Typ-Stör stellenkonzentration zunimmt. In dieser Verteilung der p-Typ-Störstellenkonzentration ist in einer Tiefe von 0,2 bis 0,3 µm durch Störstellenimplantation, die zum Steuern der Schwellenspannungen der Treiber- und der Zugriffstransi storen ausgeführt wird, ein Störstellenkonzentrationsmaximum gebildet. Das n⁻-Störstellengebiet 7a hat bei dem Störstel lenkonzentrationsmaximum eine Störstellenkonzentration von 1 × 10¹⁸ bis 1 × 10¹⁹ cm^-3.

In der Darstellung bedeutet die strichlierte Linie bei einer Tiefe von 0,05 µm die Stelle der Bodenoberfläche der Nut 1a.

Nachstehend wird nun ein Herstellungsverfahren dieser Aus führungsform beschrieben.

Die Fig. 4 bis 10 zeigen Schnitte längs der Linie X-X′ in den entsprechenden Fig. 11 bis 17.

Zunächst wird auf die Fig. 4 und 11 Bezug genommen, wobei auf einem n⁻-Siliziumsubstrat 1 durch selektive thermische Oxidation wie beispielsweise mittels des LOCOS-Verfahrens (Verfahren zur lokalen Oxidation des Siliziums), das zum Beispiel einen Siliziumdioxid-(SiO₂-)Film als Polsterfilm und einen Siliziumnitrid-(Si₃N₄-)Film als gegen die Oxida tion widerstandsfähige Maske verwendet, ein aus Siliziumdi oxid (SiO₂) bestehender Feldoxidfilm 5 mit einer Dicke von etwa 4000 Å gebildet wird.

Danach werden der Polster-SiO₂-Film und der Si₃N₄-Film, die zur vorstehenden selektiven thermischen Oxidation verwendet werden, entfernt, um die Oberfläche des n⁻-Siliziumsubstrats 1 aufzudecken.

Dann werden in die ganze Oberfläche des n⁻-Siliziumsubstrats 1 beispielsweise unter den Bedingungen von etwa 200 bis etwa 700 keV und etwa 1,0 × 10¹² bis etwa 1,0 × 10¹³ cm^-2 p-Typ- Störstellen wie beispielsweise Bor (B) implantiert. Dies bildet ein p⁻-Wannengebiet 3 auf der Oberfläche des n⁻-Sub strats 1. Danach werden unter den Bedingungen von beispiels weise etwa 30 bis etwa 70 keV und etwa 3,0 × 10¹² cm^-2 p-Typ- Störstellen wie beispielsweise Bor (B) implantiert, um eine Schwellenspannung Vth des Zugriffstransistors und des Trei bertransistors festzusetzen. Das somit gebildete p⁻-Wannen gebiet 3 weist eine Störstellenkonzentration von etwa 1,0 × 10¹⁶ bis etwa 1,0 × 10¹⁸ cm^-3 auf.

Auf der ganzen Oberfläche wird eine Verarbeitung wie bei spielsweise eine thermische Oxidation bewirkt, um eine Gate elektrodenschicht 17 zu bilden, die beispielsweise eine Dicke von etwa 100 Å hat und aus SiO₂ besteht. Ein Resist muster mit Photoresistöffnungen an vorbestimmten Stellen wird auf der Gateelektrodenschicht mittels der Photolitho graphietechnik gebildet. Unter Verwendung dieses Resist musters als Maske wird mit Fluorwasserstoffsäure (HF) die Gateelektrodenschicht 17 selektiv entfernt. Dadurch werden an vorbestimmten Stellen der Gateelektrodenschicht 17 Öff nungen 25a₁ und 25b₁ gebildet. Dann wird das Resistmuster entfernt.

Unter Bezugnahme auf die Fig. 5 und 12 wird ein Verfahren wie beispielsweise ein LPCVD-Verfahren (Verfahren zur chemi schen Dampfablagerung bei kleinem Druck) mit einem Gas, das Phosphin (PH₃) oder dergleichen in dasselbe gemischtes ent hält, ausgeführt, um einen phosphordotierten polykristalli nen Siliziumfilm mit einer Dicke von etwa 1000 Å und einer Phosphorkonzentration von etwa 1,0 × 10²⁰ bis etwa 8,0 × 10²⁰ cm^-3 abzulagern.

Ein Resistmuster mit einer vorbestimmten Konfiguration wird auf dem phosphordotierten polykristallinen Siliziumfilm mit tels der Photolithographietechnik gebildet. Unter Verwendung dieses Resistmusters als Maske wird an dem phosphordotierten polykristallinen Siliziumfilm ein RIE (reaktives Ionenätzen) bewirkt. Dadurch wird der phosphordotierte polykristalline Siliziumfilm strukturiert, um sowohl die Wortleitungen 19a und 19b als auch die Gateelektrodenschichten 27a und 27b der Treibertransistoren Q1 und Q2 zu bilden.

Bei der vorstehenden Verarbeitung werden die Gateelektroden schichten 27a und 27b der Treibertransistoren Q1 und Q2 so strukturiert, daß sie nur Abschnitte der Öffnungen 25a₁ und 25b₁ bedecken. Die Gateisolierschichten, die als Ätzstopper in dem Prozeß zum Strukturieren der Gateelektrodenschichten 27a und 27b funktionieren, sind in den mit den Gateelektro denschichten 27a und 27b nicht bedeckten Abschnitten der Öffnungen 25a₁ und 25b₁ nicht vorhanden. Daher entfernt die ses Ätzen auch die Oberfläche des p⁻-Wannengebiets 3, um eine Nut 1a mit einer Tiefe von mehreren hundert bis mehre ren tausend Ångström in dem p⁻-Wannengebiet 3 zu bilden.

In dieser Ausführungsform werden sowohl die Gateelektroden schichten 27a und 27b als auch die Wortleitungen 19a und 19b nur aus phosphordotierten polykristallinen Siliziumschichten gebildet. Doch sie können aus sogenannten Polyzid-Zwischen verbindungen gebildet werden, von denen jede aus einem Me tallsilizidfilm, wie beispielsweise einem Wolframsilizid- (WSi₂-)Film, und einem phosphordotierten polykristallinen Siliziumfilm besteht.

Danach wird mit einer Energie von etwa 30 bis etwa 50 keV, einem Implantierwinkel von z. B. 45° und einer Dosis von etwa 1,0 × 10¹³ bis etwa 5,0 × 10¹³ cm^-2 durch die Gateisolier schichten 17 und 25 hindurch zur ganzen Oberfläche des Wafers hin Arsen (As) implantiert, wobei der Wafer gedreht wird. Dadurch wird auf den Oberflächengebieten des p⁻-Wan nengebiets 3 außer auf Gebieten unter der Feldisolierschicht 5, den Gateelektrodenschichten 27a und 27b und den Wortlei tungen 19a und 19b ein n⁻-Störstellengebiet 7a gebildet. Das n⁻-Störstellengebiet 7a hat eine Störstellenkonzentration von etwa 1 × 10¹⁷ bis etwa 1 × 10¹⁹ cm^-3. Das n⁻-Störstellen gebiet 7a wird durch ein sogenanntes Neigungswinkeldrehim plantierverfahren gebildet, bei welchem in einer Schrägrich tung in den Wafer, der gedreht wird, Ionen implantiert wer den. Daher wird das Arsen auch in die Seitenwandung der Nut 1a implantiert, und somit ist es möglich, eine Zunahme des Widerstands des n⁻-Störstellengebiets 7a auf der Seitenwan dung der Nut 1a zu verhindern.

Unter Bezugnahme auf die Fig. 6 und 13 wird auf der gan zen Oberfläche mittels des LPCVD-Verfahrens ein SiO₂-Film mit einer Dicke von etwa 800 Å abgelagert. Danach wird mit tels des RIE die ganze Oberfläche des SiO₂-Films geätzt. Da durch werden sowohl auf den Seitenwandungen der Wortleitun gen 19a und 19b als auch auf den Seitenwandungen der Gate elektrodenschichten 27a und 27b Seitenwandungsoxidfilme 29 mit einer Breite von etwa 500 bis etwa 800 Å gebildet.

Danach wird mittels der gewöhnlichen Photolithographietech nik ein einen oberen Abschnitt der Nut 1a bedeckendes Re sistmuster 51 gebildet. Unter Verwendung des Resistmusters 51, der Wortleitungen 19a und 19b, der Gateelektrodenschich ten 27a und 27b, der Seitenwandungsisolierschichten 29 und der Feldisolierschicht 5 als Maske wird mit einer Energie von 50 keV und einer Dosis von etwa 1,0 × 1015 bis etwa 5,0 × 1015 cm^-2 Arsen (As) implantiert. Anschließend wird das Resistmuster 51 entfernt.

Unter Bezugnahme auf die Fig. 7 und 14 bildet die Implan tation des Arsens jedes n⁺-Störstellengebiet 9a mit einer Störstellenkonzentration von etwa 1 × 10²⁰ bis etwa 1 × 10²¹ cm^-3. Das n⁻-Störstellengebiet 7a und das n⁺-Störstellenge biet 9a bilden eine sogenannte LDD-Struktur, die ein elek trisches Feld in der Nähe des Drains abschwächt.

Danach wird z. B. bei einer Temperatur von 850°C für etwa 30 Minuten eine thermische Verarbeitung ausgeführt, so daß die Störstellen in dem n⁻-Störstellengebiet 7a und dem n⁺-Stör stellengebiet 9a aktiviert werden. In dieser Weise werden das n⁻-Störstellengebiet 7a und das n⁺-Störstellengebiet 9a gebildet, aber auf dem Boden der Nut 1a wird das n⁺-Stör stellengebiet 9a nicht gebildet. Daher wird auf dem Boden der Nut 1a ein pn-Übergang zwischen dem n⁻-Störstellengebiet 7a und dem p⁻-Wannengebiet 3 gebildet. Der pn-Übergang zwi schen dem n⁻-Störstellengebiet 7a und dem p⁻-Wannengebiet 3 wird folglich an einer flacheren Stelle als in der Struktur, bei der auf dem Boden der Nut 1a das n⁺-Störstellengebiet 9a gebildet wird, gebildet.

Obwohl die vorstehend beschriebene Ausführungsform Arsen (As) zum Bilden des n⁻-Störstellengebiets 7a verwendet, kön nen andere n-Typ-Störstellen wie beispielsweise Phosphor (P) verwendet werden. Wie in Fig. 19 gezeigt, werden jedoch Arsen (As) und Antimon (Sb) mit einem kleineren Diffusions koeffizienten als Phosphor bevorzugt, wenn mit Rücksicht auf die Bildung des pn-Übergangs zwischen dem n⁻-Störstellenge biet 7a und dem p⁻-Störstellengebiet 3 an einer flachen Stelle die Störstellen zu wählen sind.

Infolge der thermischen Verarbeitung zum Aktivieren der Störstellen in dem n⁺-Störstellengebiet 9a und den anderen diffundieren die Störstellen in den Gateelektrodenschichten 27a und 27b in das p⁻-Wannengebiet 3, so daß die n-Typ-Ge biete 11a gebildet werden. Jede der Gateelektrodenschichten 27a und 27b der Treibertransistoren Q1 und Q2 ist im Ergeb nis mit dem n⁻-Störstellengebiet 7a mittels des n-Typ-Ge biets 11a elektrisch verbunden.

Unter Bezugnahme auf die Fig. 8 und 15 wird auf der gan zen Oberfläche mittels des LPCVD-Verfahrens eine aus SiO₂ bestehende Zwischenschichtisolierschicht 31 mit einer Dicke von etwa 1500 Å gebildet. Dann wird mittels der Photolitho graphietechnik und des RIE-Verfahrens die Zwischenschicht isolierschicht 31 selektiv entfernt. Dadurch werden in der Zwischenschichtisolierschicht 31 die Sourcegebiete 9a der Treibertransistoren Q1 und Q2 erreichende Kontaktlöcher 31a und 31b gebildet.

Dann wird das LPCVD-Verfahren ausgeführt, um einen phosphor dotierten polykristallinen Siliziumfilm mit einer Dicke von etwa 1000 Å und einer Phosphorkonzentration von etwa 1,0 × 10²⁰ bis etwa 8,0 × 10²⁰ cm^-3 abzulagern. Danach wird auf dem phosphordotierten polykristallinen Siliziumfilm ein Metall silizidfilm wie z. B. ein Wolframsilizid-(WSi₂-)Film mit einer Dicke von etwa 1000 Å abgelagert.

Mittels der Photolithographietechnik und des RIE-Verfahrens werden der Wolframsilizidfilm und der phosphordotierte poly kristalline Siliziumfilm kontinuierlich strukturiert, um Massezwischenverbindungsschichten 33 zu bilden. Die Masse zwischenverbindungsschichten 33 sind durch die Kontaktlöcher 31a und 31b hindurch mit den entsprechenden Sourcegebieten 9a und 9b der Treibertransistoren Q1 und Q2 elektrisch ver bunden.

Unter Bezugnahme auf die Fig. 9 und 16 wird auf der gan zen Oberfläche mittels des LPCVD-Verfahrens eine aus SiO₂ bestehende Zwischenschichtisolierschicht 35 mit einer Dicke von etwa 1500 Å abgelagert. Dann wird mittels der Photo lithographietechnik und des RIE-Verfahrens die Zwischen schichtisolierschicht 35 selektiv entfernt. Dadurch werden in der Zwischenschichtisolierschicht 35 die Abschnitte der Oberflächen der Gateelektrodenschichten 27a und 27b der Treibertransistoren Q1 und Q2 erreichende Kontaktlöcher 35a und 35b gebildet.

Das LPCVD-Verfahren wird ausgeführt, um einen polykristalli nen Siliziumfilm mit einer Dicke von etwa 1000 Å abzulagern. Dann werden mit einer Energie von 30 keV und einer Dosis von 1,0 × 10¹² bis 1,0 × 10¹⁴ cm^-2 in den polykristallinen Sili ziumfilm Störstellen wie beispielsweise Phosphor (P) implan tiert. Mittels der Photolithographietechnik und des RIE-Ver fahrens wird der phosphordotierte polykristalline Silizium film strukturiert, um einen ersten und einen zweiten dotier ten polykristallinen Siliziumfilm 37 und 39 zu bilden.

Danach wird mittels der Photolithographietechnik auf Ge bieten, die die Widerstandsabschnitte des ersten und des zweiten dotierten polykristallinen Siliziumfilms 37 und 39 bilden werden, ein Resistmuster gebildet. Unter Verwendung dieses Resistmusters als Maske werden mit einer Energie von 50 keV und einer Dosis von etwa 1,0 × 10¹⁵ bis etwa 5,0 × 10¹⁵ cm^-2 in den ersten und den zweiten dotierten polykri stallinen Siliziumfilm 37 und 39 Störstellen wie beispiels weise Arsen (As) implantiert.

Danach wird das Resistmuster entfernt. Ein Tempern wird z. B. bei einer Temperatur von 750°C bis 850°C für 30 Minuten aus geführt. Dies aktiviert die Störstellen, so daß sie Gebiete mit kleinem Widerstand 37a, 37c, 39a und 39c und Gebiete mit großem Widerstand 37b und 39b in dem ersten und dem zweiten dotierten polykristallinen Siliziumfilm 37 und 39 bilden.

Die Gebiete mit kleinem Widerstand 37c und 39c bilden die Vcc-Zwischenverbindungen, und die Gebiete mit großem Wider stand 37b und 39b bilden die entsprechenden großen Wider stände R1 und R2, die die Lastelemente bilden. Die Gebiete mit kleinem Widerstand 37a und 39a bilden die Zwischenver bindungen zum Verbinden der Gateelektrodenschichten 27a und 27b der Treibertransistoren Q1 und Q2 mit den entsprechenden Gebieten mit großem Widerstand 37b und 39b. Die Gebiete mit großem Widerstand 37b und 39b haben einen Flächenwiderstand von etwa mehreren GΩ/ bis mehreren TΩ/.

Unter Bezugnahme auf die Fig. 10 und 17 wird ähnlich wie bei einer gewöhnlichen LSI-Schaltung (LSI: Large Scale Integration) eine den ersten und den zweiten dotierten poly kristallinen Siliziumfilm 37 und 39 bedeckende Zwischen schichtisolierschicht 41 gebildet. Danach werden auf den Zwischenschichtisolierschichten 31, 35 und 41 mittels der Photolithographietechnik und des RIE-Verfahrens Kontakt löcher 41a und 41b gebildet, welche die anderen der Source/Draingebiete 9a und 9b der entsprechenden Zugriffs transistoren Q3 und Q4 erreichen. Es wird eine Verarbeitung ausgeführt, um die Bitleitungen 43a und 43b mit beabsichtig ten Konfigurationen zu bilden, welche aus Aluminium bestehen und Abschnitte aufweisen, die mit den anderen der Source/Draingebiete 9a der entsprechenden Zugriffstransi storen Q3 und Q4 durch die Kontaktlöcher 41a und 41b hin durch elektrisch verbunden sind.

In der Struktur der Halbleiterspeichereinrichtung der vor liegenden Ausführungsform ist auf dem Boden der Nut 1a nur das n⁻-Störstellengebiet 7a gebildet, wie in Fig. 1 ge zeigt. Das n⁻-Störstellengebiet 7a hat eine Diffusionstiefe, die kleiner als diejenige des n⁺-Diffusionsgebiets 9a ist. Daher ist die Tiefe des pn-Übergangs zwischen dem n⁻-Stör stellengebiet 7a und dem p⁻-Wannengebiet 3 kleiner als die jenige des pn-Übergangs zwischen dem n⁺-Störstellengebiet 9a und dem p⁻-Wannengebiet 3, welche in Fig. 65 dargestellt sind. Die p-Typ-Störstellenkonzentration des p⁻-Wannenge biets 3 nimmt ab, wenn sich die Lage zur Substratoberfläche hin verschiebt, wie in Fig. 3 gezeigt. Daher kann die Stör stellenkonzentration des p⁻-Wannengebiets an einer Stelle des Übergangs in das auf dem Boden der Nut 1a gebildete n⁻-Störstellengebiet 7a kleiner als diejenige in der Struktur, bei der auf dem Boden der Nut 1a das n⁺-Störstellengebiet 9a gebildet ist, sein. Folglich ist es möglich, den Leckstrom in dem Übergang zwischen dem n⁻-Störstellengebiet 7a und dem p⁻-Wannengebiet 3 zu verkleinern.

Fig. 18 zeigt die Wirkungen des Verkleinerns eines Leck stroms Ir mittels des durch das Herstellungsverfahren der vorliegenden Ausführungsform hergestellten Beispiels und der in Fig. 65 gezeigten Struktur. Wie es aus Fig. 18 ersicht lich wird, kann der Leckstrom Ir in der erfindungsgemäßen Struktur kleiner als derjenige in der in Fig. 65 gezeigten Struktur sein, wenn in den beiden Strukturen eine gleiche Spannung Vr angelegt ist.

Da die Struktur versehen ist mit der Nut 1a und auf ihrem Boden das n⁻-Störstellengebiet 7a gebildet ist, kann die Tiefe des Übergangs zwischen dem n⁻-Störstellengebiet 7a und dem p⁻-Wannengebiet 3 größer als diejenige in der mit der Nut nicht versehenen herkömmlichen Struktur (Fig. 55) sein. Daher kann die Störstellenkonzentration des p⁻-Wannengebiets 3 an der Stelle des Übergangs in das auf dem Boden der Nut 1a gebildete n⁻-Störstellengebiet 7a größer als diejenige in der vorstehend beschriebenen herkömmlichen Struktur sein. Folglich kann die Übergangskapazität größer als diejenige in der schon beschriebenen herkömmlichen Struktur sein und kann die Kapazität des Speicherungsknotens vergrößert werden, so daß der Widerstand gegen einen leichten Fehler verbessert werden kann.

In Verbindung mit der vorstehend beschriebenen Verbesserung des Widerstands gegen einen leichten Fehler führten die Er finderin und andere das folgende Experiment aus. Drei Arten von in den Fig. 20A, 20B und 20C gezeigten Proben wurden vorbereitet.

Die Fig. 20A, 20B und 20C zeigen Teilschnitte von dem Ge biet S in Fig. 55 entsprechenden Strukturen. Insbesondere zeigt Fig. 20A eine Struktur des in Fig. 10 dargestellten erfindungsgemäßen Beispiels, zeigt Fig. 20B eine Struktur, die der in Fig. 55 dargestellten Struktur ähnlich ist, und zeigt Fig. 20C eine Struktur, die der in Fig. 65 darge stellten Struktur ähnlich ist.

Die in Fig. 20C gezeigte Struktur unterscheidet sich von der in Fig. 65 dargestellten Struktur dadurch, daß das n⁺-Störstellengebiet 9a die ganze Bodenoberfläche der Nut 1a bedeckt. In jeder der Proben in den Fig. 20A und 20C ist die Größe (Tiefe) einer durch die Nut 1a festgelegten Stufe gleich 500 Å.

Für jede Probe wurde eine Rate des Vorkommens eines leichten Fehlers (welche nachstehend als Rate leichter Fehler (S.E.R.) bezeichnet wird) mit verschiedenen Werten Vcc be stimmt. Für die Rate leichter Fehler wurde eine normalisier te S.E.R. verwendet. Die Ergebnisse sind in Fig. 21 darge stellt.

Aus den in Fig. 21 dargestellten Ergebnissen des Experi ments kann erkannt werden, daß im Vergleich zu der in Fig. 55 gezeigten herkömmlichen Struktur (Fig. 20B) das erfin dungsgemäße Beispiel (Fig. 20A) eine kleinere Rate leichter Fehler erreicht und den Widerstand gegen einen leichten Feh ler verbessert.

Die Erfinderin und andere bestimmten auch die Rate leichter Fehler der in Fig. 1 gezeigten Struktur der ersten Ausfüh rungsform mit verschiedenen Werten der Größe (Tiefe) der durch die Nut 1a festgelegten Stufe. Das Ergebnis ist in Fig. 22 dargestellt.

Aus dem Ergebnis in Fig. 22 wird festgestellt, daß eine Größe der Stufe der Nut 1a, die 300 Å oder größer ist, die Rate leichter Fehler verkleinert. Somit wird festgestellt, daß eine Tiefe der Nut 1a von 300 Å oder größer eine be merkenswerte Wirkung zum Verbessern des Widerstands gegen einen leichten Fehler verwirklicht. Daher ist die erwünschte Tiefe der Nut 1a gleich 300 Å oder mehr.

Ferner bestimmten die Erfinderin und andere die Änderung des Verbindungswiderstands R in Abhängigkeit von der Änderung der Größe der Stufe der Nut 1a in der in Fig. 1 gezeigten Struktur der ersten Ausführungsform. Die Beziehung zwischen der Größe der Stufe und dem Verbindungswiderstand R wurde in den beiden Fällen bestimmt, in denen unter einem Implantier winkel von 0° und mittels einer Drehimplantation unter 45° die Ionenimplantation zum Bilden des in den Fig. 5 und 12 gezeigten n⁻-Störstellengebiets 7a ausgeführt wurde. Hier ist der Verbindungswiderstand R der Verbindungswiderstand zwischen dem n⁺-Störstellengebiet 9a und der Gateelektroden schicht 27a (oder 27b), zwischen welche das auf dem Boden der Nut 1a gebildete n⁻-Störstellengebiet 7a dazwischenge setzt ist. Das Ergebnis dieses Experiments ist in Fig. 23 dargestellt.

Die Ionenimplantation für das vorstehende Experiment wurde durch Implantieren von Arsen (As) mit einer Energie von 50 keV und einer Dosis von 1,0 × 10¹³ cm^-2 ausgeführt, und die 45° bedeuten einen Winkel gegen eine Normale zur Oberfläche des Halbleitersubstrats.

Wie es aus dem Ergebnis in Fig. 23 ersichtlich ist, kann die Drehimplantation unter 45° einen kleineren Verbindungs widerstand R als die 0°-Implantation erreichen, vorausge setzt, daß die Größe der Stufe der Nut 1a konstant ist. Der Grund dafür kann darin gesehen werden, daß die Drehimplanta tion unter 45° selbst in die Seitenwandungen der Nut 1a die Störstellen ausreichend einführen kann, so daß der Wider stand der Seitenwandungen der Nut 1a verkleinert werden kann.

Aus dem Ergebnis in Fig. 23 kann erkannt werden, daß durch die Drehimplantation unter 45° der Widerstand der Seiten wandung der Nut 1a selbst in dem Fall verkleinert werden kann, daß bei einer Temperatur von 850°C für eine beschränk te Zeit von etwa 2 bis etwa 3 Stunden die gesamte thermische Verarbeitung nach der Bildung der Gateelektroden der LSI-Schaltung ausgeführt wird, wie es bei dem Herstellungsver fahren der vorliegenden Ausführungsform getan wird.

Obwohl die vorliegende Ausführungsform in Verbindung mit der Struktur, bei der mit den großen Widerständen R1 und R2 die Lastelemente gebildet sind, beschrieben worden ist, können als Lastelemente die in Fig. 24 gezeigten Lasttransistoren Q5 und Q6 verwendet werden. Die Lasttransistoren Q5 und Q6 sind aus p-Kanal-TFT (Dünnfilmtransistoren) gebildet. In diesem Falle sind die Sourcegebiete der Lasttransistoren Q5 und Q6 verbunden mit der Vcc-Stromversorgung und sind die Draingebiete verbunden mit den entsprechenden Speicherungs knoten N1 und N2, wie in Fig. 24 gezeigt. Das Gate des Lasttransistors Q5 ist mit dem Gate des Treibertransistors Q1 und dem Draingebiet des Treibertransistors Q2 verbunden. Das Gate des Lasttransistors Q6 ist mit dem Gate des Trei bertransistors Q2 und dem Draingebiet des Treibertransistors Q1 verbunden.

Da die sich von den vorstehenden unterscheidenden Strukturen im wesentlichen dieselben sind, welche in Fig. 54 darge stellt sind, tragen dieselben oder ähnliche Abschnitte und Teile dieselben Bezugszeichen und werden nachstehend nicht beschrieben.

Die zweite Ausführungsform

Fig. 25 zeigt einen Schnitt längs der Linie X-X′ in den Fig. 26 und 27.

Unter Bezugnahme auf die Fig. 25 bis 27 unterscheidet sich die Struktur der zweiten Ausführungsform dadurch von der Struktur der ersten Ausführungsform, daß sie einen so genannten Teildirektkontakt verwendet.

Jede der Gateelektrodenschichten 27a und 27b der Treiber transistoren Q1 und Q2 ist insbesondere mit dem einen der Source/Draingebiete der entsprechenden Zugriffstransistoren Q3 oder Q4 nicht direkt verbunden, und jede ist mit ihm mit tels des mit dem großen Widerstand R1 oder R2 verbundenen Gebiets mit kleinem Widerstand 37a oder 39b verbunden.

Die Gebiete mit kleinem Widerstand 37a und 39a sind sowohl mit Oberflächen der Gateelektrodenschichten 27a und 27b als auch mit dem p⁻-Wannengebiet 3 durch entsprechende in den Zwischenschichtisolierschichten 31 und 35 gebildete Kontakt löcher 135a und 135b hindurch im Kontakt.

Auf Oberflächenabschnitten des p⁻-Wannengebiets 3 sind Nuten 1a gebildet, die mit den Gebieten mit kleinem Widerstand 37a und 39a im Kontakt sind. Die Boden- und die Seitenober flächen jeder Nut 1a sind mit einem n-Typ-Störstellengebiet 11a bedeckt. Das n-Typ-Störstellengebiet 11a hat eine Diffu sionstiefe, die kleiner als diejenige des n⁺-Störstellenge biets 9a ist. Mit anderen Worten, wenn die obersten Ober flächen des n-Typ-Störstellengebiets 11a und des n⁺-Stör stellengebiets 9a sich auf einer gemeinsamen Ebene befinden, dann ist von der gemeinsamen Ebene aus die Tiefe des n-Typ- Störstellengebiets 11a kleiner als diejenige des n⁺-Stör stellengebiets 9a.

Da die sich von den vorstehenden unterscheidenden Strukturen im wesentlichen dieselben wie die der ersten Ausführungsform sind, tragen dieselben oder ähnliche Abschnitte dieselben Bezugszeichen und werden nachstehend nicht beschrieben.

Nachstehend wird ein Herstellungsverfahren der vorliegenden Ausführungsform beschrieben.

Die Fig. 28 bis 30 zeigen entsprechende Schnitte längs der Linie X-X′ in den Fig. 31 bis 33.

Bei dem Herstellungsverfahren der vorliegenden Ausführungs form sind der in den Fig. 28 und 31 dargestellte Schritt und die ihm vorausgehenden Schritte dieselben wie diejenigen der ersten Ausführungsform, welche in den Fig. 4 bis 7 und den Fig. 11 bis 14 gezeigt sind, außer daß auf der Gateelektrodenschicht die Öffnungen 25a₁ und 25b₁ nicht ge bildet werden und die Nut 1a nicht gebildet wird. Nach die sen Schritten wird unter Bedingungen, die jenen der ersten Ausführungsform ähnlich sind, wie in den Fig. 29 und 32 gezeigt, eine Zwischenschichtisolierschicht 31 gebildet, die aus SiO₂ besteht und die Treibertransistoren Q1 und Q2 und die Zugriffstransistoren Q3 und Q4 bedeckt. In der Zwischen schichtisolierschicht 31 werden Kontaktlöcher 31a und 31b gebildet, welche die Sourcegebiete 23a und die anderen der Treibertransistoren Q1 und Q2 erreichen. Die Verarbeitung wird unter Bedingungen ausgeführt, welche denen der ersten Ausführungsform zum Bilden der Massezwischenverbindungs schichten 33, die mit den Sourcegebieten 23a und den anderen der Treibertransistoren Q1 und Q2 durch die entsprechenden Kontaktlöcher 31a und 31b hindurch elektrisch im Kontakt sind, ähnlich sind.

Eine aus SiO₂ gebildete Zwischenschichtisolierschicht 35 mit einer Dicke von etwa 1500 Å wird mittels des LPCVD-Verfah rens auf der ganzen Oberfläche abgelagert, so daß sie die Massezwischenverbindungsschichten 33 bedeckt.

Mittels der Photolithographietechnik und des RIE-Verfahrens werden in den Zwischenschichtisolierschichten 31 und 35 Kon taktlöcher 135a und 135b gebildet, die die Oberflächen der Gateelektrodenschichten 27a und 27b und des p⁻-Wannengebiets 3 erreichen.

Während der Bildung der Öffnungen in den Zwischenschichtiso lierschichten 31 und 35 mittels Trockenätzens wird die Ober fläche des p⁻-Wannengebiets 3 z. B. durch Überätzen ausge spart, so daß sich eine Nut 1a mit einer Tiefe von 300 Å oder größer bildet.

Ähnlich wie bei der ersten Ausführungsform wird das LPCVD-Ver fahren ausgeführt, um einen polykristallinen Siliziumfilm mit einer Dicke von etwa 1000 Å abzulagern. Dann werden mit einer Energie von 30 keV und einer Dosis von 1,0 × 10¹² bis 1,0 × 10¹⁴ cm^-2 in den polykristallinen Siliziumfilm Stör stellen wie beispielsweise Phosphor (P) implantiert. Mittels der Photolithographietechnik und des RIE-Verfahrens wird der phosphordotierte polykristalline Siliziumfilm in eine beab sichtigte Konfiguration strukturiert, um einen ersten und einen zweiten dotierten polykristallinen Siliziumfilm 37 und 39 zu bilden. Danach wird auf dem ersten und dem zweiten do tierten polykristallinen Siliziumfilm 37 und 39 mittels der Photolithographietechnik ein Resistmuster mit einer beab sichtigten Konfiguration gebildet. Unter Verwendung dieses Resistmusters als Maske werden mit einer Energie von etwa 30 keV und einer Dosis von etwa 1,0 × 10¹⁵ bis etwa 5,0 × 10¹⁵ cm^-2 Störstellen wie beispielsweise Arsen (As) oder Phosphor (P) implantiert.

Danach wird das Resistmuster entfernt und z. B. bei einer Temperatur von 750°C bis 850°C für etwa 30 Minuten ein Tem pern ausgeführt. Dies aktiviert die Störstellen, so daß sie die Gebiete mit kleinem Widerstand 37a, 39a, 37c und 39c und die Gebiete mit großem Widerstand 37b und 39b auf dem ersten und dem zweiten dotierten polykristallinen Siliziumfilm 37 und 39 bilden. Die Gebiete mit großem Widerstand 37b und 39b bilden die entsprechenden großen Widerstände R1 und R2. Die Gebiete mit kleinem Widerstand 37c und 39c bilden die Vcc-Zwi schenverbindungen. Die Gebiete mit kleinem Widerstand 37a und 39a verbinden die Gateelektrodenschichten 27a und 27b mit dem p⁻-Wannengebiet 3 mittels der entsprechenden Kon taktlöcher 135a und 135b elektrisch.

Wie vorstehend beschrieben, sind die Gebiete mit kleinem Widerstand 37a und 39a im Kontakt mit der Oberfläche des p⁻-Wannengebiets 3. Daher diffundiert die zum Aktivieren der Störstellen ausgeführte thermische Verarbeitung die Stör stellen, d. h. das Arsen (As) in den Gebieten mit kleinem Widerstand 37a und 37b, in das p⁻-Wannengebiet 3. Dadurch wird ein n-Typ-Störstellengebiet 11a gebildet, das die Boden- und die Seitenoberflächen der Nut 1a bedeckt.

Wie vorstehend beschrieben, wird die ganze Bodenoberfläche der Nut 1a bedeckt mit dem n-Typ-Störstellengebiet 11a. Das n-Typ-Störstellengebiet 11a weist eine Diffusionstiefe auf, die kleiner als diejenige des n⁺-Störstellengebiets 9a ist. Daher ist die Tiefe des Übergangs zwischen dem p⁻-Wannenge biet 3 und dem n-Typ-Störstellengebiet 11a in der Struktur, die das auf dem Boden der Nut 1a gebildete Störstellengebiet 11a enthält, kleiner als diejenige in der Struktur, die das n⁺-Störstellengebiet 9a auf dem Boden der Nut 1a enthält.

Unter Bezugnahme auf die Fig. 30 und 33 wird ähnlich wie bei der ersten Ausführungsform eine Zwischenschichtisolier schicht 41 gebildet und werden in der Zwischenschichtiso lierschicht 41 Kontaktlöcher 41a und 41b gebildet, von denen jedes das andere der Source/Draingebiete 13a und die anderen des entsprechenden Zugriffstransistors Q3 oder Q4 erreicht. Danach wird eine Verarbeitung ausgeführt, um die Bitleitun gen 43a und 43b zu bilden, von denen jede aus einer Alumini umzwischenverbindung besteht und mit dem anderen der Source/Draingebiete 13a des entsprechenden Zugriffstransi stors Q3 oder Q4 durch das Kontaktloch 41a oder 41b hindurch elektrisch verbunden ist.

In der Halbleiterspeichereinrichtung der vorliegenden Aus führungsform wird auf der ganzen Bodenoberfläche der Nut 1a das n-Typ-Störstellengebiet 11a gebildet, wie in Fig. 25 gezeigt. Das n-Typ-Störstellengebiet 11a hat eine Diffu sionstiefe, die kleiner als die des n⁺-Störstellengebiets 9a ist, wie schon beschrieben. Daher kann die Tiefe des Über gangs zwischen dem n-Typ-Störstellengebiet 11a und dem p⁻-Wannengebiet 3 unter der Nut 1a kleiner als diejenige in der Struktur, die das auf dem Boden der Nut 1a gebildete n⁺-Störstellengebiet 9a enthält, sein. Folglich kann die Stör stellenkonzentration des p⁻-Wannengebiets 3 an der Stelle des Übergangs in das n-Typ-Störstellengebiet 11a kleiner als diejenige in der Struktur, die das n⁺-Störstellengebiet 9a auf dem Boden der Nut 1a enthält, sein. Daher kann der Leck strom in dem Übergang zwischen dem n-Typ-Störstellengebiet 11a und dem p⁻-Wannengebiet 3 verkleinert werden.

Bei der vorliegenden Ausführungsform wird eine Nut 1a gebil det und auf ihrem Boden das n-Typ-Störstellengebiet 11a an geordnet. Daher kann die Tiefe des Übergangs zwischen dem n-Typ-Störstellengebiet 11a und dem p⁻-Wannengebiet 3 größer als diejenige in der mit der Nut 1a nicht versehenen her kömmlichen Struktur in Fig. 60 sein. Wie bereits in Verbin dung mit der ersten Ausführungsform beschrieben, kann daher die Übergangskapazität größer als bei der in Fig. 60 ge zeigten herkömmlichen Struktur sein und kann die Kapazität des Speicherungsknotens vergrößert werden, so daß der Wider stand gegen einen leichten Fehler verbessert werden kann.

Die dritte Ausführungsform

Nachstehend wird ein Verfahren zum Herstellen einer Halblei terspeichereinrichtung einer dritten Ausführungsform be schrieben.

Die Fig. 34 und 35 zeigen Schnitte längs der Linie X-X′ in den Fig. 36 und 37.

Die Fig. 34 und 35 stellen sowohl ein Speicherzellgebiet als auch ein Peripherieschaltungsgebiet dar.

Bei dem Herstellungsverfahren der vorliegenden Ausführungs form werden Schritte ausgeführt, welche den in den Fig. 4 und 5 dargestellten Schritten der ersten Ausführungsform ähnlich sind. Danach werden auf den Seitenwandungen der Wortleitungen 19a und 19b und der Gateelektrodenschichten 27a und 27b unter im wesentlichen denselben Bedingungen wie bei der ersten Ausführungsform Seitenwandungsisolierschich ten 29 gebildet, wie in den Fig. 34 und 36 gezeigt. Dann wird zum Aktivieren der Störstellen in dem n⁻-Störstellenge biet 7a unter im wesentlichen denselben Bedingungen wie bei der ersten Ausführungsform eine thermische Verarbeitung aus geführt. Infolge dieser thermischen Verarbeitung diffundie ren die Störstellen in den Gateelektrodenschichten 27a und 27b in das p-Wannengebiet 3, so daß sie das n-Typ-Störstel lengebiet 11a und die anderen bilden.

Danach wird eine Verarbeitung ausgeführt, um ein Resist muster 53 mit Lochmustern 53a auf den Sourcegebieten der Treibertransistoren Q1 und Q2 zu bilden. Unter Verwendung des Resistmusters 53 als Maske werden mit einer Energie von 50 keV und einer Dosis von 1,0 × 10¹⁵ bis 5,0 × 10¹⁵ cm^-2 Störstellen wie beispielsweise Arsen (As) implantiert. Da nach wird das Resistmuster 53 entfernt.

Unter Bezugnahme auf die Fig. 35 und 37 bildet die vor stehende Ionenimplantation die n⁺-Störstellengebiete 9a in den Sourcegebieten der Treibertransistoren Q1 und Q2 und das Paar von Source/Draingebieten des MOS-Transistors in dem Peripherieschaltungsgebiet. Dadurch werden sowohl die Sourcegebiete der Treibertransistoren Q1 und Q2 als auch die Source/Draingebiete des MOS-Transistors in dem Peripherie schaltungsgebiet gebildet, von welchen jedes eine LDD-Struk tur aufweist, die aus der das n⁻-Störstellengebiet 7a und das n⁺-Störstellengebiet 9a enthaltenden Zweischichtstruktur gebildet wird.

Danach werden Schritte ausgeführt, die denen in der ersten Ausführungsform ähnlich sind, so daß die Massezwischenver bindungsschicht, die großen Widerstände R1 und R2 und die Bitleitung gebildet werden.

Auch bei der vorliegenden Ausführungsform wird auf der gan zen Bodenoberfläche der Nut 1a nur das n⁻-Störstellengebiet 7a gebildet. Daher kann die Tiefe des Übergangs zwischen dem n⁻-Störstellengebiet 7a und dem p⁻-Wannengebiet 3 unter der Nut 1a kleiner als diejenige in der Struktur, die das auf dem Boden der Nut 1a gebildete n⁺-Störstellengebiet 9a ent hält, sein. Folglich kann ähnlich wie bei der ersten Ausfüh rungsform der Leckstrom in dem Übergang zwischen dem n⁻-Störstellengebiet 7a und dem p⁻-Wannengebiet 3 verklei nert werden.

Da die Struktur mit der Nut 1a versehen und auf ihrem Boden das n⁻-Störstellengebiet 7a gebildet ist, kann die Tiefe des Übergangs zwischen dem n⁻-Störstellengebiet 7a und dem p⁻-Wannengebiet 3 größer als diejenige in der mit der Nut 1a nicht versehenen in Fig. 55 gezeigten herkömmlichen Struk tur sein. Folglich kann die Übergangskapazität größer als die in der mit der Nut nicht versehenen in Fig. 55 gezeig ten herkömmlichen Struktur sein, wie es bei der ersten Aus führungsform ausgeführt sein kann, und kann die Kapazität des Speicherungsknotens vergrößert werden, so daß der Wider stand gegen einen leichten Fehler verbessert werden kann.

Bei dem Herstellungsverfahren der vorliegenden Ausführungs form werden nur in den Sourcegebieten der Treibertransi storen Q1 und Q2 und den Peripherieschaltungsgebieten die n⁺-Störstellengebiete 9a gebildet. Daher kann das Struktu rieren des Resistmusters 53, das als Maske zur Ionenimplan tation zum Bilden des n⁺-Störstellengebiets 9a verwendet wird, leichter als das Strukturieren des in Fig. 13 gezeig ten Resistmusters 51 ausgeführt werden. Folglich ist es nicht notwendig, die Photolithographietechnik mit einer großen Ausrichtungsgenauigkeit zu verwenden, so daß die Kosten verkleinert werden können.

Die vierte Ausführungsform

Die Fig. 38 und 39 zeigen Schnitte längs der Linie X-X′ in den Fig. 40 und 41.

Die Fig. 38 und 39 stellen sowohl ein Speicherzellgebiet als auch ein Peripherieschaltungsgebiet dar.

Unter Bezugnahme auf die Fig. 38 und 40 sind der diesen Figuren entsprechende Schritt und die demselben vorausgehen den Schritte im wesentlichen dieselben wie diejenigen der dritten Ausführungsform und werden somit nachstehend nicht beschrieben. Doch ein Resistmuster 55 weist eine verschiede ne Konfiguration auf. Das strukturierte Resistmuster 55 be deckt das Speicherzellgebiet ganz und deckt das Peripherie schaltungsgebiet auf. Unter Verwendung des Resistmusters 55 als Maske werden mit einer Energie von 50 keV und einer Do sis von etwa 1,0 × 10¹⁵ bis etwa 5,0 × 10¹⁵ cm^-2 Störstellen wie beispielsweise Arsen (As) implantiert. Danach wird das Resistmuster 55 entfernt.

Unter Bezugnahme auf die Fig. 39 und 41 bildet diese Ionenimplantation die n⁺-Störstellengebiete 9a in dem Paar von Source/Draingebieten des MOS-Transistors in dem Peri pherieschaltungsgebiet. Das n⁻-Störstellengebiet 7a und die n⁺-Störstellengebiete 9a bilden eine LDD-Struktur in den Source/Draingebieten des MOS-Transistors in dem Peripherie schaltungsgebiet.

Da das Resistmuster 55 die ganze Oberfläche des Speicher zellgebiets bedeckt, kann das Strukturieren des Resist musters 55 im Vergleich zu der ersten und der dritten Aus führungsform noch einfacher ausgeführt werden.

Die Sourcegebiete der Treibertransistoren Q1 und Q2 sind jedoch in diesem Fall nur aus den n⁻-Störstellengebieten 7a gebildet und weisen somit einen relativ großen Widerstand auf. Dies ergibt ein derartiges Problem, daß das GND-Poten tial der Speicherzelle instabil ist.

Mit Rücksicht auf das vorstehende wird auf den Sourcege bietsoberflächen der Treibertransistoren Q1 und Q2 mittels der folgenden Schritte ein Silizid gebildet.

Zunächst wird auf der ganzen Oberfläche mittels des LPCVD-Ver fahrens eine aus SiO₂ gebildete Isolierschicht 81 mit einer Dicke von etwa 500 Å abgelagert. Mittels der Photo lithographietechnik und des RIE-Verfahrens wird eine Ver arbeitung ausgeführt, um nur die auf den Sourcegebieten der Treibertransistoren Q1 und Q2 liegenden Abschnitte der Iso lierschicht 81 selektiv zu entfernen. Dadurch werden in der Isolierschicht 81 Öffnungen 81a gebildet, die die Sourcege biete der Treibertransistoren Q1 und Q2 aufdecken.

Mittels eines Sputterverfahrens wird auf der ganzen Ober fläche ein Titan-(Ti-)Film mit einer Dicke von etwa 500 Å gebildet. Eine RTA-Verarbeitung (Verarbeitung zum schnellen thermischen Tempern) wird z. B. bei einer Temperatur von etwa 700 bis etwa 800°C für etwa 1 Minute ausgeführt. Dadurch werden nur in den Sourcegebieten der Treibertransistoren Q1 und Q2 Titansilizid-(TiSi-)Schichten 71 selektiv gebildet. Danach wird mit einer saueren Mischung aus Schwefelsäure (H₂SO₄) und Wasserstoffperoxid (H₂O₂) in einem Verhältnis von 7 : 3 die Titanschicht entfernt und dann z. B. bei einer Tempe ratur von etwa 700 bis etwa 900°C für etwa 1 Minute die RTA-Verarbeitung ausgeführt.

In dieser Weise werden nur auf den Oberflächen der Sourcege biete der Treibertransistoren Q1 und Q2 die Titansilizid- (TiSi-)Schichten 71 selektiv gebildet, so daß ihr Widerstand verkleinert wird.

Die Titansilizidschicht in der vorliegenden Ausführungsform hat einen Flächenwiderstand von etwa 10Ω/, wogegen das herkömmliche n⁺-Störstellengebiet 9a einen Flächenwiderstand von etwa 100 Ω/ aufweist.

Obwohl eine die Titansilizid-(TiSi-)Schicht als Silizid schicht 71 enthaltende Struktur beschrieben worden ist, kann die Struktur eine andere aus einem anderen Metallsilizid mit großer Schmelztemperatur gebildete Schicht wie beispiels weise eine Kobaltsilizid-(CoSi-)Schicht oder eine Nickel silizid-(NiSi-)Schicht verwenden.

Dann werden Schritte ausgeführt, die jenen in der ersten Ausführungsform ähnlich sind, so daß die Massezwischenver bindungsschichten, die großen Widerstände R1 und R2 und die Bitleitungen gebildet werden.

In der Halbleiterspeichereinrichtung der vorliegenden Aus führungsform wird auch auf dem Boden der Nut 1a das n⁻-Stör stellengebiet 7a gebildet, das eine Diffusionstiefe hat, die kleiner als die des n⁺-Störstellengebiets 9a ist. Daher kann die Tiefe des Übergangs zwischen dem n⁻-Störstellengebiet 7a und dem p⁻-Wannengebiet 3 unter der Nut 1a kleiner als die jenige in der Struktur, die das auf dem Boden der Nut 1a ge bildete n⁺-Störstellengebiet 9a enthält, sein. Daher kann ähnlich wie bei der ersten Ausführungsform der Leckstrom in dem Übergang zwischen dem n⁻-Störstellengebiet 7a und dem p⁻-Wannengebiet 3 verkleinert werden.

Da die Struktur mit der Nut 1a versehen und auf ihrem Boden das n⁻-Störstellengebiet 7a gebildet ist, kann die Tiefe des Übergangs zwischen dem n⁻-Störstellengebiet 7a und dem p⁻-Wannengebiet 3 größer als diejenige in der mit der Nut 1a nicht versehenen in Fig. 55 gezeigten herkömmlichen Struk tur sein. Folglich kann die Übergangskapazität größer als bei der in Fig. 55 gezeigten herkömmlichen Struktur sein, wie es bei der ersten Ausführungsform ausgeführt sein kann, und kann die Kapazität des Speicherungsknotens vergrößert werden, so daß der Widerstand gegen einen leichten Fehler verbessert werden kann.

Bei dem Verfahren zum Herstellen der Halbleiterspeicherein richtung der vorliegenden Ausführungsform wird unter Verwen dung des Resistmusters 55 als Maske eine Ionenimplantation zum Bilden des n⁺-Störstellengebiets 9a ausgeführt. Das Re sistmuster 55 kann eine derartige Konfiguration aufweisen, daß es die ganze Oberfläche des Speicherzellgebiets bedeckt und das Peripherieschaltungsgebiet nicht bedeckt. Das Struk turieren des Resistmusters 55 kann im Vergleich zu der ersten und der dritten Ausführungsform noch leichter ausge führt werden. Folglich ist es nicht notwendig, die Photo lithographietechnik mit der großen Ausrichtungsgenauigkeit zu verwenden, so daß die Kosten verkleinert werden können.

Die fünfte Ausführungsform

Fig. 42 ist ein Querschnitt längs der Linie X-X′ in Fig. 43. Fig. 42 zeigt sowohl ein Speicherzellgebiet als auch ein Peripherieschaltungsgebiet.

Unter Bezugnahme auf die Fig. 42 und 43 enthält diese Ausführungsform eine Titansilizid-(TiSi-)Schicht 73, die nicht nur auf den Sourcegebieten der Treibertransistoren Q1 und Q2, sondern auch auf den Source/Draingebieten des MOS-Transistors in der Peripherieschaltung gebildet ist. In die sem Fall wird eine Verarbeitung ausgeführt, um eine Isolier schicht 81 zu bilden, welche Öffnungen 81a und 81b aufweist, die sowohl auf den Sourcegebieten der Treibertransistoren Q1 und Q2 als auch auf den Source/Draingebieten des MOS-Transi stors in der Peripherieschaltung liegen. Danach werden Schritte ausgeführt, die denen in der vierten Ausführungs form ähnlich sind, so daß sowohl auf den Oberflächen der Sourcegebiete der Treibertransistoren Q1 und Q2 als auch auf den Oberflächen der paarweise vorgesehenen Source/Drainge biete des MOS-Transistors in dem Peripherieschaltungsgebiet Silizidschichten 71 und 73 gebildet werden.

Dann werden Schritte, die denen in der ersten Ausführungs form ähnlich sind, ausgeführt, um die Massezwischenverbin dungsschichten, die großen Widerstände R1 und R2 und die Bitleitungen zu bilden.

Bei dem Herstellungsverfahren der vorliegenden Ausführungs form wird im Unterschied zu der vierten Ausführungsform an irgendeiner Stelle das n⁺-Störstellengebiet 9a nicht gebil det, so daß der Schritt zum Bilden des n⁺-Störstellengebiets 9a eliminiert und der Prozeß vereinfacht werden kann.

Bei der Halbleiterspeichereinrichtung der vorliegenden Aus führungsform sind in den Source/Draingebieten des MOS-Tran sistors in der Peripherieschaltung die Schichten aus einem Silizid mit großer Schmelztemperatur gebildet, so daß der Flächenwiderstand in den Source/Draingebieten verkleinert werden kann.

Bei der herkömmlichen Halbleiterspeichereinrichtung hat die Seitenwandungsisolierschicht 29 eine kleine Breite W von etwa 500 bis etwa 800 Å, wie in Fig. 44 gezeigt, und wird zum Bilden der die Source/Draingebiete bildenden n⁻-Stör stellengebiete 7a das Neigungswinkeldrehimplantierverfahren nicht verwendet. Daher kommt in einem Gebiet S₁ ein Durch stoßen der Silizidschicht 73 in der lateralen Richtung in der Figur vor, welches einen Kurzschluß zwischen dem Source/Draingebiet 7a und dem p⁻-Wannengebiet 3 verursachen kann.

Im Unterschied zu der vorstehenden verwendet die vorliegende Ausführungsform das Neigungswinkeldrehimplantierverfahren mit 45 Grad zum Bilden der n⁻-Störstellengebiete 7a, die die Source/Draingebiete bilden, wie in Fig. 45 gezeigt. An dem seitlichen Ende in der Figur wird die Oberfläche der Sili zidschicht 73 daher mit dem n⁻-Störstellengebiet 7a bedeckt. Daher kann die vorliegende Ausführungsform einen Kurzschluß zwischen den n⁻-Störstellengebieten 7a, d. h. den Source/Draingebieten, und dem p⁻-Wannengebiet 3 verhindern.

Die sechste Ausführungsform

Die Fig. 46 und 47 zeigen Schnitte längs der Linie X-X′ in den Fig. 48 und 49.

Fig. 46 stellt einen Zustand vor der Bildung der Gateelek trodenschicht 17 in dem in Fig. 4 gezeigten Zustand dar.

In der vorstehend beschriebenen ersten Ausführungsform wer den durch Implantieren von p-Typ-Störstellen wie beispiels weise Bor (B) unter vorbestimmten Bedingungen, nachdem das p⁻-Wannengebiet 3 gebildet ist, die Schwellenspannungen Vth des Zugriffstransistors und des Treibertransistors festge setzt.

Bei dem Herstellungsverfahren der vorliegenden Ausführungs form wird inzwischen ein p⁻-Wannengebiet 3a gebildet und dann auf Gebieten, in denen die Öffnungen 25a₁ und 25b₁ der Gateelektrodenschicht 17 zu bilden sind, ein Resistmuster S7 gebildet. Dann werden zum Festsetzen der Schwellenspannungen Vth des Zugriffstransistors und des Treibertransistors unter Verwendung des Resistmusters 57 als Maske p-Typ-Störstellen wie beispielsweise Bor (B) implantiert.

Unter Bezugnahme auf die Fig. 47 und 49 werden dann Schritte, die den in den Fig. 4 bis 7 dargestellten Schritten der ersten Ausführungsform ähnlich sind, ausge führt, um ein n⁻-Störstellengebiet 7a, ein n⁺-Störstellen gebiet 9a und ein n-Typ-Störstellengebiet 11a zu bilden.

Die Schritte danach sind im wesentlichen dieselben wie die jenigen bei der ersten Ausführungsform und werden somit nachstehend nicht beschrieben.

Die Fig. 50 und 51 sind Darstellungen, welche die Vertei lungen der Störstellenkonzentration längs der Linien A-A′ und B-B′ in Fig. 47 zeigen. Bei dem Herstellungsverfahren der vorliegenden Ausführungsform werden bei dem in Fig. 46 gezeigten Schritt in den Boden der Nut 1a Störstellen (Bor) zum Steuern der Schwellenspannung nicht implantiert. Daher ist auf dem Boden der Nut 1a ein Störstellenkonzentrations maximum (strichlierte Linie), das durch die Störstellen implantation zum Steuern der Schwellenspannung verursacht werden kann, nicht vorhanden, wie es in Fig. 50 gesehen werden kann. Daher kann die Störstellenkonzentration des p⁻-Wannengebiets 3 in dem Übergang in das n⁻-Störstellengebiet 7a kleiner als diejenige in der das Maximum (strichlierte Linie) zur Schwellenspannungssteuerung enthaltenden Struktur sein. Folglich kann durch Verkleinern der Störstellenkonzen tration des p⁻-Wannengebiets 3 in dem Übergang zwischen dem n⁻-Störstellengebiet 7a und dem p⁻-Wannengebiet 3 das elek trische Feld der Verarmungsschicht abgeschwächt und somit der Übergangsleckstrom verkleinert werden.

In die Gebiete unmittelbar unter den Gateelektrodenschichten 27a und 27b der Treibertransistoren wird Bor zur Schwellen spannungssteuerung implantiert. Daher sind von der Substrat oberfläche aus in einer Tiefe von 0,2 bis 0,3 µm in den Ge bieten unmittelbar unter den Gateelektrodenschichten 27a und 27b die p-Typ-Störstellenmaxima zur Schwellenspannungssteue rung vorhanden.

Die siebente Ausführungsform

Die erste bis sechste Ausführungsform sind beschrieben wor den in Verbindung mit Strukturen, bei denen zur Verbindung zwischen der Gateelektrodenschicht und dem p⁻-Wannengebiet 3 in dem Treibertransistor ein sogenannter Direktkontakt und zur Verbindung zwischen ihnen ein sogenannter Teildirektkon takt verwendet wird. Doch die Erfindung ist nicht auf sie beschränkt und kann bei einer sowohl den Direktkontakt als auch den Teildirektkontakt verwendenden Struktur verwendet werden, wie in Fig. 52 gezeigt, in welchem Falle eine ähn liche Wirkung erreicht werden kann.

Wie in Fig. 52 gezeigt, sind insbesondere die Gateelektro denschichten 27a und 27b der Treibertransistoren Q1 und Q2 im Direktkontakt mit der Substratoberfläche und in den Kon taktabschnitten n-Typ-Störstellengebiete 11a₂ gebildet. Die Gateelektrodenschicht 27a ist mit dem Substrat mittels des Gebiets mit kleinem Widerstand 37a elektrisch verbunden.

Die Zwischenschichtisolierschichten 31 und 35 sind mit einem die Gateelektrodenschicht 27b und das p⁻-Wannengebiet 3 auf deckenden Kontaktloch 135a versehen. Ein Gebiet mit kleinem Widerstand 37a ist in dem Kontaktloch 135a gebildet, um eine elektrische Verbindung zwischen der Gateelektrodenschicht 27b und dem p⁻-Wannengebiet 3 vorzusehen. Eine Nut 1a ist in einem Gebiet gebildet, in welchem das Gebiet mit kleinem Widerstand 37a im Kontakt mit dem p⁻-Wannengebiet 3 ist, und die Seiten- und die Bodenoberflächen der Nut 1a sind mit einem n-Typ-Störstellengebiet 11a₁ bedeckt.

Da die Strukturen, die sich von den vorstehenden unterschei den, im wesentlichen dieselben wie die in Fig. 1 gezeigten Strukturen der ersten Ausführungsform sind, tragen dieselben oder ähnliche Abschnitte und Teile dieselben Bezugszeichen und werden nachstehend nicht beschrieben.

Die achte Ausführungsform

Bei der ersten bis sechsten Ausführungsform wird als Stör stelle zum Bilden des n⁻-Störstellengebiets 7a Arsen (As) mit einem kleinen Diffusionskoeffizienten verwendet, um die Tiefe des Übergangs zu verkleinern. In dem Peripherieschal tungstransistor kann jedoch zum Verhindern einer Degradation heißer Träger ein Transistor mit großer Gatelänge verwendet werden. In diesem Fall wird es vorgezogen, durch eine Nei gungswinkeldrehimplantation von anderen n-Typ-Störstellen wie beispielsweise von Phosphor (P) mit einem großen Diffu sionskoeffizienten ein n⁻-Störstellengebiet zu bilden. Dies mäßigt das Profil des Übergangs zwischen dem Drain und dem p⁻-Wannengebiet in einer Richtung längs der Substratober fläche und schwächt somit das elektrische Feld des Drains ab, so daß die Degradation unterdrückt werden kann.

Fig. 53 ist eine Darstellung, welche die Änderung der Lebensdauer in den Fällen zeigt, in denen für die Source/Draingebiete unter denselben Bedingungen Phosphor (P) und Arsen (As) implantiert sind. Aus Fig. 53 kann ersehen werden, daß die Implantation des Phosphors das elektrische Feld des Drains wirksam abschwächen und somit die Lebens dauer vergrößern kann. Mit Rücksicht darauf kann zum Bilden des n⁻-Störstellengebiets 7a der Speicherzelle Arsen (As), d. h. eine Störstelle mit kleinem Diffusionskoeffizienten, und zum Bilden der n⁻-Source/Draingebiete der Peripherie schaltung Phosphor, d. h. eine Störstelle mit großem Diffu sionskoeffizienten, verwendet werden, wodurch die Zuverläs sigkeit der Halbleiterspeichereinrichtung weiter verbessert werden kann.

Die Ausführungsformen sind in Verbindung mit Strukturen beschrieben worden, bei welchen die Treibertransistoren Q1 und Q2, die Zugriffstransistoren Q3 und Q4 und der Transi stor in dem Peripherieschaltungsgebiet MOS-Transistoren sind. Doch sie können ein anderer Typ von Transistoren sein, vorausgesetzt, daß sie MIS-(Metall-Isolator-Halblei ter-)Transistoren sind.

Obwohl die vorliegende Erfindung detailliert beschrieben und dargestellt worden ist, ist es selbstverständlich, daß die selbe nur veranschaulichend und beispielhaft ist und keiner Beschränkung unterliegt, wobei der Inhalt und der Bereich der vorliegenden Erfindung nur durch die beigefügten An sprüche beschränkt sind.

Claims

1. Mit statischen Speicherzellen versehene Halbleiterspei chereinrichtung, welche umfaßt:
ein Halbleitersubstrat (1, 3), das eine Hauptoberfläche auf weist und auf der Hauptoberfläche mit einer Nut (1a) verse hen ist; und
einen Zugriffstransistor (Q3, Q4) mit einem Paar von Source/Draingebieten (13a, 15a), die auf der Hauptoberfläche gebildet und voneinander beabstandet sind, bei welchem das eine der Source/Draingebiete (15a) des Zugriffstransi stors aufweist:
ein erstes Störstellengebiet (9a), das auf der Hauptober fläche gebildet ist und von der Hauptoberfläche aus eine erste Diffusionstiefe hat,
ein zweites Störstellengebiet (7a), das auf der Hauptober fläche gebildet ist, im Kontakt mit einem Ende des ersten Störstellengebiets auf der Seite des anderen der Source/Draingebiete ist und eine kleinere Störstellenkon zentration als das erste Störstellengebiet hat, und ein drittes Störstellengebiet (7a), das von dem zweiten Störstellengebiet mit dem ersten Störstellengebiet dazwi schen beabstandet ist, auf einer ganzen Bodenoberfläche der Nut gebildet ist und von der Bodenoberfläche der Nut aus eine zweite Diffusionstiefe aufweist, die kleiner als die erste Diffusionstiefe ist.

2. Halbleiterspeichereinrichtung nach Anspruch 1, bei wel cher das dritte Störstellengebiet (7a) eine kleinere Stör stellenkonzentration als das erste Störstellengebiet (9a) hat.

3. Halbleiterspeichereinrichtung nach Anspruch 1, welche ferner umfaßt:
einen Treibertransistor (Q1, Q2) mit einem Paar von Source/Draingebieten (21a, 21b), die auf der Hauptoberfläche gebildet und voneinander beabstandet sind, und einer Gate elektrodenschicht (27a, 27b), die auf einem Gebiet zwischen dem Paar von Source/Draingebieten mit einer Gateisolier schicht (25a, 25b) dazwischen gebildet ist; und
ein Lastelement (R1, R2), das an dem einen seiner Enden mit der Gateelektrodenschicht des Treibertransistors elektrisch verbunden ist und an dem anderen Ende mit einer Stromversor gungspotentialleitung (37c, 39c) verbunden ist.

4. Halbleiterspeichereinrichtung nach Anspruch 3, bei wel cher
die Gateelektrodenschicht (27a, 27b) des Treibertransistors (Q1, Q2) im Kontakt mit einer Oberfläche des einen der Source/Draingebiete (15a) des Zugriffstransistors (Q3, Q4) ist und
das eine Ende des Lastelements (R1, R2) im Kontakt mit der Oberfläche der Gateelektrodenschicht des Treibertransistors ist.

5. Halbleiterspeichereinrichtung nach Anspruch 3, Lei wei cher das eine Ende des Lastelements (R1, R2) im Kontakt mit einer Oberfläche der Gateelektrodenschicht (27a, 27b) des Treibertransistors (Q1, Q2) und einer Oberfläche des einen der Source/Draingebiete (15a) des Zugriffstransistors (Q3, Q4) ist.

6. Halbleiterspeichereinrichtung nach Anspruch 3, bei wel cher
die Gateelektrodenschicht (27a, 27b) des Treibertransistors (Q1, Q2) im Kontakt mit einer Oberfläche des einen der Source/Draingebiete (15a) des Zugriffstransistors (Q3, Q4) ist und
das eine Ende des Lastelements (R1, R2) im Kontakt mit der Oberfläche der Gateelektrodenschicht des Treibertransistors und der Oberfläche des einen der Source/Draingebiete des Zu griffstransistors ist.

7. Halbleiterspeichereinrichtung nach Anspruch 1, welche ferner umfaßt:
einen Treibertransistor (Q1, Q2) mit einem Paar von Source/Draingebieten (21a, 21b), die auf der Hauptoberfläche gebildet und voneinander beabstandet sind, und einer Gate elektrodenschicht (27a, 27b), die auf einem Gebiet zwischen dem Paar von Source/Draingebieten mit einer Gateisolier schicht (25a, 25b) dazwischen gebildet ist, bei welchem in einer Tiefe eines Übergangs zwischen dem Halbleitersub strat und dem auf dem Boden der Nut angeordneten dritten Störstellengebiet (7a) eine Störstellenkonzentration des Halbleitersubstrats (1, 3) unmittelbar unter der Nut (1a) kleiner als die Störstellenkonzentration des Halbleitersub strats unmittelbar unter der Gateelektrodenschicht des Trei bertransistors ist.

8. Halbleiterspeichereinrichtung nach Anspruch 1, bei wel cher eine Tiefe von der Hauptoberfläche bis zur Bodenober fläche der Nut (1a) 300 Å oder größer ist.

9. Halbleiterspeichereinrichtung nach Anspruch 3, bei wei cher das Lastelement (R1, R2) ein Widerstand ist.

10. Halbleiterspeichereinrichtung nach Anspruch 3, bei wei cher das Lastelement ein Dünnfilmtransistor ist und das mit der Gateelektrodenschicht (27a, 27b) des Treibertransistors (Q1, Q2) elektrisch verbundene Ende des Lastelements ent weder ein Draingebiet oder eine Gateelektrodenschicht des Dünnfilmtransistors ist.

11. Mit statischen Speicherzellen versehene Halbleiterspei chereinrichtung, welche umfaßt:
ein Halbleitersubstrat, das eine Hauptoberfläche aufweist und auf der Hauptoberfläche mit einer Nut (1a) versehen ist;
einen Treibertransistor (Q1) mit einem Paar von Source/Draingebieten, die auf der Hauptoberfläche gebildet und voneinander beabstandet sind; wobei
das Sourcegebiet des Treibertransistors aufweist:
ein erstes Störstellengebiet (9a), das auf der Hauptober fläche gebildet ist und von der Hauptoberfläche aus eine erste Diffusionstiefe hat, und
ein zweites Störstellengebiet (7a), das auf der Hauptober fläche gebildet ist, im Kontakt mit einem Ende des ersten Störstellengebiets auf der Draingebietsseite ist und eine kleinere Störstellenkonzentration als das erste Störstellen gebiet hat; und
einen Zugriffstransistor (Q3) mit einem Paar von Source/Draingebieten, die auf der Hauptoberfläche gebildet und voneinander beabstandet sind, bei welchem das eine der Source/Draingebiete (7a) des Zugriffstransi stors auf einer ganzen Bodenoberfläche der Nut gebildet ist und von der Bodenoberfläche der Nut aus eine zweite Diffu sionstiefe aufweist, die kleiner als die erste Diffusions tiefe ist.

12. Halbleiterspeichereinrichtung nach Anspruch 11, bei welcher das eine der Source/Draingebiete des Zugriffstransi stors (Q3) eine kleinere Störstellenkonzentration als das erste Störstellengebiet (9a) hat.

13. Halbleiterspeichereinrichtung nach Anspruch 11, bei welcher das Draingebiet (7a) des Treibertransistors (Q1) und das Paar von Source/Draingebieten (7a) des Zugriffstransi stors (Q3) jeweils eine Störstellenkonzentration von 1 × 10¹⁹ cm^-3 oder weniger haben.

14. Mit statischen Speicherzellen und einer Peripherie schaltung versehene Halbleiterspeichereinrichtung, welche umfaßt:
ein Halbleitersubstrat (1, 3), das eine Hauptoberfläche auf weist und auf der Hauptoberfläche mit einer Nut (1a) verse hen ist;
einen MIS-Transistor, der in der Peripherieschaltung enthal ten ist und ein Paar von Source/Draingebieten aufweist, die auf der Hauptoberfläche gebildet und voneinander beabstandet sind; wobei
das eine der Source/Draingebiete des MIS-Transistors auf weist:
ein erstes Störstellengebiet (9a), das auf der Hauptober fläche gebildet ist und von der Hauptoberfläche aus eine erste Diffusionstiefe hat, und
ein zweites Störstellengebiet (7a), das auf der Hauptober fläche gebildet ist, im Kontakt mit einem Ende des ersten Störstellengebiets auf der Seite des anderen der Source/Draingebiete ist und eine kleinere Störstellenkon zentration als das erste Störstellengebiet hat; und
einen Zugriffstransistor (Q3) mit einem Paar von Source/Draingebieten, die auf der Hauptoberfläche gebildet und voneinander beabstandet sind, bei welchem das eine der Source/Draingebiete (7a) des Zugriffstransi stors auf einer ganzen Bodenoberfläche der Nut gebildet ist und von der Bodenoberfläche der Nut aus eine zweite Diffu sionstiefe hat, die kleiner als die erste Diffusionstiefe ist.

15. Halbleiterspeichereinrichtung nach Anspruch 14, bei welcher das eine der Source/Draingebiete des Zugriffstransi stors (Q3) eine kleinere Störstellenkonzentration als das erste Störstellengebiet hat.

16. Halbleiterspeichereinrichtung nach Anspruch 14, welche ferner umfaßt:
einen Treibertransistor (Q1) mit einem Paar von Source/Draingebieten, die auf der Hauptoberfläche gebildet und voneinander beabstandet sind, und einer Gateelektroden schicht (27a, 27b), die auf einem Gebiet zwischen dem Paar von Source/Draingebieten mit einer Gateisolierschicht (25a, 25b) dazwischen gebildet ist, bei welchem das Paar von Source/Draingebieten des Treibertransistors und das Paar von Source/Draingebieten des Zugriffstransistors (Q3) jeweils eine Störstellenkonzentration von 1 × 10¹⁹ cm^-3 oder weniger aufweisen.

17. Halbleiterspeichereinrichtung nach Anspruch 14, welche ferner umfaßt:
einen Treibertransistor (Q1) mit einem Paar von Source/Draingebieten, die auf der Hauptoberfläche gebildet und voneinander beabstandet sind, und einer Gateelektroden schicht (27a, 27b), die auf einem Gebiet zwischen dem Paar von Source/Draingebieten mit einer Gateisolierschicht (25a, 25b) dazwischen gebildet ist, bei welchem im Kontakt mit der Oberfläche des Sourcegebiets (7a) des Treibertransistors eine Silizidschicht (71) gebildet ist.

18. Halbleiterspeichereinrichtung nach Anspruch 14, bei welcher das Paar von Source/Draingebieten des Zugriffstran sistors (Q3) Arsen als in sie eingeführte Störstellen ent hält und das Paar von Source/Draingebieten des in der Peri pherieschaltung enthaltenen MIS-Transistors Phosphor als in sie eingeführte Störstellen enthält.

19. Mit statischen Speicherzellen und einer Peripherie schaltung versehene Halbleiterspeichereinrichtung, welche umfaßt:
ein Halbleitersubstrat (1, 3) mit einer Hauptoberfläche;
einen Zugriffstransistor (Q3) mit einem Paar von Source/Draingebieten, die auf der Hauptoberfläche gebildet und voneinander beabstandet sind;
einen Treibertransistor (Q1) mit einem Paar von Source/Draingebieten, die auf der Hauptoberfläche gebildet und voneinander beabstandet sind;
einen MIS-Transistor, der ein Paar von Source/Draingebieten aufweist, die auf der Hauptoberfläche gebildet und voneinan der beabstandet sind, und in der Peripherieschaltung enthalten ist; wobei
das Paar von Source/Draingebieten des Zugriffstransistors, das Paar von Source/Draingebieten des Treibertransistors und das Paar von Source/Draingebieten des MIS-Transistors je weils eine Störstellenkonzentration von 1 × 10¹⁹ cm^-3 oder weniger haben; und
eine im Kontakt mit einer Oberfläche des Sourcegebiets (7a) des Treibertransistors gebildete Silizidschicht (71).

20. Halbleiterspeichereinrichtung nach Anspruch 19, welche ferner eine zweite und eine dritte Silizidschicht (73) um faßt, die im Kontakt mit entsprechenden Oberflächen des Paares von Source/Draingebieten des in der Peripherieschal tung enthaltenen MIS-Transistors gebildet sind.

21. Halbleiterspeichereinrichtung nach Anspruch 19, bei welcher das Paar von Source/Draingebieten des Zugriffstran sistors (Q3) und des Treibertransistors (Q1) Arsen als in sie eingeführte Störstellen enthält und das Paar von Source/Draingebieten des in der Peripherieschaltung enthal tenen MIS-Transistors Phosphor als in sie eingeführte Stör stellen enthält.

22. Verfahren zum Herstellen einer mit statischen Speicher zellen versehenen Halbleiterspeichereinrichtung, welches die Schritte umfaßt:
einen Schritt zum Bilden einer Isolierschicht (17) mit einer einen Abschnitt einer Hauptoberfläche eines Halbleitersub strats (1, 3) aufdeckenden Öffnung (25a₁, 25b₁) auf der Hauptoberfläche des Halbleitersubstrats;
einen Schritt zum Bilden einer die Öffnung füllenden leiten den Schicht auf der Isolierschicht;
einen Schritt zum Ätzen der leitenden Schicht, um eine auf der Isolierschicht verlaufende Gateelektrodenschicht (19a, 19b) eines Zugriffstransistors (Q3, Q4) und eine Gateelek trodenschicht (27a, 27b) eines Treibertransistors, die einen Abschnitt der Öffnung so bedeckt, daß sie in Kontakt mit der Hauptoberfläche des Halbleitersubstrats kommt, und auf der Isolierschicht verläuft, zu bilden und um eine Nut (1a) auf der Hauptoberfläche des Halbleitersubstrats zu bilden, wel che mit der Gateelektrodenschicht des Treibertransistors nicht bedeckt und durch die Öffnung aufgedeckt wird;
einen Schritt zum Bilden eines Paares von ersten Störstel lengebieten (7a), die auf gegenüberliegenden Seiten eines Gebiets unter der Gateelektrodenschicht des Zugriffstransi stors liegen und von der Hauptoberfläche aus eine erste Diffusionstiefe haben, auf der Hauptoberfläche durch Einfüh ren von Störstellen unter Verwendung der Gateelektroden schicht des Zugriffstransistors und des Treibertransistors als Maske; wobei
das eine der ersten Störstellengebiete auf einer ganzen Bodenoberfläche der Nut gebildet und mit der Gateelektroden schicht des Treibertransistors elektrisch verbunden wird;
einen Schritt zum Bilden einer Seitenwandungsisolierschicht (29) auf einer Seitenwandung der Gateelektrodenschicht des Zugriffstransistors;
einen Schritt zum Bilden eines Resistmusters (51) auf der Nut und Einführen von Störstellen unter Verwendung der Gate elektrodenschicht des Zugriffstransistors, der Seitenwan dungsisolierschicht und des Resistmusters als Maske, um auf der Hauptoberfläche ein Paar von zweiten Störstellengebieten (9a) zu bilden, die auf gegenüberliegenden Seiten von Ge bieten unter der Gateelektrodenschicht des Zugriffstransi stors und der Seitenwandungsisolierschicht liegen, von der Hauptoberfläche aus eine zweite Diffusionstiefe haben, die größer als die erste Diffusionstiefe ist, und eine größere Störstellenkonzentration als das erste Störstellengebiet aufweisen; und
einen Schritt zum Bilden eines Lastelements (R1, R2), dessen eines Ende verbunden wird mit der Oberfläche der Gateelek trodenschicht des Treibertransistors und dessen anderes Ende verbunden wird mit einer Stromversorgungspotentialleitung (37c, 39c).

23. Verfahren zum Herstellen der Halbleiterspeicherein richtung nach Anspruch 22, bei welchem der Schritt zum Bil den der ersten Störstellengebiete (7a) einen Schritt zum Implantieren von Störstellen mittels eines Drehimplantier verfahrens aufweist.

24. Verfahren zum Herstellen einer mit statischen Speicher zellen versehenen Halbleiterspeichereinrichtung, welches die Schritte umfaßt:
einen Schritt zum Bilden einer leitenden Schicht auf einer Hauptoberfläche eines Halbleitersubstrats (1, 3) mit einer Isolierschicht dazwischen;
einen Schritt zum Bilden einer Gateelektrodenschicht (19a, 19b) eines Zugriffstransistors (Q3, Q4) und einer Gateelek trodenschicht (27a, 27b) eines Treibertransistors (Q1, Q2), welche auf der Isolierschicht verlaufen, durch Ätzen der leitenden Schicht;
einen Schritt zum Bilden eines Paares von ersten Störstel lengebieten (7a), die auf gegenüberliegenden Seiten eines Gebiets unter der Gateelektrodenschicht des Zugriffstransi stors liegen, auf der Hauptoberfläche durch Einführen von Störstellen unter Verwendung der Gateelektrodenschicht des Zugriffstransistors und des Treibertransistors als Maske; einen Schritt zum Bilden einer Seitenwandungsisolierschicht (29) auf einer Seitenwandung der Gateelektrodenschicht des Zugriffstransistors;
einen Schritt zum Bilden eines Resistmusters auf einem Ab schnitt des ersten Störstellengebiets in der Nähe eines Endes der Gateelektrodenschicht des Treibertransistors und auf einem Ende der Gateelektrodenschicht des Treibertransi stors und zum Einführen von Störstellen unter Verwendung der Gateelektrodenschicht des Zugriffstransistors, der Seiten wandungsisolierschicht und des Resistmusters als Maske, um auf der Hauptoberfläche ein Paar von zweiten Störstellen gebieten (9a) zu bilden, die auf gegenüberliegenden Seiten von Gebieten unter der Gateelektrodenschicht des Zugriffs transistors und der Seitenwandungsisolierschicht liegen und von der Hauptoberfläche aus eine erste Diffusionstiefe haben;
einen Schritt zum Bilden einer Nut (1a) auf der mit dem ersten Störstellengebiet versehenen Hauptoberfläche in der Nähe der Gateelektrodenschicht des Treibertransistors; einen Schritt zum Bilden eines Lastelements (R1, R2), dessen eines Ende im Kontakt mit einer Bodenoberfläche der Nut und der Gateelektrodenschicht des Treibertransistors ist und dessen anderes Ende verbunden ist mit einer Stromversor gungspotentialleitung (37c, 39c); und
einen Schritt zum Bilden eines dritten Störstellengebiets (11a), das von der Bodenoberfläche der Nut aus eine zweite Diffusionstiefe aufweist, die kleiner als die erste Diffu sionstiefe ist, und mit den ersten und den zweiten Störstel lengebieten elektrisch verbunden ist, auf der ganzen Boden oberfläche der Nut.

25. Verfahren zum Herstellen einer mit statischen Speicher zellen versehenen Halbleiterspeichereinrichtung, welches die Schritte umfaßt:
einen Schritt zum Bilden einer Isolierschicht (17) mit einer einen Abschnitt einer Hauptoberfläche eines Halbleitersub strats (1, 3) aufdeckenden Öffnung (25a₁, 25b₁) auf der Hauptoberfläche des Halbleitersubstrats;
einen Schritt zum Bilden einer die Öffnung füllenden leiten den Schicht auf der Isolierschicht;
einen Schritt zum Ätzen der leitenden Schicht, um eine auf der Isolierschicht verlaufende Gateelektrodenschicht (19a, 19b) eines Zugriffstransistors (Q3, Q4) und eine Gateelek trodenschicht (27a, 27b) eines Treibertransistors, die einen Abschnitt der Öffnung so bedeckt, daß sie in Kontakt mit der Hauptoberfläche des Halbleitersubstrats kommt, und auf der Isolierschicht verläuft, zu bilden und um eine Nut (1a) auf der Hauptoberfläche des Halbleitersubstrats zu bilden, wel che mit der Gateelektrodenschicht des Treibertransistors nicht bedeckt und durch die Öffnung aufgedeckt wird;
einen Schritt zum Einführen von Störstellen unter Verwendung der Gateelektrodenschicht des Zugriffstransistors und des Treibertransistors als Maske, um auf der Hauptoberfläche ein Paar von ersten Störstellengebieten (7a) zu bilden, die auf gegenüberliegenden Seiten eines Gebiets unter der Gateelek trodenschicht des Zugriffstransistors liegen, und um auf der Hauptoberfläche ein Paar von zweiten Störstellengebieten (7a) zu bilden, die auf gegenüberliegenden Seiten eines Ge biets unter der Gateelektrodenschicht des Treibertransistors liegen; wobei
die ersten und die zweiten Störstellengebiete jeweils von der Hauptoberfläche aus eine erste Diffusionstiefe aufweisen und das eine der ersten Störstellengebiete auf einer ganzen Bodenoberfläche der Nut gebildet und mit der Gateelektroden schicht des Treibertransistors elektrisch verbunden wird;
einen Schritt zum Bilden einer Seitenwandungsisolierschicht (29) auf einer Seitenwandung der Gateelektrodenschicht des Treibertransistors und
einen Schritt zum Bilden eines dritten Störstellengebiets (9a), das von der Hauptoberfläche aus eine zweite Diffu sionstiefe hat, die größer als die erste Diffusionstiefe st, und eine größere Störstellenkonzentration als das erste Störstellengebiet aufweist, auf der Hauptoberfläche durch selektives Einführen von Störstellen in das eine der zweiten Störstellengebiete, das ein Sourcegebiet des Treibertransi stors bildet, unter Verwendung der Gateelektrodenschicht des Treibertransistors und der Seitenwandungsisolierschicht als Maske.

26. Verfahren zum Herstellen der Halbleiterspeicherein richtung nach Anspruch 25, bei welchem der Schritt zum Bil den der ersten und der zweiten Störstellengebiete einen Schritt zum Implantieren von Störstellen mittels eines Drehimplantierverfahrens aufweist.

27. Verfahren zum Herstellen einer mit statischen Speicher zellen und einer Peripherieschaltung versehenen Halbleiter speichereinrichtung, welches die Schritte umfaßt:
einen Schritt zum Bilden einer Isolierschicht (17) mit einer einen Abschnitt einer Hauptoberfläche eines Halbleitersub strats (1, 3) aufdeckenden Öffnung (25a₁, 25b₁) auf der Hauptoberfläche des Halbleitersubstrats;
einen Schritt zum Bilden einer die Öffnung füllenden leiten den Schicht auf der Isolierschicht;
einen Schritt zum Ätzen der leitenden Schicht, um eine auf der Isolierschicht verlaufende Gateelektrodenschicht (19a, 19b) eines Zugriffstransistors und eine Gateelektroden schicht (63) eines in der Peripherieschaltung enthaltenen MIS-Transistors zu bilden und um eine Nut (1a) auf der Hauptoberfläche des Halbleitersubstrats, die durch die Öff nung aufgedeckt wird, zu bilden;
einen Schritt zum Einführen von Störstellen unter Verwendung der Gateelektrodenschicht des Zugriffstransistors und des MIS-Transistors als Maske, um auf der Hauptoberfläche ein Paar von ersten Störstellengebieten (7a) zu bilden, die auf gegenüberliegenden Seiten eines Gebiets unter der Gateelek trodenschicht des Zugriffstransistors liegen, und um auf der Hauptoberfläche ein Paar von zweiten Störstellengebieten (7a) zu bilden, die auf gegenüberliegenden Seiten eines Ge biets unter der Gateelektrodenschicht des MIS-Transistors liegen; wobei
die ersten und die zweiten Störstellengebiete jeweils von der Hauptoberfläche aus eine erste Diffusionstiefe aufweisen und das eine der ersten Störstellengebiete auf einer ganzen Bodenoberfläche der Nut gebildet wird;
einen Schritt zum Bilden einer Seitenwandungsisolierschicht (29) auf einer Seitenwandung der Gateelektrodenschicht des MIS-Transistors und
einen Schritt zum Bilden eines Resistmusters (55) auf einem Gebiet der Speicherzelle und Einführen von Störstellen in das zweite Störstellengebiet unter Verwendung der Gateelek trodenschicht des MIS-Transistors, der Seitenwandungsiso lierschicht und des Resistmusters als Maske, um auf der Hauptoberfläche ein drittes Störstellengebiet (9a) zu bil den, das von der Hauptoberfläche aus eine zweite Diffusions tiefe hat, die größer als die erste Diffusionstiefe ist, und eine größere Störstellenkonzentration als das erste Stör stellengebiet hat.

28. Verfahren zum Herstellen der Halbleiterspeicherein richtung nach Anspruch 27, bei welchem der Schritt zum Bil den der ersten und der zweiten Störstellengebiete einen Schritt zum Implantieren von Störstellen mittels eines Dreh implantierverfahrens aufweist.

29. Verfahren zum Herstellen der Halbleiterspeicherein richtung nach Anspruch 27, bei welchem durch Einführung von Arsen die ersten Störstellengebiete (7a) und durch Einfüh rung von Phosphor die zweiten Störstellengebiete (7a) gebil det werden.

30. Verfahren zum Herstellen einer mit statischen Speicher zellen und einer Peripherieschaltung versehenen Halbleiter speichereinrichtung, welches die Schritte umfaßt:
einen Schritt zum Bilden von Gateelektrodenschichten (19a, 19b, 27a, 27b) eines Zugriffstransistors (Q3, Q4) und eines Treibertransistors (Q1, Q2) und einer Gateelektrodenschicht (63) eines MIS-Transistors, der in der Peripherieschaltung enthalten ist und eine vorbestimmte Musterkonfiguration auf weist, auf einer Hauptoberfläche eines Halbleitersubstrats (1, 3) mit einer Isolierschicht dazwischen;
einen Schritt zum Einführen von Störstellen unter Verwendung der Gateelektrodenschicht des Zugriffstransistors, des Trei bertransistors und des MIS-Transistors als Maske, um auf der Hauptoberfläche ein Paar von ersten Störstellengebieten (7a) zu bilden, die auf gegenüberliegenden Seiten eines Gebiets unter der Gateelektrodenschicht des Zugriffstransistors liegen, um auf der Hauptoberfläche ein Paar von zweiten Störstellengebieten (7a) zu bilden, die auf gegenüberliegen den Seiten eines Gebiets unter der Gateelektrodenschicht des Treibertransistors liegen, und um auf der Hauptoberfläche ein Paar von dritten Störstellengebieten (7a) zu bilden, die auf gegenüberliegenden Seiten eines Gebiets unter der Gate elektrodenschicht des MIS-Transistors liegen; wobei die ersten, die zweiten und die dritten Störstellengebiete jeweils eine Störstellenkonzentration von 1 × 10¹⁹ cm^-3 oder weniger aufweisen; und
einen Schritt zum Bilden einer Silizidschicht (71), die im Kontakt mit einer Oberfläche des einen der zweiten Störstel lengebiete, das ein Source des Treibertransistors bildet, ist.

31. Verfahren zum Herstellen der Halbleiterspeicherein richtung nach Anspruch 30, bei welchem der Schritt zum Bil den der ersten, der zweiten und der dritten Störstellenge biete einen Schritt zum Implantieren von Störstellen mittels eines Drehimplantierverfahrens aufweist.

32. Verfahren zum Herstellen der Halbleiterspeicherein richtung nach Anspruch 30, bei welchem durch Einführung von Arsen die ersten und die zweiten Störstellengebiete (7a) und durch Einführung von Phosphor die dritten Störstellengebiete (7a) gebildet werden.