DE10019708A1

DE10019708A1 - Halbleitervorrichtung

Info

Publication number: DE10019708A1
Application number: DE10019708A
Authority: DE
Inventors: Motoi Ashida; Yoshikazu Kamitani; Eiji Hamasuna
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-10-25
Filing date: 2000-04-20
Publication date: 2001-05-10
Also published as: CN101582427A; KR100377082B1; CN1305228A; KR20010039584A; JP2001127174A; US6531747B1; CN101582427B; TW478075B

Abstract

Ein Treibertransistor mit einer Gateelektrode (4a) ist auf der Oberfläche einer p-Wanne (2a) eines Siliziumsubstrates (1) ausgebildet. Ein Siliziumoxidfilm (7) und ein Siliziumnitridfilm (8) sind so ausgebildet, daß sie den Treibertransistor abdecken. Ein Zwischenlagen-Isolatorfilm (11) ist auf dem Siliziumnitridfilm (8) ausgebildet. Ein Kontaktloch (12c) ist so angeordnet, daß es planar zumindest die Gateelektorde (4a) überlappt. Somit wird eine Halbleitervorrichtung geschaffen, welche in der Lage ist, die gewünschten Funktionen durchzuführen und gleichzeitig eine verringerte Speicherzellengröße hat.

Description

Die vorliegende Erfindung betrifft eine Halbleitervor richtung und insbesondere betrifft sie eine Halbleitervor richtung mit einer statischen Speicherzelle mit wahlfreiem Zugriff (nachfolgend als "SRAM" bezeichnet).

In den letzten Jahren ist es wichtig geworden, Energie für und die benötigte Betriebsspannung einer Halbleitervor richtung in einer tragbaren Vorrichtung zu verringern, so daß die tragbare Vorrichtung durch eine Batterie so lang als möglich betrieben werden kann. Aufgrund dessen wird ein SRAM, welches mit niedriger Spannung und niedrigem Energie verbrauch betreibbar ist, zunehmend wichtiger.

Um die Anforderungen zu erfüllen, wird als Speicherzel le im SRAM eine CMOS-Speicherzelle verwendet. Die CMOS- Speicherzelle ist aus vier n-Kanal-MOS-Transistoren und zwei p-Kanal-MOS-Transistoren aufgebaut.

Für gewöhnlich werden zwei Zugriffstransistoren und zwei Treibertransistoren für eine SRAM-Speicherzelle ver wendet. Was eine CMOS-Speicherzelle betrifft, werden zwei Lasttranssistoren zusätzlich zu diesen genannten Transisto ren als Lastelemente verwendet.

Unter Bezugnahme auf Fig. 19 wird nun eine herkömmliche CMOS-Speicherzelle beschrieben. Gemäß Fig. 19 sind element bildende Regionen oder Bereiche 120a, 120b, 120c und 120d durch einen Feldisolationsfilm 103 voneinander getrennt auf der Oberfläche eines Siliziumsubstrates ausgebildet. Ein Zugriffstransistor T1 und ein Treibertransistor T3 sind auf dem elementbildenden Bereich 120a ausgebildet.

Ein Zugriffstransistor T2 und ein Treibertransistor T4 sind auf dem elementbildenden Bereich 120b ausgebildet. Ein Lasttransistor T5 ist auf dem elementbildenden Bereich 120c ausgebildet und ein Lasttransistor T6 ist auf dem element bildenden Bereich 120d ausgebildet.

Über die elementbildenden Bereiche 120a und 120b hinweg ist eine Gateelektrode 104c ausgebildet. Über die element bildenden Bereiche 120a und 120c ist eine Gateelektrode 104a ausgebildet. Über die elementbildenden Bereiche 120b und 120d hinweg ist eine Gateelektrode 104b ausgebildet.

Kontaktlöcher 112a, 112b und 112c sind ausgebildet, um die Oberfläche des elementbildenden Bereiches 120a freizulegen. Kontaktlöcher 112d, 112e und 112f sind ausgebildet, um die Oberfläche des elementbildenden Bereiches 120b freizu legen, Kontaktlöcher 112g und 112h sind ausgebildet, um die Oberfläche des elementbildenden Bereiches 120c freizulegen, und Kontaktlöcher 112i und 112j sind ausgebildet, um die Oberfläche des elementbildenden Bereiches 120d freizulegen.

Kontaktlöcher 112k und 112m sind ausgebildet, um die Oberfläche einer n-Wanne 120b freizulegen. Eine Gateelek trode 104d gehört zu einer anderen Speicherzelle, benach bart der momentan beschriebenen Speicherzelle. Eine Mehr zahl derartiger Speicherzellen ist in einem einzelnen SRAM auf einem Siliziumsubstrat ausgebildet.

Eine Möglichkeit eines Verfahrens zur Herstellung der oben erwähnten Speicherzelle wird nun unter Bezugnahme auf die Schnittdarstellungen beschrieben, welche entlang Linie XX-XX in Fig. 19 gemacht sind. Gemäß Fig. 20 ist eine p- Wanne 102a in einem bestimmten Bereich eines Silizium substrates 101 ausgebildet. Die Gateelektroden 104a und 104d sind auf der Oberfläche der p-Wanne 102a über einen Gateisolatorfilm 105 mit in Form von auf den Gates befind lichen Isolatorfilmen 106a und 106b ausgebildet.

Eine Verunreinigung, beispielsweise Phosphor, wird durch die Gateelektroden 104a und 104d und die Isolatorfil me 106a und 106b auf den Gates, welche als Masken dienen, eingebracht, so daß ein n^--Drainbereich 109a und ein n^-- Sourcebereich 109b gebildet werden.

Gemäß Fig. 21 wird beispielsweise durch CVD ein Silizi um(di)oxidfilm (nicht gezeigt) ausgebildet, um die Gate elektroden 104a und 104d und die Isolatorfilme 106a und 106b auf den Gates abzudecken. Der Siliziumoxidfilm wird anisotrop geätzt, wodurch Seitenwandisolatorfilme 107a an beiden Seitenoberflächen der Gateelektrode 104a gebildet werden. Weiterhin werden Seitenwandisolatorfilme 107b an beiden Seitenoberflächen der Gateelektrode 104d gebildet.

Durch die Seitenwandisolatorfilme 107a und 107b und die Isolatorfilme 106a und 106b auf den Gates, welche als Mas ken diesen, wird eine Verunreinigung des n-Typs einge bracht, wodurch ein n⁺-Drainbereich 110a und ein n⁺-Source bereich 110b gebildet werden.

Gemäß Fig. 22 wird ein Zwischenisolatorfilm 111, beste hend aus einem Siliziumoxidfilm, durch CVD auf dem Silizi umsubstrat 101 ausgebildet, um die Seitenwandisolatorfilme 107a und 107b und die Isolatorfilme 106a und 106b auf den Gates abzudecken. Ein bestimmtes Resistmuster (nicht ge zeigt) wird auf dem Zwischenisolatorfilm 111 ausgebildet.

Der Zwischenisolatorfilm wird durch das Resistmuster, welches als Maske dient, anisotrop geätzt, wodurch das Kon taktloch 112b gebildet wird, welches die Oberfläche des n⁺- Drainbereichs 110a freilegt. Weiterhin wird das Kontaktloch 112c gebildet, um die Oberfläche des n⁺-Sourcebereichs 110b freizulegen.

Gemäß Fig. 23 wird ein Sperrschicht-Metallfilm 113, be stehend aus einem Titanfilm und einem Titannitridfilm, bei spielsweise durch Sputtern ausgebildet, um die Seitenflä chen und die Bodenflächen der Kontaktlöcher 112a und 112c und die obere Oberfläche des Zwischenisolatorfilms 111 zu bedecken. Ein Wolframfilm (nicht gezeigt) wird beispiels weise durch CVD auf dem Sperrschicht-Metallfilm 113 ausge bildet.

Auf dem Wolframfilm wird ein Resistmuster (nicht ge zeigt) ausgebildet. Der Wolframfilm und der Sperrschicht- Metallfilm 113 werden durch das als Maske dienende Resist muster anisotrop geätzt, wodurch Verdrahtungsschichten 114a, 114b und 114c ausgebildet werden. Durch die genannten Schritte wird ein wesentlicher Teil der Speicherzelle des SRAM vervollständigt.

Bei dem erwähnten SRAM müssen jedoch sechs MOS-Transi storen für jede Speicherzelle gebildet werden. Beispiels weise im Vergleich zu einer anderen Hochwiderstands-Spei cherzelle, welche als Lastelemente keine Transistoren ver wendet, wird daher die von der Speicherzelle eingenommene Fläche vergrößert.

Weiterhin müssen die Kontaktlöcher für eine elektrische Verbindung mit den Transistoren für die jeweiligen Transi storen vorgesehen werden. Infolgedessen kann die Größe des Halbleiterchips in nachteiliger Weise anwachsen.

Wenn die Kontaktlöcher an die Gateelektrode angenähert werden oder wenn die elementbildenden Bereiche verengt oder verkleinert werden, um diese Probleme zu umgehen, ergeben sich jedoch die nachfolgenden Probleme:

Wenn die Kontaktlöcher an die Gateelektrode angenähert werden, kann die Oberfläche der Gateelektrode 104a freilie gen, wenn das Kontaktloch 112c durch den Schritt gemäß Fig. 22 ausgebildet wird. Von daher kann in dem Kontaktloch 112c eingebettetes Wolfram mit der Gateelektrode 104a kurzge schlossen werden.

Wenn die elementbildenden Bereiche verkleinert oder verschmälert werden, kann der Feldisolationsfilm 103 zu stark geätzt werden, wenn das Kontaktloch 112b im Schritt gemäß Fig. 22 gebildet wird. Von daher kann ein Strom von dem im Kontaktloch 112b eingebetteten Wolfram zu der p-Wan ne 102a über den zu stark geätzten Teil des Feldisolations films 103 austreten.

Es ist somit sehr schwer, die von der Speicherzelle eingenommene Fläche zu verkleinern, so daß die Chipgröße nicht verringert werden kann.

Die vorliegende Erfindung wurde gemacht, um die genann ten Probleme zu beseitigen, und eine Aufgabe der Erfindung ist es, eine Halbleitervorrichtung zu schaffen, welche in der Lage ist, die gewünschten Funktionen und Betriebsab läufe durchzuführen, wobei gleichzeitig die Chipgröße ver ringert wird.

Zur Lösung dieser Aufgabe schlägt die vorliegende Er findung die im Anspruch 1 bzw. 20 angegebenen Merkmale vor.

Gemäß einem ersten Aspekt der vorliegenden Erfindung weist eine Halbleitervorrichtung einen Bereich eines ersten Leitfähigkeitstyps, einen elementbildenden Bereich, ein Halbleiterelement, einen Isolatorfilm und ein erstes Kon taktloch auf. Der Bereich des ersten Leitfähigkeitstyps ist der auf der Hauptoberfläche eines Halbleitersubstrates aus gebildet ist. Der elementbildende Bereich ist auf der Hauptoberfläche des Halbleitersubstrates durch einen Ele mentisolationsfilm getrennt und auf der Oberfläche des Be reiches des ersten Leitfähigkeitstyps ausgebildet. Das Halbleiterelement ist auf dem elementbildenden Bereich aus gebildet ist. Der Isolatorfilm ist auf dem Halbleiter substrat ausgebildet, um das Halbleiterelement abzudecken. Das erste Kontaktloch ist in dem Isolatorfilm zum Freilegen der Oberfläche des elementbildenden Bereiches ausgebildet. Das Halbleiterelement weist einen Elektrodenteil, ein Paar von ersten Verunreinigungsbereichen eines zweiten Leitfä higkeitstyps, und einen zweiten Verunreinigungsbereich ei nes zweiten Leitfähigkeitstyps auf. Der Elektrodenteil ist über den elementbildenden Bereich hinweg ausgebildet. Das Paar von ersten Verunreinigungsbereichen eines zweiten Leitfähigkeitstyps ist an einer Seite und auf der anderen Seite des elementbildenden Bereiches durch den Elektroden teil ausgebildet und hat eine erste Verunreinigungskonzen tration haben. Der zweite Verunreinigungsbereich eines zweiten Leitfähigkeitstyps ist auf zumindest einem der er sten Verunreinigungsbereiche ausgebildet, um einen Kontakt teil des ersten Kontaktloches zu beinhalten, und hat eine zweite Verunreinigungskonzentration, welche höher als die erste Verunreinigungskonzentration ist. Ein Ätzschutzfilm mit unterschiedlichen Ätzeigenschaften für den Isolatorfilm ist zwischen dem Isolatorfilm und dem Halbleiterelement ausgebildet, um den Elektrodenteil in direktem Kontakt mit den beiden Seitenflächen des Elektrodenteils (4a bis 4e) abzudecken. Das erste Kontaktloch ist so angeordnet, daß es den Elektrodenteil planar überlappt.

Der Ausdruck "planar überlappend" bedeutet eine "(im wesentlichen) in horizontaler Richtung erfolgende Überlap pung im Layoutmuster der Halbleitervorrichtung". Dies trifft auch auf die nachfolgende Beschreibung, sowie die Ansprüche zu.

Obgleich bei dieser Halbleitervorrichtung das erste Kontaktloch in einer Position planar überlappend mit dem Elektrodenteil angeordnet ist, wird die Oberfläche des Elektrodenteils beim Ätzen zur Ausbildung des ersten Kon taktloches nicht freigelegt, sondern die Oberfläche des elementbildenden Bereiches wird in einer selbstfluchtenden Art und Weise freigelegt, da der Elektrodenteil mit dem Ätzschutzfilm abgedeckt ist, der in direktem Kontakt mit den Seitenoberflächen ist. Von daher wird der Elektroden teil nicht mit einem Verdrahtungsmaterial kurzgeschlossen, welches in dem ersten Kontaktloch eingebettet ist. Infolge dessen wird eine Halbleitervorrichtung mit einer weiter verringerten Chipgröße erhalten, welche die gewünschten Funktionen durchführt.

Bevorzugt beinhaltet der Isolatorfilm einen Silizium oxidfilm (Siliziumdioxidfilm), und der Ätzschutzfilm bein haltet zumindest einen Siliziumnitridfilm. In diesem Fall ist das Verhältnis der Ätzrate (Ätzauswahl oder -angriffs verhältnis) für den Isolatorfilm zur Ätzrate für den Ätz schutzfilm zum Ausbilden des ersten Kontaktloches vergrö ßerbar, so daß der Siliziumoxidfilm geätzt werden kann, oh ne daß der Siliziumnitridfilm wesentlich angeätzt wird.

Bevorzugt beinhaltet der Ätzschutzfilm weiterhin einen Siliziumoxidfilm (Siliziumdioxidfilm), der unter dem Sili ziumnitridfilm ausgebildet ist. In diesem Fall kann das Ätzauswahlverhältnis noch weiter angehoben werden.

Bevorzugt enthält der Isolatorfilm weiterhin eine Ver unreinigung zur Verbesserung des Ätzauswahlverhältnisses hinsichtlich des Ätzschutzfilms. Auch in diesem Fall läßt sich das Ätzauswahlverhältnis noch weiter anheben.

Eine derartige Verunreinigung wird bevorzugt aus Phos phor oder Bor bereitgestellt.

Die Halbleitervorrichtung beinhaltet bevorzugt weiter hin einen anderen Elektrodenteil, der über dem elementbil denden Bereich in einem Abstand zum Elektrodenteil ausge bildet ist, wobei der andere Elektrodenteil mit dem Ätz schutzfilm bedeckt ist, der in direkten Kontakt mit wenig stens den Seitenoberflächen kommt, und das erste Kontakt loch ist so angeordnet, daß es mit dem anderen Elektroden teil planar überlappt. In diesem Fall ist das erste Kon taktloch so angeordnet, daß es mit dem anderen Elektroden teil planar überlappt, wodurch die Chipgröße der Halblei tervorrichtung mit einer Mehrzahl von Elektrodenteilen leicht verringert werden kann.

Es ist bevorzugt, daß der Raum zwischen dem Elektroden teil und dem anderen Elektrodenteil länger als zweimal die Dicke des Ätzschutzfilmes ist und die Dicke des Ätzschutz filmes geringer als die Höhe des Elektrodenteils und des anderen Elektrodenteils ist. In diesem Fall kann die Ober fläche des elementbildenden Bereiches, der zwischen dem Elektrodenteil und dem anderen Elektrodenteil, welche ein ander benachbart sind, angeordnet ist, zuverlässig in einer selbstfluchtenden Weise bei der Ausbildung des ersten Kon taktloches freigelegt werden.

Weiterhin ist der zweite Verunreinigungsbereich bevor zugt durch Einbringung einer Verunreinigung durch einen Kontaktteil des ersten Kontaktloches ausgebildet. In diesem Fall kann der zweite Verunreinigungsbereich leicht in einer selbstfluchtenden Weise durch das Kontaktloch ausgebildet werden.

Die Halbleitervorrichtung weist weiterhin bevorzugt ein zweites Kontaktloch auf, das in dem Isolatorfilm ausgebil det ist und so angeordnet ist, daß es nicht planar mit dem Elektrodenteil überlappt, sowie einen dritten Verunreini gungsbereich eines zweiten Leitfähigkeitstyps, der einen Kontaktteil des zweiten Kontaktloches beinhaltet und der auf einem anderen der ersten Verunreinigungsbereiche ausge bildet ist und eine dritte Verunreinigungskonzentration hat, welche höher als die erste Verunreinigungskonzentrati on ist, wobei das Halbleiterelement ein Transistor mit dem dritten Verunreinigungsbereich ist und wobei der Abstand zwischen dem dritten Verunreinigungsbereich und einem Ab schnitt unmittelbar unter der Seitenoberfläche des Elektro denteiles auf der Seite, wo der dritte Verunreinigungsbe reich auf der Hauptoberfläche des Halbleitersubstrates an geordnet ist, länger als der Abstand zwischen dem zweiten Verunreinigungsbereich und einem Abschnitt unmittelbar un ter der Seitenoberfläche des Elektrodenteiles auf der Seite ist, wo der zweite Verunreinigungsbereich auf der Haupt oberfläche des Halbleitersubstrates angeordnet ist. In die sem Fall kann ein Transistor mit dem Paar der ersten Verun reinigungsbereiche, des zweiten Verunbereinigungsbereiches und des dritten Verunreinigungsbereiches eine Art von para sitärem Widerstand, bestehend aus den ersten Verunreini gungsbereichen zwischen dem dritten Verunreinigungsbereich und dem Abschnitt oder Bereich unmittelbar unter der Sei tenoberfläche des Elektrodenteiles, auf der Seite haben, wo der dritte Verunreinigungsbereich angeordnet ist. Die Stromsteuerbarkeit des Transistors mit einem derartigen pa rasitären Widerstand kann absichtlich oder bewußt verrin gert werden.

Der dritte Verunreinigungsbereich wird bevorzugt durch Einbringen einer Verunreinigung durch den Kontaktteil des zweiten Kontaktloches ausgebildet. In diesem Fall kann der dritte Verunreinigungsbereich leicht in einer selbstfluch tenden Weise durch den Kontaktteil ausgebildet werden.

Bevorzugt ist der Elementisolationsfilm mit dem Ätz schutzfilm abgedeckt, und das erste oder das zweite Kon taktloch ist so angeordnet, daß es planar mit dem Element isolationsfilm überlappt. In diesem Fall kann der element bildende Bereich weiter verjüngt oder schmäler gemacht wer den, um die Chipgröße der Halbleitervorrichtung weiter zu verringern. Der Elementisolationsfilm, der mit dem Ätz schutzfilm abgedeckt ist, wird nicht zu stark geätzt, wenn jedes Kontaktloch ausgebildet wird. Der zweite oder dritte Verunreinigungsbereich wird durch Einbringen der Verunrei nigung durch den Kontaktteil eines jeden Kontaktloches ge bildet, wodurch Stromaustritt von einem Abschnitt nahe der Grenze zwischen dem Elementisolationsfilm und dem element bildenden Bereich unterdrückt wird.

Bevorzugt weist die Halbleitervorrichtung weiterhin ein drittes Kontaktloch auf, das in dem Isolatorfilm ausgebil det ist, um planar mit dem Elektrodenteil zu überlappen, sowie einen vierten Verunreinigungsbereich eines zweiten Leitfähigkeitstyps mit einem Kontaktteil für das dritte Kontaktloch, der auf dem anderen der ersten Verunreini gungsbereiche ausgebildet ist und eine zweite Verunreini gungskonzentration höher als die erste Verunreinigungskon zentration hat, wobei das Halbleiterelement ein Transistor ist, der weiterhin den vierten Verunreinigungsbereich bein haltet und wobei der Abstand zwischen dem vierten Verunrei nigungsbereich und einem Bereich oder Abschnitt unmittelbar unter der Seitenoberfläche des Elektrodenteils auf der Sei te, wo der vierte Verunreinigungsbereich auf der Hauptober fläche des Halbleitersubstrates angeordnet ist, im wesent lichen gleich dem Abstand zwischen dem zweiten Verunreini gungsbereich und einem Abschnitt unmittelbar unter der Sei tenoberfläche des Elektrodenteils auf der Seite ist, wo der zweite Verunreinigungsbereich auf der Hauptoberfläche des Halbleitersubstrates angeordnet ist. In diesem Fall ist ein Transistor mit dem Elektrodenteil, dem Paar der ersten Ver unreinigungsbereiche, dem zweiten Verunreinigungsbereich und dem vierten Verunreinigungsbereich hinsichtlich von Be triebsabweichungen verringert und in seinem Betrieb stabi lisiert.

Bevorzugt ist die Elektrodenlänge des Elektrodenteiles in dem Abschnitt, wo das erste Kontaktloch und das dritte Kontaktloch mit dem Elektrodenteil überlappen, im Vergleich zum verbleibenden Bereich größer. In diesem Fall können das erste Kontaktloch und das dritte Kontaktloch, die auf bei den Seiten des Elektrodenteiles liegen, leicht ohne wesent liche Vergrößerung des elementbildenden Bereiches ausge formt werden.

Bevorzugt ist das erste oder ist das dritte Kontaktloch so angeordnet, daß es mit dem Elementisolationsfilm planar überlappt. In diesem Fall kann der elementbildende Bereich weiter verkleinert werden, so daß die Chipgröße der Halb leitervorrichtung ebenfalls weiter verringert wird. Weiter hin kann der Elementisolationsfilm, der mit dem Ätzschutz film bedeckt ist, vor zu starkem Ätzangriff geschützt wer den, wenn die ersten und dritten Kontaktlöcher gebildet werden, so daß Leckströme unterdrückt werden.

Bevorzugt wird der vierte Verunreinigungsbereich da durch ausgebildet, daß eine Verunreinigung durch den Kon taktteil des dritten Kontaktloches eingebracht wird. In diesem Fall kann der vierte Verunreinigungsbereich leicht in einer selbstfluchtenden Weise durch den Kontaktteil hin durch ausgebildet werden.

Die Halbleitervorrichtung weist bevorzugt weiterhin ein zweites Kontaktloch auf, das in dem Isolatorfilm ausgebil det und so angeordnet ist, daß es mit dem Elektrodenteil nicht planar überlappt, sowie einen dritten Verunreini gungsbereich eines zweiten Leitfähigkeitstyps mit einem Kontaktteil des zweiten Kontaktloches, der auf der anderen Seite der ersten Verunreinigungsbereiche ausgebildet ist und eine zweite Verunreinigungskonzentration höher als die erste Verunreinigungskonzentration hat, wobei ein drittes Kontaktloch in dem Isolatorfilm ausgebildet ist und so an geordnet ist, daß es planar mit dem Elektrodenteil über lappt, und wobei ein vierter Verunreinigungsbereich eines zweiten Leitfähigkeitstyps mit einem Kontaktteil des drit ten Kontaktloches auf einem anderen der ersten Verunreini gungsbereiche ausgebildet ist und eine zweite Verunreini gungskonzentration höher als die erste Verunreinigungskon zentration hat. Es ist bevorzugt, daß eine Mehrzahl von Halbleitervorrichtungen auf dem Halbleitersubstrat ausge bildet ist und die Halbleiterelemente einen ersten Transis tor mit dem Elektrodenteil, dem Paar von ersten Verunreini gungsbereichen, dem zweiten Verunreinigungsbereich und dem dritten Verunreinigungsbereich und einen zweiten Transistor beinhaltet mit dem Elektrodenteil, dem Paar von ersten Ver unreinigungsbereichen, dem zweiten Verunreinigungsbereich und dem vierten Verunreinigungsbereich. Weiterhin ist der Abstand zwischen dem dritten Verunreinigungsbereich und ei nem Abschnitt unmittelbar unterhalb der Seitenfläche des Elektrodenteils auf der Seite, wo der dritte Verunreini gungsbereich auf der Hauptoberfläche des Halbleitersubstra tes angeordnet ist, größer als der Abstand zwischen dem zweiten Verunreinigungsbereich und einem Abschnitt unmit telbar unter der Seitenfläche des Elektrodenteils auf der Seite, wo der zweite Verunreinigungsbereich auf der Haupt oberfläche des Halbleitersubstrates angeordnet ist, und der Abstand zwischen dem vierten Verunreinigungsbereich und ei nem Abschnitt unmittelbar unter der Seitenoberfläche des Elektrodenteils auf der Seite, wo der vierte Verunreini gungsbereich auf der Hauptoberfläche des Halbleitersubstra tes angeordnet ist, ist im wesentlichen gleich dem Abstand zwischen dem zweiten Verunreinigungsbereich und dem Ab schnitt unmittelbar unter der Seitenoberfläche des Elektro denteils auf der Seite, wo der zweite Verunreinigungsbe reich auf der Hauptoberfläche des Halbleitersubstrates an geordnet ist. In diesem Fall hat der erste Transistor, wie oben beschrieben, einen parasitären Widerstand, so daß die Betriebsfähigkeit (Stromsteuerbarkeit) gewollt oder gezielt verringert werden kann. Der zweite Transistor, der keinen derartigen parasitären Widerstand hat, wird daran gehin dert, daß seine Funktionen abweichen, und wird im Betrieb stabilisiert.

Bevorzugt hat die Halbleitervorrichtung eine statische Speicherzelle mit einem Paar von Treibertransistoren mit über Kreuz verbundenen Gates und Drains, einem Paar von Zu griffstransistoren mit Sources, welche mit den Drains der jeweiligen Treibertransistoren verbunden sind, und einem Paar von Lasttransistoren mit Drains, welche mit den Drains der jeweiligen Treibertransistoren verbunden sind, und Ga tes, welche mit den Gates der jeweiligen Treibertransisto ren verbunden sind, wobei die Zugriffstransistoren der er ste Transistor und die Treibertransistoren und die Last transistoren der zweite Transistor sind. In diesem Fall sind die Zugriffstransistoren der statischen Speicherzelle insbesondere durch den ersten Transistor gebildet, wodurch die Stromsteuerbarkeit der Zugriffstransistoren gewollt oder absichtlich verringert ist aufgrund des Vorhandenseins eines parasitären Widerstandes, und das Verhältnis (beta- Verhältnis) der Stromsteuerbarkeit der Treibertransistoren relativ zur Stromsteuerbarkeit der Zugriffstransistoren wird erhöht. Infolgedessen lassen sich die Funktionen und Betriebsabläufe in der statischen Speicherzelle stabilisie ren.

Bevorzugt weist die Halbleitervorrichtung weiterhin ei nen Leiterteil oder leitfähigen Teil auf, der so ausgebil det ist, daß er das erste Kontaktloch auffüllt, sowie eine Verdrahtungsschicht, welche auf dem Isolatorfilm ausgebil det ist und elektrisch mit dem Leiterteil verbunden ist, wobei die Verdrahtungsschicht teilweise die obere Oberflä che des Leiterteils bedeckt, wobei ein Abschnitt der oberen Oberfläche des Leiterteils, der nicht mit der Verdrahtungs schicht abgedeckt ist, in einer Position unter der oberen Oberfläche des Isolatorfilms liegt. In diesem Fall kann der im wesentlichen horizontale Raum zwischen benachbarten Ver drahtungsschichten verringert werden, um die Größe eines Verdrahtungsausbildungsbereiches und damit auch die Chip größe der Halbleitervorrichtung zu verringern.

Die Halbleitervorrichtung weist weiterhin bevorzugt ein viertes Kontaktloch auf, das in dem Isolatorfilm und dem Elementisolationsfilm ausgebildet ist, um die Oberfläche des Bereiches mit dem ersten Leitfähigkeitstyp freizulegen. In diesem Fall kann das vierte Kontaktloch zur Stabilisie rung des Potentials des Bereiches des ersten Leitfähig keitstyps problemlos ohne Einschränkungen durch das Layout muster gebildet werden.

Eine Halbleitervorrichtung gemäß eines weiteren Aspek tes der vorliegenden Erfindung weist einen Isolatorfilm, ein Kontaktloch, einen Leiterbereich und eine Verdrahtungs schicht auf. Der Isolatorfilm ist auf der Hauptoberfläche eines Halbleitersubstrates ausgebildet. Das Kontaktloch ist in dem Isolatorfilm zum Freilegen der Hauptoberfläche des Halbleitersubstrates ausgebildet. Der Leiterteil ist in das Kontaktloch eingebettet. Die Verdrahtungsschicht ist auf dem Isolatorfilm ausgebildet und elektrisch mit dem Leiter teil verbunden. Die Verdrahtungsschicht deckt teilweise die obere Oberfläche des Leiterteils ab, und ein Abschnitt der oberen Oberfläche des Leiterteils, der nicht mit der Ver drahtungsschicht bedeckt ist, liegt in einer Position unter der oberen Oberfläche des Isolatorfilms.

Bei der Halbleitervorrichtung gemäß dieses weiteren Aspektes der vorliegenden Erfindung liegt der Abschnitt der oberen Oberfläche des Leiterteils, der nicht mit der Ver drahtungsschicht bedeckt ist, in einer Position unter der oberen Oberfläche des Isolatorfilms, wodurch der im wesent lichen horizontale Abstand zwischen der Verdrahtungs schicht, die mit dem Leiterteil verbunden ist, und einer weiteren Verdrahtungsschicht verringert werden kann. Somit kann die Größe des Bereiches zur Ausbildung der Verdrah tungsschicht und damit die Chipgröße der Halbleitervorrich tung verringert werden.

Weitere Einzelheiten, Aspekte und Vorteile der vorlie genden Erfindung ergeben sich aus der nachfolgenden Be schreibung von Ausführungsformen der vorliegenden Erfindung anhand der Zeichnung.

Es zeigt:

Fig. 1 ein Ersatzschaltbild ein Speicherzelle eines SRAM gemäß einer ersten Ausführungsform der vorliegenden Erfindung;

Fig. 2 eine Draufsicht auf eine Speicherzelle gemäß der ersten Ausführungsform;

Fig. 3 eine Schnittdarstellung entlang Linie III-III in Fig. 2;

Fig. 4 bis 12 jeweils Schnittdarstellungen entlang der Linie III-III in Fig. 2 zur Veranschaulichung der wesentli chen Herstellungsschritte bei der Herstellung der Speicher zelle des SRAM von Fig. 2;

Fig. 13 eine Schnittdarstellung einer Speicherzelle ei nes SRAM gemäß einer zweiten Ausführungsform der vorliegen den Erfindung;

Fig. 14 eine Draufsicht auf die Speicherzelle gemäß der zweiten Ausführungsform von Fig. 13;

Fig. 15 eine Schnittdarstellung zur Veranschaulichung eines Herstellungsschrittes bei einem Herstellungsverfahren der Speicherzelle des SRAM gemäß der zweiten Ausführungs form von Fig. 13;

Fig. 16 eine Draufsicht auf eine Speicherzelle eines SRAM gemäß einer dritten Ausführungsform der vorliegenden Erfindung;

Fig. 17 eine Schnittdarstellung entlang Linie XVII-XVII in Fig. 16 zur Veranschaulichung der Speicherzelle gemäß der dritten Ausführungsform;

Fig. 18 eine Schnittdarstellung entlang Linie XVIII- XVIII in Fig. 2 zum Vergleich der Speicherzelle gemäß der dritten Ausführungsform mit der Speicherzelle gemäß der er sten Ausführungsform;

Fig. 19 eine Draufsicht auf ein herkömmliches SRAM; und

Fig. 20 bis 23 Schnittdarstellungen entlang Linie XX-XX in Fig. 19 zur Darstellung von einzelnen Herstellungs schritten beim Herstellungsverfahren einer Speicherzelle für das herkömmliche SRAM.

Erste Ausführungsform

Eine Halbleitervorrichtung mit einer statischen Spei cherzelle gemäß einer ersten Ausführungsform der vorliegen den Erfindung wird nun beschrieben.

Die Fig. 1 bzw. 2 zeigen einen Ersatzschaltkreis der statischen Speicherzelle bzw. die Draufsicht hierauf. Gemäß der Fig. 1 und 2 ist die Speicherzelle an einer Schnitt stelle zwischen komplementären Datenleitungen (Bitleitungen) und einer Wortleitung in Form einer Matrix in einem SRAM angeordnet. Die Speicherzelle ist durch einen Flipflop-Schaltkreis und zwei Zugriffstransistoren T1 und T2 gebildet.

Im Flipflop-Schaltkreis sind ein durch einen Lasttran sistor T5 und einen Treibertransistor T3 gebildeter Inver ter, ein durch einen Lasttransistor T6 und einen Treiber transistor T4 gebildeter weiterer Inverter, ein Eingangsan schluß und ein Ausgangsanschluß untereinander verbunden, um zwei Speicherknoten N1 und N2 zu bilden.

Der Zugriffstransistor T1 und der Treibertransistor T3 sind auf einem elementbildenden Bereich 20a ausgebildet.

Der Zugriffstransistor T2 und der Treibertransistor T4 sind auf einem elementbildenden Bereich 20b ausgebildet. Eine Gateelektrode 4c des Zugriffstransistors T2 und des Zu griffstransistors T1 ist über die elementbildenden Bereiche 20a und 20b hinweg ausgebildet.

Der Lasttransistor T5 ist auf einem elementbildenden Bereich 20c ausgebildet. Der Lasttransistor T6 ist auf ei nem elementbildenden Bereich 20d ausgebildet. Eine Gate elektrode 4a des Treibertransistors T3 und des Lasttransi stors T5 ist über die elementbildenden Bereiche 20a und 20c hinweg ausgebildet, eine Gateelektrode 4b des Treibertran sistors T4 und des Lasttransistors T6 ist über die element bildenden Bereiche 20b und 20d hinweg ausgebildet, und eine Gateelektrode 4d einer anderen Speicherzelle, benachbart der soeben beschriebenen Speicherzelle, ist im Abstand zu der Gateelektrode 4a angeordnet.

Die elementbildenden Bereiche 20a, 20b, 20c und 20d sind durch einen Element- oder Feldisolationsfilm 3 vonein ander getrennt. Ein Kontaktloch 12a ist für eine elektri sche Verbindung mit einem Drainbereich des Zugriffstransi stors T1 angeordnet. Ein Kontaktloch 12d ist für eine elek trische Verbindung mit einem Drainbereich des Zugriffstran sistors T2 angeordnet. Ein Kontaktloch 12b ist für eine elektrische Verbindung mit einem Sourcebereich des Zu griffstransistors T1 und einem Drainbereich des Treiber transistors T3 ausgebildet.

Ein Kontaktloch 12c ist für eine elektrische Verbindung mit einem Sourcebereich des Treibertransistors T3 ausgebil det. Ein Kontaktloch 12e ist für eine elektrische Verbin dung mit einem Sourcebereich des Zugriffstransistors T2 und einem Drainbereich des Treibertransistors T4 ausgebildet. Ein Kontaktloch 12f ist für eine elektrische Verbindung mit einem Sourcebereich des Treibertransistors T4 ausgebildet.

Kontaktlöcher 12h und 12g sind für eine elektrische Verbindung mit Drain- bzw. Sourceregionen des Lasttransi stors T5 ausgebildet. Kontaktlöcher 12i und 12j sind für eine elektrische Verbindung mit Drain- bzw. Sourceregionen des Lasttransistors T6 ausgebildet.

Weiterhin sind Kontaktlöcher 12k und 12m für eine elek trische Verbindung mit einer n-Wanne ausgebildet. Das Kon taktloch 12b entspricht dem Speicherknoten N1. Das Kontakt loch 12e entspricht dem Speicherknoten N2. Die Kontaktlö cher 12c und 12f entsprechen Massekontakten. Die Kontaktlö cher 12g und 12j sind mit einer Energieversorgungsleitung (V_cc-Leitung) verbunden. Die Gateelektrode 4c der Zugriffs transistoren T1 und T2 ist mit einer Wortleitung (WL) ver bunden. Diese Wortleitung steuert die Leitfähigkeit oder den Durchschaltzustand der Zugriffstransistoren T1 und T2.

Wenn die Spannung an einem der Speicherknoten N1 und N2 hoch ist ("High"), ist die Spannung an dem verbleibenden Speicherknoten niedrig ("Low"). Dieser Zustand wird als bi stabiler Zustand bezeichnet. Die Speicherzelle kann den bi stabilen Zustand kontinuierlich halten, solange eine be stimmte Energieversorgungsspannung an der Speicherzelle an liegt. Im SRAM ist eine Mehrzahl derartiger Speicherzellen auf der Oberfläche eines Siliziumsubstrates ausgebildet. In den Fig. 1 und 2 bezeichnen die Buchstaben S und D Sour ce- bzw. Drainbereiche oder -regionen.

Die Arbeitsweisen dieser Speicherzelle werden nachfol gend kurz beschrieben. Um Daten in diese Speicherzelle zu schreiben, schaltet die Wortleitung (WL) entsprechend der gewünschten Speicherzelle die Zugriffstransistoren T1 und T2 leitfähig, während eine Spannung an ein Paar der komple mentären Bitleitungen in Antwort auf einen gewünschten lo gischen Wert angelegt wird. Somit werden die Potentiale der beiden Speicherknoten N1 und N2 im Flipflop-Schaltkreis in den oben erwähnten bistabilen Zustand versetzt, um die Da ten als Potentialunterschied zu halten.

Um die Daten zu lesen, werden die Zugriffstransistoren T1 und T2 leitfähig geschaltet, wodurch die Potentiale der Speicherknoten N1 und N2 auf die Bitleitungen übertragen werden und die Daten gelesen werden können.

Der Schichtaufbau der Speicherzelle des SRAM wird nun unter Bezugnahme auf eine Schnittdarstellung beschrieben, welche entlang der Linie III-III in Fig. 2 genommen ist. Gemäß Fig. 3 ist eine p-Wanne 2a in einem bestimmten Be reich eines Siliziumsubstrates 1 ausgebildet. Die Gateelek trode 4a und ein Isolatorfilm 6a auf dem Gate (nachfolgend als "on-Gate-Isolatorfilm" bezeichnet) sind auf der Ober fläche der p-Wanne 2a über Gateoxidfilmen 5 angeordnet. Auf ähnliche Weise sind die Gateelektrode 4d und ein on-Gate- Isolatorfilm 6b auf der Oberfläche der p-Wanne 2a ausgebil det.

Ein n^--Drainbereich 9a und ein n^--Sourcebereich 9b sind auf der Oberfläche der p-Wanne 2a durch die Gateelektrode 4a ausgebildet. Ein Siliziumoxidfilm 7 und ein Siliziumni tridfilm 8, welche einen Ätzschutzfilm definieren, sind so ausgebildet, daß sie in direkten Kontakt mit den beiden Seitenflächen der Gateelektroden 4a und 4d kommen.

Eine Zwischenschicht-Isolatorfilm oder Zwischenisola torfilm 11, beispielsweise aus einem Siliziumoxidfilm, ist auf dem Siliziumnitridfilm 8 ausgebildet. Das Kontaktloch 12b, welches einen Teil des Feldisolationsfilms 3 und die Oberfläche des n^--Drainbereiches 9a freilegt, ist durch den Zwischenisolatorfilm 11, den Siliziumnitridfilm 8 und den Siliziumoxidfilm 7 ausgebildet. Das Kontaktloch 12c ist so ausgebildet, daß es die Oberfläche des n^--Sourcebereiches 9b freilegt.

Das Kontaktloch 12b ist so ausgebildet, daß es planar den Feldisolationsfilm 3 überlappt (diese und auch die wei ter unten genannten planaren Überlappungen erfolgen mit ei nem mehr oder minder großen Überlappungsbetrag in im we sentlicher horizontaler Richtung gesehen). Das Kontaktloch 12c ist so ausgebildet, daß es planar die Gateelektroden 4a und 4d überlappt. Ein n^--Drainbereich 10a wird durch Ein bringen einer bestimmten Verunreinigung durch einen Kon taktteil des Kontaktloches 12b gebildet.

Ein n^--Sourcebereich 10b wird durch Einbringen einer bestimmten Verunreinigung durch einen Kontaktteil des Kon taktloches 12c gebildet. Ein Sperrschicht-Metallfilm und ein Wolframfilm sind in den Kontaktlöchern 12b und 12c aus gebildet, wie nachfolgend noch beschrieben wird.

Ein Beispiel eines Verfahrens zur Herstellung dieses SRAM wird nun unter Bezugnahme auf die Schnittdarstellungen beschrieben, welche jeweils entlang der Linie III-III in Fig. 2 genommen wurden. Bezugnehmend auf Fig. 4 wird der Feldisolationsfilm 3 zur Ausbildung der elementbildenden Bereiche auf der Oberfläche des Siliziumsubstrates 1 ausge bildet. Sodann werden die p-Wanne 2a und eine n-Wanne (nicht gezeigt) auf bestimmten Bereichen oder Abschnitten ausgebildet.

Die Gateelektroden 4a und 4d und die on-Gate-Isolator filme 6a und 6b werden auf der Oberfläche der p-Wanne 2a durch die Gateoxidfilme 5 ausgebildet. Eine Verunreinigung des n-Typs, beispielsweise Phosphor, wird durch die Gate elektroden 4a und 4d und die on-Gate-Isolatorfilme 6a und 6b, die als Masken dienen, eingebracht, wodurch der n^-- Drainbereich 9a und der n^--Sourcebereich 9b gebildet wer den.

Bezugnehmend auf Fig. 5 wird der Siliziumoxidfilm 7 mit 1 bis 50 nm Dicke beispielsweise durch CVD (chemische Dampfabscheidung) ausgebildet, um die Gateelektroden 4a und 4d und die on-Gate-Isolatorfilme 6a und 6b abzudecken. Der Siliziumnitridfilm 8 mit 1 bis 50 nm Dicke wird auf dem Si liziumoxidfilm 7 ebenfalls beispielsweise durch CVD ausge bildet. Der Zwischenisolatorfilm 11, bestehend aus einem Siliziumoxidfilm mit einer Dicke von 100 bis 1000 nm, wird beispielsweise durch CVD auf dem Siliziumnitridfilm 8 aus gebildet. Der Siliziumoxidfilm 7 und der Siliziumnitridfilm 8 definieren den Ätzschutzfilm bei der Ausbildung der Kon taktlöcher, wie noch beschrieben wird.

Bezugnehmend auf Fig. 6 wird auf dem Zwischenisolator film 11 ein Resistmuster 50 ausgebildet. Der Zwischenisola torfilm 11 wird mit einem Ätzgas, welches beispielsweise C₄F₈ enthält, durch das als Maske dienende Resistmuster 50 anisotrop geätzt, wodurch die Oberfläche des Siliziumni tridfilmes 8 freigelegt wird. Bei diesem anisotropen Ätzen beträgt die Ätzrate für den Siliziumnitridfilm 8 bevorzugt nicht mehr als 1/10 der Ätzrate für den Zwischenisolator film 11.

Bezugnehmend auf Fig. 7 wird der freiliegende Silizium nitridfilm 8 anisotrop mit einem Ätzgas, welches beispiels weise CH₂F₂ enthält, durch das als Maske dienende Resistmu ster 50 geätzt, wodurch die Oberfläche des Siliziumoxid films 7 freigelegt wird. Bei diesem anisotropen Ätzen be trägt die Ätzrate für den Siliziumoxidfilm 7 bevorzugt nicht mehr als 1/10 der Ätzrate für den Siliziumnitridfilm 8. Durch dieses anisotrope Ätzen verbleiben die Siliziumni tridfilme 8a und 8b an den Seitenoberflächen der Gateelek troden 4a und 4d einander gegenüberliegend.

Bezugnehmend auf Fig. 8, so wird der freiliegende Sili ziumoxidfilm 7 anisotrop mit einem Ätzgas geätzt, welches beispielsweise CHF₃ enthält, was durch das als Maske die nende Resistmuster 50 erfolgt, wodurch das Kontaktloch 12b gebildet wird, das die Oberfläche des n^--Drainbereiches 9a freilegt. Ähnlich wird das Kontaktloch 12c gebildet, um die Oberfläche des n^--Drainbereiches 9b freizulegen. Danach wird das Resistmuster 50 entfernt.

Bezugnehmend auf Fig. 9 wird der n^--Drainbereich 10a durch Einbringen einer Verunreinigung des n-Typs, bei spielsweise Arsen, durch den Kontaktteil des Kontaktloches 12b gebildet. Weiterhin wird der n^--Sourcebereich 10b durch Einbringen einer Verunreinigung des n-Typs durch den Kon taktteil des Kontaktloches 12c gebildet.

Gemäß Fig. 10 wird ein Titanfilm (nicht gezeigt) von ungefähr 30 nm Dicke an den Seitenoberflächen und den Bo denoberflächen der Kontaktlöcher 12b und 12c und der oberen Oberfläche der Zwischenisolatorschicht 11 beispielsweise durch Sputtern aufgetragen. Ein Titannitridfilm von unge fähr 50 nm Dicke wird dann beispielsweise durch Sputtern auf dem Titanfilm aufgetragen. Der Titanfilm und der Titan nitridfilm definieren einen Sperrschicht-Metallfilm 13. Auf dem Sperrschicht-Metallfilm 13 wird beispielsweise durch CVD ein Wolframfilm 14 aufgebracht.

Gemäß Fig. 11 wird auf dem Wolframfilm 14 ein Resistmu ster 51 ausgebildet. Der Wolframfilm 14 und der Sperr schicht-Metallfilm 13 werden durch das als Maske dienende Resistmuster 51 anisotrop geätzt, wodurch obere Verbin dungsdrähte oder -leitungen 14a, 14b und 14c gebildet wer den. Danach wird das Resistmuster 51 entfernt.

Gemäß Fig. 12 wird ein Isolatorfilm 15, beispielsweise ein Siliziumoxidfilm, auf dem Zwischenisolatorfilm 11 aus gebildet, um die oberen Verbindungsleitungen 14a, 14b und 14c abzudecken. Danach ist ein wesentlicher Teil der Spei cherzelle des SRAM vervollständigt.

Obgleich das Kontaktloch 12c so angeordnet ist, daß es planar die Gateelektroden 4a und 4d in der Speicherzelle des erwähnten SRAM überlappt, wie in den Fig. 6 bis 8 gezeigt, kann die Oberfläche des n^--Sourcebereiches 9b pro blemlos in einer selbstfluchtenden Weise freigelegt werden, ohne die Oberflächen der Gateelektroden 4a und 4d freizule gen, indem anisotropes Ätzen durchgeführt wird, was durch das Vorhandensein des Siliziumoxidfilms 7 und des Silizium nitridfilms 8 möglich ist, welche den Ätzschutzfilm defi nieren, der direkt die beiden Seitenoberfläche der Gate elektroden 4a und 4d abdeckt.

Somit kann die Fläche des Speicherzelle des SRAM ohne Verkürzung der oberen Verbindungsleitung 14b verringert werden, welche in dem Kontaktloch 12c zu den Gateelektroden 4a und 4d eingebettet ist.

Obgleich weiterhin das Kontaktloch 12b so angeordnet ist, daß es planar den Feldisolationsfilm 3 überlappt, wird die Oberfläche des Feldisolationsfilms 3 nicht zu stark an geätzt, da der Siliziumnitridfilm 8 und der Siliziumoxid film 7 vorhanden sind.

Der n^--Drainbereich 10a wird durch Einbringen der Ver unreinigung des n-Typs durch den Kontaktteil des Kontaktlo ches 12b in einer selbstfluchtenden Weise ausgebildet, wo durch Kristallfehler oder dergleichen in einem Abschnitt des elementbildenden Bereiches im Nahbereich des Feldisola tionsfilms eingebaut werden können. Somit kann ein Leck strom von der oberen Verbindungsleitung 14a zum Silizium substrat 1 unterdrückt werden. Infolgedessen wird eine Halbleitervorrichtung geschaffen, welche die gewünschten Funktionen durchführt und eine verringerte Chipgröße hat.

Gemäß Fig. 5 ist die Dicke t des Ätzschutzfilmes, der durch den Siliziumoxidfilm 7 und Siliziumnitridfilm 8 defi niert wird, bevorzugt geringer als die Höhe H der Gateelek troden 4a und 4d und der on-Gate-Isolatorfilme 6a und 6b. Weiterhin ist der Abstand D zwischen den benachbarten Gate elektroden 4a und 4d bevorzugt länger als zweimal die Dicke t. Somit kann der n^--Sourcebereich 9b zuverlässig auf dem Boden des Kontaktloches 12c im Schritt von Fig. 8 abgelegt werden.

Die zur Ausbildung der Kontaktlöcher gemäß den Fig. 6, 7 und 8 verwendeten Ätzgase gemäß obiger Beschreibung sind reine Beispiele, und die Arten von Ätzgasen sind nicht hierauf beschränkt, solange die Ätzrate für den Siliziumni tridfilm 8 nicht mehr als 1/10 der Ätzrate für den Zwi schenisolatorfilm 11 beträgt.

Weiterhin ist die vorliegende Erfindung nicht auf die oben erwähnten Bedingungen insoweit beschränkt, als die Ätzrate für den Siliziumoxidfilm 7 nicht mehr als 1/10 der Ätzrate für den Siliziumnitridfilm 8 beträgt.

Insbesondere, wenn der Zwischenisolatorfilm 11 aus ei nem Siliziumoxidfilm hergestellt wird, dem eine Verunreini gung, beispielsweise Bor oder Phosphor, hinzugeführt wird, kann das Ätzwahlverhältnis zwischen dem Zwischenisolator film 11 und dem Siliziumnitridfilm 8 weiter erhöht werden.

Zweite Ausführungsform

Eine Halbleitervorrichtung mit einer Speicherzelle ei nes SRAM gemäß einer zweiten Ausführungsform der vorliegen den Erfindung wird nun beschrieben.

Gemäß Fig. 13 ist ein oberer Verbindungsdraht oder eine obere Verbindungsleitung 14d, die auf einem Zwischen schicht-Isolatorfilm oder Zwischenisolatorfilm 11 ausgebil det ist, mit der oberen Oberfläche eines in einem Kontakt loch 12b eingebetteten Abschnittes verbunden. Eine obere Verbindungsleitung 14e ist teilweise mit der oberen Ober fläche eines Abschnittes verbunden, der in einem Kontakt loch 12c eingebettet ist.

Die verbleibende obere Oberfläche des in dem Kontakt loch 12b eingebetteten Abschnittes, welche nicht mit der oberen Verbindungsleitung 14d verbunden ist, liegt tiefer als die obere Oberfläche des Zwischenisolatorfilms 11. Auf ähnliche Weise liegt die verbleibende obere Oberfläche des in dem Kontaktloch 12c eingebetteten Abschnittes, welche nicht mit der oberen Verbindungsleitung 14e verbunden ist, tiefer als die obere Oberfläche des Zwischenisolatorfilms 11. Der verbleibende Aufbau dieser Ausführungsform ist ähn lich dem Aufbau von Fig. 12, wie er unter Bezugnahme auf die erste Ausführungsform beschrieben worden ist, so daß gleiche Bauteile mit gleichen Bezugszeichen versehen sind und eine nochmalige Beschreibung nicht erfolgt.

Bei der Speicherzelle gemäß der zweiten Ausführungsform sind Vertiefungen 16a und 16b in den Abschnitten ausgebil det, welche in den Kontaktlöchern 12b und 12c eingebettet sind. Ein Beispiel eines Verfahrens zur Herstellung dieser Speicherzelle wird nun unter Bezugnahme auf Fig. 15 be schrieben. Bezugnehmend auf Fig. 15 wird nach einem Schritt ähnlich demjenigen von Fig. 2 auf dem Wolframfilm 14 ein Resistmuster 52 ausgebildet.

Der Wolframfilm 14 und der Sperrschicht-Metallfilm 13 werden durch das als Maske dienende Resistmuster 52 aniso trop geätzt, wodurch die obere Oberfläche des Zwischeniso latorfilms 11 freigelegt wird. Ein festgelegtes oder vorge schriebenes Überätzen wird durchgeführt, um Ätzrückstände zu entfernen, welche auf der oberen Oberfläche des freilie genden Zwischenisolatorfilms 11 verblieben sind.

Der Wolframfilm 14 und der Sperrschicht-Metallfilm 13, welche in den Kontaktlöchern 12b und 12c eingebettet sind, werden ebenfalls überätzt, um die Vertiefungen 16a bzw. 16b zu bilden. Sodann wird das Resistmuster 52 entfernt. Somit werden die oberen Verbindungsdrähte oder Verbindungsleitun gen 14d und 14e und eine weitere obere Verbindungsleitung 14f ausgebildet.

Bei dieser Speicherzelle können die Abstände zwischen den oberen Verbindungsleitungen 14d, 14e und 14f im Ver gleich zur Speicherzelle gemäß der ersten Ausführungsform noch weiter verringert werden.

Wenn die minimale Auflösungsbreite als photolithogra phische Möglichkeit L₀ ist, kann das linke Ende der oberen Verbindungsleitung 14e beispielsweise vom rechten Ende des Wolframfilms 14 im Kontaktloch 12b um den horizontalen Be trag L1 verringert werden, wie in den Fig. 14 und 15 ge zeigt.

Ähnlich kann das linke Ende der oberen Verbindungslei tung 14f vom rechten Ende des Wolframfilms 14 im Kontakt loch 12c um den horizontalen Betrag L2 verringert werden. Infolgedessen läßt sich die Fläche der oberen Verbindungs leitungen 14d bis 14f in dem Zwischenisolatorfilm 11 als auch die Gesamtfläche der Speicherzelle weiter verringern.

Dritte Ausführungsform

Eine Halbleitervorrichtung mit einer Speicherzelle ei nes SRAM gemäß einer dritten Ausführungsform der vorliegen den Erfindung wird nun beschrieben. Bezugnehmend auf die Fig. 16 und 17 ist diese Speicherzelle insbesondere mit Gateelektroden 4e und 4f versehen. Gemäß Fig. 17 wird die Gatelänge der Gateelektrode 4e länger als die verbleibenden Abschnitte in einem elementbildenden Bereich 20c gemacht.

Auf ähnliche Weise wird die Gatelänge der Gateelektrode 4f länger als die verbleibenden Abschnitte in einem ele mentbildenden Bereich 20d gemacht. Der verbleibende Aufbau dieser Ausführungsform ist ähnlich zu demjenigen von Fig. 2, wie er unter Bezugnahme auf die erste Ausführungsform beschrieben wurde, und somit haben identische Teile gleiche Bezugszeichen und werden nicht nochmals im Detail beschrie ben.

Bei dieser Speicherzelle kann der Abstand S₁ zwischen einem n⁺-Drainbereich 10c und einem Abschnitt unmittelbar unter der Seitenoberfläche der Gateelektrode 4e nahe dem n⁺-Drainbereich 10c auf der Hauptoberfläche des Silizium substrates 1 im wesentlichen gleich dem Abstand S₂ zwischen einem n⁺-Sourcebereich 10d und einem Abschnitt unmittelbar unter der Seitenoberfläche der Gateelektrode 4e nahe dem n⁺-Sourcebereich 10d auf der Hauptoberfläche des Silizium substrates 1 im Lasttransistor T5 gemacht werden, wie in Fig. 17 gezeigt.

In dem entsprechenden Bereich der Speicherzelle des SRAM, wie unter Bezugnahme auf die erste Ausführungsform beschrieben worden ist, ist der entsprechende Abstand S₁ länger als der entsprechende Abstand S₂, wie in Fig. 18 ge zeigt. Im Lasttransistor T5 bildet somit der p^--Sourcebe reich 9c eine Art parasitären Widerstand R, wie in Fig. 18 gezeigt.

In der Speicherzelle des SRAM gemäß der dritten Ausfüh rungsform haben der Lasttransistor T5 und ein weiterer Lasttransistor T6 einen derartigen parasitären Widerstand R nicht, wodurch Schwankungen und Abweichungen im Betrieb verringert und die Arbeitsweisen der Transistoren weiter stabilisiert werden.

Weiterhin haben die Zugriffstransistoren T1 und T2 be vorzugt parasitäre Widerstände. Weiterhin haben die Trei bertransistoren T3 und T4 bevorzugt keine parasitären Wi derstände.

Die Treibertransistor T3 und T4, welche in der Anord nung gemäß Fig. 16 parasitäre Widerstände haben, können durch Transistoren ersetzt werden, welche keine parasitären Widerstände haben, indem die Kontaktlöcher 12b und 12c ge eignet angeordnet werden.

Bei den Zugriffstransistoren T1 und T2 kann die Strom steuerbarkeit absichtlich aufgrund des Vorhandenseins der parasitären Widerstände verringert werden. Was die Treiber transistoren T3 und T4 betrifft, wird die Stromsteuerbar keit relativ erhöht und Schwankungen im Betrieb werden ver hindert.

Somit kann das Verhältnis (beta-Verhältnis) der Strom steuerbarkeit der Treibertransistoren T3 und T4 zur Strom steuerbarkeit der Zugriffstransistoren T1 und T2 erhöht werden, so daß die Funktionsweisen und der Betrieb der Speicherzelle des SRAM weiter stabilisiert werden.

Jede der obigen Ausführungsformen wurde unter Bezug auf eine Speicherzelle eines SRAM beschrieben; der Aufbau, bei dem das Kontaktloch planar die Gateelektroden überlappt, ist jedoch nicht auf ein SRAM beschränkt, sondern auch bei anderen Halbleitervorrichtungen anwendbar, beispielsweise bei einem DRAM, um auf einfache Weise die Chipgröße des Halbleiterchips zu verringern oder um den Integrationsgrad der Halbleitervorrichtung zu erhöhen.

Nicht nur die Kontaktlöcher zur Verbindung mit den je weiligen Transistoren, sondern auch die Kontaktlöcher 12k und 12m zur Stabilisierung des Potentials der p-Wanne oder der n-Wanne, welche mit den Transistoren ausgebildet wer den, können so angeordnet werden, daß sie planar den Feld isolationsfilm überlappen, wodurch die Chipgröße weiter verringert wird.

Beschrieben wurde eine Halbleitervorrichtung mit einem Treibertransistor mit einer Gateelektrode, der auf der Oberfläche einer p-Wanne eines Siliziumsubstrates ausgebil det ist. Ein Siliziumoxidfilm und ein Siliziumnitridfilm sind so ausgebildet, daß sie den Treibertransistor ab decken. Ein Zwischenlagen-Isolatorfilm ist auf dem Silizi umnitridfilm ausgebildet. Ein Kontaktloch ist so angeord net, daß es planar zumindest die Gateelektrode überlappt. Somit wird eine Halbleitervorrichtung geschaffen, welche in der Lage ist, die gewünschten Funktionen durchzuführen und gleichzeitig eine verringerte Speicherzellengröße hat.

Obgleich die vorliegende Erfindung im Detail beschrie ben und dargestellt worden ist, versteht sich, daß die Be schreibung und Darstellung als rein illustrativ und nicht einschränkend zu verstehen ist; der Umfang der vorliegenden Erfindung ist lediglich durch die nachfolgenden Ansprüche und deren Äquivalente definiert.

Claims

1. Eine Halbleitervorrichtung, mit:
einem Bereich (2a) eines ersten Leitfähigkeitstyps, der auf der Hauptoberfläche eines Halbleitersubstrates (1) ausgebildet ist;
einem elementbildenden Bereich (20a bis 20d), welcher auf der Hauptoberfläche des Halbleitersubstrates (1) durch einen Elementisolationsfilm (3) getrennt und auf der Ober fläche des Bereiches (2a) des ersten Leitfähigkeitstyps ausgebildet ist;
einem bestimmten Halbleiterelement (T1 bis T6), wel ches auf dem elementbildenden Bereich (20a bis 20d) ausge bildet ist;
einem Isolatorfilm (11), der auf dem Halbleiter substrat (1) ausgebildet ist, um das Halbleiterelement (T1 bis T6) abzudecken; und
einem ersten Kontaktloch (12c, 12g) in dem Isolator film (11) zum Freilegen der Oberfläche des elementbildenden Bereiches (20a bis 20d);
wobei das Halbleiterelement (T1 bis T6) aufweist:
einen Elektrodenteil (4a bis 4e), der über den ele mentbildenden Bereich (20a bis 20d) hinweg ausgebildet ist;
ein Paar von ersten Verunreinigungsbereichen (9a bis 9d) eines zweiten Leitfähigkeitstyps, die an einer Seite und auf der anderen Seite des elementbildenden Bereiches (20a bis 20d) durch den Elektrodenteil (4a bis 4e) ausge bildet sind und eine erste Verunreinigungskonzentration ha ben; und
einen zweiten Verunreinigungsbereich (10a bis 10d) ei nes zweiten Leitfähigkeitstyps, welcher auf zumindest einem der ersten Verunreinigungsbereiche (9a bis 9d) ausgebildet ist, um einen Kontaktteil des ersten Kontaktloches (12c, 12g) zu beinhalten, und eine zweite Verunreinigungskonzen tration hat, welche höher als die erste Verunreinigungskon zentration ist; wobei:
ein Ätzschutzfilm (7, 8) mit unterschiedlichen Ätzei genschaften für den Isolatorfilm (11) zwischen dem Isola torfilm (11) und dem Halbleiterelement (T1 bis T6) ausge bildet ist, um den Elektrodenteil (4a bis 4e) in direktem Kontakt mit den beiden Seitenflächen des Elektrodenteils (4a bis 4e) abzudecken, und
das erste Kontaktloch (12c, 12g) so angeordnet ist, daß es den Elektrodenteil (4a bis 4e) zumindest teilweise planar überlappt.

2. Halbleitervorrichtung nach Anspruch 1, wobei der Isolatorfilm (11) einen Siliziumoxidfilm (11) beinhaltet und wobei der Ätzschutzfilm (7, 8) wenigstens einen Silizi umnitridfilm (8) beinhaltet.

3. Halbleitervorrichtung nach Anspruch 2, wobei der Ätzschutzfilm (7, 8) weiterhin einen Siliziumoxidfilm (7) beinhaltet, der unter dem Siliziumnitridfilm (8) ausgebil det ist.

4. Halbleitervorrichtung nach Anspruch 2, wobei der Isolatorfilm (11) eine Verunreinigung beinhaltet, um das Ätzauswahlverhältnis bezüglich des Ätzschutzfilms (7, 8) zu verbessern.

5. Halbleitervorrichtung nach Anspruch 4, wobei die Verunreinigung Phosphor oder Bor enthält.

6. Halbleitervorrichtung nach Anspruch 1, weiterhin mit einem anderen Elektrodenteil (4d), der sich über den elementbildenden Bereich (20a bis 20d) beabstandet von dem Elektrodenteil (4a bis 4c) erstreckt, wobei der andere Elektrodenteil (4d) mit dem Ätzschutzfilm (7, 8) bedeckt ist, der in direktem Kontakt mit wenigstens den Seitenober flächen ist, und wobei das erste Kontaktloch (12c, 12g) so angeordnet ist, daß es die andere Elektrode (4d) planar überlappt.

7. Halbleitervorrichtung nach Anspruch 6, wobei der Raum zwischen dem Elektrodenteil (4a) und dem anderen Elek trodenteil (4d) länger als zweimal die Dicke des Ätzschutz films (7, 8) ist und wobei die Dicke des Ätzschutzfilms (7, 9) kleiner als die Höhe des Elektrodenteils (4a) und des anderen Elektrodenteils (4d) ist.

8. Halbleitervorrichtung nach Anspruch 1, wobei der zweite Verunreinigungsbereich (10a, 10b) durch Einbringen einer Verunreinigung durch den Kontaktteil des ersten Kon taktloches gebildet ist.

9. Halbleitervorrichtung nach Anspruch 1, weiterhin mit: einem zweiten Kontaktloch (12h) in dem Isolatorfilm (11), welches so angeordnet ist, daß es den zweiten Elek trodenteil (4a) planar nicht überlappt; und
einem dritten Verunreinigungsbereich (10c) eines zwei ten Leitfähigkeitstyps mit einem Kontaktteil des zweiten Kontaktlochs (12h), ausgebildet auf einem anderen der er sten Verunreinigungsbereiche (9c) mit einer dritten Verun reinigungskonzentration höher als die erste Verunreini gungskonzentration, wobei:
das Halbleiterelement (T5) ein Transistor (T5) ist, der weiterhin den dritten Verunreinigungsbereich (10c) ent hält, und
wobei der Abstand (S1) zwischen dem dritten Verunrei nigungsbereich (10c) und einem Abschnitt unmittelbar unter der Seitenoberfläche des Elektrodenteils (4a) auf der Seite, wo der dritte Verunreinigungsbereich (10c) auf der Hauptoberfläche des Halbleitersubstrats (1) liegt, länger als der Abstand (S2) zwischen dem zweiten Verunreinigungs bereich (10d) und einem Abschnitt unmittelbar unter der Seitenoberfläche des Elektrodenteils (4a) auf der Seite ist, wo der zweite Verunreinigungsbereich (10d) auf der Hauptoberfläche des Halbleitersubstrates (1) liegt.

10. Halbleitervorrichtung nach Anspruch 9, wobei der dritte Verunreinigungsbereich (10c) durch Einbringen einer Verunreinigung durch den Kontaktteil des zweiten Kontaktlo ches (12h) gebildet ist.

11. Halbleitervorrichtung nach Anspruch 9, wobei der Elementisolationsfilm (3) mit dem Ätzschutzfilm (7, 8) be deckt ist und wobei das erste oder zweite Kontaktloch (12c, 12g, 12h) so angeordnet ist, daß es den Elementisolations film (3) teilweise überlappt.

12. Halbleitervorrichtung nach Anspruch 1, weiterhin mit: einem dritten Kontaktloch (12h) in dem Isolatorfilm (11), welches so angeordnet ist, daß es den zweiten Elek trodenteil (4e) planar überlappt; und
einem vierten Verunreinigungsbereich (10c) eines zwei ten Leitfähigkeitstyps mit einem Kontaktteil des dritten Kontaktlochs (12h), ausgebildet auf einem anderen der er sten Verunreinigungsbereiche (9c, 9d) mit einer zweiten Verunreinigungskonzentration höher als die erste Verunrei nigungskonzentration, wobei:
das Halbleiterelement (T5) ein Transistor (T5) ist, der weiterhin den vierten Verunreinigungsbereich (10c) ent hält, und
wobei der Abstand (S1) zwischen dem vierten Verunrei nigungsbereich (10c) und einem Abschnitt unmittelbar unter der Seitenoberfläche des Elektrodenteils (4e) auf der Seite, wo der vierte Verunreinigungsbereich (10c) auf der Hauptoberfläche des Halbleitersubstrats (1) liegt, im we sentlichen gleich wie der Abstand (S2) zwischen dem zweiten Verunreinigungsbereich (10d) und einem Abschnitt unmittel bar unter der Seitenoberfläche des Elektrodenteils (4e) auf der Seite ist, wo der zweite Verunreinigungsbereich (10d) auf der Hauptoberfläche des Halbleitersubstrates (1) liegt.

13. Halbleitervorrichtung nach Anspruch 12, wobei die Elektrodenlänge des Elektrodenteils (4e) in dem Abschnitt, wo das erste Kontaktloch (12g) und das dritte Kontaktloch (12h) den Elektrodenteil (4e) planar überlappen, länger im Vergleich zu dem verbleibenden Abschnitt ist.

14. Halbleitervorrichtung nach Anspruch 13, wobei das erste oder dritte Kontaktloch (12g, 12h) so angeordnet ist, daß es den Elementisolationsfilm (3) planar überlappt.

15. Halbleitervorrichtung nach Anspruch 12, wobei der vierte Verunreinigungsbereich (10c) durch Einbringen einer Verunreinigung durch den Kontaktteil des dritten Kontaktlo ches (12h) gebildet ist.

16. Halbleitervorrichtung nach Anspruch 1, mit einer Mehrzahl der Halbleiterelemente (T1 bis T6), und weiterhin mit:
einem zweiten Kontaktloch (12h) in dem Isolatorfilm (11), welches so angeordnet ist, daß es den zweiten Elek trodenteil (4a) planar nicht überlappt; und
einem dritten Verunreinigungsbereich (10c) eines zwei ten Leitfähigkeitstyps mit einem Kontaktteil des zweiten Kontaktlochs (12h), ausgebildet auf einem anderen der er sten Verunreinigungsbereiche (9c, 9d) mit einer zweiten Verunreinigungskonzentration höher als die erste Verunrei nigungskonzentration;
einem dritten Kontaktloch (12h), das in dem Isolator film (11) ausgebildet ist und so angeordnet ist, daß es den Elektrodenteil (4e) planar überlappt;
einem vierten Verunreinigungsbereich (10c) eines zwei ten Leitfähigkeitstyps mit einem Kontaktteil des dritten Kontaktlochs (12h), ausgebildet auf einem anderen der er sten Verunreinigungsbereiche (9c, 9d) mit einer zweiten Verunreinigungskonzentration höher als die erste Verunrei nigungskonzentration, wobei das Halbleiterelement (T5) beinhaltet:
einen ersten Transistor (T5) mit dem Elektrodenteil (4a), dem Paar von ersten Verunreinigungsbereichen (9c, 9d), dem zweiten Verunreinigungsbereich (10d) und dem drit ten Verunreinigungsbereich (10c), und
einen zweiten Transistor (T5) mit dem Elektrodenteil (4e), dem Paar von ersten Verunreinigungsbereichen (9c, 9d), dem zweiten Verunreinigungsbereich (10d) und dem drit ten Verunreinigungsbereich (10c),
wobei der Abstand (S1) zwischen dem dritten Verunrei nigungsbereich (10c) und einem Abschnitt unmittelbar unter der Seitenoberfläche des Elektrodenteils (4a) auf der Seite, wo der dritte Verunreinigungsbereich (10c) auf der Hauptoberfläche des Halbleitersubstrats (1) liegt, länger als der Abstand (S2) zwischen dem zweiten Verunreinigungs bereich (10d) und einem Abschnitt unmittelbar unter der Seitenoberfläche des Elektrodenteils (4a) auf der Seite ist, wo der zweite Verunreinigungsbereich (10d) auf der Hauptoberfläche des Halbleitersubstrates (1) liegt, und
wobei der Abstand (S1) zwischen dem vierten Verunrei nigungsbereich (10c) und einem Abschnitt unmittelbar unter der Seitenoberfläche des Elektrodenteils (4e) auf der Seite, wo der vierte Verunreinigungsbereich (10c) auf der Hauptoberfläche des Halbleitersubstrats (1) liegt, im we sentlichen gleich wie der Abstand (S2) zwischen dem zweiten Verunreinigungsbereich (10d) und einem Abschnitt unmittel bar unter der Seitenoberfläche des Elektrodenteils (4e) auf der Seite ist, wo der zweite Verunreinigungsbereich (10d) auf der Hauptoberfläche des Halbleitersubstrates (1) liegt.

17. Halbleitervorrichtung nach Anspruch 16, mit einer statischen Speicherzelle, mit:
einem Paar von Treibertransistoren (T3, T4) mit über Kreuz verbundenen Gates und Drains;
einem Paar von Zugriffstransistoren (T1, T2) mit Sour ces, welche mit den Drains der jeweiligen Treibertransisto ren (T4, T4) verbunden sind; und
einem Paar von Lasttransistoren (T5, T6) mit Drains, welche mit den Drains der jeweiligen Treibertransistoren (T3, T4) verbunden sind, und mit Gates, welche mit den Ga tes der jeweiligen Treibertransistoren (T3, T4) verbunden sind, wobei:
die Zugriffstransistoren (T1, T2) der erste Transistor (T1, T2) und die Treibertransistoren (T3, T4) und die Last transistoren (T5, T6) der zweite Transistor (T3 bis T6) sind.

18. Halbleitervorrichtung nach Anspruch 1, weiterhin mit:
einem Leiterteil (14e, 14d), der ausgebildet ist, um das erste Kontaktloch (12c, 12b) aufzufüllen, und
einer Verdrahtungsschicht (14e, 14d) auf dem Isolator film (11) und elektrisch in Verbindung mit dem Leiterteil (14e, 14d), wobei:
die Verdrahtungsschicht (14e, 14d) teilweise die obere Oberfläche des Leiterteils (14e, 14d) abdeckt, und
ein Abschnitt der oberen Oberfläche des Leiterteils (14e, 14d), der nicht von der Verdrahtungsschicht (14e, 14d) bedeckt ist, in einer Position unter der oberen Ober fläche des Isolatorfilms (11) liegt.

19. Halbleitervorrichtung nach Anspruch 1, weiterhin mit einem vierten Kontaktloch (12k, 12m) in dem Isolator film (11) und dem Elementisolationsfilm (3) zum Freilegen der Oberfläche des Bereichs des ersten Leitfähigkeitstyps.

20. Eine Halbleitervorrichtung, mit:
einem Isolatorfilm (11), der auf der Hauptoberfläche eines Halbleitersubstrats (1) ausgebildet ist;
einem Kontaktloch (12c, 12d) in dem Isolatorfilm (11) zum Freilegen der Hauptoberfläche des Halbleitersubstrats (1);
einem Leiterteil (14e, 14d), der in das Kontaktloch (12c, 12d) eingebettet ist; und
einer Verdrahtungsschicht (14e, 14d), welche auf dem Isolatorfilm (11) ausgebildet und elektrisch mit dem Lei terteil (14e, 14d) verbunden ist, wobei:
die Verdrahtungsschicht (14e, 14d) teilweise die obere Oberfläche des Leiterteils (14e, 14d) abdeckt, und
ein Abschnitt der oberen Oberfläche des Leiterteils (14e, 14d), der nicht von der Verdrahtungsschicht (14e, 14d) abgedeckt ist, in einer Position unter der oberen Oberfläche des Isolatorfilms (11) liegt.