TW478075B - Semiconductor device - Google Patents

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478075 五、發明說明（1) "—

Ijg之領域 〜本發明係關於一種半導體裝置，尤其是關於一種具備靜 怨隨機存取記憶體（以下記為「SRAM」）單元的半導體裝 置。 复i技術之說明 近年來’為了儘量在攜帶機器中使電池可長時間使用， ，内藏於攜帶機器内的半導體電池之省能源化及低電壓化 就交得重要起來。隨之，可低消耗電力化且可低電壓動作 化的SRAM之需求就益加擴展起來。 為了對應此種的要求，之記憶體單元，可採用CM〇s 型兄憶體單元° CMOS型記憶體單元，係由四個η通道型m〇s 電晶體與二個ρ通道型M0S電晶體所構成。 一般在SRAM記憶體單元中，可採用二個存取電晶體及二 個驅動電晶體。在CMOS型記憶體單元的情況，除了該等電 晶體之外，更可採用二個負載電晶體以作為負載元件。

其次’使用圖說明習知之CMOS型記憶體單元。參照圖 1 9 ’在石夕基板之表面上形成有依場隔離膜丨〇 3所區隔的元 件形成區域120a、120b、120c、120d。在元件形成區域 1 2 0a上，形成有存取電晶體T1、驅動電晶體τ3。 在元件形成區域12Ob上，形成有存取電晶體Τ2、驅動電 晶體T4。在元件形成區域12〇0上，形成有負載電晶體T5。 在元件形成區域120d上，形成有負載電晶體T6。 以穿過元件形成區域120a、120b之方式形成有閘極 l〇4c。又，以穿過元件形成區域12〇3、；i2〇c之方式形成有

89108197.ptd 第4頁 478075 五、發明說明（2) 閘極104a。以穿過元件形成區域12〇b、12〇d之方式形成有 閘極104b。並形成有露出元件形成區域12〇a之表面的接觸 孔 112a、112b、112c 〇 形成有露出元件形成區域1 2〇b之表面的接觸孔1 1 2d、 112e、112f。形成有露出元件形成區域12〇c之表面的接觸 孔112g、112h。形成有露出元件形成區域12〇d之表面的接 觸孔 11 2 i、11 2 j。 又’形成有露出n井l〇2b之表面的接觸孔112k、j 12m。 另外’閘極1 04d，係鄰接之其他記憶體單元的閘極。在一 個SRAM中，此種的記憶體單元係有複數個形成於矽基板 _ 上0 其次，有關上述記憶體單元之製造方法之一例，係根據 圖1 9所不之剖面線XX 一 χχ加以說明。參照圖2 〇，在矽基板 10 1—之預定區域上形成ρ井1023。在該ρ井1〇2&之表面上， 介著閘極絕緣膜105並以閘極上層絕緣膜1〇6a、1〇6b為光 罩（mask)而分別形成有閘極1〇4a、i〇4d。 以，閘極104a、l〇4d及閘極上層絕緣膜106a、1〇6b為光 罩，藉由植入例如磷等的雜質以分別形成n—汲 及η—源極區域l〇9b。 u

一其次、，參照圖21，利用例如CVD法等形成矽氧化膜（未圖 不）用以覆蓋閘極l〇4a、104d及閘極上層絕緣膜1〇6a、 1 0 6b。藉由對該矽氧化膜施予異方性蝕刻術，以在閘極 104a之兩側面上形成側壁絕緣膜1〇7a。又，在閘極1〇“之 兩側面上分別形成側壁絕緣膜丨〇 7 b。 478075 五、發明說明（3) 以該側壁絕緣膜1 〇7a、1 07b及閘極上層絕緣膜1 〇6a、 I 0 6b為光罩，藉由植入^型雜質以分別形成n+汲極區域 II 〇a、n+ 源極區域11 〇b。 、 其次’參照圖22，在矽基板1〇1上利用CVD法形成由矽氧 * 化膜所構成的層間絕緣膜丨丨1用以覆蓋側壁絕緣膜丨〇 7a、 l〇7b及閘極上層絕緣膜1〇6a、i〇6b。在該層間絕緣膜丨^ 上形成預定的光阻圖案（未圖示）。 以該光阻圖案為光罩藉由在層間絕緣膜丨丨1上施予異方 性姓刻術，以形成露出n+汲極區域丨丨〇 a之表面的接觸孔 11 2 b。又’形成露出n+源極區域丨丨〇 b之表面的接觸孔 · 112c 〇 +其次參照圖23，利用例如濺鍍法形成由鈦膜及鈦氮化物 膜所構成的（I早壁金屬（barrier metal)m用以覆蓋接觸孔 ^2a、11 2c之側面、底面及層間絕緣膜丨丨j之上面。在該 P早壁金屬11 3上，利用例如CVD法形成鎢膜（未圖示）。 ^ j忒鎢膜上形成光阻圖案（未圖示）。以該鎢膜為光罩， 膜及障壁金屬膜113施予異方性钱刻術以形成配 JJl^a、114b、114c。利用以±之製程，完成_ I思體早TL的主要部分。 必t 5 之記憶體單元中，有關一個記憶體單元係有 如Α他古；固M?S電晶體。因此，若與不應用電晶體之例 較時記=元以作為負載元件的情況相比 、J。己！:¾爿豆早兀之佔有面積就會變大。 又’與電晶體電連接用的接觸孔，亦有必要就各自的電

五、發明說明（4) 日日體加以設計。今蓉纟士 大。 荨、，Ό果，有柃會使半導體晶片之尺寸變 更；：f 了解除此種的問題點，當欲採用例如將接觸 所示之問㈣件形成區域的對策時，㈤會有如下 中ΐ:有ί:接觸孔靠近閘極時，例如在圖22所示之制r T仏成有接觸孔J J 2c時， 丨不之製程 此，埋設於接觸^丨n 9 〇 3表面有時會露出。因

二於接觸孔1 1 2C内的鶴與閘極 U 又’當欲縮窄元件形 紐路。 _ 中形成有接觸孔112“夺 匕在圖所不之製程 刻。因此，有時電流會從：：離膜103有時會被過度蝕 隔離膜103過度被蝕刻曰的:於接觸孔112b内的鎢介以場 因此，就無法㈣?井102中° 更加縮小晶片尺寸。 °己L、體早兀之佔有面積，且無法 本發明係為了解決上诚 -種可進行所期望 2 =而成者，纟目的在於獲得 置。 乍且更加縮小晶片尺寸的半導體裝 本發明之第一局面的半士 電型區域、元件形成P 衣，“係包含有：第一導 觸孔。第一導電型區二5 )半導體元件、絕緣膜及第一接 上。元件形成區域，係在1开f ^於半導體基板之主表面 離膜而區隔，且形成肢基板之主表面上依元件隔 元件，係形成於元件形出一導電型區域之表面上。半導體

第7頁 '成區域上。絕緣膜，係形成於半導

第8頁 478U/^ 五、發明說明（6) 包含有矽氮化膜。 h况下就可提高絕緣膜之蝕刻速率對形成 孔時之蝕刻阻止膜之铀 成第一接觸 上不會蝕刻石夕氮化膜擇比)，且實質 从化膜而可蝕刻矽氧化膜。 的矽氧化膜 此情況下 更佳者為 擇比的雜質 此情況下 較佳者為 較佳者為 更仏者為’ I虫刻阻止 止膜更包含有形成於矽氮化膜之下側 就可更提高蝕刻選擇比。 、邑、、彖膜含有用以提高與蝕刻阻止膜之蝕刻選 就可更提高餘刻選擇比。 "玄種的雜質係為碟或硼。 形成區域之方J:二J:J極部隔著間隔’並以穿過元件 部’係依至少直接接觸側面=的電極部’而其他的電極 接觸孔，係配置成以平面=餘刻阻止膜而被覆蓋，第一 此情況下，藉由將其=電極部相重疊。 的電極部相重4，即可J:孔配置成以平面方式與其他 裳置的晶片尺寸縮小化r易將具有稷數個電極部之半導體 又’較佳者為，電極部 阻止膜之膜厚的2倍還長/、而、他的電極部之間隔係比蝕刻 極部及其他的電極部之高度而：薄刻阻止膜之膜厚，係比電 此情況下，就可使位於 ^ f 部與其他的電極部之間白：1弟一接觸孔時所鄰接的電極 確實露出。 7 70件形成區域之表面自我對準地 89_97.ptd 五、發明說明（7) 邹卞以:::區⑧’係依介…接觸孔二 二ΐϊί::就可介以接觸部分而容易自我對準地形成第 平ΐ ϊ ΐ ί ’更包含有：形成於絕緣膜上，且配m 十面重豐在電極部上的第二 且配置成不以 孔之接觸部分，1 r及/、包含第二接觸 上，且具有言於ΐίϋϊ 一雜質區域之中之另-方區域 型之第三雜^巴辰度的第二雜質濃度的第二導電 的電晶體元2包含有第三雜質區域 極部之側 貝&成人弟二濰質區域所位置之側的電 二雜質區域盘；方；ί導體基板之主表面的距離，係比第 下方$主、第—質區域所位置之側的電極部之側面正 導體基板之主表面的距離還長。- 雜皙F ^ ’在具有一對雜質區域一、第二雜質區域及第三 區域;$之電晶體中，就可在第三.質區域與該第三雜質 雜^品,置之側的電極部之側面正下方之間，具有由第一 曰二品域所構成的一種寄生電阻。具有此種寄生電阻的電 曰曰^係可意®降低電流驅動能力。 鈣加 马’該第三雜質區域，係依介以第二接觸孔之接 :ί導入雜質而形成者。 丨月况下，就可介以接觸部分而容易自我對準地形成第 二雜質區域。 第f ^，為’元件隔離絕緣膜係依蝕刻阻止膜而被覆益’ 或第二接觸孔，係配置成分別以平面方式與元件隔離

89l08197.Ptd 第10頁 五 發明說明（8) 絕緣膜相重疊。 泣匕情況下’就可更縮窄元件形成區域’且可更進而縮小 岁Λ體^置之ΐ片尺寸。又’由於元件隔離絕緣膜係依姓 i Ξ止：而ΐ蓋’所以在形成各自的接觸孔時元件隔離絕 Γ電而可形成第二或第三雜質區域，二 漏。-伙兀件隔離絕緣膜與元件形成區域之境界附近洩 重車:5 ί為’ t包含有：形成於絕緣膜上且配置成以平面 f豐在電極部上的第三接觸…及包含第千面 具有;於域之中之另一方區域上，且 四雜質區4，而的第二導電型之第 :面土四雜質區域與第四雜質區域所位置之；晶 區域與第二雜主表面的距離，係與第二雜質 半導體基板之主則的電極部之側面正下方之 質區域及第四；質=;:-對第：雜質區$、第二雜 關糸’就可減低動作之不均等 2士述的距離 極部相重疊的ΐί:接=第：接觸孔以平面方式與電 還長者。 電極^之電極長度係比其他的部分 此情況下，眚暂 、貝上不會擴展元件形成區域，而可輕易形 89108197.ptd 第11頁 478075

成夾住電極部 三接觸孔。 且位於一方側與另一方側的 第一接觸孔與第 者為，第 元件隔離 ’就可更 片尺寸的 覆蓋，所 絕緣膜被 ，第四雜 而形成者 ，就可介 0 ，更包含 極部上的 雜質濃度 形成於絕 接觸孔， 雜質區域 的第二雜 半導體基 導體元件 第二雜質 極部、一 成於絕緣膜 觸孔；包含 域之中之另 雜質濃度的 ，且配置成 含第三接觸 上且配置 苐一接觸 一方區域 第二導電 以平面重 孔之接觸 另一方區域上，且具 型之第四 半導體裝 的第二導電 成有複數個 含有，具有 第三雜質區 雜質區域、 或第三接觸孔，係配置成以平面方 以接觸部分而容易自我對準地形成第 罕父侄 式與各自的 此情況下 體裝置之晶 刻阻止膜所 制元件隔離 更佳者為 分導入雜質 此情況下 四雜質區域 較佳者為 面重疊在電 部分，並形成於第 有高於第一 雜質區域； 部上的第三 形成於第一 一雜質濃度 域。然後在 佳者為，半 雜質區域、 以及具有電 絕緣膜相重疊者 縮窄元件形成區域 縮小化。又，藉由 以在形成第一及第 過度姓刻，甚至於 質區域係依介以第 有：形 第二接 雜質區 的苐二 緣膜上 以及包 之中之 質濃度 板上形 ，係包 區域及 對第一 ，且更可謀求半導 元件隔離膜係由蝕 二接觸孔時，可抑 可抑制洩漏電流。 二接觸孔之接觸部 成不以平 孔之接觸 上，且具 型之第三 疊在電極 部分，並 有雨於第 雜質區 置，而較 電極部、一對第一 域的第一電晶體； 第二雜質區域及第

S_197.ptd 第12頁 478075 一""丨丨1 - 五、發明說明（10) 四雜質區域的第二電晶體。爭 質區域所位置之側的電極部 一濰貝區域與第二雜 主表面的距離，係比第二雜質方之半導體基板之 之側的電極部之側面正下方之:二二第一雜質區域所位置 還長，而第四雜質區域與第四雜JJ匕之主表面的距離 部之側面正下方之半導體基板、：或斤位置之側的電極 雜質區域與第二雜質區域所 ^表面的距離’係與第二 方之：導體基板之主表面=極部之側面正下 此情況下，第一電晶體，因且 意圖降低其動作能力（電流驅動能力）二：寄^電：，而可 因未具有該種寄生電阻，而可 苐一電晶體， 作穩定。 制動作之不均等且可使動 又，較佳者為，包含有··交又 動電晶體；在驅動電曰e ^妾閘極與汲極的一對驅 存取電晶體；以及在驅動t曰_ 連接有源極的一對 極’在驅動電晶體之各個閘極上 :土連接有〉及 電晶體係為第=曰=為弟一電晶體，驅動電晶體及負載 ^ i況下特別是藉由將靜態記憶體單元之；^ E _ 晶體之電流驅存在即可意圖降低存取電 力，存取電晶增大驅動電晶體之電流驅動能 疋砰您記憶體單元之動作。 #比）、％果，可穩 較佳者為，f白人士 3有.以填滿第一接觸孔之方式所形成 第13頁 478075 五、發明說明（11) 的導3體部；以及形成於絕緣膜上且與導電 配；層係局部覆蓋在導電體部之上面，而= 配線】：盍之導電體部之上面，係位在低於 的位置上。 此情況下，可縮小相鄰配線層之實質的水平間隔，並可 更加縮配線形成區域甚至於半導體裝置之晶片尺寸。 胺ΐ ” $包含有形成於絕緣膜及元件隔離絕緣 Μ上，且路出弟一導電型之區域表面的第四接觸孔。 孔Ϊ: ΐI到：以穩ί第一導電型之區域電位的第四接觸 孔就不b又]佈局圖案限制而可輕易形成。 本發明之第二局面的半導體裝置，其係包含有絕緣膜、 :妾觸孔丄導電體部及配線層。絕緣膜，係形成於半導體基 iiiΐϊΐ。接觸孔’係形成於絕緣膜上且露出半導體 j板之主：面上。導電體部’係埋設於接觸孔内。配線 ::邑緣膜上且與導電體部電連接。該配線層係 之上面的一部分，而未依配線層而被覆 :。勺V電體4之上面，係位在低於絕緣膜之上面的位置 m半導體裝置’則藉由將未被配線層覆蓋的導電 =二之立於比絕緣膜之上面還低的位置上，即可縮小 接$電體部之配線層與其他的配線層之實質的水平距 糟此就可鈿小用以形成配線層的區域甚至於半導體 衣置的晶片尺寸。 具體例之 /〇υ〇 五、發明說明（12) ----— _ 复羞i態1 :尤具：本發明實施形gi之靜態記憶體單元的 口以祝明。靜態記憶體單元之等效電路與其立衣 分別顯示於圖1乃岡9击 . 面構造係 配置成矩陣Ξ/Λ 圖1及圖2，在3叫中，係在 珉矩陣狀的互補型資料線（位元線）與字線之 上配置有記怜雕留— 人又部分 存取電晶體τι、T2所構成。 冤路和二個 $ f反器電路中，係藉由分別交叉連接例如曰 T6和日日肖所構成的一個反相器、由負栽電晶體 私動電日日體Τ4所構成之另一個反相器、輸入端 立而子’而構成二個儲存節點Ν1、Ν 2。 】 20,Λ電/體T1及驅動電晶體Τ3，係形成於元件形成區域 、。存取電晶體了2及驅動電晶體T4，係形成於元件形 後區^2〇\上。存取電晶體T1及存取電晶體T2之閘極4c， 、以牙過元件形成區域2 0 a、2 0 b的方式所形成。 負J電晶體T5係形成於元件形成區域2〇c上。負載電晶 係，成於元件形成區域2〇d上。驅動電晶體丁3及負載 =晶體Τ5之閘極4a，係以穿過元件形成區域2〇&及2〇e的方 j所形成。驅動電晶體T4及負載電晶體T6之閘極4b，係以 =過=件形成區域2〇b、20d的方式所形成。鄰接之另一記 憶體單元的閘極4d，係與閘極4a隔著間隔而配置。 。f元件形成區域20a、20b、20c、20d係由場隔離膜3所 區隔。在存取電晶體τ 1之汲極區域上配置有用以電連接的 接觸孔1 2 a。在存取電晶體τ 2之汲極區域上配置有用以電

478075 五、發明說明（13) 連接的接觸孔1 2 d。在存取電晶體T 1之源極區域及驅動電 晶體T3之汲極區域上形成有用以電連接的接觸孔丨2b。 在驅動電晶體T3之源極區域上形成有用以電連接的接觸 孔12c。在存取電晶體T2之源極區域及驅動電晶體T4之汲 極區域上形成有用以電連接的接觸孔丨2e。在驅動電晶體 T4之源極區域上形成有用以電連接的接觸孔丨2 f。 在負載電晶體T5之汲極區域及源極區域上分別形成有用 以電連接的接觸孔12h、12g。在負載電晶體T6之汲極區域 及源極區域上分別形成有用以電連接的接觸孔丨2 i、丨2』·。 更且，在η井上形成有用以電連接的接觸孔12k、12m。 接觸孔12b係對應儲存節點!〇。接觸孔12e係對應儲存節點 N2。接觸孔12c、12f係對應接地接點。接觸孔12§、丨“係 連接在電源線（Vcc)線上。存取電晶體n、？2之閘極4c ί ί ί ΐ線(WL)上。利用此字線即可控制存取電晶體T1、 1 Z I導通。 位口存，係當-方之儲存節點的電壓為高 此:，另一方儲存節點的電壓就存在有低位準的狀 態。口要褚定的雷、I 2 ^ 此狀態被稱雙穩 -要預足勺電源電壓施加在記憶體 早兀可繼續該雙穩態。在SRAM中，卜、+、+ 上則。己1·思骽 係形成複數個於石夕基板之表面1心之：=隐體單元 中，s係表示源極區域，D係表示沒極區域。θ及圖2 其次，就此記憶體單元之動作加以簡 對特定的記憶體單元寫入資料時 ，月。百先’在 貝了卞卞和用對應該記憶體單元 478075 五、發明說明（14) 之字線（WL)使存取電晶體ΤΙ、T2導通，同時按照所期望的 邏輯值強制對互補型之位元線對施加電壓。藉此，正反器 ，路就可將二個儲存節點N1、N2之電位設定成上述之雙^ 悲’且保持資料以作為電位差。 ’ 另 方面，▲讀出資料時，藉由使存取電晶體τ 1、τ 2導 通，儲存節點Nl、N2之電位即可傳遞至位元線上， 出資料。 靖 其次，就SRAM之記憶體單元的剖面構造，根據圖2所示 之剖面線11 I — I I I加以說明。參照圖3，在矽基板丨之預定 =區域上形成有M2a。在該ρ —之表面上藉以間極氧化 膜5形成閘極43及閘極上層絕緣膜以。同樣地，形成有閘 極4 d及閘極上層絕緣膜6 b。 夾住閘極4a且在p井2a之表面上，分別形成有n—汲極區 或a及n源極區域⑽。以直接接觸閘極“、4d之各自的兩 側面之方式形成有用以作為蝕刻阻止膜的 氮化膜8。 =石=氮化膜8上’形成有例如由石夕氧化膜所構成的層 緣膜U。在層間絕緣膜n、石夕氮化膜8及石夕氧化膜7 &沾Ϊ ί有露出場隔離膜3之—部分及n—汲極區域9a之表 孔⑽。又，形成有露出"及極區域此之表面的 接觸孔1 2 c。 =u2b ’係以其開口端重疊於場隔離膜3上的方式所 =:接觸孔12c ’係形成以平面方式重疊在間極忉及間 極4d上。藉由介以接觸孔12b之接觸部分導 的雜質

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即可形成n+汲極區域1 〇a。 又，藉由介以接觸孔1 2c之接觸部 可形成n+源極區域1 〇 b。另外，在接角 、疋、，、貝即 後述般，形成有障壁金屬及鎢膜接觸孔12b、12c内，如 其次，有關此SRAM之製造方法之—办 〆』a 之剖面線III - III加以說明。首先夂1糸根/虞圖2所示 =形成有用以形成元件形成區域的場隔離膜之 -人，在預定區域上形成p井2a 井（未圖示）。 h ΪΡ/23之表面上介以閘極氧化膜5形成閘極4a、4d及閑 極上層絕緣膜6a、6卜將閉極4a、4d及閑極上層絕緣J閑 a、、b當作光罩，藉由植入例如磷等的n型雜質，以分別 形成η -汲極區域9 a、η —源極區域9 b。 其次參照圖5，利用例如CVD法形成臈厚丨〜5〇_的矽 化膜7用以覆蓋閘極4a、4d及閘極上層絕緣膜6a、扑 該石夕氧化膜7上’例如利用CVD法形成膜厚卜⑼⑽ 化膜8。纟該矽氮化膜8上’例如利用CVD法形成由二 〜1 00 0㈣之矽氧化膜所構成的層間絕緣膜u ^矽氧化 及矽氮化膜8，係如後述般，變為形成各接觸孔 ' 阻止膜。 虫到 其次參照圖6，在層間絕緣膜n上形成光阻圖案5〇。 該光阻圖案50當作光罩，並使用例如含有的蝕刻= 藉由對層間絕緣膜11施予異方性蝕刻以露出矽氮化膜8 ^ 表面。在此異方性蝕刻中，矽氮化膜8之蝕刻速率，較佳 者為層間絕緣膜1 1之蝕刻速率的i 〇分之1以下。 Λ 土 五 、發明說明（16) 含有ϋ ί Ξ !7 ’繼續將光阻圖案50當作光罩，使用例如 氧化膜了^刻速率ϋί f此異方性钱刻中，石夕 分之1以下 、、車又彳土者為石夕氮化膜8之餘刻速率的1 〇 互為相钭另外，在此異方性蝕刻中，在閘極4a、切之 =，對的側面上分別殘留矽氮化膜心、8b。 如^咖參^圖^繼續+將光阻圖㈣當作光罩叫吏用例 3勺蝕刻氣體藉由對已露出的矽氧化膜7施予里 2刻以形成露出n-没極區域9a之表面的接觸孔11 :，也，形成露出n-源極區域⑽之表面的接觸孔12^^。之 後去除光阻圖案5〇。 ^參照圖9，介以接觸孔m之接觸部分，藉由植入例 〇申專的n型雜質以形成n+汲極區域1 〇a。又同樣地，介以 f觸孔12c之接觸部分’藉由導^型雜質以形成n+源極區 域 1 0 b 〇 其次參照圖10，在接觸孔121)、12c之側面、底面及層間 絕緣膜11之#上面上，例如利用濺鍍法以形成膜厚約3〇龍的 鈦膜（未圖示）。在該鈦膜上，例如利用濺鍍法等以形成膜 厚約50·的鈦氮化膜。鈦膜及鈦氮化膜係成為障壁金屬、 1 3。在該障壁金屬1 3上，例如利用CVD法形成鎢膜丨4。 其次筝照圖11，在鎢膜丨4上形成光阻圖案5丨。將該光阻 圖案5 1當作光罩，藉由對鎢膜丨4及障壁金屬丨3施予異方性 蝕刻，以分別形成上層連接配線14a、14b、14c。之後去 除光阻圖案5 1。

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五、發明說明（17) 其次參照圖1 2，在層間絕緣膜11上更形成矽氧化膜等白勺 絕緣膜1 5用以覆蓋上層連接配線1 4 a、1 4 b、1 4 c。利用以' 上製程即可完成SRAM記憶體單元的主要部分。 如圖6〜8所示，在上述SRAM記憶體單元中，即使將接觸 孔1 2 c之開口端的位置配置在與閘極4 a、4 d相重疊的位置 上’藉由直接覆蓋閘極4a、4d之各自兩側面之作為餘刻阻 止膜的矽氧化膜7及矽氮化膜8之存在，則依異方性飯刻亦 可無須露出閘極4a、4d之表面即可輕易自我對準地露出n_ 源極區域9b之表面。

藉此’不會使埋設於接觸孔丨2c内的上層配線14b與閘極 4a、4d短路而可縮小SRAM記憶體單元的區域。 一又’在形成接觸孔1 2b時，即使配置成以平面方式與場 隔離膜3相重疊，藉由矽氮化膜8及矽氧化膜7之存在亦不 會使場隔離膜3過度蝕刻。 ^，藉由介以接觸孔；[2b之接觸部分導入η型雜質並自我 1準地形成η+汲極區域1〇a，即可將位於場隔離膜3之附近 1疋，形成區域部分之晶體缺陷等包含於其内部中。藉

^等就:抑制從上層連接配線1 4a至石夕基板1之汽漏電流。 Γ ί結果’即可獲得可進行所期望之動作且更可縮小晶 片尺寸的半導體裝置。 膜8又較如佳圖^斤當*餘刻阻止《的石夕氧化膜7及石夕氮化 膜6a、6b j糸其膜厚七形成比閘極4a、4d及閘極上層絕緣 的間隔D此之勝高度H還薄。更較佳者為，鄰接之閘極4a、4d 、厚t之一倍還長。藉此，在圖8所示之製程

478075 五、發明說明（18) 中，在接觸孔12c之底部可確實露出n_源極區域⑽。 另外，適於用以形成圖6、圖7及圖8所示之接觸孔 =姓刻氣體係為其―例，1只要梦氮化膜8之姓刻 相對於姓刻層間絕緣膜U時的韻刻速 條件則並非被限定於此。 Μ ” 下的 又，在蝕刻矽氮化膜8時，只要矽氧化膜7之 對於石夕氮化則之㈣速率為1G分 限定於上述之條件。 俅仟則並非被 -ί ΐ ί ’層間絕緣膜11 ’ #由應用已添加硼或磷等之雜 貝勺石夕乳化膜，即可更加增大層間絕緣膜j 則、 之蝕刻選擇比。 、/义化膜《 實施形熊2 明，實施形態2_記憶體單元的半導體 照圖13 ’形成於層間絕緣膜"上的上層 2配線14d，係、局部連接在埋㈣接觸孔⑽内之部分的 觸：?μ1又，上層連接配線He，係局部連接在埋設於接 觸孔12c内之部分的上面上。 丧 的Ϊ Ϊ ί f上層連接配線14d且埋設於連接孔12b内之部分 地，未連接上Μ 4 L 逛低的位置上。同樣 的卜而妾層連接配線146且埋設於連接孔1 2c内之部分 於比層間絕緣膜11之上面還低的位置上。另 二^:”外的構成由於與實施形態1中所說明之圖 二St:同，所以在相同構件上附記相同的元件編

478075 五、發明說明（19) 在上述之記憶體單元中’係在分別埋設於接觸孔丨2b、 12c内的部分上形成有凹坑16a、16b。其次，就上述記憶 體單元之製造方法之一例使用圖加以說明。參照圖丨5，在 圖10所示之製程之後在鎢膜14上形成光阻圖案μ。 將此光阻圖案52當作光罩，並藉由對鎢膜丨4及障壁金屬 13上施予異方性蝕刻以露出層間絕緣膜u之上面。^ 了去 除存在於已露出之層間絕緣膜i i之±面的蚀刻殘渔而施予 預定的過蝕刻（over etching)。 亦可利用此過蝕刻，蝕刻分別埋設於接觸孔丨2b、丨2c内 ^鶴膜14及障壁金屬13以分別形成有凹坑l6a、丨讣。之後 :除，阻圖案52。藉此就可分別形成有上層連 1 4d、14e、14f 〇 記ΪΓί上己憶體單元’則與實施形態1中所說明的 部縮小至從埋設於接如内上//f配㈣^ 水平距離^。 L12b内之鎢膜之右端部分算起的 同樣地，可將例如卜 從埋設於接觸孔12c内之曰=配線i4f之左側端部縮小至 接配線之區域，t H求形成於層間絕緣膜11上的上層連 478075 五、發明說明（20) 就具備本發明實施形態3之SRAM記憶體單元的半導體裝 置加以說明。參照圖1 6及圖1 7，特別形成有閘極4 e及4 f。 如圖1 7所示’在該閘極4 e上，在元件形成區域2 〇 c中將閘 極之閘極長度形成比其他的部分還長。 有關閘極4f亦同樣地在元件形成區域2〇d中將閘極之閘 極長度形成比其他的部分還長。另外，有關除此以外的構 成由於與貝施形恶1中所說明之圖2所示的構成相同所以 在相同構件上附記相同的元件編號並省略其說明。 在此纪憶體單元中，如圖1 7所示在負載電晶體丁5中， η+汲極區域1 〇c與該位於η+汲極區域丨〇c側之閘極“的側面 正下方之矽基板1之主表面的距離Si，係與n+源極區域1 〇己 與該位於n+源極區域l〇d側之閘極4e的側面正下方之石夕基 板1之主表面的距離§2實質相等。 土 另一方面，在實施形態1中所說明之SRAM記憶體 對應：區域中，如圖18所示’其對應的距離S1係長 2:因而，在負載電晶體T5中，如圖18所示， 9c係變成一種的寄生電阻β。 L Λ 在本實施形態之SRAM記憶體單元中，負載電晶體Τ5、 Τ6，係藉由形成不具有上述寄生電阻R的電曰 低動作之不均等並可使電晶體之動作更加穩阳定' ’’厂“減 另一方面，在存取電晶體ΤΙ、T2中，較=^為呈 電阻的電晶體。更且，在驅動電晶體以、Τ4 ^馮具f寄生 不具有寄生電阻的電晶體。 較佳者為 另外，在圖16所示之構造中，驅動電晶體n A，雖為 478075 五、發明說明（21) 具有寄生電阻的電晶體’但是藉由適當配置接觸孔1 2b、 1 2 c，即可形成不具有寄生電阻的電晶。 在存取電晶體Τ1、Τ2中， 降低電流驅動能力。在驅動 力會變得比較南’而動作之 藉此，就可增大驅動電晶 取電晶體ΤΙ、T2之電流驅動 力口穩定SRAM記憶體單元之動 另外，在上述之各實施形 為例加以說明，但是將接觸

構造，亦可適用於除了 SRAM 履置上，並可輕易謀求半導 化〇 藉由寄生電阻之存在即可意圖 電晶體T3、T4中，電流驅動能 不均專亦會變少。 體T3、T4之電流驅動能力對存 月力的比（冷比），結果，可更 作。 態中，雖係舉SRAM記憶體單元 孔以平面方式重疊在閘極上的 以外之例如D R A Μ的其他半導體 體晶片尺寸之縮小化或高集成 # 又 成有 亦可 可更 此 專利 範圍 2a ’並非只連接至各電晶體上，即使對於例如用以 各電晶體之p井或η井等的電位之接觸孔丨2 k、1 2 配置成以平面方式將接觸孔重疊在場隔離膜3上、，且 加縮小晶片尺寸。 ，所揭* =實施形態僅係、全部之點中的例* 杂明之範圍並非僅止於上述之說，h

以义範圍所示内容，或與申請專利iSU: 构寺的思義以及範圍内之所有的變更。 月 虎之說ag 矽基板 P井

第24頁 478075 五、發明說明（22) 2b 3 4a 〜4f 5 6a、6b 7 8 9a 9b 9c 9d 10a 10b 10c lOd 11 12a 〜1 2m 13 14 14a 〜14f 15 16a 、 16b 20a 〜20d 50^51^ n井 場隔離膜 閘極 閘極氧化膜 閘極上層絕緣膜 矽氧化膜 矽氮化膜 η 一汲極區域 η 一源極區域 ρ 一汲極區域 ρ -源極區域 η+ >及極區域 η+源極區域 Ρ+ >及極區域 Ρ+源極區域 層間絕緣膜 接觸孔 阻障金屬 鎢膜 上層連接配線 絕緣膜 凹坑 元件形成區域 52 光阻圖案

89108197.ptd 第25頁 478075 圖式簡單說明 圖1顯示本發明實施形態1之SR AM記憶體單元的等效電路 圖。 圖2顯示同實施形態1之記憶體單元的平面構造圖。 圖3為圖2所示之剖面線I I I — I I I的剖面圖。 圖4為同實施形態1中顯示圖2所示之SRAM記憶體單元之 製造方法之一製程的剖面線I I I — I I I的剖面圖。 圖5為同實施形態1中顯示圖4所示之製程之後所進行之 製程的剖面圖。 圖6為同實施形態1中顯示圖5所示之製程之後所進行之 製程的剖面圖。 圖7為同實施形態1中顯示圖6所示之製程之後所進行之 製程的剖面圖。 圖8為同實施形態1中顯示圖7所示之製程之後所進行之 製程的剖面圖。 圖9為同實施形態1中顯示圖8所示之製程之後所進行之 製程的剖面圖。 圖1 0為同實施形態1中顯示圖9所示之製程之後所進行之 製程的剖面圖。 圖11為同實施形態1中顯示圖1 0所示之製程之後所進行 之製程的剖面圖。 圖1 2為同實施形態1中顯示圖11所示之製程之後所進行 之製程的剖面圖。 圖1 3為本發明實施形態2之SRAM記憶體單元的剖面圖。 圖1 4為同實施形態2中顯示圖1 3所示之記憶體單元的平

89108197.ptd 第26頁 478075 圖式簡單說明 面圖。 圖1 5為同實施形態2中顯示圖1 3所示之S R A Μ記憶體單元 之製造方法之一製程的剖面圖。 圖1 6為本發明實施形態3之SRAM記憶體單元的平面圖。 圖1 7為同實施形態3中，記憶體單元之圖1 6所示之剖面 線XVI I —XVI I的剖面圖。 圖1 8為同實施形態3中，用以比較實施形態1中所說明之 記憶體單元的圖2所示之剖面線XV I 11 — XV11 I的剖面圖。 圖1 9為習知之SRAM的平面圖。

圖20顯示SRAM記憶體單元之製造方法之一製程且根據圖 19所示之剖面線XX —XX的剖面圖。 圖2 1顯示圖2 0所示之製程之後所進行之製程的剖面圖。 圖2 2顯示圖2 1所示之製程之後所進行之製程的剖面圖。 圖2 3顯示圖2 2所示之製程之後所進行之製程的剖面圖。

89108197.ptd 第27頁

Claims (1)

1. 478075

   六、申請專利範圍 1 · 一種半導體裝置，其係包含有： 第一導電型區域（2a)，形成於半導體基板（〇之主表面 元件形成區域（20a〜20d)，在前述半導體基板（！）之主 表面上依元件隔離膜（3)而區隔，且形成於前述第一 型區域（2a)之表面上； “ 預定的半導體元件（T1〜T6)，形成於前述元件形成區域 (20a 〜20d)上； 絕緣膜（11 )，形成於前述半導體基板（丨）上用以！苗义 述半導體元件；以及 < 置則 第一接觸孔（1 2 c、1 2 g)，形成於前述絕緣膜（11)上，且 露出前述元件形成區域（2〇a〜20d)之表面上，而 前述半導體元件（T1〜T6)，具有， 電極部（4a〜4e)，以穿過前述元件形成區域（2〇a〜2〇d) 之方式所形成； 第一導電型之一對第一雜質區域（9a〜9d)，夾住前述電 極部（4a〜4e)而形成於前述元件形成區域（2〇a〜2〇cj)之一 方側及另一方側，且具有第一雜質濃度；以及 苐一 電型之第二雜質區域（10a〜l〇d)，以包含前述第 一接觸孔（1 2c、1 2g)之接觸部分的方式形成於前述第一雜 質區域（9a〜9d)之中之至少一方的區域上，且具有高於前 述第一雜質濃度的第二雜質濃度， 在前述絕緣膜（11)與前述半導體元件（τ 1〜τ 6)之間，以 直接接觸前述電極部（4a〜4e)之兩側面並覆蓋前述電極部

   六、申請專利範圍 ____ (4a〜4e)之方式，形成有餘刻特 的蝕刻阻止膜（7、8)， 興則述絕緣膜（11)相異 前述第-接觸孔(12c、12g 述電極部（4a〜4e)相重疊。 此置成以平面方式與前 2. 如申請專利範圍第丨項之半 膜（11)係包含有矽氧化膣η η 版衣置，其中前述絕緣 係至少包含有石夕氮化膜）’而前述敍刻阻止膜(卜” 3. 如申請專利範圍第1項之半導體裝置，盆中更包入右 區域⑽〜20:)之么:者間隔，並以穿過前述元件形成 、一 ）之方式所开》成之其他的電極部（4 d)， 前述其他的電極部（4d)，係依至少直接接觸側面的前述 名虫刻阻止膜（7、8)而被覆蓋， 月ίι述第一接觸孔（12C、i2g)，係配置成以平面方式與前 述其他的電極部（4d)相重疊。 ’、 4·如申請專利範圍第3項之半導體裝置，其中前述電極 部（4 a)與前述其他的電極部（4 d )之間隔，係比前述蝕刻阻 止膜（7、8)之膜厚的2倍還長， 前述钱刻阻止膜（7、8)之膜厚，係比前述電極部（4a)及 前述其他的電極部（4d)之高度還薄。 5·如申請專利範圍第1項之半導體裝置，其中前述第二 雜質區域（l〇a、l〇b)，係依介以前述第一接觸孔（12c、 1 2 g)之剞述接觸部分導入雜質而形成者。 6·如申請專利範圍第1項之半導體裝置，其中更包含 有： 478075 六、申請專利範圍 第二接觸孔（12h)，形成於前述絕緣膜（11)上 成不以平面重疊在前述電極部（4a)上；以及 且配置 第二導電型之第三雜質區域（l〇c 包含前述第二接觸 孔（12h)之接觸部分，並形成於前述第一雜質區域（9c)之 中之另一方區域上，且具有高於前述第一雜質濃度的第 雜質濃度， 前述半導體元件（T5)係更包含前述第三雜質區域（1〇c) 的電晶體（T5)， 前述第三雜質區域（l〇c)與前述第三雜質區域（l〇c)所位 置之側的前述電極部（4a)之側面正下方之前述半導體基板 (1)之主表面的距離（S1)，係比前述第二雜質區域（丨〇 d)與 前述第二雜質區域（10d)所位置之側的前述電極部（4a)之 側面正下方之前述半導體基板（1)之主表面的距離（S2)還 長。 7 ·如申請專利範圍第6項之半導體裝置，其中前述元件 隔離絕緣膜（3 )’係依前述餘刻阻止膜（7、8 )而被覆蓋， 前述第一或第二接觸孔（12c、12g、l2h)，係配置成以 爭面方式與前述元件隔離絕緣膜（3 )相重疊。 8·如申請專利範圍第1項之半導體裝置，其中更包含有： 第 > 接觸孔（1 2 h ) ’形成於前述絕緣膜（11 )上，且配置 成以平面重疊在前述電極部（4a)上；以及 第二導電型之第四雜質區域（1〇c)，包含前述第三接觸 孔（I2h)之接觸部分，並形成於前述第一雜質區域（9c、

   89108197.ptd 第30頁 478075 六、申請專利範圍 -- 9d)之中之另一方區域上，且具有高於前述第一雜質濃度 的第三雜質濃度， 、 鈾述半導體元件（T 5 )係更包含前述第四雜質區域（丨〇 c ) 的電晶體（T 5 )， 、 蓟述第四雜質區域（1 〇 c )與前述第四雜質區域（1 〇 c )所位 置之側的别述電極部（4 e )之側面正下方之前述半導體基板 、之>主表面的距離（S1 )，係與前述第二雜質區域（1 〇d)與 别述第一雜質區域（丨〇 d )所位置之側的前述電極部㈠㊀）之 側面正下方之前述半導體基板（1)之主表面的距離 質相同。 一 9·如申請專利範圍第8項之半導體裝置，其中在前述第 = H(!2g)與前述第三接觸孔（12h)以平面方式與前述 ^ f =( e)相重疊的部分上，前述電極部（4e)之電極長度 係比其他的部分還長者。 又 二〇·-如二專利範圍第9項之半導體裝置，其中前述第- 件隔離絕緣膜（3)相重疊者。 +^式與則h u.如申請專利範圍第丨項之半導體 1 個，述半導體元件⑴〜T6)，係更包含有：”中具有设數 第二接觸孔（12h)，形成於前述絕緣 成^平面重疊在前述電極部（4a)上 且配置 第一導電型之第三雜質區域（1〇c)， 9=:r=;並形成於前述“以(:觸 甲之另方區域上，且且 且/、有同於則述第—雜質濃度 478075 六、申請專利範圍 的第二雜質濃度； 第二接觸孔（1 2 h )’形成於前述絕緣膜（1 1 )上，且配置 成以平面重疊在前述電極部（4a)上；以及 第二導電型之第四雜質區域（l〇c)，包含前述第三接觸 孔（12h)之接觸部分，並形成於前述第一雜質區域（gc、 9d)之中之另一方區域上，且具有高於前述第一雜質濃度 的第二雜質濃度， 前述半導體元件（T5)，係包含有， 第一電晶體（T5) ’具有前述電極部（4a)、一對前述第一

   雜質區域（9c、9d)、前述第二雜質區域（1〇d)及前述第三 雜質區域（10c);以及 電晶體（T5)，具有前述電極部（“）、一 第 雜質區域（9c、9d)、前述第二雜質區域（1〇d)及前述第四 雜質區域（1 0 c )， 前述第三雜質區域（l〇c)與前述第三雜質區域（1〇c)所1 (1之側的前述電極部（4a)之侧面正下方之前述半導體基^ 之主表面的距離（S1)，係比前述第二雜質區域（1〇(1) J :;第二雜質！域0。d)所位置之側的前述電極部(“)之

   長，正下方之Μ述半導體基板⑴之主表面的距離（S2)還 而 :述第四雜質區域(10c)與前述第四雜質 " (i)wyy?㈣㈤之㈣正下方之前述半導體基板 前述第雜二 ’係與前述第二雜質區域(l〇d)與 弟一雜貝區域（l〇d)所位置之側的前述電極部（4e)之

   478U75

   側面正下方之前述半 質相同。 導體基板（1)之主表面的距離（S2)實

   、。己u脰早兀，而該靜態記憶體單元係包含 =動” T3、T4)，交又連接閑極與汲極； 之、子?1 ’日日體（T1、Τ2)，在前述驅動電晶體（丁3、Τ4〕 之各個沒極上連接有源極；以及

   一對負載電晶體（Τ5、Τ6) 之各個汲極上連接有汲極， 各個閘極上連接有閘極， ’在前述驅動電晶體（Τ3、Τ4) 在前述驅動電晶體（Τ3、Τ4)之 、Τ 2 )係為如述第一電晶體（Τ1 前述存取電晶體（Τ1 Τ2)， 、韵述驅動電晶體（Τ 3、Τ 4 )及前述負載電晶體（τ 5、τ 6 )係 為前述第二電晶體（Τ3〜Τ6)。 1 3·如申請專利範圍第1項之半導體裝置，其中更包含 導電體部（14e、14d)，以填滿前述第一接觸孔（i2c、 12b)之方式所形成；以及 配線層（1 4e、14d)，形成於前述絕緣膜（11)上，且與前 _ 述導電體部（14e、14d)電連接， 前述配線層（1 4e、1 4d)係局部覆蓋在前述導電體部 (14e、14d)之上面， 未被前述配線層（14e、14d)覆蓋之前述導電體部（i4e、 ^ 14d)之上面，係位在低於前述絕緣膜（11)之上面的位置

   89108197.ptd 第33頁 478075

   v 14·如^申請專利範圍第1項之半導體裝置，其中更包含有 =成=刖述絕緣膜（丨丨）及前述元件隔離絕緣膜（3 )上，且 露出前述第一導電型之區域表面的第四接 k、 12m)。 15· —種半導體裝置，其係包含有·· 絕緣膜（1 1 )，形成於半導體基板（丨）之主表面上； 接觸孔（1 2 c、1 2 b )，形成於前述絕緣膜（丨丨）上，且露出 前述半導體基板（1)之主表面上； 導電體部（1 4e、1 4d)，埋設於前述接觸孔（1 2c、1 2b) 内； 配線層（14e、14d)，形成於前述絕緣膜（π)上，且與前 述導電體部（14e、14d)電連接， 前述配線層（1 4 e、1 4 d)係用以覆蓋前述導電體部（1 4 e、 14d)之上面的一部分， 未依前述配線層（14e、14d)而被覆蓋的前述導電體部 (14e、14d)之上面，係位在低於前述絕緣膜（11)之上面的 位置上。

   89108197.ptd 第34頁