307870 B7 經濟部中央梂準局員工消費合作社印裝 五、發明説明（1 ) 【發明之詳細說明】 【產業上之利用範圍】 本發明係有關半導體積體電路裝置及其製造方法，尤 其係有關適用於記憶機能的有效技術者。 【以往之技術】 半導體記憶體之一的RAM(隨機存取記慷體）中，有動 態 RAM (DRAM)，和靜態 RAM (SRAM)。 DRAM之記億格係由做爲開關工作之MiSFET( Metal Insulator Semiconductor Field Effect Transistor)和 存蓄資訊電荷的電容器所成，此MISFET係將電容器和記億 格的資訊，選擇性結合於傳送於周邊電路之資料線。因爲 此簡單之構造，可令DRAM之記憶格以小面積，高密度地加 以製造。 但是，上述MISFET之ρπ接合中有洩漏電流之故，最初 供予電容器的資訊電荷置係由於洩漏電流而消失。即，記 億資訊會被破壞。在此，於電荷量完全消失之前，需由記 憶格讀取，再根據該讀取資訊周期性地進行起始之充分電 荷量供予電容器動作（更新動作）。 SRAM係在於經由無需進行上述更新動作之記億格所構 成之處與DRAM不同。SRAM之記憶格係由記憶資訊之觸發電 路和2個傳送用MISFET所成，經由將傳送用MISFET呈開啓 狀態，於資料對線（DL,，DL2)和觸發電路間接受資訊。 於寫入時，施加於資料對線之一方爲高電壓（"Η ")， (請先閱讀背面之注意事項再填寫本頁) 裝 --9 線 本紙張尺度適用t國國家標率（CNS ) Λ4規格（2丨0X 297公釐） 經濟部中央梯準局員工消費合作社印裝 _____B7 五、發明説明（2 ) / 另一方施加低電壓（"L")，雖將此供予一對之記億節點， 但令該2種供予型之組合（DU，DU各爲"H’1，"L1或"L”， "Η ")，對應於2進位之寫入資訊。 讀取係對應一對之記憶節點電壓高低之組合，進行撿 出於資料對線出現之電壓。於記憶節點有泄放電流時，只 要有觸發電路電源之施加，減少電荷量的分量則透過負荷 由電源加以供給之故，無需更新動作。 但是，SRAM之記憶格元件數較多之故，較DRAM之記憶 格其格面積爲大，因此，無法於半導體晶片上做高密度之 實裝。 有一種具不論DRAM，SRAM皆可隨機存取優點之揮發性 記憶格。即，將電源由記憶格切斷時資訊則會消失。DRAM 中，存蓄於記憶格內之電容器電荷則消失，於SR AM中，保 持記憶格內之觸發狀態之電壓會下降至0V之故，觸發會令 該資訊消失。 在此，使用經由令開關之工作的MISFET和强鐵電體電 容器構成之記憶格的RAM被加以開發。此FRAM係不揮發性 記憶體，令電源由記憶格也斷時，鐵電體材料之分極狀態 不會變化之故，資訊則被持績記億。 鐵電體材料係具有2個不同安定之分極狀態，此2個 狀態係對施加電壓而言，標記分極，經由磁滯回線決定。 令電壓供給鐵電體電容器時，經由測定電荷，可決定鐵電 體材料之分極狀態。 經由令2進位値之1 〇"分配至一方之分極狀態，令2進 本紙张尺度適用中國國家標導（CNS ) Λ4規格（210 X 297公慶） J 裝 訂-----f ·線 (請先閲讀背面之注意事項再填寫本百) A 7 B7 J07870 五、發明説明（3 ) 位値之"1_’分配至另一方之分極狀態，可令鐵電體電容器 使用於2詮位資訊之蓄集。但是，令鐵電體電容器使用於 記憶格之資訊記憶用元件時，由鐵電體電容器爲一方之分 極狀態向另一方分極狀態重覆反轉之故，該鐵電體電容器 會因疲勞而劣化，分極電荷則會減少。 在此，提供使用鐵電體電容器，可解決上述鐵電體材 料之分極疲勞問題，得以隨機存取所得高速度的長壽命不 揮發性半導體。 例如，USP4809225所記載者係組合SRAM之揮發性記億 格和鐵電體電路的不揮發性半導體記憶體。此半導體記憶 體係於構成SRAM之記憶格的觸發電路的各記憶節點，介由 結合電晶體，經由連接鐵電體電路的記憶格MC加以構成。 記憶格MC之常規動作中係令結合電晶體呈關閉狀態， 切離觸發電路和鐵電體電路。因此，記憶格MC則做爲SRAM 之記憶格完全地被動作，經由該資料線和字元線加以存取 ，可於觸發電路寫入、讀取資訊。 但是，電源由記憶格切斷之狀態時，令結合電晶體呈 開啓狀態，連接於觸發電路和鐵電體電路，於鐵電體電路 讀取觸發電路之資訊，記憶資訊。 因此，對於上述記憶格之動作特性加以說明。維持於 觸發電路之電源電壓Vcc:時，各別之記憶節點之電壓係高 準位（Vcc)和低準位（基準電壓VSS )。基準電壓vss係例如 0V(接地電位），電源電壓Vcc係例如5V。 令連接於高準位（U之記憶節點的結合電晶體呈開
— 1! (請先閱讀背面之注意事^ί 填寫本I ,ιτ 線 經濟部中央標準局貝工消費合作社印製 本紙張尺度適用中國國家標窣（CNS ) Λ4現格（210χ 公釐） 經濟部中央標準局貝工消资合作社印震 B7 ___五、發明説明（4 ) 啓狀態時，連接此記憶節點之鐵電體電容器之上側極板的 電壓上昇至Vcc。此時，令鐵電體電容器之下側極板的電 壓呈Vss時，鐵電體電容器驅動呈一方分極狀態（稱爲"高" 分極狀態）。 另一方面，連接於低準位（Vss)之記億節點的結合電 晶體呈開啓狀態時，連接此記億節點之鐵電體電容器之上 側極板的電壓則呈Vss。此時，令鐵電體電容器之下側極 板的電壓呈Vcc時，鐵電體電容器驅動呈另一方分極狀態（ 稱爲"低’‘分極狀態）。 如此，觸發電路之記憶節點的高準位係於連接於此記 憶節之鐵電體電容器呈‘'高"分極狀態地加以記憶，記憶節 點之低電平係於連接於此記憶節點之鐡電體電容器呈’低’1 分極狀態地加以記憶。電源由記憶格MC切斷之時，鐵電體 電容器之分極狀態仍然存在之故，資訊則會保持於鐵電體 電路。 於記憶格MC再供給電源時，令結合電晶體呈開啓狀態 ，連接觸發電路和鐵電體電路，由鐵電體電路的資訊被加 以回收，寫入觸發電路。 首先，觸發電路之一對記慷節點係共同的預備充電至 0V。其後，令鐵電體電容器之下側極板之電壓設定於1。 ，接著，令結合電晶體呈開啓狀態。此時，"高’分極狀態 之鐵電體電容器係產生分極反轉。 產生此分極反轉之鐵電體電容器係將較寫入另一方之 "低’'分極狀態的鐵電體電容器爲大之電流，供予觸發電路 本紙張尺度適用中國國家標準（CNS ) A4t見格（ (請先閲讀背面之注意事項再填寫本頁) 裝 -5 經濟部中央標準局員工消资合作杜印製 B7五、發明説明（5 ) 對應之記憶節點。利用此電流之不均衡，高電流側之記憶 節點則對應高準位地，設定觸發電路之各記憶節點。 •如此地，鐵電體電容器之1高’‘分極狀態係令連接於此 鐵電體電容器之觸發電路的記憶節點呈高準位（VCC)。鐵 電體電容器之"低"分極狀態係令連接於此鐵電體電容器之 記憶格的記憶節點呈低準位（) ° 【欲解決發明之課題】 但是，經由組合觸發電路和鐵電體電容器所得前述不 揮發半導體記憶體，本發明人等發現了有以下之問題點。 即，於觸發電路和鐵電體電容器間，配置結合電晶體 ，觸發電路之一對記憶節點係經由一對結合電晶體之源極 範圍一漏極範圍分支，結合於一對之鐵霉體電容器的上側 極板。 經由此結合電晶體呈開啓狀態，觸發電路係由鐵電體 電路切離，產生於記憶節點之電壓遷移係未直接傅達至鐵 電體電容器，記憶格MC係做爲SRAM之記憶格加以動作。又 經由令結合電晶體呈開啓狀態，可進行觸發電路和鐵電體 電路間之資訊的處理。 因此，上述結合電晶體係爲動作記億格MC之重要閘極 者。但是，經由設置結合電晶體，記憶格MC之面稹會變大 ，難以實現半導體記憶體之高積體化。 本發明之目的係提供可實現具有不揮發記憶體機能之 高積體RAM的技術。 (請先閱讀背面之注意事項再填寫本頁) 訂 -線· 本紙浪尺度通用中國國家梂準（CNS ) Λ4現格（210 2(>7公釐） 經濟部中央標準局負工消费合作社印裝 3〇787〇 _______
五、發明説明（6 ) V 本發明之前述以及其他目的的新穎特徵係由本說明書 之記述以及附件圖面可明白得知。 【爲解決課題之手段】 於本發明所揭示之發明中，簡單說明代表性之概要時 ，如以下所述。即， (1) 本發明之半導體積雔電路裝置係具有具備經由以字元 線控制之俥送用MISFET和觸發電路所成SRAM記憶格及連 接於各具有觸發電路之2個記億節點之2個鐵電體電容器（ 元件）所構成之不揮發性機能的記憶格。 (2) 又，本發明之半導體稹體電路裝置係（1)所記載之半導 體積體電路裝置，觸發電路係經由負荷用MISFET和驅動 用MISFET所成一對交差結合CMOS電晶體所構成，更且，具 有結合於第1之動作電壓源之第1節，結合於基準電壓源之 第2節及2個記憶節點，又，2個之鐵電體電容器之各一方 極板電極係各別連接於觸發電路之記憶節點，2個之鐵電 體電容器之另一方極板電極係結合於第2動作電壓源之第2 節者。又，經由控制施加於第1節及第3節的電壓，進行由 觸發電路至鐵電體電容器的寳訊寫入，由觸發電路至觸發 電路的資訊讀取。 (3) 又，本發明之半導體稹體電路裝置係（1)所記載之半導 體積體電路裝匱中，由構成傳送用M1SFKT及觸發電路之負 荷用Ml SFET和於驅動用MISFET之上方形成鐵電體電容器者 本紙乐尺度適用中國國家標隼（CNS ) Λ4规格（210，..21>7公釐） :---^-----"S裝------訂------鍊 肩 ί {請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印製 __B7 _五、發明説明（7 ) '〆 (4) 又，本發明之半導體積體電路裝置之製造方法係（3)所 記載半導體積體電路裝匱之製造方法，首先於半導體基板 之主面上形成傳送用M1SFET及驅動用MISFET後，於前述驅 動用MISFET之上方，形成底閘構造之負荷用MISFET。接著 於負荷用MISFET之漏極範圍構成之矽膜上所堆積之絕緣膜 中，形成到達上述矽膜之連接孔。接著，於半導體基板上 ，堆叠第1之導電膜後，加工此第1導電膜，形成連接於上 述矽膜鐵電體電容器一方之極板。接著，於半導體基板上 ，順序堆叠鐵電體膜及第2之導電膜後，加工上述第2導電 膜，形成鐵電體電容器另一方之極板，其後，加工鐵電體 膜，形成鐵電體電容器。 (5) 又，本發明之半導體積體電路裝置之製造方法係（3)所 記載半導體積體電路裝置之製造方法中，首先於半導體基 板之主面上形成具傅送用Μ I SFET及共通之閛電極之驅動用 MISFET和負荷用MISFET。接著於構成驅動用MISFET和負荷 用MISFET之共通電極之矽膜上堆積之絕緣膜上，形成到達 上述矽膜之連接孔。接著，於半導體基板上，堆叠第1之 導電膜後，加工此第1導電膜，形成連接於上述矽膜鐵電 體電容器一方之極板。接著，於半導體基板上，順序堆叠 鐵電體膜及第2之導電膜後，加工上述第2導電膜’形成鐵 電體電容器另一方之極板，其後，加工鐵電體膜’形成鐵 電體電容器。 【作用】 本紙张尺度適用中國國掌搞準（CNS ) Λ4规格（21 ϋ X 21./7公，t ) ^ 裝 訂 線 (請先閲讀背面之注意事項再填寫本頁) B7 經濟部中央標準局貝工消費合作社印«. 五、發明説明（8 ) 根據上述之手段時，可實現於觸發電路之各記憶節點 ，以鐵電體電容器直接連接之構成，具備不揮發機能的記 憶格，又，可於構成傳送用M [SFET，觸發電路之負荷用MI SFET和於驅動用MISFET之上方形成鐵電體電容器之故，可 防止設置鐵電體電容器造成之記憶格面稹之增加。因此， 可無需增加面積地，電源被切斷時，可形成保持觸發電路 之記憶節點之資訊的鐵電體電容器之故，可實現具不揮發 性記憶體機能的髙稹體化之RAM。又，鐵電體電容器係可 增加記憶節點之容量之故，做爲SRAM之記憶格的動作中， 可減低α線等之軟體錯誤。 【實施例】 以下，令本發明之實施例以圖面爲根據詳細加以說明 〇 具本發明之一實施例的不揮發性記憶體機能的RAM及 將該製造方法使用圚1〜圖2 2加以說明。然而，於說明實 施例之全圖中，具有同一機能者則附止同一之符號，省略 該重覆之說明。 (實施例1 ) 圖1係顯示組合經由傳送用MISFETQU，QU和觸發電 路所構成之SRAM記憶格和嫌電體電容器（元件）Cf:，Ch的 記億格MC之等價電路圖。如同圖所示’記憶格M C係含有2 個之π通道M1SFET(驅動用MlSFET)Qd i ’（}(^和2個之ρ通道 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇Χ2(>7公，f ) (請先閱讀背面之注意事項再填莴本頁) 裝- *va 線 307870 A 7 B7 經濟部中央標率局貝工消費合作社印製 五、發明説明（9 ) MISFET(負荷用MISFET)QPl，Qp2所構成一對交差結合 CMISFET(Coraplementary MISFET)所構成之觸發電路者。 傳送用MISFETQh，Qt2係將觸發電路之記憶節點L， N2各別結合於資料線DU，DU。傳送用SHSFETQti，Qt22 閘電極係結合於字元線。 又，記憶節點Nl，N2係各別結合於鐵電體電容器Cf i ，Cf2的一方極板（電極），鐵電體電容器Cf:，Cf2的另一 方極板（電極）係以節N3電氣性結合，於節N3中，施加板電 壓（VP)。即，鐵電體電容器Ch，Cf2的一方之電極和記憶 節點Νχ，N2係相互電氣性連接，且爲同電位者。又，板電 壓（V P )係經由後述之板電極加以供給。 然而，鐵電體電容器Cfi，Cf2係以一方之極板和另一 方極板，和此等極板間形成之鐵電體膜加以構成。負荷用 MISFETQU，Qt2之源極或漏極之一方中，施加電源電壓（ VL)，驅動用MISFETQh，Qd2之源極或漏極的一方中，則 施加有基準電壓（Vss)。然而，電源電壓d.)及板電壓（VP )係如後述由V s s大變化至V c C ’。 首先，對於記憶格MC之動作特性使用圖2〜圖8所示之 等價電路圖加以說明。然而，於圈2〜圓8中，省略了傳送 用 Μ 1SFETQt ^，Qt2 ° 又，圚9中顯示觸發電路之電源電壓（Vd及板電壓（Vt、 )之開關定時圖，圖10中顯示記憶節點！^及記憶節點！<2之 各電壓變化。 瞬時“至！^的常規動作中，於觸發電路之電源中施加 i券 (請先閱讀背面之注意事項再填寫本頁) -* 本紙张尺度適用中國國家標準（CNS〉八4規格（2丨0X297公釐） -12 - 經濟部中央標隼局員工消費合作社印裝 A 7 ___ίίΖ__v£__ 五、發明説明（10 ) vcc。由此，觸發電路一方之記憶節點係呈高準位（vcc)， 另一方之記憶節點係呈低準位（V S S )。V C C係較V S S高之電 壓。 此時，電源電壓VCC係連接於記憶節點於鐵電體電容 器設定不產生分極反轉之電壓範圍，又，於鐵電體電容器 C f i，C f 2的一方極板施加之板電壓係設定於接地電位。因 此，即使一方之記億節點上昇至高準位（he)時，於連接 此之锇電體電容器Cfi，（：丨2中，’'高”分極狀態者則保持於 "高"分極狀態，’’低"分極狀態亦不分極反轉，保持於"低" 分極狀態。 即，如圖23所示，電源電壓Vcc所成電場Εν係設定呈 較分極反轉所產生之電場Εκ爲小。然而，圖23係顯示鐵電 體電容器之鐵電體膜之磁滯回線，橫軸係顯示電場Ε，縱 軸係顯示分極R。 即，令觸發電路以電源電壓Vcc加以動作之狀態中， 記憶格MC則做爲SRAM之記憶格加以工作，經由該資料線 DU，DL2及字元線WL加以存取，於觸發電路可進行讀取， 寫入。又，鐵電體電容器Cf!， Cf2係令記憶節點h 之容量增加地工作，做爲SR AM之記憶格動作中，可減低α 線等之軟體錯誤。 然而，雖未特別加以限定，於常規之動作中，鐵電體 電容器C f 1，C f 2中，一方保持於"高"分極狀態，另—方保 持於"低"分極狀態。 接著，對於由觸發電路至鐵電體電容器Cf,，的資 13 - 本紙張尺度適用t國國家標準（CNS ) Λ4规格（2丨Οχ 2)7公釐） --^------^ ί 裝------訂-----^1線 (請先閲讀背面之注意事項再填寫本頁) »"'Μ» Wi!iii；i<HMuiii,ni.||j( Λ 7 Β7 經濟部中央標準局貝工消费合作社印装 五、發明説明（11 ) - 訊寫入方法加以說明。（圖2及圖3)(a)於瞬時tl，需將蓄 存於觸發電路之資訊向鐵電體電容器Cil’ cf 2轉記時，令 板電極保持於Vss狀態，令觸發電路之電源電壓由Vcc上昇 至Vcc，。爲加以說明，蓄存於瞬時t1之觸發電路的資訊係 於記憶節點N i爲高準位（v C C，），於記憶節點N 2爲低準位（ Vss)。 Vcc，係爲分極反轉鐵電體電容器Cfi，Cf2時之充分電 壓者。即，Vcc1所成電場係較分極反轉所產生電場爲大 。記憶節點N3爲低準位（VSS)之故’經由記憶節點I之電 壓上昇，如圖2所示，於連接於記憶節點Ni之鐵電體電容 器Cfi施加_'vcc”，於鐵電體電容器Cf:寫入"高‘‘分極狀態 。於鐵電體電容器Cf2未施加電壓。 鐵電體電容器於瞬時to之狀態爲"高’'分極狀態 時，則直接維持"高’'分極狀態（圖2 4 ( a ))。瞬時U之狀態 爲"低"分極狀態時，雖產生分極反轉改寫爲’'高"分極狀態 (圖24(b))，此時分極反轉電流則由負荷用MISFETQPl流至 記憶節點iU，於記憶節點h之電壓則會變動。 但是，記憶節點幻之電壓（VJ係經由鐵電體電容器 C f τ之容量（C i )和負荷用Μ〖S F E T Q p，及記慷節點N i之寄生容 量（C 2 )決定，雖以下式（U加以顯示 式（1 ) V 1 = ( C 1 / ( C a + C ^ ) ) V c c：' 但通常較C2而言Cx非常大之故，Vi幾近呈Vcc’。如圖24(a (請先閲讀背面之注意事項再填寫本頁) -5 本紙張尺度適用中國國家橾準（CNS ) Λ4規格（2丨0> 2㈤公％ ) μ 經濟部中央橾準局員工消費合作社印製 A 7 __ {Π _______________ __________五、發明説明（12 ) )，24(b)所示，於磁滯回線中，鐵電體電容器Cf:係由瞬 時t〇之1〇轉移至瞬時utw，鐵電體電容器0丨2係固定於 II η 或 II 1。 (b)接著，需於連接記億節點Ν2之鐵電體電容器Cf2轉記資 訊。瞬時t2中，設定令觸發電路之電源電壓保持於Vcc’， 令板電壓由Vss上昇至Vcc ’，令記憶節點N3上昇至高準位（ Vcc’）。如圖3所示記憶節點1爲低準位（Vss)之故，於連 接於記憶節N3之鐵電體電容器C f 2寫入"低‘分極狀態。 與（a)之"高"寫入狀態同樣地，鐵電體電容器〇{2爲瞬 時t i狀態呈"低11分極狀態時，則直接維持"低"分極狀態（ 圖24(c))。瞬時1^之狀態爲_’高_分極狀態時，雖產生分極 反轉改寫爲"低”分極狀態（圓24(b))，此時分極反轉電流 則由負荷用MISFETQPl流至記憶節點，於記憶節點1之 電壓則會變動。 但是，記憶節點N2之電壓（V2)係經由鐵電體電容器 Cf2之容量（C2)和負荷用MISFETQd2及記憶節點卩2之寄生容 量（C3)決定，雖以下式（2)加以顯示 式（2) V2=(Ci/(Ci+C3))Vss 但通常較C3而言Ci非常大之故，V2幾近呈yss。 經由瞬時U、t2的動作，觸發電路之資訊則蓄存於鐵 電體電容器C f 1，C f 2。一方之記憶節點N 2之高準位（V c c，） 係對應寫入連接此之鐵電體電容器Cfi之‘高"分極狀態， 本紙張尺度通用中國國家標率（CNS ) A4規格（210V 公筇) ~~ -15 - I ^ 裝 n 腺 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央樣準局貝工消費合作社印製 30787ο Λ 7 _ Β7__五、發明説明（13 ) 另—方之記憶節點Ν2之低準位（VSS)係對應寫入連接此之 鐵電體電容器Cf2之"低"分極狀態。 如圖24(c)，24(d)所示，於磁滯回線中，經由瞬時ti 、t 2之動作，鐵電體電容器C f 2係由II h或II 1移至II 2，鐵 電體電容器Cfx係由Π :移至Π 2。 (c) 於瞬時t3中，所有之電壓呈0V，記憶節點Nl，N2之資 訊即使失去，鐵電體電容器Ch，C“之分極狀態仍在存在 之故，可令觸發電路之資訊於鐵電體電容器Cf:，0〖2加以 保持。如圖24(e)所示，於磁滯回線中，於瞬時t3，鐵電 體電容器0丨1係固定於13，鐵電體電容器〇£2係固定於113 0 接著，使用圖4〜圖8，對由鐵電體電容器Cfi，。“至 觸發電路資訊的述取方法加以說明。 (d) 於瞬時t4,需令保存於鐵電體電容器Ch，Cf2之資訊 ，轉記於觸發電路時，令觸發電路之電源電壓保持於Vss 之狀態下，令板電壓由Vss上昇至’。電源電壓係設定 於Vss之故，負荷用MISFETQPl，Qp2則經常呈關閉狀態。 但是，於瞬時U中，由負荷用们5?£1〇?1及驅動用 MISFETQth至記憶節點1流入電流，記憶節點1^之電壓係 瞬間上昇至VN1。同樣地，由負荷用从丨5卩£1〇口2及驅動用 1从15卩£了9“至記憶節點卩2流入電流，記憶節點1\2之電壓係 瞬間上昇至V N ,。V N i係經由鐵電體電容器c ，C f 2之容量 和負荷用MISFETQPl，（}{)2及驅動用MISFETQdi，Qd2的寄生 容量決定之電.壓準位。 本紙張尺度適用中國國家標準（CNS ) Λ4現格（21(.) X 公缝）~ ^ * 16 ~ -'裝 i 線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央橾隼局貝工消费合作社印裂 ____ R7___ 五、發明説明（14 ) 記憶節點1，N2之電壓上昇至VN,，Vs·:較驅動用 MISFETQdi，Qd2的閾値電壓爲高時，驅動用MISFETQdi， Qd2則呈開啓狀態。由此，電流由記憶節點h流至驅動用 MISFETQdi，記億節點之電壓則下降，幾近呈〇V。同樣 地’電流由記億節點N’12流至驅動用MiSFETQcK，記億節點 Ιΰ之電壓則下降，幾近呈0V。 結果，於瞬時U中，瞬時u之狀態爲‘‘高‘'分極狀態的 鐵電體電容器Cfa係改寫於呈1低"分極狀態。然而，瞬時 t4之狀態爲"低‘'分極狀態的嫌電體電容器cf2係直接維持 於"低M分極狀態。如圓2 4 ( f )所示，於磁滯回線中，於瞬 時ts，鐵電體電容器CfjS移至丨5，鐵電體電容器Cf2係移 至 II 5。 鐵電體電容器Cf :於分極反轉時，流入分極反轉電流 ’記憶節點Ni之電壓（νΝ2)會較記憶節點ν2之電壓（VN3)爲 高’於記憶節點Να和記憶節點Ji2間產生電位差。此狀態下 於瞬時te中，令觸發電路之電源電壓上昇至Vcc，時，對此 觸發電路造成正返回，記憶節點1^係設定於高準位（Vcc，） ，記憶節點1係設定於低準位（Vss)。如圖24(g)所示，於 磁滯回線中，於瞬時U，鐵電體電容器Ci、係移至16，鐵 電體電容器Cfz係保持於II 6。（e)接著，於瞬時卜令板電 壓下降至Vss’令瞬時u之狀態爲"低“分極狀態之鐵電體 電容器Cfi改寫爲"高’'分極狀態後（圖24(h)),令瞬時tH之 觸發電路之電源電壓下降呈Vce (圚24(i))。由此，記憶節 點N :之DA係由Vcc ’設定至v c(:,回到正常之動作狀態。如 本紙浪尺度適用中國國家標隼（cns ) λ4從格（2丨《 ------—- --------^ —裝------訂-----^1線 (請先閱讀背面之注意事項再填寫本頁) Λ 7 Β7 經濟部中央橾準局負工消費合作社印掣 五、發明説明（15 ) 圖24(h)所示，於磁滯回線中，於瞬時t7，鐵電體電容器 Cf i係移至U，鐵電體電容器C“係移至u 7。如圖24(丨）所 示，於磁滯回線中，於瞬時【8’鐵電體電容器Cfi係移至 18，鐵電體電容器Cf2係保持於π8。 經由上述方法，進行觸發電路之正常動作，由觸發電 路至鐵電體電容器Cfi，Cf2資訊的寫入，以及由鐵電體電 容器Cfi，〇纟2至觸發電路資訊的讀取的一連動作。 接著，將上述記憶格MC之具體第1構成（記憶格MCi )， 使用圖1 1〜圖1 6加以說明。 圖12〜圖16係顯示具備鐵電體電容器Ch，Cf2之記憶 格MCxi平面圖（顯示記憶格MG之一個分之半導體基板平 面圖），圖11係顯示圖16(a)-(a)’線之半導體基板的截面 圖。然而，記憶格之觸發電路構成係與使用於TFT ( Thin Film Transistor)型SRAM之記憶格的觸發電路相同 。然而，記憶格祕^係於行方向及列方向複數配置，呈陣 列狀地加以配置。 如圖11所示，η —型矽單結晶或型矽單結晶所成半導 體基板（半導體晶片）1之主面中，形成P —型井區2，此p —型 井區2之非活性範圍之主面中，形成由氧化矽膜所成元件 分離用之場區絕緣膜4。於場區絕緣膜4下，形成防止反轉 用之p型通道溝道截斷環範圍5。 構成記億格之驅動用Mi SFETQd ,，QcU、傅送用 MISFETQtt，Qt2及負荷用 JiUSFHTQpi ’ 中，各驅動用 Μ I SFETQd :，Qd2及傳送用Μ丨SFGTQt 1，係形成於以前 ^^^1 I^n - »-1 1^1 nn Kn I.....J·:. ϋ . "I _ (請先閱讀背面之注意Ϋ項再填寫本頁) 本紙掁尺度適用中國國家橾準（CNS ) Λ4规格（2丨0 .< 續 18 - 307870 Λ 7 87 經濟部中央標準局員工消费合作社印製 五、發明説明（16 ) 述場區絕緣膜4所包圍之型井區2之活性範園的主面。 上述各驅動用MISFETQdi，（id2係以閘極絕緣膜6，閘 極電極7，源極範園及洩極範圍所構成。閘極電極7係以第 1層之閘極材料形成工程加以形成，例如以多結晶矽膜加 以形成。此多結晶矽膜中，爲減低該阻抗値，導入η型之 不純物（例如磷（Ρ ))。 於上述驅動用MISFETQch，Qd2之閘極電極7的上部中 ，形成絕緣膜8。此絕緣膜8係例如由氣化矽膜所成。又， 閘極電極7之閘極長方向之側壁中，形成側壁隔離層9。此 側壁隔離層9係例如由氧化矽膜所成。 上述驅動用MISFETQh，Qd2之各源極範圍及洩極範圍 係以低不純物漉度之rT型半導體範園10和設於該上部之高 不純物濃度之n +型半導體範圍11構成。即，驅動用 MISFETQdi，Qd2係各源極範園及洩極範圍呈所謂2重擴散 洩極構造（D 〇 u b 1 e D i f f u s e d D r a i η )所構成。 令形成於半導體基板1之主面之前述場區絕緣膜4及驅 動用MISFETQch，Qd2之閘極電極7的圖案布局示於圖12。 圖中，以場區絕緣膜4所包圍之2個L字狀範圍3爲記憶格 Mhil個分之活性範圍者。 如圖12所示，上述驅動用Μ 1 SFETQd、，Qd2之閘極電極 7的一端側，係至少相當足以製造步驟之光罩配置的尺寸 份，突出於場區絕緣膜4上。又，驅動用Ml SFETQdi之閘電 極7 ( Qd ^ )之另端側係介由場區絕綠膜4，突出至驅動用 IISFETQd2之洩極範園上，驅動用M[SFETQ“2閘電極7( f $ (請先閱讀背面之注意事項再填寫本頁) *τ 本紙張尺度適用中國國家標準（CNS ) Λ4规格.（2丨U x 21卩公t〉 經濟部中央標準局員工消費合作杜印製 B7五、發明説明（17 ) Qd2)之另端側係介由場區絕緣膜4，突出至驅動用 MI SFETQh之洩極範圍7上。 如圖11所示，各記憶格MCti傳送用MiSFETQU，Qt2 係以閘極絕緣膜12，閘極電極13A，源極範園及洩極範圍 所構成。 閘極電極13A係以第2層之閘極材料形成工程加以形成 ，例如以多結晶矽膜和高融點金靥矽石膜之堆積膜（多晶 膜）所構成。下層之多結晶矽膜中，爲減低該阻抗値，導 入η型之不純物（例如磷（P))。上層之高融點金屬矽石膜係 例如以 WS i X，MoS U，T i S i x，TaS i χ等所構成。 上述傳送用MISFETQh，Qt2之閘極電極13Α之上部中 ，形成有絕緣膜15。此絕緣膜15係例如由氧化矽膜所構成 0 上述傳送用MISFETQU，Qt2之各源極及洩極範圍係以 低不純物濃度之IT型半導體範国17和高不純物濂度之n +型 半導體範圍18所構成。即，傳送用MISFETQU，QU之源極 範圍及洩極範圍係以LDD(lightly Doped Drain)構造構成 〇 令形成於半導體基板1之主面的上述傅送用MISFETQU ，Qt2之閘極電極13A之圚案布局顯示於圖13。如同圖所示 ，傳送用MISFETQU，之閘極電極13 4係該閘長（1^)方 向與驅動用MISFETQdi，QcU之閘極電極7之閘長Ug)方向 呈交差狀態地加以配置。 如圖13所示，傅送用Ml SFETQti之源極範圓至洩極範 本紙張尺度適用中國國家梯準（CNS ) Λ4规格（2h)x' 公釐） (請先閱讀背面之注意事項再填寫本頁) 裝' 訂 線 -20 - A? Β7 經濟部申央標準局員工消費合作社印製 五、發明説明（18 ) 圍的一方係與驅動用MISFETQdi之洩極範圍呈一體地構成 。同樣地，傳送用MISFETQt2之源極範圍至洩極範圍的一 方係與驅動用MISFETQd2之洩極範圍呈一體地構成。 傳送用MISFETQh，QC2之閘極電極13A中，連接有字 元線WL，傳送用MISFETQh，QU之閘極電極13A係與字元 線WL呈一體構成。字元線WL係延長至列方向地加以配置， 與鄰接列方向之記憶格傅送用M1SFETQU，Qt2之閘極電極 呈一體地加以形成。 平行於上述字元線WL，配置做爲共通於2個驅動用 MISFETQdi，Qd2之源極線構成之基準電壓線（VSS)13B。基 準電壓線（VSS)13B係以傳送用MISFETQt,，Qt2之閘極電極 13 A及與字元線WL相同之第2層閘極材料形成工程加以形成 ，令場區絕緣膜4上與字元線同一方向（列方向）地延長。 基準電壓線（VSS)13B係共通使用於鄰接於列方向之記憶格 0 又，基準電壓線（VSS)13B係於與驅動用MISFETQdi， Qd 2之閘極絕緣膜6同一之絕緣膜上，透過開孔之連接孔14 ，連接於驅動用MiSFETQh，QfU之各源極範圍（n +型半導 體範圍1 1 )。 記憶格MCi之2個負荷用MISFETQpi，Qp2中，負荷用 配置於驅動用MiSFETQd2之範圍上，負荷用 MISFETQpz係配置於驅動用MISFETQdi之範圍上。各負荷用 MISFETQPl，係以閘極電極23A，閙極絕緣膜24，通 道範圍26Ν，源極範圍26Ρ及洩極範圍26Ρ加以構成。 I---；-----「裝-- (請先閱讀背面之注意事項再填寫本頁) -* 本紙張尺度適周中國國家標準（CNS ) Λ4现格（2丨Ocm公瘦） 21 Λ 7 87 經濟部中央標準局員工消費合作杜印裝 五、發明説明（19 ) 上述負荷用MISFETQp:，Qp2之閘極電極23A係以第3層 之閘極材料形成工程加以形成，例如以多結晶矽膜加以形 成。此多結晶矽膜中，爲減低該阻抗値，導入η型之不純 物（例如磷）。令負荷用MISFETQp:，Qp2之閘極電極23Α之 圖案布局示於圖14。 如圖11及圖14所示，上述負荷用MISFETQpi之閘極電 極23A係透過絕緣膜21及開孔於絕緣膜8之連接孔22，連接 於驅動用MISFETQI之閘極電極7及傳送用MISFETQt2之源 極範圍至洩極範圍的一方。 同樣地，負荷用M[SFETQp2之閘極電極23A係透過絕緣 膜21及開孔於絕緣膜8之連接孔22，連接於驅動用 MISFETQd2之閘極電極7及傳送用MISFETQU之源極範園至 洩極範圍的一方。 上述傳送用MISFETQU，Qt2之源極範園至洩極範圍之 另一方的上部中，配置有與負荷用MISFETQPl，Qp2之閘極 電極23A同樣之第3層閘材形成工程所形成之墊片層23B 。 此墊片層23B係透過開孔於絕緣膜21之連接孔22，連接於 傳送用MISFETQU，Qt2之源極範圍至洩極範圍之另一方。 如圖11所示，上述負荷用M[SFETQPl，Qp2之閘極電極 23A之上部中，形成有上述負荷用M丨SFETQp1，Qp2之閘極 絕緣膜2 4。此絕緣膜2 4係例如由氧化矽膜所構成。 上述負荷用MISFETQpt，Qp2之閘極絕緣膜24之上部中 ，形成負荷用MISFETQpi，之通道範圍26N，源極範圍 26P及洩極範圍26P。通道範圍26N係以第4層之閘極材料形 (請先閲讀背面之注意事項再填寫本頁) -* 本紙張尺擁中國國細叫、视格U丨〇χ靖.） 經濟部中央橾準局員工消费合作社印裝 307870 A7 _____ Η 7五、發明説明（20 ) 成工程所形成，例如由多結晶矽膜所構成。 此多結晶矽膜中，爲使負荷用MISFETQpi，Qp2之閾値 電壓呈增强型之故，導入η型不純物（例如磷）。令負荷用 MISFETQPl，Qp2之通道範圍26Ν，源極範圍26Ρ及洩極範圍 26P之圖案布局示於圚丨4。 如圖15所示，上述負荷用MISFETQpi，Qp2之通道範園 26N之一端側中形成洩極範圍26P，他端側中則形成源極範 圍26P。洩極範圍26P及源極範園26P係以與通道範園26N相 同第4靥之閘極材料（多結晶矽）形成工程加以形成，與通 道範圍26N—體構成。構成洩極範園26P及源極範圍26P之 多結晶矽膜中，導入p型之不純物（例如BF2)。 如此地，本實施例之記憶格MC之負荷用MISFETQPl， (^2係於以第3層之閛極材料形成工程所形成之閛極電極 23A之上部，配置以第4層之閘極材料形成工程形成之通道 範圍26N、源極範園26P及洩極範圍2 6P，以所謂底閘極構 造加以構成。 如圖15所示，上述負荷用M[SFETQPl之洩極範圍26P通 道型MOSFET係透過閘極絕緣膜24和開孔於同一層之絕緣膜 的連接孔25，連接於負荷用MISFETQpi之閘極電極23A。 上述負荷用MiSFETQp:，Qp2之源極範圍26P中，連接 有電源電壓線（U26P。電源電壓線（h )26P係以與通道 範圍26N，洩極範圍26P及源極範圍26P之同樣第4層閘極材 料（多結晶矽）形成工程所形成，與此等一體構成。透過電 源電壓線2 6 P，電源電壓V L係供予記憶格MC t。 I---------「裝------訂------^線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家榡準（CNS )八4规格（2n) V :別公绻） 23 A 7 B7 經濟部中央標準局員工消費合作社印装 五、發明説明（21 ) 如圖11所示，上述負荷用M〖SFETQPl，Qp2之上部中， 形成第1層之層間絕緣膜27。此層間絕緣膜2 7係例如由氧 化矽膜和BPSG膜所成。 上述層間絕緣膜2 7之上部中，形成第1層之配線2 9 A， 2 9B。第1層之配線29 A係透過開孔於層間絕緣膜27之連接 孔28A，連接於負荷用MISFETQpi，Qp2之洩極範圍26P。 第1層之配線294係構成鐵電體電容器ChfCG—方之電極 ( 294 )。 又，第1層之配線29B係透過閘極絕緣膜24及開孔於層 間絕緣膜27之連接孔28B，連接於形成於傳送用MISFETQU ，Qt2之源極範圍至洩極範圍上部的墊片層23B。上述第1 層之配線29A，29 B係以第1層之配線材料形成工程加以形 成，例如以鎢等之高融點金屬膜加以構成。 令第1層之配線29A之園案布局示於圖16。然而，同圖 中，爲使圖面容易視得，第1層之配線29A，29B之下層導 電層中，僅圖示第4層之閘極材料（負荷用MISFETQPl，Qp2 之通道範圍26N，源極範圍26P，洩極範圍26P及電源電壓（ VL)26P)，和第3層之閘極材料（負荷用MISFETQp:，Qp22 閘極電極23A及墊片層23B)。 如圖1 1所示，上述第1層之配線29A上層中，介由第1 阻擋層30，形成鐵電體膜3 1。第1阻擋層30係例如氧化銥 膜，鐵電體膜31係例如？2了（:?卜2「1'丨03)膜。鐵電體膜31係 構成鐵電體電容器CG，CG的鐵電體膜。 更且，上述鐵電栅膜3 1之上層中，介由第2阻擋層3 2 (請先閱讀背面之注意事項再填寫本頁) -6 本紙張尺度適用中國國家標隼（CNS ) Λ4规格（2丨0 (2'H) -24 - 經濟部中央樣隼局員工消費合作社印製 307870 A7 B7五、發明説明（22 ) ，形成板電極33。第2之阻擋層32係例如氧化銥膜’板電 極33係例如W等之高融點金靥膜。前述第1之阻擋層30及第 2之阻擋層32係防止鐵電體膜31和位於該下層之第1層配線 29A，及鐵電體膜31和位於該上靥之板電極33會反應者。 板電極3 3係於延長於列方向，與鄰接於列方向之記憶格所 對應板電極33呈一體加以形成。透過板電極33,板電壓（ VP)則供予鐵電體電容器Cf i，Cf 2。 於上述板電極33及第I層之電極29B的上層中，介由第 2層之層間絕緣膜34，配置第2層之配線（資料線DL)36。資 料線DL係透過開孔之連接孔35，連接於第1層之配線29B， 介由第1層之配線29B及墊片餍23B，連接於傳送用 MISFETQU，Qt2之源極範圍至洩極範圍之一方。 上述第2靥之配線36係由順序堆叠阻擋金屬膜，鋁合 金膜，阻擋金靥膜的3層金屬膜所成。阻擋金屬係例如以 T i W所構成，鋁合金係如例如添加銅及矽之鋁所構成。層 間絕緣膜34係例如順序堆®氧化矽膜，S0G膜，氧化矽膜 的3層絕緣膜者。 上述第2層之配線36之上層中，形成最終鈍化膜37 ° 此最終鈍化膜37係例如由氧化矽膜和氮化矽膜之積層膜所 成。 接著，令上述構成之本實施例之記憶格MCi的製造方 法，使用圖11，圖17及圖18加以說明。 如圖1 7所示，以公知之方法形成ιΤ型矽單結晶所成半 導體基板1之記憶格陣列的形成範圈及於未圖示周邊電路 本紙張尺度通/fl中國國家標芈（CNS M4吡格（：M0 v 公釐： 〇 r_ -2；) (請先閲讀背面之注意事項再填离本頁) A7 ______ 五、發明説明（23 ) 之形成範圍的一部分形成p-型井區2。接著，於p-型井區2 之非活性範圍之主面，形成元件分離用之場區絕緣膜4。 此時，於場區絕綠膜4之下，形成反轉防止用之p型通道阻 擋範圍5。 接著，於p —型井區2之活性範圍之主面，將調整驅動 用MISFETQcK，Qd2之閾値電壓的BF2離子注入後，形成驅 動用MISFETQdx，Qd2之閘極絕緣膜6。此閘極絕緣膜4係以 熱氧化法形成。 接著，於半導體基板1之整面，將導入磷之多結晶矽 膜（未圖示）以CVD法堆叠。此多結晶矽膜係第1靨之閛材料 者。接著，於多結晶矽膜上令氧化矽膜所成絕緣膜8，以 CVD法加以堆叠。絕緣膜8係令驅動用MISFETQdi，卩(]2之閘 電極7和形成於該上層的導電屠爲電氣性分離而形成者。 經濟部中央標準局貝工消费合作社印製 ——— (請先閲讀背面之注意事項再填寫本頁) .1 接著，將光阻膜呈光罩，經由順序刻蝕絕緣膜8及該 下層之多結晶矽膜，形成驅動用MISFETQch，Qd2之閘極電 極7。接著，令於半導體基板1整面堆®之氧化矽膜（未圖 示），以R I E等之向異性刻蝕加以刻蝕，於驅動用 MISFETQch，Qd2之閘極電極7之側壁形成側壁隔離層9。 接著，於半導體基板1之主面形成光阻膜後，將此罩 蓋，於上述驅動用MISFETQch，之形成範圍之r型井區 2之主面，將磷及砷做離子注入，經由引出擴散此p及As， 形成驅動用MlSFETQd!，Qda之 η —型半導體範圍10及n +型 半導體範圍11°由此完成具2重擴散洩極構造之源極範圍 及洩極範圍的驅動用MlSFETQd^，〇“。 本紙张尺度適用中國國家標準（CNS ) Λ4规格（_210 X 公錯..） ~ " -26 - _______87307870 A7 經濟部中央橾隼局員工消费合作社印裝 五、發明説明（24 ) 接著，令活性範圍之主面以稀氟酸溶液之蝕刻洗淨， 形成傳送用MISFETQU，Qt2之閘極絕緣膜12。接著，於半 導體基板1之主面形成光阻劑膜，將此罩蓋，經由蝕刻驅 動用MISFETQdp Qd2之n +型半導體範圍11上之絕緣膜（與 閘極絕緣膜12同一層之絕緣膜），形成連接孔14。 接著，於半導體基板1之整面堆曼第2之閘極材料（未 圖示）。此閘極材料係由導入P之多結晶矽膜和鎢矽石膜之 堆叠膜（多晶膜）所成。 接著，於上述鎢矽石膜上，堆叠氧化矽所成絕緣膜。 此絕緣膜15係令傅送用MISFETQU，Qt2之閘絕緣膜12及形 成於該上層的導電厝.爲電氣性分離而形成者。 接著，於上述絕緣膜1 5上形成光阻劑膜，將此罩盖， 令絕緣膜15及該下層之前述第2閘材料（多晶膜）順序蝕刻 ，各形成傳送用MISFETQU，以2之閘電極13A，字元線WL 及基準電壓線（Vss) 13B。 接著，於半導體基板1之主面形成光阻膜後，將此罩 蓋，於上述傳送用MISFETQU，QU之形成範園之Ρ·型井區 2之主面，將磷做離子注入，經由引出擴散此P，形成傳送 .用MISFETQt :，Qt22 η ·型半導體範圍17。 接著，令於半導體基板丨整面堆鲞之氧化矽膜（未圖示 )，以R丨Ε等之向異性刻蝕加以刻蝕，於傳送用Μ丨S P E T Q t τ ，QU之閘極電極13A，字元線WL及基準電壓線（Vss)之側 壁形成側壁隔離層1 6。 接著，將半導體基板1之主面形成光阻膜加以罩蓋， 表紙张尺度適用中國國家橾準（CNS ) Λ4规格（210 X ymW) ' 27 (請先閱讀背面之注意事項再填寫本頁) •袭- 訂 經濟部中央標準局員工消費合作社印裝 A7 B.7 _______五、發明説明（25 ) 於上述傳送用MISFETQh，Qt :a之形成範園之P —型井區2之 主面，將砷做離子注入，形成傳送用MI SFETQt t，卩1:2之ιΓ 型半導體範圍18。 於傳送用MISFETQU，Qt2之形成範圍之f型井區2之 主面，已事先形成型半導體範圍之故，經由ιΤ型半導體 範圍18之形成，完成具有LDD構造之源極範圍及洩極範圍 之傳送用MISFETQU，QU。 接著，如圖18所示，於半導體基板]之聱面，令氧化 膜所成絕緣膜21以CVD法堆叠。接著，於絕緣膜21上形成 光阻膜，以此爲罩體，經由絕緣膜21及絕緣膜8之蝕刻， 於驅動用MISFETQdii閘電極7(9(^)和傳送用MISFETQui 源極範圍至洩極範圍之一方上部，及於驅動用MlSFETQd2 之閘電極7(Qd2)和傳送用MISFETQu之源極範圍至洩極範 圍之一方上部，形成連接孔22。 又，同時地，令光阻膜呈罩體，經由蝕刻絕緣膜21， 於傳送用MISFETQU，Qt2之源極範圍至洩極範圍之另一方 上部，形成連接孔2 2。 接著，於半導體基板1之整面，將導入磷之多結晶矽 膜（未圖示）以CVD法堆叠。此多結晶矽膜係第3靥之閘極材 料者。接著，經由將形成於此多結晶矽膜上的光阻膜加以 罩蓋蝕刻多結晶矽膜，各形成負荷用Ml SFETQPl，Qp.2之閘 極電極2 3 A及墊片層2 3 B。 接著，於半導體基板1之整面，將負荷用MISFETQPl， Qp 2之閘極絕緣膜24以CVD法堆叠後，於此閘極絕緣膜24上 本紙悵尺度適用中阁圏家橾隼（CNS ) ΛΊ规格（210X297公雄；） --------裝------訂------^ - f ( (請先閲讀背面之注意事項再填寫本頁) -28 - 經濟部中央標隼局員工消費合作社印装 A 7 B7五、發明説明（26 ) 形成光阻膜，以此爲罩體經由蝕刻閘極絕緣膜24，於負荷 用MISFETQPl，Qp2之閘極電極23A上部，形成連接孔25。 接著，於半導體基板1之整面，將第4層閘極材料之多 結晶矽膜（未圖示）以CVD法堆叠。接著，以形成於此多結 晶矽膜上的光阻膜爲罩體，於形成於負荷用MISFETQPl， Qp2之通道範圍26N範圍之多結晶矽膜，注入離子。 接著，以於多結晶矽膜上新形成之光阻膜爲罩體，刻 蝕多結晶矽膜，經由各形成負荷用MISFETQp:，Qp2之通道 範圍26N，源極範圍26P，洩極範圍26P及電源電壓線（VL) 26P，完成負荷用 MISFETQPl，Qp2。 接著，如圖1 1所示，於半導體基板]之整面，將氧化 膜及BPSG所成層間絕緣膜27以CVD法堆ft。接著，於上述 層間絕緣膜27上形成光阻膜爲軍體，蝕刻層間絕緣膜27, 於負荷用MISFETQPl，Qp2之洩極範圍26P上部，形成連接 孔 2 8 A。 同時，令層間絕緣膜27及絕綠膜（負荷用MISFETQPl， Qp2之閘極絕緣膜24)順序蝕刻，於配置於傳送用 MISFETQU，Qt2之源極範圍至洩極範園的一方上層的前述 墊片層23B上部，形成連接孔28B。 接著，於半導體基板1之整面，堆疊第1層之配線材料 (未圖示）。此第1層之配線材料係例如鎢膜者。接著，以 形成於此鎢膜上的光阻膜爲罩體，蝕刻鎢膜，形成第1層 之配線2 9A，29B。 上述第1層之配線29A係於負荷用Ml SFETQPl，Qht》曳 本紙张尺度適用中國國家橾準（CNS ) Α4规格（2U)X2()7公t ) (請先閲讀背面之注意事項再填寫本頁} Γ 裝_ ,1Τ ，.泉 29 307870 A 7 B7 五、發明説明（27 ) 極範圍，透過前述連接孔28A加以連接，又，上述第1層之 配線29B係於傳送用MISFETQU，Qt2之上層的墊片層23B， 透過前述連接孔28B加以連接。 接著，如圖11所示，將第1之阻擋層30於半導體基板1 之整面堆叠後，堆叠呈鐵電體電容器Cf,，Cf2之鐵電體材 料的鐵電體膜31。第1之阻擋層30係例如爲Ir〇2膜，鐵電 體膜3 1係例如爲P Z T膜。P Z T膜係例如以濺射法或旋轉塗布 法加以形成，其膜厚爲300nm之程度。 接著，堆叠第2之阻擋餍32及導電膜（未圖示）。此導 電膜係例如爲W，呈構成鐵電體電容器Ch，Cf2之另一方 的極板板電極33。前述第2之阻擋層32係例如爲丨r02膜。 接著，以於上述導電膜上形成之光阻膜爲罩體，經由 蝕刻此導電膜，形成板電極33 ϋ接著，將相同光阻膜使用 於罩體，順序蝕刻第2阻擋層32、鐵電儘膜31及第1阻擋層 (請先閲讀背面之注意事項再填寫本頁) •τ 經濟部中央標準局貝工消費合作社印裝 30 ° 由此，令連接於負荷用MUSFETQPl，Qp2之洩極範圍之 第1層配線29A呈一方之極板’令板電極3 3呈另一方之極板 ，將位於第1層之配線29A和板電極33間’完成鐵電體膜31 呈鐵電體材料的鐵電體電容器Ch’ Cf2。 接著，如圖11所示，於半導體基板1之整面堆®氧化 砂膜，S0G膜，氧化矽膜被順序堆積之3層膜所成層間絕緣 膜34 ° 接著，令形成於上述層間絕緣膜34上之光阻膜爲軍體 ，蝕刻層間絕緣膜34’於鐵電體電容器Ch ’ Cf2 —方極板 本紙張尺度適用中國國家標準（CNS ) Λ4規格（2丨()，：97公後5 經濟部中央標準局貝工消费合作社印袋 A7 _ B7 五、發明説明（28 ) 之板電極33及配置於傅送用MISFETQU，Qt2之源極範圍至 洩極範圍一方之上層之第1層配線29B上部，形成連接孔35 後，於半導體基板1之整面堆叠第2層配線材料（未圚示）。 此配線材係順序堆叠T iW膜、鋁合金膜、T i W膜之3層 膜所成。接著，將形成於TiW膜上之光阻膜做爲罩體，經 由順序蝕刻TiW膜、鋁合金膜、TiW膜，形成第2層之配線 36(資料線DL)。 最後，如圓11所示，經由於半導體基板上堆叠最終鈍 化膜37，完成本實施例之記憶格MCa。 根據本實施例時，於半導體基板上，形成傅送用 MISFETQU，Qt2及驅動用MISFETQcK，卩“後，於傳送用 MISFETQU，Qt2和驅動用MISFETQl，Qd2之上層，形成負 荷用 MISFETQPl，Qp2，更且，於負荷用 MISFETQPl，Qp22 洩極範圍26P，連接鐵電體電容器Cfi，Cf2—方之電極（ 29A)，於傳送用 MISFETQU，Qt2、驅動用 MiSFETQcU，Qd2 和負荷用MISFETQPl，Qp2之上層可形成鐵電體電容器Cf: ，Cf 2之故，無需令TFT型SR AM之記憶格面褙變大地，得具 不揮發性記憶機能的記億格。 (實施例2 ) 接著，令圖1所示之記憶格MC的具體第2構成（記憶格 MC2)，使用圖19〜圖2 2加以說明。 圖19〜21係顯示具備鐵電體電容器Cfi，Cf 2之記憶格 MC2之平面圖（顯示記憶格MC 2之略一個分之半導體基板平 本紙浪尺度適用中國國家榡筚（CNS >人4规格（21〇x 公蜷） --------Ί裝-- •-* (請先閱讀背面之注意事項再填寫本頁) 訂 31 307870 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（29 ) 面圖），圖22係顯示圖21(b)-(b)’線之半導體基板的截面 圖。然而，記憶格MC22觸發電路構成係完全相同於COMS 型SRAM之記憶格的觸發電路相同。 構成記憶格之6個MISFET係以p_型之半導體基板101之 場區絕緣膜102，包圍周圍之活性範圍加以形成。各η通道 型所構成之驅動用MISFETQd:，Qd2和傳送用MISFETQh， Qt2則形成於各p型井ffi 103的活性範圍，以p型構成之負荷 用MISFETQPl，9口2係形成於η型井區104的活性範園。各p 型井區103、 η型井區104係形成於形成於半導體基板上之 Ρ型外延成長矽層105之主面。 如圖1 9所示，傳送用Μ I S F E T Q t χ，Q t 2係具有與字元線 WL —體構成之閘極電極106。此閘極電極106(字元線WL)係 以多結晶矽膜（或多結晶矽膜和高融點金屬矽石膜所堆積 的多晶膜）所構成。形成於以氧化矽膜所構成之閘極絕緣 膜107上。字元線WL係設置呈延長於列方向者。 上述驅動用MISFETQcK，Qd22各源極、洩極範圍係以 形成於ρ型井區103活性範圍之低不純物濃度之γΓ型半導體 範圍108和高不純物漉度之η —型半導體範園109所構成。即 ，驅動用MISFETQch，Qd2之各源極範圍、洩極範圍係以 LDD構造構成。 上述負荷用M[SFETQPl，Qp2之各源極、洩極範圍雖未 圖示，係以形成於η型井區104活性範圍之低不純物濃度之 ρ -型半導體範圍和高不純物漉度之ρ -型半導體範圍所構成 。即，負荷用Μ丨S F E T Q p t，Q ρ 2之各源極範圍、洩極範圍係 本紙張尺度適用中國國家標準（CNS ) A4規格 ( 210:<297公聲ΓΊ — ' -32 - Ί神衣-- f (請先閲讀背面之注意事項再填寫本頁) 訂 7 經濟部中央標準局員工消f合作杜印製 A7 _____B7 五、發明説明（30 ) 以LDD構造構成。 於上述閘極電極（字元線）106及閘極電極U0A、：π〇Β 之上層，形成絕緣膜111。此絕緣膜]11係例如由氧化矽膜 所成。如圖2 0及圖2 2所示，位於場區絕緣膜1 0 2上之驅動 用MISFETQdi&負荷用MISFETQPl2共通閛極電極u〇A之上 部中，形成鐵電體電容器Cfi 一方極板所成導電膜Π4Α。 同樣地，位於場通絕緣膜102上之驅動用MISFETQd2及 負荷用MISFETQp2之共通閘極電極110B之上部中，形成鐵 電體電容器Ch—方極板所成導電膜114B。導電膜114A ， 114B係順序堆叠例如導入N型不純物之多結晶矽膜和鎢等 之髙融點金羼膜之堆叠膜所構成。 如圖22所示，鐵電體電容器CG之一方的極板的導電 膜114A之上層及鐵電體電容器Cf22—方的極板的導電膜 I 14B之上層中，介由第1阻擋層115，形成鐵電體膜116。 第1阻擋層1 15係例如I Γ〇2膜，鐵電體膜1 i6係例如PZT膜。 更且，上述鐵電體膜116之上層中，介由第2阻擋層 117，形成鐵電體電容器Cf:.，（：〖2之另一方的極板的板電 極1 18。第2阻擋層1 17係例如I 1*02膜，板電極1 18係例如以 W等之高融點金靥膜所構成。板電極Π8係設置呈延長於列 方向者。 前述第1阻擋層115及第2阻擋層117係防止鐵電體膜 II 6和位於該下層之導電膜114A，114 B反應及防止鐵電體 膜116和位於該上層之板電極Π8反應而設置者。 如圖21及圖22所示，於板電極Π8之上層’介由第1層 本紙浪尺度逋用中國國家標隼（CNS ) Λ4规格（210X29?公雜) ^·ι裝 訂------^泉 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央橾準局員工消費合作社印製 07870 A 7 __B7 五、發明説明（31 ) 之層間絕緣膜119，配置第1層之配線121A，121B。層間絕 綠膜119係例如以氧化矽膜和BPSG膜之堆疊膜所構成，第1 層之配線1 2 1 A，1 2 1 B係例如以W膜構成。 於驅動用祕15?^了9(11之洩極範圍上之層間絕緣膜119係 連接孔120A被開孔，又，於負荷用MISFETQPl之洩極範圍 及驅動用MISFETQdjCI負荷用MISFETQP2的共通閘極電極 110B上之層間絕緣膜1 19中，連接孔120B被開孔。 於驅動用MISFETQd2之洩極範圍及驅動用 負荷用MISFETQPl&共通閘極電極110A上之層間絕緣膜119 中，連接孔120C被開孔，又，於負荷用MiSFETQPl之洩極 範圍上之層間絕緣膜1 19中，連接孔120D被開孔。 因此，經由形成於上述餍間絕緣膜H9上的第1靥配線 121A，驅動用MISFETQda之洩極範園，負荷用MISFETQPl2 洩極範圍，驅動用们5[£1〇(^和負荷用MISFETQp.2之共通閘 極電極110B及傳送用MISFETQU之源極範圍至洩極範圍的 一方則被電氣連接。 同樣地，經由第1層之配線121B，驅動用MISFETQd22 洩極範圍，負荷用MISFETQp2之洩極範圍，驅動用 MISFETQd1和負荷用MISFETQPl2共通閘極電極110A及傅送 用MISFETQt22源極範園至洩極範圍的一方則被電氣連接 Ο 又，第1層之配線係以基準電壓線12! C(VSS)構成，透 過開孔於間絕緣膜119之連接孔122B，連接於驅動用 MlSFETQdt，Qd2之源極範圍。更且，第1層之配線係以電 本紙張尺度適用中國國家橾隼（CNS ) Λ4規格ί 210 公埯） —^------;丨裝------訂-----τ忒 (請先閲讀背面之注意事項再填寫本頁) 34 經濟部中央標準局員工消资合作社印取 A7 _ B? 五、發明説明（32 ) 源電壓線1 2 1 D ( V i)構成，透過開孔於間絕緣膜1 1 9之連接 孔122B，連接於驅動用MISFETQd:，Qd2之源極範圍。基準 電壓線1 2 1 C ( Vss )及電源電壓線1 2 1 D ( Vt )係於列方向延長 設置。 上述第1層之配線121A，12 1 B之上層中，雖未圖示， 介由第2層之層間絕緣膜，形成第2層之配線。第2層之配 線係構成資料線DU，DU，此資料線DU，DL2係透過開孔 於第2層之層間絕緣膜的連接孔130，連接於傳送用 MISFETQU，Qt2之源極範圈至洩極範園。資料線DU，DL2 係延長設於行方向。 接著，說明如上述構成之本實施例之記憶格MC2的製 造方法。然而，顯示此記憶格之製造方法的圖2 2截面圖係 對應於前述圔21之（b)-(b)’線。 首先，於P —型單結晶矽所成半導體基板101上，成長 P型外延成長矽層10 5後，於半導體基板101之主面上，形 成場區絕緣膜102。接著，以公知之方法，於半導體基板 101形成p型井區103及η型井區104之各主面，形成以薄氧 化矽膜所構成之閘極絕緣膜107。 接著，形成傳送用MISFETQU，Qt2之閘極電極106(字 元線WL)、及驅動用MISFETQd,，以2和負荷用MISFETQPl， Q P 2之閘極電極11 〇 A，1 1 0 B。 閘極電極106(字元線WL)及閘極電極ΠΟΑ，110B係於 半導體基板1之整面，以CVD法堆曼導入磷之多結晶矽膜後 ，於其上以CVD法堆叠氧化矽之絕緣膜111，令光阻膜爲罩 本紙张尺度i4用中國國家標隼（CMS ) Μ规格（210x2<n公释） (請先閲讀背面之注意事項再填寫本頁) 裝 涑 35 經濟部中央標準局員工消費合作社印裝 307870 Α7 ___87_ 五、發明説明（33 ) 體，以乾蝕刻圖案化此絕緣膜111及多結晶矽膜加以形成 〇 接著，經由罩蓋光阻膜之離子注入，於p型井區103導 入η型不純物（P、As)，於η型井區104導入p型不純物（BF2) 。接著，除去上述光阻膜後，於半導體基板101之整面， 將以CVD堆叠之氧化矽膜以Rt E加以圇案化。於閘極電極 106(字元線WL)及閘極電極1 10A，1 10B之各側壁，形成側 壁隔離層1 12。 接著，除去上述光阻膜後，熱擴散上述η型不純物及 Ρ型不純物，於Ρ型井區103之主面，形成傳送用 MISFETQU，Qt2、驅動用MISFETQd:，卩(12之各源極範圍， 洩極範圍（η —型半導體108、rT型半導體109)，雖未圖示， 於η型井區104之主面，形成負荷用Μ 1 SFETQp i，Qp2之源極 範圍，洩極範圍（p —型半導體範圍、p +型半導體範圍）。 接著，覆蓋於位於場區絕緣膜102之上部之驅動用 負荷用MISFETQPlt共通閘極電極110A及驅動 用1<115?£19(12和負荷用MISFETQp2之共通閘極電極110B的前 述絕緣膜111，形成乾蝕刻連接孔113A，113B，露出閘極 電極1 1 0 A，1 1 0 B之各一部分。 接著，如圖2 2所示，於半導體基板1 0 1之整面，堆疊 構成鐵電體電容器C f i，C f 2之一方極板的鎢膜。接著，令 於此鎢膜上形成之光阻膜爲罩體，將鎢膜蝕刻，各形成導 電膜 114Α» 1 14B ° 前述導電膜114A係於驅動用負荷用 本紙張尺度逋用中國國家標隼（CNS ) Λ4规格（2丨0 < 2(Π/^Τ~ 「装 訂 ^泉 (請先閱讀背面之注意事項再填寫本頁) -36 - 經濟部中央標隼局員工消費合作社印製 Λ7 B7五、發明説明（34 ) MISFETQpii共通閘極電極110A，透過連接孔113A加以連 接。又，前述導電膜114B係於驅動用！(113卩£了9£12和負荷用 MISFETQpa之共通閘極電極UOB，透過連接孔113B加以連 接。 接著，令第1阻擋層115堆叠於半導體基板101之整面 後，將鐵電體電容器Ch，Cf2之鐵電體材料之鐵電體膜 116堆叠於半導體基板101之整面。第1阻擋層Π5係例如 I r〇2膜，鐵電體膜係例如PZT膜。 前述ΡΖΤ膜係以例如濺射法或旋轉塗布法加以形成， 該膜厚係300ηιη之程度。前述第1阻擋層Π5係防止鐵電體 膜116和導電膜114Α，114Β之反應所設置者。 接著，堆叠第2阻擋層117及導電膜（未圖示）°此導電 膜係構成鐵電雔電容器Cfi，Cf 2之另一方的極板的板電極 118。前述第2之阻擋層117係例如11"〇2膜，又，前述導電 膜係鎢所成者。第2阻擋層1! 7係與第1阻擋層115同樣地， 防止鐵電體膜116和板電極11 8之反應而設置者。 接著，令形成於上述導電膜上之光阻膜爲罩體’經由 蝕刻此導電膜，完成板電極Π8。 接著，使用同樣之光阻膜爲罩體，順序蝕刻第2阻檔 層117、鐵電體膜116及第1阻擋層Π5。由此’令連接於驅 動用们5?£7〇(31和負荷用MiSFETQptt共通閘極電極Π0Α的 導電膜114Α爲一方之極板，板電極Π8爲另一方之極板’ 完成令位於導電膜U4A和板電極118間的鐵電體膜116呈鐵 電體材料之鐵電體電容器Cf 2° 本紙張疋度適用中國國家橾隼（CNf； ) Λ4规格（210 公釐） (請先閱讀背面之注意事項再填寫本頁) .裝· -va 30787ο Α7 經濟部中央樣準局員工消費合作社印製 Β7五、發明説明（35 ) 同樣地，令連接於驅動用城15卩£了9彳2和負荷用 MISFETQp2之共通閘極電極11〇β的導電膜1丨48爲—方之極 板，板電極118爲另一方之極板’完成令位於導電膜Η4Β 和板電極11 8間的鐵電體膜11 6呈鐵電體材料之鐵電體電容 器 Cf α。 接著，於半導體基板之整面，順序堆叠氧化膜和 BPSG膜之層間絕緣膜1丨9。接著，令形成於上述層間絕緣 膜119的光阻膜爲罩體，蝕刻層間絕緣膜】丨9。由此’負荷 用MISFETQPl之洩極範圍上，於驅動用MlSFETQh和負荷用 MISFETQp22共通閘極電極110B上，形成共通之連接孔 120B ° 同樣地，驅動用MISFETQd2之洩極範圍上’於驅動用 負荷用MiSFETQp^t共通閘極電極Π0Α上，形 成共通之連接孔120C。又，驅動用MISFETQd:之洩極範園 及負荷用MISFETQp2之洩極範圍上，亦形成共通之連接孔 120A，120D。又，於層間絕緣膜199形成連接孔122A， 122B，122C。此連接孔122 4係形成於傳送用1»1丨5?£?(^1， Q t 2之源極範圍至洩極範圍的一方上部，又，連接孔1 2 2 B 係形成於驅動用MISFETQcK，Qd2之源極範圍上部，連接孔 1 2 2 C係形成於驅動用Μ丨S F E T Q p :，Q p 2之源極範圍上部。 接著，於半導體基板101之整面，堆曼導電膜（未圖示 )。此導電膜係例如鎢膜。將形成於此導電膜上之光阻膜 做爲罩體，刻蝕導電膜。由此，形成驅動用 MiSFETQdii 洩極範圍、和負荷用MISFETQpi之洩極範圍、連接驅動用 (請先閲請背面之注意事項再填寫本頁) 本紙浪尺度適用中國國家標準（<:NS ) Λ4%格（210X.2V7公缝） 38 經濟部中央樣準局員工消費合作社印裝 A? B?五、發明说明（36 ) 115?£了(3(12和負荷用M[SFETQp2t共通閘極電極110B之第1 層配線121Α。 同樣地，形成驅動用MISFETQd2之洩極範圍、負荷用 MISFETQp2之洩極範圍 '連接驅動用。3?£]'〇6和負荷用 MISFETQpai共通閘極電極110A之第1層配線121B。同樣地 ，電源電壓線HIDUu)，基準電壓線121C(VSS)。 接著，於半導體基板1之整面堆*順序堆叠氧化矽膜 、SOG膜、氧化矽膜之3層膜所成第2層之層間絕緣膜（未圖 式）。 接著，於半導體基板1之整面堆叠第2層之配線材料（ 未圖示）。此配線材料係例如鋁合金膜者。接著，令光阻 膜爲罩體，以乾蝕刻將鋁合金膜加以圖案化，形成資料線 DLi » DL2 0 最後，於第2層之配線上，經由堆叠最終鈍化膜，完 成本實施例之記憶格MC2。 根據本實施例，於驅動用Μ i SFETQd 1和負荷用 MISFETQpa之共通閘極電極110A，連接鐵電體電容器ch™ 方之極板的導電膜114A，於驅動用負荷用 MISFETQPl2共通閘極電極ll()A上層，可形成鐵電體電容 器Cfl之故，又，同樣地，於驅動用MISFETQdda負荷用 MISFETQp2之共通閘極電極il()B，連接鐵電體電容器cf2-方之極板的導電膜114B，於驅動用11{15卩£了〇(32和負荷用 MISFETQp2之共通閘極電極110B上層，可形成鐵電體電容 器Cf 2之故，無SRAM之記憶格面積變大地，得具不揮發性 (請先閱讀背面之注意事項再填寫本頁) --e 本紙张尺度適用中國國家標準·（ CNS〉八4坭樁（210_Χ297公釐） 39 經濟部中央標準局員工消費合作社印裝 A7 B7五、發明説明（37 ) 記億機能的記憶格。 以上，將經由本發明人所成發明，根據實施例加以具 體說明。本發明則未限定於前述實施例，可在不脫離要旨 之範圍下，做種種之改變。 例如，前述實施例1中，雖令負荷用MISFETQPl，Qp2 以底閘極構造加以構成，但不限於此，呈閘極電極設於通 道範圍之上部，即頂閘極構造之構成亦可。此時，平面之 布局係與圖14、15同樣，以第3之閘極材料，形成通道範 圍，源極範圍，洩極範圍，電源電壓（VL)線，以第4層之 閘極材料形成工程，形成閘極電極即可。 又，前述實施例中，雖做爲防止鐵電體電容器之鐵電 體材料和電極之反應的阻擋層*使用11"02膜，但並非限於 此。使用鉑膜或鉑膜和Tin膜之堆叠膜等亦可。又，前述 實施例中，令記憶格MC做爲SRAM之記憶格動作時，雖令板 電極保持於Vss，但非限定於此，保持於電源電壓Vcc或 Vcc/2亦可。此時，於觸發電路之鐵電體電容器Ch，Cf2 ，寫入資訊時，令板電壓呈Vss後，移至實施例1之瞬時ti 即可。 【發明之效果】 由本案揭示之發明中，由代表者所得之效果加以簡單 則如下所述。 根據本發明時，無需增加記憶格之面稂，將可保持觸 發電路記億節點的資訊的鐵堪體電容器連接於觸發電路之 本紙張尺度適用中國國家梯準（CNS ) A4规格（sioxsq公聲） 一一~' -40 - --------jr —裝------訂-----『 ' 威 (請先閱讀背面之注意事項再填寫本百) ^07870 經濟部中央標準局貝工消费合作社印製 A7 B7五、發明説明（38 ) 故，可實現具不揮發性記億體機能的高積體化之RAM。 【圖面之簡單說明】 【圖1】 顯示本發明之一實施例的半導體積體電路裝置的記憶格等 價電路圖。 【圖2】 顯示本發明之一實施例的半導體積體電路裝置的記憶格等 價電路圖。 【圖3】 顯示本發明之一實施例的半導體稹體電路裝置的記憶格等 價電路圖。 【圖4】 顯示本發明之一實施例的半導體積體電路裝置的記憶格等 價電路圖。 【圖5】 顯示本發明之一實施例的半導體積體電路裝置的記憶格等 價電路圖。 【圖6】 顯示本發明之一實施例的半導體積體電路裝置的記憶格等 價電路圖。 【圖7】 顯示本發明之一實施例的半導體積體電路裝置的記憶格等 價電路圖。 _ —裝 ： 訂 7务 > 為 令 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標隼（CNS ) Λ4現格（2丨Ο X ::()7公缝） 4 經濟部中央標準局員工消費合作社印製 307870 Μ Β7五、發明説明（39 ) 【圖8】 顯示本發明之一實施例的半導體積體電路裝置的記憶格等 價電路圖。 【圖9】 觸發電路之電源電壓及板電壓之開關時間圖。 【圖1 0】 顯示觸發電路之記憶節點之電壓變化園。 【圖11】 顯示本發明之一實施例之半導體積體電路裝置的記憶格之 半導體基板之要部截面圖（圖16之（a)- Ur線之半導體基 板要部截面圖）。 【圖12】 顯示本發明之一實施例之半導體積體電路裝置的記憶 格圖案布局的要部平面圖。 【圓13】 顯示本發明之一實施例之半導體積體電路裝置的記憶 格圖案布局的要部平面圖。 【圖1 4】 顯示本發明之一實施例之半導體積體電路裝置的記憶 格圖案布局的要部平面圖。 【圖15】 顯示本發明之一實施例之半導體積體電路裝置的記憶 格圖案布局的要部平面圖。 【圖1 6】 ： ： ^ ： 裝 訂 「線 - f f (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家橾隼（CNS ) Λ4规格（2丨.公鑲） 42 經濟部中央橾隼局員工消費合作社印製 A7 __B7 _ 一 五、發明説明（40 ) 顯示本發明之一實施例之半導體積體電路裝置的旨己懷 格圖案布局的要部平面圖。 【圖17】 顯示本發明之一實施例之半導體積體電路裝置的記憶格之 製造方法的半導體基板之要部截面圖（圓16之（a)-(a)’線 之半導體基板要部截面圖）。 【圖18】 顯示本發明之一實施例之半導體稹體電路裝置的記憶格之 製造方法的半導體基板之要部截面圓（圖16i(a)-(a)’線 之半導體基板要部截面圓）。 【圖19】 顯示本發明之其他實施例之半導體積體電路裝置的記 億格圖案布局的要部平面圖。 【圖20】 顯示本發明之其他實施例之半導體稹體電路裝置的記 億格圖案布局的要部平面圓。 【圓21】 顯示本發明之其他實施例之半導體積體電路裝置的記 憶格圖案布局的要部平面圖。 【圖22】 顯示本發明之其他實施例之半導體積體電路裝匱的記 憶格的半導體基板要部截面圖。 【圖23】 顯示本發明之實施例的半導髒稹體電路裝匱的磁滯回線圖 I - I n I ;.成 , f 、\ 一婧先開读背面之注意事項再填寫本頁) -4 Λ
307870 A7 B7 五、發明説明（41 ) 〇 【圖24(a )〜圖24(1)】 顯示本發明之一實施例的半導體積體電路裝置的鐵電體膜 磁滯回線晒。 (請先閱讀背面之注意事項再填寫本頁) 裝. 、-° 經濟部中央標準局貝工消费合作社印製 本紙張尺度適用令國國家梯準（CNS ) A4规格（2丨0X297公釐） 44