JP2001298166A - Ｄｒａｍメモリ用の書き込み／読み出し回路 - Google Patents
Ｄｒａｍメモリ用の書き込み／読み出し回路Info
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/409—Read-write [R-W] circuits
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
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- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 ＤＲＡＭは、情報をリフレッシュする為に書
込み／読出し回路を使用し、１つ以上のビット線を評価
する為に集積書込み／読出し回路を必要とし、一方、書
込み／読出し回路も高集積化が求められる。ＤＲＡＭメ
モリ構成素子における４Ｆ幅の縮小されたラスタにも挿
入できる書込み／読出し回路を提供する。 【解決手段】 書き込み／読み出し回路で使用する少な
くとも１つのトランジスタを縦型トランジスタにする。
又、各トランジスタペアのソース／ドレイン領域５７，
５９を共通とする。
込み／読出し回路を使用し、１つ以上のビット線を評価
する為に集積書込み／読出し回路を必要とし、一方、書
込み／読出し回路も高集積化が求められる。ＤＲＡＭメ
モリ構成素子における４Ｆ幅の縮小されたラスタにも挿
入できる書込み／読出し回路を提供する。 【解決手段】 書き込み／読み出し回路で使用する少な
くとも１つのトランジスタを縦型トランジスタにする。
又、各トランジスタペアのソース／ドレイン領域５７，
５９を共通とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭメモリ用
の書き込み／読み出し増幅器に関し、この書き込み／読
み出し増幅器は縦型トランジスタにより構成されてい
る。
の書き込み／読み出し増幅器に関し、この書き込み／読
み出し増幅器は縦型トランジスタにより構成されてい
る。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭメモリ）はデジタル情報を記憶するための重
要なメモリ形式である。各ＤＲＡＭメモリは、セルを制
御するためのトランジスタと、電荷を蓄積するためのキ
ャパシタからなり、この電荷がメモリセルに記憶された
情報を表す。
（ＤＲＡＭメモリ）はデジタル情報を記憶するための重
要なメモリ形式である。各ＤＲＡＭメモリは、セルを制
御するためのトランジスタと、電荷を蓄積するためのキ
ャパシタからなり、この電荷がメモリセルに記憶された
情報を表す。
【０００３】メモリセルはマトリクス状構成に接続され
ている。各メモリセルにはいわゆるワード線とビット線
が接続され、１つの列の全てのメモリセルは同じワード
線ないし２つのワード線と接続されている。２つのワー
ド線はそれぞれ各第２のセルと接続されており、メモリ
セルマトリクスの行は１つまたは２つのビット線と接続
されている。所定のワード線をアクティブにすることに
よってこれと接続された全てのメモリセルがそのビット
線を介して読み出され、書き込まれ、またはその情報内
容についてリフレッシュされる。リフレッシュはＤＲＡ
Ｍメモリセルの場合は必要である。なぜなら、漏れ電流
によってとりわけ集積構成素子の場合にキャパシタに蓄
積された電荷が時間の経過と共に失われてしまうからで
ある。
ている。各メモリセルにはいわゆるワード線とビット線
が接続され、１つの列の全てのメモリセルは同じワード
線ないし２つのワード線と接続されている。２つのワー
ド線はそれぞれ各第２のセルと接続されており、メモリ
セルマトリクスの行は１つまたは２つのビット線と接続
されている。所定のワード線をアクティブにすることに
よってこれと接続された全てのメモリセルがそのビット
線を介して読み出され、書き込まれ、またはその情報内
容についてリフレッシュされる。リフレッシュはＤＲＡ
Ｍメモリセルの場合は必要である。なぜなら、漏れ電流
によってとりわけ集積構成素子の場合にキャパシタに蓄
積された電荷が時間の経過と共に失われてしまうからで
ある。
【０００４】メモリセルに含まれる情報を読み出すため
に、ないし情報をリフレッシュするために、いわゆる書
き込み／読み出し回路が使用される。この回路はそれぞ
れ通常は２つのビット線と接続されている。２つのビッ
ト線との接続によって電荷差の比較が可能になり、ひい
てはメモリセル内容の評価が可能となる。
に、ないし情報をリフレッシュするために、いわゆる書
き込み／読み出し回路が使用される。この回路はそれぞ
れ通常は２つのビット線と接続されている。２つのビッ
ト線との接続によって電荷差の比較が可能になり、ひい
てはメモリセル内容の評価が可能となる。
【０００５】図１は、従来技術から公知のこのような、
ＤＲＡＭメモリセルを読み出すための書き込み／読み出
し回路の例を示す。この回路は実質的に、マルチプレク
サ部Ａ、評価部Ｂおよびプレチャージ／イコライザ部Ｃ
からなる。フリップフロップを有する評価部Ｂがこの回
路の主要部を形成し、フリップフロップは同極トランジ
スタを有する２つのトランジスタペアからなる。すなわ
ちｎＭＯＳトランジスタＴ１とＴ２，ないしｐＭＯＳト
ランジスタＴ４とＴ５である。この例では、書き込み／
読み出し増幅器が２つのビット線、すなわちビット線Ｂ
Ｌと基準ビット線ＢＢＬに接続されている。ここでＢＢ
Ｌは端子１０を介してトランジスタＴ１のゲートと接続
されており、一方ＢＬは端子１２を介してトランジスタ
Ｔ２のゲートと接続されている。さらにＢＢＬは端子１
１を介してトランジスタＴ２のソース／ドレイン領域
と、ＢＬは端子１３を介してトランジスタＴ１のソース
／ドレイン領域と接続されている。２つのトランジスタ
の他方のソース／ドレイン領域はＳＡＮ端子１４を介し
てトランジスタＴ３と接続されている。このトランジス
タは端子１５を介して、信号線路ないし導体路１７を介
する信号ＮＳＥＴによってスイッチオンすることがで
き、これによりグランド（ＧＮＤ）に引き込むことがで
きる。このことはグランド線路１８と、トランジスタＴ
３の他方のソース／ドレイン領域に接続されている端子
１６とを介して行われる。第２のトランジスタペアはト
ランジスタＴ４およびＴ５からなる。このトランジスタ
ペアも同じようにビット線ＢＬおよびＢＢＬと接続され
ている。しかしここではトランジスタＴ６にグランドで
はなくＶＤＤを印加することができる。この回路構成
は、可能な信号状態を一義的な信号レベルに分離する。
この分離によってセル内容を論理１または論理０につい
て評価することができる。
ＤＲＡＭメモリセルを読み出すための書き込み／読み出
し回路の例を示す。この回路は実質的に、マルチプレク
サ部Ａ、評価部Ｂおよびプレチャージ／イコライザ部Ｃ
からなる。フリップフロップを有する評価部Ｂがこの回
路の主要部を形成し、フリップフロップは同極トランジ
スタを有する２つのトランジスタペアからなる。すなわ
ちｎＭＯＳトランジスタＴ１とＴ２，ないしｐＭＯＳト
ランジスタＴ４とＴ５である。この例では、書き込み／
読み出し増幅器が２つのビット線、すなわちビット線Ｂ
Ｌと基準ビット線ＢＢＬに接続されている。ここでＢＢ
Ｌは端子１０を介してトランジスタＴ１のゲートと接続
されており、一方ＢＬは端子１２を介してトランジスタ
Ｔ２のゲートと接続されている。さらにＢＢＬは端子１
１を介してトランジスタＴ２のソース／ドレイン領域
と、ＢＬは端子１３を介してトランジスタＴ１のソース
／ドレイン領域と接続されている。２つのトランジスタ
の他方のソース／ドレイン領域はＳＡＮ端子１４を介し
てトランジスタＴ３と接続されている。このトランジス
タは端子１５を介して、信号線路ないし導体路１７を介
する信号ＮＳＥＴによってスイッチオンすることがで
き、これによりグランド（ＧＮＤ）に引き込むことがで
きる。このことはグランド線路１８と、トランジスタＴ
３の他方のソース／ドレイン領域に接続されている端子
１６とを介して行われる。第２のトランジスタペアはト
ランジスタＴ４およびＴ５からなる。このトランジスタ
ペアも同じようにビット線ＢＬおよびＢＢＬと接続され
ている。しかしここではトランジスタＴ６にグランドで
はなくＶＤＤを印加することができる。この回路構成
は、可能な信号状態を一義的な信号レベルに分離する。
この分離によってセル内容を論理１または論理０につい
て評価することができる。
【０００６】マルチプレクサ部Ａは、ビット線ＢＬに対
するトランジスタＴ７とビット線ＢＢＬに対するトラン
ジスタＴ８の２つからなる。ここでビット線ＢＬは端子
３４を介してトランジスタＴ７のソース／ドレイン領域
に接続されており、ビット線ＢＢＬは端子３１を介して
トランジスタＴ８に接続されている。ＭＵＸ線路３６を
介してマルチプレクサ信号がトランジスタＴ７とＴ８の
端子３３および３０に供給され、これによりこれらはス
イッチオンする。スイッチオン時にはＢＬないしＢＢＬ
に印加される電圧が端子３５と３２を介してさらに出力
される。
するトランジスタＴ７とビット線ＢＢＬに対するトラン
ジスタＴ８の２つからなる。ここでビット線ＢＬは端子
３４を介してトランジスタＴ７のソース／ドレイン領域
に接続されており、ビット線ＢＢＬは端子３１を介して
トランジスタＴ８に接続されている。ＭＵＸ線路３６を
介してマルチプレクサ信号がトランジスタＴ７とＴ８の
端子３３および３０に供給され、これによりこれらはス
イッチオンする。スイッチオン時にはＢＬないしＢＢＬ
に印加される電圧が端子３５と３２を介してさらに出力
される。
【０００７】プレチャージ／イコライザ部Ｃは３つのト
ランジスタＴ９，Ｔ１０およびＴ１１からなる。ＢＢＬ
は端子４０を介してトランジスタＴ１０のソース／ドレ
イン領域に接続され、ＢＬは端子４２を介してトランジ
スタＴ９のソース／ドレイン領域に接続される。２つの
トランジスタＴ９とＴ１０のそれぞれ他方のソース／ド
レイン領域は端子４４を介してＶＢＬＥＱ信号線路４６
と接続されている。トランジスタＴ１１は端子４１を介
してＢＢＬと、また端子４３を介してＢＬと、そのソー
ス／ドレイン領域で２つのビット線と同時に接続され
る。トランジスタＴ９，Ｔ１０およびＴ１１の３つのゲ
ート領域は全て端子４５を介してＥＱ線路４７と接続さ
れている。ここに説明した書き込み／読み出し回路用の
回路は例として理解すべきであり、本発明を制限するも
のではなく、また多数の変形がある。
ランジスタＴ９，Ｔ１０およびＴ１１からなる。ＢＢＬ
は端子４０を介してトランジスタＴ１０のソース／ドレ
イン領域に接続され、ＢＬは端子４２を介してトランジ
スタＴ９のソース／ドレイン領域に接続される。２つの
トランジスタＴ９とＴ１０のそれぞれ他方のソース／ド
レイン領域は端子４４を介してＶＢＬＥＱ信号線路４６
と接続されている。トランジスタＴ１１は端子４１を介
してＢＢＬと、また端子４３を介してＢＬと、そのソー
ス／ドレイン領域で２つのビット線と同時に接続され
る。トランジスタＴ９，Ｔ１０およびＴ１１の３つのゲ
ート領域は全て端子４５を介してＥＱ線路４７と接続さ
れている。ここに説明した書き込み／読み出し回路用の
回路は例として理解すべきであり、本発明を制限するも
のではなく、また多数の変形がある。
【０００８】ＤＲＡＭメモリ構成素子は大きなコストダ
ウンを強いられている。現在、ＤＲＡＭメモリは実質的
に専ら集積半導体として実現され、メモリセル、ワード
線制御部を含むワード線、ビット線制御部を含むビット
線等は集積回路に直接、シリコンウェハの構造体として
形成される。集積回路を製造する際の主要コスト要因は
それぞれ使用されるシリコン表面の大きさである。従っ
てコストダウンの際には、所定数のメモリセルに対する
チップ面積をそのサポート論理回路も含めてできるだけ
小さく構成することが努められる。絶え間ない縮小化が
コストダウンの理由から実際には恒久的に必要である。
そのためにＤＲＡＭメモリセルの内部アーキテクチャも
恒久的に最適化される。このようなＤＲＡＭメモリセル
のアーキテクチャにより、１Ｇビット世代からは８Ｆ２
以下の面需要が可能となる。ここでＦはリソグラフィッ
クに形成可能な最小構造寸法、ないし平行ビット線の連
続におけるビット線のラスタ幅の半分である。この面積
縮小化の結果としてビット線アーキテクチャが、“折り
返し”コンセプトから“オープン”コンセプトに移行し
た。折り返しコンセプトでは、典型的には２つのワード
線が並んで案内され、これらのワード線はそれぞれ１つ
おきにセルに応答する。オープンコンセプトでは、ワー
ド線が１つだけ使用され、このワード線により列の各セ
ルに応答することができる。２つの隣接するビット線の
電荷量の比較はこのような場合には同時には不可能であ
る。従って平行の基準ビット線を基準として使用するこ
とができない。その代わりに基準ビット線が他方のセル
フィールドに案内され、これにより応答するビット線の
電圧と応答しない基準ビット線の電圧とを比較すること
ができる。第２の平行ビット線を省略することにより、
書き込み／読み出し増幅器に使用可能な幅が縮小する。
ＤＲＡＭメモリセルの縮小化の結果として、従来のワー
ド線・ビット線構成で書き込み／読み出し増幅器に使用
されたスペースでの幅が８Ｆから４Ｆに減少する。別の
実施形態では２つのビット線が重ねて配置され、これら
は例えばストライプに並置された異なるセルフィールド
に至る。
ウンを強いられている。現在、ＤＲＡＭメモリは実質的
に専ら集積半導体として実現され、メモリセル、ワード
線制御部を含むワード線、ビット線制御部を含むビット
線等は集積回路に直接、シリコンウェハの構造体として
形成される。集積回路を製造する際の主要コスト要因は
それぞれ使用されるシリコン表面の大きさである。従っ
てコストダウンの際には、所定数のメモリセルに対する
チップ面積をそのサポート論理回路も含めてできるだけ
小さく構成することが努められる。絶え間ない縮小化が
コストダウンの理由から実際には恒久的に必要である。
そのためにＤＲＡＭメモリセルの内部アーキテクチャも
恒久的に最適化される。このようなＤＲＡＭメモリセル
のアーキテクチャにより、１Ｇビット世代からは８Ｆ２
以下の面需要が可能となる。ここでＦはリソグラフィッ
クに形成可能な最小構造寸法、ないし平行ビット線の連
続におけるビット線のラスタ幅の半分である。この面積
縮小化の結果としてビット線アーキテクチャが、“折り
返し”コンセプトから“オープン”コンセプトに移行し
た。折り返しコンセプトでは、典型的には２つのワード
線が並んで案内され、これらのワード線はそれぞれ１つ
おきにセルに応答する。オープンコンセプトでは、ワー
ド線が１つだけ使用され、このワード線により列の各セ
ルに応答することができる。２つの隣接するビット線の
電荷量の比較はこのような場合には同時には不可能であ
る。従って平行の基準ビット線を基準として使用するこ
とができない。その代わりに基準ビット線が他方のセル
フィールドに案内され、これにより応答するビット線の
電圧と応答しない基準ビット線の電圧とを比較すること
ができる。第２の平行ビット線を省略することにより、
書き込み／読み出し増幅器に使用可能な幅が縮小する。
ＤＲＡＭメモリセルの縮小化の結果として、従来のワー
ド線・ビット線構成で書き込み／読み出し増幅器に使用
されたスペースでの幅が８Ｆから４Ｆに減少する。別の
実施形態では２つのビット線が重ねて配置され、これら
は例えばストライプに並置された異なるセルフィールド
に至る。
【０００９】従来公知の書き込み／読み出し増幅器はこ
のような縮小されたスペースに収容することができな
い。従ってこれまでは、新しいＤＲＡＭメモリセル間隔
にも対応できる書き込み／読み出し増幅器を並置して作
製することは不可能であった。その代わりに、チップ上
での書き込み／読み出し回路の構成を縮小されたセルの
大きさの状況に適合する必要があった。しかしこのよう
な構成は、収容すべき書き込み／読み出し回路の必要面
積を再び上昇させ、従って個々のＤＲＡＭメモリ構成素
子の全体コストに不利に作用する。
のような縮小されたスペースに収容することができな
い。従ってこれまでは、新しいＤＲＡＭメモリセル間隔
にも対応できる書き込み／読み出し増幅器を並置して作
製することは不可能であった。その代わりに、チップ上
での書き込み／読み出し回路の構成を縮小されたセルの
大きさの状況に適合する必要があった。しかしこのよう
な構成は、収容すべき書き込み／読み出し回路の必要面
積を再び上昇させ、従って個々のＤＲＡＭメモリ構成素
子の全体コストに不利に作用する。
【００１０】
【発明が解決しようとする課題】本発明の課題は、現在
のＤＲＡＭメモリ構成素子における４Ｆ幅の縮小された
ラスタにも挿入することのできる書き込み／読み出し回
路を提供することである。
のＤＲＡＭメモリ構成素子における４Ｆ幅の縮小された
ラスタにも挿入することのできる書き込み／読み出し回
路を提供することである。
【００１１】
【課題を解決するための手段】この課題は、請求項１記
載のＤＲＡＭメモリにおける集積書き込み／読み出し回
路によって解決される。すなわち、書き込み／読み出し
回路で使用される少なくとも１つのトランジスタが縦型
トランジスタである。ここでは縦型トランジスタを集積
ＤＲＡＭメモリの書き込み／読み出し回路のために従属
請求項記載のように使用する。
載のＤＲＡＭメモリにおける集積書き込み／読み出し回
路によって解決される。すなわち、書き込み／読み出し
回路で使用される少なくとも１つのトランジスタが縦型
トランジスタである。ここでは縦型トランジスタを集積
ＤＲＡＭメモリの書き込み／読み出し回路のために従属
請求項記載のように使用する。
【００１２】
【発明の実施の形態】本発明の有利な構成、側面および
詳細は従属請求項および以下の説明と添付図面から明ら
かである。
詳細は従属請求項および以下の説明と添付図面から明ら
かである。
【００１３】本発明が基礎とする思想は、従来の構成形
式で通常は書き込み／読み出し回路に使用されるトラン
ジスタの一部をいわゆる縦型トランジスタにより置換
し、この縦型トランジスタではドーピング濃度の異なる
種々の領域を重ねて、または実質的に重ねて配置するこ
とである。縦型トランジスを使用することにより、従来
のトランジスタを使用する場合に対して、書き込み／読
み出し回路の構成をラスタ幅が減少してもラスタにおい
て保証することのできる十分な空間が節約される。
式で通常は書き込み／読み出し回路に使用されるトラン
ジスタの一部をいわゆる縦型トランジスタにより置換
し、この縦型トランジスタではドーピング濃度の異なる
種々の領域を重ねて、または実質的に重ねて配置するこ
とである。縦型トランジスを使用することにより、従来
のトランジスタを使用する場合に対して、書き込み／読
み出し回路の構成をラスタ幅が減少してもラスタにおい
て保証することのできる十分な空間が節約される。
【００１４】従って本発明は、ＤＲＡＭメモリにおいて
少なくとも１つのビット線を評価するための集積書き込
み／読み出し回路に関するものであり、書き込み／読み
出し回路で使用される少なくとも１つのトランジスタが
縦型トランジスタであることを特徴とする。
少なくとも１つのビット線を評価するための集積書き込
み／読み出し回路に関するものであり、書き込み／読み
出し回路で使用される少なくとも１つのトランジスタが
縦型トランジスタであることを特徴とする。
【００１５】書き込み／読み出し回路は通常のように、
チャネル形式の異なる少なくとも２つのトランジスタペ
アを評価のために有することができ、書き込み／読み出
し回路のトランジスタペアに対して使用されるトランジ
スタを縦型トランジスタとすることができる。トランジ
スタペアは通常、書き込み／読み出し回路の主要部を形
成するから、このようにして十分に小さな空間を、本発
明の課題を解決するために得ることができる。
チャネル形式の異なる少なくとも２つのトランジスタペ
アを評価のために有することができ、書き込み／読み出
し回路のトランジスタペアに対して使用されるトランジ
スタを縦型トランジスタとすることができる。トランジ
スタペアは通常、書き込み／読み出し回路の主要部を形
成するから、このようにして十分に小さな空間を、本発
明の課題を解決するために得ることができる。
【００１６】縦型トランジスタの構成をトランジスタペ
ア内で十分にスペースが節約されるようにするためさら
に有利には、縦型トランジスタが１つの共通のソース／
ドレイン領域を有し、この領域を介して縦型トランジス
タにそれぞれ所要の電圧（ＳＡＮ入力側、ＳＡＰ入力
側）が給電できるようにする。各トランジスタペアのト
ランジスタのソース／ドレイン領域のそれぞれは共通の
電位にあるから、この解決手段によりチップ上で必要な
シリコン領域をさらに縮小することができる。
ア内で十分にスペースが節約されるようにするためさら
に有利には、縦型トランジスタが１つの共通のソース／
ドレイン領域を有し、この領域を介して縦型トランジス
タにそれぞれ所要の電圧（ＳＡＮ入力側、ＳＡＰ入力
側）が給電できるようにする。各トランジスタペアのト
ランジスタのソース／ドレイン領域のそれぞれは共通の
電位にあるから、この解決手段によりチップ上で必要な
シリコン領域をさらに縮小することができる。
【００１７】トランジスタペアの動作に必要な電圧（Ｖ
ＤＤ，ＧＮＤ）をトランジスタペアに印加するためにト
ランジスタを使用することができる。本発明によればこ
のトランジスタも縦型トランジスタとすることができ
る。
ＤＤ，ＧＮＤ）をトランジスタペアに印加するためにト
ランジスタを使用することができる。本発明によればこ
のトランジスタも縦型トランジスタとすることができ
る。
【００１８】回路の十分な簡素化は、任意のトランジス
タペアの縦型トランジスタと、このトランジスタペアに
電圧を印加するために使用されるトランジスタとが１つ
の共通のソース／ドレイン領域を有することにより達成
される。
タペアの縦型トランジスタと、このトランジスタペアに
電圧を印加するために使用されるトランジスタとが１つ
の共通のソース／ドレイン領域を有することにより達成
される。
【００１９】図１に示すように、トランジスタペアのソ
ース／ドレイン領域は所属のスイッチングトランジスタ
にいずれにしろ接続されている。従って共通のソース／
ドレイン領域ウェルの構成が可能性として考えられる。
縦型トランジスタの共通のソース／ドレイン領域は電圧
源（ＶＤＤまたはＧＮＤ）とＳＥＴ線路を介して、すな
わちトランジスタの形式の応じてＮＳＥＴ線路またはＰ
ＳＥＴ線路を介して接続することができる。
ース／ドレイン領域は所属のスイッチングトランジスタ
にいずれにしろ接続されている。従って共通のソース／
ドレイン領域ウェルの構成が可能性として考えられる。
縦型トランジスタの共通のソース／ドレイン領域は電圧
源（ＶＤＤまたはＧＮＤ）とＳＥＴ線路を介して、すな
わちトランジスタの形式の応じてＮＳＥＴ線路またはＰ
ＳＥＴ線路を介して接続することができる。
【００２０】得ようとする空間節約を達成するために
は、トランジスタペアに対して使用される縦型トランジ
スタが次のような幅を少なくとも１つのビット線に対し
て横方向に有すると有利である。すなわち、ビット線の
ラスタ幅にほぼ相当する幅を有すると有利である。ここ
でビット線のラスタ幅は、次のビット線までに必要な間
隔を含むビット線の幅を包含した広がり幅である。この
ようにして、各トランジスタペアに対して必要な２つの
トランジスタを配置できることが保証される。このこと
は例えば共通のソース／ドレイン領域の使用を簡単にす
る。
は、トランジスタペアに対して使用される縦型トランジ
スタが次のような幅を少なくとも１つのビット線に対し
て横方向に有すると有利である。すなわち、ビット線の
ラスタ幅にほぼ相当する幅を有すると有利である。ここ
でビット線のラスタ幅は、次のビット線までに必要な間
隔を含むビット線の幅を包含した広がり幅である。この
ようにして、各トランジスタペアに対して必要な２つの
トランジスタを配置できることが保証される。このこと
は例えば共通のソース／ドレイン領域の使用を簡単にす
る。
【００２１】本発明の書き込み／読み出し回路はさらに
有利にはマルチプレクサ回路を、少なくとも１つのビッ
ト線を切り替えるために有する。ここでマルチプレクサ
回路に使用されるトランジスタは縦型トランジスタであ
る。書き込み／読み出し回路の別の構成群を縦型トラン
ジスタによって実現することにより、レイアウトでのさ
らなる狭路を取り除くことができる。マルチプレクサ回
路も所定のラスタに適合するように構成すると有利であ
る。
有利にはマルチプレクサ回路を、少なくとも１つのビッ
ト線を切り替えるために有する。ここでマルチプレクサ
回路に使用されるトランジスタは縦型トランジスタであ
る。書き込み／読み出し回路の別の構成群を縦型トラン
ジスタによって実現することにより、レイアウトでのさ
らなる狭路を取り除くことができる。マルチプレクサ回
路も所定のラスタに適合するように構成すると有利であ
る。
【００２２】さらにスペースを節約するために、縦型ト
ランジスタの一部が全てのビット線を切り替えるための
共通のポリシリコンゲート領域を有することができる。
ここで「全ての」ビット線とは、所定の１つの書き込み
／読み出し回路に所属する全てのビット線と理解すべき
ものであり、ＤＲＡＭメモリに存在する全てのビット線
を意味するものではない。
ランジスタの一部が全てのビット線を切り替えるための
共通のポリシリコンゲート領域を有することができる。
ここで「全ての」ビット線とは、所定の１つの書き込み
／読み出し回路に所属する全てのビット線と理解すべき
ものであり、ＤＲＡＭメモリに存在する全てのビット線
を意味するものではない。
【００２３】縦型トランジスタの共通のポリシリコンゲ
ート領域はさらに有利にはマルチプレクサ信号源と接続
することができ、これによりゲート領域を介してトラン
ジスタを切り替えることができる。
ート領域はさらに有利にはマルチプレクサ信号源と接続
することができ、これによりゲート領域を介してトラン
ジスタを切り替えることができる。
【００２４】さらに本発明の書き込み／読み出し回路は
プレチャージ／イコライザ部を有することができ、ここ
でプレチャージ／イコライザ部に対して使用されるトラ
ンジスタも縦型トランジスタとすることができる。
プレチャージ／イコライザ部を有することができ、ここ
でプレチャージ／イコライザ部に対して使用されるトラ
ンジスタも縦型トランジスタとすることができる。
【００２５】このようにして、本発明の書き込み／読み
出し回路全体の３つ全ての部分回路において縦型トラン
ジスタを少なくとも一部で装備することができる。書き
込み／読み出し回路全体がその全ての部分で縦型トラン
ジスタを装備し、これにより現代のＤＲＡＭメモリの所
定の細いラスタを維持できると特に有利である。
出し回路全体の３つ全ての部分回路において縦型トラン
ジスタを少なくとも一部で装備することができる。書き
込み／読み出し回路全体がその全ての部分で縦型トラン
ジスタを装備し、これにより現代のＤＲＡＭメモリの所
定の細いラスタを維持できると特に有利である。
【００２６】有利には、プレチャージ／イコライザ回路
の縦型トランジスタの少なくとも一部は共通のポリシリ
コン領域を有する。ここでも基本思想は、異なるトラン
ジスタの接続可能領域をシリコンの共通の構造体によっ
て形成することであり、これにより全体構造を簡単に維
持しながら、空間的必要性を低減することができる。
の縦型トランジスタの少なくとも一部は共通のポリシリ
コン領域を有する。ここでも基本思想は、異なるトラン
ジスタの接続可能領域をシリコンの共通の構造体によっ
て形成することであり、これにより全体構造を簡単に維
持しながら、空間的必要性を低減することができる。
【００２７】プレチャージ／イコライザ回路の縦型トラ
ンジスタの共通ポリシリコン領域は有利にはイコライザ
信号源（ＥＱ）と接続されている。
ンジスタの共通ポリシリコン領域は有利にはイコライザ
信号源（ＥＱ）と接続されている。
【００２８】さらにプレチャージ／イコライザ回路は少
なくとも１つの各ビット線毎に１つのトランジスタを有
することができ、このトランジスタはソース／ドレイン
領域で電圧源と接続されている。ここでこのトランジス
タのソース／ドレイン領域波共通ソース／ドレイン領域
を形成する。
なくとも１つの各ビット線毎に１つのトランジスタを有
することができ、このトランジスタはソース／ドレイン
領域で電圧源と接続されている。ここでこのトランジス
タのソース／ドレイン領域波共通ソース／ドレイン領域
を形成する。
【００２９】その構造の点で、縦型トランジスタは有利
には基板材料に１つの突起を有し、その突起の側壁はチ
ャネルとして機能する。さらに縦型トランジスタは、前
記突起に配置され、基板とは逆にドーピングされた材料
からなる層を第１ソース／ドレイン領域として有し、基
板上で突起の横に配置され、基板とは逆にドーピングさ
れた材料からなる層を第２ソース／ドレイン領域として
有し、突起側壁並びにこの突起側壁から第２ソース／ド
レイン領域への移行部に配置されたポリシリコンのゲー
ト領域を有する。ポリシリコンはさらにポリシリコン接
点領域を形成することができ、これによりゲート領域と
コンタクトすることができる。
には基板材料に１つの突起を有し、その突起の側壁はチ
ャネルとして機能する。さらに縦型トランジスタは、前
記突起に配置され、基板とは逆にドーピングされた材料
からなる層を第１ソース／ドレイン領域として有し、基
板上で突起の横に配置され、基板とは逆にドーピングさ
れた材料からなる層を第２ソース／ドレイン領域として
有し、突起側壁並びにこの突起側壁から第２ソース／ド
レイン領域への移行部に配置されたポリシリコンのゲー
ト領域を有する。ポリシリコンはさらにポリシリコン接
点領域を形成することができ、これによりゲート領域と
コンタクトすることができる。
【００３０】縦型トランジスタの有利な構成によって、
従来の水平配置されたトランジスタを使用する場合に対
してスペースが非常に強力に節約される。突起は例え
ば、トランジスタペアのトランジスタにおいて、トラン
ジスタをビット線の幅ラスタに挿入することのできるよ
うな幅を有するように構成することができる。すなわち
ビット線のラスタ幅の半分に相当する幅を有する（なぜ
なら中間空間も実現しなければならないから）。従って
ここでは構造体の形成の際にリソグラフの最小に迫るこ
とができる。他のトランジスタは、その幅がビット線の
ラスタ幅のほぼ半分に相当する突起を有する。これによ
りトランジスタはラスタ幅全体を次のビット線まで取り
込み、第２のラスタ領域に適合することができる。この
ことは、並置された２つのトランジスタを各ビット線ま
たはビット線群毎に設ける必要がなく、ただ１つのトラ
ンジスタを設ければ良い場合に有利である。ただしこの
場合、この１つのトランジスタを２つのビット線により
操作しなければならない。
従来の水平配置されたトランジスタを使用する場合に対
してスペースが非常に強力に節約される。突起は例え
ば、トランジスタペアのトランジスタにおいて、トラン
ジスタをビット線の幅ラスタに挿入することのできるよ
うな幅を有するように構成することができる。すなわち
ビット線のラスタ幅の半分に相当する幅を有する（なぜ
なら中間空間も実現しなければならないから）。従って
ここでは構造体の形成の際にリソグラフの最小に迫るこ
とができる。他のトランジスタは、その幅がビット線の
ラスタ幅のほぼ半分に相当する突起を有する。これによ
りトランジスタはラスタ幅全体を次のビット線まで取り
込み、第２のラスタ領域に適合することができる。この
ことは、並置された２つのトランジスタを各ビット線ま
たはビット線群毎に設ける必要がなく、ただ１つのトラ
ンジスタを設ければ良い場合に有利である。ただしこの
場合、この１つのトランジスタを２つのビット線により
操作しなければならない。
【００３１】本発明の書き込み／読み出し回路はとりわ
け有利には、これが２つのビット線と接続されているこ
とを特徴とする。２つのビット線を有する構成は、書き
込み／読み出し装置の構成における従来の手段に相当
し、トランジスタペアの使用を簡単にする。なぜならト
ランジスタペアを２つのビット線により給電できるから
である。ビット線はＤＲＡＭメモリの異なるメモリ側へ
案内することができる。とりわけ有利には、２つのビッ
ト線を１つのメモリ側に導く。この場合、２つのビット
線を書き込み／読み出し回路の上側で、ＤＲＡＭメモリ
の主面を基準にして重ねて配置する。ビット線の縦型ト
ランジスタとの接続は有利には、実質的に縦型の導体路
を介して行うことができる。この導体路は、ビット線の
下からトランジスタまで達している。
け有利には、これが２つのビット線と接続されているこ
とを特徴とする。２つのビット線を有する構成は、書き
込み／読み出し装置の構成における従来の手段に相当
し、トランジスタペアの使用を簡単にする。なぜならト
ランジスタペアを２つのビット線により給電できるから
である。ビット線はＤＲＡＭメモリの異なるメモリ側へ
案内することができる。とりわけ有利には、２つのビッ
ト線を１つのメモリ側に導く。この場合、２つのビット
線を書き込み／読み出し回路の上側で、ＤＲＡＭメモリ
の主面を基準にして重ねて配置する。ビット線の縦型ト
ランジスタとの接続は有利には、実質的に縦型の導体路
を介して行うことができる。この導体路は、ビット線の
下からトランジスタまで達している。
【００３２】本発明はさらに、集積ＤＲＡＭメモリの書
き込み／読み出し回路に対する縦型トランジスタの使用
に関する。この本発明の使用の利点については、本発明
の書き込み／読み出し回路に関する実施例を参照された
い。これについては全ての内容を引用する。
き込み／読み出し回路に対する縦型トランジスタの使用
に関する。この本発明の使用の利点については、本発明
の書き込み／読み出し回路に関する実施例を参照された
い。これについては全ての内容を引用する。
【００３３】
【実施例】以下、本発明を具体的な実施例に基づいて詳
細に説明する。
細に説明する。
【００３４】図２には、評価回路および本発明の書き込
み／読み出し回路の主要部が示されている。図面はトラ
ンジスタペアの２つの異なる領域の平面図であり、トラ
ンジスタペアはそのトランジスタの内部構成の点、およ
び異なる層のドーピングの点で相違する。図２に示され
たシリコン領域の構成は、図１の評価回路Ｂに相当する
回路によって生じる。従って同じ構造体には同じ参照符
号が付してある。図の上方から垂直に重なって配置され
た２つのビット線ＢＬとＢＢＬ伸びている。これらのビ
ット線はトランジスタＴ１とＴ４を介し、ＤＲＡＭメモ
リの面に対して平行に案内される。ビット線から垂直に
下方に伸びる端子が分岐している。図２は、トランジス
タＴ１からＴ４およびＴ３並びにＴ６のポリシリコン層
をハッチング面により示す。ハッチングされていない領
域、すなわちＴ１での５６，Ｔ２での５７，Ｔ４での６
０，そしてＴ５での６１は、トランジスタのｎドープさ
れた領域（５６，５７）ないしｐドープされた領域（６
０，６１）である。これらの領域はソース／ドレイン領
域として使用される。ソース／ドレイン領域およびこれ
を取り囲むポリシリコン領域は全体で、Ｔ１，Ｔ２およ
びＴ３（５９）の平坦なｎドープされた層、ないしはＴ
４，Ｔ５およびＴ６（６３）のｐドープされた共通層に
埋め込まれている。この異なるシリコン領域の３次元構
造はさらに図３と図４に明りょうに示されている。ここ
で図３には、ビット線の方向での断面が、図４にはビッ
ト線に対して横方向での断面が示されている。図からわ
かるように基板６４は、トランジスタＴ１とＴ２ではｐ
ドーピング部を有し、他に使用される構造素子の下方に
位置している。基板６４からは基板突起６４ａが突出し
ており、この基板突起が本発明で使用されるトランジス
タの重要な垂直構成を保証する。突起の上には逆ドープ
された層５６（図３ではｐドープされている）が配置さ
れており、この層は図示のトランジスタのソース／ドレ
イン領域として用いられる。突起はポリシリコン５０に
より全ての側が取り囲まれている。ポリシリコンゲート
領域５０ａと、基板突起６４ａないし層５６との間には
別の酸化層があるが、この酸化層は図示されていない。
図３からわかるように、ポリシリコンゲート領域５０ａ
はポリシリコンコンタクト領域５０ｂへ移行し、このコ
ンタクト領域はビット線とのコンタクトに使用される。
別のトランジスタＴ２，Ｔ４およびＴ５の構造も、ドー
ピングと図３に示したトランジスタＴ１の構造を除けば
同じである。
み／読み出し回路の主要部が示されている。図面はトラ
ンジスタペアの２つの異なる領域の平面図であり、トラ
ンジスタペアはそのトランジスタの内部構成の点、およ
び異なる層のドーピングの点で相違する。図２に示され
たシリコン領域の構成は、図１の評価回路Ｂに相当する
回路によって生じる。従って同じ構造体には同じ参照符
号が付してある。図の上方から垂直に重なって配置され
た２つのビット線ＢＬとＢＢＬ伸びている。これらのビ
ット線はトランジスタＴ１とＴ４を介し、ＤＲＡＭメモ
リの面に対して平行に案内される。ビット線から垂直に
下方に伸びる端子が分岐している。図２は、トランジス
タＴ１からＴ４およびＴ３並びにＴ６のポリシリコン層
をハッチング面により示す。ハッチングされていない領
域、すなわちＴ１での５６，Ｔ２での５７，Ｔ４での６
０，そしてＴ５での６１は、トランジスタのｎドープさ
れた領域（５６，５７）ないしｐドープされた領域（６
０，６１）である。これらの領域はソース／ドレイン領
域として使用される。ソース／ドレイン領域およびこれ
を取り囲むポリシリコン領域は全体で、Ｔ１，Ｔ２およ
びＴ３（５９）の平坦なｎドープされた層、ないしはＴ
４，Ｔ５およびＴ６（６３）のｐドープされた共通層に
埋め込まれている。この異なるシリコン領域の３次元構
造はさらに図３と図４に明りょうに示されている。ここ
で図３には、ビット線の方向での断面が、図４にはビッ
ト線に対して横方向での断面が示されている。図からわ
かるように基板６４は、トランジスタＴ１とＴ２ではｐ
ドーピング部を有し、他に使用される構造素子の下方に
位置している。基板６４からは基板突起６４ａが突出し
ており、この基板突起が本発明で使用されるトランジス
タの重要な垂直構成を保証する。突起の上には逆ドープ
された層５６（図３ではｐドープされている）が配置さ
れており、この層は図示のトランジスタのソース／ドレ
イン領域として用いられる。突起はポリシリコン５０に
より全ての側が取り囲まれている。ポリシリコンゲート
領域５０ａと、基板突起６４ａないし層５６との間には
別の酸化層があるが、この酸化層は図示されていない。
図３からわかるように、ポリシリコンゲート領域５０ａ
はポリシリコンコンタクト領域５０ｂへ移行し、このコ
ンタクト領域はビット線とのコンタクトに使用される。
別のトランジスタＴ２，Ｔ４およびＴ５の構造も、ドー
ピングと図３に示したトランジスタＴ１の構造を除けば
同じである。
【００３５】図２と図３はさらに垂直に配置されたトラ
ンジスタＴ３およびＴ６を示す。これらのトランジスタ
は電圧ＶＤＤな入りグランドＧＮＤを縦型トランジスタ
に印加するために用いる。所要の電圧は、ＧＮＤに対す
る導体路１８、ないしＶＤＤに対する導体路２８を介し
て供給される。これらの導体路はコンタクト１６ないし
２６を介して、トランジスタＴ３ないしＴ６のソース／
ドレイン領域５８ないし６２に接している。トランジス
タＴ３とＴ６はそのポリシリコンゲート領域５４ないし
５５（これらも同様に垂直に突起に接している）によっ
て、端子１５および２５並びに導体路１７と２７を介し
て信号ＮＳＥＴないしＰＳＥＴによりスイッチオン・オ
フされる。このことにより簡単に、図１の回路のＳＡＮ
端子１４ないしＳＡＰ端子２４を実現することができ
る。図１にすでに示したように、端子１０，１２，２０
および２２は、ビット線とトランジスタＴ１，Ｔ２，Ｔ
４およびＴ５のゲート領域との接続に用いられる。さら
に端子１１，１３，２１および２３は、ビット線とトラ
ンジスタＴ１，Ｔ２，Ｔ４およびＴ５の第１ソース／ド
レイン領域との接続に用いられる。
ンジスタＴ３およびＴ６を示す。これらのトランジスタ
は電圧ＶＤＤな入りグランドＧＮＤを縦型トランジスタ
に印加するために用いる。所要の電圧は、ＧＮＤに対す
る導体路１８、ないしＶＤＤに対する導体路２８を介し
て供給される。これらの導体路はコンタクト１６ないし
２６を介して、トランジスタＴ３ないしＴ６のソース／
ドレイン領域５８ないし６２に接している。トランジス
タＴ３とＴ６はそのポリシリコンゲート領域５４ないし
５５（これらも同様に垂直に突起に接している）によっ
て、端子１５および２５並びに導体路１７と２７を介し
て信号ＮＳＥＴないしＰＳＥＴによりスイッチオン・オ
フされる。このことにより簡単に、図１の回路のＳＡＮ
端子１４ないしＳＡＰ端子２４を実現することができ
る。図１にすでに示したように、端子１０，１２，２０
および２２は、ビット線とトランジスタＴ１，Ｔ２，Ｔ
４およびＴ５のゲート領域との接続に用いられる。さら
に端子１１，１３，２１および２３は、ビット線とトラ
ンジスタＴ１，Ｔ２，Ｔ４およびＴ５の第１ソース／ド
レイン領域との接続に用いられる。
【００３６】ビット線からトランジスタに至る端子の具
体的構成が図５の斜視図に、トランジスタペアＴ１／Ｔ
２に対する例として示されている。ここでも同じ参照符
号は同じ特徴を示す。図が示すのは、ポリシリコン領域
５０と５１がどのように基板突起６４ａと層５６，５７
を取り囲み、図示の後方領域で固有のブロック５０ｂ，
５１ｂを表面により形成しているかである。この表面に
は端子１０，１２を取り付けることができる。端子１１
と１３は層５７ないし５６上に配置することができる。
図５は、本発明により使用される縦型トランジスタの構
造を明りょうに示す。この縦型トランジスタは、所定の
ようにドーピングされた層５６，５７，逆にドーピング
された基板６４からなる突起６４ａ、突起の間のトレン
チと突起の側方に配置された層５９からなる。突起の上
には層５６と５７が堆積されている。図５はさらに突起
および場合により層５６，５７を部分的に取り囲むポリ
シリコン領域５０ないし５１を示す。層５９の配向は第
１の配向である。
体的構成が図５の斜視図に、トランジスタペアＴ１／Ｔ
２に対する例として示されている。ここでも同じ参照符
号は同じ特徴を示す。図が示すのは、ポリシリコン領域
５０と５１がどのように基板突起６４ａと層５６，５７
を取り囲み、図示の後方領域で固有のブロック５０ｂ，
５１ｂを表面により形成しているかである。この表面に
は端子１０，１２を取り付けることができる。端子１１
と１３は層５７ないし５６上に配置することができる。
図５は、本発明により使用される縦型トランジスタの構
造を明りょうに示す。この縦型トランジスタは、所定の
ようにドーピングされた層５６，５７，逆にドーピング
された基板６４からなる突起６４ａ、突起の間のトレン
チと突起の側方に配置された層５９からなる。突起の上
には層５６と５７が堆積されている。図５はさらに突起
および場合により層５６，５７を部分的に取り囲むポリ
シリコン領域５０ないし５１を示す。層５９の配向は第
１の配向である。
【００３７】図５はさらに、上下に配置された２つのビ
ット線ＢＬとＢＢＬ、並びに端子柱１０，１１，１２，
および１３を示す。端子柱は、一部はビット線から水平
に、そして垂直に折曲しており、一部は直接垂直に折曲
している。
ット線ＢＬとＢＢＬ、並びに端子柱１０，１１，１２，
および１３を示す。端子柱は、一部はビット線から水平
に、そして垂直に折曲しており、一部は直接垂直に折曲
している。
【００３８】端子およびビット線の作製は、異なる金属
化面に堆積する１つのマルチステップ方法で行われる。
まず３つの金属化面８０，８１，８２が識別される。こ
れらの金属化面は、それぞれ使用される材料、例えばタ
ングステンを水平方向に拡張するのに使用され、これら
から本来のビット線が生じる。金属のない領域では、金
属化面は絶縁材料、例えば酸化物からなる。３つの主金
属化面に間に、例えば酸化層からなる絶縁層が配置され
ている。端子のトランジスタ面へのスルーコンタクトを
保証するために、この絶縁層にはいわゆるコンタクトホ
ールが設けられている。このコンタクトホールには同様
に金属が充填されている。このことは図面に、第１の絶
縁層については参照番号８３により、第２の絶縁層につ
いては参照番号８４により、そして第３の絶縁層につい
ては参照番号８５により示されている。
化面に堆積する１つのマルチステップ方法で行われる。
まず３つの金属化面８０，８１，８２が識別される。こ
れらの金属化面は、それぞれ使用される材料、例えばタ
ングステンを水平方向に拡張するのに使用され、これら
から本来のビット線が生じる。金属のない領域では、金
属化面は絶縁材料、例えば酸化物からなる。３つの主金
属化面に間に、例えば酸化層からなる絶縁層が配置され
ている。端子のトランジスタ面へのスルーコンタクトを
保証するために、この絶縁層にはいわゆるコンタクトホ
ールが設けられている。このコンタクトホールには同様
に金属が充填されている。このことは図面に、第１の絶
縁層については参照番号８３により、第２の絶縁層につ
いては参照番号８４により、そして第３の絶縁層につい
ては参照番号８５により示されている。
【００３９】図６は、本発明の書き込み／読み出し回路
のマルチプレクサ回路の可能なシリコンレイアウトの平
面図である。ここでは２つのトランジスタＴ７とＴ８が
共通のポリシリコンゲート領域６５を有しており、一
方、そのソース／ドレイン領域６６，６７ないし６８，
６９は相互に分離されている。２つのビット線ＢＬとＢ
ＢＬはトランジスタ上をこれを超えて案内されており、
トランジスタＴ８の場合はコンタクト３１と３２によ
り、トランジスタＴ７の場合は３４と３５によりこれら
のトランジスタのソース／ドレイン領域と接続されてい
る。２つのビット線は中断されており、ビット線ＢＬの
中断部はほぼトランジスタＴ７上に、ビット線ＢＢＬの
中断部はほぼトランジスタＴ８上にある。トランジスタ
がＭＵＸ信号により信号線路６およびコンタクト３０／
３３を介してアクティブ化されないとき、トランジスタ
Ｔ７では端子３４と３５の間に、トランジスタＴ８では
端子３１と３２の間に電流は流れず、ビット線は中断さ
れる。
のマルチプレクサ回路の可能なシリコンレイアウトの平
面図である。ここでは２つのトランジスタＴ７とＴ８が
共通のポリシリコンゲート領域６５を有しており、一
方、そのソース／ドレイン領域６６，６７ないし６８，
６９は相互に分離されている。２つのビット線ＢＬとＢ
ＢＬはトランジスタ上をこれを超えて案内されており、
トランジスタＴ８の場合はコンタクト３１と３２によ
り、トランジスタＴ７の場合は３４と３５によりこれら
のトランジスタのソース／ドレイン領域と接続されてい
る。２つのビット線は中断されており、ビット線ＢＬの
中断部はほぼトランジスタＴ７上に、ビット線ＢＢＬの
中断部はほぼトランジスタＴ８上にある。トランジスタ
がＭＵＸ信号により信号線路６およびコンタクト３０／
３３を介してアクティブ化されないとき、トランジスタ
Ｔ７では端子３４と３５の間に、トランジスタＴ８では
端子３１と３２の間に電流は流れず、ビット線は中断さ
れる。
【００４０】図７は、図６に示した回路構成の切断線Ｖ
ＩＩに沿った断面を示す。ここでもトランジスタの縦型
構造が明りょうである。トランジスタは、突起７０ａを
形成する基板７０の他に、逆にドープされた層６７およ
び同様に逆にドープされた層６９からなる。層６７は突
起７０ａの上に配置されており、層６９は突起７０ａの
横に配置されている。ポリシリコン層６５は基板７０か
らここでも図示しない酸化層によって分離されている。
ＩＩに沿った断面を示す。ここでもトランジスタの縦型
構造が明りょうである。トランジスタは、突起７０ａを
形成する基板７０の他に、逆にドープされた層６７およ
び同様に逆にドープされた層６９からなる。層６７は突
起７０ａの上に配置されており、層６９は突起７０ａの
横に配置されている。ポリシリコン層６５は基板７０か
らここでも図示しない酸化層によって分離されている。
【００４１】図８は、図６に示したマルチプレクサ回路
の切断線ＶＩＩＩａ〜ＶＩＩＩｄに沿ったビット線およ
び接続領域の断面図である。接続部３４はビット線ＢＬ
から突出しており、ここではトランジスタＴ７のｎドー
プされた領域６６上で直接下方に突出している。この端
子の後方でビット線ＢＬが中断される。図８ｂにはビッ
ト線ＢＬの別の端子３５が示されており、この端子はト
ランジスタＴ７のｎドープされた別のソース／ドレイン
領域から再び収容されたビット線ＢＬに伸びている。図
８ｃと図８ｄは同じ関係をビット線ＢＢＬと端子３１お
よび３２について示す。ここには、使用可能な金属化面
とコンタクトホールが複数あることにより（右に示され
ている）、絶縁層による複雑な端子構成が可能であるこ
とが示されている。
の切断線ＶＩＩＩａ〜ＶＩＩＩｄに沿ったビット線およ
び接続領域の断面図である。接続部３４はビット線ＢＬ
から突出しており、ここではトランジスタＴ７のｎドー
プされた領域６６上で直接下方に突出している。この端
子の後方でビット線ＢＬが中断される。図８ｂにはビッ
ト線ＢＬの別の端子３５が示されており、この端子はト
ランジスタＴ７のｎドープされた別のソース／ドレイン
領域から再び収容されたビット線ＢＬに伸びている。図
８ｃと図８ｄは同じ関係をビット線ＢＢＬと端子３１お
よび３２について示す。ここには、使用可能な金属化面
とコンタクトホールが複数あることにより（右に示され
ている）、絶縁層による複雑な端子構成が可能であるこ
とが示されている。
【００４２】図９は、本発明の書き込み／読み出し回路
の別の有利な実施例によるプレチャージ／イコライザ回
路を示す。図示のように、３つ全てのトランジスタＴ
９，Ｔ１０，Ｔ１１は共通のポリシリコン領域７１によ
り相互に、そして導体路４９と、信号ＥＱを端子４５に
供給するため接続されている。さらにトランジスタＴ９
とＴ１０は共通のソース／ドレイン領域７４を有してお
り、このソース／ドレイン領域は端子４４を介して導体
路４８と共に、信号ＶＢＬＱの供給を保証する。回路を
超えて案内されるビット線ＢＬとＢＢＬは下方に分岐す
る。ビット線ＢＬは端子４２を介してトランジスタＴ９
の第２のソース／ドレイン領域７２と接続されており、
またビット線ＢＢＬは端子４０を介してトランジスタＴ
１０の第２のソース／ドレイン領域７３と接続されてい
る。ビット線ＢＬはさらに端子４３を介してトランジス
タＴ１１のソース／ドレイン領域７５と接続されてお
り、またビット線ＢＢＬは端子４１を介してトランジス
タＴ１１の他方のソース／ドレイン領域と接続されてい
る。
の別の有利な実施例によるプレチャージ／イコライザ回
路を示す。図示のように、３つ全てのトランジスタＴ
９，Ｔ１０，Ｔ１１は共通のポリシリコン領域７１によ
り相互に、そして導体路４９と、信号ＥＱを端子４５に
供給するため接続されている。さらにトランジスタＴ９
とＴ１０は共通のソース／ドレイン領域７４を有してお
り、このソース／ドレイン領域は端子４４を介して導体
路４８と共に、信号ＶＢＬＱの供給を保証する。回路を
超えて案内されるビット線ＢＬとＢＢＬは下方に分岐す
る。ビット線ＢＬは端子４２を介してトランジスタＴ９
の第２のソース／ドレイン領域７２と接続されており、
またビット線ＢＢＬは端子４０を介してトランジスタＴ
１０の第２のソース／ドレイン領域７３と接続されてい
る。ビット線ＢＬはさらに端子４３を介してトランジス
タＴ１１のソース／ドレイン領域７５と接続されてお
り、またビット線ＢＢＬは端子４１を介してトランジス
タＴ１１の他方のソース／ドレイン領域と接続されてい
る。
【００４３】図１０はさらに、図９の本発明のプレチャ
ージ／イコライザ回路の切断線Ｘに沿った断面を示す。
図示のようにトランジスタはここでは二重に他方の領域
でも構成されている。このことは、使用されるのが単に
３つのトランジスタであり、トランジスタを順次並置す
る構成が可能であり、かつ有利だからである。従ってト
ランジスタの各々に対して完全なラスタ（例えば４Ｆ）
を使用することができ、次のような比較的に広い構成も
同様に可能である。すなわち２つのビット線が、端子の
曲折なしにビット線の周囲で本発明の縦型トランジスタ
の上方ソース／ドレイン領域と接続されている構成も可
能である。トランジスタは基板７７で突起７７ａの上に
形成される。
ージ／イコライザ回路の切断線Ｘに沿った断面を示す。
図示のようにトランジスタはここでは二重に他方の領域
でも構成されている。このことは、使用されるのが単に
３つのトランジスタであり、トランジスタを順次並置す
る構成が可能であり、かつ有利だからである。従ってト
ランジスタの各々に対して完全なラスタ（例えば４Ｆ）
を使用することができ、次のような比較的に広い構成も
同様に可能である。すなわち２つのビット線が、端子の
曲折なしにビット線の周囲で本発明の縦型トランジスタ
の上方ソース／ドレイン領域と接続されている構成も可
能である。トランジスタは基板７７で突起７７ａの上に
形成される。
【００４４】前の図面ではそれぞれ２つのラスタと２つ
のビット線ペアが示されており、これにより多数のビッ
ト線がＤＲＡＭメモリに並置されていることを明らかに
した。それぞれ第２の構成は、その構造の点で正確に参
照符号の付した第１の構成に相当する。本発明による書
き込み／読み出し回路のそれぞれ２つを図示の構成で使
用することにより、所定の信号線路、ないしトランジス
タの所定の素子（例えば図２のポリシリコン領域５４，
５５またはソース／ドレイン領域５９，６３）が実際
に、ＤＲＡＭメモリの関連領域に配置された全ての書き
込み／読み出し回路により共通に使用され得ることが示
されている。
のビット線ペアが示されており、これにより多数のビッ
ト線がＤＲＡＭメモリに並置されていることを明らかに
した。それぞれ第２の構成は、その構造の点で正確に参
照符号の付した第１の構成に相当する。本発明による書
き込み／読み出し回路のそれぞれ２つを図示の構成で使
用することにより、所定の信号線路、ないしトランジス
タの所定の素子（例えば図２のポリシリコン領域５４，
５５またはソース／ドレイン領域５９，６３）が実際
に、ＤＲＡＭメモリの関連領域に配置された全ての書き
込み／読み出し回路により共通に使用され得ることが示
されている。
【００４５】現代のＤＲＡＭメモリに対して必要な比較
的に狭いラスタを実現するために、以下の縦型トランジ
スタにより可能となった特性が本発明で利用される： ・縦型トランジスタは殆ど平面の面積を使用しない。
的に狭いラスタを実現するために、以下の縦型トランジ
スタにより可能となった特性が本発明で利用される： ・縦型トランジスタは殆ど平面の面積を使用しない。
【００４６】・チャネル長を、使用されるリソグラフに
依存しないで選択することができる。
依存しないで選択することができる。
【００４７】・１構成の全ての書き込み／読み出し増幅
器に対して同じ信号、例えばＳＡＮ、ＳＡＰまたはＶＢ
ＬＥＱを通しで、すなわち絶縁なしで、共通のソース／
ドレイン領域の形態にある平面で使用することができ
る。
器に対して同じ信号、例えばＳＡＮ、ＳＡＰまたはＶＢ
ＬＥＱを通しで、すなわち絶縁なしで、共通のソース／
ドレイン領域の形態にある平面で使用することができ
る。
【００４８】とりわけ従来のメモリでは、最小構造寸法
Ｆが実際にはセルフィールドでだけ達成され、周縁部、
すなわち書き込み／読み出し増幅器の領域では約１．５
から２Ｆの構造寸法だけが使用可能である。縦型トラン
ジスタにより達成可能な高い周期性に基づき、今や最小
のリソグラフ寸法Ｆが書き込み／読み出し増幅器でも実
現可能となる。
Ｆが実際にはセルフィールドでだけ達成され、周縁部、
すなわち書き込み／読み出し増幅器の領域では約１．５
から２Ｆの構造寸法だけが使用可能である。縦型トラン
ジスタにより達成可能な高い周期性に基づき、今や最小
のリソグラフ寸法Ｆが書き込み／読み出し増幅器でも実
現可能となる。
【００４９】本来のセルアーキテクチュアを本来のＤＲ
ＡＭマトリクスメモリ領域で作製するために縦型トラン
ジスタを使用すれば、本発明の書き込み／読み出し回路
に対する技術的付加コストを低く押させることができ
る。なぜなら、例えばトレンチ、ポリスペーサワード線
等を基準にした縦型構造をセルフィールドから引き継ぐ
ことができるからである。
ＡＭマトリクスメモリ領域で作製するために縦型トラン
ジスタを使用すれば、本発明の書き込み／読み出し回路
に対する技術的付加コストを低く押させることができ
る。なぜなら、例えばトレンチ、ポリスペーサワード線
等を基準にした縦型構造をセルフィールドから引き継ぐ
ことができるからである。
【００５０】縦型構造体を使用することにより、４Ｆラ
スタの他に面積的に有利なレイアウトが本発明の書き込
み／読み出し増幅器の長手方向に可能となる。従って上
に説明した縦型トランジスタのリング形状ないし包囲形
状の構成によって、チャネル幅を少なくともソース／ド
レイン領域の幾何幅の２倍に拡大することができる。
スタの他に面積的に有利なレイアウトが本発明の書き込
み／読み出し増幅器の長手方向に可能となる。従って上
に説明した縦型トランジスタのリング形状ないし包囲形
状の構成によって、チャネル幅を少なくともソース／ド
レイン領域の幾何幅の２倍に拡大することができる。
【００５１】以下簡単に、本発明の書き込み／読み出し
回路の製造方法について説明する。
回路の製造方法について説明する。
【００５２】まず基礎となる基板が設定に相応して、ｎ
なしｐドープされる。続いて、リソグラフが実行され、
所期の凹部ないしトレンチが個々の縦型トランジスタの
間でエッチングされる。続いて新たに形成された表面が
打ち込みによりドーピングされる。次のステップで、縦
型トランジスタのゲート領域が酸化され、酸化層が形成
される。これに続いてポリシリコンがデポジットされ、
このポリシリコンはこれまでに形成された構造体全体を
覆う。続いてリソグラフが実行され、これにより所期の
ゲート端子領域（これは例えば図５には後方に突出して
明りょうに図示されており、例えば図２ではハッチング
により示されている）を取り除くことができる。次に異
方性ドライエッチング実行し、最後に図示のポリシリコ
ン領域を形成する。このポリシリコン領域では、典型的
なスペーサが縦型トランジスタの突起の周囲に基板から
突き出て構成されている。このようにして得られた構造
体は図３に最も良く示されている。
なしｐドープされる。続いて、リソグラフが実行され、
所期の凹部ないしトレンチが個々の縦型トランジスタの
間でエッチングされる。続いて新たに形成された表面が
打ち込みによりドーピングされる。次のステップで、縦
型トランジスタのゲート領域が酸化され、酸化層が形成
される。これに続いてポリシリコンがデポジットされ、
このポリシリコンはこれまでに形成された構造体全体を
覆う。続いてリソグラフが実行され、これにより所期の
ゲート端子領域（これは例えば図５には後方に突出して
明りょうに図示されており、例えば図２ではハッチング
により示されている）を取り除くことができる。次に異
方性ドライエッチング実行し、最後に図示のポリシリコ
ン領域を形成する。このポリシリコン領域では、典型的
なスペーサが縦型トランジスタの突起の周囲に基板から
突き出て構成されている。このようにして得られた構造
体は図３に最も良く示されている。
【００５３】このようにして形成された縦型トランジス
タの種々の電気的素子を絶縁するために、まだ存在する
全ての凹部に酸化物を充填する。次に必要な、例えばＣ
ＭＰを用いた平坦化ステップの後、このことにより形成
された平坦表面に別のフォトリソグラフを実行すること
ができ、これによりコンタクトホール８３が形成され
る。コンタクトホールには金属、例えばタングステンフ
ッ化物から析出されるタングステンを充填することがで
きる。
タの種々の電気的素子を絶縁するために、まだ存在する
全ての凹部に酸化物を充填する。次に必要な、例えばＣ
ＭＰを用いた平坦化ステップの後、このことにより形成
された平坦表面に別のフォトリソグラフを実行すること
ができ、これによりコンタクトホール８３が形成され
る。コンタクトホールには金属、例えばタングステンフ
ッ化物から析出されるタングステンを充填することがで
きる。
【００５４】化学機械的研磨によるさらなる平坦化の
後、第１の金属化面８０をデポジットすることができ
る。この金属化面には続いてリソグラフ法とエッチング
ステップにより導体路構造が形成される。さらなるコン
タクトホール／酸化層と金属化面が同じようにこの第１
の構造体の上に積層される。
後、第１の金属化面８０をデポジットすることができ
る。この金属化面には続いてリソグラフ法とエッチング
ステップにより導体路構造が形成される。さらなるコン
タクトホール／酸化層と金属化面が同じようにこの第１
の構造体の上に積層される。
【００５５】このことは金属面についても同様に可能で
あり、逆手の手順で行われる。ここでは最初に金属面で
はなく、酸化層をデポジットする。この酸化層は、場合
により２ステップ法でフォトリソグラフとエッチングに
より処理される。この処理は導体路とコンタクトホール
構造体が酸化物に発生するように行われる。続いてこの
ようにして発生したコンタクトホールと導体路の凹部に
適切な金属を充填する。ここではダマシン技術を用いる
ことができる。
あり、逆手の手順で行われる。ここでは最初に金属面で
はなく、酸化層をデポジットする。この酸化層は、場合
により２ステップ法でフォトリソグラフとエッチングに
より処理される。この処理は導体路とコンタクトホール
構造体が酸化物に発生するように行われる。続いてこの
ようにして発生したコンタクトホールと導体路の凹部に
適切な金属を充填する。ここではダマシン技術を用いる
ことができる。
【００５６】従来のように製造され、構成された書き込
み／読み出し回路に対して、縦型トランジスタの製造の
際、およびトランジスタ上方で金属面を複雑に構成する
際に必要な付加的ステップにより確かにコストは上昇す
る。しかしこのことは小型化の際の副次物として考慮し
なければならない。
み／読み出し回路に対して、縦型トランジスタの製造の
際、およびトランジスタ上方で金属面を複雑に構成する
際に必要な付加的ステップにより確かにコストは上昇す
る。しかしこのことは小型化の際の副次物として考慮し
なければならない。
【図１】図１は、上に述べたようにＤＲＡＭメモリでの
ビット線評価のための通常の書き込み／読み出し回路を
示す。
ビット線評価のための通常の書き込み／読み出し回路を
示す。
【図２】図２は、本発明の有利な実施例による本発明の
書き込み／読み出し回路の評価部を示す。
書き込み／読み出し回路の評価部を示す。
【図３】図３は、図２の平面図に示された集積回路の、
切断線ＩＩＩとＩＶに沿った断面図である。
切断線ＩＩＩとＩＶに沿った断面図である。
【図４】図４は、図２の平面図に示された集積回路の、
切断線ＩＩＩとＩＶに沿った断面図である。
切断線ＩＩＩとＩＶに沿った断面図である。
【図５】図５は、本発明の有利な実施例による、２つの
ビット線とトランジスタペアとの接続の斜視図である。
ビット線とトランジスタペアとの接続の斜視図である。
【図６】図６は、本発明の有利な実施例によるマルチプ
レクサ回路の平面図である。
レクサ回路の平面図である。
【図７】図７は、図６の切断線ＶＩＩに沿ったマルチプ
レクサ回路の縦型トランジスタの断面図である。
レクサ回路の縦型トランジスタの断面図である。
【図８】図８は、マルチプレクサ回路において重なって
延在する２つの縦型ビット線路構成の断面図であり、図
６の切断線ＶＩＩＩａからＶＩＩＩｄに沿ったものであ
る。
延在する２つの縦型ビット線路構成の断面図であり、図
６の切断線ＶＩＩＩａからＶＩＩＩｄに沿ったものであ
る。
【図９】図９は、本発明の有利な実施例によるプレチャ
ージ／イコライザ回路を示す。
ージ／イコライザ回路を示す。
【図１０】図１０は、図９の切断線Ｘに沿ったプレチャ
ージ／イコライザ回路のトランジスタの断面図である。
ージ／イコライザ回路のトランジスタの断面図である。
ＢＬ、ＢＢＬ ビット線 Ｔ トランジスタ １０，１１，１２，１３，２０，２１，２２，２３ 端
子 １８ 導体路 １６，２６ コンタクト ５０、５１ ポリシリコン層 ５０ａ、５４，５５ ポリシリコンゲート領域 ５８，６２ ソース／ドレイン領域 ６４ 基板
子 １８ 導体路 １６，２６ コンタクト ５０、５１ ポリシリコン層 ５０ａ、５４，５５ ポリシリコンゲート領域 ５８，６２ ソース／ドレイン領域 ６４ 基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ティル シュレーサー ドイツ連邦共和国 ドレスデン シュテン ダーラー シュトラーセ 10
Claims (21)
- 【請求項１】 ＤＲＡＭメモリで少なくとも１つのビッ
ト線（ＢＬ、ＢＢＬ）を評価するために集積読み出し／
書き込み回路において、 書き込み／読み出し回路で使用される少なくとも１つの
トランジスタが縦型トランジスタである、ことを特徴と
する書き込み／読み出し回路。 - 【請求項２】 それぞれ同じチャネル形式のトランジス
タを有する少なくとも２つのトランジスタペア（Ｔ１／
Ｔ２，Ｔ４／Ｔ５）を評価のために有し、 書き込み／読み出し回路のトランジスタペア（Ｔ１／Ｔ
２，Ｔ４／Ｔ５）に対して使用されるトランジスタは縦
型トランジスタ（Ｔ１，Ｔ２，Ｔ４，Ｔ５）である、請
求項１記載の書き込み／読み出し回路。 - 【請求項３】 各トランジスタペア（Ｔ１／Ｔ２，Ｔ４
／Ｔ５）の縦型トランジスタは共通のソース／ドレイン
領域（６３）を有する、請求項２記載の書き込み／読み
出し回路。 - 【請求項４】 電圧（ＶＤＤ、ＧＮＤ）をトランジスタ
ペア（Ｔ１／Ｔ２，Ｔ４／Ｔ５）に印加するために使用
されるトランジスタは縦型トランジスタ（Ｔ３，Ｔ６）
である、請求項２または３記載の書き込み／読み出し回
路。 - 【請求項５】 各トランジスタペア（Ｔ１／Ｔ２，Ｔ４
／Ｔ５）の縦型トランジスタ（Ｔ１，Ｔ２，Ｔ４，Ｔ
５）および電圧（ＶＤＤ；ＧＮＤ）を印加するために使
用される縦型トランジスタ（Ｔ３，Ｔ６）は共通のソー
ス／ドレイン領域（６３）を有する、請求項４記載の書
き込み／読み出し回路。 - 【請求項６】 縦型トランジスタ（Ｔ１，Ｔ２，Ｔ４，
Ｔ５，Ｔ３，Ｔ６）の共通のソース／ドレイン領域（６
３）は電圧源（ＶＤＤ、ＧＮＤ）とＳＥＴ線路（１７，
２７）を介して接続されている、請求項５記載の書き込
み／読み出し回路。 - 【請求項７】 トランジスタペア（Ｔ１／Ｔ２，Ｔ４／
Ｔ５）に対して使用される縦型トランジスタ（Ｔ１，Ｔ
２，Ｔ４，Ｔ５）は少なくとも１つのビット線（ＢＬ、
ＢＢＬ）に対して横方向の幅を有しており、該幅はラス
タ幅にほぼ相当する、請求項２から６までのいずれか１
項記載の書き込み／読み出し回路。 - 【請求項８】 少なくとも１つのビット線（ＢＬ、ＢＬ
Ｌ）を接続するためのマルチプレクサ回路（Ａ）を有し
ており、 該マルチプレクサ回路（Ａ）に対して使用されるトラン
ジスタは縦型トランジスタ（Ｔ７，Ｔ８）である、請求
項１から７までのいずれか１項記載の書き込み／読み出
し回路。 - 【請求項９】 マルチプレクサ回路（Ａ）の少なくとも
一部は共通のポリシリコンゲート領域（６５）を有す
る、請求項８記載の書き込み／読み出し回路。 - 【請求項１０】 縦型トランジスタ（Ｔ７，Ｔ８）の共
通のポリシリコンゲート領域（６５）はマルチプレクサ
信号源（ＭＵＸ）と接続されている、請求項９記載の書
き込み／読み出し回路。 - 【請求項１１】 プレチャージ／イコライザ回路（Ｃ）
を有し、 該プレチャージ／イコライザ回路（Ｃ）に対して使用さ
れるトランジスタは縦型トランジスタ（Ｔ９，Ｔ１０，
Ｔ１１）である、請求項１から１０までのいずれか１項
記載の書き込み／読み出し回路。 - 【請求項１２】 プレチャージ／イコライザ回路（Ｃ）
の縦型トランジスタ（Ｔ９，Ｔ１０，Ｔ１１）の少なく
とも一部は共通のポリシリコンゲート領域（７１）を有
する、請求項１１記載の書き込み／読み出し回路。 - 【請求項１３】 縦型トランジスタの共通のポリシリコ
ンゲート領域（７１）はイコライザ信号源（ＥＱ）と接
続されている、請求項１２記載の書き込み／読み出し回
路。 - 【請求項１４】 プレチャージ／イコライザ回路は少な
くとも１つのビット線の各々に対してトランジスタ（Ｔ
９，ｔ１０）を有し、 該トランジスタはソース／ドレイン領域において電圧源
（ＶＢＬＥＱ）と接続されており、 当該ソース／ドレイン領域は共通のソース／ドレイン領
域を（７４）を形成する、請求項１１から１３までのい
ずれか１項記載の書き込み／読み出し回路。 - 【請求項１５】 縦型トランジスタは、チャネル領域と
して基板材料に配置された突起（６４ａ，７０，７７）
と、該突起（６４ａ）に配置された第１ソース／ドレイ
ン領域としての層（５６，５７，５８，６０，６１，６
２，６６，６７，７２，７３）と、基板上で該突起（６
４ａ，７０，７７）の横に配置された第２ソース／ドレ
イン領域としての層（５９，６３，６９，７６）と、ポ
リシリコン領域（５０，５２，５４，６５，７１）とを
有し、 前記第１ソース／ドレイン領域としての層と第２ソース
／ドレイン領域としての層とは、それぞれ基板に対して
逆にドープされた材料からなり、 前記ポリシリコン領域は、前記突起（６４ａ，７０，７
７）の側壁、および該突起（６４ａ、７０，７７）の側
壁から第２ソース／ドレイン領域への移行部に配置され
ている、請求項１から１４までのいずれか１項記載の書
き込み／読み出し回路。 - 【請求項１６】 前記突起（６４ａ、７０，７７）は、
トランジスタペア（Ｔ１／Ｔ２，Ｔ４／Ｔ５）のトラン
ジスタにおいて、該突起がビット線のラスタに適合する
幅を有する、請求項１５記載の書き込み／読み出し回
路。 - 【請求項１７】 突起（６４ａ、７０，７７）は、これ
がビット線のラスタを満たす幅を有する、請求項１５ま
たは１６記載の書き込み／読み出し回路。 - 【請求項１８】 書き込み／読み出し回路は２つのビッ
ト線路（ＢＬ，ＢＢＬ）と接続されている、請求項１か
ら１７までのいずれか１項記載の書き込み／読み出し回
路。 - 【請求項１９】 ２つのビット線（ＢＬ，ＢＢＬ）は書
き込み／読み出し回路の上方で、ＤＲＡＭメモリの主面
を基準にして上下に重なって配置されている、請求項１
８記載の書き込み／読み出し回路。 - 【請求項２０】 ビット線の縦型トランジスタとの接続
は、実質的に垂直方向の線路（１０，１１，１２，１
３，２０，２１，２２，２３，３１，３２，３４，３
５，４０，４１，４２，４３）を介して行われる、請求
項１から１９までのいずれか１項記載の書き込み／読み
出し回路。 - 【請求項２１】 集積ＤＲＡＭメモリの書き込み／読み
出し回路に使用する縦型トランジスタの使用方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10009346A DE10009346B4 (de) | 2000-02-28 | 2000-02-28 | Integrierte Schreib-/Leseschaltung zur Auswertung von zumindest einer Bitline in einem DRAM Speicher |
| DE10009346.9 | 2000-02-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001298166A true JP2001298166A (ja) | 2001-10-26 |
| JP3787500B2 JP3787500B2 (ja) | 2006-06-21 |
Family
ID=7632701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001053052A Expired - Fee Related JP3787500B2 (ja) | 2000-02-28 | 2001-02-27 | Ｄｒａｍメモリ用の書き込み／読み出し回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6822916B2 (ja) |
| EP (1) | EP1128389A1 (ja) |
| JP (1) | JP3787500B2 (ja) |
| KR (1) | KR100450073B1 (ja) |
| CN (1) | CN1165083C (ja) |
| DE (1) | DE10009346B4 (ja) |
| TW (1) | TW501133B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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