KR20010085740A

KR20010085740A - Ｄｒａｍ 메모리용 수직형 트랜지스터를 구비한 판독/기록증폭기

Info

Publication number: KR20010085740A
Application number: KR1020010010602A
Authority: KR
Inventors: 알렉산더 프라이; 베르너 베버; 틸 슐뢰써
Original assignee: 추후제출; 인피니언 테크놀로지스 아게
Priority date: 2000-02-28
Filing date: 2001-02-28
Publication date: 2001-09-07
Also published as: DE10009346B4; US6822916B2; JP2001298166A; CN1311532A; US20010030884A1; TW501133B; DE10009346A1; CN1165083C; EP1128389A1; JP3787500B2; KR100450073B1

Abstract

DRAM 메모리 셀 축소화의 결과로 판독/기록 증폭기용으로 이용되는 장소가 지금까지 4 비트선 래스터의 폭에서 2개의 비트선 폭으로 감소된다. 종래 기술에 의해 공지된 판독/기록 증폭기는 현재 사용되고있는, 상기와 같은 축소된 공간에는 수용될 수 없다. 따라서 지금까지는 새로운 유형의 DRAM-메모리 셀 간격으로도 충분한, 서로 인접하여 배치되는 판독/기록 증폭기를 제공하는 것이 불가능했다. 본 발명에 기초하는 원리는 대개 판독/기록 회로용으로 이용되었던 종래유형의 트랜지스터들의 적어도 일부를 소위 수직형 트랜지스터들로 대체하는 것을 기본으로 한다. 상기 수직형 트랜지스터들의 경우 상이하게 도핑된 영역들이 서로 겹쳐서 혹은 실제적으로 서로 겹쳐서 배치된다. 수직형 트랜지스터를 사용하면 래스터 폭이 축소된 경우에도 종래의 트랜지스터를 사용할 때보다 래스터 내 판독/기록 회로를 설치하기 위한 공간이 충분히 절약될 수 있다.

Description

ＤＲＡＭ 메모리용 수직형 트랜지스터를 구비한 판독/기록 증폭기 {READ/WRITE AMPLIFIER WITH VERTICAL TRANSISTORS FOR DRAM-MEMORY}

본 발명은 수직형 트랜지스터에 의해 실행되는, DRAM 메모리용 기록-/판독 증폭기에 관한 것이다.

동적램(DRAM-메모리)은 디지털 정보를 저장하기 위한 가장 중요한 메모리 타입이다. 각가의 DRAM 메모리 셀은 셀을 제어하기 위한 하나의 트랜지스터, 및 메모리 셀 내에 기억된 정보를 나타내는 전하를 축적하기 위한 하나의 커패시터로 구성된다.

메모리 셀들은 매트릭스형 구조로 연결된다. 각각의 메모리 셀에는 소위 하나의 워드선과 하나의 비트선이 연결되며, 하나의 열의 모든 메모리 셀들은 동일한 워드선 또는 2개의 워드선과 연결되며, 상기 워드선들은 각각 제 2 셀들과 연결되고 메모리 셀 매트릭스의 각각의 행들은 하나 또는 2개의 비트선과 연결된다. 특정 워드선을 활성화시킴으로써 상기 워드선과 연결된 모든 메모리 셀은 자체 비트선을 통해 판독되고, 기록되거나 혹은 자체 정보량(information content)과 관련하여 리프레시된다. 상기 리프레싱은, 특히 커패시터내에 축적된 전하가 시간 흐름에 따라 손실되는 내장 모듈(on-board module)에서의 누설 전류에 근거하여, DRAM 메모리 셀에 필요하다.

메모리 셀 내에 포함된 정보를 판독하기 위해, 혹은 그 정보를 리프레시하기 위해, 소위 판독/기록 회로(write/read circuit)가 사용되는데, 상기 회로는 항상 통상적으로 2개의 비트선과 연결된다. 상기 2개의 비트선을 이용한 결합은 전하차이의 비교를 가능케 함으로써 메모리 셀 내용의 평가를 단순화한다.

도 1은 선행기술에 공지된, DRAM 메모리 셀의 판독을 위한 상기 판독/기록 장치를 도시하고 있다. 상기 회로는 실제로 멀티플렉서부분(A), 평가부분(B) 및 하나의 프리차징/등화 부분(C)으로 구성되어 있다. 회로의 코어(core)는 하나의 플립플롭을 포함하는 평가부분(B)에 의해 형성된다. 상기 평가부분은 동극의 트랜지스터들을 포함하는 2개의 트랜지스터 쌍, 다시 말해 nMOS-트랜지스터 (T1과 T2) 내지 pMOS-트랜지스터(T4과 T5)로 구성되어 있다. 상기 예에 있어서 판독/기록 증폭기는 2개의 비트선, 즉 비트선(BL)과 기준 비트선(BBL)에 연결되어 있다. 이러한 경우 BBL은 단자(10)를 통해 트랜지스터(T1)의 게이트와 연결되는 반면, BL은 단자(12)를 통해 트랜지스터(T2)의 게이트와 연결된다. 또한 BBL은 단자(11)를 통해서 트랜지스터(T2)의 소스/드레인 영역들 중 한 영역과 연결되며, BL은 단자(13)를 통해 트랜지스터(T1)의 한 소스/드레인 영역과 연결된다. 상기 두 트랜지스터들의 다른 소스/드레인 영역은 SAN-단자(14)를 통해 트랜지스터(T3)와 연결되어 있으며, 상기 트랜지스터(T3)는 단자(15)를 통해, 접지(GND)에 접지될 수 있도록, 신호라인 내지 스트립 도체(17)(copper track)를 경유하는 신호(NSET)에 의하여 연결될 수 있다. 이러한 연결은 접지 라인(18)과 단자(16)에 의해 이루어진다. 이때 상기 단자(16)는 트랜지스터(T3)의 다른 소스/드레인 영역에 인접한다. 트랜지스터(T4와 T5)로 이루어진 제 2 트랜지스터 쌍은 동일한 방식으로 비트선(BL과 BBL)과 상호 연결되어 있지만, 동시에 트랜지스터(T6)에는 접지가 아니라 VDD가 인접되어질 수 있다. 이러한 회로 구성은 실현 가능한 신호 상태의, 분명한 신호 레벨로의 편석현상(segregation)을 야기하며, 상기 현상은 논리 1 또는 논리 0과 관련하여 셀 내용의 평가를 허용한다.

멀티플렉서부분(A)은 2 개의 트랜지스터, 즉 비트선(BL)에 대한 트랜지스터(T7) 및 비트선(BBL)에 대한 트랜지스터(T8)로 이루어져 있다. 이러한 경우 상기 비트선(BL)은 단자(34)를 통해 트랜지스터(T7)의 하나의 소스/드레인 영역에 연결되는 반면, 비트선(BBL)은 단자(31)를 통해 트랜지스터(T8)에 연결되어 있다. MUX 라인(36)을 통해서는 멀티플렉서 신호가 트랜지스터(T7, T8)의 단자(33, 30)에 공급되는 것이 가능하게 됨으로써 상기 트랜지스터들이 활성화된다. 활성화시 BL 내지 BBL에 인가되는 전압은 단자(35와 32)를 통해 재송신된다.

최종적으로 프리차징/등화부분(C)은 3개의 트랜지스터(T9, T10, T11)로 구성된다. BBL은 단자(40)를 통해 트랜지스터(T10)의 하나의 소스/드레인 영역에 인접한다. 반면 BL은 단자(42)를 통해 트랜지스터(T9)의 하나의 소스/드레인 영역과 연결된다. 두 트랜지스터(T9와 T10)의 항상 다른 소스/드레인 영역은 단자(44)를 통해 VBLEQ-신호선(46)과 연결된다. 트랜지스터(T11)는 단자(41)를 통해 BBL과 그리고 단자(43)를 통해 BL과 각각, 두 비트선을 포함하는 하나의 소스/드레인 영역 내에서, 연결이 동시에 이루어진다. 트랜지스터들(T9, T10, T11)의 세 개의 게이트 영역은 단자(45)를 통해 EQ 라인(47)에 연결된다. 여기서 기술되는 판독/기록 회로용 회로는 실례로서 간주되어야 한다. 상기 회로는 본 발명을 제한하지 않으며, 그리고 무수히 많은 변형예로서 제시될 수 있다.

DRAM 메모리 모듈은 비용의 압력을 강하게 받고 있다. 오늘날 DRAM 메모리는 실제적으로 오로지 집적 반도체로서만 실현되어 있으며, 상기 반도체의 경우 메모리 셀, 워드선 활성화를 포함하는 워드선, 비트선 활성화를 포함하는 비트선 등의 구성은 집적회로 상에서 직접적으로 실리콘웨이퍼의 구조로서 이미지화 된다. 집적회로의 생산 시에 비용에 있어 주요 요인은 항상 이용되는 실리콘 표면의 크기이다. 그러므로 기존의 비용 압력에 있어서 주된 노력은 메모리 셀의 지원 논리를포함해서 일정한 수의 메모리 셀에 대한 칩 표면을 가능한 한 작게 형성하는 것에 있다. 지속적인 축소는 비용 압력의 이유에서 실제적으로 영구적으로 필요한 것이다. 이러한 목적으로 DRAM 메모리 셀의 고유 구조 역시 영구적으로 최적화 된다. 상기 DRAM 메모리 셀의 구조는 1Gbit-세대부터 8 F²이하의 표면 소요를 가능케 하고 있다. 이때 F는 리소그래피로 생성 가능한 최소 패턴 크기 내지 일련의 병렬 비트선에 있어서 한 비트선의 래스터 폭(raster width)의 절반을 나타낸다. 이러한 표면의 축소화의 결과로서 비트선 구조의 경우 통상적으로 2개의 워드선이 차례로 안내되는 "폴디드(folded)" 개념으로부터, 하나의 열의 각각의 셀들의 검출을 가능하게 하는 단 하나의 워드선만이 이용되는 소위 "개방형(open)" 개념으로의 전환이 이루어졌다. 인접한 2 개의 비트선들의 전하 비교는 우선 상기 방식으로는 1회로는 불가능하다. 그러므로 병렬 기준 비트선이 참조로서 이용될 수 없게된다. 그 대신에, 검출된 비트선과 검출되지 않은 기준 비트선 등의 전압을 계속해서 비교할 수 있도록, 하나의 기준 비트선은 또 다른 셀 필드로 유도된다. 제 2의 병렬 비트선을 생략함으로써 판독/기록 증폭기용으로 이용되는 폭이 축소된다. DRAM 메모리 셀의 축소화 결과로 통상적인 워드선 및 비트선 구성에 있어서 판독/기록 증폭기용으로 이용되는 장소(location)가 그 폭에 있어서 8 F에서 4 F로 감소된다. 또 다른 실시예의 경우 2개의 비트선이 서로 겹쳐서 적층되는데, 상기 비트선들은 상이한 셀 필드, 예컨대 스트립 내에서 인접하여 위치하는 셀 필드로 안내된다.

통상적으로 공지된 판독/기록 증폭기는 상기 축소되고, 여전히 이용되고 있는 장소 상에서는 패키지화될 수 없다. 그러므로 새로운 DRAM 메모리 셀 간격으로는 적응될 수도 있는, 인접하여 배치되는 판독/기록 증폭기를 지금까지 제공하는 것이 불가능하였다. 그 대신에 칩 상에서의 판독/기록 회로의 구조를 축소된 셀 크기의 조건에 적응하는 것이 필요하였다. 그러나 그러한 구성은 다시금 패키지화할 판독/기록 회로의 표면 소요를 증가시키며, 각각의 개별 DRAM 메모리 모듈의 전체 비용에 부정적인 영향을 미치게 된다.

본 발명의 목적은, 최근의 DRAM 메모리 모듈의, 단 4 F의 폭을 갖는 축소된 래스터내에 삽입될 수 있는 판독/기록 회로를 제공하는 것이다.

도 1은 기술되는 바와 같이 DRAM 메모리 내에서 비트선을 평가하기 위한 통상적인 판독/기록 회로에 관한 도면.

도 2는 본 발명의 바람직한 실시예에 있어서 본 발명에 따른 판독/기록 회로의 평가부분에 관한 도면.

도 3과 도 4는 절단선(III-IV)을 따라 도 2에 평면도로 도시되는 집적 회로에 의해 절단된 횡단면도.

도 5는 본 발명의 바람직한 실시예에 따른 트랜지스터 쌍과 2개의 비트선이 결합된 상태를 3차원으로 도시한 도면.

도 6은 본 발명의 바람직한 실시예에 따른 멀티플렉서 회로에 관한 평면도.

도 7은 도 6의 절단선(VII)에 따라 멀티플렉서 회로 내에서 수직형 트랜지스터에 의해 절단된 횡단면도.

도 8은 도 6의 절단선(VIIIa - VIIId)에 따라서 멀티플렉서 회로 내에서 수직으로 서로 겹쳐서 연장되는 2개의 비트선의 구성에 관한 횡단면도.

도 9는 본 발명의 바람직한 실시예에 따르는 프리차징/등화 회로의 평면도.

도 10은 그림 9의 절단선(x)에 따라 절단된 프리차징/등화 회로의 트랜지스터들에 관한 횡단면도.

* 도면의 주요 부분에 대한 간단한 설명 *

10, 11, 12, 13 : 단자, 수직형 스트립 도체

14, 24 : SAN-단자, SAP-단자 15 : 단자

16 : 단자, 접점 17 : 단자, SET 라인

18 : 접지 라인(grounding conductor), 스트립 도체

20 : 수직형 스트립 도체 21, 22 : 단자, 수직형 스트립 도체

23, 25 : 단자 26 : 접점

27 : SET 라인 28 : 스트립 도체

30 : 단자, 접점 31, 32 : 단자, 수직형 스트립 도체

33 : 단자, 접점 34 : 단자, 수직형 스트립 도체

35, 40, 41, 42, 43 : 단자, 수직형 스트립 도체

36 : MUX 라인, 신호선 44, 45 : 단자

46 : VBLEQ 신호선 47 : EQ 라인

48, 49 : 스트립 도체 50 : 폴리실리콘 게이트 영역

50a : 폴리실리콘-게이트 영역 50b : 폴리실리콘 접점영역

52 : 폴리실리콘 게이트 영역 54 : 폴리실리콘 게이트 영역

55 : 폴리실리콘 게이트 영역

56, 57, 58, 60, 61, 62 : 돌출부 상에 적층된 계층

59 : n-도핑된 계층, 소스/드레인 영역 63 : 공동의 소스/드레인 영역

64 : 기판 64a :돌출부

65 : 폴리실리콘 게이트 영역 66 : n-도핑된 영역

67 : 역방향으로 도핑된 계층 70 : 돌출부

70a : 돌출부 71 : 폴리실리콘 게이트 영역

72, 73, 74, 76 : 돌출부 상에 적층된 계층

75 : 소스/드레인 영역 77 : 돌출부

77a : 돌출부 80, 81, 82 : 금속화 평면

83 : 제 1 절연층, 접점홀 84 : 제 2 절연층

85 : 제 3 절연층 A : 멀티플렉서회로

B : 평가회로 C : 프리차징/등화회로

BL : 비트선 BBL: 기준 비트선

MUX : 멀티플렉서 신호원 VBLEQ : 전압원

T1, T2 : nMOS 트랜지스터 T4, T5 : pMOS 트랜지스터

T7, T8, T9, T10, T11 : 트랜지스터

상기 목적은, DRAM 메모리내에서 적어도 하나의 비트선(BL, BBL)을 평가하기 위한 집적 판독/기록 회로에서 판독/기록 회로내에 이용되는 적어도 하나의 트랜지스터가 수직형 트랜지스터인 것을 특징으로 하는 판독/기록 회로, 및 집적 DRAM 메모리의 판독/기록 회로용으로 사용하기 위한 수직형 트랜지스터의 용도에 의해서 달성된다.

본 발명의 또 다른 바람직한 실시예, 특징 및 세부 사항은 종속항, 명세서 및 첨부된 도면에서 기술된다.

본 발명에 기초하는 원리는 대개 판독/기록 회로용으로 사용되는 통상적인 타입의 트랜지스터의 적어도 한 부분을 소위 수직형 트랜지스터로 대체하는 것에 기인한다. 상기 수직형 트랜지스터의 경우 상이하게 도핑된 영역이 서로 겹쳐서적층되거나 혹은 실제적으로 서로 겹쳐 적층되어 있다. 수직형 트랜지스터의 이용은 통상적인 트랜지스터의 이용에 비해 축소된 래스터 폭의 경우에도 또한 래스터 내에서의 판독/기록 회로의 구성을 보장하기 위한 공간을 충분하게 절감하는 것을 가능하게 한다.

그에 상응하게 본 발명은 DRAM 메모리 내에서 적어도 하나의 비트선을 평가하기 위한 것으로서, 판독/기록 회로 내에서 이용되는 적어도 하나의 트랜지스터가 수직형 트랜지스터인 것을 특징으로 하는 집적 판독/기록 회로에 집중되어 있다.

상기 판독/기록 회로는 통상적으로 평가를 위한 상이한 채널방식의 적어도 2개의 트랜지스터 쌍을 포함할 수 있으며, 동시에 판독/기록 회로의 트랜지스터 쌍용으로 이용되는 트랜지스터들은 수직형 트랜지스터가 될 수 있다. 상기 트랜지스터 쌍들은 대개 판독/기록 회로의 코어를 형성하기 때문에, 상기 방식으로 본 발명에 따른 목적을 해결할 수 있도록 충분히 적은 공간이 충족될 수 있다.

트랜지스터 쌍 내에서 수직형 트랜지스터의 특히 장소를 절감하는 구성을 가능하게 할 수 있도록, 또한 바람직하게는 상기 수직형 트랜지스터들이 공동의 소스/드레인 영역을 포함할 수 있으며, 상기 공동의 소스/드레인 영역을 통해 수직형 트랜지스터들은 항상 필요한 전압(SAN-, SAP-입력변수)을 공급받을 수 있게 된다. 각각의 트랜지스터 쌍의 트랜지스터들의 소스/드레인 영역들 중 한 영역은 항상 공동의 전위에 위치하기 때문에, 칩 상에서 필요한 실리콘 영역의 계속적인 축소화를 달성하는 해결책이 제공된다.

또한 트랜지스터 쌍의 구동에 필요한 전압(VDD, GND)을 트랜지스터 쌍에 공급하기 위해서도, 트랜지스터들이 이용된다. 본 발명에 따라서 상기 트랜지스터들은 또한 수직형 트랜지스터들이 될 수 있다.

여전히 계속되는 회로의 축소화는 임의의 트랜지스터의 수직형 트랜지스터들 뿐 아니라, 상기 트랜지스터 쌍에 전압을 공급하기 위해 이용되는 수직형 트랜지스터가 하나의 공동의 소스/드레인 영역을 포함함으로써 달성된다.

도 1에 도시되어 있는 바와 같이, 트랜지스터 쌍들의 소스/드레인 영역들은 여하튼 관련 스위칭 트랜지스터와 연결되어 있으며, 그럼으로써 공동의 소스/드레인 트로프(trough)의 시스템이 공급된다. 수직형 트랜지스터의 공동의 소스/드레인 영역은 SET 라인을 통해, 다시 말해 트랜지스터의 타입에 따라 NSET 라인 또는 PSET 라인을 통해 한 전압원(VDD 혹은 GND)과 연결될 수 있다.

원하는 공간 절감을 달성할 수 있도록 하기 위해서는, 바람직하게는 트랜지스터 쌍용으로 이용되는 수직형 트랜지스터들이 적어도 하나의 비트선에 대해 횡방향으로 어느 정도 상기 비트선의 래스터 폭에 상응하는 폭을 포함할 수 있다. 이때 비트선의 래스터 폭은 다음에 이어지는 비트선에 대해 필요한 간격을 포함하는 하나의 비트선의 폭을 포괄하는 연장부이다. 이러한 방식으로 각각의 트랜지스터 쌍용으로 필요한 2개의 트랜지스터들이 서로 인접하여 배치될 수 있는 점이 보장되며, 이러한 점은 예컨대 공동의 소스/드레인 영역의 이용을 단순화한다.

본 발명에 따른 판독/기록 회로는 또한 바람직하게는 적어도 하나의 비트선을 스위칭하기 위한 하나의 멀티플렉서 회로를 포함하며, 동시에 멀티플렉서 회로용으로 이용되는 트랜지스터들은 수직형 트랜지스터들이다. 수직형 트랜지스터들을 이용하여 판독/기록 회로의 또 다른 모듈을 실현함으로써 추가 보틀넥(bottleneck)은 레이아웃에서 제거될 수 있다. 멀티플렉서 회로는 또한 사전 설정된 래스터 내에 적응되는 식으로 이치에 맞게 레이아웃 될 수 있다.

또 다른 장소 절감을 위해 모든 비트선의 스위칭을 위한 수직형 트랜지스터들의 적어도 한 부분은 공동의 폴리실리콘-게이트-영역을 포함할 수 있다. 이러한 경우 "모든" 비트선이라고 하면, 정해진 판독/기록 회로에 할당되어 있는 모든 비트선으로 이해되어야 하며, 그에 반해 대개 DRAM 메모리 내에 존재하는 모든 비트선으로 이해되어서는 안 된다.

수직형 트랜지스터들의 공동의 폴리실리콘-게이트-영역은 또한 선호되게는 게이트 영역을 통해 트랜지스터들을 스위칭 할 수 있도록 하나의 멀티플렉서 신호원과 연결되어 있을 수 있다.

마지막으로 본 발명에 따른 판독/기록 회로는 하나의 프리차징/등화부분을 포함하고 있으며, 동시에 프리차징/등화 회로용으로 이용되는 트랜지스터들은 수직형 트랜지스터들이 될 수 있다.

그러므로 본 발명에 따른 수직형 트랜지스터들을 구비한 전체 판독/기록 회로의 3개의 모든 부분 회로들은 최소한 다수의 컴포넌트부분(component parts) 내에 장착되어지는 것이 가능하게 된다. 특히 선호되는 경우는 전체 판독/기록 회로가 자체의 모든 컴포넌트 부분 내에서, 최근 DRAM 메모리의 협 래스터(narrow raster)를 포함할 수 있도록, 수직형 트랜지스터를 장치하고 있을 때이다.

바람직하게는 프리차징/등화 회로의 수직형 트랜지스터의 적어도 한 부분이하나의 공동의 폴리실리콘-게이트-영역을 포함한다. 이러한 경우에도 또한, 전체 구성을 단순하게 유지하면서, 공간상의 소요를 축소시키기 위해, 상이한 트랜지스터들의 결합 가능한 영역을 실린콘 내에 공동의 구성을 통해 형성한다는 기초가 되는 원리가 다시금 존재한다.

프리차징/등화 회로의 수직형 트랜지스터들의 공동의 폴리실리콘-게이트-영역은 바람직하게는 등화-신호-원(EQ)(equalizing-signal-source)과 연결되어 있다.

또한 적어도 하나의 비트선 각각에 대한 프리차징/등화 회로는 하나의 소스/드레인 영역에서 전압원과 연결되어 있는 하나의 트랜지스터를 포함하며, 동시에 상기 트랜지스터들의 소스/드레인-영역은 하나의 공동의 소스/드레인 영역을 형성한다.

자체 구조에서부터 수직형 트랜지스터들은 바람직하게는 기판 재료 상에서, 자체의 측벽(side wall)이 채널로서 작용하는 하나의 돌출부; 제 1 소스/드레인 영역으로서 기판에 대해 역방향인 도펀트를 포함하는 재료로 이루어지고, 돌출부 상에 적층되는 계층; 제 2 소스/드레인 영역으로서 기판에 대해 역방향인 도펀트를 포함하는 재료로 이루어지고, 기판 상에서 돌출부에 인접하여 적층되는 계층; 및 돌출부의 측벽과 돌출부 측벽에서 제 2 소스/드레인 영역으로의 천이부에 배치되는 폴리실리콘으로 이루어진 게이트 영역 등을 포함하고 있다. 폴리실리콘은 또한 게이트 영역을 접촉시킬 수 있도록 하나의 폴리실리콘 접점영역을 형성할 수 있다.

이러한 선호되는 수직형 트랜지스터의 구성을 통해 수평으로 배치되는 통상적인 트랜지스터들의 이용에 비해 매우 강력한 장소 절감이 달성된다. 돌출부는예컨대, 트랜지스터 쌍들의 트랜지스터들인 경우 비트선의 래스터 폭 내에 삽입되는 것이 허용되는 폭을 가지도록, 다시 말해 거의 비트선의 래스터 폭의 절반에 상응하는 폭이 되도록 형성될 수 있다(이는 또한 간극이 실현될 수 있어야 하기 때문이다). 이러한 경우 대개 구성의 형성 시에도 또한 리소그래피의 최소값에 근접할 수 있다. 기타 트랜지스터들도 하나의 돌출부를 포함할 수 있으며, 그 돌출부의 폭은 거의 비트선의 래스터 폭의 절반에 상응하며, 그럼으로써 돌출부 폭은 다음에 이어지는 비트선까지의 전체 래스터 폭을 취하게 되며, 2개의 래스터 폭 내에 적응된다. 이러한 점은, 2 개의 상호 인접하여 위치하는 트랜지스터들이 각각의 비트선 혹은 비트선 그룹에 대해 지정되어 있어서는 안되며, 가능하게는 2개의 비트선에 의해 운영되어야하는 단 하나의 트랜지스터만이 지정되어야만 할 때, 바람직하다.

본 발명에 따른 판독/기록 회로는 특히 바람직하게는, 상기 회로가 2개의 비트선과 연결되어있는 것을 특징으로 한다. 2개의 비트선을 포함하는 구성은 판독/기록 장치의 레이아웃 시 지금까지의 처리방식에 해당되며, 그리고 트랜지스터 쌍들의 응용을 단순화하는데, 이는 상기 쌍들이 두 비트선에 의해 전류를 공급받을 수 있기 때문이다. 상기 비트선들은 DRAM 메모리의 상이한 메모리 페이지로 안내될 수 있다. 그러나 바람직하게는 두 비트선이 하나의 메모리 페이지로 안내될 수도 있다. 이러한 경우 판독/기록 회로의 상부에서 그리고 DRAM 메모리의 주요 면(main plane)과 관련하여 상기 두 비트선이 서로 겹쳐 적층되는 것이 제공된다. 그런 다음 비트선과 수직형 트랜지스터와의 결합은 바람직하게는 실제적으로 비트선들에서부터 트랜지스터들에까지 도달하는 수직의 스트립 도체를 통해 이루어질 수 있다.

본 발명은 또한 집적 DRAM 메모리의 판독/기록 회로용으로 수직형 트랜지스터를 이용하는 것에 집중되어 있다. 이러한 본 발명에 따른 이용의 이점과 관련하여 본 발명에 따른 판독/기록 회로와 관련하는 실시예가 참조되며, 그리고 전체 내용에 걸쳐 상기 사항이 관련된다.

다음에서 본 발명은 구체적인 실시예에 입각하여 더욱 자세하게 설명되며, 동시에 다음에서 도시되고 있는 첨부된 도면과도 관련이 있다 :

도 2에는 평가회로(evaluation circuit)와 더불어 본 발명에 따른 판독/기록 회로의 코어가 도시되어 있다. 상기 도면은 트랜지스터 쌍들의 2개의 상이한 영역에 관한 평면도를 도시하고 있다. 상기 트랜지스터 쌍들은 자체 트랜지스터들의 내부 구성에서 그리고 그로 인한 상이한 계층들의 도펀트 내에서 구분되어 있다. 도 2에 도시되는 실리콘 영역의 구성은 도 1의 평가회로(B)에 상응하는 하나의 회로를 생성한다. 그러므로 동일한 구성들은 동일한 도면 부호를 갖는다. 도의 상부 영역에서부터는 수직으로 서로 겹쳐서 적층되는 2개의 비트선(BL, BBL)이 나오며, 이러한 비트선은 트랜지스터들(T1, T4)을 통해서 그리고 DRAM 메모리의 계층에 대해 평행하게 안내된다. 비트선들로부터는 수직으로 아래에 도달하는 단자들이 분기된다. 도 2은 항상 트랜지스터들 (T1 내지 T4와 T3 및 T6)의 폴리실리콘 영역을 빗금친 면으로 도시한다. 빗금이 없는 영역, 다시 말해 (T1)의 경우 (56), (T2)의 경우 (57), (T4)의 경우 (60), 및 (T5)의 경우 (61) 등은, 소스/드레인 영역으로서 역할을 하는 트랜지스터들의 n-(56, 57)-도핑된 영역이거나, 혹은 p-(60, 61)-도핑핀 영역이다. 상기 소스/드레인 영역 및 이 영역을 둘러싸는 폴리실리콘 영역 등은 전체적으로 T1, T2 및 T3 등의 표면이 n-도핑된 계층(59) 내에 매입되어 있거나 혹은 T4, T5 및 T6 등의 p-도핑된 계층(63) 내에 매입되어 있다. 이러한 상이한 실리콘 영역의 3차원적 구조는 또한 도 3과 도 4 등에 의해 상세하게 도시되며, 동시에 도 3은 비트선 방향으로 횡단면도를 도시하고 있는 반면, 도 4에는 비트선에 대해 횡방향으로 횡단면도가 도시된다. 도면들로부터 알 수 있듯이 기판(64)은 트랜지스터 (T1과 T2)의 경우 하나의 p-도펀트를 포함하고 있는 것으로 이용되는 다른 구조 부재(structure element) 하부에 위치한다. 기판(64)으로부터는, 표준에 맞게 본 발명에 따라 이용되는 트랜지스터들의 수직 구성을 보장하는 기판 돌출부(64a)가 돌출되어 있다. 돌출부 상에는 역방향으로 도핑된 계층(56)(그림 3에서는 n-도핑된 계층)이 적층되어 있으며, 상기 계층(56)은 도시되는 트랜지스터의 소스/드레인 영역의 역할을 한다. 상기 돌출부는 폴리실리콘(50)의 모든 측 상에 둘러싸여져 있다. 폴리실리콘-게이트 영역(50a)과 기판 돌출부(64a) 내지 계층(56) 사이에는 그 외에도 여기서는 도시되어 있지 않은 하나의 산화층(oxide layer)이 존재한다. 도 3에서 알 수 있듯이 폴리실리콘-게이트 영역(50a)은 비트선과 접촉하는 역할을 하는 폴리실리콘 접점영역(50b)으로 변화된다. 또 다른 트랜지스터들(T2, T4, T5)의 구조는 부분적으로 도펀트까지는 도 3에 도시되는 트랜지스터(T1)의 구조에 상응한다.

도 2와 도 3은 또한 수직으로 배치된 트랜지스터들(T3, T6)을 도시하고 있다. 상기 트랜지스터들은 전압(VDD) 내지 접지(GND)를 수직형 트랜지스터들에 접속하는 역할을 한다. 필요한 전압들은 GND용 스트립 도체(18)을 통해서 혹은 VDD용 스트립 도체(28)을 통해서 제공된다. 상기 스트립 도체들은 접점 (16) 내지 (26)을 이용하여 트랜지스터 (T3) 내지 (T6)의 소스/드레인 영역 (58) 내지 (62)에 인접한다. 트랜지스터들(T3, T6)은 마찬가지로 돌출부에 인접하여 위치하는 자체 폴리실리콘 게이트 영역 (54) 내지 (55)를 이용하여 단자 (15, 25) 및 스트립 도체(17, 27)를 통해 신호 (NSET) 내지 (PSET)로 활성화되거나 비활성화된다. 이렇게 함으로써 간단한 방식으로 도 1 내 회로의 SAN- 및 SAP-단자 (14) 내지 (24)가 실현될 수 있다. 도 1에 이미 도시되어 있는 바와 같이, 단자들(10, 12, 20, 22)은 비트선을 트랜지스터들(T1, T2, T4, T5)의 게이트 영역들과 접속하는 역할을 한다. 그와 동일하게 단자들(11, 13, 21, 23)은 비트선을 트랜지스터들(T1, T2, T4, T5)의 제 1 소스/드레인 영역들과 접속하는 역할을 한다.

비트선에서 트랜지스터에까지 이르는 단자들의 구체적인 형성예는 도 5의 3차원 도면 내에 트랜지스터 쌍(T1/T2)에 대한 실례에 따라 도시되어 있다. 또한 여기서도 동일한 도면 부호는 동일한 특징을 갖는다. 상기 도는 폴리실리콘 영역(50, 51)이 기판 돌출부(64a)와 계층들(56, 57)을 둘러싸는 방법, 및 도면의 후부 영역에서는 하나의 표면을 가지는 자신의 블록(50b, 51b)을 형성하는 방법을 도시하고 있다. 상기 표면에는 단자(10, 12)이 고정될 수 있다. 단자(11, 13)은 계층 (57) 내지 (56) 상에 배치되어 있다. 도 5는 사전 설정된 도펀트의 계층(56, 57), 계층(56, 57)이 지지되어 있으면서 역방향으로 도핑된 기판(64)으로 구성된돌출부(64a), 돌출부들 사이의 피트(pit) 내에 그리고 돌출부의 측면에 배치된 계층(59) 등으로 이루어진 본 발명에 따라 이용되는 수직형 트랜지스터들의 구조, 재차 제 1 배향(orientation)의 구조, 및 돌출부와 부분적으로 경우에 따라서는 계층(56, 57)을 둘러싸는 폴리실리콘 영역(50 내지 51)을 분명하게 도시하고 있다.

도 5는 또한 서로 겹쳐서 적층되는 두 비트선(BL, bBL) 및 상기 비트선으로부터 부분적으로는 수평으로, 그런 다음에는 수직으로 변곡되고, 부분적으로는 곧바로 수직으로 안내되어 나오는 접속 칼럼(10, 11, 12, 13)(connecting column) 등을 도시하고 있다.

단자 및 비트선의 구조는 상이한 금속화 평면(metalizing plane)에 증착되는 다단식 처리 방법으로 이루어진다. 우선적으로 식별되는 것은 항상 이용되는 재료, 예컨대 텅스텐을 수평으로 전파하는 역할을 하는 금속화 평면(80, 81, 82)이다. 그리고 상기 금속화면으로는 실제적인 비트선이 구성된다. 금속이 없는 영역에서는 금속화 평면이 절연재료, 예컨대 산화물로 이루어져 있다. 3개의 주요 금속화 평면 사이에는 절연층, 예컨대 산화층이 적층되어 있다. 트랜지스터 면까지 단자의 계층간 접속을 보장하기 위해서, 상기 절연층 내에는 소위 접점홀(contact hole)이 제공되어 있다. 상기 접점홀은 마찬가지로 금속으로 채워져 있다. 이러한 점은 도에 있어서 도면부호 (83)를 가지는 제 1 절연층, 도면부호 (84)를 가지는 제 2 절연층 및 마지막으로 도면부호 (85)를 가지는 제 3 절연층 등과 관련하여 식별되어진다.

도 6은 본 발명에 따른 판독/기록 회로의 멀티플렉서 회로의 가능한 실리콘레이아웃에 관한 평면도이다. 이러한 경우 두 트랜지스터들(T7, T8)은 하나의 공동의 폴리실리콘-게이트 영역(65)을 포함하는 반면, 자체 소스/드레인 영역들 (66, 67) 내지 (68, 69)는 상호 분리되어 있다. 두 비트선(BL, BBL)은 트랜지스터들을 통해 도출되며 그리고 트랜지스터(T8)의 경우 접점(31, 32)을 이용하여, 혹은 트랜지스터(T7)의 경우 접점(34, 35)을 이용하여 소스/드레인 영역 내 상기 트랜지스터들과 접속된다. 두 비트선들은 차단되며, 동시에 비트선(BL)의 차단부는 거의 트랜지스터(T7)의 상부에 위치하며, 반면 비트선(BBL)에서의 차단부는 거의 트랜지스터(T8)의 상부에 위치한다. 트랜지스터들이 선호선(36)과 접점(30/33)에 의한 MUX-신호에 의해 활성화되지 않는 점에 한해서, 그로 인해 트랜지스터(T7)의 경우 단자(34, 35) 사이에서, 혹은 트랜지스터(T8)의 경우 단자(31, 32) 사이에서는 어떠한 전류 흐름도 이루어질 수 없게 되고, 비트선은 차단된다.

도 7은 도 6에 도시되는, 횡방향 절단선(VII)에 따라 회로 구성에 의해 절단된 횡단면도를 도시하고 있다. 또한 이러한 경우에서도 다시금 트랜지스터의 수직 구성이 분명하게 인식된다. 상기 트랜지스터들은 하나의 돌출부(70a)를 형성하는 하나의 기판(70)과 더불어 돌출부 상에 역방향으로 도핑된 계층(67)과 돌출부(70a)에 인접하는 마찬가지로 역방향으로 도핑된 계층(69) 등으로 이루어져 있다. 폴리실리콘 영역(65)은 다시금 도시되어 있지 않은 산화층에 의해 기판(70)과 분리되어 있다.

도 8은 절단선(VIIIa - VIIId)에 따라서 도 6에 도시된 멀티플렉서 회로의 단자영역과 비트선 등에 의해 절단된 횡단면을 도시하고 있다. 이러한 경우 비트선(BL)의 단자(34)은 여기서 제시되는 경우 트랜지스터(T7)의 n-도핑된 영역(66) 상에서 곧바로 아래로 돌출된다. 상기 단자의 후부에서는 비트선(BL)이 차단되어 있다. 도 8b에는 비트선(BL)의 또 다른 단자(35)이 도시되어 있으며, 상기 단자는 트랜지스터(T7)의 다른 n-도핑된 소스/드레인 영역에서부터 다시 수용되는 비트선(BL)으로 안내된다. 도 8c와 도 8d는 비트선(BBL) 및 단자(31, 32)에 관련하여 동일한 조건을 도시하고 있다. 이러한 경우 특히, 이용되는 다수의 금속화 평면(우측에 표시되어 있음)과 접점홀 등에 근거하여 절연층에 의해 재차 단자들이 복잡하게 형성되는 것이 가능한 점이 도시되어 있다.

도 9는 본 발명에 따른 판독/기록회로의 바람직한 또 다른 실시예에 따라 프리차징/등화 회로를 도시하고 있다. 도에서 볼 수 있듯이 3개의 모든 트랜지스터들(T9, T10, T11)은 공동의 폴리실리콘영역(71)에 의해 상호 연결되며 그리고 단자(45)을 통해서는 신호(EQ)를 공급하기 위한 스트립 도체(49)과 연결되어 있다. 또한 트랜지스터들(T9, T10)은 하나의 공동의 소스/드레인 영역(74)을 포함하고 있으며, 상기 영역은 단자(44)을 통해 스트립 도체(48)을 이용한 신호(VBLQ)의 공급을 보장한다. 회로를 통해 도출되는 비트선(BL, BBL)은 아래쪽으로 분기된다. 비트선(BL)은 단자(42)을 이용하여 트랜지스터(T9)의 제 2 소스/드레인 영역(72)과 연결되며, 반면 비트선(BBL)은 단자(40)을 통해 트랜지스터의 제 2 소스/드레인 영역(73)과 연결되어 있다. 비트선(BL)은 그 외에도 단자(43)을 통해 트랜지스터의 하나의 소스/드레인 영역(75)과 연결되어 있으며, 반면 비트선(BBL)은 단자(41)을 통해 트랜지스터(T11)의 또 다른 소스/드레인 영역(76)과 연결되어 있다.

도 10은 본 발명에 따른 프리차징/등화기의 도 9의 횡방향 절단선(x)에 따라 재차 횡단면도를 도시하고 있다. 도에서 볼 수 있듯이, 여기서는 트랜지스터들이 다른 실례에서와 같이 2배로 광범위하게 실행되어 있다.

이는, 단지 3개만이 이용되는 트랜지스터들에 근거하여, 연속으로 이어져 위치하는 트랜지스터들의 구성이 가능하면서도, 이치에 맞으며, 그럼으로써 트랜지스터들의 각각에 대해 완전한 래스터(예컨대 4F)가 이용되며, 그리고 더욱 광범위한 실시예로 비트선 둘레에 단자에 인터레이싱(interlacing) 하는 것 없이 두 비트선을 본 발명에 따른 수직형 트랜지스터들의 상부 소스/드레인 영역과 연결하는 것이 가능하다는 점에 기인한다. 트랜지스터들은 기판(77) 내에 돌출부(77a) 상에 구성된다.

전술한 도면들에 있어서 항상 2개의 래스터와 그로 인한 2개의 비트선-쌍은, 다수개의 비트선이 상호 인접하여 적층되면서 DRAM 메모리 내에 존재하는 것을 명확하기 위해, 재현된다. 항상 제 2 구성은 자체 구조에 있어서 정확하게 도면 부호가 제공되는 제 1 구성에 상응한다. 또한 도들의 도면 내에서 본 발명에 따른 항상 2개의 판독/기록 회로의 이용을 통해 정해진 신호선들 내지 정해진 트랜지스터들의 부재(예컨대 도 2 내 폴리실리콘 영역(54, 55) 혹은 소스/드레인 영역(59, 63))이 실제로 DRAM 메모리의 연계된 영역 내에 배치되어 있는 모든 판독/기록 회로들에 의해 공동으로 이용될 수 있는 점이 도시되어 있다.

최근의 DRAM 메모리용으로 필요한 협 래스터를 실현할 수 있도록 하기 위해, 다음과 같은 수직형 트랜지스터들로 가능한 특성들이 본 발명에서 이용된다 :

- 수직형 트랜지트서 게이트는 결코 평면을 필요로 하지 않는다,

- 채널 길이는 이용된 리소그래픽과는 무관하게 선택 가능하다,

- 구성의 모든 판독/기록 증폭기용으로 동일한 신호, 예컨대 SAN, SAP 혹은 VBLEQ 등은 관통되게, 즉 절연 없이, 한 평면에서 하나의 공동의 소스/드레인 영역의 형태로 실행되어질 수 있다.

또한 통상적인 메모리의 경우 최소의 패턴크기(F)는 실제로 단지 셀 필드 내에서 달성되는 반면, 주변 장치에서, 다시 말해 판독/기록 증폭기의 영역 내에서도 또한 단지 약 1.5에서 2F까지의 패턴 크기만이 이용된다. 그러나 수직형 트랜지스터들로 달성 가능한 높은 주기성(periodicity)에 근거하여 이제부터는 판독/기록 증폭기의 경우에도 또한 최소 리소그래픽 크기(F)를 실현하는 것이 가능하다.

실제적인 DRAM 매트릭스 메모리 영역 내에 실제적인 셀 구조의 제공을 위해서도 또한 수직형 트랜지스터들이 이용되는 점에 한해서, 본 발명에 따른 판독/기록 회로를 위한 기술상의 추가 비용은 낮게 유지될 수 있는데, 이는 예컨대 트렌치(trench), 폴리-스페이서-워드선 등과 관련하여 수직의 구조화가 셀 필드로부터 취해질 수 있기 때문이다.

수직형 구조의 이용은 4F-래스터오 더불어 본 발명에 따른 판독/기록 증폭기의 종방향으로 표면에 적합한 레이아웃을 가능케 한다. 그래서 위에서 기술한 링 형태 내지 둘러싸는 수직형 트랜지스터 게이트의 실시예에 의해 채널 폭은 적어도 소스/드레인 영역의 두 배의 기하학적 폭까지 증대될 수 있다.

다음에서 간단하게 본 발명에 따른 판독/기록 회로의 생산을 위한 방법에 대해 다루어질 것이다.

우선 하층에 놓이는 기판은 사전 기준에 상응하게 n-도핑 내지 p-도핑된다. 그에 이어서 리소그래피가 실행되며, 그리고 각각의 수직형 트랜지스터들 사이에 사전 설정된 홈부분 내지 트렌치는 에칭 제거된다. 이어서 이온주입에 의해 새로이 형성된 표면의 도핑이 이루어진다. 다음 단계로 산화층을 형성할 수 있도록 수직형 트랜지스터들의 게이트 영역이 산화된다. 그런 다음에는 폴리실리콘층의 증착이 이루어지며, 상기 층은 지금까지 형성된 전체 구조를 덮는다. 그에 이어서 사전 설정된 게이트 단자영역(예컨대 도 5에서 뒤쪽으로 돌출되어 제거된 것으로서 분명하게 도시되어 있으며, 예컨대 도 2에서는 빗금으로 도시되어 있음)의 윤곽을 도시할 수 있도록 리소그래피가 실행된다. 그런 다음 최종적으로 이방성 건식 에칭으로 도시된 폴리실리콘 영역을 형성하게 된다. 상기 영역의 경우 기판으로부터 수직형 트랜지스터들의 둘레에 전형적인 스페이서가 형성된다. 그렇게 생성되는 구조는 도 3에 최상으로 도시되어 있다.

상기와 같이 형성된 수직형 트랜지스터들의 상이한 전기 부재의 절연을 위해 여전히 존재하는 모든 홈부분은 산화물로 채워진다. 그런 다음 예컨대 GMP를 이용하는 필요한 평면화 단계 후에 그렇게 형성되는 평면의 표면 상에는 또 다른 포토이소그래피가 실행될 수 있으며, 상기 포토이소그래피를 이용하여 접점홀(83)은 금속, 예컨대 텅스텐 플루오르화물로부터 증착되는 텅스텐으로 채워질 수 있다.

그 다음으로 화학 기계적 정밀 연마(polishing)를 이용한 또 다른 평면화 이후 제 1 금속화 평면(80)이 증착되어 질 수 있으며, 상기 금속화 평면은 이어서 리소그래피 방법을 통해 그리고 에칭단계로부터 자체의 스트립 도체 구조를 획득한다. 또 다른 접점홀/산화층 및 금속화 평면들은 동일한 유형 및 방식으로 제 1 평면에 도포된다.

금속 평면과 관련하여 마찬가지로 그 반대방향의 경로로 진행하는 것 역시 가능하다. 이러한 경우 처음에 금속 평면이 증착되는 것이 아니라, 산화층이 증착된다. 상기 산화층은 경우에 따라서는 2단계 방법으로 포토이소그래피와 에칭을 이용하여 처리되며, 그럼으로써 산화물 내에서 코퍼트랙 및 접점홀 구조가 발생하게 된다. 다음에서는 그렇게 발생한 접점홀과 스트립 도체들의 홈부분이 적절한 금속으로 채워진다. 이러한 경우를 대개 다마스크(damask) 기술이라고 한다.

통상적으로 생산되고 구성되는 판독/기록 회로에 비해 수직형 트랜지스터들의 생산 시에 그리고 트랜지스터들 상부의 금속 평면의 복잡한 구성 시에 필요한 추가 단계는 소형화로 얻어지는 이득에 대해 심사숙고해야 하는 비용을 상승시킨다.

본 발명을 통해 최근의 DRAM 메모리 모듈의, 단 4 F의 폭을 갖는 축소된 래스터 내에 삽입될 수 있는 판독/기록 회로를 제공하는 것이 보장된다.

Claims

DRAM 메모리내에서 적어도 하나의 비트선(BL, BBL)을 평가하기 위한 집적 판독/기록 회로에 있어서,

판독/기록 회로 내에 이용되는 적어도 하나의 트랜지스터가 수직형 트랜지스터인 것을 특징으로 하는 판독/기록 회로.
제 1 항에 있어서,

판독/기록 회로가 평가하기 위해 항상 동일한 채널 방식의 트랜지스터들을 포함하는 적어도 2개의 트랜지스터 쌍들(T1/T2, T4/T5)을 포함하며, 그리고 판독/기록 회로의 트랜지스터 쌍(T1/T2, T4/T5)용으로 이용되는 트랜지스터가 수직형 트랜지스터들(T1, T2, T4, T5)인 것을 특징으로 하는 판독/기록 회로.
제 2 항에 있어서,

각각의 트랜지스터쌍(T1/T2, T4/T5)의 수직형 트랜지스터들이 하나의 공동의 소스/드레인 영역(63)을 포함하고 있는 것을 특징으로 하는 판독/기록 회로.
제 2 항 또는 제 3 항에 있어서,

전압(VDD, GND)을 트랜지스터 쌍들(T1/T2, T4/T5)에 공급하기 위해 이용되는 트랜지스터들이 수직형 트랜지스터들(T3, T6)인 것을 특징으로 하는 판독/기록 회로.
제 4 항에 있어서,

각각의 트랜지스터 쌍(T1/T2, T4/T5)의 수직형 트랜지스터들(T1, T2, T4, T5) 및 전압(VDD; GND)을 공급하기 위해 이용되는 수직형 트랜지스터(T3, T6) 등이 공동의 소스/드레인 영역(63)을 포함하고 있는 것을 특징으로 하는 판독/기록 회로.
제 5 항에 있어서,

수직형 트랜지스터들(T1, T2, T4, T5, T3, T6)의 공동의 소스/드레인 영역(63)이 SET 라인(17, 27)을 통해 전압원(VDD, GND)에 연결되는 것을 특징으로 하는 판독/기록 회로.
제 2 항 내지 제 6 항 중 어느 한 항에 있어서,

트랜지스터 쌍(T1/T2, T4/T5)용으로 이용되는 수직형 트랜지스터들(T1, T2, T4, T5)이 적어도 하나의 비트선(BL, BBL)에 횡방향으로 거의 래스터 폭에 상응하는 폭을 포함하고 있는 것을 특징으로 판독/기록 회로.
제 1 항 내지 제 7 항 중 어느 한 항에 있어서,

판독/기록 회로는 적어도 하나의 비트선(BL, BBL)을 스위칭하기 위한 하나의멀티플렉서 회로(A)를 포함하며, 상기 멀티플렉서 회로(A)용으로 이용되는 트랜지스터들은 수직형 트랜지스터들(T7, T8)인 것을 특징으로 하는 판독/기록 회로.
제 8 항에 있어서,

멀티플렉서 회로(A)의 수직형 트랜지스터들의 적어도 한 부분이 공동의 폴리실리콘-게이트-영역(65)을 포함하고 있는 것을 특징으로 하는 판독/기록 회로.
제 9 항에 있어서,

수직형 트랜지스터들(T7, T8)의 공동의 폴리실리콘-게이트-영역(65)은 멀티플렉서 신호원(MUX)과 연결되어 있는 것을 특징으로 하는 판독/기록 회로.
제 1 항 내지 제 10 항 중 어느 한 항에 있어서,

판독/기록 회로가 하나의 프리차징/등화 회로(C)를 포함하고 있으며, 그리고 프리차징/등화 회로(C)용으로 이용되는 트랜지스터들은 수직형 트랜지스터들(T9, T10, T11)인 것을 특징으로 하는 판독/기록 회로.
제 11 항에 있어서,

프리차징/등화 회로(C)의 수직형 트랜지스터들(T9, T10, T11)의 적어도 한 부분이 공동의 폴리실리콘-게이트-영역(71)을 포함하고 있는 것을 특징으로 하는 판독/기록 회로.
제 12 항에 있어서,

수직형 트랜지스터들의 공동의 폴리실리콘-게이트-영역(71)이 하나의 등화기-신호원(EQ)과 연결되어 있는 것을 특징으로 하는 판독/기록 회로.
제 11 항 내지 제 13 항 중 어느 한 항에 있어서,

적어도 하나의 비트선의 각각에 대한 프리차징/등화 회로가, 소스/드레인 영역에서 하나의 전압원(VBLEQ)과 연결되어 있는 하나의 트랜지스터(T9, T10)를 포함하고 있으며, 그리고 상기 소스/드레인 영역은 하나의 공동의 소스/드레인 영역(74)을 형성하는 것을 특징으로 하는 판독/기록 회로.
제 1 항 내지 제 14 항 중 어느 한 항에 있어서,

수직형 트랜지스터,

채널영역으로서 기판 재료 상에 하나의 돌출부(64a, 70, 77),

제 1 소스/드레인 영역으로서 기판에 대해 역방향인 도펀트를 포함하는 재료로 이루어진, 돌출부(64a) 상에 적층된 계층(56, 57, 58, 60, 61, 62, 66, 67, 72, 73),

제 2 소스/드레인 영역으로서 기판에 대해 역방향인 도펀트를 포함하는 재료로 이루어진, 기판 상에서 돌출부(64a, 70, 77)에 인접하여 적층된 계층(59, 63, 69, 74, 76),및

돌출부(64a, 70, 77)의 측벽에 그리고 돌출부(64a, 70, 77)의 측벽에서부터 제 2 소스/드레인 영역으로의 천이부에 배치된 폴리실리콘 영역(50, 52, 54, 65, 71) 등을 포함하고 있는 것을 특징으로 하는 판독/기록 회로.
제 15 항에 있어서,

트랜지스터 상들(T1/T2, T4/T5)의 트랜지스터들의 경우 돌출부(64a, 70, 77)는 하나의 비트선의 래스터 내에 수용될 수 있는 정도의 폭을 가지는 것을 특징으로 하는 판독/기록 회로.
제 15 항 또는 제 16 항에 있어서,

돌출부(64a, 70, 77)가 하나의 비트선의 래스터 내에 채워지는 정도의 폭을 가지는 것을 특징으로 하는 판독/기록 회로.
제 1 항 내지 제 17 항 중 어느 한 항에 있어서,

판독/기록 회로가 2개의 비트선들(BL, BBL)과 연결되어 있는 것을 특징으로 하는 판독/기록 회로.
제 18 항에 있어서,

2개의 비트선들(BL, BBL)이 판독/기록 회로의 상부에 그리고 DRAM 메모리의 주요 평면과 관련하여 서로 겹쳐서 적층되어 있는 것을 특징으로 하는 판독/기록회로.
제 1 항 내지 제 19 항 중 어느 한 항에 있어서,

수직형 트랜지스터들과의 비트선들의 접속은 실제로 수직형 스트립 도체(10, 11, 12, 13, 20, 21, 22, 23, 31, 32, 34, 35, 40, 41, 42, 43)를 통해 이루어지는 것을 특징으로 하는 판독/기록 회로.
집적 DRAM 메모리의 판독/기록 회로용으로 사용하기 위한 수직형 트랜지스터의 용도.