JP3787500B2 - Ｄｒａｍメモリ用の書き込み／読み出し回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭメモリ用の書き込み／読み出し増幅器に関し、この書き込み／読み出し増幅器は縦型トランジスタにより構成されている。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ（ＤＲＡＭメモリ）はデジタル情報を記憶するための重要なメモリ形式である。各ＤＲＡＭメモリは、セルを制御するためのトランジスタと、電荷を蓄積するためのキャパシタからなり、この電荷がメモリセルに記憶された情報を表す。
【０００３】
メモリセルはマトリクス状構成に接続されている。各メモリセルにはいわゆるワード線とビット線が接続され、１つの列の全てのメモリセルは同じワード線ないし２つのワード線と接続されている。２つのワード線はそれぞれ各第２のセルと接続されており、メモリセルマトリクスの行は１つまたは２つのビット線と接続されている。所定のワード線をアクティブにすることによってこれと接続された全てのメモリセルがそのビット線を介して読み出され、書き込まれ、またはその情報内容についてリフレッシュされる。リフレッシュはＤＲＡＭメモリセルの場合は必要である。なぜなら、漏れ電流によってとりわけ集積構成素子の場合にキャパシタに蓄積された電荷が時間の経過と共に失われてしまうからである。
【０００４】
メモリセルに含まれる情報を読み出すために、ないし情報をリフレッシュするために、いわゆる書き込み／読み出し回路が使用される。この回路はそれぞれ通常は２つのビット線と接続されている。２つのビット線との接続によって電荷差の比較が可能になり、ひいてはメモリセル内容の評価が可能となる。
【０００５】
図１は、従来技術から公知のこのような、ＤＲＡＭメモリセルを読み出すための書き込み／読み出し回路の例を示す。この回路は実質的に、マルチプレクサ部Ａ、評価部Ｂおよびプレチャージ／イコライザ部Ｃからなる。フリップフロップを有する評価部Ｂがこの回路の主要部を形成し、フリップフロップは同極トランジスタを有する２つのトランジスタペアからなる。すなわちｎＭＯＳトランジスタＴ１とＴ２，ないしｐＭＯＳトランジスタＴ４とＴ５である。この例では、書き込み／読み出し増幅器が２つのビット線、すなわちビット線ＢＬと基準ビット線ＢＢＬに接続されている。ここでＢＢＬは端子１０を介してトランジスタＴ１のゲートと接続されており、一方ＢＬは端子１２を介してトランジスタＴ２のゲートと接続されている。さらにＢＢＬは端子１１を介してトランジスタＴ２のソース／ドレイン領域と、ＢＬは端子１３を介してトランジスタＴ１のソース／ドレイン領域と接続されている。２つのトランジスタの他方のソース／ドレイン領域はＳＡＮ端子１４を介してトランジスタＴ３と接続されている。このトランジスタは端子１５を介して、信号線路ないし導体路１７を介する信号ＮＳＥＴによってスイッチオンすることができ、これによりグランド（ＧＮＤ）に引き込むことができる。このことはグランド線路１８と、トランジスタＴ３の他方のソース／ドレイン領域に接続されている端子１６とを介して行われる。第２のトランジスタペアはトランジスタＴ４およびＴ５からなる。このトランジスタペアも同じようにビット線ＢＬおよびＢＢＬと接続されている。しかしここではトランジスタＴ６にグランドではなくＶＤＤを印加することができる。この回路構成は、可能な信号状態を一義的な信号レベルに分離する。この分離によってセル内容を論理１または論理０について評価することができる。
【０００６】
マルチプレクサ部Ａは、ビット線ＢＬに対するトランジスタＴ７とビット線ＢＢＬに対するトランジスタＴ８の２つからなる。ここでビット線ＢＬは端子３４を介してトランジスタＴ７のソース／ドレイン領域に接続されており、ビット線ＢＢＬは端子３１を介してトランジスタＴ８に接続されている。ＭＵＸ線路３６を介してマルチプレクサ信号がトランジスタＴ７とＴ８の端子３３および３０に供給され、これによりこれらはスイッチオンする。スイッチオン時にはＢＬないしＢＢＬに印加される電圧が端子３５と３２を介してさらに出力される。
【０００７】
プレチャージ／イコライザ部Ｃは３つのトランジスタＴ９，Ｔ１０およびＴ１１からなる。ＢＢＬは端子４０を介してトランジスタＴ１０のソース／ドレイン領域に接続され、ＢＬは端子４２を介してトランジスタＴ９のソース／ドレイン領域に接続される。２つのトランジスタＴ９とＴ１０のそれぞれ他方のソース／ドレイン領域は端子４４を介してＶＢＬＥＱ信号線路４６と接続されている。トランジスタＴ１１は端子４１を介してＢＢＬと、また端子４３を介してＢＬと、そのソース／ドレイン領域で２つのビット線と同時に接続される。トランジスタＴ９，Ｔ１０およびＴ１１の３つのゲート領域は全て端子４５を介してＥＱ線路４７と接続されている。ここに説明した書き込み／読み出し回路用の回路は例として理解すべきであり、本発明を制限するものではなく、また多数の変形がある。
【０００８】
ＤＲＡＭメモリ構成素子は大きなコストダウンを強いられている。現在、ＤＲＡＭメモリは実質的に専ら集積半導体として実現され、メモリセル、ワード線制御部を含むワード線、ビット線制御部を含むビット線等は集積回路に直接、シリコンウェハの構造体として形成される。集積回路を製造する際の主要コスト要因はそれぞれ使用されるシリコン表面の大きさである。従ってコストダウンの際には、所定数のメモリセルに対するチップ面積をそのサポート論理回路も含めてできるだけ小さく構成することが努められる。絶え間ない縮小化がコストダウンの理由から実際には恒久的に必要である。そのためにＤＲＡＭメモリセルの内部アーキテクチャも恒久的に最適化される。このようなＤＲＡＭメモリセルのアーキテクチャにより、１Ｇビット世代からは８Ｆ^２以下の面需要が可能となる。ここでＦはリソグラフィックに形成可能な最小構造寸法、ないし平行ビット線の連続におけるビット線のラスタ幅の半分である。この面積縮小化の結果としてビット線アーキテクチャが、“折り返し”コンセプトから“オープン”コンセプトに移行した。折り返しコンセプトでは、典型的には２つのワード線が並んで案内され、これらのワード線はそれぞれ１つおきにセルに応答する。オープンコンセプトでは、ワード線が１つだけ使用され、このワード線により列の各セルに応答することができる。２つの隣接するビット線の電荷量の比較はこのような場合には同時には不可能である。従って平行の基準ビット線を基準として使用することができない。その代わりに基準ビット線が他方のセルフィールドに案内され、これにより応答するビット線の電圧と応答しない基準ビット線の電圧とを比較することができる。第２の平行ビット線を省略することにより、書き込み／読み出し増幅器に使用可能な幅が縮小する。ＤＲＡＭメモリセルの縮小化の結果として、従来のワード線・ビット線構成で書き込み／読み出し増幅器に使用されたスペースでの幅が８Ｆから４Ｆに減少する。別の実施形態では２つのビット線が重ねて配置され、これらは例えばストライプに並置された異なるセルフィールドに至る。
【０００９】
従来公知の書き込み／読み出し増幅器はこのような縮小されたスペースに収容することができない。従ってこれまでは、新しいＤＲＡＭメモリセル間隔にも対応できる書き込み／読み出し増幅器を並置して作製することは不可能であった。その代わりに、チップ上での書き込み／読み出し回路の構成を、縮小されたセルの大きさの状況に適合する必要があった。しかしこのような構成は、収容すべき書き込み／読み出し回路の必要面積を再び上昇させ、従って個々のＤＲＡＭメモリ構成素子の全体コストに不利に作用する。
【００１０】
【発明が解決しようとする課題】
本発明の課題は、現在のＤＲＡＭメモリ構成素子における４Ｆ幅の縮小されたラスタにも挿入することのできる書き込み／読み出し回路を提供することである。
【００１１】
【課題を解決するための手段】
この課題は、請求項１記載のＤＲＡＭメモリにおける集積書き込み／読み出し回路によって解決される。すなわち、書き込み／読み出し回路で使用される少なくとも１つのトランジスタが縦型トランジスタである。ここでは縦型トランジスタを集積ＤＲＡＭメモリの書き込み／読み出し回路のために従属請求項記載のように使用する。
【００１２】
【発明の実施の形態】
本発明の有利な構成、側面および詳細は従属請求項および以下の説明と添付図面から明らかである。
【００１３】
本発明が基礎とする思想は、従来の構成形式で通常は書き込み／読み出し回路に使用されるトランジスタの一部をいわゆる縦型トランジスタにより置換し、この縦型トランジスタではドーピング濃度の異なる種々の領域を重ねて、または実質的に重ねて配置することである。縦型トランジスを使用することにより、従来のトランジスタを使用する場合に対して、書き込み／読み出し回路の構成をラスタ幅が減少してもラスタにおいて保証することのできる十分な空間が節約される。
【００１４】
従って本発明は、ＤＲＡＭメモリにおいて少なくとも１つのビット線を評価するための集積書き込み／読み出し回路に関するものであり、書き込み／読み出し回路で使用される少なくとも１つのトランジスタが縦型トランジスタであることを特徴とする。
【００１５】
書き込み／読み出し回路は通常のように、チャネル形式の異なる少なくとも２つのトランジスタペアを評価のために有することができ、書き込み／読み出し回路のトランジスタペアに対して使用されるトランジスタを縦型トランジスタとすることができる。トランジスタペアは通常、書き込み／読み出し回路の主要部を形成するから、このようにして十分に小さな空間を、本発明の課題を解決するために得ることができる。
【００１６】
縦型トランジスタの構成をトランジスタペア内で十分にスペースが節約されるようにするためさらに有利には、縦型トランジスタが１つの共通のソース／ドレイン領域を有し、この領域を介して縦型トランジスタにそれぞれ所要の電圧（ＳＡＮ入力側、ＳＡＰ入力側）が給電できるようにする。各トランジスタペアのトランジスタのソース／ドレイン領域のそれぞれは共通の電位にあるから、この解決手段によりチップ上で必要なシリコン領域をさらに縮小することができる。
【００１７】
トランジスタペアの動作に必要な電圧（ＶＤＤ，ＧＮＤ）をトランジスタペアに印加するためにトランジスタを使用することができる。本発明によればこのトランジスタも縦型トランジスタとすることができる。
【００１８】
回路の十分な簡素化は、任意のトランジスタペアの縦型トランジスタと、このトランジスタペアに電圧を印加するために使用されるトランジスタとが１つの共通のソース／ドレイン領域を有することにより達成される。
【００１９】
図１に示すように、トランジスタペアのソース／ドレイン領域は所属のスイッチングトランジスタにいずれにしろ接続されている。従って共通のソース／ドレイン領域ウェルの構成が可能性として考えられる。縦型トランジスタの共通のソース／ドレイン領域は電圧源（ＶＤＤまたはＧＮＤ）とＳＥＴ線路を介して、すなわちトランジスタの形式の応じてＮＳＥＴ線路またはＰＳＥＴ線路を介して接続することができる。
【００２０】
得ようとする空間節約を達成するためには、トランジスタペアに対して使用される縦型トランジスタが次のような幅を少なくとも１つのビット線に対して横方向に有すると有利である。すなわち、ビット線のラスタ幅にほぼ相当する幅を有すると有利である。ここでビット線のラスタ幅は、次のビット線までに必要な間隔を含むビット線の幅を包含した広がり幅である。このようにして、各トランジスタペアに対して必要な２つのトランジスタを配置できることが保証される。このことは例えば共通のソース／ドレイン領域の使用を簡単にする。
【００２１】
本発明の書き込み／読み出し回路はさらに有利にはマルチプレクサ回路を、少なくとも１つのビット線を切り替えるために有する。ここでマルチプレクサ回路に使用されるトランジスタは縦型トランジスタである。書き込み／読み出し回路の別の構成群を縦型トランジスタによって実現することにより、レイアウトでのさらなる狭路を取り除くことができる。マルチプレクサ回路も所定のラスタに適合するように構成すると有利である。
【００２２】
さらにスペースを節約するために、縦型トランジスタの一部が全てのビット線を切り替えるための共通のポリシリコンゲート領域を有することができる。ここで「全ての」ビット線とは、所定の１つの書き込み／読み出し回路に所属する全てのビット線と理解すべきものであり、ＤＲＡＭメモリに存在する全てのビット線を意味するものではない。
【００２３】
縦型トランジスタの共通のポリシリコンゲート領域はさらに有利にはマルチプレクサ信号源と接続することができ、これによりゲート領域を介してトランジスタを切り替えることができる。
【００２４】
さらに本発明の書き込み／読み出し回路はプレチャージ／イコライザ部を有することができ、ここでプレチャージ／イコライザ部に対して使用されるトランジスタも縦型トランジスタとすることができる。
【００２５】
このようにして、本発明の書き込み／読み出し回路全体の３つ全ての部分回路において縦型トランジスタを少なくとも一部で装備することができる。書き込み／読み出し回路全体がその全ての部分で縦型トランジスタを装備し、これにより現代のＤＲＡＭメモリの所定の細いラスタを維持できると特に有利である。
【００２６】
有利には、プレチャージ／イコライザ回路の縦型トランジスタの少なくとも一部は共通のポリシリコン領域を有する。ここでも基本思想は、異なるトランジスタの接続可能領域をシリコンの共通の構造体によって形成することであり、これにより全体構造を簡単に維持しながら、空間的必要性を低減することができる。
【００２７】
プレチャージ／イコライザ回路の縦型トランジスタの共通ポリシリコン領域は有利にはイコライザ信号源（ＥＱ）と接続されている。
【００２８】
さらにプレチャージ／イコライザ回路は少なくとも１つの各ビット線毎に１つのトランジスタを有することができ、このトランジスタはソース／ドレイン領域で電圧源と接続されている。ここでこのトランジスタのソース／ドレイン領域波共通ソース／ドレイン領域を形成する。
【００２９】
その構造の点で、縦型トランジスタは有利には基板材料に１つの突起を有し、その突起の側壁はチャネルとして機能する。さらに縦型トランジスタは、前記突起に配置され、基板とは逆の導電型でドーピングされた材料からなる層を第１ソース／ドレイン領域として有し、基板上で突起の横に配置され、基板とは逆の導電型でドーピングされた材料からなる層を第２ソース／ドレイン領域として有し、突起側壁並びにこの突起側壁から第２ソース／ドレイン領域への移行部に配置されたポリシリコンのゲート領域を有する。ポリシリコンはさらにポリシリコン接点領域を形成することができ、これによりゲート領域とコンタクトすることができる。
【００３０】
縦型トランジスタの有利な構成によって、従来の水平配置されたトランジスタを使用する場合に対してスペースが非常に強力に節約される。突起は例えば、トランジスタペアのトランジスタにおいて、トランジスタをビット線の幅ラスタに挿入することのできるような幅を有するように構成することができる。すなわちビット線のラスタ幅の半分に相当する幅を有する（なぜなら中間空間も実現しなければならないから）。従ってここでは構造体の形成の際にリソグラフの最小に迫ることができる。他のトランジスタは、その幅がビット線のラスタ幅のほぼ半分に相当する突起を有する。これによりトランジスタはラスタ幅全体を次のビット線まで取り込み、第２のラスタ領域に適合することができる。このことは、並置された２つのトランジスタを各ビット線またはビット線群毎に設ける必要がなく、ただ１つのトランジスタを設ければ良い場合に有利である。ただしこの場合、この１つのトランジスタを２つのビット線により操作しなければならない。
【００３１】
本発明の書き込み／読み出し回路はとりわけ有利には、これが２つのビット線と接続されていることを特徴とする。２つのビット線を有する構成は、書き込み／読み出し装置の構成における従来の手段に相当し、トランジスタペアの使用を簡単にする。なぜならトランジスタペアを２つのビット線により給電できるからである。ビット線はＤＲＡＭメモリの異なるメモリ側へ案内することができる。とりわけ有利には、２つのビット線を１つのメモリ側に導く。この場合、２つのビット線を書き込み／読み出し回路の上側で、ＤＲＡＭメモリの主面を基準にして重ねて配置する。ビット線の縦型トランジスタとの接続は有利には、実質的に縦型の導体路を介して行うことができる。この導体路は、ビット線の下からトランジスタまで達している。
【００３２】
本発明はさらに、集積ＤＲＡＭメモリの書き込み／読み出し回路に対する縦型トランジスタの使用に関する。この本発明の使用の利点については、本発明の書き込み／読み出し回路に関する実施例を参照されたい。これについては全ての内容を引用する。
【００３３】
【実施例】
以下、本発明を具体的な実施例に基づいて詳細に説明する。
【００３４】
図２には、評価回路および本発明の書き込み／読み出し回路の主要部が示されている。図面はトランジスタペアの２つの異なる領域の平面図であり、トランジスタペアはそのトランジスタの内部構成の点、および異なる層のドーピングの点で相違する。図２に示されたシリコン領域の構成は、図１の評価回路Ｂに相当する回路によって生じる。従って同じ構造体には同じ参照符号が付してある。図の上方から垂直に重なって配置された２つのビット線ＢＬとＢＢＬが伸びている。これらのビット線はトランジスタＴ１とＴ４を介し、ＤＲＡＭメモリの面に対して平行に案内される。ビット線から垂直に下方に伸びる端子が分岐している。図２は、トランジスタＴ１からＴ４およびＴ３並びにＴ６のポリシリコン層をハッチング面により示す。ハッチングされていない領域、すなわちＴ１での５６，Ｔ２での５７，Ｔ４での６０，そしてＴ５での６１は、トランジスタのｎドープされた領域（５６，５７）ないしｐドープされた領域（６０，６１）である。これらの領域はソース／ドレイン領域として使用される。ソース／ドレイン領域およびこれを取り囲むポリシリコン領域は全体で、Ｔ１，Ｔ２およびＴ３（５９）の平坦なｎドープされた層、ないしはＴ４，Ｔ５およびＴ６（６３）のｐドープされた共通層に埋め込まれている。この異なるシリコン領域の３次元構造はさらに図３と図４に明りょうに示されている。ここで図３には、ビット線の方向での断面が、図４にはビット線に対して横方向での断面が示されている。図からわかるように基板６４は、トランジスタＴ１とＴ２ではｐドーピング部を有し、他に使用される構造素子の下方に位置している。基板６４からは基板突起６４ａが突出しており、この基板突起が本発明で使用されるトランジスタの重要な垂直構成を保証する。突起の上には逆の導電型でドープされた層５６（図３ではｐドープされている）が配置されており、この層は図示のトランジスタのソース／ドレイン領域として用いられる。突起はポリシリコン５０により全ての側が取り囲まれている。ポリシリコンゲート領域５０ａと、基板突起６４ａないし層５６との間には別の酸化層があるが、この酸化層は図示されていない。図３からわかるように、ポリシリコンゲート領域５０ａはポリシリコンコンタクト領域５０ｂへ移行し、このコンタクト領域はビット線とのコンタクトに使用される。別のトランジスタＴ２，Ｔ４およびＴ５の構造も、ドーピングと図３に示したトランジスタＴ１の構造を除けば同じである。
【００３５】
図２と図３はさらに垂直に配置されたトランジスタＴ３およびＴ６を示す。これらのトランジスタは電圧ＶＤＤないしグランドＧＮＤを縦型トランジスタに印加するために用いる。所要の電圧は、ＧＮＤに対する導体路１８、ないしＶＤＤに対する導体路２８を介して供給される。これらの導体路はコンタクト１６ないし２６を介して、トランジスタＴ３ないしＴ６のソース／ドレイン領域５８ないし６２に接している。トランジスタＴ３とＴ６はそのポリシリコンゲート領域５４ないし５５（これらも同様に垂直に突起に接している）によって、端子１５および２５並びに導体路１７と２７を介して信号ＮＳＥＴないしＰＳＥＴによりスイッチオン・オフされる。このことにより簡単に、図１の回路のＳＡＮ端子１４ないしＳＡＰ端子２４を実現することができる。図１にすでに示したように、端子１０，１２，２０および２２は、ビット線とトランジスタＴ１，Ｔ２，Ｔ４およびＴ５のゲート領域との接続に用いられる。さらに端子１１，１３，２１および２３は、ビット線とトランジスタＴ１，Ｔ２，Ｔ４およびＴ５の第１ソース／ドレイン領域との接続に用いられる。
【００３６】
ビット線からトランジスタに至る端子の具体的構成が図５の斜視図に、トランジスタペアＴ１／Ｔ２を例にして示されている。ここでも同じ参照符号は同じ特徴を示す。図が示すのは、ポリシリコン領域５０と５１がどのように基板突起６４ａと層５６，５７を取り囲み、図示の後方領域で固有のブロック５０ｂ，５１ｂを表面により形成しているかである。この表面には端子１０，１２を取り付けることができる。端子１１と１３は層５７ないし５６上に配置することができる。図５は、本発明により使用される縦型トランジスタの構造を明りょうに示す。この縦型トランジスタは、所定のようにドーピングされた層５６，５７，逆の導電型でドーピングされた基板６４からなる突起６４ａ、突起の間のトレンチと突起の側方に配置された層５９からなる。突起の上には層５６と５７が堆積されている。図５はさらに突起および場合により層５６，５７を部分的に取り囲むポリシリコン領域５０ないし５１を示す。層５９の配向は第１の配向である。
【００３７】
図５はさらに、上下に配置された２つのビット線ＢＬとＢＢＬ、並びに端子柱１０，１１，１２，および１３を示す。端子柱は、一部はビット線から水平に、そして垂直に折曲しており、一部は直接垂直に折曲している。
【００３８】
端子およびビット線の作製は、異なる金属化面に堆積する１つのマルチステップ方法で行われる。まず３つの金属化面８０，８１，８２が識別される。これらの金属化面は、それぞれ使用される材料、例えばタングステンを水平方向に拡張するのに使用され、これらから本来のビット線が生じる。金属のない領域では、金属化面は絶縁材料、例えば酸化物からなる。３つの主金属化面に間に、例えば酸化層からなる絶縁層が配置されている。端子のトランジスタ面へのスルーコンタクトを保証するために、この絶縁層にはいわゆるコンタクトホールが設けられている。このコンタクトホールには同様に金属が充填されている。このことは図面に、第１の絶縁層については参照番号８３により、第２の絶縁層については参照番号８４により、そして第３の絶縁層については参照番号８５により示されている。
【００３９】
図６は、本発明の書き込み／読み出し回路のマルチプレクサ回路の可能なシリコンレイアウトの平面図である。ここでは２つのトランジスタＴ７とＴ８が共通のポリシリコンゲート領域６５を有しており、一方、そのソース／ドレイン領域６６，６７ないし６８，６９は相互に分離されている。２つのビット線ＢＬとＢＢＬはトランジスタ上をこれを超えて案内されており、トランジスタＴ８の場合はコンタクト３１と３２により、トランジスタＴ７の場合は３４と３５によりこれらのトランジスタのソース／ドレイン領域と接続されている。２つのビット線は中断されており、ビット線ＢＬの中断部はほぼトランジスタＴ７上に、ビット線ＢＢＬの中断部はほぼトランジスタＴ８上にある。トランジスタがＭＵＸ信号により信号線路３６およびコンタクト３０／３３を介してアクティブ化されないとき、トランジスタＴ７では端子３４と３５の間に、トランジスタＴ８では端子３１と３２の間に電流は流れず、ビット線は中断される。
【００４０】
図７は、図６に示した回路構成の切断線ＶＩＩに沿った断面を示す。ここでもトランジスタの縦型構造が明りょうである。トランジスタは、突起７０ａを形成する基板７０の他に、逆の導電型でドープされた層６７および同様に逆の導電型でドープされた層６９からなる。層６７は突起７０ａの上に配置されており、層６９は突起７０ａの横に配置されている。ポリシリコン層６５は基板７０からここでも、図示しない酸化層によって分離されている。
【００４１】
図８は、図６に示したマルチプレクサ回路の切断線ＶＩＩＩａ〜ＶＩＩＩｄに沿ったビット線および接続領域の断面図である。端子３４はビット線ＢＬから突出しており、ここではトランジスタＴ７のｎドープされた領域６６上で直接下方に突出している。この端子の後方でビット線ＢＬが中断される。図８ｂにはビット線ＢＬの別の端子３５が示されており、この端子はトランジスタＴ７のｎドープされた別のソース／ドレイン領域から再び収容されたビット線ＢＬに伸びている。図８ｃと図８ｄは同じ関係をビット線ＢＢＬと端子３１および３２について示す。ここには、使用可能な金属化面とコンタクトホールが複数あることにより（右に示されている）、絶縁層による複雑な端子構成が可能であることが示されている。
【００４２】
図９は、本発明の書き込み／読み出し回路の別の有利な実施例によるプレチャージ／イコライザ回路を示す。図示のように、３つ全てのトランジスタＴ９，Ｔ１０，Ｔ１１は共通のポリシリコン領域７１により相互に、そして導体路４９と、信号ＥＱを端子４５に供給するため接続されている。さらにトランジスタＴ９とＴ１０は共通のソース／ドレイン領域７４を有しており、このソース／ドレイン領域は端子４４を介して導体路４８と共に、信号ＶＢＬＱの供給を保証する。回路を超えて案内されるビット線ＢＬとＢＢＬは下方に分岐する。ビット線ＢＬは端子４２を介してトランジスタＴ９の第２のソース／ドレイン領域７２と接続されており、またビット線ＢＢＬは端子４０を介してトランジスタＴ１０の第２のソース／ドレイン領域７３と接続されている。ビット線ＢＬはさらに端子４３を介してトランジスタＴ１１のソース／ドレイン領域７５と接続されており、またビット線ＢＢＬは端子４１を介してトランジスタＴ１１の他方のソース／ドレイン領域と接続されている。
【００４３】
図１０はさらに、図９の本発明のプレチャージ／イコライザ回路の切断線Ｘに沿った断面を示す。図示のようにトランジスタはここでは、他の例の２倍の幅で構成されている。このことは、使用されるのが単に３つのトランジスタであり、トランジスタを順次並置する構成が可能であり、かつ有利だからである。従ってトランジスタの各々に対して完全なラスタ（例えば４Ｆ）を使用することができ、次のような比較的に広い構成も同様に可能である。すなわち２つのビット線が、端子の曲折なしにビット線の周囲で本発明の縦型トランジスタの上方ソース／ドレイン領域と接続されている構成も可能である。トランジスタは基板７７で突起７７ａの上に形成される。
【００４４】
前の図面ではそれぞれ２つのラスタと２つのビット線ペアが示されており、これにより多数のビット線がＤＲＡＭメモリに並置されていることを明らかにした。それぞれ第２の構成は、その構造の点で正確に参照符号の付した第１の構成に相当する。本発明による書き込み／読み出し回路のそれぞれ２つを図示の構成で使用することにより、所定の信号線路、ないしトランジスタの所定の素子（例えば図２のポリシリコン領域５４，５５またはソース／ドレイン領域５９，６３）が実際に、ＤＲＡＭメモリの関連領域に配置された全ての書き込み／読み出し回路により共通に使用され得ることが示されている。
【００４５】
現代のＤＲＡＭメモリに対して必要な比較的に狭いラスタを実現するために、以下の縦型トランジスタにより可能となった特性が本発明で利用される：
・縦型トランジスタは殆ど平面の面積を使用しない。
【００４６】
・チャネル長を、使用されるリソグラフに依存しないで選択することができる。
【００４７】
・１構成の全ての書き込み／読み出し増幅器に対して同じ信号、例えばＳＡＮ、ＳＡＰまたはＶＢＬＥＱを通しで、すなわち絶縁なしで、共通のソース／ドレイン領域の形態にある平面で使用することができる。
【００４８】
とりわけ従来のメモリでは、最小構造寸法Ｆが実際にはセルフィールドでだけ達成され、周縁部、すなわち書き込み／読み出し増幅器の領域では約１．５から２Ｆの構造寸法だけが使用可能である。縦型トランジスタにより達成可能な高い周期性に基づき、今や最小のリソグラフ寸法Ｆが書き込み／読み出し増幅器でも実現可能となる。
【００４９】
本来のセルアーキテクチュアを本来のＤＲＡＭマトリクスメモリ領域で作製するために縦型トランジスタを使用すれば、本発明の書き込み／読み出し回路に対する技術的付加コストを低く押させることができる。なぜなら、例えばトレンチ、ポリスペーサワード線等を基準にした縦型構造をセルフィールドから引き継ぐことができるからである。
【００５０】
縦型構造体を使用することにより、４Ｆラスタの他に面積的に有利なレイアウトが本発明の書き込み／読み出し増幅器の長手方向に可能となる。従って上に説明した縦型トランジスタのリング形状ないし包囲形状の構成によって、チャネル幅を少なくともソース／ドレイン領域の幾何幅の２倍に拡大することができる。
【００５１】
以下簡単に、本発明の書き込み／読み出し回路の製造方法について説明する。
【００５２】
まず基礎となる基板が設定に相応して、ｎドープないしはｐドープされる。続いて、リソグラフが実行され、所期の凹部ないしトレンチが個々の縦型トランジスタの間でエッチングされる。続いて新たに形成された表面が打ち込みによりドーピングされる。次のステップで、縦型トランジスタのゲート領域が酸化され、酸化層が形成される。これに続いてポリシリコンがデポジットされ、このポリシリコンはこれまでに形成された構造体全体を覆う。続いてリソグラフが実行され、これにより所期のゲート端子領域（これは例えば図５には後方に突出して明りょうに図示されており、例えば図２ではハッチングにより示されている）を形成することができる。次に異方性ドライエッチング実行し、最後に図示のポリシリコン領域を形成する。このポリシリコン領域では、典型的なスペーサが縦型トランジスタの突起の周囲に基板から突き出て構成されている。このようにして得られた構造体は図３に最も良く示されている。
【００５３】
このようにして形成された縦型トランジスタの種々の電気的素子を絶縁するために、まだ存在する全ての凹部に酸化物を充填する。次に必要な、例えばＣＭＰを用いた平坦化ステップの後、このことにより形成された平坦表面に別のフォトリソグラフを実行することができ、これによりコンタクトホール８３が形成される。コンタクトホールには金属、例えばタングステンフッ化物から析出されるタングステンを充填することができる。
【００５４】
化学機械的研磨によるさらなる平坦化の後、第１の金属化面８０をデポジットすることができる。この金属化面には続いてリソグラフ法とエッチングステップにより導体路構造が形成される。さらなるコンタクトホール／酸化層と金属化面が同じようにこの第１の構造体の上に積層される。
【００５５】
このことは金属面についても同様に可能であり、逆手の手順で行われる。ここでは最初に金属面ではなく、酸化層をデポジットする。この酸化層は、場合により２ステップ法でフォトリソグラフとエッチングにより処理される。この処理は導体路とコンタクトホール構造体が酸化物に発生するように行われる。続いてこのようにして発生したコンタクトホールと導体路の凹部に適切な金属を充填する。ここではダマシン技術を用いることができる。
【００５６】
従来のように製造され、構成された書き込み／読み出し回路に対して、縦型トランジスタの製造の際、およびトランジスタ上方で金属面を複雑に構成する際に必要な付加的ステップにより確かにコストは上昇する。しかしこのことは小型化の際の副次物として考慮しなければならない。
【図面の簡単な説明】
【図１】図１は、上に述べたようにＤＲＡＭメモリでのビット線評価のための通常の書き込み／読み出し回路を示す。
【図２】図２は、本発明の有利な実施例による本発明の書き込み／読み出し回路の評価部を示す。
【図３】図３は、図２の平面図に示された集積回路の、切断線ＩＩＩとＩＶに沿った断面図である。
【図４】図４は、図２の平面図に示された集積回路の、切断線ＩＩＩとＩＶに沿った断面図である。
【図５】図５は、本発明の有利な実施例による、２つのビット線とトランジスタペアとの接続の斜視図である。
【図６】図６は、本発明の有利な実施例によるマルチプレクサ回路の平面図である。
【図７】図７は、図６の切断線ＶＩＩに沿ったマルチプレクサ回路の縦型トランジスタの断面図である。
【図８】図８は、マルチプレクサ回路において重なって延在する２つの縦型ビット線路構成の断面図であり、図６の切断線ＶＩＩＩａからＶＩＩＩｄに沿ったものである。
【図９】図９は、本発明の有利な実施例によるプレチャージ／イコライザ回路を示す。
【図１０】図１０は、図９の切断線Ｘに沿ったプレチャージ／イコライザ回路のトランジスタの断面図である。
【符号の説明】
ＢＬ、ＢＢＬ ビット線
Ｔ トランジスタ
１０，１１，１２，１３，２０，２１，２２，２３ 端子
１８ 導体路
１６，２６ コンタクト
５０、５１ ポリシリコン層
５０ａ、５４，５５ ポリシリコンゲート領域
５８，６２ ソース／ドレイン領域
６４ 基板

Claims (17)

1. ＤＲＡＭメモリで少なくとも１つのビット線（ＢＬ、ＢＢＬ）を評価するための集積読み出し／書き込み回路において、
   該集積読み出し／書き込み回路には少なくとも、
   それぞれ同じチャネル型のトランジスタを有する評価用の２つのトランジスタペア（Ｔ１／Ｔ２，Ｔ４／Ｔ５）と、
   電圧（ＶＤＤ；ＧＮＤ）を前記トランジスタペア（Ｔ１／Ｔ２，Ｔ４／Ｔ５）に印加するための２つのトランジスタ（Ｔ３，Ｔ６）とが含まれており、
   前記トランジスタペア（Ｔ１／Ｔ２，Ｔ４／Ｔ５）において使用されるトランジスタは、縦型ＭＯＳトランジスタ（Ｔ１，Ｔ２，Ｔ４，Ｔ５）であり、
   各トランジスタペア（Ｔ１／Ｔ２，Ｔ４／Ｔ５）の縦型ＭＯＳトランジスタ（Ｔ１，Ｔ２，Ｔ４，Ｔ５）と、電圧（ＶＤＤ；ＧＮＤ）を印加するために使用されるトランジスタ（Ｔ３，Ｔ６）とは、それぞれ共通のソース／ドレイン領域（５９，６３）を有する
   ことを特徴とする書き込み／読み出し回路。
2. 電圧（ＶＤＤ、ＧＮＤ）をトランジスタペア（Ｔ１／Ｔ２，Ｔ４／Ｔ５）に印加するために使用されるトランジスタは縦型ＭＯＳトランジスタ（Ｔ３，Ｔ６）である、請求項１記載の書き込み／読み出し回路。
3. 縦型ＭＯＳトランジスタ（Ｔ１，Ｔ２，Ｔ４，Ｔ５，Ｔ３，Ｔ６）の共通のソース／ドレイン領域（６３）は電圧源（ＶＤＤ、ＧＮＤ）とＳＥＴ線路（１７，２７）を介して接続されている、請求項２記載の書き込み／読み出し回路。
4. トランジスタペア（Ｔ１／Ｔ２，Ｔ４／Ｔ５）に対して使用される縦型ＭＯＳトランジスタ（Ｔ１，Ｔ２，Ｔ４，Ｔ５）は少なくとも１つのビット線（ＢＬ、ＢＢＬ）に対して横方向の幅を有しており、該幅は、次のビット線までに必要な間隔を含むビット線の幅を包含した幅にほぼ相当する、請求項１から３までのいずれか１項記載の書き込み／読み出し回路。
5. 少なくとも１つのビット線（ＢＬ、ＢＬＬ）を接続するためのマルチプレクサ回路（Ａ）を有しており、
   該マルチプレクサ回路（Ａ）に対して使用されるトランジスタは縦型トランジスタ（Ｔ７，Ｔ８）である、請求項１から４までのいずれか１項記載の書き込み／読み出し回路。
6. マルチプレクサ回路（Ａ）の少なくとも一部は共通のポリシリコンゲート領域（６５）を有する、請求項５記載の書き込み／読み出し回路。
7. 縦型トランジスタ（Ｔ７，Ｔ８）の共通のポリシリコンゲート領域（６５）はマルチプレクサ信号源（ＭＵＸ）と接続されている、請求項６記載の書き込み／読み出し回路。
8. プレチャージ／イコライザ回路（Ｃ）を有し、
   該プレチャージ／イコライザ回路（Ｃ）に対して使用されるトランジスタは縦型トランジスタ（Ｔ９，Ｔ１０，Ｔ１１）である、請求項１から７までのいずれか１項記載の書き込み／読み出し回路。
9. プレチャージ／イコライザ回路（Ｃ）の縦型トランジスタ（Ｔ９，Ｔ１０，Ｔ１１）の少なくとも一部は共通のポリシリコンゲート領域（７１）を有する、請求項８記載の書き込み／読み出し回路。
10. 縦型トランジスタの共通のポリシリコンゲート領域（７１）はイコライザ信号源（ＥＱ）と接続されている、請求項９記載の書き込み／読み出し回路。
11. プレチャージ／イコライザ回路は少なくとも１つのビット線の各々に対してトランジスタ（Ｔ９，Ｔ１０）を有し、
    該トランジスタはソース／ドレイン領域において電圧源（ＶＢＬＥＱ）と接続されており、
    当該ソース／ドレイン領域は共通のソース／ドレイン領域を（７４）を形成する、請求項８から１０までのいずれか１項記載の書き込み／読み出し回路。
12. 縦型ＭＯＳトランジスタは、チャネル領域として基板材料に配置された突起（６４ａ，７０，７７）と、該突起（６４ａ）に配置された第１ソース／ドレイン領域としての層（５６，５７，５８，６０，６１，６２，６６，６７，７２，７３）と、基板上で該突起（６４ａ，７０，７７）の横に配置された第２ソース／ドレイン領域としての層（５９，６３，６９，７６）と、ポリシリコン領域（５０，５２，５４，６５，７１）とを有し、
    前記第１ソース／ドレイン領域としての層と第２ソース／ドレイン領域としての層とは、それぞれ基板と逆の導電型でドープされた材料からなり、
    前記ポリシリコン領域は、前記突起（６４ａ，７０，７７）の側壁、および該突起（６４ａ、７０，７７）の側壁から第２ソース／ドレイン領域への移行部に配置されている、請求項１から１１までのいずれか１項記載の書き込み／読み出し回路。
13. 前記突起（６４ａ、７０，７７）は、トランジスタペア（Ｔ１／Ｔ２，Ｔ４／Ｔ５）のトランジスタにおいて、該突起がビット線のラスタに適合する幅を有する、請求項１２記載の書き込み／読み出し回路。
14. 突起（６４ａ、７０，７７）は、これがビット線のラスタを満たす幅を有する、請求項１２または１３記載の書き込み／読み出し回路。
15. 書き込み／読み出し回路は２つのビット線路（ＢＬ，ＢＢＬ）と接続されている、請求項１から１４までのいずれか１項記載の書き込み／読み出し回路。
16. ２つのビット線（ＢＬ，ＢＢＬ）は書き込み／読み出し回路の上方で、ＤＲＡＭメモリの主面を基準にして上下に重なって配置されている、請求項１５記載の書き込み／読み出し回路。
17. ビット線の縦型ＭＯＳトランジスタとの接続は、実質的に垂直方向の線路（１０，１１，１２，１３，２０，２１，２２，２３，３１，３２，３４，３５，４０，４１，４２，４３）を介して行われる、請求項１から１６までのいずれか１項記載の書き込み／読み出し回路。

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