TW501133B - Write-/read-circuit with vertical-transistors for DRAM-memory - Google Patents

Description

501133 A7 B7 五、發明說明（） 本發明涉及DRAM之寫入-/讀出放大器’其是以垂直式 電晶體構成。 動態隨機存取記憶體是儲存數位資訊所用之最重要之記 憶體形式。每一 DRAM記億胞是由一個電晶體（用來控制此 記憶胞）及一個電容器（用來儲存電荷）所構成。電荷用來 表示此記憶胞中所儲存之資訊。 各記憶胞連接成矩陣形式之配置。所謂字元線及位元線 都連接至每一記憶胞，其中一列之全部之記憶胞是與相同 之字元線或與二條字元線相連接，此二條字元線分別與每 一第二記億胞相連接且此記憶胞矩陣之每一列是與一條或 二條位元線相連接。藉由一條指定之字元線受到驅動，則 可經由與此字元線相楗之全部記憶胞之位元線來讀出或寫 入這些記憶胞或更新其資訊內容。DRAM記憶胞中此種更新 是需要的，這是因爲漏電流（特別是積體式元件中者）會使 電容中所儲存之電荷隨時間而消失。 經濟部智慧財產局員工消費合作社印製 爲了讀出記憶胞中所含有之資訊或對這些資訊進行更新 ，則須使用所謂寫入-/讀出電路，其分別與二條位元線 相連接。此種與二條位元線之連接可對電荷之不同進行比 較且因此可使記憶胞內容之評估簡單化。 第1圖是此種先前技術中已爲人所知之寫入-/讀出裝置 ，其用來讀出DRAM記憶胞之內容。此電路基本上由多工器 A，評估器B及預先電/等化器C所構成。具有正反器之評 估器B形成此電路之核心，正反器由二個同極性之電晶體 所構成，即，由nMOS電晶體T1和T2或pMOS電晶體T4和 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 501133 A7 B7 五、發明說明（ T5所構成。在本例子中，該寫入-/讀出放大器是與二條位 元線（即，位元線BL和參考位元線BBL)相連接。BBL經由 接點10而與電晶體T1之閘極相連接，BL則經由接點12而 與電晶體T2之閘極相連。此外，BBL經由接點1 1而與電晶 體T2之源極/汲極區相連接且BL經由接點1 3而與電晶體 T1之源極/汲極區相連。此二個電晶體之另一源極/汲極 區經由SAN接點1 4而與電晶體T3相連接，電晶體T3可經 由接點1 5藉由信號線（或導電軌）1 7上之信號NSET而被切 換，以便可接通至接地電位（GND)。這是藉由接地線1 8和 接點16(其連接至電晶體T3之另一源極/汲極區）來達成。 第二電晶體對（pai r )(由電晶體T4和T5所構成）是以相同 之方式與位元線BL和BBL相連接，但VDD (不是接地電位） 施加至電晶體T6。此種電路配置使可能之信號狀態分離成 明確之信號位準，其允許記憶胞內容以邏輯1或邏輯0來 計算。 多工器A由電晶體T7 (用於位元線BL )和T8 (用於位元線 BBL)所構成。位元線BL經由接點34而連接至電晶體T7之 之源極/汲極區，位元線BBL則經由接點3 1而連接至電晶 體T8。多工器信號可經由多工線36而傳送至電晶體T7和 T8之接點33和30，使電晶體T7和T8接通。在接通時， 此種在BL或BBL上之電壓經由接點35和32而繼續傳送。 預充電/等化器C由電晶體T9，T10和T11所構成。當 BBL經由接點40而連至電晶體T10之源極/汲極區時，貝I] BL經由接點42而與電晶體T9之源極/汲極區相連。此二 -4- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請 先 閱 讀 背 © 之 注 意. 事 項 再‘ 填 寫 訂 線 經濟部智慧財產局員工消費合作社印製 501133 A7 B7____ 五、發明說明（3 ) 個電晶體T9和T1 0之另一源極/汲極區經由接點44而與 VBLEQ-信號線46相連接。電晶體T11在其具有二條位元線 之源極/汲極區中經由接點4 1而與BBL相連接且經由接點 43而與BL相連接。電晶體T9，T1 0和T1 1之全部之三個閘 極區經由接點45而與等化線47相連。此處所述之寫入-/ 讀出用之電路是用作一種例子。其不會限制本發明之範圍 且可有很多不同之形式。 經濟部智慧財產局員工消費合作社印製 (請先閱讀背面之注意事項再填寫^ -I線. DRAM記憶體模組會受到很大之成本壓力。目前之DRAM 記憶體實際上只由積體半導體製成，其中在積體電路上直 接以矽晶圓結構之形式形成各記憶胞，字元線（包括字元 線控制器），位元線（包括位元線控制器）等等所構成之配 置。在製成積體電路時之主要成本是所使用之矽表面之大 小。在現有之成本中須力求使固定數目之記憶胞（包括其 支撐邏輯元件）所需之晶片面積儘可能小。由於成本原因 ，則持續地縮小實際上是永久需要的。DRAM記憶胞之原有 結構亦須永久地被最佳化。此種DRAM記億胞之結構由1 Gb i t時代開始所需之面積小於8F2，其中F是微影術所可 產生之最小之結構大小或一系列平行之位元線中一條位元 線之網目（raster)寬度之一半。此種面積變小之結果就位 元線結構而言會由"折疊式（f ο 1 ded ) ”槪念（其中二條字元線 相鄰地並行，其分別對應每一第二個記憶胞）轉移至所謂H 開放式（open)"槪念，其中只使用一條字元線，一列之每一 記憶胞都可對此條字元線起反應。二條相鄰位元線之電荷 量間之比較以此方式是不可能的。因此，一條平行之參考- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 501133 A7 B7_ 五、發明說明（4 ) 位元線不可作爲參考用。反之，一條參考-位元線延伸至 另一個記憶胞陣列，以便另外可對一已反應之位元線之電 壓及一條未反應之參考-位元線之電壓進行比較。由於不 需第二條平行之位元線，則用於該寫入-/讀出放大器之 寬度即可縮小。由於DRAM記憶胞變小，則在傳統之字元線 -和位元線-配置中用於該寫入讀出放大器之空間在寬 度上由目前之8F下降至4F。在另一實施例中，二條位元線 上下重疊地配置著，此二條位元線例如以條形方式延伸至 相鄰之不同之記憶胞陣列中。 傳統式習知之寫入-/讀出放大器不可設置在此種仍可 使用之已變小之空間中。因此，目前不能提供一種相鄰配 置之寫入-/讀出放大器（其是以新式DRAM記憶胞間之間 距來形成）。反之，在晶片上需使寫入-/讀出電路之配置 依據已變小之記憶胞來調整。但此種配置又可使即將設置 之寫入讀出電路之面積需求增大且因此會對每一各別 之DRAM記憶體模組之總成本有不良之影響。 本發明之目的是提供一種寫入-/讀出電路，其可嵌入 現代DRAM記憶模組之只有4F寬度之此種較小之網目 (r a s t e r)中 ° 此目的是依據申請專利範圍第1項之DRAM記憶體中提供 一種積體式寫入讀出電路來達成，且在申請專利範圍 第21項中於積體式DRAM記憶體之寫入-/讀出電路中使用 垂直式電晶體。 本發明之其它有利之形式，外觀及細節描述在申請專 -6- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫 ^寫本頁- 訂· 經濟部智慧財產局員工消費合作社印製 5〇1133 A7 B7 1、發明說明（） 利範圍各附屬項，說明書及圖式中。 本發明所依據之原理是··傳統形式之通常用於寫入-/ 讀出電路中之各電晶體之至少一部份是由所謂垂直式電晶 體所取代，其中各種不同之摻雜區上下重疊地配置著。使 用垂直式電晶體可較使用傳統式電晶體時節省足夠之空間 ，以便在較小之網目寬度中確保此寫入-/讀出電路可配置 於網目中。 因此，本發明係針對一種積體式寫入-/讀出電路以便 對DRAM記憶體中至少一條位元線進行評估，此種電路之特 徵是··至少一個用在寫入-/讀出電路中之電晶體是垂直 式電晶體。 此寫入-/讀出電路就像一般情況一樣具有至少二個不 同通道形式之一對電晶體，其中這些電晶體可以是垂直式 電晶體。由於此電晶體對（pa h)通常形成此寫入讀出 電路之核心，則以此種方式可覆蓋一種足夠小之空間， 以達成本發明之目的。 爲了在此電晶體對之內部中達成一種特別省空間之垂直 式電晶體配置，則這些電晶體具有共同之源極/汲極區時 是有利的，經此種共用之區域可提供各別所需之電壓 (SAN-，SAP-輸入端）。由於每一電晶體對之電晶體之源極 /汲極區之一分別處於一種共同之電位，此種解法可使晶 片上所需之矽區更簡化。 使用各電晶體使操作各電晶體對所用之電壓（VDD，GND) 接通至各電晶體對。依據本發明，這些電晶體亦可以是垂 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫木頁) 經濟部智慧財產局員工消費合作社印製

501133 經濟部智慧財產局員工消費合作社印製 A7 B7__五、發明說明（6 ) 直式電晶體。 此電路之進一步簡化以下述方式達成：任意電晶體對之 垂直式電晶體以及接通此電晶體對之電壓所用之垂直式電 晶體都具有一個共用之源極/汲極區。 如第1圖所示，各電晶體對之源極/汲極區是與所屬之 開關電晶體相結合，因此形成了一種共同之源極/汲極井 (we 11)之架構。各垂直式電晶體之共同之源極/汲極區可 經由一種設定（SET)線（其依據電晶體之型式而爲NSET線或 PSET線）而與電壓源（VDD或GND)相連接。 爲了達成所力求之空間節省效果，則各電晶體對所用之 垂直式電晶體在垂直於至少一條位元線之方向中須具有一 種寬度，使此寬度等於位元線之網目寬度。位元線之網目 寬度之範圍包含一條位元線之寬度（其包括此種至少一條 位元線所需之距離）。以此種方式可確保：每一電晶體對 所需之二個電晶體可相鄰地配置，這樣可簡化各共用之源 極/汲極區之使用。 本發明之寫入-/讀出電路另外具有一種多工電路以接通 至少一條位元線，其中此多工電路所用之各電晶體是垂直 式電晶體。此寫入-/讀出電路中藉助於垂直式電晶體所形 成之其它模組可消除此佈局中之其它瓶頸。此多工電路亦 可設計成裝設在一預設之網目中。 ^ 爲了進一步節省空間，則垂直式電晶體之至少一部份可 具有一個共用之多晶矽-閘極區以接通全部之位元線。所 謂"全部"位元線此處是指配屬於一種指定之寫入-/讀出 電路之全部之位元線，而不是指存在於DRAM記憶體中之全 部之位元線。 垂直式電晶體之共同之多晶矽-閘極區可另外與多工器 (請先閱讀背面之注意事項再填寫·一

· 線- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 501133 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（7) 信號源相連接，以便經由閘極區來切換各電晶體。 最後’本發明之寫入-/讀出電路可具有一種預充電/ 等化器，其所用之各電晶體可以是垂直式電晶體。 因此’本發明之整個寫入-/讀出電路之上述三個部份 之電路至少在一部份中亦可設有垂直式電晶體。當整個寫 入-/讀出電路中之全部電路都以垂直式電晶體來製成時 是特別有利的，以便符合現代DRAM記憶體之預設之狹窄之 網目。 該預充電/等化電路之垂直式電晶體之至少一部份較佳 是具有一個共用之多晶矽-閘極區。此處亦尋求上述之原理 以便藉由共用之結構以矽來形成不同電晶體之可連接之區 域，使能簡易地保持整個結構而減少空間需求。 該預充電/等化電路之垂直式電晶體之共用之多晶矽-閘極區較佳是與等化-信號源（EQ)相連接。 此外，至少每一條位元線用之預充電/等化電路都具有 一個電晶體（其一個源極/汲極是與電壓源相連接），各電 晶體之這些源極/汲極區形成一個共同之源極/汲極區。 就構造而言，這些垂直式電晶體在基板材料上較佳是分 別具有：一個凸起，其側壁用作通道；一種配置在此凸起 上之由基板材料構成之層，其具有一種與基板相反之摻雜 以作爲第一源極/汲極區；一種配置在基板上該凸起附近 之由基板材料構成之層，其具有一種與基板相反之摻雜以 作爲第二源極/汲極區；以及一種配置在該凸起之側壁上 且配置在由該凸起之側壁至第二源極/汲極區之接面上之 由多晶矽構成之閘極區。此多晶矽可另外形成一種多晶矽接 -9- (請先閱讀背面之注意事項再填寫本頁)

線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 -------- B7____ 1、發明說明（8 ) 觸區，以便與閘極區相接觸。 由於此種垂直式電晶體之有利之配置，則相對於傳統式 水平配置之電晶體而言可節省很多空間。可形成此種凸起 ’使其在電晶體對之電晶體中具有一種寬度，其允許電晶 體嵌入此位元線之此種寬度之網目中，即，此種寬度等於 位元線之網目寬度之一半（因爲亦須形成一些中間區）。在 形成這些結構時因此可接近微影術之最小値。其它電晶體 可具有一種凸起，其寬度等於位元線之網目寬度。使各電 晶體具有整個網目寬度直至下一條位元線爲止且須配合二 種網目寬度。這在下述情況是較佳的：當一條位元線或每 一位元線組（g roup )不必設置二個相鄰之電晶體而只需設 置一個時，但此一電晶體可能須由二條位元線所操控。 本發明之寫入-/讀出電路之特徵是：其與二條位元線 相連接。一種具有二條位元線之配置對應於目前之方式來 設計此寫入-/讀出電路而使電晶體對之使用更簡單，這 是因爲各電晶體可由二條位元線供電。這些位元線可延伸 至DRAM記憶體之不同之側面，當然最好使此二條位元線延 ^ 伸至記憶體之一側。在此種情況下，可在寫入-/讀出電 路上相對於此DRAM記憶體之主面而重疊地配置二條位元線 。位元線與垂直式電晶體間之連接可經由垂直之導電軌（ 其由位元線向下到達各電晶體）而達成。 此外，本發明亦涉及此種垂直式電晶體應用在積體式 DRAM記憶體之寫入讀出電路中。本發明此種應用之優 點可參考本發明之寫入-/讀出電路之實施形式，且全部 -10- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫 脖^! · --線- 經濟部智慧財產局員工消費合作社印製 501133 A7 ___B7___ 五、發明說明（9 ) 內容以此爲參考。 本發明以下將依據圖式中具體之實施例來詳述。 圖式簡單說明： 第1圖如上所述之評估DRAM記憶體中之位元線所用之 一般寫入-/讀出電路。 第2圖本發明較佳實施形式中寫入-/讀出電路中之評 估電路。 第3，4圖在第2圖中以俯視圖所示之積體電路中沿著 切線ΙΠ和IV所示之橫切面。 第5圖本發明較佳之實施例中二條位元線與一對電晶 體相連時之三維空間之圖解。 第6圖本發明較佳之實施形式中多工電路之俯視圖。 第7圖 多工電路中垂直式電晶體沿著第6圖之切線VI 所示之橫切面。 第8圖 沿著第6圖之切線Vi a至Vi d以橫切面表示此 多工電路中二條垂直上下延伸之位元線之配置。 第9圖 本發明較佳實施形式中一種預充電/等化電路 之俯視圖。 經濟部智慧財產局員工消費合作社印製 第10圖預充電/等化電路之電晶體沿著第9圖之切線 X之橫切面。 第2圖是一種評估電路且是本發明之寫入-/讀出電路之 核心。此圖以俯視圖顯示一對電晶體之二個不同之區域， 其不同處是其電晶體之內部配置（β卩，不同層之摻雜區）。 第2圖所示之矽區之配置形成一種電路，其對應於第1圖 -11- ^紙張尺度適i中國國家標準（CNS)A4規格(210><297公爱） 雄 經濟部智慧財產局員工消費合作社印製 501133 A7 B7__ 五、發明說明（Μ) 之評估電路B。相同之結構因此以相同之參考符號來表示。 由此圖之上部區發出二條垂直上下配置之位元線BL和BBL ，其經由電晶體T1和T4且平行於DRAM記憶體之平面而延 伸。由這些位元線分出一些垂直向下之接點。第2圖中以 陰影線表示之面來顯示各電晶體T1至T4，T3及T6之多晶 矽區。未以陰影表示之區域56(T1中者），57(T2)，60 (Τ4)和61(Τ5)是各電晶體之η-摻雜區（56，57)或ρ-摻雜區 (60，6 1 )，其用作源極/汲極區。這些源極/汲極區及圍 繞其之多晶矽區全部埋入ΤΙ，Τ2，Τ3(59)之平面式η-摻雜 層中或埋入Τ4，Τ5和Τ6(6 3)之共同之ρ-摻雜層中。這些 不同矽區之三維構造由第3, 4圖來表示，其中第3圖是位 元線方向中之橫切面，而第4圖是垂直於位元線之橫切 面。如圖所示，此基板64 (其在電晶體Τ1和Τ2中具有ρ-摻雜區）位於其它所使用之結構元件之下方。基板凸起64a 由基板64中凸出，其可確保本發明中所用之電晶體之垂直 式配置。在凸起上配置一種相反摻雜之層56(第3圖中是 η-摻雜），其用作所示電晶體之源極/汲極區，此凸起在所 有側面上由多晶矽50所圍繞。在多晶矽-閘極區50a和基 板凸起64a(或層56)之間另外存在一種氧化物層，其未顯 示。如第3圖所示，多晶矽-閘極區50a轉移成多晶矽接觸 區50b，其用來與位元線相接觸。其它電晶體T2，T4，T5之 構造（除了摻雜區以外）是與第3圖所示之電晶體Τ1之構造 相同。 第2，3圖亦顯示垂直配置之電晶體Τ3和Τ6，其用來接 -12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫) . ^1133 A7 B7 五 ______ 經濟部智慧財產局員工消費合作社印製 發明說明（11) 通此電壓VDD(或接地電壓GND)至垂直式電晶體。所需之電 壓經由導電軌18(用於GND)或28(用於VDD)而送達，這些 導電軌利用各接觸區1 6或26而達到電晶體T3和T6之源 極/汲極區58或62。電晶體T3和T6藉由其多晶矽-閘極 區54或55(其同樣垂直於一種凸起）經由接點15和25以及 導電軌17和27而利用信號NSET或PSET來接通或關閉。 因此，能以較簡易之方式形式第1圖之電路之SAN接點1 4 或SAP接點24。如第1圖所示，各接點10，12，20和22 用來使位元線可與電晶體ΤΙ，T2，T4和T5之閘極區相連 接。同理，各接點1 1，1 3，2 1和23用來使位元線可與電 晶體ΤΙ，T2，T4和T5之第一源極/汲極區相連接。 由位元線至各電晶體之這些接點之具體形式以此對電晶 體Τ1/Τ2爲例顯示在第5圖之三維空間中。此處相同之參 考符號表示相同之特徵。此圖顯示：多晶矽區50和5 1如 何圍繞各基板凸起64a及各層56，57且在下部區中如何形 成一種具有表面之特定之方塊50b，51b，在此種表面上可 設置各接點10，12。各接點11，13配置在層57或56上。 第5圖淸楚地顯示本發明所用之垂直式電晶體之構造，其 由下述各部份所構成：一種預定摻雜度之層56，57 ; —種 由相反摻雜之基板64所構成之凸起64a，其上施加該層56 和57 ; —種配置在溝（其介於凸起和凸起側面之間）中之層 59(其在第一方位中）；以及多晶矽區50或51 (其圍繞該凸 起且其一部份可能圍繞該層56和57)。 第5又顯示二條上下配置之位元線BL和_ BBL以及各終端 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 501133 A7 ___B7____ 五、發明說明（12) 圓柱1 0，1 1，1 2和1 3 (其一部份由位元線水平地延伸然後 垂直地折彎，另一部份則直接垂直地延伸）。 (請先閱讀背面之注意事項再填寫 各接點及位元線之構造是以多階段之方法來形成，其沈 積在不同之金屬面上。首先須辨認此三個金屬面80, 81和 82，其用來水平地擴大所使用之材料（例如，鎢）且各別之 位元線亦由此種材料所構成。在無金屬之區域中這些金屬 面由隔離材料（例如，氧化物）所構成。在此三個主金屬面 之間配置各隔離層（例如，氧化物層）。爲了確保各接點可 穿透至電晶體平面，則須在各隔離層中設置所謂接觸孔， 其同樣以金屬塡入，這在圖中就第一隔離層而言是以參考 符號83表示，第二隔離層中以參考符號84表示，第三隔 離層中是以參考符號85表示。 •線' 經濟部智慧財產局員工消費合作社印製 第6圖以俯視圖顯示本發明寫入-/讀出電路之多工電 路之可能之矽佈局（layout)。此二個電晶體T7和T8具有 共同之多晶矽-閘極區65，其源極/汲極區66，67或68， 69互相隔開。此二條位元線BL和BBL經由這些電晶體而離 開且與接觸區31，32 (電晶體T8中者）或34，35 (電晶體T7 中者）相連接。此二條位元線被中斷，其中此位元線BL之 中斷區是在電晶體T7上方，而位元線BBL之中斷區是在電 晶體T8上方。只要這些電晶體不是由經由信號線36和接 觸區30/ 33之多工信號所驅動，則在電晶體T7之接點34 和35之間或電晶體T8之接點3 1和32之間都不可能有電 流流通而使位元線中斷。 第7圖是第6圖所示之電路配置中沿著橫向切線W所示 -14- 本紙張尺度適用中國國家標準（CNS)A4規格（21(^ 297公6 501133 A7 B7 五、發明說明（) (請先閱讀背面之注意事項再填寫 之撗切面。此處亦可明顯地辨認各電晶體之垂直結構’除 了基板70(其形成一種凸起70a)外’此種垂直結構由一種 位於凸起上之相反摻雜之層67及一種同樣是相反摻雜之層 69(其在凸起70a之旁）所構成。此多晶矽區65亦藉由未顯 示之氧化物層而與基板70相隔開。 «. 第8圖是位元線及第6圖所示多工電路之各終端區沿著 切線VIII a至VID d之橫切面。位元線BL之接點34直接在電晶 體T7之η-摻雜區 66上向下突出。此位元線BL在此接點 之後中斷。第8b圖是位元線BL之另一接點35，其由電晶 體T7之另一 n-摻雜之源極/汲極區延伸至這些又再出現之 位元線BL。第8c和8d圖就位元線BBL和各接點3 1，32而 言顯示相同之事實。特別是顯示：由於許多可供使用之金 屬面（如右方所示者）及經由各隔離層之接觸孔，則各接點 之構造可能又是很複雜的。 經濟部智慧財產局員工消費合作社印製 第9圖是本發明寫入-/讀出電路之另一較佳實施形式之 預充電/等化電路。由圖可知，全部三個電晶體T9，T1 0 和T11藉由共同之多晶矽區71而互相連接且與導電軌49 相連接以便經由接點45而提供此信號EQ。此外，電晶體 T9和T10具有一個共用之源極/汲極區74，其經由接點44 利用該導電軌48而提供此信號VBLQ。經由此電路而離開之 位元線BL和BBL向下形成分支。位元線BL以接點42來和 電晶體T9之第二源極/汲極區72相連，位元線BBL經由 接點40而與電晶體T10之第二源極/汲極區73相連。位 元線BL另外經由接點43而與電晶體ΤΙ 1之源極/汲極區 -15- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ^1133 A7 一 ___Β7____ τ . 14 五、發明說明（） 75相連，位元線BBL經由接點41而與電晶體Til之另一源 極/汲極區76相連。 第1 0圖是本發明第9圖預充電/等化器之沿著切線X所 示之橫切面。如圖所示，各電晶體之寬度是其它實施例者 之二倍。其原因是：由於只使用三個電晶體，則電晶體依 序配置是可能的且具有意義，使對每一電晶體而言都可使 用整個網目（例如，4F)，且以較寬之方式同樣使二條位元 線可與本發明之垂直式電晶體之上部源極/汲極區相連接 而不盤繞位元線周圍之各接點。各電晶體在基板77中之凸 起77a上形成。 在前述之圖式中又分別顯示二個網目，因此有二個位元 線對（pa i r )，以便顯示：許多位元線相鄰地配置在DRAM記 憶體中。第二個配置在構造上恰巧與第一配置（其設有參 考符號）相同。在圖式中顯示本發明之二個寫入讀出電 路，則可顯示：一些指定之信號線或各電晶體中一些指定 之元件（例如，第2圖中多晶矽區54，55或源極/汲極區 59, 63)事實上可由全部之寫入-/讀出電路（其配置在DRAM 記憶體之相連之區域中）所共用。 經濟部智慧財產局員工消費合作社印製 爲了可製成現代DRAM記憶體所需之較狹窄之網目，則在 本發明中可利用垂直式電晶體來使用以下之一些可能之特 性： -垂直電晶體幾乎不使用平面式之面積， -可選取通道長度而與所使用之微影術無關， -就此配置之全部之寫入讀出放大器而言，相同之信 -16- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 501133 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明說明（） 號（例如，SAN，SAP或VBLEQ)可在一種共同之源極/汲極 區形式之平面中通過（β卩，不會被隔離）。 此外，在傳統之記憶體中該最小之結構大小F事實上只 可在記億胞陣列中達成，而在周邊中（即，在寫入-/讀出 放大器中）只有1 . 5至2F之結構大小可供使用。但由於垂 直式電晶體可達成較高之週期性，則現在亦可在寫入-/讀 出放大器中達成微影術中最小之値F。 在原來之DRAM矩陣式記憶體區域中提供原來之記憶胞架 構時若使用垂直式電晶體，則本發明之寫入-/讀出電路 所需之技術上之額外費用可保持很小，這是因爲垂直式結 構（例.如，溝渠，多晶矽-間隔層（spacer)-字元線，等等） 可由記憶胞陣列所容納。 使用垂直式結構除了一種4F網目外亦可在本發明之寫入 -/讀出放大器之縱向中達成一種面積較小之佈局。因此 ，藉由上述環形或外包形之垂直式電晶體，則可使通道寬 度至少放大成源極/汲極區之幾何寬度之二倍。 以下簡短地描述本發明之寫入-/讀出電路之製造方法。 首先，依據預設情況對位於下方之基板進行η-摻雜或p-摻雜。然後進行一種微影術，使各垂直式電晶體之各凸 起之間已設置之各凹口或溝渠被蝕刻而去除。然後藉由植 入對新形成之表面進行摻雜。在下一步驟中使垂直式電晶 體之閘極區被氧化，以形成一種氧化物層。接著沈積一種 多晶矽層，其覆蓋目前爲止所形成之全部結構，然後進行 一種微影術，以去除該已形成之閘極-終端區（其在第5圖 -17- (請先閱讀背面之注音？事項再填寫 裝--- 寫; · 線. 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 501133 Α7 Β7 五、發明說明（16) 中以向下突出之方式而示出，在第2圖中則以陰影表示）。 最後，以非等向性之乾蝕刻來形成所示之多晶矽區，其中 典型之間隔層（space r)圍繞各垂直式電晶體之凸起而形成 於基板上。這樣所形成之結構顯示在第3圖中。 這樣所形成之垂直式電晶體中爲了隔離各種不同之電性 元件，則已存在之全部凹口中須以氧化物塡入。在進行所 需之整平步驟（例如，CMP)之後，可在這樣所形成之平面式 表面上進行另一微影術過程，以形成各接觸孔83，其中可 以金屬（例如，鎢）塡入，此種鎢是由氟化鎢中分離而得。 在以化學-機械式拋光（CMP)法進行另一次整平之後可沈 積第一金屬面80，然後藉由一種微影術及一種蝕刻方法而 形成其導電軌結構。其它接觸孔/氧化物層及金屬面以相 同之方式重疊於第一金屬面80上。 各金屬面同樣可以相反之方式來進行。此處並非首先沈 積此金屬面，而是先沈積氧化物層。這同樣以二階段之方 法藉由微影術及蝕刻來處理，以便在氧化物中形成各導電 軌及各接觸孔結構。這樣所形成之各接觸孔及導電軌之各 凹口中然後以適當之金屬塡入。此處即屬雙鑲嵌 (D a m a s c e η )技術。 在製成此種垂直式電晶體以及在這些電晶體上複雜地形 成各金屬面時相對於以傳統方式製成該寫入-/讀出電路 時所需之額外步驟會造成較大之成本，其必須針對微小化 程度所得之利益來考慮。 -18- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注咅？事項再填寫^kc «. -4· 經濟部智慧財產局員工消費合作社印製 501133 A7 B7___ 五、發明說明（17 ) 符號之說明 10，11，13，14，15,24,25....接點 16,26.....接觸區 1 7,1 8,27,28,48,49 .......導電軌 30,3 1 ,32,3 3,34,35 .....接觸區 36......信號線 40,41 ,42,43,44,45 .....接點 50,51，71 .....多晶矽 50a____多晶矽-閘極區 50b....多晶矽-接觸區 54,55 ____多晶矽-閘極區 5 6，5 7 .... η -摻雜區 58,59, 62,63, 66,67,68,69 ____源極 / 汲極區 60，61 ... .ρ-摻雜區 64,70,77. . . ·基板 64a，70a，77a. ...凸起 72,73,74,75,76 ____源極 / 汲極區 80,8 1 ,82 .....金屬面 經濟部智慧財產局員工消費合作社印製 83,84,85 .....隔離層 F.........微影術最小之結構大小 BL，BBL____位元線 T1〜T11...電晶體 •19 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

1. 501133 ί / v‘， ;，/'j 就 1 士 _L. . _六、申請專利範圍 第90104538號「DRAM記憶體中具有垂直式電晶體之寫入-/ 讀出電路」專利案 （91年5月修正） 六申請專利範圍 1. 一種積體式寫入-/讀出電路，其用來評估DRAM記憶體 中至少一條位元線（BL，BBL)，其特徵爲：至少一個用在 該寫入-/讀出電路中之電晶體是垂直式電晶體。 2. 如申請專利範圍第1項之寫入-/讀出電路，其中其具有 至少二對電晶體（T1/T2，T4/T5)，各電晶體分別具有相同 之通道型式以進行評估，且此寫入讀出電路之電晶體 對（paii:)(Tl/T2，T4/T5)所用之各電晶體是垂直式電晶體 (T1，T2，T4，T5)。 3. 如申請專利範圍第2項之寫入-/讀出電路，其中每一對 電晶體（Τ1/Τ2，Τ4/Τ5)之垂直式電晶體具有一個共用之源 極/汲極區（63)。 4. 如申請專利範圍第2或3項之寫入讀出電路，其中接 通各電壓（VDD，GND)至各對電晶體（Τ1/Τ2，Τ4/Τ5)所用之這 些電晶體是垂直式電晶體（Τ3，Τ6)。 5. 如申請專利範圍第4項之寫入-/讀出電路，其中每一對 電晶體（Τ1/Τ2，Τ4/Τ5)之垂直式電晶體（1'1，12，了4，丁5)及接通 各電壓（VDD;GND)所用之垂直式電晶體（Τ3，Τ6)具有一個 共用之源極/汲極區（63)。 6. 如申請專利範圍第5項之寫入讀出電路，其中垂直式 電晶體（丁1，12，了4，15，丁3，丁6)之共同之源極/汲極區（63)經 由設定（SET)線（17，27)而與電壓源（VDD，GND)相連接。 501133 ^ 丨_1111111 一 _______f 「_.…一 L_「_ - |Ί -一 --------.」 六、申請專利範圍 7·如申請專利範圍第2項之寫入-/讀出電路，其中各對電 晶體（T1/T2，T4/T5)所用之垂直式電晶體（了1，了2，了4汀5)在垂 直於至少一條位元線（BL，BBL)之方向中具有一種寬度， 其等於網目寬度。 8·如申請專利範圍第1或2項之寫入-/讀出電路，其中其 具有一種多工電路（A)以接通至少一條位元線（BL，BBL)， 此多工電路（A)所用之電晶體是垂直式電晶體（T7，T8)。 9.如申請專利範圍第8項之寫入-/讀出電路，其中此多工 電路（A)之垂直式電晶體（T7，T8)之至少一部份具有共用 之多晶矽-閘極區（65)。 1〇·如申請專利範圍第9項之寫入-/讀出電路，其中此垂直 式電晶體（T7，T8)之共用之多晶矽-閘極區（65)是與多工 信號源（MUX)相連。 11.如申請專利範圍第1項之寫入-/讀出電路，其中其具有 一種預充電/等化電路（C)且此預充電/等化電路（C)所用 之電晶體是垂直式電晶體（T9，T10，T11)。 1Ζ如申請專利範圍第11項之寫入-/讀出電路，其中此預 充電/等化電路（C)之垂直式電晶體（Τ9，Τ10，Τ11)之至少 一部份具有一個共用之多晶矽-閘極區（71)。 η如申請專利範圍第12項之寫入-/讀出電路，其中各垂 直式電晶體之共用之多晶矽-閘極區（71)是與一種等化-信 號源（EQ)相連接。 14.如申請專利範圍第11，12或13項之寫入-/讀出電路，其 中至少每一條位元線用之預充電/等化電路具有一種電 91·:5· ΜΓΓ :/ :一，丨 六、申請專利範圍 晶體（Τ9，Τ10)，其在源極/汲極區上是與電壓源（VBLEQ) 相連接且此源極/汲極區形成一個共用之源極/汲極區 (74)。 迟如申請專利範圍第1項之寫入-/讀出電路，其中各垂直 式電晶體在基板材料上具有：一種凸起（64a，70，77)以 作爲通道區， 配置在此凸起（64a)上之層（56，57，58，60，61，62， 66，67，72，73)，其由一種與基板之摻雜相反之材料所 構成以作爲第一源極/汲極區， 在基板上配置在凸起（64a，70，77)附近之層（59，63， 69，74，76)，其由一種與基板之摻雜相反之材料所構成 以作爲第二源極/汲極區， —種多晶矽區（5 0, 52, 54, 65, 7 1)，其配置在凸起（64a， 70，77)之側壁上且配置在凸起（64a，70，77)之由側壁至 第二源極/汲極區之接面上。 16·如申請專利範圍第15項之寫入讀出電路，其中各對 電晶體（T1/T2，T4/T5)之電晶體中各凸起（64a，70，77)具 有一種寬度，此種寬度須配合位元線之網目。 17·如申請專利範圍第15或16項之寫入讀出電路，其中 此凸起（64a，70，77)具有一種寬度，此種寬度須配合位 元線之網目。 18·如申請專利範圍第1項之寫入-/讀出電路，其中此寫入-/讀出電路是與二條位元線（BL，BBL)相連。 19.如申請專利範圍第18項之寫入讀出電路，其中此二 501133 jil, 5. 2:Ε；·-j 六、申請專利範圍 條位元線（BL，BBL)配置在該寫入-/讀出電路上方且相 對於DRAM記憶體之主面而言是上下配置著。 20. 如申請專利範圍第18或19項之寫入-/讀出電路，其中 此位元線與各垂直式電晶體間之連接是經由垂直之導電 軌（10，11，12，13,20,21，22,23,31，32,34,35,40,41，42,43)來達 成。 21. 如申請專利範圍第1或2項之寫入-/讀出電路，其中各 垂直式電晶體係用於積體式DRAM記憶體中。