CN113496722A - 包括双绞数字线配置的集成组件 - Google Patents

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Abstract

本申请涉及包括双绞数字线配置的集成组件。一些实施例包含一种集成组件，所述集成组件具有第一叠层并且具有在所述第一叠层上方的第二叠层。第一真实数字线具有沿着所述第一叠层的第一区域，并且具有沿着所述第二叠层的第二区域。第一互补数字线具有沿着所述第一叠层的第一区域，并且具有沿着所述第二叠层的第二区域。通过感测放大器电路将所述第一真实数字线与所述第一互补数字线进行相对比较。第二数字线具有第一区域，所述第一区域沿着所述第一叠层并且横向地邻近所述第一互补数字线的所述第一区域，并且第二数字线具有第二区域，所述第二区域沿着所述第二叠层并且横向地邻近所述第一真实数字线的所述第二区域。

Description

包括双绞数字线配置的集成组件
技术领域
存储器阵列(例如，DRAM阵列)。集成组件包括竖直堆叠的叠层。集成组件包括双绞数字线配置。
背景技术
存储器在现代计算架构中用于存储数据。一种类型的存储器是动态随机存取存储器(DRAM)。与替代类型的存储器相比，DRAM可以提供结构简单、低成本和高速的优点。
DRAM可以利用具有与一个晶体管结合的一个电容器的存储器单元(所谓的1T-1C存储器单元)，其中电容器与晶体管的源极/漏极区域耦合。图1中示出了一个实例性1T-1C存储器单元2，其中晶体管被标记为T，并且电容器被标记为C。电容器的一个节点与晶体管的源极/漏极区域耦合，并且另一个节点与公共板CP耦合。公共板可以与任何合适的电压(诸如在从大于或等于接地至小于或等于VCC的范围(即，接地≤CP≤VCC)内的电压)。在一些应用中，公共板的电压为约一半的VCC(即，约VCC/2)。晶体管的栅极耦合到字线WL(即，存取线、路由线、第一线性结构等)，并且源极/漏极区域耦合到位线BL(即，数字线、感测线、第二线性结构等)。在操作中，在读取/写入操作期间，由沿着字线的电压产生的电场可以将位线门控地耦合到电容器。
图2示出了另一种现有技术的1T-1C存储器单元配置。图2的配置示出了两个存储器单元2a和2b；存储器单元2a包括晶体管T1和电容器C1，而存储器单元2b包括晶体管T2和电容器C2。字线WL0和WL1分别与晶体管T1和T2的栅极电耦合。存储器单元2a和2b共享与位线BL的连接。
可以将上述存储器单元结合到存储器阵列中，并且在一些应用中，存储器阵列可以具有开口位线布置。图3示出了具有开口位线架构的实例性集成组件9。组件9包含两个横向相邻的存储器阵列(“阵列1”和“阵列2”)，其中阵列中的每一个包含在图2中描述的类型的存储器单元(未在图3中标记以便简化附图)。字线WL0至WL7延伸跨过阵列并且与字线驱动器耦合。数字线D0至D8与第一阵列(阵列1)相关联，而数字线D0*至D8*与第二阵列(阵列2)相关联。在第一阵列与第二阵列之间提供了感测放大器SA0至SA8。相同高度处的数字线彼此配对并且通过感测放大器进行比较(例如，数字线D0和D0*彼此配对并且利用感测放大器SA0进行比较)。在读取操作中，配对数字线中的一个可以用作确定配对数字线中的另一个的电特性(例如，电压)的参考。
高度的集成存储器具有紧密间隔的存储器单元和数字线。由于紧密间隔的数字线之间存在非期望的电容耦合，因此可能会遇到问题。电容耦合可能会在数据读取操作期间导致过多的噪声，并且随着集成水平的提高而变得越来越成问题。期望开发可以减少或消除有问题的电容耦合的新架构。
发明内容
一些实施例包含一种集成组件，所述集成组件具有第一叠层并且具有在所述第一叠层上方的第二叠层。第一真实数字线具有沿着所述第一叠层的第一区域，并且具有沿着所述第二叠层的第二区域。第一互补数字线具有沿着所述第一叠层的第一区域，并且具有沿着所述第二叠层的第二区域。通过感测放大器电路将所述第一真实数字线与所述第一互补数字线进行相对比较。第二数字线具有第一区域，所述第一区域沿着所述第一叠层并且横向地邻近所述第一互补数字线的所述第一区域，并且第二数字线具有第二区域，所述第二区域沿着所述第二叠层并且横向地邻近所述第一真实数字线的所述第二区域。
一些实施例包含一种集成组件，所述集成组件具有基底，所述基底包括第一感测放大器电路和第二感测放大器电路。第一叠层在所述基底上方。所述第一叠层包括第一存储器单元的第一阵列的第一部分，并且包括第二存储器单元的第二阵列的第一部分。第二叠层在所述第一叠层上方。所述第二叠层包括所述第一存储器单元的所述第一阵列的第二部分，并且包括所述第二存储器单元的所述第二阵列的第二部分。第一真实数字线与所述第一阵列相关联。所述第一真实数字线具有与所述第一叠层相关联的第一区域，并且具有与所述第二叠层相关联的第二区域。第一互补数字线与所述第二阵列相关联。所述第一互补数字线具有与所述第一叠层相关联的第一区域，并且具有与所述第二叠层相关联的第二区域。通过第一感测放大器电路将所述第一真实数字线与所述第一互补数字线进行相对比较。第二真实数字线与所述第一阵列相关联。所述第二真实数字线具有第一区域，所述第一区域横向地邻近所述第一互补数字线的所述第一区域，并且所述第二真实数字线具有第二区域，所述第二区域横向地邻近所述第一真实数字线的所述第二区域。第二互补数字线与所述第二阵列相关联。所述第二互补数字线具有第一区域，所述第一区域横向地邻近所述第一真实数字线的所述第一区域，并且所述第二互补数字线具有第二区域，所述第二区域横向地邻近所述第一互补数字线的所述第二区域。
一些实施例包含一种集成组件，所述集成组件具有基底，所述基底包括感测放大器电路。第一叠层在所述基底上方。所述第一叠层包括第一存储器单元的第一阵列的第一部分，并且包括第二存储器单元的第二阵列的第一部分。第二叠层在所述第一叠层上方。所述第二叠层包括所述第一存储器单元的所述第一阵列的第二部分，并且包括所述第二存储器单元的所述第二阵列的第二部分。真实数字线和互补数字线的第一集合与所述第一阵列和所述第二阵列相关联。所述第一集合中的所述真实数字线通过所述感测放大器电路的第一集合相对地耦合到所述第一集合中的所述互补数字线。真实数字线和互补数字线的第二集合与所述第一阵列和所述第二阵列相关联。所述第二集合中的所述真实数字线通过所述感测放大器电路的第二集合相对地耦合到所述第二集合中的所述互补数字线。所述第二集合中的所述真实数字线具有第一区域并且具有第二区域，所述第一区域横向地邻近所述第一集合中的所述互补数字线的所述第一区域，所述第二区域横向地邻近所述第一集合中的所述真实数字线的所述第二区域。所述第二集合中的所述互补数字线具有第一区域并且具有第二区域，所述第一区域横向地邻近所述第一集合中的所述真实数字线的所述第一区域，所述第二区域横向地邻近所述第一集合中的所述互补数字线的所述第二区域。第一开口穿过所述第一叠层，并且第二开口穿过所述第二叠层。互连件从电源延伸到所述感测放大器电路中的一个。所述互连件延伸穿过所述第一开口和所述第二开口。
附图说明
图1是具有1个晶体管和1个电容器的现有技术存储器单元的示意图。
图2是一对现有技术存储器单元的示意图，所述存储器单元各自具有1个晶体管和1个电容器并且共享位线连接。
图3是具有开口位线架构的现有技术集成组件的示意图。
图4是具有多个叠层的实例性集成组件的示意图，所述多个叠层相对于彼此竖直地移位。
图5是图4的实例性叠层内的互补数字线的实例性布局的多维示意性侧视图。
图5A是图5的布局的替代性多维视图。
图5B是图5的存储器单元中的一个的示意性侧视图。
图6是包括图5的布局的组件的区域的示意性侧视图。
图7是包括图5A的布局的实例性组件的区域的多维视图。
图8是图7的实例性组件替代的区域的多维视图。
图9是图8的实例性组件替代的区域的多维视图。
图10是实例性组件的实例性区域的示意性俯视图。
图11是图4的实例性叠层内的互补数字线的实例性布局的多维示意性侧视图。
图11A是图11的布局的替代性多维视图。
图12是包括图11A的布局的修改的实例性组件的区域的多维视图。
图13是图12的实例性组件替代的区域的多维视图。
图14是实例性组件的实例性区域的示意性俯视图。
具体实施方式
一些实施例包含具有双绞数字线配置(即，双绞位线配置)的集成组件。双绞数字线配置可以减少或消除有问题的电容耦合。一些常规的组件可以利用相邻数字线之间的屏蔽来减少有问题的电容耦合。在本文描述的实施例可以在不利用此屏蔽的情况下消除有问题的耦合。与包括屏蔽的常规架构相比，省略屏蔽可以简化本文描述的架构的制造，并且与在相邻数字线之间具有屏蔽的架构相比，可以使得本文描述的架构能够形成以更紧密地填充相邻的数字线。参考图4至14描述了实例性实施例。
参考图4，集成组件10包含基底12、在基底上方的第一叠层14和在第一叠层上方的第二叠层16。结构12、14和16彼此竖直堆叠。基底12、第一叠层14和第二叠层16可以被认为是彼此堆叠的层级(层)的实例。层级可以在不同的半导体管芯内，或者两个层级中的至少两个可以在同一半导体管芯内。
第一叠层14和第二叠层16分别具有存储器区域18和22。第一存储器阵列和第二存储器阵列(阵列1和阵列2)由第一叠层14和第二叠层16支撑，其中存储器阵列中的每一个具有沿着第一(下部)叠层14的第一部分和沿着第二(上部)叠层16的第二部分。第一存储器阵列包含第一存储器单元20a，而第二存储器阵列包含第二存储器单元20b。存储器单元被示意性地示出为圆圈。第一存储器阵列和第二存储器阵列可以包括任何合适数量的存储器单元，并且在一些实施例中可以包括数百、数千、数百万个等存储器单元。存储器单元可以是DRAM单元，并且在一些实施例中，可以以在上文参考现有技术图1至3描述的类型的布置来配置(即，阵列1和阵列2可以是DRAM阵列)。为了简化图4的图示，阵列1和阵列2被示出为彼此分离。在一些实施例中，阵列1的区域可以与阵列2的区域重叠，如下面参考图5至图14描述的实施例中所示。
在一些实施例中，第一叠层14和第二叠层16可以分别称为第一存储器叠层和第二存储器叠层。
基底12可以包括半导体材料；并且可以例如包括单晶硅、基本上由单晶硅组成或由单晶硅组成。基底12可以称为半导体衬底。术语“半导电衬底”意指包括半导体材料的任何结构，所述半导体材料包含但不限于诸如半导电晶片(单独地或以包括其它材料的组件的方式)的块状半导电材料以及半导电材料层(单独地或以包括其它材料的组件的方式)。术语“衬底”是指任何支撑结构，包含但不限于上文描述的半导体衬底。在一些应用中，基底12可以对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可以包含例如难熔金属材料、阻隔性材料、扩散材料、绝缘体材料等中的一或多种。叠层14和16中的每一个还可以包括半导体材料。
在所示实施例中，基底12包括感测放大器电路(SA)和字线驱动器电路(WD)。
感测放大器电路包含被标记为“SA-E”以将其识别为与电路的“偶数”部分相关联的区域，以及被标记为“SA-O”以将其识别为与电路的“奇数”部分相关联的区域。术语“偶数”和“奇数”是任意的，并且用于区分不同的感测放大器电路。所示配置具有彼此配对并且被分布为结构(块)24的感测放大器电路SA-O和SA-E。感测放大器电路SA-E和SA-O可以分别被称为第一感测放大器电路和第二感测放大器电路。在一些实施例中，感测放大器电路SA-E可以被认为对应于感测放大器电路的第一集合，而感测放大器电路SA-O可以被认为对应于感测放大器电路的第二集合；反之亦然。
字线驱动器电路(即，行驱动器电路)包含被标记为SWD-L和SWD-U的区域。首字母缩写SWD代表子字线驱动器，并且用于强调部件SWD-L和SWD-U是通用字线驱动器电路的各部分。在与下部叠层14相关联的存储器单元的操作期间利用字线驱动器电路SWD-L，并且在与上部叠层16相关联的存储器单元的操作期间利用字线驱动器电路SWD-U。
所示配置具有彼此配对并且被分布为结构(块)30的字线驱动器电路SWD-L和SWD-U。
块24和30可以被认为形成分块区域。分块区域可以一起被认为沿着基底12形成电路子单元的脊状布置。
第一数字线D0、D1和D2与第一存储器阵列(阵列1)相关联。第一数字线D0、D1和D2沿着第一存储器阵列(阵列1)延伸，并且与第一存储器阵列的第一存储器单元20a耦合。位线D0*、D1*和D2*彼此横向地间隔开，并且可以表示延伸跨过第一存储器阵列的大量基本相同的位线。术语“基本上相同的”意味着在合理的制造和测量公差范围内是相同的。第一数字线在偶数第一数字线与奇数第一数字线之间交替，其中数字线D0*和D2*表示偶数第一数字线，并且数字线D1*表示奇数第一数字线。偶数第一数字线(例如，D0*)与第一感测放大器电路26(即，SA-E)耦合，而奇数第一数字线(例如，D1*)与第二感测放大器电路28(即，SA-O)耦合。第一数字线D0*、D1*和D2*具有沿着第一叠层14的第一部分，并且具有沿着第二叠层16的第二部分。
第二数字线D0*、D1*和D2*与第二存储器阵列(阵列2)相关联。第二数字线D0*、D1*和D2*沿着第二存储器阵列延伸并且与第二存储器阵列(阵列2)的第二存储器单元20b耦合。位线D0*、D1*和D2*彼此横向地间隔开，并且可以表示延伸跨过第二存储器阵列的大量基本相同的位线。第二数字线在偶数第二数字线与奇数第二数字线之间交替，其中数字线D0*和D2*表示偶数第二数字线，并且数字线D1*表示奇数第二数字线。偶数第二数字线(例如，D0*)与第二感测放大器电路26(即，SA-E)耦合，而奇数第二数字线(例如，D1*)与第二感测放大器电路28(SA-O)耦合。第二数字线D0*、D1*和D2*具有沿着第一叠层14的第一部分，并且具有沿着第二叠层16的第二部分。
偶数第一数字线D0和D2通过第一感测放大器电路26(SA-E)与偶数第二数字线D0*和D2*相对地耦合；并且奇数第一数字线D1通过第二感测放大器电路28(SA-O)与奇数第二数字线D1*相对地耦合。为了理解本公开和所附的权利要求的目的，如果感测放大器电路被配置为将第一数字线和第二数字线的电特性(例如，电压)彼此进行比较，则第一数字线通过感测放大器电路与第二数字线“相对地耦合”。
通过感测放大器电路彼此相对地耦合的两个数字线可以被认为包含真实数字线和互补数字线。例如，数字线D0和D0*可以分别被认为是真实数字线和互补数字线；并且类似地，数字线D1和D1*可以分别被认为是真实数字线和互补数字线。术语“真实”和“互补”是任意的。在与所述集合相关联的存储器单元(例如，20a、20b)的读取/写入操作期间，一起利用此组的真实数字线和互补数字线的电气值。为了描述本文中的实施例的目的，真实数字线将是在标签中没有星号指示的那些(例如，D0、D1、D2等)，而互补数字线将是在标签中带有星号指示的那些(例如，D0*、D1*、D2*等)。
仍然参考图4，字线32沿着第一存储器阵列和第二存储器阵列(阵列1和阵列2)延伸。
第一存储器阵列(阵列1)内的第一存储器单元20a中的每一个由沿着第一存储器阵列延伸的数字线中的一个(例如，数字线D0、D1和D2中的一个以及字线32中的一个)唯一地寻址。类似地，第二存储器阵列(阵列2)内的第一存储器单元20b中的每一个由沿着第二存储器阵列延伸的数字线中的一个(例如，数字线D0*、D1*和D2*中的一个以及字线32中的一个)唯一地寻址。在一些实施例中，沿着第一存储器阵列(阵列1)的数字线可以被称为第一数字线集合，而沿着第二存储器(阵列2)的数字线被称为第二数字线集合。
图4的配置的优点在于，所有感测放大器电路和所有字线驱动器电路都可以设置在存储器阵列(阵列1和阵列2)的正下方，这可以实现跨半导体衬底的存储器阵列的致密包装；或者换句话讲，与其中感测放大器电路中的至少一些感测放大器电路和/或字线驱动器电路中的至少一些字线驱动器不位于存储器阵列的正下方的常规配置相比，这可以节省宝贵的半导体空间。存储器阵列(阵列1和阵列2)的区域的竖直堆叠可以进一步节省宝贵的半导体空间。在图4的所示实施例中，数字线D0、D0*、D1、D1*、D2和D2*全部都相对于第一感测放大器电路SA-E和第二感测放大器电路SA-0竖直移位，并且相对于字线驱动器电路SWD-U和SWD-L竖直移位。
图4的数字线没有扭绕以便简化附图。然而，本文描述的实施例可以包含双绞数字线配置。例如，图5示出了根据实例性实施例的具有双绞数字线配置的实例性集成组件10的区域。双绞数字线包含数字线DL1和DL1*。数字线DL1和DL1*通过被识别为SA-O(1)感测放大器电路28相对地彼此耦合。-数字线DL1可以被称为真实数字线，而数字线DL1*可以被称为互补数字线。在一些实施例中，数字线DL1和DL1*可以被称为第一数字线，以将它们与图5所示的其它数字线区分开；并且在此类实施例中，数字线DL1可以被称为第一真实数字线，而数字线DL1*可以被称为第一互补数字线。
基底12、第一叠层14和第二叠层16在图5中示意性地示出为具有不同的高度。真实数字线DL1被示出为具有沿着第一叠层(下部叠层)14(与其相关联)的第一区域40a、沿着第二叠层(上部叠层)16(与其相关联)的第二区域40b以及第一段40a与第二段40b之间的竖直延伸段40c。互补数字线DL1*被示出为具有沿着第一叠层(下部叠层)14(与其相关联)的第一区域42a、沿着第二叠层(上部叠层)16(与其相关联)的第二区域42b以及第一段40a与第二段40b之间的竖直延伸段42c。竖直延伸段40c和42c可以分别被称为第一竖直延伸段和第二竖直延伸段。包括竖直延伸段40c和42c的区域44可以被称为扭绕区域。
组件10还包括在扭绕区域44的一侧上的数字线DL0和在扭绕区域44的相对侧上的另一数字线DL2*。数字线DL0可以被称为真实数字线，而数字线DL2*可以被称为互补数字线。在所示实施例中，真实数字线DL0未相对地耦合到互补数字线DL2*。相反，数字线DL0与第一感测放大器电路26a(SA-E(1))耦合，并且数字线DL2*与第二感测放大器电路26b(SA-E(2))耦合。
可以将数字线DL0和DL2*称为第二数字线，以将它们与第一数字线DL1和DL1*区分开。并且在一些实施例中，数字线DL0可以被称为第二真实数字线，而数字线DL2*可以被称为第二互补数字线。
真实数字线DL0被示出为具有沿着第一叠层(下部叠层)14(与其相关联)的第一区域46a、沿着第二叠层(上部叠层)16(与其相关联)的第二区域46b以及第一段46a与第二段46b之间的竖直延伸段46c。互补数字线DL2*被示出为具有沿着第一叠层(下部叠层)14(与其相关联)的第一区域48a、沿着第二叠层(上部叠层)16(与其相关联)的第二区域48b以及第一段48a与第二段48b之间的竖直延伸段48c。竖直延伸段46c和48c可以分别被称为第三竖直延伸段和第四竖直延伸段。
在一些实施例中，区域40a、40b、42a、42b、46a、46b、48a和48b可以被认为是各种数字线的端部(端部区域)，并且竖直延伸段40c、42c、46c和48c可以被认为在端部之间延伸。
第二真实数字线DL0的第一区域46a横向地邻近第一互补数字线DL1*的第一区域42a，并且在一些实施例中可以被认为是第一互补数字线的第一区域的邻域(在一些应用中，最近邻域)。
第二真实数字线DL0的第二区域46b横向地邻近第一真实数字线DL1的第二区域40b，并且在一些实施例中可以被认为是第一真实数字线的第二区域的邻域(在一些应用中，最近邻域)。
第二互补数字线DL2*的第一区域48a横向地邻近第一真实数字线DL1的第一区域40a，并且在一些实施例中可以被认为是第一真实数字线的第一区域的邻域(在一些应用中，最近邻域)。
第二互补数字线DL2*的第二区域48b横向地邻近第一互补数字线DL1*的第二区域42b，并且在一些实施例中可以被认为是第一互补数字线的第二区域的邻域(在一些应用中，最近邻域)。
感测放大器电路26a、26b和28与基底12相关联(沿着基底)。
实例性存储器单元20a和20b被示出为沿着与叠层14和16相对应的高度，并且字线32也被示出为沿着与叠层14和16相对应的高度。由真实数字线(DL0或DL1)和字线32唯一地寻址阵列1的存储器单元20a中的每一个。类似地，由互补数字线(DL1*或DL2*)和字线32唯一地寻址阵列2的存储器单元20b中的每一个。字线沿着存储器单元20a/20b的行延伸。
在所示实施例中，字线从沿着第二真实数字线DL0的第一区域46a的存储器单元20a延伸到沿着第一互补数字线DL1*的第一区域42a的存储器单元20b；字线从沿着第二真实数字线DL0的第二区域46b的存储器单元20a延伸到沿着第一真实数字线DL1的第二区域40b的存储器单元20a；字线从沿着第二互补数字线DL2*的第一区域48a的存储器单元20b延伸到沿着第一真实数字线DL1的第一区域40a的存储器单元20a；并且字线从沿着第二互补数字线DL2*的第二区域48b的存储器单元20b延伸到沿着第一互补数字线DL1*的第二区域42b的存储器单元20b。
字线驱动器电路(SWD-U和SWD-L)可以由基底12支撑并且可以与字线32耦合。字线驱动器电路未在图5中示出以便简化附图。
存储器单元20a和20b可以具有任何合适的配置。在图5B中以放大图示出了实例性存储器单元20，以简化存储器单元的部件的标记。存储器单元20包含与电容器C耦合的晶体管T。晶体管T包括半导体材料72的竖直延伸柱70。半导体材料72可以包括任何合适的组成；并且在一些实施例中，可以包括硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等中的一或多种，基本上由其组成或者由其组成；术语III/V族半导体材料指代包括选自元素周期表的III和V族的元素的半导体材料(其中III和V族是旧命名法，而现在称为13和15族)。
栅极电介质材料(绝缘材料)74沿着柱70的侧壁，并且导电栅极材料76沿着栅极电介质材料。
栅极电介质材料74可以包括任何合适的组成；并且在一些实施例中可以包括二氧化硅、基本上由其组成或由其组成。
导电栅极材料76可以包括任何合适的导电组成；诸如，例如各种金属(例如，钛、钨、钴、镍、铂、钌等)中的一或多种、含金属的组成(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)。
导电栅极材料76形成晶体管T的晶体管栅极。晶体管包含在柱70的上部区域内的第一源极/漏极区域86、在柱70的下部区域内的第二源极/漏极区域88以及在第一源极/漏极区域86和第二源极/漏极区域88之间的沟道区域90。在操作中，由栅极材料76内的电压(即，沿着与栅极材料76耦合的字线32上的电压)产生的电场可以通过沟道区域90将源极/漏极区域86和88彼此门控地耦合。当在本文中利用术语“门控地耦合”时，这可以指代晶体管的源极/漏极区域的受控耦合/去耦，这可能由晶体管的栅极的电激活/停用而引起。
电容器C包括第一导电节点78、第二导电节点80以及在第一导电节点与第二导电节点之间的绝缘材料(电容器电介质材料)82。
第一导电节点78和第二导电节点80可以包括任何合适的导电成分；诸如，例如各种金属(例如，钛、钨、钴、镍、铂、钌等)中的一或多种、含金属的组成(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)。第一导电节点和第二导电节点可以包括彼此相同的组成，或者可以包括相对于彼此不同的组成。
绝缘材料82可以包括任何合适的组成；并且在一些实施例中，可以包括二氧化硅，基本上由其组成或由其组成。
在所示实施例中，下导电节点78被配置为向上开口的容器。在其它实施例中，下部导电节点可以具有另一合适的形状。
在图5B的视图中，字线32(栅极材料76)在沟道区域70的两侧，而在图5的视图中，在沟道区域的一侧。相对于晶体管的沟道区域，字线(栅极材料)可以处于任何合适的配置；并且在一些应用中，“晶体管”可以在沟道区域的一侧，在沟道区域的两侧，或者可以完全围绕沟道区域(即，可以是环栅(gate-all-around)配置)。
图5的数字线DL0、DL1、DL1*和DL2*包括导电材料84。此导电栅极材料可以包括任何合适的导电组成；诸如，例如各种金属(例如，钛、钨、钴、镍、铂、钌等)中的一或多种、含金属的组成(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)。
第二真实数字线DL0被配置为第一侧向开口容器50a，而第二互补数字线DL2*被配置为第二侧向开口容器50b。第一侧向开口容器50a具有与竖直延伸段46c相对应的第一封闭端，并且具有与第一封闭端成相对关系的第一开口端(开口边缘)51a。第二侧向开口容器50b具有与竖直延伸段48c相对应的第二封闭端，并且具有与第一封闭端成相对关系的第二开口端(开口边缘)51b。第一侧向开口容器和第二侧向开口容器可以被认为在其中具有第一开口52a和第二开口52b。在图5的所示实施例中，第一开口51a和第二开口端51b面向彼此。
图5的配置的优点在于，奇数数字线(DL1和DL1*)中的每一个具有与偶数数字线中的一个的区域相邻的第一部分(例如，奇数数字线DL1具有与偶数数字线DL2*相邻的第一部分40a)，并且具有与偶数数字线中的不同偶数数字线中的区域相邻的第二部分(例如，奇数数字线DL1具有与偶数数字线DL0相邻的第二部分40b)。此外，与奇数数字线的第二部分相邻的偶数数字线相比，与奇数数字线的第一部分相邻的偶数数字线将是不同类型的偶数数字线(真实或互补)。例如，在所示实施例中，奇数数字线DL1的第一部分40a邻近于互补偶数数字线DL2*的区域，而奇数数字线DL1的第二部分40b邻近于真实偶数数字线DL0的区域。这样可以使得能够在差分感测操作期间消除沿着相邻的数字线DL1、DL0和DL2*的耦合噪声。类似地，可以在差分感测操作期间消除沿着相邻的数字线DL1*、DL0和DL2*的耦合噪声。因此，图5的配置可以有利地减少相邻数字线之间的有问题的耦合噪声。
图5A示出了图5的组件10的替代视图。具体地，示意性地示出了叠层14和16中的每一个，并且数字线DL0、DL1、DL1*和DL2*的区域被示意性地示出为与叠层相关联。示出了但是未标记附加的数字线。
沿着上部叠层16的数字线的区域与沿着下部叠层14的数字线的区域之间的连接用虚线53(仅标记其中的一个)示意性地示出，并且此类虚线延伸到以点画法示意地示出的连接区域55(仅标记了其中的两个)。
参考图6，这示出了具有上文参考图5描述的各种结构的集成组件10的较大部分。图6的视图示出了相对于彼此横向移位的一对扭绕区域44，并且示出了以相对地成对的配置布置的各种数字线DL0、DL0*、DL1、DL1*、DL2、DL2*、DL3、DL3*、DL4和DL4*。值得注意的是，偶数配对配置(例如，SA-E(1))相对于奇数配对配置(例如，SA-O(1))横向地偏移。因此，所示的偶数数字线中的最后偶数数字线(DL4)仅用于与数字线DL4*进行比较配对，并且与奇数数字线(例如，DL3、DL3*)中的任一个不具有消除噪声关系。
图7利用上面参考图5A描述的类型的示意图示出了图5的组件10。图7还示出了基底12，并且示出了与基底12相关联的感测放大器电路28(SA-O)。可能出现的问题是，数字线的所示配置可能会阻塞区域，否则所述区域将被用于接近延伸到感测放大器电路的互连件。例如，可能需要将功率路由到感测放大器电路。示意性地示出了沿着叠层14和16的区域54和56，其中此类区域对应于要形成以延伸穿过叠层14和16以接近感测放大器电路28的窗口的期望位置。
参考图8描述了解决图7所示问题的一种解决方案。具体地，重新配置数字线以使其没有窗口区域54和56，使得互连件可以延伸穿过窗口区域54和56。实例性互连件58被示出为从电源60延伸到感测放大器电路28。在此感测放大器电路的操作期间，可以利用电源60向感测放大器电路提供功率。替代地，电源60可以对应于延伸到感测放大器电路和/或期望与感测放大器电路电耦合的任何其它结构/模块的输入/输出。
图8的窗口区域54和56被示出为分别对应于穿过第一叠层14和第二叠层16的第一开口和第二开口；并且互连件58穿过此类第一开口和第二开口。在图8的实施例中，第二开口56位于第一开口54的正上方。
参考图9描述了解决图7所示问题的另一种解决方案。图9的实施例示出了数字线，所述数字线被布置成使得上部叠层16中的窗口56(第二开口)相对于下部叠层14中的窗口54(第一开口)横向地偏移(即，不在窗口54的正上方)。在一些实施例中，中间区域62位于第一叠层14与第二叠层16之间，并且互连件58被路由以在此互连件区域内横向延伸，使得互连件从在第二开口56正下方的位置59行进到在第一开口54正上方的另一位置61。
上面参考图5至图9描述的配置可以具有与底座12相关联的感测放大器电路和字线驱动器电路。感测放大器电路和字线驱动器电路可以任何合适的布置提供。参考图10描述了实例性布置。此实例性布置包含重复分块(其中实例性分块被识别为分块63)。每个分块均包含数字线(其中两条实例性数字线被识别为DL0和DL1)。如图所示，数字线中的一些与SA-E电路耦合，而其它数字线与SA-O电路耦合。每个分块还包含字线(其中实例性字线被识别为WL1和WL2)。字线中的一些从含有字线的分块的字线驱动器电路延伸，而其它字线从相邻分块的字线驱动器电路延伸。
所示实施例示出了沿着分块的边缘的插口区域64，其中此类插口区域使得互连件能够沿着与分块相关联的电路的边缘行进。
相对于分块示意性地示出了扭绕区域44。扭绕区域将在设置于分块上方的存储器电路内，但是被示意性地示出为在分块中以帮助读者理解感测放大器电路和字线驱动器电路相对于扭绕区域的可能相对位置。在图10的所示应用中，分块内的偶数和奇数感测放大器电路(SA-E和SA-O)均沿着扭绕区域44的同一侧，并且横向地彼此间隔开。如上文参考图5所描述的，扭绕区域44可以包括真实数字线DL1的第一竖直延伸段40c两者，并且可以包括互补数字线DL1*的第二竖直延伸段42c。因此，第一感测放大器电路和第二感测放大器电路可以在第一竖直延伸段40c和第二竖直延伸段42c的同一侧。
在图10的所示实施例中，字线驱动器电路(SWD)相对于感测放大器电路横向地偏移。在一些实施例中，字线驱动器电路可以被认为在基底12的第二区域内，而感测放大器电路可以被认为在此基底的第一区域内。第二区域从第一区域横向地偏移。在一些实施例中，第一区域和第二区域中的至少一些区域可以在第一存储器阵列和第二存储器阵列的第一存储器单元和第二存储器单元的正下方，如上面参考图4所描述。
图11示出了类似于上面参考图5描述的集成组件10。然而，所示的第二数字线包含第二真实数字线DL0和第二互补数字线DL0*，它们通过SA-E电路26相对地彼此耦合。第一侧向开口容器50a和第二侧向开口容器50b彼此背向而不是像在图5的配置中那样面向彼此。
图11A以类似于上面在图5A中利用的视图的视图示出了图11的组件10。
图12示出了以类似于上文参考图8描述的方式的方式修改的图11的组件10，以使得能够在叠层14和16内形成一对开口54和56，其中开口56在开口54的正上方。互连件58被示出为穿过开口56和54，并且将电源60与感测放大器电路28耦合。
图13示出了以类似于上文参考图9描述的方式的方式修改图11的组件10。上部叠层16中的窗口56相对于下部叠层14中的窗口54横向地偏移。因此，互连件58穿过窗口56到达叠层之间的中间区域62内的位置59，然后沿着此中间区域横向地延伸到开口54正上方的位置57，然后延伸穿过开口54以与感测放大器电路28耦合。
上面参考图11至图13描述的配置可以具有与底座12相关联的感测放大器电路和字线驱动器电路。感测放大器电路和字线驱动器电路可以任何合适的布置提供。参考图14描述了实例性布置。此实例性布置包含重复分块(其中实例性分块被识别为分块63)。每个分块均包含数字线(其中两条实例性数字线被识别为DL1和DL2)。如图所示，数字线中的一些与SA-E电路耦合，而其它数字线与SA-O电路耦合。每个分块还包含字线(其中实例性字线被识别为WL1至WL4)。字线中的一些从含有字线的分块的字线驱动器电路延伸，而其它字线从相邻分块的字线驱动器电路延伸。用术语“仅边缘分块”示意性地指示其中数字线与其它数字线不具有消除噪声关系的区域，其中此类区域仅用于比较目的，而不是用于比较目的和噪声消除目的。
所示实施例示出了沿着分块的边缘的插口区域64，其中此类插口区域使得互连件能够沿着与分块相关联的电路的边缘行进。
相对于分块示意性地示出了扭绕区域44。扭绕区域将在设置于分块上方的存储器电路内，但是被示意性地示出为在分块中以帮助读者理解感测放大器电路和字线驱动器电路相对于扭绕区域的可能相对位置。在图14的所示应用中，分块内的偶数感测放大器电路(SA-E)沿着扭绕区域44的一侧，而分块内的奇数感测放大器电路(SA-O)沿着扭绕区域44的相对侧。换句话说，图14的所示布置可以被认为对应于如下应用：图11的第一感测放大器电路(例如，SA-O)沿着此扭绕区域下方的分块63内的所示扭绕区域44的第一侧，而图11的第二感测放大器电路(例如，SA-E)沿着此扭绕区域下方的分块63内的所示扭绕区域44的第二侧；其中第二侧与第一侧成相对关系。如上文参考图11所描述的，扭绕区域44可以包括真实数字线DL1的第一竖直延伸段40c，并且可以包括互补数字线DL1*的第二竖直延伸段42c。因此，第一感测放大器电路和第二感测放大器电路相对于彼此可以在第一竖直延伸段40c和第二竖直延伸段42c的相对侧。
在图14的所示实施例中，字线驱动器电路(SWD)相对于感测放大器电路横向地偏移。在一些实施例中，字线驱动器电路可以被认为在基底12的第二区域内，而感测放大器电路可以被认为在此基底的第一区域内。第二区域从第一区域横向地偏移。在一些实施例中，第一区域和第二区域中的至少一些区域可以在第一存储器阵列和第二存储器阵列的第一存储器单元和第二存储器单元的正下方，如上面参考图4所描述。
用于形成图5和11的所示数字线的各种印记(图案刻蚀)可以沿着任何合适的分块，并且在一些实施例中，可以沿着用于形成图5和图11的字线32的分块。
尽管本文描述的实施例指示在基底12上方有两个存储器叠层(14、16)，但是应当理解，在其它实施例中，在基底上方可以有两个以上的存储器叠层。
上面讨论的组件和结构可以在集成电路内利用(其中术语“集成电路”意指由半导体衬底支撑的电子电路)；并且可以结合到电子系统中。此类电子系统可以用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块和专用模块中，并且可以包含多层、多芯片模块。电子系统可以是多种系统中的任何一种，诸如，例如相机、无线装置、显示器、芯片组、机顶盒、游戏机、照明装置、交通工具、时钟、电视机、手机、个人计算机、汽车、工业控制系统、飞机等。
除非另有说明，否则本文描述的各种材料、物质、组成等可以通过任何合适的方法来形成，所述方法现在已知或尚待开发，包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“电介质”和“绝缘”可以用于描述具有绝缘电性质的材料。在本公开中，所述术语被认为是同义词。在一些情况下，术语“电介质”的利用以及在其它情况下术语“绝缘”(或“电绝缘”)的利用可以提供本公开中的语言变化，以简化以下权利要求中的前提基础，并且并非用于指示任何显著的化学或电气差异。
术语“电连接”和“电耦合”都可以在本公开中利用。所述术语被认为是同义词。在一些情况下一个术语的利用以及在其它情况下另一个术语的利用可以在本公开内容中提供语言变化，以简化以下权利要求中的前提基础。术语“耦合(couple、coupling、coupled)等”可以指代电连接。
附图中的各个实施例的特定定向仅用于说明目的，并且在一些应用中，所述实施例可以相对于所示定向旋转。本文提供的描述以及以下权利要求涉及具有各种特征之间的所描述关系的任何结构，而不管所述结构是处于附图的特定定向还是相对于这种定向旋转。
除非另外指示，否则附图的截面图仅示出了截面平面内的特征，而没有示出截面平面后面的材料，以便简化附图。
当结构称为在另一种结构“上面”、与另一种结构“相邻”或“抵靠在”另一种结构上面时，它可以直接在另一种结构上面，或者也可以存在中间结构。相反，当结构称为“直接在”另一种结构上面、与另一种结构“直接相邻”或“直接抵靠在”另一种结构上面时，不存在中间结构。术语“在...正下方”、“在...正上方”等并不指示直接物理接触(除非另有明确说明)，而是指示直立对齐。
结构(例如，层、材料等)可以称为“竖直地延伸”以指示结构通常从下面基底(例如，衬底)向上延伸。竖直延伸结构可以相对于基底的上表面基本正交地延伸，或者可以不正交地延伸。
根据法规，已经以关于结构和方法特征或多或少特定的语言描述了本文公开的主题。然而，应当理解，权利要求不限于所示出和描述的特定特征，因为本文公开的装置包括实例性实施例。因此，权利要求应按字面意义提供全部范围，并且应根据等同原则适当解释。

Claims (33)

1.一种集成组件，其包括：
第一叠层；
第二叠层，所述第二叠层在所述第一叠层上方；
第一真实数字线，所述第一真实数字线具有沿着所述第一叠层的第一区域，并且具有沿着所述第二叠层的第二区域；
第一互补数字线，所述第一互补数字线具有沿着所述第一叠层的第一区域，并且具有沿着所述第二叠层的第二区域；通过感测放大器电路将所述第一真实数字线与所述第一互补数字线进行比较；以及
第二数字线，所述第二数字线具有第一区域，所述第一区域沿着所述第一叠层并且横向地邻近所述第一互补数字线的所述第一区域，并且所述第二数字线具有第二区域，所述第二区域沿着所述第二叠层并且横向地邻近所述第一真实数字线的所述第二区域。
2.根据权利要求1所述的集成组件，其中所述第二数字线是第二真实数字线，并且所述集成组件还包括第二互补数字线；所述第二互补数字线具有第一区域，所述第一区域沿着所述第一叠层并且横向地邻近所述第一真实数字线的所述第一区域，并且所述第二互补数字线具有第二区域，所述第二区域沿着所述第二叠层并且横向地邻近所述第一互补数字线的所述第二区域。
3.根据权利要求2所述的集成组件，其中所述第二互补数字线相对地耦合到所述第二真实数字线。
4.根据权利要求2所述的集成组件，其中所述第二互补数字线未相对地耦合到所述第二真实数字线。
5.根据权利要求2所述的集成组件，其中字线从沿着所述第二真实数字线的所述第一区域的存储器单元延伸到沿着所述第一互补数字线的所述第一区域的存储器单元。
6.根据权利要求2所述的集成组件，其中字线从沿着所述第二真实数字线的所述第二区域的存储器单元延伸到沿着所述第一真实数字线的所述第二区域的存储器单元。
7.根据权利要求2所述的集成组件，其中字线从沿着所述第二互补数字线的所述第二区域的存储器单元延伸到沿着所述第一互补数字线的所述第二区域的存储器单元。
8.根据权利要求2所述的集成组件，其中字线从沿着所述第二互补数字线的所述第一区域的存储器单元延伸到沿着所述第一真实数字线的所述第一区域的存储器单元。
9.根据权利要求2所述的集成组件，其中所述第二真实数字线和所述第二互补数字线分别被配置为第一侧向开口容器和第二侧向开口容器；其中所述第一侧向开口容器和所述第二侧向开口容器分别具有在其中延伸的第一开口和第二开口。
10.根据权利要求9所述的集成组件，其中所述第一侧向开口容器和第二侧向开口容器的所述第一开口和所述第二开口面向彼此。
11.根据权利要求9所述的集成组件，其中所述第一侧向开口容器和第二侧向开口容器的所述第一开口和所述第二开口彼此背向。
12.一种集成组件，其包括：
基底，所述基底包括第一感测放大器电路和第二感测放大器电路；
第一叠层，所述第一叠层在所述基底上方；所述第一叠层包括第一存储器单元的第一阵列的第一部分，并且包括第二存储器单元的第二阵列的第一部分；
第二叠层，所述第二叠层在所述第一叠层上方；所述第二叠层包括所述第一存储器单元的所述第一阵列的第二部分，并且包括所述第二存储器单元的所述第二阵列的第二部分；
与所述第一阵列相关联的第一真实数字线，所述第一真实数字线具有与所述第一叠层相关联的第一区域并且具有与所述第二叠层相关联的第二区域；
与所述第二阵列相关联的第一互补数字线，所述第一互补数字线具有与所述第一叠层相关联的第一区域并且具有与所述第二叠层相关联的第二区域；通过所述第一感测放大器电路将所述第一真实数字线与所述第一互补数字线进行相对比较；
与所述第一阵列相关联的第二真实数字线，所述第二真实数字线具有第一区域，所述第一区域横向地邻近所述第一互补数字线的所述第一区域，并且所述第二真实数字线具有第二区域，所述第二区域横向地邻近所述第一真实数字线的所述第二区域；以及
与所述第二阵列相关联的第二互补数字线，所述第二互补数字线具有第一区域，所述第一区域横向地邻近所述第一真实数字线的所述第一区域，并且所述第二互补数字线具有第二区域，所述第二区域横向地邻近所述第一互补数字线的所述第二区域。
13.根据权利要求12所述的集成组件，其中字线从沿着所述第二真实数字线的所述第一区域的存储器单元延伸到沿着所述第一互补数字线的所述第一区域的存储器单元。
14.根据权利要求12所述的集成组件，其中字线从沿着所述第二真实数字线的所述第二区域的存储器单元延伸到沿着所述第一真实数字线的所述第二区域的存储器单元。
15.根据权利要求12所述的集成组件，其中字线从沿着所述第二互补数字线的所述第二区域的存储器单元延伸到沿着所述第一互补数字线的所述第二区域的存储器单元。
16.根据权利要求12所述的集成组件，其中字线从沿着所述第二互补数字线的所述第一区域的存储器单元延伸到沿着所述第一真实数字线的所述第一区域的存储器单元。
17.根据权利要求12所述的集成组件，其中：
竖直延伸段，所述竖直延伸段从所述第一真实数字线的所述第一区域延伸到所述第一真实数字线的所述第二区域；
所述第一感测放大器电路横向地偏移到所述竖直延伸段的第一侧；并且
所述第二感测放大器电路横向地偏移到所述竖直延伸段的第二侧，其中所述第二侧与所述第一侧成相对关系。
18.根据权利要求12所述的集成组件，其中：
所述竖直延伸段是第一竖直延伸段；
第二竖直延伸段，所述第二竖直延伸段从所述第一互补数字线的所述第一区域延伸到所述第一互补数字线的所述第二区域；
所述第一感测放大器电路横向地偏移到所述第二竖直延伸段的所述第一侧；并且
所述第二感测放大器电路横向地偏移到所述第二竖直延伸段的所述第二侧。
19.根据权利要求18所述的集成组件，其中：
字线从沿着所述第一真实数字线和所述第一互补数字线的存储器单元延伸到沿着所述第二真实数字线和所述第二互补数字线的存储器单元；
字线驱动器电路与所述字线耦合；
所述第一感测放大器电路和所述第二感测放大器电路沿着所述基底的所述第一区域；
所述字线驱动器电路沿着所述基底的第二区域，所述第二区域从所述基底的所述第一区域横向地偏移；并且
所述第一区域和所述第二区域中的至少一些区域位于所述第一阵列和所述第二阵列的所述第一存储器单元和所述第二存储器单元的正下方。
20.根据权利要求12所述的集成组件，其中：
第一竖直延伸段，所述第一竖直延伸段从所述第一真实数字线的所述第一区域延伸到所述第一真实数字线的所述第二区域；
第二竖直延伸段，所述第二竖直延伸段从所述第一互补数字线的所述第一区域延伸到所述第一互补数字线的所述第二区域；并且
所述第一感测放大器电路和所述第二感测放大器电路均横向地偏移到所述第二竖直延伸段的第一侧。
21.根据权利要求20所述的集成组件，其中：
字线从沿着所述第一真实数字线和所述第一互补数字线的存储器单元延伸到沿着所述第二真实数字线和所述第二互补数字线的存储器单元；
字线驱动器电路与所述字线耦合；
所述第一感测放大器电路和所述第二感测放大器电路沿着所述基底的第一区域；
所述字线驱动器电路沿着所述基底的第二区域，所述第二区域从所述基底的所述第一区域横向地偏移；并且
所述第一区域和所述第二区域中的至少一些区域位于所述第一阵列和所述第二阵列的所述第一存储器单元和所述第二存储器单元的正下方。
22.根据权利要求12所述的集成组件，其中所述第二互补数字线相对地耦合到所述第二真实数字线。
23.根据权利要求12所述的集成组件，其中所述第二互补数字线未相对地耦合到所述第二真实数字线。
24.根据权利要求12所述的集成组件，其中：
所述第二真实数字线的所述第一区域沿着所述第二真实数字线的第一端部；
所述第二真实数字线的所述第二区域沿着所述第二真实数字线的相对的第二端部；
第一竖直延伸段在所述第二真实数字线的所述第一端部与所述第二端部之间延伸；
所述第二互补数字线的所述第一区域沿着所述第二互补数字线的第一端部；
所述第二互补数字线的所述第二区域沿着所述第二互补数字线的相对的第二端部；并且
第二竖直延伸段在所述第二互补数字线的所述第一端部与所述第二端部之间延伸。
25.根据权利要求24所述的集成组件，其中：
所述第二真实数字线被塑形为第一侧向开口容器，其中所述第一侧向开口容器具有与所述第一竖直延伸段相对应的第一封闭端并且具有与所述第一封闭端成相对关系的第一开口端；并且
所述第二互补数字线被塑形为第二侧向开口容器，其中所述第二侧向开口容器具有与所述第二竖直延伸段相对应的第二封闭端并且具有与所述第二封闭端成相对关系的第二开口端。
26.根据权利要求25所述的集成组件，其中所述第一开口端和所述第二开口端面向彼此。
27.根据权利要求25所述的集成组件，其中所述第一开口端和所述第二开口端彼此背向。
28.一种集成组件，其包括：
基底，所述基底包括感测放大器电路；
第一叠层，所述第一叠层在所述基底上方；所述第一叠层包括第一存储器单元的第一阵列的第一部分，并且包括第二存储器单元的第二阵列的第一部分；
第二叠层，所述第二叠层在所述第一叠层上方；所述第二叠层包括所述第一存储器单元的所述第一阵列的第二部分，并且包括所述第二存储器单元的所述第二阵列的第二部分；
真实数字线和互补数字线的第一集合，所述第一集合与所述第一阵列和所述第二阵列相关联；所述第一集合中的所述真实数字线通过所述感测放大器电路的第一集合相对地耦合到所述第一集合中的所述互补数字线；
真实数字线和互补数字线的第二集合，所述第二集合与所述第一阵列和所述第二阵列相关联；所述第二集合中的所述真实数字线通过所述感测放大器电路的第二集合相对地耦合到所述第二集合中的所述互补数字线；
所述第二集合中的所述真实数字线具有第一区域并且具有第二区域，所述第一区域横向地邻近所述第一集合中的所述互补数字线的第一区域，所述第二区域横向地邻近所述第一集合中的所述真实数字线的第二区域；
所述第二集合中的所述互补数字线具有第一区域并且具有第二区域，所述第一区域横向地邻近所述第一集合中的所述真实数字线的第一区域，所述第二区域横向地邻近所述第一集合中的所述互补数字线的第二区域；
穿过所述第一叠层的第一开口和穿过所述第二叠层的第二开口；以及
互连件，所述互连件从电源延伸到所述感测放大器电路中的一个；所述互连件延伸穿过所述第一开口和所述第二开口。
29.根据权利要求28所述的集成组件，其中：
所述第二真实数字线被配置为侧向开口第一容器，其中所述第一容器具有第一开口边缘；
所述第二互补数字线被配置为侧向开口第二容器，其中所述第二容器具有第二开口边缘；并且
所述第一开口边缘和所述第二开口边缘面向彼此。
30.根据权利要求28所述的集成组件，其中：
所述第二真实数字线被配置为侧向开口第一容器，其中所述第一容器具有第一开口边缘；
所述第二互补数字线被配置为侧向开口第二容器，其中所述第二容器具有第二开口边缘；并且
所述第一开口边缘和所述第二开口边缘彼此背向。
31.根据权利要求28所述的集成组件，其中所述第二开口位于所述第一开口的正上方。
32.根据权利要求28所述的集成组件，其中所述第二开口未位于所述第一开口的正上方。
33.根据权利要求32所述的集成组件，其中中间区域位于所述第一叠层与所述第二叠层之间，并且其中所述互连件沿着此中间区域横向地延伸，以从所述第二开口正下方的位置行进到所述第一开口正上方的另一个位置。
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