CN114188325A - 集成组件 - Google Patents

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CN114188325A
CN114188325A CN202110684079.4A CN202110684079A CN114188325A CN 114188325 A CN114188325 A CN 114188325A CN 202110684079 A CN202110684079 A CN 202110684079A CN 114188325 A CN114188325 A CN 114188325A
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complementary
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徐胜荣
裴明赫
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Micron Technology Inc
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Abstract

一些实施例包含一种集成组件，所述集成组件具有在第一叠层上方的第二叠层。真实数字线具有沿着所述第一叠层的短的第一区域和沿着所述第二叠层的长的第二区域。互补数字线具有沿着所述第一叠层的长的第一区域和沿着所述第二叠层的短的第二区域。第一组第一存储器单元与所述真实数字线相关联。所述第一组包含沿着所述短的第一区域的第一子集、沿着所述长的第二区域的一部分的第二子集、以及沿着所述长的第二区域的另一部分的第三子集。所述真实数字线的布线区域在所述第一存储器单元的所述第二子集和第三子集之间延伸。连接从所述短的第一区域延伸到所述真实数字线的所述布线区域。

Description

集成组件
技术领域
存储器阵列(例如，DRAM阵列)。包括竖直堆叠叠层的集成组件。
背景技术
现代计算体系结构利用存储器来存储数据。一种类型的存储器是动态随机存取存储 器(DRAM)。与替代类型的存储器相比，DRAM可以提供结构简单、低成本和高速的优 点。
DRAM可以利用具有一个电容器结合一个晶体管的存储器单元(所谓的1T-1C存储器单元)，其中所述电容器与晶体管的源极区域/漏极区域耦合。图1示出了1T-1C存储 器单元2的实例，其中晶体管标记为T，并且电容器标记为C。电容器的一个节点与晶 体管的源极区域/漏极区域耦合，另一个节点与公共板CP耦合。公共板可以与任何合适 的电压耦合，诸如在从大于或等于地到小于或等于VCC的范围内的电压(即，地 ≤CP≤VCC)。在一些应用中，公共板处于约一半的VCC电压(即，约VCC/2)。晶体管的 栅极耦合到字线WL(即，存取线、布线线、第一线性结构等)，并且具有耦合到数字线 BL(即，数字线、读出线、第二线性结构等)的源极区域/漏极区域。在操作中，由沿着字 线的电压产生的电场可在读/写操作期间将位线栅极控地耦合到电容器。
图2示出了另一个现有技术的1T-1C存储器单元配置。图2的配置示出了两个存储器单元2a和2b，其中存储器单元2a包括晶体管T1和电容器C1，并且存储器单元2b 包括晶体管T2和电容器C2。字线WL0和WL1相应地与晶体管T1和T2的栅极电耦合。 存储器单元2a和2b共享到位线BL的连接。
可以将上述存储器单元并入存储器阵列中，并且在一些应用中，存储器阵列可以具 有开放的位线布置。图3示出了具有开放位线体系结构的实例集成组件9。组件9包含 两个横向相邻的存储器阵列(“阵列-1”和“阵列-2”)，其中阵列中的每个包含图2中描 述的类型的存储器单元(为了简化附图，在图3中没有标记)。字线WL0-WL7跨阵列延 伸，并且与字线驱动器耦合。数字线D0-D8与第一阵列(阵列-1)相关联，并且数字线 D0*-D8*与第二阵列(阵列-2)相关联。读出放大器SA0-SA8设置在第一阵列和第二阵列 之间。相同高度的数字线彼此配对并且通过读出放大器进行比较(例如，数字线D0和 D0*彼此配对并且与读出放大器SA0进行比较)。在读取操作中，一对数字线中的一个可 以用作确定所述一对对数字线中的另一个的电特性(例如，电压)的参考。
存储器的性能可以与与沿着数字线对存储器单元的读/写相关联的时间常数相关。图 3的常规体系结构示出了耦合到数字线(例如D0和D0*)端部的读出放大器电路(例如SA0)。因此，与图3的组件的各个数字线相关联的时间常数与沿着数字线的存储器单元 (单元)的数量、每个单元的电容(Cc)、以及沿着数字线和相关联的单元的电阻(Rc)相关； 并且可以使用公式Rc*Cc*Cells来估计。
期望开发可以减小与各个数字线相关联的时间常数的新的存储器体系结构。
发明内容
在一个方面，本申请提供一种集成组件，其包括：在基底上方的第一叠层；在所述第一叠层上方的第二叠层；真实数字线，其具有沿着所述第一叠层的短的第一区域和沿 着所述第二叠层的长的第二区域；互补数字线，其具有沿着所述第一叠层的长的第一区 域和沿着所述第二叠层的短的第二区域；通过与所述基底相关联的读出放大器电路将所 述真实数字线与所述互补数字线进行比较；第一组第一存储器单元，其与所述真实数字 线相关联；所述第一组包括沿着所述短的第一区域的第一子集、沿着所述长的第二区域 的直接在所述第一子集上方的一部分的第二子集、以及沿着所述长的第二区域的另一个 部分的第三子集；所述真实数字线的布线区域，其在所述第一存储器单元的所述第二子 集和第三子集之间延伸；第二组第二存储器单元，其与所述互补数字线相关联；所述第 二组包含沿着所述短的第二区域的第一子集、沿着所述长的第一区域的直接在所述第一 子集下方的一部分的第二子集、以及沿着所述长的第一区域的另一部分的第三子集；所 述互补数字线的布线区域，其在所述第二存储器单元的所述第二子集和第三子集之间延 伸；第一连接，其从所述短的第一区域延伸到所述真实数字线的所述布线区域；以及第 二连接，其从所述短的第二区域延伸到所述互补数字线的所述布线区域。
在另一方面，本申请提供一种集成组件，其包括：在第一叠层上方的第二叠层；真实数字线，其具有沿着所述第一叠层的短的第一区域和沿着所述第二叠层的长的第二区域；互补数字线，其具有沿着所述第一叠层的长的第一区域和沿着所述第二叠层的短的 第二区域；通过读出放大器电路将所述真实数字线与所述互补数字线进行比较；所述短 的第一区域和所述长的第一区域各自具有邻近所述短的第一区域和长的第一区域之间 的间隙的邻近端；所述短的第二区域和所述长的第二区域各自具有邻近所述短的第二区 域和长的第二区域之间的间隙的邻近端；第一组第一存储器单元，其与所述真实数字线 相关联；所述第一组包括沿着所述短的第一区域的所述第一存储器单元的第一子集、沿 着所述长的第二区域的一部分的所述第一存储器单元的第二子集、以及沿着所述长的第 二区域的另一部分的所述第一存储器单元的第三子集；所述真实数字线的布线区域，其 在所述第一存储器单元的所述第二子集和第三子集之间延伸；第二组第二存储器单元， 其与所述互补数字线相关联；第二组包括沿着所述短的第二区域的所述第二存储器单元 的第一子集、沿着所述长的第一区域的一部分的所述第二存储器单元的所述第二子集、 以及沿着所述长的第一区域的另一部分的所述第二存储器单元的第三子集；所述互补数 字线的布线区域，其在所述第二存储器单元的所述第二子集和第三子集之间延伸；从所 述真实数字线到所述读出放大器电路的连接，其从接近所述短的第一区域的所述邻近端 向下延伸；从所述互补数字线到所述读出放大器电路的连接，其从接近所述长的第一区 域的所述邻近端向下延伸；从接近所述短的第一区域的所述邻近端的连接，其向上延伸 到所述真实数字线的所述布线区域；以及从接近所述短的第二区域的所述邻近端的连 接，其向下延伸到所述互补数字线的所述布线区域。
在另一方面，本申请提供一种集成组件，其包括：基底，其包括第一读出放大器电路和第二读出放大器电路；所述基底上方的第一叠层；第一叠层包括第一存储器单元的 第一阵列的第一部分，并且包括第二存储器单元的第二阵列的第一部分；在所述第一叠 层上方的第二叠层；所述第二叠层包括所述第一存储器单元的所述第一阵列的第二部 分，并且包括所述第二存储器单元的所述第二阵列的第二部分；第一真实数字线，其与 所述第一阵列相关联，所述第一真实数字线具有与所述第一叠层相关联的第一区域且具 有与所述第二叠层相关联的第二区域；所述第一真实数字线的所述第二区域比所述第一 真实数字线的所述第一区域长；第一存储器单元的第一子集，其与所述第一真实数字线 的所述第一区域相关联；所述第一存储器单元的第二子集，其与所述第一真实数字线的 所述第二区域相关联并且直接在所述第一存储器单元的所述第一子集上方；所述第一存 储器单元的第三子集，其与所述第一真实数字线的所述第二区域相关联，并且通过所述 第一真实数字线的布线区域从所述第一存储器单元的所述第二子集横向移位；第一互补 数字线，其与所述第二阵列相关联，所述第一互补数字线具有与所述第一叠层相关联的 第一区域且具有与所述第二叠层相关联的第二区域；通过所述第一读出放大器电路将所 述第一真实数字线与所述第一互补数字线进行比较；所述第一互补数字线的所述第一区 域比所述第一互补数字线的所述第二区域长；第二存储器单元的第一子集，其与所述第 一互补数字线的所述第二区域相关联；所述第二存储器单元的第二子集，其与所述第一 互补数字线的所述第一区域相关联，并且直接在所述第二存储器单元的所述第一子集下 方；所述第二存储器单元的第三子集，其与所述第一互补数字线的所述第一区域相关联， 并且通过所述第一互补数字线的布线区域从所述第二存储器单元的所述第二子集横向 移位；第二真实数字线，其与所述第一阵列相关联；所述第二真实数字线具有与所述第 一叠层相关联的第一区域且具有与所述第二叠层相关联的第二区域；所述第二真实数字 线的所述第一区域比所述第二真实数字线的所述第二区域长；所述第二真实数字线的所 述第一区域的第一部分横向邻近所述第一真实数字线的所述第一区域，并且所述第二真 实数字线的所述第一区域的第二部分横向邻近所述第一互补数字线的所述第一区域；所 述第二真实数字线的所述第二区域横向邻近所述第一真实数字线的所述第二区域的一 部分；第三存储器单元的第一子集与所述第二真实数字线的所述第二区域相关联；所述 第三存储器单元的第二子集与所述第二真实数字线的所述第一区域相关联，并且直接在 所述第三存储器单元的所述第一子集下方；所述第三存储器单元的第三子集与所述第二 真实数字线的所述第一区域相关联，并且通过所述第二真实数字线的布线区域从所述第 三存储器单元的所述第二子集横向移位；第二互补数字线，其与所述第二阵列相关联； 通过所述第二读出放大器电路将所述第二真实数字线与所述第二互补数字线进行比较； 所述第二互补数字线的所述第二区域比所述第二互补数字线的所述第一区域长；第二互 补数字线的所述第二区域的第一部分横向邻近所述第一互补数字线的所述第二区域，并 且所述第二互补数字线的所述第二区域的第二部分横向邻近所述第一真实数字线的所 述第二区域；所述第二互补数字线的所述第一区域横向邻近所述第一互补数字线的所述 第一区域的一部分；第四存储器单元的第一子集，其与所述第二互补数字线的所述第一 区域相关联；所述第四存储器单元的第二子集，其与所述第二互补数字线的所述第二区 域相关联，并且直接在所述第四存储器单元的所述第一子集上方；所述第四存储器单元 的第三子集，其与所述第二互补数字线的所述第二区域相关联，并且通过所述第二互补 数字线的布线区域从所述第四存储器单元的所述第二子集横向移位；第一互连，其从所 述第一真实数字线的所述第一区域延伸到所述第一真实数字线的所述布线区域；第二互 连，其从所述第一互补数字线的所述第二区域延伸到所述第一互补数字线的所述布线区 域；第三互连，其从所述第二真实数字线的所述第二区域延伸到所述第二真实数字线的 所述布线区域；以及第四互连，其从所述第二互补数字线的所述第一区域延伸到所述第 二互补数字线的所述布线区域。
附图说明
图1是具有1个晶体管和1个电容器的现有技术存储器单元的示意图。
图2是一对现有技术存储器单元的示意图，其中每个存储器单元具有1个晶体管和1个电容器，并且共享位线连接。
图3是具有开放位线体系结构的现有技术集成组件的示意图。
图4是具有相对于彼此竖直移位的多个叠层的实例集成组件的示意图。
图5是沿着图4的实例叠层的实例数字线和相关联存储器单元的实例布局的示意性 侧视图。
图6是沿着图4的实例叠层的实例数字线和相关联存储器单元的实例布局的示意性 多维侧视图。
图6A是图6的实例存储器单元中的一个的示意性横截面侧视图。
具体实施方式
一些实施例包含具有数字线配置的集成组件，所述数字线配置被配置为将数字线的 内部点耦合到读出放大器电路和/或相对于数字线的内部点竖直移位的数字线的其它区 域。相对于常规的数字线配置，此配置可以改善数字线的定时性能(例如，减小总时间常数)。参考图4至6描述了实例实施例。
参考图4，集成组件10包含基底12、基底上方的第一叠层14和第一叠层上方的第二叠层16。结构12、14和16彼此上下竖直堆叠。基底12、第一叠层14和第二叠层16 可以被认为是相对于彼此竖直移位的水平(层)的实例。所述层可在不同的半导体管芯内， 或者至少两个层可在同一半导体管芯内。
第一叠层14和第二叠层16相应地具有存储器区域18和22。第一存储器阵列和第二存储器阵列(阵列-1和阵列-2)由第一叠层14和第二叠层16支撑，其中存储器阵列中 的每个具有沿着第一(下)叠层14的第一部分和沿着第二(上)叠层16的第二部分。第一存 储器阵列包含第一存储器单元20a，并且第二存储器阵列包含第二存储器单元20b。存 储器单元被示意性地图示为圆圈。第一存储器阵列和第二存储器阵列可以包括任何合适 数量的存储器单元，并且在一些实施例中可以包括数百、数千、数百万等存储器单元。 存储器单元可以是DRAM单元，并且在一些实施例中，可以参考现有技术图1至3以 上面描述的类型的布置来配置(即，阵列-1和阵列-2可以是DRAM阵列)。阵列-1和阵 列-2示出为彼此分开，以简化图4的图示。在一些实施例中，阵列-1的区域可以与阵列 -2的区域横向重叠，如下面参考图5至6A描述的实施例中所示。
在一些实施例中，第一叠层14和第二叠层16可以相应地被称为第一存储器叠层和第二存储器叠层。
基底12可以包括半导体材料；并且可以例如包括单晶硅、基本上由单晶硅组成或者由单晶硅组成。基底12可以被称为半导体衬底。术语“半导体衬底”是指包含半导 体材料的任何结构，包含但不限于块状半导体材料，诸如半导体晶片(单独或在包括其它 材料的组件中)和半导体材料层(单独或在包括其它材料的组件中)。术语“衬底”是指任 何支撑结构，包含但不限于上述半导体衬底。在一些应用中，基底12可以对应于含有 一或多种与集成电路制造相关联的材料的半导体衬底。此材料可以包含例如耐火金属材 料、阻挡材料、扩散材料、绝缘体材料等中的一或多种。叠层14和16中的每个还可以 包括半导体材料。
在示出的实施例中，基底12包括读出放大器电路(SA)和字线驱动器电路(WD)。
读出放大器电路包含标记为“SA-E”的区域26，用于将它们识别为与电路的“偶数”部分相关联，以及标记为“SA-O”的区域28，用于将它们识别为与电路的“奇数” 部分相关联。术语“偶数”和“奇数”是任意的，并且用于区分不同的读出放大器电路。 所示配置具有彼此配对并且作为结构(块)24分布的读出放大器电路SA-O和SA-E。读出 放大器电路SA-E和SA-O可以相应地被称为第一读出放大器电路和第二读出放大器电 路。在一些实施例中，读出放大器电路SA-E可以被认为是对应于第一组读出放大器电 路，并且读出放大器电路SA-O可以被认为是对应于第二组读出放大器电路；或者反之 亦然。
字线驱动器电路(即，行驱动器电路)包含标记为SWD-L(区域31)和SWD-U(区域33)的区域。首字母缩略词SWD代表子字线驱动器，用于强调部件SWD-L和SWD-U是通 用字线驱动器电路的一部分。在与下叠层14相关联的存储器单元的操作期间使用字线 驱动器电路SWD-L，并且在与上叠层16相关联的存储器单元的操作期间使用字线驱动 器电路SWD-U。
所示配置具有彼此配对并且作为结构(块)30分布的字线驱动器电路SWD-L和SWD-U。
可以认为块24和30形成了分块区域。分块区域可以被认为是一起形成电路子单元沿着基底12的绗缝布置。
第一数字线D0、D1和D2与第一存储器阵列(阵列-1)相关联。第一数字线D0、D1 和D2沿着第一存储器阵列(阵列-1)延伸，并且与第一存储器阵列的第一存储器单元20a 耦合。数字线D0、D1和D2彼此横向间隔开，并且可以代表跨第一存储器阵列延伸的 大量基本上相同的数字线；术语“基本上相同”是指在制造和测量的合理公差范围内相 同。第一数字线在偶数第一数字线和奇数第一数字线之间交替，其中数字线D0和D2 代表偶数第一数字线，并且数字线D1代表奇数第一数字线。偶数第一数字线(例如，D0) 与第一读出放大器电路26(即，SA-E)耦合，并且奇数第一数字线(例如，D1)与第二读出 放大器电路28(即，SA-O)耦合。第一数字线D0、D1和D2具有沿着第一叠层14的第一 部分，并且具有沿着第二叠层16的第二部分。
第二数字线D0*、D1*和D2*与第二存储器阵列(阵列-2)相关联。第二数字线D0*、D1*和D2*沿着第二存储器阵列延伸，并且与第二存储器阵列(阵列-2)的第二存储器单元20b耦合。数字线D0*、D1*和D2*彼此横向间隔开，并且可以代表跨第二存储器阵列延 伸的大量基本上相同的数字线。第二数字线在偶数第二数字线和奇数第二数字线之间交 替，其中数字线D0*和D2*代表偶数第二数字线，并且数字线D1*代表奇数第二数字线。 偶数第二数字线(例如，D0*)与第一读出放大器电路26(SA-E)耦合，并且奇数第二数字 线(例如，D1*)与第二读出放大器电路28(SA-O)耦合。第二数字线D0*、D1*和D2*具 有沿着第一叠层14的第一部分，并且具有沿着第二叠层16的第二部分。
偶数第一数字线D0和D2通过第一读出放大器电路26(SA-E)与偶数第二数字线D0*和D2*比较耦合；并且奇数第一数字线D1通过第二读出放大器电路28(SA-O)与奇 数第二数字线D1*比较耦合。为了理解本公开和随后的权利要求的目的，如果读出放大 器电路被配置为彼此比较第一数字线和第二数字线的电特性(例如，电压)，则第一数字 线通过读出放大器电路与第二数字线“比较耦合”。
通过读出放大器电路彼此比较耦合的两个数字线可以被认为是包含一个真实数字 线和一个互补数字线。例如，数字线D0和D0*可以相应地被认为是真实数字线和互补 数字线；并且类似地，数字线D1和D1*可以相应地被认为是真实数字线和互补数字线。 术语“真实”和“互补”是任意的。在与真实数字线和互补数字线相关联的存储器单元 (例如，20a、20b)的读/写操作期间，真实数字线和互补数字线的电值被一起利用。为了 描述本文中的实施例的目的，真实数字线将是在标签中没有星号指示的那些数字线(例 如，D0、D1、D2等)，并且互补数字线将是在标签中有星号指示的那些数字线(例如， D0*、D1*、D2*等)。
仍然参考图4，字线32沿着第一存储器阵列和第二存储器阵列(阵列-1和阵列-2)延 伸。
第一存储器阵列(阵列-1)内的第一存储器单元20a中的每个由沿着第一存储器阵列 延伸的数字线中的一个(例如，数字线D0、D1和D2中的一个)和字线32中的一个唯一 寻址。类似地，第二存储器阵列(阵列-2)内的存储器单元20b中的每个由沿着第二存储 器阵列延伸的数字线中的一个(例如，数字线D0*、D1*和D2*中的一个)和字线32中的 一个唯一寻址。在一些实施例中，沿着第一存储器阵列(阵列-1)的数字线可以被称为第 一组数字线，并且沿着第二存储器(阵列-2)的数字线被称为第二组数字线。
图4的配置的优点是，所有的读出放大器电路和所有的字线驱动器电路可以直接设 置在存储器阵列(阵列-1和阵列-2)下方，这可以实现存储器阵列在半导体衬底上的紧密 封装；或者换句话说，与其中读出放大器电路中的至少一些和/或字线驱动器电路中的至 少一些不直接在存储器阵列下方的常规配置相比，这可以节省宝贵的半导体空间。存储器阵列(阵列-1和阵列-2)的区域的竖直堆叠还可以节省宝贵的半导体空间。在图4所示 实施例中，数字线D0、D0*、D1、D1*、D2和D2*都相对于第一读出放大器电路SA-E 和第二读出放大器电路SA-0竖直移位，并且相对于字线驱动器电路SWD-U和SWD-L 竖直移位。
图4的布置示出了类似于上面参考图3描述的现有技术配置的从数字线的端部耦合 到读出放大器电路(例如，SA-E电路26)的数字线(例如，D0和D0*)。在一些实施例中， 数字线的部分可以从数字线的内部点耦合，而不是从数字线的端部耦合，这可以改善与 数字线相关联的时间常数。例如，图5示出了具有数字线DL0和DL0*的实例集成组件 10的区域，所述数字线DL0和DL0*具有从数字线的内部点耦合的部分。
数字线DL0和DL0*通过识别为SA的读出放大器电路26彼此比较耦合。数字线 DL0可以被称为真实数字线，并且数字线DL0*可以被称为互补数字线。
基底12、第一叠层14和第二叠层16在图5中以不同的高度水平示意性地示出。真实数字线DL0被示出为具有沿着(关联于)第一叠层(下叠层)14的第一区域40a、沿着(关 联于)第二叠层(上叠层)16的第二区域40b、在第一区域40a和第二区域40b之间的竖直 延伸段40c、以及在第一区域40a和读出放大器电路26之间的另一个竖直延伸段40d。 第一区域40a比第二区域40b短。在一些实施例中，区域40a可以被称为短的第一区域， 并且区域40b可以被称为长的第二区域。
互补数字线DL0*被示出为具有沿着(关联于)第一叠层(下叠层)14的第一区域42a、 沿着(关联于)第二叠层(上叠层)16的第二区域42b、在第一区域42a和第二区域42b之间 的竖直延伸段42c、以及在第一区域42a和读出放大器电路26之间的另一个竖直延伸段42d。第一区域42a比第二区域42b长。在一些实施例中，区域42a可以被称为长的第 一区域，并且区域42b可以被称为短的第二区域。
实例存储器单元20a和20b沿着对应于叠层14和16的高度水平示出，并且还示意性地示出了字线32中的一些。
实例存储器单元20a和20b中的每个包括存储元件36和存取装置38。
存储元件36可以是具有至少两种可检测状态的任何合适的装置；并且在一些实施例中可以是例如电容器、电阻性存储器装置、导电桥接装置、相变存储器(PCM)装置、 可编程金属化单元(PMC)等。如果存储元件是电容器，则它们可以是铁电电容器(即，可 在一对电容器电极之间包括铁电绝缘材料)，或者可以是非铁电电容器(即，可在一对电 容器电极之间仅包括非铁电绝缘材料)。实例铁电绝缘材料可以包含过渡金属氧化物、锆、 氧化锆、铌、氧化铌、铪、氧化铪、钛酸铅锆和钛酸锶钡中的一或多种。实例非铁电绝 缘材料可以包括二氧化硅、基本上由二氧化硅组成或者由二氧化硅组成。
存取装置38可以是晶体管(如图中示出的)或者任何其它合适的存取装置。
阵列-1的存储器单元20a中的每个由字线32中的一个和真实数字线(DL0)唯一寻址。类似地，阵列-2的存储器单元20b中的每个由字线32中的一个和互补数字线(DL0*) 唯一寻址。为了简化图5的附图，仅示出了字线32中的一些。沿着下叠层14的字线与 字线驱动器电路SWD-L耦合，并且沿着上叠层16的字线与字线驱动器电路SWD-U耦 合。
图5的数字线DL0和DL0*包括导电材料44。此导电材料可以包括(一或多种)任何合适的导电成分；诸如例如各种金属(例如，钛、钨、钴、镍、铂、钌等)中的一或多种、 含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂的半导体 材料(例如，导电掺杂的硅、导电掺杂的锗等)。
在一些实施例中，与真实数字线D0相关联的存储器单元20a可以被认为是第一存储器单元，并且可以一起被认为是第一组存储器单元。第一组第一存储器单元可以被认 为是包含沿着短的第一区域40a的第一子集46a、沿着长的第二区域40b的一部分的第 二子集46b以及沿着长的第二区域40b的另一个部分的第三子集46c。在示出的实施例 中，第二子集46b直接在第一子集46a上方。
间隙48在第二子集46b和第三子集46c之间，并且数字线D0的布线区域(互连区域)50跨间隙48并且在第二子集46b和第三子集46c之间延伸。
在一些实施例中，与互补数字线D0*相关联的存储器单元20b可以被认为是第二存储器单元，并且可以一起被认为是第二组存储器单元。第二组第二存储器单元可以被认 为是包含沿着短的第二区域42b的第一子集52a、沿着长的第一区域42a的一部分的第 二子集52b、以及沿着长的第一区域42a的另一个部分的第三子集52c。在示出的实施 例中，第二子集52b直接在第一子集52a下方。
间隙54在第二子集52b和第三子集52c之间，并且数字线D0*的布线区域(互连区域)56跨间隙54并且在第二子集52b和第三子集52c之间延伸。
互连40c可以被认为是从短的第一区域40a延伸到真实数字线D0的布线区域50的第一连接，并且互连42c可以被认为是从短的第二区域42b延伸到互补数字线D0*的布 线区域56的第二连接。
在一些实施例中，沿着下叠层14的短的第一区域40a和长的第一区域42a可以被认为是通过中间间隙58彼此间隔开，并且类似地，沿着上叠层16的短的第二区域42b 和长的第二区域40b可以被认为是通过中间间隙60彼此间隔开。
区域40a和42a相应地具有邻近间隙58的端部41和43。在一些实施例中，端部 41和43可以被认为是彼此邻近，并且邻近间隙58，并且可以相应地被称为区域40a和 42a的邻近端。
区域40b和42b相应地具有邻近间隙60的端部45和47。在一些实施例中，端部 45和47可以被认为是彼此邻近，并且邻近间隙60，并且可以相应地被称为区域40b和 42b的邻近端。
从真实数字线D0的区域40a到读出放大器电路26的连接40d从接近此区域的邻近端41向下延伸。类似地，从互补数字线D0*的区域42a到读出放大器电路26的连接42d 从接近此区域的邻近端43向下延伸。
从短的第一区域40a到真实数字线D0的布线区域50的连接40c从接近端部41向 上延伸。类似地，从短的第二区域42b到互补数字线D0*的布线区域56的连接42c从 接近端部47向下延伸。
连接40c和42c相应地沿着数字线D0和D0*的长部分40b和42a延伸到内部点， 其中此些内部点沿着布线区域50和56。包含延伸到数字线的内部点的连接40c和42c 可以减小与数字线相关联的有效时间常数，并且因此可以改善定时性能。例如，在所示 实施例中，沿着真实数字线D0有10个第一存储器单元20a。第一存储器单元20a中的 六个在第三子单元46c内，并且第一存储器单元20a中的两个在第二子单元46b内。在 操作中，第二子单元46b内的存储器单元可以与沿着第三子单元46c的存储器单元同时 放电，与耦合到数字线端部而不是数字线内部点的常规数字线相比，这可以减小数字线 D0的有效时间常数。具体地，图5的数字线D0的有效时间常数可以是Rc*Cc*3/4(单元)， 其中Rc、Cc和单元在上面描述图3时限定。类似地，用于图5的数字线D0*的有效时 间常数可以是Rc*Cc*3/4(单元)。
在示出的实施例中，第一存储器单元20a的第一子集46a和第二子集46b具有彼此相同数量的存储器单元(示出为两个)。在其它实施例中，第一存储器单元的第一子集和 第二子集可以具有相对于彼此不同数量的存储器单元。类似地，第二存储器单元20b的 第一子集52a和第二子集52b可以具有彼此相同数量的存储器单元(如图中示出的)，或 者可以具有相对于彼此不同数量的存储器单元。
第一存储器单元20a的第三子集46c包括比第一子集46a和第二子集46b更多的存储器单元。在一些实施例中，第三子集46c可以包括至少两倍于第一子集46a和第二子 集46b中的一者或两者的存储器单元，至少三倍于第一子集46a和第二子集46b中的一 者或两者的存储器单元，至少四倍于第一子集46a和第二子集46b中的一者或两者的存 储器单元等。类似地，第三子集52c可以包括至少两倍于第一子集52a和第二子集52b 中的一者或两者的存储器单元20b，至少三倍于第一子集52a和第二子集52b中的一者 或两者的存储器单元20b，至少四倍于第一子集52a和第二子集52b中的一者或两者的 存储器单元20b等。
图6示出了集成组件10的另一个实施例，所述实施例被扩展到图5中示出的区域之外。图6的实施例包含上面参考图5描述的数字线D0和D0*，并且还包含类似的数 字线D1、D2、D3、D1*、D2*和D3*。
第一叠层14和第二叠层16在图6的图示中示意性地示出为处于不同的高度水平，并且示出为在基底12上方。
基底12包括若干读出放大器电路(SA1-SA4)，并且包括字线驱动器电路31和33。
第一叠层14可以被认为是包括第一存储器单元20a的第一阵列(阵列-1)的第一部分，并且包括第二存储器单元20b的第二阵列(阵列-2)的第一部分；并且第二叠层16可 以被认为是包括第一存储器单元20a的第一阵列的第二部分，并且包括第二存储器单元 20b的第二阵列的第二部分。
存储器单元20a和20b可以具有任何合适的配置。在图6A的放大视图中示出了实例存储器单元20，以简化存储器单元的部件的标记。存储器单元20包含与电容器C耦 合的晶体管T。晶体管T包括半导体材料202的竖直延伸柱200。半导体材料202可以 包括(一或多种)任何合适的成分；并且在一些实施例中可以包括、基本上由或者由硅、 锗、III/V族半导体材料(例如磷化镓)、半导体氧化物等中的一或多种组成；其中术语III/V 半导体材料是指包括选自元素周期表第III族和第V族(其中第III族和第V族是旧术语， 并且现在被称为第13族和第15族)元素的半导体材料。
栅极电介质材料(绝缘材料)204沿着柱200的侧壁，并且导电栅极材料206沿着栅极电介质材料。
栅极电介质材料204可以包括(一或多种)任何合适的成分；并且在一些实施例中可 以包括二氧化硅、基本上由二氧化硅组成或者由二氧化硅组成。
导电栅极材料206可以包括(一或多种)任何合适的导电成分；诸如例如各种金属(例 如，钛、钨、钴、镍、铂、钌等)中的一或多种、含金属组合物(例如，金属硅化物、金 属氮化物、金属碳化物等)和/或导电掺杂的半导体材料(例如，导电掺杂的硅、导电掺杂 的锗等)。
导电栅极材料206形成晶体管T的晶体管栅极。所述晶体管还包含在柱200的上区域内的第一源极区域/漏极区域216、在柱200的下区域内的第二源极区域/漏极区域218 以及在第一源极区域/漏极区域216和第二源极区域/漏极区域218之间的沟道区域220。 在操作中，由栅极材料206内的电压产生的电场(即，沿着与栅极材料206耦合的字线 32的电压)可以通过沟道区域220将源极区域216/漏极区域218彼此栅极耦合。当本文 使用术语“栅极耦合”时，此可以指可由晶体管栅极的电激活/去激活引起的晶体管的源 极区域/漏极区域的受控耦合/去耦。
电容器C包括第一导电节点228，第二导电节点230以及在第一导电节点和第二导电节点之间的绝缘材料(电容器电介质材料)232。
第一导电节点228和第二导电节点230可以包括(一或多种)任何合适的导电成分；诸如例如各种金属(例如，钛、钨、钴、镍、铂、钌等)中的一或多种、含金属组合物(例 如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂的半导体材料(例如，导电 掺杂的硅、导电掺杂的锗等)。第一导电节点和第二导电节点可以包括彼此相同成分，或 者可以相对于彼此包括不同成分。
绝缘材料232可以包括(一或多种)任何合适的成分，并且在一些实施例中可以包括 二氧化硅、基本上由二氧化硅组成或者由二氧化硅组成。
在示出的实施例中，下导电节点228被配置为向上开口的容器。在其它实施例中，下导电节点可以具有其它合适的形状。
字线32(栅极材料206)在图6A的视图中位于沟道区域220的两侧，并且在图6的 视图中位于沟道区域的一侧。相对于晶体管的沟道区域，字线(栅极材料)可以处于任何 合适的配置中；并且在一些应用中可在沟道区域的一侧上、在沟道区域的两侧上，或者 可以完全围绕沟道区域(即，可以是全环绕栅极配置)。
图6A的晶体管T被示出为竖直延伸的晶体管，并且具体地被示出为具有竖直延伸的沟道区域220。在所示实施例中，沟道区域相对于所示数字线DL的水平延伸的上表 面正交(或至少基本上正交)延伸。术语“基本上正交”是指在制造和测量的合理公差内 正交。在一些实施例中，沟道区域220可以相对于数字线DL的水平延伸的上表面近似 竖直地延伸，并且可以例如相对于数字线DL的水平延伸的上表面以90°±15°的角度延 伸。
再次参考图6，数字线D1、D2、D3、D1*、D2*和D3*包括区域70、80、90、72、 82和92，所述区域70、80、90、72、82和92类似于相对于图5的数字线D0和D0* 描述的区域40和42。
在一些实施例中，数字线D0可以被认为是与包括第一存储器单元20a的第一阵列(阵列-1)相关联的第一真实数字线。第一真实数字线具有与第一叠层14相关联的第一区域40a和与第二叠层16相关联的第二区域40b，其中第二区域比第一区域长。第一存储 器单元20a的第一子集46a与第一真实数字线D0的第一区域40a相关联，并且第一存 储器单元20a的第二子集46b和第三子集46c与第一真实数字线的第二区域40b相关联。 第三子集46c通过第一真实数字线D0的布线区域50从第二子集46b横向移位。
数字线D0*可以被认为是与包括第二存储器单元20b的第二阵列(阵列-2)相关联的 第一互补数字线。第一互补数字线具有与第一叠层14相关联的第一区域42a和与第二叠层16相关联的第二区域42b，其中第二区域比第一区域短。第二存储器单元20b的第 一子集52a与第一互补数字线D0*的第二区域42b相关联，并且第二存储器单元20b的 第二子集52b和第三子集52c与第一互补数字线的第一区域42a相关联。第三子集52c 通过第一互补数字线D0*的布线区域56从第二子集52b横向移位。
数字线D0和D0*通过读出放大器电路SA1(其可以被称为第一读出放大器电路)彼此 比较耦合。
数字线D1可以被称为与包括第一存储器单元20a的第一阵列(阵列-1)相关联的第二 真实数字线(在一些实施例中，沿着数字线D1的存储器单元被称为第三存储器单元)。第二真实数字线具有与第一叠层14相关联的第一区域70a和与第二叠层16相关联的第 二区域70b，其中第二区域比第一区域短。第一存储器单元20a的第一子集74a与第二 真实数字线D1的第二区域70b相关联，并且第一存储器单元20a的第二子集74b和第 三子集74c与第二真实数字线的第一区域70a相关联。第三子集74c通过第二真实数字 线D1的布线区域76从第二子集74b横向移位。在所示实施例中，第二子集74b直接在 第一子集74a下方。
数字线D1*可以被认为是与包括第二存储器单元20b的第二阵列(阵列-2)相关联的 第二互补数字线(在一些实施例中，沿着数字线D1*的存储器单元被称为第四存储器单元)。第二互补数字线具有与第一叠层14相关联的第一区域72a和与第二叠层16相关联 的第二区域72b，其中第二区域比第一区域长。第二存储器单元20b的第一子集78a与 第二互补数字线D1*的第一区域72a相关联，并且第二存储器单元20b的第二子集78b 和第三子集78c与第二互补数字线的第二区域72b相关联。第三子集78c通过第二互补 数字线D1*的布线区域79从第二子集78b横向移位。在所示实施例中，第二子集78b 直接在第一子集74a上方。
数字线D1和D1*通过读出放大器电路SA3(其可以被称为第二读出放大器电路)彼此 比较耦合。
在所示实施例中，第二真实数字线D1的第一区域70a的第一部分可以被认为是横向邻近第一真实数字线D0的第一区域40a，并且第二真实数字线D1的第一区域70a的 第二部分可以被认为是横向邻近第一互补数字线D1*的第一区域42a的一部分。此外， 第二真实数字线D1的第二区域70b可以被认为是横向邻近第一真实数字线D0的第二 区域40b的一部分。
在所示实施例中，第二互补数字线D1*的第二区域72b的第一部分可以被认为是横向邻近第一互补数字线D0*的第二区域42b，并且第二互补数字线D1*的第二区域72b 的第二部分可以被认为是横向邻近第一真实数字线D0的第二区域40b的一部分。此外， 第二互补数字线D1*的第一区域72a可以被认为是横向邻近第一互补数字线D0*的第一 区域42a的一部分。
互连40c可以被称为从第一真实数字线D0的第一区域40a延伸到第一真实数字线的布线区域50的第一互连。互连42c可以被称为从第一互补数字线D0*的第二区域42b 延伸到第一互补数字线的布线区域56的第二互连。互连70c可以被称为从第二真实数 字线D1的第二区域70b延伸到第二真实数字线的布线区域76的第三互连。互连72c可 以被称为从第二互补数字线D1*的第一区域72a延伸到第二互补数字线的布线区域79 的第四互连。
在所示实施例中，字线32从与数字线D0相关联的第一存储器单元的第一子集46a延伸到与数字线D1相关联的第三存储器单元的第二子集74b。此外，字线32从与数字 线D0相关联的第一存储器单元的第二子集46b延伸到与数字线D1相关联的第三存储 器单元的第一子集74a。另外，字线32从与数字线D0相关联的第一存储器单元的第三 子集46c延伸到与数字线D1*相关联的第四存储器单元的第三子集78c。另外，字线32 从与数字线D0*相关联的第二存储器单元的第一子集52a延伸到与数字线D1*相关联的 第四存储器单元的第二子集78b。此外，字线32从与数字线D0*相关联的第二存储器单 元的第二子集52b延伸到与数字线D1*相关联的第四存储器单元的第一子集78a。另外， 字线32从与数字线D0*相关联的第二存储器单元的第三子集52c延伸到与数字线D1相 关联的第三存储器单元的第三子集74c。
在一些实施例中，与沿着第一叠层14的存储器单元相关联的字线32可以被称为第一字线，并且与沿着第二叠层16的存储器单元相关联的字线可以被称为第二字线。在 示出的实施例中，第一字线与第一字线驱动器电路31(SWD-L)耦合，并且第二字线与第 二字线驱动器电路33(SWD-U)耦合。
在所示实施例中，第一读出放大器电路SA1和第二读出放大器电路SA3示意性地指示为在基底12内相对于彼此横向偏移，第一字线驱动器电路SWD-L和第二字线驱动 器电路SWD-U也示意性地指示为在基底12内相对于彼此横向偏移。
为了简化图示，互连(例如，40c)在图6的图示中示出为没有交叉影线，并且此外为了简化图示，存储器单元(例如，20a)内的电容器的节点示出为没有交叉影线。
尽管本文所描述的实施例表明在基底12上方有两个存储器叠层(14，16)，但是应理 解，在其它实施例中，在基底上方可以有两个以上的存储器叠层。
上面讨论的组件和结构可以用在集成电路(术语“集成电路”是指由半导体衬底支撑 的电子电路)内；并且可以结合到电子系统中。此电子系统可以用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块和专用模块中，并且可以包含多层、 多芯片模块。电子系统可以是广泛系统中的任一种，诸如相机、无线装置、显示器、芯 片组、机顶盒、游戏、照明、车辆、时钟、电视、手机、个人计算机、汽车、工业控制 系统、飞机等。
除非另有说明，否则本文所描述的各种材料、物质、成分等可以用任何合适的方法形成，无论是现在已知的还是有待开发的，包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“电介质”和“绝缘”可以用来描述具有绝缘电特性的材料。在本公开中，这 些术语被认为是同义词。在一些情况下，利用术语“电介质”而在其它情况下，利用术 语“绝缘的”(或“电绝缘的”)可在本公开内容内提供语言变化，以简化所附权利要求 书内的前提基础，并且不用于指示任何显著的化学或电差异。
术语“电连接”和“电耦合”两者都可在本公开中使用。这些术语被认为是同义词。在一些情况下利用一个术语而在其它情况下利用另一个术语可在本公开内容内提供语 言变化，以简化所附权利要求内的前提基础。术语“耦合、耦接、联接等”可以指电连 接。
附图中各种实施例的特定取向仅用于说明目的，并且在一些应用中，实施例可以相 对于中示出的取向旋转。本文提供的描述以及所附的权利要求涉及在各种特征之间具有 所描述的关系的任何结构，而不管所述结构是否处于附图的特定取向，或者是否相对于此取向旋转。
为了简化附图，除非另外指出，否则附图的横截面视图仅示出了横截面平面内的特 征，并且没有示出横截面平面后面的材料。
当一个结构在上面被称为“在另一个结构上”、“邻近另一个结构”或“抵靠另一个结构”时，它可以直接在另一个结构上，或者也可以存在中间结构。相比之下，当一个 结构被称为“直接在另一个结构上”、“直接邻近另一个结构”或“直接抵靠另一个结构” 时，则不存在中间结构。术语“直接在下方”、“直接在上方”等并不指示直接物理接触 (除非另有明确说明)，而是指示直立对准。
结构(例如，层、材料等)可以被称为“竖直延伸”，以指示所述结构通常从下方的基底(例如，衬底)向上延伸。竖直延伸结构可以相对于基底的上表面基本上正交地延伸， 或者不正交地延伸。
一些实施例包含集成组件，所述集成组件具有在基底上方的第一叠层和在第一叠层 上方的第二叠层。真实数字线具有沿着所述第一叠层的短的第一区域和沿着所述第二叠 层的长的第二区域。互补数字线具有沿着所述第一叠层的长的第一区域和沿着所述第二 叠层的短的第二区域。通过与基底相关联的读出放大器电路将真实数字线与互补数字线 进行比较。第一组第一存储器单元与所述真实数字线相关联。第一组包含沿着短的第一区域的第一子集、沿着长的第二区域的一部分直接在第一子集上方的第二子集、以及沿 着长的第二区域的另一个部分的第三子集。所述真实数字线的布线区域在所述第一存储 器单元的所述第二子集和第三子集之间延伸。第二组第二存储器单元与互补数字线相关 联。第二组包含沿着短的第二区域的第一子集、沿着长的第一区域的一部分直接在第一 子集正下方的第二子集、以及沿着长的第一区域的另一个部分的第三子集。互补数字线 的布线区域在第二存储器单元的第二子集和第三子集之间延伸。第一连接从短的第一区 域延伸到真实数字线的布线区域。第二连接从短的第二区域延伸到互补数字线的布线区 域。
一些实施例包含集成组件，所述集成组件包括在第一叠层上方的第二叠层。真实数 字线具有沿着所述第一叠层的短的第一区域和沿着所述第二叠层的长的第二区域。互补 数字线具有沿着所述第一叠层的长的第一区域和沿着所述第二叠层的短的第二区域。通 过读出放大器电路将真实数字线与互补数字线进行比较。短的第一区域和长的第一区域 各自具有邻近短的第一区域和长的第一区域之间的间隙的邻近端。短的第二区域和长的 第二区域各自具有邻近短的第二区域和长的第二区域之间的间隙的邻近端。第一组第一 存储器单元与所述真实数字线相关联。第一组包括沿着短的第一区域的第一存储器单元 的第一子集、沿着长的第二区域的一部分的第一存储器单元的第二子集、以及沿着长的第二区域的另一个部分的第一存储器单元的第三子集。所述真实数字线的布线区域在所述第一存储器单元的所述第二子集和第三子集之间延伸。第二组第二存储器单元与互补数字线相关联。第二组包括沿着短的第二区域的第二存储器单元的第一子集、沿着长的 第一区域的一部分的第二存储器单元的第二子集、以及沿着长的第一区域的另一个部分 的第二存储器单元的第三子集。互补数字线的布线区域在第二存储器单元的第二子集和 第三子集之间延伸。从真实数字线到读出放大器电路的连接从接近短的第一区域的邻近 端向下延伸。从互补数字线到读出放大器电路的连接从接近长的第一区域的邻近端向下 延伸。从接近短的第一区域的邻近端的连接向上延伸到真实数字线的布线区域。从接近 短的第二区域的邻近端的连接向下延伸到互补数字线的布线区域。
一些实施例包含集成组件，所述集成组件具有基底，所述基底包括第一读出放大器 电路和第二读出放大器电路。第一叠层在基底上方。第一叠层包括第一存储器单元的第一阵列的第一部分，并且包括第二存储器单元的第二阵列的第一部分。第二叠层在第一 叠层上方。第二叠层包括第一存储器单元的第一阵列的第二部分，并且包括第二存储器 单元的第二阵列的第二部分。第一真实数字线与第一阵列相关联。第一真实数字线具有 与第一叠层相关联的第一区域，并且具有与第二叠层相关联的第二区域。第一真实数字 线的第二区域比第一真实数字线的第一区域长。第一存储器单元的第一子集与第一真实 数字线的第一区域相关联。第一存储器单元的第二子集与第一真实数字线的第二区域相 关联，并且直接在第一存储器单元的第一子集上方。第一存储器单元的第三子集与第一 真实数字线的第二区域相关联，并且通过第一真实数字线的布线区域从第一存储器单元 的第二子集横向移位。第一互补数字线与第二阵列相关联。第一互补数字线具有与第一 叠层相关联的第一区域，并且具有与第二叠层相关联的第二区域。通过第一读出放大器 电路将第一真实数字线与第一互补数字线进行比较。第一互补数字线的第一区域比第一 互补数字线的第二区域长。第二存储器单元的第一子集与第一互补数字线的第二区域相 关联。第二存储器单元的第二子集与第一互补数字线的第一区域相关联，并且直接在第 二存储器单元的第一子集下方。第二存储器单元的第三子集与第一互补数字线的第一区 域相关联，并且通过第一互补数字线的布线区域从第二存储器单元的第二子集横向移 位。第二真实数字线与第一阵列相关联。第二真实数字线具有与第一叠层相关联的第一 区域，并且具有与第二叠层相关联的第二区域。第二真实数字线的第一区域比第二真实 数字线的第二区域长。第二真实数字线的第一区域的第一部分横向邻近第一真实数字线 的第一区域，并且第二真实数字线的第一区域的第二部分横向邻近第一互补数字线的第 一区域。第二真实数字线的第二区域横向邻近第一真实数字线的第二区域的一部分。第 三存储器单元的第一子集与第二真实数字线的第二区域相关联；第三存储器单元的第二 子集与第二真实数字线的第一区域相关联，并且直接在第三存储器单元的第一子集下 方；第三存储器单元的第三子集与第二真实数字线的第一区域相关联，并且通过第二真 实数字线的布线区域从第三存储器单元的第二子集横向移位。第二互补数字线与第二阵 列相关联。通过第二读出放大器电路将第二真实数字线与第二互补数字线进行比较。第 二互补数字线的第二区域比第二互补数字线的第一区域长。第二互补数字线的第二区域 的第一部分横向邻近第一互补数字线的第二区域，并且第二互补数字线的第二区域的第 二部分横向邻近第一真实数字线的第二区域。第二互补数字线的第一区域横向邻近第一 互补数字线的第一区域的一部分。第四存储器单元的第一子集与第二互补数字线的第一 区域相关联。第四存储器单元的第二子集与第二互补数字线的第二区域相关联，并且直 接在第四存储器单元的第一子集上方。第四存储器单元的第三子集与第二互补数字线的 第二区域相关联，并且通过第二互补数字线的布线区域从第四存储器单元的第二子集横 向移位。第一互连从第一真实数字线的第一区域延伸到第一真实数字线的布线区域。第 二互连从第一互补数字线的第二区域延伸到第一互补数字线的布线区域。第三互连从第 二真实数字线的第二区域延伸到第二真实数字线的布线区域。第四互连从所述第二互补 数字线的所述第一区域延伸到所述第二互补数字线的所述布线区域。
根据法规，已经用关于结构和方法特征的或多或少特定的语言描述了本文公开的主 题。然而，应理解，权利要求不限于示出和描述的具体特征，因为本文公开的构件包括实例实施例。因此，权利要求被赋予字面上的全部范围，并且应根据等效原则进行适当 解释。

Claims (29)

1.一种集成组件，其包括：
在基底上方的第一叠层；
在所述第一叠层上方的第二叠层；
真实数字线，其具有沿着所述第一叠层的短的第一区域和沿着所述第二叠层的长的第二区域；
互补数字线，其具有沿着所述第一叠层的长的第一区域和沿着所述第二叠层的短的第二区域；通过与所述基底相关联的读出放大器电路将所述真实数字线与所述互补数字线进行比较；
第一组第一存储器单元，其与所述真实数字线相关联；所述第一组包括沿着所述短的第一区域的第一子集、沿着所述长的第二区域的直接在所述第一子集上方的一部分的第二子集、以及沿着所述长的第二区域的另一个部分的第三子集；所述真实数字线的布线区域，其在所述第一存储器单元的所述第二子集和第三子集之间延伸；
第二组第二存储器单元，其与所述互补数字线相关联；所述第二组包含沿着所述短的第二区域的第一子集、沿着所述长的第一区域的直接在所述第一子集下方的一部分的第二子集、以及沿着所述长的第一区域的另一部分的第三子集；所述互补数字线的布线区域，其在所述第二存储器单元的所述第二子集和第三子集之间延伸；
第一连接，其从所述短的第一区域延伸到所述真实数字线的所述布线区域；以及
第二连接，其从所述短的第二区域延伸到所述互补数字线的所述布线区域。
2.根据权利要求1所述的集成组件，其中所述第一存储器单元的所述第一子集和第二子集包括彼此相同数量的所述第一存储器单元。
3.根据权利要求2所述的集成组件，其中所述第一存储器单元的所述第三子集包括比所述第一存储器单元的所述第一子集更多的所述第一存储器单元。
4.根据权利要求3所述的集成组件，其中所述第一存储器单元的所述第三子集包括至少两倍于所述第一存储器单元的所述第一子集的所述第一存储器单元。
5.根据权利要求3所述的集成组件，其中所述第一存储器单元的所述第三子集包括至少三倍于所述第一存储器单元的所述第一子集的所述第一存储器单元。
6.根据权利要求3所述的集成组件，其中所述第一存储器单元的所述第三子集包括至少四倍于所述第一存储器单元的所述第一子集的所述第一存储器单元。
7.根据权利要求3所述的集成组件，其中所述第一存储器单元的所述第一子集和第二子集各自包括所述第一存储器单元中的两个，并且其中所述第一存储器单元的所述第三子集包括所述第一存储器单元中的六个。
8.一种集成组件，其包括：
在第一叠层上方的第二叠层；
真实数字线，其具有沿着所述第一叠层的短的第一区域和沿着所述第二叠层的长的第二区域；
互补数字线，其具有沿着所述第一叠层的长的第一区域和沿着所述第二叠层的短的第二区域；通过读出放大器电路将所述真实数字线与所述互补数字线进行比较；所述短的第一区域和所述长的第一区域各自具有邻近所述短的第一区域和长的第一区域之间的间隙的邻近端；所述短的第二区域和所述长的第二区域各自具有邻近所述短的第二区域和长的第二区域之间的间隙的邻近端；
第一组第一存储器单元，其与所述真实数字线相关联；所述第一组包括沿着所述短的第一区域的所述第一存储器单元的第一子集、沿着所述长的第二区域的一部分的所述第一存储器单元的第二子集、以及沿着所述长的第二区域的另一部分的所述第一存储器单元的第三子集；所述真实数字线的布线区域，其在所述第一存储器单元的所述第二子集和第三子集之间延伸；
第二组第二存储器单元，其与所述互补数字线相关联；第二组包括沿着所述短的第二区域的所述第二存储器单元的第一子集、沿着所述长的第一区域的一部分的所述第二存储器单元的所述第二子集、以及沿着所述长的第一区域的另一部分的所述第二存储器单元的第三子集；所述互补数字线的布线区域，其在所述第二存储器单元的所述第二子集和第三子集之间延伸；
从所述真实数字线到所述读出放大器电路的连接，其从接近所述短的第一区域的所述邻近端向下延伸；
从所述互补数字线到所述读出放大器电路的连接，其从接近所述长的第一区域的所述邻近端向下延伸；
从接近所述短的第一区域的所述邻近端的连接，其向上延伸到所述真实数字线的所述布线区域；以及
从接近所述短的第二区域的所述邻近端的连接，其向下延伸到所述互补数字线的所述布线区域。
9.根据权利要求8所述的集成组件，其中所述存储器单元包括与存取装置耦合的存储元件。
10.根据权利要求9所述的集成组件，其中所述存储元件是电容器。
11.根据权利要求10所述的集成组件，其中所述电容器是铁电电容器。
12.根据权利要求10所述的集成组件，其中所述电容器是非铁电电容器。
13.根据权利要求10所述的集成组件，其中所述电容器具有容器形的底部电极，并且具有延伸到所述容器形的底部电极的内部区域中的上电极。
14.根据权利要求9所述的集成组件，其中所述存取装置是竖直延伸的晶体管。
15.根据权利要求8所述的集成组件，其中所述第一存储器单元的所述第一子集和第二子集包括彼此相同数量的所述第一存储器单元。
16.根据权利要求15所述的集成组件，其中所述第一存储器单元的所述第三子集包括比所述第一存储器单元的所述第一子集更多的所述第一存储器单元。
17.根据权利要求16所述的集成组件，其中所述第一存储器单元的所述第三子集包括至少约两倍于所述第一存储器单元的所述第一子集的所述第一存储器单元。
18.根据权利要求16所述的集成组件，其中所述第一存储器单元的所述第三子集包括至少约三倍于所述第一存储器单元的所述第一子集的所述第一存储器单元。
19.一种集成组件，其包括：
基底，其包括第一读出放大器电路和第二读出放大器电路；
所述基底上方的第一叠层；第一叠层包括第一存储器单元的第一阵列的第一部分，并且包括第二存储器单元的第二阵列的第一部分；
在所述第一叠层上方的第二叠层；所述第二叠层包括所述第一存储器单元的所述第一阵列的第二部分，并且包括所述第二存储器单元的所述第二阵列的第二部分；
第一真实数字线，其与所述第一阵列相关联，所述第一真实数字线具有与所述第一叠层相关联的第一区域且具有与所述第二叠层相关联的第二区域；所述第一真实数字线的所述第二区域比所述第一真实数字线的所述第一区域长；第一存储器单元的第一子集，其与所述第一真实数字线的所述第一区域相关联；所述第一存储器单元的第二子集，其与所述第一真实数字线的所述第二区域相关联并且直接在所述第一存储器单元的所述第一子集上方；所述第一存储器单元的第三子集，其与所述第一真实数字线的所述第二区域相关联，并且通过所述第一真实数字线的布线区域从所述第一存储器单元的所述第二子集横向移位；
第一互补数字线，其与所述第二阵列相关联，所述第一互补数字线具有与所述第一叠层相关联的第一区域且具有与所述第二叠层相关联的第二区域；通过所述第一读出放大器电路将所述第一真实数字线与所述第一互补数字线进行比较；所述第一互补数字线的所述第一区域比所述第一互补数字线的所述第二区域长；第二存储器单元的第一子集，其与所述第一互补数字线的所述第二区域相关联；所述第二存储器单元的第二子集，其与所述第一互补数字线的所述第一区域相关联，并且直接在所述第二存储器单元的所述第一子集下方；所述第二存储器单元的第三子集，其与所述第一互补数字线的所述第一区域相关联，并且通过所述第一互补数字线的布线区域从所述第二存储器单元的所述第二子集横向移位；
第二真实数字线，其与所述第一阵列相关联；所述第二真实数字线具有与所述第一叠层相关联的第一区域且具有与所述第二叠层相关联的第二区域；所述第二真实数字线的所述第一区域比所述第二真实数字线的所述第二区域长；所述第二真实数字线的所述第一区域的第一部分横向邻近所述第一真实数字线的所述第一区域，并且所述第二真实数字线的所述第一区域的第二部分横向邻近所述第一互补数字线的所述第一区域；所述第二真实数字线的所述第二区域横向邻近所述第一真实数字线的所述第二区域的一部分；第三存储器单元的第一子集与所述第二真实数字线的所述第二区域相关联；所述第三存储器单元的第二子集与所述第二真实数字线的所述第一区域相关联，并且直接在所述第三存储器单元的所述第一子集下方；所述第三存储器单元的第三子集与所述第二真实数字线的所述第一区域相关联，并且通过所述第二真实数字线的布线区域从所述第三存储器单元的所述第二子集横向移位；
第二互补数字线，其与所述第二阵列相关联；通过所述第二读出放大器电路将所述第二真实数字线与所述第二互补数字线进行比较；所述第二互补数字线的所述第二区域比所述第二互补数字线的所述第一区域长；第二互补数字线的所述第二区域的第一部分横向邻近所述第一互补数字线的所述第二区域，并且所述第二互补数字线的所述第二区域的第二部分横向邻近所述第一真实数字线的所述第二区域；所述第二互补数字线的所述第一区域横向邻近所述第一互补数字线的所述第一区域的一部分；第四存储器单元的第一子集，其与所述第二互补数字线的所述第一区域相关联；所述第四存储器单元的第二子集，其与所述第二互补数字线的所述第二区域相关联，并且直接在所述第四存储器单元的所述第一子集上方；所述第四存储器单元的第三子集，其与所述第二互补数字线的所述第二区域相关联，并且通过所述第二互补数字线的布线区域从所述第四存储器单元的所述第二子集横向移位；
第一互连，其从所述第一真实数字线的所述第一区域延伸到所述第一真实数字线的所述布线区域；
第二互连，其从所述第一互补数字线的所述第二区域延伸到所述第一互补数字线的所述布线区域；
第三互连，其从所述第二真实数字线的所述第二区域延伸到所述第二真实数字线的所述布线区域；以及
第四互连，其从所述第二互补数字线的所述第一区域延伸到所述第二互补数字线的所述布线区域。
20.根据权利要求19所述的集成组件，其包括从所述第一存储器单元的第一子集延伸到所述第三存储器单元的所述第二子集的字线。
21.根据权利要求19所述的集成组件，其包括从所述第一存储器单元的第二子集延伸到所述第三存储器单元的所述第一子集的字线。
22.根据权利要求19所述的集成组件，其包括从所述第一存储器单元的第三子集延伸到所述第四存储器单元的所述第三子集的字线。
23.根据权利要求19所述的集成组件，其包括从所述第二存储器单元的第一子集延伸到所述第四存储器单元的所述第二子集的字线。
24.根据权利要求19所述的集成组件，其包括从所述第二存储器单元的第二子集延伸到所述第四存储器单元的所述第一子集的字线。
25.根据权利要求19所述的集成组件，其包括从所述第二存储器单元的第三子集延伸到所述第三存储器单元的所述第三子集的字线。
26.根据权利要求19所述的集成组件，其中：
第一字线与沿着所述第一叠层的存储器单元相关联；
第二字线与沿着所述第二叠层的存储器单元相关联；
所述第一字线与第一字线驱动器电路耦合；以及
所述第二字线与第二字线驱动器电路耦合。
27.根据权利要求26所述的集成组件，其中：
所述第一读出放大器电路和所述第二读出放大器电路在所述基底内相对于彼此横向偏移；以及
所述第一字线驱动器电路和所述第二字线驱动器电路在所述基底内相对于彼此横向偏移。
28.根据权利要求19所述的集成组件，其中所述第一子集包括约是所述第三子集的三分之一的存储器单元。
29.根据权利要求28所述的集成组件，其中所述第二子集包括与所述第一子集约相同数量的存储器单元。
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