CN109155312A - 存储器单元及存储器阵列 - Google Patents

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Abstract

一些实施例包含具有第一及第二晶体管及第一及第二电容器的存储器单元。所述第一电容器相对于所述第一晶体管竖直地移位。所述第一电容器具有与所述第一晶体管的源极/漏极区电耦合的第一节点、与公共板结构电耦合的第二节点，及位于所述第一与第二节点之间的第一电容器介电材料。所述第二电容器相对于所述第二晶体管竖直地移位。所述第二电容器具有与所述第二晶体管的源极/漏极区电耦合的第三节点、与所述公共板结构电耦合的第四节点，及位于所述第一与第二节点之间的第二电容器介电材料。一些实施例包含具有2T‑2C存储器单元的存储器阵列。

Description

存储器单元及存储器阵列
技术领域
存储器单元，例如，具有两个晶体管及两个电容器的存储器单元(即，2T-2C存储器单元)。存储器阵列包括2T-2C存储器单元。
背景技术
动态随机存取存储器(DRAM)用于调制解调器计算架构中。与替代类型的存储器相比，DRAM可提供结构简单、低成本及速度快的优点。
目前，DRAM通常使用具有一个电容器结合晶体管的存储器单元(所谓的1T-1C存储器单元)，其中电容器与晶体管的源极/漏极区耦合。当前1T-1C配置的可扩展性的一个局限性在于，证明难以将具有足够高电容的电容器并入到高集成度的架构中。因此，需要开发适合于并入到高集成度的现代存储器架构中的新存储器单元配置。
代替1T-1C配置，另一现有技术存储器单元配置是利用两个电容器结合两个晶体管的配置。此配置可被称为2T-2C存储器单元。2T-2C存储器单元在图1中示意性地说明为存储器单元2。存储器单元的两个晶体管标记为T1及T2，且两个电容器标记为CAP-1及CAP-2。
第一晶体管T1的源极/漏极区与第一电容器(CAP-1)的节点连接，并且T1的另一源极/漏极区与第一比较位线(BL-1)连接。T1的栅极与字线(WL)连接。第二晶体管T2的源极/漏极区与第二电容器(CAP-2)的节点连接，并且T2的另一源极/漏极区与第二比较位线BL-2连接。T2的栅极与字线(WL)连接。第一及第二电容器(CAP-1及CAP-2)中每一者具有与公共板(CP)电耦合的节点。公共板可与任何合适电压，例如，处于从大于或等于接地到小于或等于VCC的范围内的电压(即，接地≤CP≤VCC)耦合。在一些应用中，公共板处于约二分之一VCC(即，约VCC/2)的电压下。
比较位线BL-1及BL-2延伸到电路4，所述电路比较两者的电特性(例如，电压)以确定存储器单元2的存储器状态。2T-2C存储器单元的优点在于，可通过将两个比较位线BL-1及BL-2的电特性彼此比较来确定存储器状态。因此，可省略与现有技术存储器(举例来说，1T-1C存储器)相关联的参考位线。
需要开发适合于并入到高集成度的现代存储器架构中的2T-2C配置。
附图说明
图1是具有2个晶体管及2个电容器的现有技术存储器单元的示意图。
图2到5是展示具有两个晶体管及两个电容器的存储器单元的实例实施例配置的实例存储器阵列的区域的图解截面视图。
具体实施方式
一些实施例包含2T-2C配置，其中两个或更多个组件相对于彼此竖直堆叠以便增加集成。本文所描述的2T-2C配置可用于DRAM(动态随机存取存储器)及/或其它类型的存储器。2T-2C存储器单元相对于常规1T-1C存储器单元的可能优点是消除参考位线(如上文在“背景技术”部分中所描述)及使感测信号的量值加倍。另外，由于电容器单元的两个极板可在非访问数据状态下电浮置，因此可减少或消除一些“干扰”(例如，存储器阵列的相邻存储器单元之间的串扰)机构。下文参考图2到5描述实例实施例2T-2C存储器配置。
图2展示包括实例2T-2C存储器单元的存储器阵列10的区域。具体来说，说明一对相邻存储器单元12及12a。虚线13划分存储器单元12的近似边界。存储器单元12及12a基本上彼此相同，其中术语“基本上相同”表示存储器单元在合理的制造及测量公差内相同。
存储器阵列10的所说明部分通过基底15支撑。基底15可包括半导体材料；并且举例来说，可包括单晶硅、基本上由单晶硅组成或由单晶硅组成。基底可被称为半导体衬底。术语“半导体衬底”意指包括半导体材料的任何构造，包含但不限于整体半导体材料，例如(单独或在包括其它材料的组合件中的)半导体晶片，及(单独或在包括其它材料的组合件中的)半导体材料层。术语“衬底”指代任何支撑结构，包含但不限于上文所描述的半导体衬底。在一些应用中，基底15可对应于容纳与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含，举例来说，耐火金属材料、阻隔材料、扩散材料、绝缘体材料等中的一或多种。基底15被展示为与阵列10的组件间隔开，以指示其它电路或组件可处于阵列10与基底之间。层间绝缘薄膜可插入基底15与阵列10之间。层间绝缘薄膜可包括，举例来说，氧化硅。
相邻存储器单元12及12a处于存储器阵列内彼此共用的列中(即，沿着公共位线)。沿着比较位线BL-1及BL-2展示存储器单元12及12a，并且比较位线BL-1及BL-2一起充当存储器阵列的位线。比较位线BL-1及BL-2与上文参考图1所描述类型的电路4电耦合。电路4可相对于阵列10处于任何合适位置中，并且举例来说，可处于阵列10与基底15之间，从阵列10横向地偏移等。电路4可与其它电路一起进一步并入到基底15中作为感测放大器，所述其它电路可用于访问阵列10以从阵列10读取数据或将数据写入到阵列10中。在层间绝缘薄膜插入阵列10与基底15之间的应用中，多个通孔可形成于层间绝缘薄膜中以将阵列10的字线WL-1及WL-2及位线BL-1及BL-2电连接到电路，例如，形成于基底15中的感测放大器4。位线BL-1可位于层间绝缘薄膜上。
存储器单元12包括第一晶体管T1及第二晶体管T2，并且包括位于第一与第二晶体管之间的第一电容器CAP-1及第二电容器CAP-2。
第一电容器CAP-1包括第一导电节点14、第二导电节点16，及位于第一与第二导电节点之间的第一电容器介电材料18。类似地，第二电容器CAP-2包括第三导电节点20、第四导电节点22，及位于第三与第四导电节点之间的第二电容器介电材料24。
第一节点14、第二节点16、第三节点20及第四节点22的导电材料可为任何合适的导电材料，举例来说，包含不同金属(例如，钨、钛等)、含金属组合物(例如，金属氮化物、金属碳化物、金属硅化物等)、导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)等中的一或多者。节点14、16、20及22中的一些或全部可包括彼此相同的组合物，或可包括相对于彼此不同的组合物。
电容器介电材料18及24可包括任何合适的组合物(例如，非铁电材料、铁电材料及磁性材料)或组合物的组合。在一些实施例中，电容器介电材料可包括非铁电材料，并且举例来说，可由二氧化硅、氮化硅、氧化铝、二氧化铪、氧化锆等中的一或多者组成。在一些实施例中，电容器介电材料可包括铁电材料。举例来说，电容器介电材料可包括一或多种材料、主要由一或多种材料组成或由一或多种材料组成，所述一或多种材料选自由以下组成的群组：过渡金属氧化物、锆、氧化锆、铪、氧化铪、钛酸铅锆、氧化钽及钛酸钡锶；且在所述一或多种材料中具有包括以下中的一或多者的掺杂剂：硅、铝、镧、钇、铒、钙、镁、铌、锶及稀土元素。在一些实施例中，电容器介电材料18及24可包括彼此相同的组合物，并且在其它实施例中，可包括彼此不同的组合物。
在所展示实施例中，第一导电节点14及第三导电节点20是容器形外节点，并且第二导电节点16及第四导电节点22是延伸到容器形外节点中的内节点。在所展示实施例中，第一导电节点14及第三导电节点20是容器形节点，并且第二导电节点16及第四导电节点22可围绕容器形节点的内表面及外表面。在其它实施例中，第一导电节点14及第三导电节点20可为柱状内节点，并且第二导电节点16及第四导电节点22可为围绕柱状内节点的外表面的容器形外节点。在其它实施例中，第一导电节点14及第三导电节点20可具有其它配置，并且第二节点16及第四节点22也可具有其它配置。
第二导电节点16及第四导电节点22与公共板(CP)结构26电耦合。在所说明实施例中，导电节点16及22与结构26共享公共组合物。在其它实施例中，与导电节点16及22相比，结构26可包括不同组合物。结构26可包括任何合适的导电材料，举例来说，包含不同金属(例如，钨、钛等)、含金属组合物(例如，金属氮化物、金属碳化物、金属硅化物等)、导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)等中的一或多者。
第一电容器CAP-1及第二电容器CAP-2相对于彼此竖直地移位，其中第二电容器CAP-2在第一电容器CAP-1上方。第一晶体管T1处于第一电容器CAP-1与第一比较位线BL-1之间，并且第二晶体管T2处于第二电容器CAP-2与第二比较位线BL-2之间。
在所展示实施例中，第一半导体柱28从第一比较位线BL-1向上延伸到第一电容器CAP-1的第一导电(或外导电)节点14，并且第一晶体管T1沿着此第一半导体柱28。第一晶体管T1具有通过栅极介电材料32与半导体柱28间隔开的第一导电晶体管栅极30。第一晶体管T1具有半导体柱28内的第一沟道区34及沿着栅极介电材料32，并且具有半导体柱内的第一源极/漏极区36及第二源极/漏极区38及处于沟道区34的相对侧上。第一源极/漏极区36与第一电容器CAP-1的第一导电节点14电耦合，并且第二源极/漏极区38与第一比较位线BL-1电耦合。在所展示实施例中，第一源极/漏极区36延伸到第一电容器CAP-1的第一导电节点14。在其它实施例中，第一源极/漏极区36可延伸到电互连件，所述电互连件又延伸到第一电容器CAP-1的第一导电节点14。而且，在所展示实施例中，第二源极/漏极区38延伸到第一比较位线BL-1。在其它实施例中，第二源极/漏极区38可延伸到电互连件，所述电互连件又延伸到第一比较位线BL-1。
半导体柱28可包括任何合适的半导体材料，举例来说，包含硅及锗中的一或两者。源极/漏极区36/38及沟道区34可掺杂有任何合适的掺杂剂。在一些实施例中，源极/漏极区36/38可为n型多掺杂的，并且在其它实施例中，可为p型多掺杂的。
第二半导体柱40从第二比较位线BL-2向下延伸到第二电容器CAP-2的外节点20，并且第二晶体管T2沿着此第二半导体柱40。第二晶体管T2具有通过栅极介电材料44与半导体柱40间隔开的第二导电晶体管栅极42。第二晶体管T2具有半导体柱40内的第二沟道区46及沿着栅极介电材料44，并且具有半导体柱内的第三源极/漏极区48及第四源极/漏极区50及处于沟道区46的相对侧上。第三源极/漏极区48与第二电容器CAP-2的第三导电节点20电耦合，并且第四源极/漏极区50与第二比较位线BL-2电耦合。在所展示实施例中，第三源极/漏极区48延伸到第二电容器CAP-2的第三导电节点20。在其它实施例中，第三源极/漏极区48可延伸到电互连件，所述电互连件又延伸到第二电容器CAP-2的第三导电节点20。而且，在所展示实施例中，第四源极/漏极区50延伸到第二比较位线BL-2。在其它实施例中，第四源极/漏极区50可延伸到电互连件，所述电互连件又延伸到第二比较位线BL-2。
半导体柱40可包括任何合适的半导体材料，举例来说，包含硅及锗中的一或两者。源极/漏极区48/50及沟道区46可掺杂有任何合适的掺杂剂。在一些实施例中，源极/漏极区48/50可为n型多掺杂的，并且在其它实施例中，可为p型多掺杂的。
第一晶体管T1及第二晶体管T2的导电栅极30及42与第一字线WL-1电耦合。此第一字线WL-1可相对于图2的截面部分延伸进及延伸出页面。
存储器单元12a类似于存储器单元12，并且包括第一电容器CAP-la及第二电容器CAP-2a以及第一晶体管Tla及第二晶体管T2a。第一及第二晶体管包括与第二字线WL-2电耦合的导电栅极30a及42a。因此，第二存储器单元12a与存储器阵列10内的第一存储器单元12沿着不同行(即，字线)。
字线(WL-1及WL-2)及比较位线(BL-1及BL-2)可包括任何合适的导电材料，举例来说，包含不同金属(例如，钨、钛等)、含金属组合物(例如，金属氮化物、金属碳化物、金属硅化物等)、导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)等中的一或多者。字线及比较位线可包括彼此相同的组合物，或可包括相对于彼此不同的组合物。
绝缘材料52被展示为围绕存储器单元12及12a的各个组件。此绝缘材料可包括任何合适的组合物或组合物的组合；举例来说，包含二氧化硅、氮化硅、硼磷硅玻璃、旋涂式电介质等中的一或多者。尽管绝缘材料52被展示为单个同质材料，但是在其它实施例中，绝缘材料可包含两个或更多个离散绝缘组合物。
在图2的所说明实施例中，公共板结构26是沿着由比较位线BL-1及BL-2限定的列水平地延伸的轨道。此轨道由存储器单元12及12a，以及由沿着此列的所有其它存储器单元共享。在其它实施例中，公共板结构可细分成多个单独的公共板结构。举例来说，图3展示实例实施例存储器阵列200的一部分，其中图2的轨道26用多个公共板结构54、54a等替换，其中此公共板结构与存储器阵列的存储器单元12、12a等具有一对一对应性。
在图2及3的所说明实施例中，存储器单元12的第一晶体管T1及第二晶体管T2相对于彼此竖直地移位，第一电容器CAP-1及第二电容器CAP-2也如此。此外，第一及第二电容器，及第一及第二晶体管彼此处于公共竖直平面中(即，彼此竖直地堆叠)。在其它实施例中，第一及第二电容器，及/或第一及第二晶体管可被设置成不同配置。
图4展示包括一对存储器单元12及12b的存储器阵列300的一部分，其中单元12竖直地堆叠在单元12b上。虚线13划分存储器单元12的近似边界。
存储器阵列300的所说明部分是由基底15支撑。
比较位线BL-1及BL-2处于存储器单元12及12b之间，并且相对于图4的截面延伸进及延伸出页面。比较位线BL-1及BL-2与上文参考图1所描述类型的电路4电耦合。比较位线BL-1及BL-2由存储器单元12及12b共享。
存储器单元12包括相对于彼此横向地移位的第一晶体管T1及第二晶体管T2。存储器单元12包括第一晶体管Tl上方的第一电容器CAP-1，并且包括第二晶体管T2上方的第二电容器CAP-2。
第一电容器CAP-1包括第一导电节点14、第二导电节点16及第一电容器介电材料18；并且第二电容器CAP-2包括第三导电节点20、第四导电节点22及第二电容器介电材料24。
第二导电节点16及第四导电节点22与设置于第一电容器CAP-1及第二电容器CAP-2上方的公共板(CP)结构58电耦合。在所说明实施例中，导电节点16及22与结构58共享公共组合物。在其它实施例中，结构58可包括与导电节点16及22不同的组合物。结构58可包括任何合适的导电材料，举例来说，包含不同金属(例如，钨、钛等)、含金属组合物(例如，金属氮化物、金属碳化物、金属硅化物等)、导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)等中的一或多者。
第一电容器CAP-1及第二电容器CAP-2相对于彼此横向地移位，并且在所展示实施例中，处于彼此相同的水平面中(即，彼此水平地对准)。
第一晶体管T1处于第一电容器CAP-1与第一比较位线BL-1之间，并且第二晶体管T2处于第二电容器CAP-2与第二比较位线BL-2之间。在所展示实施例中，第一及第二晶体管(T1及T2)彼此处于公共水平面中，并且字线WL-1沿着此水平面延伸且包括第一及第二晶体管的栅极30及42。
第一半导体柱28从第一比较位线BL-1向上延伸到第一电容器CAP-1的第一导电(或外导电)节点14，并且第一晶体管T1沿着此第一半导体柱28。第二半导体柱40从第二比较位线BL-2向上延伸到第二电容器CAP-2的第二导电(或外导电)节点20，并且第二晶体管T2沿着此第二半导体柱40。
第一晶体管T1包含栅极介电材料32、第一沟道区34，及第一源极/漏极区36及第二源极/漏极区38。第一源极/漏极区36与第一电容器CAP-1的第一导电节点14电耦合，并且第二源极/漏极区38与第一比较位线BL-1电耦合。
第二晶体管T2包含栅极介电材料44、第二沟道区46，及第三源极/漏极区48及第四源极/漏极区50。第三源极/漏极区48与第二电容器CAP-2的第三导电节点20电耦合，并且第四源极/漏极区50与第二比较位线BL-2电耦合。
存储器单元12b类似于存储器单元12，并且包括第一电容器CAP-lb及第二电容器CAP-2b以及第一晶体管Tlb及第二晶体管T2b。第一及第二晶体管包括与第二字线WL-2电耦合的导电栅极30b及42b。第一电容器CAP-lb及第二电容器CAP-2b的第二导电节点16b及第四导电节点22b(或内导电节点)与提供于电容器CAP-lb及CAP-2b下方的公共板结构58b电耦合。
在所说明实施例中，第一比较位线BL-1及第二比较位线BL-2彼此处于公共水平面中。延伸穿过比较位线BL-1及BL-2的轴59可被视为限定镜平面。存储器单元12b可被视为跨越镜平面的存储器单元12的基本上镜像。术语“基本上镜像”用于指示存储器单元12b在合理的制造及测量公差内可为存储器单元12的镜像。
在一些实施例中，图2及3的配置可被视为包括4F2架构内的存储器单元，并且图4的配置可被视为包括8F2架构内的存储器单元。
在图4的所说明实施例中，第一比较位线BL-1及第二比较位线BL-2由存储器单元12及12b共享。在其它实施例中，处于公共板电压下的导电轨道可由彼此竖直地安置于轨道的相对侧上的存储器单元共享，其中图5说明此类其它实施例的实例。
图5展示包括一对存储器单元12及12c的存储器阵列400的一部分，其中单元12竖直地堆叠在单元12c上。虚线13划分存储器单元12的近似边界。
存储器阵列400的所说明部分通过基底15支撑。
水平延伸轨道60处于存储器单元12与12c之间，并且沿着图5的截面延伸。轨道60具有对应于公共板(CP)的电压，并且由存储器单元12及12c共享。在一些实施例中，轨道可被称为公共板结构。
存储器单元12包括相对于彼此横向地移位的第一晶体管T1及第二晶体管T2。存储器单元12包括第一晶体管Tl下方的第一电容器CAP-1，并且包括第二晶体管T2下方的第二电容器CAP-2。
第一电容器CAP-1包括第一导电节点14、第二导电节点16及第一电容器介电材料18；并且第二电容器CAP-2包括第三导电节点20、第四导电节点22及第二电容器介电材料24。
第二导电节点16及第四导电节点22与轨道60电耦合。在所说明实施例中，导电节点16及22与轨道60共享公共组合物。在其它实施例中，轨道60可包括与导电节点16及22相比不同的组合物。轨道60可包含任何合适的导电材料，举例来说，包含各种金属(例如，钨、钛等)、含金属组合物(例如，金属氮化物、金属碳化物、金属硅化物等)、导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)等中的一或多者。
第一电容器CAP-1及第二电容器CAP-2相对于彼此横向地移位，其中第二电容器CAP-2与第一电容器CAP-1处于相同水平面中。第一晶体管T1处于第一电容器CAP-1与第一比较位线BL-1之间，并且第二晶体管T2处于第二电容器CAP-2与第二比较位线BL-2之间。第一比较位线BL-1及第二比较位线BL-2相对于图5的截面延伸进及延伸出页面。
在所展示实施例中，第一晶体管Tl及第二晶体管T2彼此处于公共水平面中，并且字线WL-1沿着此水平面延伸且包括第一及第二晶体管的栅极30及42。
第一半导体柱28从第一比较位线BL-1向下延伸到第一电容器CAP-1的第一导电(或外导电)节点14，并且第一晶体管Tl沿着此第一半导体柱28。第二半导体柱40从第二比较位线BL-2向下延伸到第二电容器CAP-2的第三导电(或外导电)节点20，并且第二晶体管T2沿着此第二半导体柱40。
第一晶体管Tl包含栅极介电材料32、第一沟道区34，及第一源极/漏极区36及第二源极/漏极区38。第一源极/漏极区36与第一电容器CAP-1的第一导电节点14电耦合，并且第二源极/漏极区38与第一比较位线BL-1电耦合。
第二晶体管T2包含栅极介电材料44、第二沟道区46，及第三源极/漏极区48及第四源极/漏极区50。第三源极/漏极区48与第二电容器CAP-2的第三导电节点20电耦合，并且第四源极/漏极区50与第二比较位线BL-2电耦合。
存储器单元12c类似于存储器单元12，并且包括第一电容器CAP-lc及第二电容器CAP-2c以及第一晶体管Tlc及第二晶体管T2c。第一晶体管T1c及第二晶体管T2c包括与第二字线WL-2电耦合的导电栅极30c及42c。第一电容器CAP-lb及第二电容器CAP-2b的第二节点16c及第四节点22c(或内导电节点)与轨道60电耦合。
沿着轨道60延伸的轴61可被视为限定镜平面。存储器单元12c可被视为跨越镜平面的存储器单元12的基本上镜像。术语“基本上镜像”用于指示存储器单元12c在合理的制造及测量公差内可为存储器单元12的镜像。
在所说明实施例中，存储器单元12的第一比较位线BL-1(即，字线WL-1上方的比较位线BL-1)及存储器单元12c的第一比较位线(即，字线WL-2下方的比较位线BL-1)彼此电耦合；及存储器单元12的第二比较位线BL-2(即，字线WL-1上方的比较位线BL-2)及存储器单元12c的第二比较位线(即，字线WL-2下方的比较位线BL-2)彼此电耦合。通过上文参考图1所描述类型的电路4将耦合的比较位线BL-1的电特性与耦合的比较位线BL-2的电特性相比较。
在一些实施例中，图5的配置可被视为包括8F2架构内的存储器单元。
上述结构及架构可并入到存储器(例如，DRAM、MRAM、FERAM等)中，及/或另外可用于电子系统中。此类电子系统可为广泛范围系统中的任一者，例如，时钟、电视机、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。
除非另外规定，否则本文中所描述的各种材料、物质、组合物等可由现在已知或待开发的任何合适的方法形成，包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“介电”及“电绝缘”两者可用于描述具有绝缘电特性的材料。所述术语在本公开中被视为同义的。在一些情况下术语“介电”及在其它情况下术语“电绝缘”可用于在本公开内提供语言变化以简化以下权利要求书内的前提基础，而非用于指示任何显著化学或电学差异。
图式中的各种实施例的特定定向仅出于说明的目的，且在一些应用中实施例可相对于所展示定向旋转。本文中所提供的描述及以下权利要求书涉及在各种特征之间具有所描述关系的任何结构，不管结构是处于图式的特定定向还是相对于此定向旋转。
随附图解说明的截面图仅展示截面的平面内的特征，且不展示截面的平面后面的材料以便简化图式。
当上述结构被称为“在另一结构上”或“抵靠另一结构”时，所述结构可直接在另一结构上或还可能存在插入结构。相反，当结构被称为“直接在另一结构上”或“直接抵靠另一结构”时，不存在插入结构。当结构被称为“连接”或“耦合”到另一结构时，所述结构可以直接连接或耦合到另一结构，或可存在插入结构。相反，当结构被称为“直接连接到”或“直接耦合到”另一结构时，不存在插入结构。
一些实施例包含具有第一及第二晶体管及第一及第二电容器的存储器单元。第一电容器相对于第一晶体管竖直地移位。第一电容器具有与第一晶体管的源极/漏极区电耦合的第一节点、与公共板结构电耦合的第二节点，及第一及第二节点之间的第一电容器介电材料。第二电容器相对于第二晶体管竖直地移位。第二电容器具有与第二晶体管的源极/漏极区电耦合的第三节点、与公共板结构电耦合的第四节点，及第一及第二节点之间的第二电容器介电材料。
一些实施例包含存储器单元，所述存储器单元具有相对于彼此横向地移位的第一及第二晶体管，及具有第一及第二电容器。第一电容器相对于第一晶体管竖直地移位。第一电容器具有与第一晶体管的源极/漏极区电耦合的第一节点、与公共板结构电耦合的第二节点，及第一及第二节点之间的第一电容器介电材料。第二电容器相对于第二晶体管竖直地移位。第二电容器具有与第二晶体管的源极/漏极区电耦合的第三节点、与公共板结构电耦合的第四节点，及第一及第二节点之间的第二电容器介电材料。
一些实施例包含存储器单元，所述存储器单元具有相对于彼此竖直地移位的第一及第二晶体管，及具有第一及第二电容器。第一电容器在第一晶体管上方。第一电容器具有与第一晶体管的源极/漏极区电耦合的第一节点、与公共板结构电耦合的第二节点，及第一及第二节点之间的第一电容器介电材料。第二电容器在第一电容器上方及在第二晶体管下方。第二电容器具有与第二晶体管的源极/漏极区电耦合的第三节点、与公共板结构电耦合的第四节点，及第一及第二节点之间的第二电容器介电材料。
一些实施例包含设备，所述设备具有半导体基底、多个存储器单元及介入半导体基底与多个存储器单元之间的绝缘膜。存储器单元中的每一者具有第一晶体管及第一电容器。第一晶体管具有第一源极区及第一漏极区，及其间的第一沟道区，并且第一电容器包含第一及第二节点，及其间的第一介电膜。第一晶体管及第一电容器布置成使得第一晶体管的第一源极区及第一漏极区，及第一电容器的第一及第二节点彼此竖直地安置，其中在第一晶体管的第一源极区及第一漏极区中的一者与第一电容器的第一及第二节点中的一者之间具有电连接。

Claims (28)

1.一种存储器单元，其包括：
第一及第二晶体管；
第一电容器，其相对于所述第一晶体管竖直地移位，所述第一电容器具有与所述第一晶体管的源极/漏极区电耦合的第一节点、具有与公共板结构电耦合的第二节点，且在所述第一与第二节点之间具有第一电容器介电材料；及
第二电容器，其相对于所述第二晶体管竖直地移位，所述第二电容器具有与所述第二晶体管的源极/漏极区电耦合的第三节点、具有与所述公共板结构电耦合的第四节点，且在所述第一与第二节点之间具有第二电容器介电材料。
2.根据权利要求1所述的存储器单元，其中所述第一及第二晶体管彼此处于公共水平面中。
3.根据权利要求1所述的存储器单元，其中所述第一及第二晶体管彼此不处于公共水平面中。
4.根据权利要求1所述的存储器单元，其中所述第一及第二晶体管彼此处于公共竖直平面中。
5.根据权利要求1所述的存储器单元，其中所述第一及第二晶体管彼此不处于公共竖直平面中。
6.根据权利要求1所述的存储器单元，其中所述第一及第二晶体管，及所述第一及第二电容器都彼此处于公共竖直平面中。
7.根据权利要求1所述的存储器单元，其中：
所述第一晶体管具有第一源极/漏极区及第二源极/漏极区，且所述第一节点与所述第一源极/漏极区电耦合；
所述第二晶体管具有第三源极/漏极区及第四源极/漏极区，且所述第三节点与所述第三源极/漏极区电耦合；及
所述第二及第四源极/漏极区分别与第一及第二比较位线电耦合。
8.一种存储器阵列，其包括根据权利要求1所述的作为沿着列的多个基本上相同的存储器单元中的一者的存储器单元；并且其中所述基本上相同的存储器单元中的另一者紧邻沿着所述列的所述多个存储器单元中的所述一者，并且与所述存储器单元中的所述一者共享所述公共板结构。
9.一种存储器阵列，其包括根据权利要求1所述的作为沿着列的多个基本上相同的存储器单元中的一者的存储器单元；并且其中所述基本上相同的存储器单元中的另一者紧邻沿着所述列的所述存储器单元中的所述一者，并且不与所述存储器单元中的所述一者共享所述公共板结构。
10.一种存储器单元，其包括：
第一及第二晶体管，其相对于彼此横向地移位；
第一电容器，其相对于所述第一晶体管竖直地移位，所述第一电容器具有与所述第一晶体管的源极/漏极区电耦合的第一节点、具有与公共板结构电耦合的第二节点，且在所述第一与第二节点之间具有第一电容器介电材料；及
第二电容器，其相对于所述第二晶体管竖直地移位，所述第二电容器具有与所述第二晶体管的源极/漏极区电耦合的第三节点、具有与所述公共板结构电耦合的第四节点，且在所述第一与第二节点之间具有第二电容器介电材料。
11.根据权利要求10所述的存储器单元，其中公共字线延伸到所述第一及第二晶体管两者，并且包括所述第一及第二晶体管的栅极。
12.根据权利要求11所述的存储器单元，其中所述第一及第二电容器彼此处于公共水平面中。
13.根据权利要求10所述的存储器单元，其中所述第一及第三节点是容器形，并且其中所述第二及第四节点分别延伸到所述容器形第一及第三节点中。
14.根据权利要求10所述的存储器单元，其中：
所述第一晶体管具有第一源极/漏极区及第二源极/漏极区，且所述第一节点与所述第一源极/漏极区电耦合；
所述第二晶体管具有第三源极/漏极区及第四源极/漏极区，且所述第三节点与所述第三源极/漏极区电耦合；及
所述第二及第四源极/漏极区分别与第一及第二比较位线电耦合。
15.一种存储器阵列，其包括根据权利要求14所述的作为多个存储器单元内的一个存储器单元的存储器单元；其中
穿过所述第一及第二比较位线的轴限定镜平面；及
所述多个存储器单元中的另一存储器单元处于所述镜平面中与所述一个存储器单元相对的侧面上，并且基本上为跨越所述镜平面的所述一个存储器单元的镜像，所述另一存储器单元与所述一个存储器单元共享所述第一及第二比较位线。
16.根据权利要求15所述的存储器单元，其中所述第一及第二比较位线彼此处于公共水平面中。
17.一种存储器阵列，其包括根据权利要求14所述的作为多个存储器单元内的一个存储器单元的存储器单元；其中
所述公共板结构是水平延伸轨道；
沿着所述轨道的轴限定镜平面；及
所述多个存储器单元中的另一存储器单元处于所述镜平面中与所述一个存储器单元相对的侧面上，并且基本上为跨越所述镜平面的所述一个存储器单元的镜像；
所述另一存储器单元与所述一个存储器单元共享所述公共板结构。
18.一种存储器单元，其包括：
第一及第二晶体管，其相对于彼此竖直地移位；
在所述第一晶体管上方的第一电容器，所述第一电容器具有与所述第一晶体管的源极/漏极区电耦合的第一节点、具有与公共板结构电耦合的第二节点，且在所述第一与第二节点之间具有第一电容器介电材料；及
在所述第一电容器上方及在所述第二晶体管下方的第二电容器，所述第二电容器具有与所述第二晶体管的源极/漏极区电耦合的第三节点、具有与所述公共板结构电耦合的第四节点，且在所述第一与第二节点之间具有第二电容器介电材料。
19.根据权利要求18所述的存储器单元，其中：
所述第一晶体管具有第一源极/漏极区及第二源极/漏极区，且所述第一节点与所述第一源极/漏极区电耦合；
所述第二晶体管具有第三源极/漏极区及第四源极/漏极区，且所述第三节点与所述第三源极/漏极区电耦合；
所述第二及第四源极/漏极区分别与第一及第二比较位线电耦合；及
其中所述第一比较位线在所述第一晶体管下方，并且所述第二比较位线在所述第二晶体管上方。
20.根据权利要求19所述的存储器单元，其处于存储器阵列中；所述第一及第二比较位线沿着所述存储器阵列的列；所述存储器单元是沿着所述列的在所述第一及第二比较位线之间的多个基本上相同的存储器单元中的一者；所述公共板结构是沿着所述列的所有所述存储器单元延伸的水平延伸轨道。
21.一种设备，其包括半导体基底、多个存储器单元，及介入所述半导体基底与所述多个存储器单元之间的绝缘膜；
其中所述存储器单元中的每一者包括第一晶体管及第一电容器，所述第一晶体管包含第一源极区及第一漏极区，及位于所述第一源极区与所述第一漏极区之间的第一沟道区，并且所述第一电容器包含第一及第二节点，及位于所述第一节点与所述第二节点之间的第一介电膜；及
其中所述第一晶体管及所述第一电容器布置成使得所述第一晶体管的所述第一源极区及第一漏极区，及所述第一电容器的所述第一及第二节点彼此竖直地安置，其中在所述第一晶体管的所述第一源极区及第一漏极区中的一者与所述第一电容器的所述第一及第二节点中的一者之间具有电连接。
22.根据权利要求21所述的设备，其中所述多个存储器单元中的每一者包括半导体柱，所述半导体柱在所述绝缘膜上方竖直地延伸并且包含分别充当所述第一源极区、所述第一漏极区及所述沟道区的第一、第二及第三部分。
23.根据权利要求22所述的设备，
其中所述第一源极区及第一漏极区中的另一者电连接到位线；
其中所述第一及第二节点中的另一者电连接到公共板；及
其中所述晶体管包含控制所述沟道区的栅极，所述栅极电连接到字线。
24.根据权利要求21所述的设备，其中所述存储器单元中的每一者进一步包括：
第二晶体管，其包含第二源极区及第二漏极区，及位于所述第二源极区与所述第二漏极区之间的第二沟道区；及
第二电容器，其包含第三及第四节点，及位于所述第三节点与所述第四节点之间的第二介电膜；
其中所述第二晶体管及所述第二电容器布置成使得所述第二晶体管的所述第二源极区及第二漏极区，及所述第二电容器的所述第三及第四节点彼此竖直地安置，其中在所述第二晶体管的所述第二源极区及第二漏极区中的一者与所述第一电容器的所述第三及第四节点中的一者之间具有电连接；及
其中所述第一电容器的所述第一及第二节点中的另一者及所述第二电容器的所述第三及第四节点中的另一者电连接到公共板。
25.根据权利要求24所述的设备，其中所述第一晶体管、所述第一电容器、所述第二晶体管及所述第二电容器布置成使得所述第一源极区及第一漏极区、所述第一及第二节点、所述第二源极区及第二漏极区，及所述第二及第四节点彼此竖直地安置。
26.根据权利要求25所述的设备，
其中所述第一源极区及第一漏极区、所述第一及第二节点、所述第二源极区及第二漏极区，及所述第二及第四节点在一对位线之间彼此竖直地安置；及
其中所述第一晶体管包含控制所述第一沟道的第一栅极，并且所述第二晶体管包含控制所述第二沟道的第二栅极，所述第一及第二栅极电连接到字线。
27.根据权利要求24所述的设备，其中所述第一晶体管及所述第一电容器分别相对于所述第二晶体管及所述第二电容器横向地移位。
28.根据权利要求27所述的设备，
其中所述第一晶体管的所述第一源极区及所述第一漏极区中的另一者及所述第二晶体管的所述第二源极区及所述第二漏极区中的另一者分别电连接到一对位线，所述对位线相对于彼此横向地安置；及
其中所述第一晶体管包含控制所述第一沟道的第一栅极，并且所述第二晶体管包含控制所述第二沟道的第二栅极，所述第一及第二栅极电连接到字线。
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