CN112349318A - 具有位线噪声抑制方案的存储器装置 - Google Patents

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Abstract

本申请案涉及具有位线噪声抑制方案的存储器装置。一些实施例包含一种集成存储器，其具有：第一位线，其与第一组存储器单元耦合；及第二位线，其与第二组存储器单元耦合。所述第一位线及所述第二位线通过感测放大器彼此比较性地耦合。第一噪声抑制线邻近于所述第一位线的区且平行于所述第一位线的所述区延伸。所述第一噪声抑制线与所述第一位线及所述第二位线中的一者电连接且不与所述第一位线及所述第二位线中的另一者电连接。第二噪声抑制线邻近于所述第二位线的区且平行于所述第二位线的所述区延伸。所述第二噪声抑制线与所述第一位线及所述第二位线中的另一者电连接。

Description

具有位线噪声抑制方案的存储器装置
技术领域
本发明涉及集成电路；举例来说例如存储器阵列。本发明涉及用于集成存储器的位线噪声抑制方案。
背景技术
高度集成存储器具有紧密间隔的存储器单元及位线。紧密间隔的位线之间的非所要电容性耦合可能会问题。电容性耦合可能源自邻近位线对之间的对间耦合及位线对内的对内耦合两者(如H.日高(H.Hidaka)等人的文章“用于多兆位DRAM的绞合位线架构(Twisted Bit-Line Architectures for Multi-Megabit DRAM’s)”中所论述；《IEEE固态电路期刊》(IEEE Journal of Solid-State Circuits)，第24卷第1期，1989年2月；第21到27页)。电容性耦合可能在数据读取操作期间导致过多噪声，且随着集成水平增加而变得越来越成问题。期望开发可减少或消除有问题的电容性耦合的新架构。
发明内容
本申请案的一个实施例提供一种集成存储器，其包括：第一位线，其与第一组存储器单元耦合；第二位线，其与第二组存储器单元耦合；感测放大器；所述第一位线及所述第二位线通过所述感测放大器彼此比较性地耦合；第一噪声抑制线，其邻近于所述第一位线的区且平行于所述第一位线的所述区延伸；所述第一噪声抑制线与所述第一位线及所述第二位线中的一者电连接且不与所述第一位线及所述第二位线中的另一者电连接；及第二噪声抑制线，其邻近于所述第二位线的区且平行于所述第二位线的所述区延伸；所述第二噪声抑制线与所述第一位线及所述第二位线中的另一者电连接。
本申请案的另一实施例提供一种集成存储器，其包括：第一位线，其与第一组存储器单元耦合；第二位线，其与第二组存储器单元耦合；第三位线，其与第三组存储器单元耦合；第四位线，其与第四组存储器单元耦合；第五位线，其与第五组存储器单元耦合；第六位线，其与第六组存储器单元耦合；第一感测放大器；所述第一位线及所述第二位线通过所述第一感测放大器彼此比较性地耦合；第二感测放大器；所述第三位线及所述第四位线通过所述第二感测放大器彼此比较性地耦合；第三感测放大器；所述第五位线及所述第六位线通过所述第三感测放大器彼此比较性地耦合；及第一、第二、第三、第四、第五及第六噪声抑制结构，其分别邻近于所述第一、第二、第三、第四、第五及第六位线的区。
本申请案的又一实施例提供一种集成存储器，其包括：第一感测放大器，其将第一对位线彼此比较性地耦合；所述第一对的所述位线中的一者是第一位线且另一者是第二位线；第二感测放大器，其将第二对位线彼此比较性地耦合；所述第二对的所述位线中的一者是第三位线且另一者是第四位线；第三感测放大器，其将第三对位线彼此比较性地耦合；所述第三对的所述位线中的一者是第五位线且另一者是第六位线；第一、第二、第三、第四、第五及第六噪声抑制线的区，其分别在所述第一、第二、第三、第四、第五及第六位线的区正下方；存储器单元，其沿着所述位线，且不沿着所述噪声抑制线；控制电路，其与所述第一、第二、第三、第四、第五及第六噪声抑制线耦合；所述第一噪声抑制线，其与所述第二位线耦合；所述第二噪声抑制线，其与所述第一位线耦合；所述第三噪声抑制线，其与所述第三位线耦合；所述第四噪声抑制线，其与所述第四位线耦合；所述第五噪声抑制线，其与所述第六位线耦合；所述第六噪声抑制线，其与所述第五位线耦合；第一衬底，其包括所述第一、第二、第三、第四、第五及第六位线；第二衬底，其包括所述第一、第二、第三、第四、第五及第六噪声抑制线；及导电互连件，其从所述第二衬底的所述噪声抑制线延伸到所述第一衬底的所述位线。
附图说明
图1是实例集成存储器阵列的区的图解示意图。
图2是实例存储器单元的图解横截面侧视图。
图3是包括实例集成存储器阵列的实例组合件的区的图解三维视图。
图4是实例集成组合件的实例布局的区的框图视图。
图5是实例集成组合件的实例布局的俯视图。
图6是实例集成组合件的实例布局的俯视图。
图7是实例集成组合件的实例布局的俯视图。图7的视图具有与图6的视图中所展示相同的布局且包括关于图6的视图的额外信息。
图8是实例集成存储器阵列的区的图解示意图。
图9是实例集成存储器阵列的区的图解示意图。
图10是实例感测放大器电路的图解示意图。
具体实施方式
一些实施例包含在位线下方具有噪声抑制结构的集成存储器。噪声抑制结构可经配置以减少可能与位线相关联的成问题的寄生电容。噪声抑制结构可电连接到位线，且还可电连接到感测放大器电路。感测放大器电路还可经耦合到控制电路，例如可由CMOS(互补金属氧化物半导体)电路组成的数据读取/写入电路。参考图1到10描述实例实施例。
参考图1，图解说明集成存储器10的区。所述存储器包含位线BL-Aa、BL-Ab、BL-Ba、BL-Bb、BL-Ca及BL-Cb；其可分别被称为第一、第二、第三、第四、第五及第六位线。
所述位线成配对关系。具体来说，位线BL-Aa及BL-Ab彼此配对，且通过第一感测放大器(SA1)比较性地耦合；位线BL-Ba及BL-Bb彼此配对，且通过第二感测放大器(SA2)比较性地耦合；且位线BL-Ca及BL-Cb彼此配对，且通过第三感测放大器(SA3)比较性地耦合。出于理解本发明及所附权利要求书的目的，如果感测放大器经配置以比较一对位线的电性质(例如，电压)，那么所述位线通过感测放大器彼此“比较性地耦合”。
位线BL-Aa、BL-Ab、BL-Ba、BL-Bb、BL-Ca及BL-Cb与存储器单元(MC)相关联(耦合)。具体来说，位线BL-Aa与第一组存储器单元12a耦合，位线BL-Ab与第二组存储器单元12b耦合，位线BL-Ba与第三组存储器单元12c耦合，位线BL-Bb与第四组存储器单元12d耦合，位线BL-Ca与第五组存储器单元12e耦合，且位线BL-Cb与第六组存储器单元12f耦合。
集成存储器10包括噪声抑制结构(例如，噪声抑制线)NS-Aa、NS-Ab、NS-Ba、NS-Bb、NS-Ca及NS-Cb；其可分别被称为第一、第二、第三、第四、第五及第六噪声抑制结构。噪声抑制结构可具有(若干)任何合适配置，且在一些实施例中可经配置为具有平行于邻近位线延伸的区的线(如下文参考图3更详细地描述)。存储器单元(MC)不沿着噪声抑制结构。
集成存储器10可在邻近对的位线之间具有对间寄生电容，其中实例对间电容通过电容性布置16图解说明。
噪声抑制结构(例如，NS-Aa)经配置以产生反电容性布置18，反电容性布置18可减轻或甚至防止与寄生电容16相关联的问题。在一些实施例中，噪声抑制结构(例如，NS-Aa)可被称为“虚设位线”以指示噪声抑制结构与位线类似，但是不与存储器单元耦合。
图1的所说明布置可被视为对应于三个配对位线布置的组20(其中所述配对位线布置是第一配对位线布置BL-Aa/BL-Ab、第二配对位线布置BL-Ba/BL-Bb及第三配对位线布置BL-Ca/BL-Cb)。组20还包含经配置以彼此比较性地比较所述配对位线的三个感测放大器(SA1、SA2及SA3)。
配对位线布置BL-Aa/BL-Ab经配置使得配对位线BL-Aa及BL-Ab彼此交叉(即，绞合)。在所说明实施例中，第一噪声抑制结构NS-Aa邻近于第一位线BL-Aa的区，且平行于所述第一位线的此区延伸。类似地，第二噪声抑制结构NS-Ab邻近于第二位线BL-Ab的区且平行于所述第二位线的此区延伸。第一噪声抑制结构NS-Aa与第二位线BL-Ab电耦合，且第二噪声抑制结构NS-Ab与第一位线BL-Aa电耦合。在所说明实施例中，第二噪声抑制结构NS-Ab在第一位线BL-Aa与感测放大器SA1之间。
配对位线布置BL-Ba/BL-Bb经配置使得配对位线BL-Ba及BL-Bb至少在第二感测放大器SA2附近的区中不彼此交叉(即，不绞合)。在所说明实施例中，第三噪声抑制结构NS-Ba邻近于第三位线BL-Ba的区，且平行于所述第三位线的此区延伸。类似地，第四噪声抑制结构NS-Bb邻近于第四位线BL-Bb的区且平行于所述第四位线的此区延伸。第三噪声抑制结构NS-Ba与第三位线BL-Ba电耦合，且第四噪声抑制结构NS-Bb与第四位线BL-Bb电耦合。
配对位线布置BL-Ca/BL-Cb经配置使得配对位线BL-Ca及BL-Cb彼此交叉(即，绞合)。在所说明实施例中，第五噪声抑制结构NS-Ca邻近于第五位线BL-Ca的区，且平行于所述第五位线的此区延伸。类似地，第六噪声抑制结构NS-Cb邻近于第六位线BL-Cb的区且平行于所述第六位线的此区延伸。第五噪声抑制结构NS-Ca与第六位线BL-Cb电耦合，且第六噪声抑制结构NS-Cb与第五位线BL-Ca电耦合。在所说明实施例中，第五噪声抑制结构NS-Ca在第六位线BL-Cb与感测放大器SA3之间。
图1的组20可代表跨存储器阵列形成的多个基本上相同的组；其中术语“基本上相同”表示在合理制造及测量公差内相同。所述组中的每一者可包括三个感测放大器及三个配对位线布置；其中三个配对布置中的两者具有彼此交叉(即，绞合)的位线，且其中所述配对布置中的第三者具有彼此不交叉(至少在感测放大器SA2附近的区中)的位线。存储器阵列可具有任何合适数目个位线布置组20，且在一些实施例中可包括数百、数千、数百万等数目个此类位线布置组。
绞合位线配置(例如，包括位线BL-Aa及BL-Ab的配置)及非绞合位线配置(例如，包括位线BL-Ba及BL-Bb的配置)可被统称为具有邻近于第一位线(例如，BL-Aa或BL-Ba)的区且平行于第一位线的区延伸的第一噪声抑制线(例如，NS-Aa或NS-Ba)；及具有邻近于第二位线(例如，BL-Ab或BL-Bb)的区且平行于第二位线的区延伸的第二噪声抑制线(例如，NS-Ab或NS-Bb)的配置。在绞合位线配置中，第一噪声抑制线NS-Aa与第二位线BL-Ab且非第一位线BL-Aa电连接；而第二噪声抑制线NS-Ab与第一位线BL-Aa且非第二位线BL-Ab电连接。相比之下，在非绞合位线配置中，第一噪声抑制线NS-Ba与第一位线BL-Ba且非第二位线BL-Bb电连接；而第二噪声抑制线NS-Bb与第二位线BL-Bb且非第一位线BL-Ba电连接。
图1的存储器单元MC可具有任何合适配置，且在一些实施例中可为单晶体管单电容器(1T-1C)存储器单元。图2中图解说明实例1T-1C存储器单元12a。其它存储器单元12b到12f可与所说明存储器单元12a基本上相同。所说明存储器单元12a可为沿着位线BL-Aa形成的大量存储器单元中的代表性存储器单元。例如，在一些实施例中，可存在沿着位线BL-Aa提供的8、16、32、64、128等数目个存储器单元12a。
所说明存储器单元12a包含晶体管22及支撑在所述晶体管上方的电容器24。晶体管22包含由半导体材料28组成的基架(支柱)26。半导体材料28可包括(若干)任何合适组合物；且在一些实施例中可包括硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等，基本上由硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等组成或由硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等组成；其中术语III/V半导体材料是指包括选自元素周期表的III及V族的元素的半导体材料(其中III及V族是旧命名法，且现被称为13及15族)。在一些实施例中，半导体材料28可包括硅(例如，多晶硅)，基本上由硅(例如，多晶硅)组成或由硅(例如，多晶硅)组成。
第一源极/漏极区30在半导体基架26的下区内，且第二源极/漏极区32在基架26的上区内。沟道区34在第一源极/漏极区30与第二源极/漏极区32之间延伸。
晶体管栅极36邻近于沟道区34邻近，且通过栅极电介质材料38与所述沟道区隔开。
晶体管栅极36可为字线的部分，所述字线相对于图2的横截面延伸进出页面。晶体管栅极36可包括(若干)任何合适导电组合物；举例来说例如以下项中的一或多者：各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)。
栅极电介质材料38可包括(若干)任何合适组合物；且在一些实施例中可包括二氧化硅，基本上由二氧化硅组成或由二氧化硅组成。
电容器24包括第一电极40、第二电极42及所述第一电极与第二电极之间的电容器电介质材料44。
电容器电极40及42可包括(若干)任何合适导电组合物；举例来说例如以下项中的一或多者：各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)。
电容器电介质材料44可包括(若干)任何合适组合物；且在一些实施例中可包括二氧化硅、氮化硅及/或一或多种高k氧化物(其中术语“高k”表示大于二氧化硅的介电常数的介电常数)，基本上由二氧化硅、氮化硅及/或一或多种高k氧化物组成或由二氧化硅、氮化硅及/或一或多种高k氧化物组成。
在一些实施例中，可在噪声抑制结构(例如，NS-Aa)上方提供位线(例如，BL-Aa)。例如，图3展示集成存储器10的实例三维布置。第一衬底(衬底1)包括位线(例如，BL-Aa)，且第二衬底(衬底2)包括噪声抑制结构(例如，NS-Aa)。在所说明实施例中，第二衬底还可包括感测放大器电路及控制(数据读取/写入)电路(例如，各自为CMOS)；其中感测放大器电路及控制电路在噪声抑制结构(例如，NS-Aa)下方且通常被标记为“14”。在其它实施例中，感测放大器电路及/或控制电路可为第三衬底的部分，所述第三衬底在包括噪声抑制结构的第二衬底下方。
图3的第一衬底及第二衬底可在不同半导体裸片内，或可在同一半导体裸片内的不同高度水平处。
第一、第三及第五位线(BL-Aa、BL-Ba及BL-Ca)彼此平行，且可被一起视为形成位线的第一组46。第二、第四及第六位线(BL-Ab、BL-Bb及BL-Cb)彼此平行，且可被一起视为形成位线的第二组48。
位线的第二组48从位线的第一组46横向偏移。可能的对间电容16在图3中图解说明为在邻近位线之间(例如，在邻近的第一位线BL-Aa与第三位线BL-Ba之间)。
噪声抑制结构NS-Aa、NS-Ab、NS-Ba、NS-Bb、NS-Ca及NS-Cb包括位线BL-Aa、BL-Ab、BL-Ba、BL-Bb、BL-Ca及BL-Cb下方的导线。对应于噪声抑制结构NS-Aa、NS-Ab、NS-Ba、NS-Bb、NS-Ca及NS-Cb的导线可分别被称为第一、第二、第三、第四、第五及第六导线；或分别被称为第一、第二、第三、第四、第五及第六噪声抑制线。
第一、第三及第五导线(NS-Aa、NS-Ba及NS-Ca)彼此平行且一起形成导线的第一组50；且第二、第四及第六导线(NS-Ab、NS-Bb及NS-Cb)彼此平行且一起形成导线的第二组52。导线的第一组50在位线的第一组46正下方，且导线的第二组52在位线的第二组48正下方。更具体来说，导线NS-Aa、NS-Ba及NS-Ca分别在位线BL-Aa、BL-Ba及BL-Ca正下方；且导线NS-Ab、NS-Bb及NS-Cb分别在位线BL-Ab、BL-Bb及BL-Cb正下方。
在所说明实施例中，位线彼此横向隔开达第一距离D1(如相对于第一位线BL-Aa及第三位线BL-Ba所展示)；且位线与下伏噪声抑制线垂直隔开达第二距离D2(如相对于第一位线BL-Aa及第一噪声抑制线NS-Aa所展示)。第一距离D1可与第二距离D2大致相同(近似等于第二距离D2)(其中术语“大致相同”及“近似相等”表示在合理的制造及测量公差内相同)，或可与第二距离D2不同。在所展示实施例中，距离D1及D2彼此大致相同。
导电互连件54将噪声抑制结构(例如，NS-Aa)与控制电路耦合(电连接)。额外导电互连件56被图解说明为在位线(例如，BL-Aa)与噪声抑制结构(例如，NS-Ab)之间形成电连接件。
位线与噪声抑制结构之间的电连接件56可包括任何合适配置。在一些实施例中，噪声抑制结构可延伸到待与此类噪声抑制结构耦合的位线下方，且电连接件56可包括导电凸块(例如，凸块电极)或电线。
图3的下衬底(衬底2)的控制电路14包括适于向噪声抑制结构(例如，NS-Aa)提供所要电性质的驱动器。下衬底(衬底2)的电路14还可包括感测放大器(例如，SA1)，可包括字线驱动器等。除包括位线(例如，BL-Aa)之外，图3的上衬底(衬底1)还可包括存储器单元(MC)。
图4图解说明上衬底(衬底1)与下衬底(衬底2)之间的电耦合。电耦合可包含将噪声抑制结构(例如，NS-Aa)与位线(例如，BL-Aa)耦合的互连件56。在一些实施例中，电互连件56可对应于凸块电极(如图4中图解展示)及/或电线。
感测放大器(例如SA1)可相对于图3的下衬底(衬底2)布置成任何合适配置。图5图解说明其中第二感测放大器(SA2)横向安置在第一感测放大器与第三感测放大器(SA1与SA3)之间的实例布置。
感测放大器的所说明布局提供适于放置驱动器电路及/或其它控制电路的多个位置58。在一些实施例中，位置58内提供的电路可包括CMOS电路，且因此所述衬底可被称为CMOS衬底。
图6及7进一步说明可用于集成存储器10的实例布局。所述图说明三个导电层(栅极层G；第一金属层M0；及第三金属层M2)。图6相对于图7简化。然而，两者均图解说明可延伸到栅极层、M0层及M2层中的一或多者的一系列连接件。而且，所述连接件中的一些延伸到第二金属层M1(在M0层与M2层之间)及/或CMOS电路。
提供图6及7的布局以辅助读者理解本发明的方面。然而，应理解，上文参考图1所描述的集成存储器10可形成有任何合适布局，包含但不限于参考图6及7所描述的布局。
图8展示呈其中对准(即，彼此成一直线布置)第一、第二及第三感测放大器(SA1、SA2及SA3)的布置的集成存储器10。
噪声抑制结构中的每一者可被视为对应于导线。具体来说，第一、第二、第三、第四、第五及第六噪声抑制结构(NS-Aa、NS-Ab、NS-Ba、NS-Bb、NS-Ca及NS-Cb)可被视为分别对应于导线(噪声抑制线)60到65。导线60到65可分别被称为第一导线、第二导线、第三导线、第四导线、第五导线及第六导线。
图9展示与图8的集成存储器10类似但包括沿着CMOS衬底(本文中也被称为控制电路衬底)的电容器66到69的集成存储器10a；其中电容器66到69经插入在导线60到65的对之间。在一些实施例中，电容器66到69可被视为取代噪声抑制结构(虚设位线)，且在其它实施例中，所述电容器可被视为并入到噪声抑制结构(虚设位线)中。
在一些实施例中，图9的配置可被理解为在第一导线60与第三导线62之间包括第一电容器66，在第二导线61与第四导线63之间包括第二电容器67，在第三导线62与第五导线64包括第三电容器68，且在第四导线63与第六导线65之间包括第四电容器69。
上述实施例的感测放大器电路SA1、SA2及SA3可包括任何合适配置。图10中图解说明实例感测放大器电路100。提供虚线71以展示感测放大器电路的近似边界。所说明感测放大器电路100对应于上述SA1，且用于彼此比较性地比较数字线BL-Aa与BL-Ab。相同感测放大器电路可用于SA2及SA3。
感测放大器电路100包含包括一对交叉耦合上拉晶体管82及84的p-感测放大器80，且包含包括一对交叉耦合下拉晶体管88及90的n-感测放大器86。p-感测放大器80与有源上拉电路(标记为ACT)耦合，且n-感测放大器86与共同节点(标记为RNL)耦合。在操作中，放大器80及86可一起用于检测BL-Aa及BL-Ab的相对信号电压，且将较高信号电压驱动到VCC，而将较低信号电压驱动到接地。而且，与感测放大器相关联的输入及输出(标记为I/O)可用于导出关于BL-Aa及BL-Ab的相对信号电压的数据，及/或用于对沿着BL-Aa及BL-Ab中的一者或两者的存储器单元进行编程。
所说明感测放大器电路还具有提供在其中以平衡所述感测放大器内的电性质的均衡电路(标记为EQ)。在感测放大器电路内还可提供其它电路(未展示)。图10的感测放大器电路可包括任何合适配置，且在一些实施例中可包括常规配置。
上文所论述的组合件及结构可用于集成电路内(其中术语“集成电路”表示由半导体衬底支撑的电子电路)；且可经并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块及专用模块中，且可包含多层、多芯片模块。电子系统可为广泛范围的系统中的任一者，举例来说例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、车辆、时钟、电视、手机、个人计算机、汽车、工业控制系统、飞机等。
除非另有指定，否则本文中所描述的各种材料、物质、组合物等可通过现在已知或尚待开发的任何合适方法来形成，包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“电介质”及“绝缘”可用于描述具有绝缘电性质的材料。在本发明中，所述术语被视为同义词。在一些情况下利用术语“电介质”及在其它情况下利用术语“绝缘”(或“电绝缘”)可为为了在本发明内提供语言变异以简化所附权利要求书内的前置基础，且不用于指示任何显著化学或电差异。
在本发明中可利用术语“电连接”及“电耦合”两者。所述术语被视为同义词。在一些情况下利用一个术语及在其它情况下利用另一术语可为为了在本发明内提供语言变异以简化所附权利要求书内的前置基础。
附图中的各种实施例的特定定向仅用于说明性目的，且在一些应用中所述实施例可相对于所展示定向旋转。本文中所提供的描述及所附权利要求书涉及具有各种特征之间的所描述关系的任何结构，而不管所述结构是呈附图的特定定向还是相对于此定向旋转。
除非另有指示，否则附图的横截面图仅展示横截面的平面内的特征，且未展示在横截面的平面后的材料，以便简化附图。
当结构在上文被称为“在另一结构上”、“邻近于另一结构”或“抵靠另一结构”时，其可在另一结构上正上方或也可存在中间结构。相比之下，在结构被称为“直接在另一结构上”、“直接邻近于另一结构”或“直接抵靠另一结构”时，不存在中间结构。术语“在正下方”、“在正上方”等不指示直接物理接触(除非另有明确陈述)，而是指示直立对准。
结构(例如，层、材料等)可被称为“垂直延伸”以指示结构大体上从下伏基座(例如，衬底)向上延伸。垂直延伸结构可相对于基座的上表面基本上正交延伸，或不相对于基座的上表面基本上正交延伸。
一些实施例包含一种集成存储器，其具有：第一位线，其与第一组存储器单元耦合；及第二位线，其与第二组存储器单元耦合。所述第一位线及所述第二位线通过感测放大器彼此比较性地耦合。第一噪声抑制线邻近于所述第一位线的区且平行于所述第一位线的所述区延伸。所述第一噪声抑制线与所述第一位线及所述第二位线中的一者电连接且不与所述第一位线及所述第二位线中的另一者电连接。第二噪声抑制线邻近于所述第二位线的区且平行于所述第二位线的所述区延伸。所述第二噪声抑制线与所述第一位线及所述第二位线中的另一者电连接。
一些实施例包含一种集成存储器，其具有：第一位线，其与第一组存储器单元耦合；第二位线，其与第二组存储器单元耦合；第三位线，其与第三组存储器单元耦合；第四位线，其与第四组存储器单元耦合；第五位线，其与第五组存储器单元耦合；及第六位线，其与第六组存储器单元耦合。所述第一位线及所述第二位线通过第一感测放大器彼此比较性地耦合。所述第三位线及所述第四位线通过第二感测放大器彼此比较性地耦合。所述第五位线及所述第六位线通过第三感测放大器彼此比较性地耦合。第一、第二、第三、第四、第五及第六噪声抑制结构分别邻近于所述第一、第二、第三、第四、第五及第六位线的区。
一些实施例包含一种集成存储器，其具有第一感测放大器，所述第一感测放大器将第一对位线彼此比较性地耦合。所述第一对的所述位线中的一者是第一位线且另一者是第二位线。第二感测放大器将第二对位线彼此比较性地耦合。所述第二对的所述位线中的一者是第三位线且另一者是第四位线。第三感测放大器将第三对位线彼此比较性地耦合。所述第三对的所述位线中的一者是第五位线且另一者是第六位线。第一、第二、第三、第四、第五及第六噪声抑制线的区分别在所述第一、第二、第三、第四、第五及第六位线的区正下方。存储器单元沿着所述位线，且不沿着所述噪声抑制线。控制电路与所述第一、第二、第三、第四、第五及第六噪声抑制线电耦合。所述第一噪声抑制线与所述第二位线电耦合。所述第二噪声抑制线与所述第一位线电耦合。所述第三噪声抑制线与所述第三位线电耦合。所述第四噪声抑制线与所述第四位线电耦合。所述第五噪声抑制线与所述第六位线电耦合。所述第六噪声抑制线与所述第五位线电耦合。第一衬底包括所述第一、第二、第三、第四、第五及第六位线。第二衬底包括所述第一、第二、第三、第四、第五及第六噪声抑制线。导电互连件从所述第二衬底的所述噪声抑制线延伸到所述第一衬底的所述位线。
根据法规，已用或多或少特定于结构及方法特征的语言描述本文中所揭示的标的物。然而，应理解，权利要求书不限于所展示及所描述的特定特征，因为本文中所揭示的方式包括实例实施例。因此，权利要求书应按字面意思被提供全部范围，且应根据等效原则适当地解释。

Claims (24)

1.一种集成存储器，其包括：
第一位线，其与第一组存储器单元耦合；
第二位线，其与第二组存储器单元耦合；
感测放大器；所述第一位线及所述第二位线通过所述感测放大器彼此比较性地耦合；
第一噪声抑制线，其邻近于所述第一位线的区且平行于所述第一位线的所述区延伸；所述第一噪声抑制线与所述第一位线及所述第二位线中的一者电连接且不与所述第一位线及所述第二位线中的另一者电连接；及
第二噪声抑制线，其邻近于所述第二位线的区且平行于所述第二位线的所述区延伸；所述第二噪声抑制线与所述第一位线及所述第二位线中的另一者电连接。
2.根据权利要求1所述的集成存储器，其中：
所述第一位线及所述第二位线处于第一高度水平；且
所述第一噪声抑制线及所述第二噪声抑制线处于低于所述第一高度水平的第二高度水平。
3.根据权利要求2所述的集成存储器，其中所述第一位线及所述第二位线经形成在第一衬底中且所述感测放大器以及所述第一噪声抑制线及所述第二噪声抑制线经形成在第二衬底中。
4.根据权利要求1所述的集成存储器，其中所述第一噪声抑制线及所述第二噪声抑制线分别与所述第一位线及所述第二位线电连接。
5.根据权利要求1所述的集成存储器，其中所述第一噪声抑制线及所述第二噪声抑制线分别与所述第二位线及所述第一位线电连接。
6.根据权利要求1所述的集成存储器，其进一步包括耦合到所述感测放大器的控制电路。
7.一种集成存储器，其包括：
第一位线，其与第一组存储器单元耦合；
第二位线，其与第二组存储器单元耦合；
第三位线，其与第三组存储器单元耦合；
第四位线，其与第四组存储器单元耦合；
第五位线，其与第五组存储器单元耦合；
第六位线，其与第六组存储器单元耦合；
第一感测放大器；所述第一位线及所述第二位线通过所述第一感测放大器彼此比较性地耦合；
第二感测放大器；所述第三位线及所述第四位线通过所述第二感测放大器彼此比较性地耦合；
第三感测放大器；所述第五位线及所述第六位线通过所述第三感测放大器彼此比较性地耦合；及
第一、第二、第三、第四、第五及第六噪声抑制结构，其分别邻近于所述第一、第二、第三、第四、第五及第六位线的区。
8.根据权利要求7所述的集成存储器，其中所述存储器单元是单晶体管单电容器1T-1C存储器单元。
9.根据权利要求7所述的集成存储器，其中所述第一、第二、第三、第四、第五及第六噪声抑制结构分别包含第一、第二、第三、第四、第五及第六导线；且其中：
所述第一导线与所述第二位线耦合；
所述第二导线与所述第一位线耦合；
所述第三导线与所述第三位线耦合；
所述第四导线与所述第四位线耦合；
所述第五导线与所述第六位线耦合；且
所述第六导线与所述第五位线耦合。
10.根据权利要求9所述的集成存储器，其中：
所述第二导线在所述第一位线与所述第一感测放大器之间；且
所述第五导线在所述第六位线与所述第三感测放大器之间。
11.根据权利要求9所述的集成存储器，其进一步包括：
第一电容器，其在所述第一导线与所述第三导线之间；
第二电容器，其在所述第二导线与所述第四导线之间；
第三电容器，其在所述第三导线与所述第五导线之间；及
第四电容器，其在所述第四导线与所述第六导线之间。
12.根据权利要求9所述的集成存储器，其中：
所述第一、第三及第五位线彼此平行且一起形成所述位线的第一组；
所述第二、第四及第六位线彼此平行且一起形成所述位线的第二组；所述位线的所述第二组从所述位线的所述第一组横向偏移；
所述第一、第三及第五导线彼此平行且一起形成所述导线的第一组；所述导线的所述第一组在所述位线的所述第一组正下方；所述第一导线在所述第一位线正下方，所述第三导线在所述第三位线正下方，且所述第五导线在所述第五位线正下方；且
所述第二、第四及第六导线彼此平行且一起形成所述导线的第二组；所述导线的所述第二组在所述位线的所述第二组正下方；所述第二导线在所述第二位线正下方，所述第四导线在所述第四位线正下方，且所述第六导线在所述第六位线正下方。
13.根据权利要求12所述的集成存储器，其中：
所述位线由第一衬底包括；
所述导线由所述第一衬底下方的第二衬底包括；且
导电互连件从所述第二衬底的所述导线延伸到所述第二衬底的所述位线。
14.根据权利要求13所述的集成存储器，其中所述感测放大器也由所述第二衬底包括。
15.根据权利要求14所述的集成存储器，其进一步包括控制电路，且其中所述控制电路也由所述第二衬底包括。
16.一种集成存储器，其包括：
第一感测放大器，其将第一对位线彼此比较性地耦合；所述第一对的所述位线中的一者是第一位线且另一者是第二位线；
第二感测放大器，其将第二对位线彼此比较性地耦合；所述第二对的所述位线中的一者是第三位线且另一者是第四位线；
第三感测放大器，其将第三对位线彼此比较性地耦合；所述第三对的所述位线中的一者是第五位线且另一者是第六位线；
第一、第二、第三、第四、第五及第六噪声抑制线的区，其分别在所述第一、第二、第三、第四、第五及第六位线的区正下方；存储器单元沿着所述位线，且不沿着所述噪声抑制线；
控制电路，其与所述第一、第二、第三、第四、第五及第六噪声抑制线耦合；
所述第一噪声抑制线，其与所述第二位线耦合；
所述第二噪声抑制线，其与所述第一位线耦合；
所述第三噪声抑制线，其与所述第三位线耦合；
所述第四噪声抑制线，其与所述第四位线耦合；
所述第五噪声抑制线，其与所述第六位线耦合；
所述第六噪声抑制线，其与所述第五位线耦合；
第一衬底，其包括所述第一、第二、第三、第四、第五及第六位线；
第二衬底，其包括所述第一、第二、第三、第四、第五及第六噪声抑制线；及
导电互连件，其从所述第二衬底的所述噪声抑制线延伸到所述第一衬底的所述位线。
17.根据权利要求16所述的集成存储器，其包括：
第一电容器，其在所述第一噪声抑制线与所述第三噪声抑制线之间；
第二电容器，其在所述第二噪声抑制线与所述第四噪声抑制线之间；
第三电容器，其在所述第三噪声抑制线与所述第五噪声抑制线之间；及
第四电容器，其在所述第四噪声抑制线与所述第六噪声抑制线之间。
18.根据权利要求16所述的集成存储器，其中所述导电互连件中的至少一些是凸块电极。
19.根据权利要求16所述的集成存储器，其中所述位线与单晶体管单电容器1T-1C存储器单元耦合。
20.根据权利要求16所述的集成存储器，其中所述第二衬底包括所述控制电路。
21.根据权利要求16所述的集成存储器，其中所述第二衬底包括所述第一、第二及第三感测放大器。
22.根据权利要求16所述的集成存储器，其中所述第二感测放大器横向安置在所述第一感测放大器与所述第三感测放大器之间。
23.根据权利要求16所述的集成存储器，其中所述第一位线及所述第三位线彼此横向邻近，且彼此隔开达第一距离；且其中所述第一位线及所述第一噪声抑制线彼此隔开达近似等于所述第一距离的第二距离。
24.根据权利要求16所述的集成存储器，其中所述第一位线及所述第三位线彼此横向邻近，且彼此隔开达第一距离；且其中所述第一位线及所述第一噪声抑制线彼此隔开达与所述第一距离不同的第二距离。
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