CN112289355B - 具有垂直晶体管的存储器阵列及其形成 - Google Patents

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Abstract

本申请涉及具有垂直晶体管的存储器阵列及其形成。一种装置，例如存储器阵列，可以具有耦合到位于第一层级处的第一数字线(例如，局部数字线)的存储器单元。第二层级处的第二数字线(例如，分级数字线)可以耦合到主读出放大器。第一和第二层级之间的第三层级处的电荷共享装置可以耦合到第一数字线和连接器。第三层级处的垂直晶体管可以耦合在第一数字线和连接器之间。触点可以耦合在连接器和第二数字线之间。

Description

具有垂直晶体管的存储器阵列及其形成
技术领域
本公开总体上涉及存储器设备，更具体地涉及具有垂直晶体管的存储器阵列及其形成。
背景技术
存储器通常应用在电子系统中，例如计算机、手机、手持装置等。存储器类型多样，包含易失性和非易失性存储器。易失性存储器可以依靠电源来维护其数据，且可以包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)和同步动态随机存取存储器(SDRAM)。非易失性存储器可以通过在未加电时保留存储的数据来提供持久数据，且可以包含NAND闪存、NOR闪存、氮化物只读存储器(NROM)、相变存储器(例如相变随机存取存储器)、电阻存储器(例如电阻随机存取存储器)、交叉点存储器、铁电随机存取存储器(FeRAM)等。
在一些示例中，DRAM阵列可以包含耦合到相应数字线的相应组的DRAM单元。来自每一组的相应存储器单元可以共同耦合到相应的存取线，例如字线。在一些示例中，DRAM单元可以包含存储装置(例如，存储元件)，例如电容器，其通过存取装置(例如，存取晶体管)耦合到数字线。可以通过耦合到存取晶体管的存取线来激活存取装置(例如，以选择单元)。电容器可以存储对应于相应单元的数据值的电荷(例如，逻辑“1”或“0”)。
发明内容
本公开的一个方面提供一种设备，其包含垂直晶体管，其中所述设备包括：存储器单元，耦合到第一层级219处的第一数字线218-1、218-2；第二数字线220-1、220-2，耦合到主读出放大器254的第二层级221处；电荷共享装置222-1、222-2，位于所述第一和第二层级之间的第三层级230处，并且耦合到所述第一数字线218-1、218-2和连接器223-1、223-2；垂直晶体管235-1、235-2，位于所述第三层级230处，并且耦合在所述第一数字线218-1、218-2和所述连接器223-1、223-2之间；以及触点224-1、224-2，耦合在所述连接器223-1、223-2和所述第二数字线220-1、220-2之间。
本公开的另一个方面提供一种设备，其包含垂直晶体管，其中所述设备包括：多个交替的第一和第二数字线220-1、220-2，位于第一层级221处，所述第一和第二数字线中的每一个耦合到主读出放大器254；多个交替的第三和第四数字线218-1、218-2，位于第二层级219处；多个交替的第一222-1和第二222-2电荷共享装置，在公共轴253上对齐并且共同耦合到所述第二层级219处的总线225、525；多个交替的第一和第二连接器223-1、223-2，位于所述第一和第二层级之间的第三层级226处；以及多个交替的第一和第二触点224-1、224-2，其中：每个相应的第一连接器223-1耦合到相应的第一电荷共享装置222-1并且选择性地耦合到相应的第三数字线218-1；每个相应的第二连接器223-2耦合到相应的第二电荷共享装置222-2并且选择性地耦合到相应的第四数字线218-2；每个相应的第一触点224-1耦合在相应的第一连接器223-1和相应的第一数字线220-1之间；每个相应的第二触点224-2耦合在相应的第二连接器223-2和相应的第二数字线220-2之间；并且所述第一和第二触点围绕所述公共轴交错排列。
本公开的另一个方面提供一种用于形成具有垂直晶体管的存储器阵列的方法，其中所述方法包括：在第一和第二存储器单元区域211-1、211-2、511-1、511-2之间并且包括第一导体674的区域中形成垂直晶体管228-1、228-2、235-1、235-2、238-1、238-2、656，其中形成所述垂直晶体管包括：形成与所述第一导体674相邻的半导体683；在所述半导体683中形成多个开口687，以由所述半导体在相邻开口687之间形成半导体柱658；在所述相应的相邻开口中形成相应的介电塞693，使得所述相邻开口终止于所述相应的介电塞处；在与所述半导体柱的相对侧相邻的所述相应的相邻开口中形成相应的电介质695，使得所述相应的电介质终止于所述相应的介电塞693处；以及在与所述相应的电介质的部分相邻的所述相应的相邻开口中形成相应的第二导体661，使得所述相应的介电塞位于所述相应的第二导体和所述第一导体之间。
本公开的另一个方面提供一种用于形成具有垂直晶体管的存储器阵列的方法，其中所述方法包括：在第一和第二存储器单元区域211、511之间并且包括第一导体674的区域中形成垂直晶体管228-1、228-2、235-1、235-2、238-1、238-2、656，其中形成所述垂直晶体管包括：形成与所述第一导体相邻的半导体683；形成与所述半导体相邻的第一电介质690；在所述第一电介质中形成开口687；用第二电介质689给所述开口加衬，使得所述半导体暴露；在邻近所述第二电介质并且邻近所述暴露的半导体的所述开口中形成半导体柱658；以及形成与所述第二电介质相邻的第二导体661。
附图说明
图1是根据本公开的一定数量实施例的设备的框图。
图2A是根据本公开的一定数量实施例的存储器阵列的区域的俯视平面图，该区域可以在存储器阵列的存储器单元区域之间。
图2B是根据本公开的一定数量实施例的截面图，其包含沿着图2A中的2B-2B线观察的图2A中的区域的截面。
图3是示出根据本公开的一定数量实施例的各种垂直晶体管的布局的俯视平面图。
图4是示出根据本公开的一定数量实施例的各种垂直晶体管的布局的俯视平面图。
图5A和5B是根据本公开的一定数量实施例的对应于与形成存储器阵列相关联的处理的特定阶段的截面图。
图6A至6I是根据本公开的一定数量实施例的对应于与形成垂直晶体管相关联的处理的特定阶段的截面图。
图7A至7N是根据本公开的一定数量实施例的对应于与形成垂直晶体管相关联的处理的特定阶段的截面图。
具体实施方式
如前所述，诸如DRAM阵列的各种存储器阵列可以具有耦合到相应数字线(例如，局部数字线)的存储器单元组。在各种情况下，诸如狭缝的区域(例如，可以被称为分流区域)可以在相应的存储器单元组之间以及相应的局部数字线之间。相应的局部数字线可以选择性地耦合(例如，通过分流区域中相应的晶体管)到可以耦合到主读出放大器的数字线(例如，分级数字线)。通过激活相应的晶体管以将相应的局部数字线耦合到分级数字线，相应组的存储器单元可以被主读出放大器读出。
选择性地耦合到分级数字线的局部数字线可以被称为分级方案。例如，可以应用分级方案来实现高速操作。
分级数字线的长度可以随着存储器单元组和局部数字线的数量而增加。然而，分级数字线中的信号会随着沿分级数字线的距离而减弱。这样，电荷共享装置(例如，下拉电荷放大器)可以位于分流区域中，以放大分级数字线中的信号，并且可以允许使用更长的分级数字线，从而允许使用更多的局部数字线和更多的存储器单元组。
分流区域的大小可以决定分级数字线的长度。例如，对于给定数量的局部数字线和存储器单元组，较大的分流区域可以导致较大的阵列面积(例如，阵列覆盖区)和较长的分级数字线。在本文公开的各种实施例中，分级数字线被放置在存储节点(例如，电容器)之上，并且可以是时序余裕允许的任何长度。通过打开分流区域添加电路来连接本文描述的数字线。
在各种实施例中，诸如存储器阵列的设备可以具有耦合到第一层级处的第一数字线(例如，局部数字线)的存储器单元。第二层级处的第二数字线(例如，分级数字线)可以耦合到主读出放大器。第一和第二层级之间的第三层级处的电荷共享装置可以耦合到第一数字线和连接器。第三层级处的垂直晶体管可以耦合在第一数字线和连接器之间。触点可以耦合在连接器和第二数字线之间。与使用局部数字线下方的平面晶体管将局部数字线耦合到分级数字线的先前方法相比，垂直晶体管可以减少空间需求。
与垂直晶体管和局部晶体管通过单独的触点耦合到分级数字线的情况相比，通过触点将电荷共享装置和垂直晶体管耦合到连接器以及将连接器耦合到分级数字线可以起到减小分流区域的尺寸的作用。此外，连接器可以用作触点的焊盘，该焊盘可以足够大以容纳触点，因为某些情况下，触点可能太大，要直接耦合到数字线，必然会接触和短路到相邻的数字线。
公开了形成垂直晶体管的各种方法，例如在局部数字线和分级数字线之间(例如，在分流区域中)的垂直薄膜晶体管(TFT)，以便于在分流区域中集成垂直TFT。与先前的方法相比，局部数字线和分级数字线之间的垂直TFT可以减少空间需求，先前的方法可以使用局部数字线下方的平面晶体管来将局部数字线耦合到分级数字线。
图1是根据本公开的一定数量实施例的设备的框图。例如，该设备可以是电子系统，例如计算系统100。计算系统100可以包含耦合到主机103的存储器装置102。主机103可以包含处理装置104，处理装置可以包含主机处理器。主机103可以是例如主机系统，例如个人膝上型计算机、台式计算机、数码相机、移动装置(例如，蜂窝电话)、网络服务器、支持物联网(IoT)的装置或存储卡读取器，以及各种其他类型的主机。
存储器装置102可以是DRAM装置、FeRAM装置以及其他类型的存储装置。存储器装置102包含存储器单元的存储器阵列105，例如DRAM单元、铁电单元以及其他类型的存储器单元。例如，存储器阵列105可以包含本文公开的存储器阵列。存储器装置102包含地址电路106，地址电路耦合到阵列105，并被配置为从主机103接收地址信号(例如，地址)，用于寻址阵列105中的位置。在各种实施例中，存储器装置102和/或存储器阵列105可以被单独称为设备。
读出电路107可用于从阵列105读取数据，并将输出数据耦合到I/O电路108。I/O电路以双向方式操作，以从主机103接收数据并将该数据传递给阵列105。在一些示例中，读出电路107可以包含本文讨论的主读出放大器。存储器装置102包含控制电路109，以响应于主机103生成的指令来管理数据存储和从阵列105的检索。在一些示例中，控制电路109可以包含状态机和/或定序器。
图2A是根据本公开的一定数量实施例的存储器阵列205的区域210的俯视平面图(例如，通过各种x-y平面)，该区域可以在存储器阵列205的存储器单元区域之间。图2B是根据本公开的一定数量实施例的存储器阵列205的一部分的截面图(例如，在y-z平面中)，包含沿着图2A中的线2B-2B观察的区域210的截面图。在各种情况下，区域210可以被称为分流区域。在各种示例中，存储器阵列205可以是存储器阵列105的一部分。
如图2B所示，区域210可以在存储器单元区域211-1和211-2之间。图2B中分别位于轴213左侧和右侧的截面分别位于不同的平行y-z平面中。例如，左侧的截面包含存储器单元区域211-1和区域210的一部分210-1，且右侧的截面包含存储器单元区域211-2和区域210的一部分210-2。这样，图2B中的部分210-1和210-2分别在不同的平行y-z平面中。
注意，图2A中的区域210的部分210-1和210-2分别在轴253的相对侧(例如，分别在上方和下方)，该轴在x方向上延伸，并且可以垂直于轴213并与其相交。例如，轴213可以垂直于图2A的表平面。注意，图2A中分别对应于局部数字线218-1和218-2的线2B-2B的部分分别在不同的x位置。
在图2B中，z方向垂直于y方向和x方向，其中x方向穿过页面，垂直于页面的表平面(例如，y-z平面)。z方向可以垂直于底平面，例如基底结构(例如，半导体)，并且可以是垂直方向。本文使用的术语“垂直”考虑了由于常规制造和/或组装变化而导致的“精确”垂直的变化，本领域普通技术人员会了解术语“垂直”的意思。本文使用的术语“平行”考虑了由于常规制造和/或组装变化而导致的“精确”平行的变化，本领域普通技术人员会了解术语“平行”的意思。
数字线218-1和218-2可以在层级(例如，垂直层级)219处形成。数字线218-1可以从存储器单元区域211-1延伸到区域210的部分210-1，并且数字线218-2可以从存储器单元区域211-2延伸到区域210的部分210-2。数字线218-1和218-2可以分别选择性地耦合到形成在层级221上的数字线220-1和220-2(例如，分级数字线)，该层级可以在层级219的垂直上方(例如，在z方向)。部分210-1中的电荷共享装置222-1可以耦合到数字线218-1，且部分210-2中的电荷共享装置222-2可以耦合到数字线218-2。在各种示例中，分级数字线结构可以指可包含数字线218-1和220-1和/或数字线218-2和220-2的结构。
电荷共享装置222-1可以经由导体(例如，导电材料)，诸如连接器223-1(例如，导电垫)，和另一个导体，诸如触点224-1，耦合在数字线220-1和总线225之间。总线225可以在层级219处形成，并且可以在区域210中的x方向上在数字线218-1和218-2之间延伸，如图2A所示。电荷共享装置222-1可以耦合在总线225和连接器223-1之间，并且触点224-1可以耦合在连接器223-1和数字线220-1之间。例如，触点224-1可以与连接器223-1和数字线220-1直接物理接触耦合。连接器223-1可以位于层级219和层级221之间的层级226处。
电荷共享装置222-2可以通过连接器223-2和触点224-2耦合在数字线220-2和总线225之间。电荷共享装置222-2可以耦合在总线225和连接器223-2之间，并且触点224-2可以耦合在连接器223-2和数字线220-2之间。例如，触点224-2可以与连接器223-2和数字线220-2直接物理接触耦合。连接器223-2可以在层级226处。
如本文所用，术语“层级”用于指z方向(例如，垂直方向)上的大致平面区域。因此，在特定层级形成的元件可以指至少一部分形成在垂直方向上特定平面区域内的元件。不同的层级可以指不重叠(在垂直方向上)的平面区域。因此，在不同层级形成的元件是指在垂直方向上不重叠的元件。
电荷共享装置222-1和222-2可以分别包含位于可以在层级219和226之间的层级230的垂直TFT 228-1和228-2(例如，可以被称为垂直读出放大器TFT)。垂直TFT 228-1耦合在部分210-1中的总线225和连接器223-1之间，且垂直TFT 228-2耦合在部分210-2中的总线225和连接器223-2之间。垂直TFT 228-1被配置为经由连接器223-1和触点224-1选择性地将总线225耦合到数字线220-1，并且垂直TFT 228-2被配置为经由连接器223-2和触点224-2选择性地将总线225耦合到数字线220-2。
垂直TFT 228-1可以包含栅极，该栅极可以是部分210-1中的控制线231-1的一部分，位于耦合到总线225的源极/漏极和耦合到连接器223-1的源极/漏极之间的层级230处。垂直TFT 228-2可以包含栅极，该栅极可以是部分210-2中的控制线231-2的一部分，位于耦合到总线225的源极/漏极和耦合到连接器223-2的源极/漏极之间的层级230处。控制线231-1和232-2可以在例如x方向上延伸。TFT 228-1和228-2的栅极可以分别耦合到数字线218-1和218-2。
层级230处的垂直TFT 235-1可以耦合在部分210-1中的数字线218-1和连接器223-1之间，且层级230处的垂直TFT 235-2可以耦合在部分210-2中的数字线218-2和连接器223-2之间。垂直TFT 235-1可以被配置为经由连接器223-1和触点224-1选择性地将数字线218-1耦合到数字线220-1。例如，垂直TFT 235-1可以被配置为选择性地将数字线218-1耦合到连接器223-1。这样，数字线218-1可以选择性地耦合到连接器223-1。垂直TFT 235-2可以被配置为经由连接器223-2和触点224-2选择性地将数字线218-2耦合到数字线220-2。例如，垂直TFT 235-2可以被配置为选择性地将数字线218-2耦合到连接器223-2。这样，数字线218-2可以选择性地耦合到连接器223-2。
垂直TFT 235-1可以包含栅极，该栅极可以是部分210-1中的控制线236-1的一部分，位于耦合到连接器223-1的源极/漏极和耦合到数字线218-1的源极/漏极之间的层级230处。垂直TFT 235-2可以包含栅极，该栅极可以是部分210-2中的控制线236-2的一部分，位于耦合到连接器223-2的源极/漏极和耦合到数字线218-2的源极/漏极之间的层级230处。控制线236-1和236-2可以在x方向上延伸，如图2A所示。在一些示例中，TFT 235可以具有比TFT 228更低的阈值电压。例如，垂直TFT 235可以被称为垂直复用TFT。
层级230处的垂直TFT 238-1可以耦合在部分210-1中的总线240-1和数字线218-1之间，且层级230处的垂直TFT 238-2可以耦合在部分210-2中的总线240-2和数字线218-2之间。例如，垂直TFT 238-1可以被配置为选择性地将总线240-1耦合到数字线218-1，并且垂直TFT 238-2可以被配置为选择性地将总线240-2耦合到数字线218-2。总线240-1和240-2可以在层级226处，并且可以在x方向上延伸，如图2A所示。在各种示例中，总线240-1和240-2可以耦合到地面。
垂直TFT 238-1和238-2可以被称为垂直预充电TFT，因为垂直TFT 238-1和238-2可以分别选择性地将数字线218-1和218-2耦合到总线240-1和240-2，以预充电数字线218-1和218-2(例如，接地)。垂直TFT 238-1可以包含栅极，该栅极可以是部分210-1中的控制线239-1的一部分，位于耦合到总线240-1的源极/漏极和耦合到数字线218-1的源极/漏极之间的层级230处。垂直TFT 238-2可以包含栅极，该栅极可以是部分210-2中的控制线239-2的一部分，位于耦合到总线240-2的源极/漏极和耦合到数字线218-2的源极/漏极之间的层级230处。控制线239-1和239-2可以在x方向上延伸，如图2A所示。在一些示例中，TFT 228可以具有比垂直TFT 238更低的阈值电压。
存储器单元区域211-1中的存储器单元组的相应的存储器单元可以耦合到数字线218-1。存储器单元区域211-1中的每个相应存储器单元可以包含耦合到存取晶体管242-1的存储元件，例如电容器250-1，该存取晶体管耦合到数字线218-1。例如，相应存储器单元的相应存取晶体管242-1可以被配置为选择性地将相应存储器单元的相应电容器250-1耦合到数字线218-1。
存储器单元区域211-2中的存储器单元组的相应的存储器单元可以耦合到数字线218-2。存储器单元区域211-2中的每个相应存储器单元可以包含耦合到存取晶体管242-2的存储元件，例如电容器250-2，该存取晶体管耦合到数字线218-2。例如，相应存储器单元的相应存取晶体管242-2可以被配置为选择性地将相应存储器单元的相应电容器250-2耦合到数字线218-2。
存取晶体管242-1和242-2可以位于低于层级219的层级243处，使得层级219在层级243和230之间。在一些示例中，每个存取晶体管242-1可以包含源极/漏极区域244-1和245-1之间的栅极，并且每个存取晶体管242-2可以包含源极/漏极区域244-2和245-2之间的栅极。例如，源极/漏极区域244-1和245-1之间的栅极可以是存储器单元区域211-1中的存取线246-1的一部分，而源极/漏极区域244-2和245-2之间的栅极可以是存储器单元区域211-2中的存取线246-2的一部分。在各种情况下，存取晶体管可以被称为埋入式凹槽存取装置(BRAD)。
存取线246-1和246-2、源极/漏极区域244-1和245-1以及源极/漏极区域244-2和245-2可以在x方向上延伸。在一些示例中，存取晶体管244可以被称为水平平面晶体管，因为源极/漏极244和245可以在公共平面中在公共层级处水平取向。与例如存取晶体管244相比，本文公开的垂直TFT可以具有宽松的漏电要求。
每个相应的源极/漏极区域244-1可以通过存储器单元区域211-1中的相应触点255-1耦合到相应的电容器250-1，并且每个相应的源极/漏极区域244-2可以通过存储器单元区域211-2中的相应触点255-2耦合到相应的电容器250-2。电容器250-1和250-2中的每一个可以包含电容器板251，电容器板可以成形为容器样(例如，可以含有铁电材料)。电容器250-1的电容器板251可以通过存取晶体管242-1选择性地耦合到数字线218-1，并且可以电容耦合到存储器单元区域211-1中的公共板252-1。电容器250-2的电容器板251可以通过存取晶体管242-2选择性地耦合到数字线218-2，并且可以电容耦合到存储器单元区域211-2中的公共板252-2。板252-1和252-2可以沿着存取线246-1和246-2的长度在x方向上延伸。不同的电压电势可以施加到板252-1和252-2，以在电容器250-1和250-2中存储(例如，编程)不同的数据值。
如图2A所示，存在一定数量交替的数字线220-1和220-2、一定数量交替的数字线218-1和218-2、一定数量交替的连接器223-1和223-2以及一定数量交替的触点224-1和224-2。例如，数字线220-1和220-2、数字线218-1和218-2、连接器223-1和223-2以及触点224-1和224-2在x方向上交替。
一定数量交替的电荷共享装置222-1和222-2在轴253上对齐，并且耦合到总线225，如前面结合图2B所讨论的。例如，每个相应的电荷共享装置222-1可以具有耦合在相应的连接器223-1和总线225之间的相应的垂直TFT 228-1，并且每个相应的电荷共享装置222-2可以具有耦合在相应的连接器223-2和总线225之间的相应的垂直TFT 228-2，如前面结合图2B所讨论的。在各种示例中，电荷共享装置222-1和222-2在轴253上对齐(例如，沿着该轴)，并且在x方向上交替。轴253可以被称为例如公共轴，因为轴253对于电荷共享装置222-1和222-2是公共的。
数字线218-1和数字线218-2分别从轴253沿相反的方向(例如，相反的y方向)延伸。连接器223-1和连接器223-2分别从轴253沿相反方向(例如，相反的y方向)延伸。例如，相应的连接器223-1从相应的电荷共享装置222-1向相应的数字线218-1延伸，并且相应的连接器223-2从局部相应的读出放大器222-2向相应的数字线218-2延伸。数字线220-1和220-2中的每一个可以耦合到相应的主读出放大器254。每个主读出放大器254可以耦合到输入/输出，例如图1中的I/O 108。
每个相应的连接器223-1耦合到相应的读出放大器222-1，并且通过相应的垂直TFT 235-1选择性地耦合到相应的数字线218-1；每个相应的连接器223-2耦合到相应的读出放大器222-2，并且通过相应的垂直TFT 235-2选择性地耦合到相应的数字线218-2，如前面结合图2B所讨论的。
每个相应的触点224-1耦合在相应的连接器223-1和相应的数字线220-1之间，并且每个相应的触点224-2耦合在相应的连接器223-2和相应的数字线220-2之间，如前面结合图2B所讨论的。连接器223可以作为触点224的焊盘，该焊盘可以足够大以容纳触点224，因为某些情况下，触点224可能太大，要直接耦合到数字线218，必然会接触和短路到相邻的数字线218。
触点224-1和224-2围绕轴253交错排列，使得触点224-1和224-2分别位于轴253的相对侧。例如，触点224-1可以平行于区域210-1中的轴253对齐，而触点224-2可以平行于区域210-2中的轴253对齐。交错排列触点224-1和224-2可以使触点224-1和224-2刚好放入区域210，而无需增加例如区域210的尺寸。
在各种示例中，数字线218-1'可以分别与数字线218-1等高(例如，分别在x方向上对齐)，并且数字线218-2'可以分别与数字线218-2等高(例如，分别在x方向上对齐)。例如，数字线218-1'可以分别延伸(例如，在正y方向上)到另一个区域210，并且分别选择性地耦合到该区域210的数字线220-1；数字线218-2'可以分别延伸(例如，在负y方向上)到另一个区域210，并且分别选择性地耦合到该区域210的数字线220-2。
图3是示出根据本公开的一定数量实施例的各种垂直TFT 356(例如，垂直TFT356-1和356-2)的布局的俯视平面图(例如，通过各种x-y平面)。例如，垂直TFT 356可以是图2A和2B中的垂直TFT 235-1或235-2(例如，复用TFT)或垂直TFT 238-1或238-2(例如，预充电TFT)。垂直TFT 356-1可以共同耦合到导体357-1，且垂直TFT 356-2可以共同耦合到导体357-2。例如，导体357可以是数字线218。
每个垂直TFT 356可以包含半导体结构，例如半导体柱358。例如，半导体柱358可以是多晶半导体柱，例如多晶硅柱。每个垂直TFT 356可以包含与半导体柱358相邻的电介质359(例如，介电材料)，诸如氧化物。例如，电介质359可以完全包围半导体柱358。
导体361-1和361-2(例如，氮化钛、钛、钨以及其他金属或含金属材料)可以在与电介质359的部分相邻的半导体柱358的相对侧上。如本文进一步描述的，结合图6C至6I，导体361可以形成在半导体柱358的任一侧上沿x方向延伸的连续开口(例如，沟槽)中。例如，半导体柱358可以形成在沿x方向延伸的一对平行平面沟槽和与沿x方向延伸的该对平行平面沟槽相交的沿y方向延伸的一对平行平面沟槽之间。
电介质359的一部分可以在导体361-1和半导体柱358之间，且电介质359的一部分可以在导体361-2和半导体柱358之间。导体361-1和361-2可以是晶体管356-1的栅极和晶体管356-2的栅极。例如，晶体管356-1和晶体管356-2可以具有在x方向上延伸的公共栅极，其包含导体361-1和361-2。公共栅极可以被称为例如平面栅极，因为公共栅极没有(例如，完全)围绕半导体柱358。在各种示例中，公共栅极可以是控制线236-1、236-2、239-1或239-2。
导体361-1和半导体柱358之间以及导体361-2和半导体柱358之间的电介质359的部分可以是垂直TFT 356-1和垂直TFT 356-2的栅极电介质。在一些示例中，电介质359可能仅在导体361-1和361-2与半导体柱358之间，并且不完全包围半导体柱358。在各种示例中，响应于相应垂直TFT 356的激活，可以在半导体柱358中形成沟道。这样，半导体柱358可以被称为相应垂直TFT 356的沟道区。
图4是示出根据本公开的一定数量实施例的各种垂直TFT 463(例如垂直TFT 463-1和463-2)的布局的俯视平面图(例如，通过各种x-y平面)。例如，垂直TFT 463可以是图2A和2B中的垂直TFT 228-1或228-2(例如，下拉放大器TFT或电荷共享装置)、垂直TFT 235-1或235-2(例如，复用TFT)或垂直TFT 238-1或238-2(例如，预充电TFT)。
垂直TFT 463-1可以共同耦合到导体464-1，且垂直TFT 463-2可以共同耦合到导体464-2。导体464可以是例如数字线218或总线225。
每个垂直TFT 463可以包含例如可以是多晶硅的半导体结构，例如半导体柱465。每个垂直TFT 463可以包含与半导体柱465相邻的栅极电介质466(例如，栅极氧化物)。例如，栅极电介质466可以完全包围半导体柱465。如本文进一步描述的，结合图7A至7N，栅极电介质466可以形成在离散的开口(例如，离散的圆形、卵形或椭圆形开口等)中，以给开口加衬，并且半导体柱465可以形成在邻近栅极电介质466的开口中。
垂直TFT 463-1和463-2可以具有在x方向上延伸并且可以完全包围栅极电介质466的公共栅极467。例如，垂直TFT 463的栅极467可以完全包围栅极电介质466，从而完全包围半导体柱465。在各种示例中，公共栅极467可以是控制线231-1、231-2、236-1、236-2、239-1或239-2。
在一些示例中，图2A和2B中的每个垂直TFT 228-1和228-2(例如，读出放大器TFT)、每个垂直TFT 235-1和235-2(例如，复用TFT)以及每个垂直TFT 238-1和238-2(例如，预充电TFT)可以是具有半导体柱465、可以完全围绕半导体柱465的栅极电介质466和可以完全围绕栅极电介质466并因此完全围绕半导体柱465的栅极467的垂直TFT 465。
在各种其他示例中，垂直TFT 228-1和228-2中的每一个可以是垂直TFT 465，并且垂直TFT 235-1和235-2中的每一个和/或垂直TFT 238-1和238-2中的每一个可以是图3中的垂直TFT 356，该垂直TFT具有半导体柱358、栅极电介质359和平面栅极，在邻近栅极电介质359的半导体柱358的相对侧上具有导体361-1和316-2，使得平面栅极不完全包围半导体柱358。
在一些情况下，每个垂直TFT 238-1和238-2可以是垂直TFT 356，而每个垂直TFT228-1和228-2以及每个垂直TFT 235-1和235-2可以是垂直TFT 465。在各种其他情况下，每个垂直TFT 235-1和235-2可以是垂直TFT 356，而每个垂直TFT 228-1和228-2以及每个垂直TFT 238-1和238-2可以是垂直TFT 465。
垂直TFT 463-1可以共同耦合到导体464-1，且垂直TFT 463-2可以共同耦合到导体464-2。导体464可以是例如数字线218或总线225。
图5A和5B是根据本公开的一定数量实施例的对应于与形成诸如存储器阵列205的存储器阵列相关联的特定处理阶段的截面图。在一些示例中，处理阶段可以包含一定数量步骤，这些步骤可以具有一定数量子步骤。图5A可以对应于在一定数量处理阶段已经发生之后可以发生的处理阶段。
在图5A中，隔离区568，诸如浅沟槽隔离区(STI)，可以形成在半导体570中，诸如单晶半导体(例如单晶硅)。可以是图2B中的存取晶体管242-1的水平平面存取晶体管542-1可以形成在半导体570之中和/或之上，位于可以对应于存储器单元区域211-1的存储器单元区域511-1中的隔离区568之间。可以是图2B中的存取晶体管242-2的水平平面存取晶体管542-2可以形成在半导体570之中和/或之上，位于可以对应于存储器单元区域211-2的存储器单元区域511-2中的隔离区568之间。
每个存取晶体管542-1可以包含位于半导体570中形成的源极/漏极区域544-1和545-1之间的半导体570上形成的栅极546-1，并且每个存取晶体管542-2可以包含位于半导体570中形成的源极/漏极区域544-2和545-2之间的半导体570上形成的栅极546-2。在各种示例中，在存储器单元区域511-1和511-2之间并且可以对应于图2B中的区域210的区域510中的半导体570可以被掩模保护(例如覆盖)，同时存取晶体管542-1和542-2分别形成在存储器单元区域511-1和511-2中，使得没有存取晶体管542形成在区域510中的半导体570之中和/或之上。注意，区域510可以是分流区域，例如区域210。
电介质571(例如，氧化物)可以随后在邻近区域510中的半导体570(例如，在其上并与其直接物理接触)，邻近存储器单元区域511-1中的半导体570和存取晶体管542-1，并且邻近存储器单元区域511-2中的半导体570和存取晶体管542-2处形成。触点573-1可以通过存储器单元区域511-1中的电介质571形成，在源极/漏极545-1处或之中终止，并且触点573-2可以通过存储器单元区域511-2中的电介质571形成，在源极/漏极545-2处或之中终止。
导体517(例如，钨、钛以及其他金属)可以在存储器单元区域511-1和511-2以及区域510中邻近电介质571形成。导体517可以接触存储器单元区域511-1中的触点573-1和存储器单元区域511-2中的触点573-2。可以在存储器单元区域511-1和511-2以及区域510中邻近导体517形成电介质575(例如，氮化物)。
可以是图2B中的触点255-1的触点555-1可以通过存储器单元区域511-1中的电介质571和575以及导体517形成，在源极/漏极544-1之上或之中终止。可以是图2B中的触点255-2的触点555-2可以通过存储器单元区域511-2中的电介质571和575以及导体517形成，与触点555-1同时形成，在源极/漏极544-2之上或之中终止。触点555-3可以通过区域510中的电介质571和575以及导体517形成，与触点555-1和555-2同时形成，在半导体570之上或之中终止。在各种示例中，触点555-1、555-2和555-3可以与导体517电隔离(例如，通过电介质)。
图5B对应于根据本公开的一定数量实施例的图5A的处理阶段之后的处理阶段。在图5B中，从区域510去除电介质571和575、导体517以及触点553-3，以形成暴露区域510中的半导体570的开口576。电介质571和575、触点555-1、导体517的一部分519-1以及存取晶体管542-1可以留在存储器单元区域511-1中。电介质571和575、触点555-2、导体517的一部分519-2以及存取晶体管542-2可以留在存储器单元区域511-2中。
电介质572，例如氧化物，可以邻近区域510中的半导体570形成，并且邻接(例如，接触)存储器单元区域511-1和511-2中的电介质571，以形成连续的介电结构。导体577-1(例如，钨、钛以及其他金属)可以邻近区域510中的电介质572形成，并且与部分519-1邻接(例如，直接物理接触)，使得部分519-1和导体577-1形成连续的数字线518-1，其可以是图2A和2B中的数字线218-1。导体577-2(例如，钨、钛以及其他金属)可以邻近区域510中的电介质572形成，并且与部分519-2邻接(例如，直接物理接触)，使得部分519-2和导体577-2形成连续的数字线518-2，其可以是图2A和2B中的数字线218-2。在数字线518-1和518-2之间的区域510中，可以邻近电介质572形成总线525(例如，钨、钛以及其他金属，其可以是图2A和2B中的总线225)。例如，导体577和总线525可以同时形成。
随后，可以在开口576中形成各种垂直TFT，例如图2B中的垂直TFT 228-1、228-2、235-1、235-2、238-1和238-2，如这里结合图6A至6I和图7A至7N所公开的。例如，各种垂直TFT可以与形成在邻近存储器阵列的外围中的电路同时形成。
在区域510中形成各种垂直TFT之后，可以在与触点555-1接触的存储器单元区域511-1中形成电容器，例如图2B中的电容器250-1，其包含板251和板252-1，并且可以在与触点555-2接触的存储器单元区域511-2中形成电容器，例如图2B中的电容器250-2，其包含板251和板252-2。在区域510中形成各种垂直TFT之后，可以在区域510中形成总线(例如总线240-1和240-2)、连接器(例如连接器223-1和223-2)以及触点(例如触点244-1和244-2)。然后可以形成数字线，例如数字线220-1和220-2。
图6A至6I是根据本公开的一定数量实施例的对应于与形成垂直TFT相关的处理的特定阶段的截面图。例如，可以在图5B中的区域510中形成垂直TFT。图6A至6I举例说明了如何将垂直TFT集成到分流区域，例如区域210。在一些示例中，图6A至6I中形成的垂直TFT可以是图3中的垂直TFT 356。
图6A是根据本公开的一定数量实施例的对应于在一定数量处理阶段已经发生之后可以发生的处理阶段的截面(例如，在x-z平面中)。例如，图6A可以对应于图5B中的区域510，并且可以垂直于图5B的平面。图6B是根据本公开的一定数量实施例的沿着图6A中的线6B-6B观察的截面(例如，在y-z平面中)，并且对应于图6A中的处理阶段。例如，图6A和6B中的结构可以同时形成。
在图6A和6B中，可以是电介质572的电介质672(例如，氧化物)可以邻近半导体670形成，例如单晶半导体(例如，单晶硅)，其可以是半导体570。导体674，例如金属(例如钨、钛以及其他金属)，可以邻近电介质672形成。在各种示例中，图5B中的导体577-1以及数字线518-1或者导体577-2以及数字线518-1可以对应于导体674。
然后可以在导体674中形成开口(例如，沟槽)。开口可以在y方向上延伸(例如，垂直于图6A的表平面)。如图6A所示，介电衬垫678可以形成在邻近剩余导体674的开口中，以给开口加衬。电介质679，诸如旋涂电介质(例如，氧化物)，可以形成在邻近介电衬垫678的开口中(例如，填充开口的剩余部分)，并且例如被致密化。在一些情况下，可在导体674的最上表面上延伸的介电衬垫678和电介质679的部分可通过化学机械平坦化(CMP)来去除，使得介电衬垫678的最上表面(例如，顶部)、电介质679的最上表面和导体674的最上表面共面。
注意，包含介电衬垫678和电介质679的结构可以被称为隔离区，其可以将导体674彼此电隔离。图6A中的相应导体674可以是相应的数字线。
在各种示例中，介电衬垫678可以包含邻近导体674的电介质680(例如氧化物)、邻近电介质680的电介质681(例如氮化物)以及邻近电介质681的电介质682(例如氧化物)。例如，介电衬垫678可以是氧化物-氮化物-氧化物(ONO)衬垫。注意，例如，电介质679可以邻近电介质682。
如图6A和6B所示，半导体683，诸如多晶半导体(例如，多晶硅)，可以邻近导体674并邻近隔离区形成，包含介电衬垫678和电介质679。在各种情况下，界面金属(例如，可以是氮化钛)可以邻近导体674形成，并且半导体683可以邻近界面金属形成，使得界面金属在导体674和半导体683之间。可以在半导体683中形成开口(例如，沟槽)。开口可以在y方向上延伸(例如，垂直于图6A的表平面)。如图6A所示，可以在邻近剩余半导体683的开口中形成介电衬垫684(例如，氧化物)，以给开口加衬。
电介质685，诸如旋涂电介质(例如，氧化物)，可以形成在邻近介电衬垫684的开口中，并且例如被致密化。在一些情况下，介电衬垫684和电介质685的可以在半导体683的最上表面(例如，顶部)上延伸的部分可以通过化学机械平坦化(CMP)来去除，使得电介质685的最上表面、介电衬垫684的最上端和半导体683的最上表面共面。随后，电介质686，例如氮化物，可以邻近半导体683、介电衬垫684和电介质685形成，如图6A和6B所示。
图6C是根据本公开的一定数量实施例的对应于图6A和6B的处理阶段之后的处理阶段的截面(例如，在y-z平面中)。在图6C中，在半导体683中穿过电介质686形成开口687，诸如沟槽(例如，在半导体683中终止)，以由半导体683形成半导体柱658。例如，半导体柱658可以是图3中的半导体柱358。
开口687可以在x方向上延伸(例如，垂直于图6C的表平面)，并且可以垂直于在图6A中形成介电衬垫684和电介质685的y方向上的开口并与之相交。例如，半导体柱658可以在x方向上的一对开口687和与该对开口687相交的y方向上的一对开口之间。
图6D是根据本公开的一定数量实施例的对应于图6C的处理阶段之后的处理阶段的截面(例如，在y-z平面中)。在图6D中，介电衬垫688可以形成在图6C中的开口687中，与半导体683、半导体柱658和剩余电介质686相邻，以给开口687加衬。电介质689，诸如旋涂电介质(例如氧化物)，可以形成在与介电衬垫688相邻的开口687中(例如填充开口687的剩余部分)，并且例如被致密化。
在各种示例中，介电衬垫688可以包含邻近半导体683、半导体柱658和电介质686的电介质690(例如氧化物)、邻近电介质690的电介质691(例如氮化物)以及邻近电介质691的电介质692(例如氧化物)。例如，介电衬垫688可以是ONO衬垫。注意，例如，电介质689可以邻近电介质692。在一些情况下，介电衬垫688和电介质689的部分可以在电介质686的最上表面上延伸。电介质689和电介质692的可以在电介质686的最上表面(例如，顶部)上延伸的部分可以通过CMP去除，在电介质691上终止(例如，离开)，如图6D所示，使得电介质689和691的最上表面和电介质692的最上端共面。
图6E是根据本公开的一定数量实施例的对应于图6D的处理阶段之后的处理阶段的截面(例如，在y-z平面中)。在图6E中，开口687可以重新形成(例如，重开)，但是介电塞693(例如，间隔物)部分填充开口687，使得开口687终止于介电塞693的最上表面(例如，顶部)。例如，介电塞693可以邻近半导体柱658的底部，并且邻近半导体柱658的侧部(例如，侧面)694。注意，半导体柱658可以在相邻的介电塞693之间。
开口687和介电塞693可以通过从电介质686的最上表面去除(例如，通过湿法蚀刻)电介质691和电介质690以暴露电介质686的最上表面，并且通过去除(例如，凹进)介电衬垫688和电介质689(例如，通过湿法蚀刻)以暴露侧部694的部分并且在介电塞693的最上表面所处的位置处终止来形成。注意，介电塞693可以包含介电衬垫688的剩余部分和电介质689的剩余部分。例如，最上表面介电衬垫688(例如，电介质690、691和692的最上端)和电介质689的最上表面可以是共面的，并且可以形成介电塞693的最上表面。
图6F是根据本公开的一定数量实施例的对应于图6E的处理阶段之后的处理阶段的截面(例如，在y-z平面中)。在图6F中，电介质695(例如，氧化物)可以形成在邻近半导体柱658的相对侧694的开口687中，使得电介质695终止于介电塞693的最上表面。随后，通过形成邻近电介质695、邻近介电塞693的最上表面以及邻近电介质686的暴露的最上表面的导电衬垫660，开口687可以衬有导电衬垫660(例如，氮化钛、钛、钨以及其他金属或含金属的材料)。
图6G是根据本公开的一定数量实施例的对应于图6F的处理阶段之后的处理阶段的截面(例如，在y-z平面中)。在图6G中，可以从电介质686的最上表面、介电塞693的最上表面以及电介质695的与半导体柱658的相对侧694相邻的部分去除(例如，通过干法蚀刻)导电衬垫660，使得导电衬垫660的剩余部分形成(例如，平面的)导体661。例如，导体661可以在介电塞693的最上表面和半导体柱658的最上表面(例如，顶部)之间以及介电塞693的最上表面和电介质686的最上表面之间邻近电介质695的下部。例如，导体661可以邻近介电塞693的最上表面。
在各种示例中，导体661可以是图3中的导体361。例如，半导体柱658的相对侧上的导体661可以分别对应于导体361-1和361-2。注意，介电塞693可以隔离导体661和导体674，并且可以起到将其电绝缘的作用，例如降低导体661和导体674之间电短路的可能性(例如，消除)。
电介质698(例如，氮化物)然后可以邻近导体661、电介质695、介电塞693的最上表面和电介质686的最上表面形成。电介质699(例如，氧化物)然后可以邻近电介质698形成。电介质6101，诸如旋涂电介质(例如，氧化物)，可以邻近电介质699形成，并且例如被致密化。随后，电介质699和电介质6101可以经过CMP处理，以从与电介质686的最上表面相邻的电介质698的部分(例如，终止于电介质698的部分上)去除电介质699和电介质6101，使得剩余电介质6101的最上表面、电介质698的最上表面和剩余电介质699的最上端共面。
图6H是根据本公开的一定数量实施例的对应于图6G的处理阶段之后的处理阶段的截面(例如，在x-z平面中)。例如，图6H中的截面对应于图6A中的截面。图6I是根据本公开的一定数量实施例的沿着图6H中的线6I-6I观察的截面(例如，在y-z平面中)，并且对应于图6H中的处理阶段。例如，图6H和6I中的结构可以同时形成。
电介质686和电介质695、698、699和6101的部分被去除(例如，通过干法蚀刻)，终止在半导体柱658的最上表面的层级，使得半导体柱658的最上表面被暴露，如图6H和6I所示，并且与电介质698和699的最上端和电介质6101的最上表面共面，如图6I所示。如图6H和6I所示，然后可以通过半导体柱658的暴露的最上表面在半导体柱658中形成(例如植入)源极/漏极6102，诸如导电植入物(例如具有n+导电类型)，使得源极/漏极6102从半导体柱658的最上表面延伸到半导体柱658中，如图6H和6I所示。例如，源极/漏极6102可以通过导电掺杂半导体柱658(例如，n+导电类型)来形成。
在一些示例中，半导体683可以是导电掺杂的(例如，n+导电类型)。例如，介电塞693之间的半导体683的部分可以被导电掺杂以形成源极/漏极6105，在一些示例中，该源极/漏极可以延伸到半导体柱658中。
在各种示例中，每个半导体柱658可以对应于垂直TFT 656，其可以是图3中的垂直TFT 356。例如，垂直TFT 656可以是图2A和2B中的垂直TFT 235-1或235-2(例如，复用TFT)或垂直TFT 238-1或238-2(例如，预充电TFT)。
半导体柱658可以是垂直TFT 656的沟道区；邻近半导体柱658的相对侧的电介质695可以是垂直TFT 656的栅极电介质；邻近电介质695的半导体柱658的相对侧694上的导体661可以是垂直TFT 656的栅极；并且源极/漏极6102和6105可以是垂直TFT 656的源极/漏极，使得导体661可以在源极/漏极6102和6105之间。例如，栅极可以是不完全围绕半导体柱658的平面栅极。注意，源极/漏极6105可以将垂直TFT 656电耦合到导体674。
图7A至7N是根据本公开的一定数量实施例的对应于与形成垂直TFT相关的处理的特定阶段的截面图。例如，可以在图5B中的区域510中形成垂直TFT。图7A至7N举例说明了如何将垂直TFT集成到分流区域，例如区域210。在一些示例中，图7A至7N中形成的垂直TFT可以是图4中的垂直TFT 463。
图7A是根据本公开的一定数量实施例的对应于在一定数量处理阶段已经发生之后可以发生的处理阶段的截面(例如，在x-z平面中)。例如，图7A可以对应于图5B中的区域510，并且可以垂直于图5B的平面。
在图7A中，可以是电介质572的电介质772(例如，氧化物)可以邻近半导体770形成，诸如单晶半导体(例如，单晶硅)，其可以是半导体570。导体774，诸如金属(例如钨、钛以及其他金属)，可以邻近电介质772形成。电介质7103(例如，氮化物)可以邻近导体774形成。在各种示例中，导体577-1、导体577-2或总线525可以对应于导体774。
然后可以形成穿过电介质7103、导体774和电介质772的开口，其终止于半导体770之上或之中。例如，电介质7103、导体774和电介质772的部分可以被去除以形成开口。开口可以在y方向上延伸(例如，垂直于图7A的表平面)。电介质7104(例如，氧化物)可以形成在与剩余电介质7103、剩余导体774、剩余电介质772和半导体770的部分的侧部相邻(例如，横向于并直接物理接触)的开口中。在一些情况下，电介质7104的可以在电介质7103的最上表面(例如，顶部)上延伸的部分可以通过CMP去除，使得电介质7104的最上表面(例如，顶部)与电介质7103的最上表面共面。
图7B是根据本公开的一定数量实施例的对应于图7A的处理阶段之后的处理阶段的截面(例如，在x-z平面中)。在图7B中，电介质7103可以被去除(例如，通过对其进行选择性蚀刻)，以形成代替电介质7103的开口。对于电介质是氮化物的示例，可以使用适用于氮化物的热磷酸蚀刻。
随后，可以在开口中形成半导体7106，例如多晶硅。在一些情况下，可以在电介质7103的最上表面上延伸的半导体7106的部分可以通过CMP去除，终止于电介质7104的最上表面(例如，顶部)，使得半导体7106的最上表面与电介质7104的最上表面共面。在各种情况下，界面金属(例如，可以是氮化钛)可以邻近导体774形成，并且半导体7106可以邻近界面金属形成，使得界面金属在导体774和半导体7106之间。
图7C是根据本公开的一定数量实施例的对应于图7B的处理阶段之后的处理阶段的截面(例如，在x-z平面中)。图7D是根据本公开的一定数量实施例的沿着图7C中的线7D-7D观察的截面(例如，在y-z平面中)，并且对应于图7C中的处理阶段。例如，图7C和7D中的结构可以同时形成。
可以邻近图7C中的电介质7106和图7D中的电介质7106形成电介质7107(例如，介电材料)，诸如氧化物。电介质7108(例如，介电材料)，诸如氮化物，可以邻近电介质7107形成。如图7D所示，隔离区7109可以通过电介质7107和电介质7108形成，终止于半导体7106之上或之中。例如，通过形成穿过电介质7107和电介质7108并终止于半导体7106之上或之中的开口，并在开口中形成电介质(例如，用电介质填充开口)，隔离区7109可以由电介质例如氧化物形成。在一些情况下，可以在图7D中剩余电介质7108的最上表面(例如，顶部)上延伸的隔离区7109的部分可以通过CMP去除，终止于电介质7108的最上表面，使得隔离区7109的最上表面与电介质7108的最上表面共面。
图7E是根据本公开的一定数量实施例的对应于图7C和7D的处理阶段之后的处理阶段的截面(例如，在x-z平面中)。图7F是根据本公开的一定数量实施例的沿着图7E中的线7F-7F观察的截面(例如，在y-z平面中)，并且对应于图7E中的处理阶段。例如，图7E和7F中的结构可以同时形成。
在图7E和7F中，通过去除电介质7107和7108的部分并终止于半导体7106之上或之中以暴露半导体7106，可以穿过电介质7107和7108形成开口7110。例如，开口7110可以形成在隔离区7109之间，如图7F所示。在各种示例中，开口7110可以是离散的开口(例如，离散的圆形、卵形或椭圆形开口等)。在各种情况下，可以在暴露的半导体7106中形成源极/漏极7111，例如通过开口7110导电掺杂暴露的半导体7106(例如，n+导电类型)。
图7G是根据本公开的一定数量实施例的对应于图7E和7F的处理阶段之后的处理阶段的截面(例如，在x-z平面中)。图7H是根据本公开的一定数量实施例的沿着图7G中的线7H-7H观察的截面(例如，在y-z平面中)，并且对应于图7G中的处理阶段。例如，图7G和7H中的结构可以同时形成。
在图7G和7H中，开口7110可以衬有电介质766(例如，氧化物)，使得半导体7106(例如，源极/漏极7111)暴露在开口7110的底部。例如，电介质766可以邻近电介质7107和7108形成。在一些示例中，电介质766可以被称为介电衬垫。然后，如图7G和7H所示，可以在邻近电介质766和暴露的半导体7106的开口7110中形成半导体结构(例如，多晶硅结构)，诸如可以是图4中的半导体柱465的半导体柱765。例如，电介质766的最上端(例如，顶部)和半导体柱765的最上表面(例如，顶部)可以与隔离区7109和电介质7108的最上表面共面。
图7I是根据本公开的一定数量实施例的对应于图7G和7H的处理阶段之后的处理阶段的截面(例如，在x-z平面中)。图7J是根据本公开的一定数量实施例的沿着图7I中的线7J-7J观察的截面(例如，在y-z平面中)，并且对应于图7I中的处理阶段。例如，图7I和7J中的结构可以同时形成。
在图7I和7J中，可以去除电介质7108(例如，通过热磷酸蚀刻)，以暴露电介质766的部分和电介质7107的最上表面。通过向766的暴露部分添加附加介电材料，电介质766的暴露部分可以被转换成栅极电介质。例如，附加介电材料也可以在半导体柱765的最上表面附近形成。例如，电介质766可以是图4中的栅极电介质466，并且可以完全包围半导体柱765。
向电介质766添加附加介电材料也可以修复对电介质766的任何损坏。在电介质766是氧化物的示例中，附加介电材料可以是栅极氧化物，并且可以通过用栅极氧化物氧化电介质766和半导体柱765的最上表面来添加。随后，导体7115(例如，氮化钛、钛、钨，以及其他金属或含金属的材料)可以邻近电介质766、隔离区7109和电介质7107的暴露的最上表面形成，如图7I和7J所示。
图7K是根据本公开的一定数量实施例的对应于图7I和7J的处理阶段之后的处理阶段的截面(例如，在x-z平面中)。图7L是根据本公开的一定数量实施例的沿着图7K中的线7L-7L观察的截面(例如，在y-z平面中)，并且对应于图7K中的处理阶段。例如，图7K和7L中的结构可以同时形成。
在图7K和7L中，导体7115的一部分和隔离区7109的部分被去除(例如，凹进)，例如通过干法蚀刻，使得电介质766的部分被暴露。例如，被电介质766覆盖的半导体柱765的部分可以在图7K中剩余导体7115的最上表面和图7L中剩余导体7115的最上表面上方延伸。
在图7L中，相应的导体7115可以对应于相应的半导体柱765，并且邻近于与相应的半导体柱765相邻的相应的电介质766。例如，相应的导体7115可以完全包围相应的电介质766，并且因此完全包围相应的半导体柱765，使得相应的电介质766可以在相应的导体7115和相应的半导体柱765之间。隔离区7109可以在相应的半导体柱765之间，并且可以将对应于相应的半导体柱765的相应的导体7115彼此电隔离。
图7M是根据本公开的一定数量实施例的对应于图7K和7L的处理阶段之后的处理阶段的截面(例如，在x-z平面中)。图7N是根据本公开的一定数量实施例的沿着图7M中的线7N-7N观察的截面(例如，在y-z平面中)，并且对应于图7K中的处理阶段。例如，图7K和7L中的结构可以同时形成。
在图7M和7N中，诸如氮化物的电介质7118可以邻近导体7115、隔离区7109、电介质766和半导体柱765形成。电介质7120，诸如旋涂电介质(例如，氧化物)，可以邻近电介质7118形成，并且例如被致密化。随后，电介质7118和7120的部分可以被去除(例如，电介质7118和7120可以被回蚀)，诸如通过干法蚀刻，使得半导体柱765的最上表面被暴露，并且剩余电介质7118和7120的最上表面与半导体柱765的最上表面共面。在各种情况下，源极/漏极7122可以形成在半导体柱765中，与半导体柱765的暴露的最上表面相邻，例如通过导电掺杂半导体柱765(例如，n+导电类型)。例如，源极/漏极7122可以从半导体柱765的最上表面延伸到半导体柱765中。
在各种示例中，每个半导体柱765可以对应于垂直TFT 763，其可以是图4中的垂直TFT 463。例如，垂直TFT 763可以是图2A和2B中的垂直TFT 228-1或228-2(例如，读出放大器TFT)、垂直TFT 235-1或235-2(例如，复用TFT)或垂直TFT 238-1或238-2(例如，预充电TFT)。
半导体柱765可以是垂直TFT 763的沟道区；邻近半导体柱765的电介质766可以是垂直TFT 763的栅极电介质；邻近电介质766的导体7115可以是垂直TFT 763的栅极；源极/漏极7111和7122可以是垂直TFT 763的源极/漏极。在图7M中，导体7115在x方向上从垂直TFT 763中的一个延伸到另一个，并且可以是那些可以完全围绕电介质766的垂直TFT 763的公共栅极。
如图7N所示，相应的垂直TFT 763通过电介质7118和7120以及隔离区7109在y方向上彼此电隔离。例如，隔离区7109将完全包围相应垂直TFT 763之一的半导体柱765的导体7115与完全包围另一相应垂直TFT 763的半导体柱765的导体7115电隔离。虽然未示出，但是在一些示例中，源极/漏极7111可以延伸到导体774，以将垂直TFT 763电耦合到导体774，例如以类似于图6I中的源极/漏极6105将垂直TFT 656电耦合到导体674的方式。
术语半导体可以指例如材料、晶片或衬底，并且包含任何基础半导体结构。“半导体”应理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、掺杂和未掺杂半导体、由基础半导体结构支撑的外延硅以及其他半导体结构。此外，当参考前面的描述的半导体时，先前的工艺步骤可能已经被用于在基础半导体结构中形成区域/结点，并且术语半导体可以包含含有这种区域/结点的底层材料。
本文的附图遵循这样的编号惯例，即第一个数字对应于附图编号，且剩余的数字标识附图中的元件或部件。不同附图之间的相似(例如，相同)元件或部件可以通过使用相似的数字来标识。如将会理解的，可以添加、交换和/或去除在本文的各种实施例中示出的元件，以便提供本公开的一定数量附加实施例。此外，如将会理解的，附图中提供的元件的比例和相对尺寸旨在说明本公开的实施例，并且不应该被理解为限制性的。
如本文所使用的，“一定数量(a number of或quantity of)”事物可以指一个或多个该事物。例如，一定数量存储器单元可以指一个或多个存储器单元。“多个”事物意为两个或更多。如本文所使用的，同时执行的多个动作是指在特定时间段内至少部分重叠的动作。如本文所使用的，术语“耦合”可以包含电耦合、直接耦合和/或不涉及中间元件的直接连接(例如，通过直接物理接触)、间接耦合和/或通过中间元件连接或无线耦合。术语“耦合”还可以包含两个或更多彼此合作或相互作用的元件(例如，以因果关系)。耦合在两个元件之间的元件可以在两个元件之间并且耦合到两个元件中的每一个。
应当认识到，术语垂直考虑了由于常规制造、测量和/或组装变化而导致的“精确”垂直的变化，本领域普通技术人员会了解术语“垂直”的意思。例如，垂直可以对应于z方向。如本文所使用的，当特定元件“邻近”另一个元件时，该特定元件可以覆盖该另一个元件，可以在该另一个元件之上或在该另一个元件的侧面，和/或可以与该另一个元件直接物理接触。横向可以指例如垂直于z方向的水平方向(例如，y方向或x方向)。
尽管本文已经示出和描述了特定的实施例，但是本领域普通技术人员将会理解，被认为可以实现相同结果的布置可以替代所示的特定实施例。本公开旨在覆盖本公开的各种实施例的修改或变化。应当理解，以上描述是以说明性的方式进行的，而不是限制性的。通过阅读以上描述，上述实施例的组合以及本文未具体描述的其他实施例对于本领域技术人员来说将是显而易见的。本公开的各种实施例的范围包含使用上述结构和方法的其他应用。因此，本公开的各种实施例的范围应该参照所附权利要求以及这些权利要求被授权的等同物的全部范围来确定。

Claims (29)

1.一种包含垂直晶体管的设备，包括：
存储器单元，耦合到第一层级(219)处的第一数字线(218-1、218-2)；
第二数字线(220-1、220-2)，耦合到主读出放大器(254)的第二层级(221)处；
电荷共享装置(222-1、222-2)，位于所述第一和第二层级之间的第三层级(230)处，并且耦合到所述第一数字线(218-1、218-2)和连接器(223-1、223-2)；
垂直晶体管(235-1、235-2)，位于所述第三层级(230)处，并且耦合在所述第一数字线(218-1、218-2)和所述连接器(223-1、223-2)之间；以及
触点(224-1、224-2)，耦合在所述连接器(223-1、223-2)和所述第二数字线(220-1、220-2)之间。
2.根据权利要求1所述的设备，还包括所述第一层级处的总线(225、525)，其中所述电荷共享装置包括位于所述第三层级处并且耦合在所述总线和所述连接器之间的附加垂直晶体管(228-1、228-2、235-1、235-2、238-1、238-2、656)；并且
所述附加垂直晶体管的栅极(467)耦合到所述第一数字线。
3.根据权利要求2所述的设备，其中所述附加垂直晶体管包括完全围绕第一半导体柱(358、465)的栅极；并且
耦合在所述第一数字线和所述连接器之间的所述垂直晶体管包括：
平面栅极，包括在第二半导体柱的相对侧上的导体(357-1、357-2)，使得所述平面栅极不完全包围所述第二半导体柱；或者
完全包围第三半导体柱的栅极。
4.根据权利要求1所述的设备，还包括：
位于所述第二和第三层级之间的第四层级(226)处的总线；以及
位于所述第三层级(230)处并且耦合在所述总线和所述第一数字线之间的附加垂直晶体管(235-1、235-2)。
5.根据权利要求1所述的设备，其中所述存储器单元包括水平平面晶体管(242-1、242-2)和存储元件(250-1、250-2)，所述平面晶体管耦合在所述第一数字线和所述存储元件之间。
6.根据权利要求1所述的设备，其中所述垂直晶体管是垂直薄膜晶体管TFT，并且其中与全平面装置分级数字线集成中占据的相当面积相比，所述垂直TFT的所述第一数字线和所述第二数字线之间的所述连接器和所述触点的面积少二至四倍。
7.一种包含垂直晶体管的设备，包括：
多个交替的第一和第二数字线(220-1、220-2)，位于第一层级(221)处，所述第一和第二数字线中的每一个耦合到主读出放大器(254)；
多个交替的第三和第四数字线(218-1、218-2)，位于第二层级(219)处；
多个交替的第一(222-1)和第二(222-2)电荷共享装置，在公共轴(253)上对齐并且共同耦合到所述第二层级(219)处的总线(225、525)；
多个交替的第一和第二连接器(223-1、223-2)，位于所述第一和第二层级之间的第三层级(226)处；以及
多个交替的第一和第二触点(224-1、224-2)，其中：
每个相应的第一连接器(223-1)耦合到相应的第一电荷共享装置(222-1)并且选择性地耦合到相应的第三数字线(218-1)；
每个相应的第二连接器(223-2)耦合到相应的第二电荷共享装置(222-2)并且选择性地耦合到相应的第四数字线(218-2)；
每个相应的第一触点(224-1)耦合在相应的第一连接器(223-1)和相应的第一数字线(220-1)之间；
每个相应的第二触点(224-2)耦合在相应的第二连接器(223-2)和相应的第二数字线(220-2)之间；并且
所述第一和第二触点围绕所述公共轴交错排列。
8.根据权利要求7所述的设备，其中
所述相应的第一连接器在第一方向上从所述相应的第一电荷共享装置向所述相应的第三数字线延伸；并且
所述相应的第二连接器在与所述第一方向相反的第二方向上从所述相应的第二电荷共享装置向所述相应的第四数字线延伸。
9.根据权利要求7或8所述的设备，其中
相应的第一连接器通过位于所述第一和第三层级之间的第四层级(230)处的相应的第一垂直晶体管(235-1)选择性地耦合到相应的第三数字线；并且
相应的第二连接器通过位于所述第四层级处的相应的第二垂直晶体管(235-2)选择性地耦合到相应的第四数字线。
10.根据权利要求7所述的设备，其中
相应的第一电荷共享装置包括位于所述第一和第三层级之间的第四层级处并且耦合在相应的第一连接器和所述总线之间的相应的第一垂直晶体管(228-1)；并且
相应的第二电荷共享装置包括位于所述第四层级处并且耦合在相应的第二连接器和所述总线之间的相应的第二垂直晶体管(228-2)。
11.根据权利要求10所述的设备，其中所述相应的第一和第二垂直晶体管是相应的垂直薄膜晶体管TFT，并且其中与全平面装置分级数字线集成中占据的相当面积相比，所述相应的垂直TFT的所述相应的连接器、所述总线和所述相应的数字线之间的所述相应触点的面积少二至四倍。
12.根据权利要求7或8所述的设备，还包括：
耦合到每个相应的第一数字线的相应的第一组存储器单元(211、511)；以及
耦合到每个相应的第二数字线的相应的第二组存储器单元。
13.一种用于形成具有垂直晶体管的存储器阵列的方法，包括：
在第一和第二存储器单元区域(211-1、211-2、511-1、511-2)之间并且包括第一导体(674)的区域中形成垂直晶体管(228-1、228-2、235-1、235-2、238-1、238-2、656)，其中形成所述垂直晶体管包括：
形成与所述第一导体(674)相邻的半导体(683)；
在所述半导体(683)中形成多个开口(687)，以由所述半导体在相邻开口(687)之间形成半导体柱(658)；
在相应的相邻开口中形成相应的介电塞(693)，使得所述相邻开口终止于所述相应的介电塞处；
在与所述半导体柱的相对侧相邻的所述相应的相邻开口中形成相应的电介质(695)，使得所述相应的电介质终止于所述相应的介电塞(693)处；以及
在与所述相应的电介质的部分相邻的所述相应的相邻开口中形成相应的第二导体(661)，使得所述相应的介电塞位于所述相应的第二导体和所述第一导体之间。
14.根据权利要求13所述的方法，其中：
所述相应的电介质形成所述垂直晶体管的栅极电介质(359、466)；并且
所述相应的第二导体形成所述垂直晶体管的栅极。
15.根据权利要求13所述的方法，还包括：
在所述半导体柱中形成第一源极/漏极(244-1、245-1)；以及
在所述半导体中形成第二源极/漏极(244-2、245-2)，使得所述相应的第二导体位于所述第一和第二源极/漏极之间。
16.根据权利要求15所述的方法，其中所述第二源极/漏极将所述垂直晶体管耦合到所述第一导体。
17.根据权利要求13所述的方法，还包括在所述半导体中形成所述多个开口之前，在所述半导体的顶部上形成附加电介质。
18.根据权利要求17所述的方法，还包括通过去除部分所述附加电介质以暴露所述半导体柱的顶部，在所述半导体柱中形成导电植入物；以及通过所述第二导体的所述暴露的顶部导电掺杂所述半导体柱。
19.根据权利要求13所述的方法，其中在与所述相应的电介质的所述部分相邻的所述相应的相邻开口中形成所述相应的第二导体包括：
通过形成与所述相应的电介质相邻并且与所述相应的导电塞相邻的导电衬垫，用所述导电衬垫(660)给所述相应的相邻开口加衬；以及
从所述相应的导电塞的相邻部分和所述相应的电介质的相邻其他部分去除所述导电衬垫，使得所述导电衬垫的相应部分保持与所述相应的电介质的所述部分相邻，以形成所述相应的第二导体。
20.根据权利要求13所述的方法，其中在所述相应的相邻开口中形成所述相应的介电塞包括：
用介电衬垫(678、684、683、688)对相应的相邻第二开口加衬，在与所述介电衬垫相邻的所述相应的相邻第二开口中形成附加电介质；以及
去除一部分所述介电衬垫和一部分所述附加电介质，使得所述介电衬垫和所述附加电介质的相应部分保留以形成所述相应的介电塞。
21.根据权利要求20所述的方法，其中所述相应的电介质是相应的第一电介质，并且其中用所述介电衬垫对所述相应的相邻开口加衬包括：
形成第二电介质，所述第二电介质邻近所述半导体柱的所述相对侧并且邻近所述相应的相邻开口的底部；
形成与所述第二电介质相邻的第三电介质；以及
形成与所述第三电介质相邻的第四电介质。
22.一种用于形成具有垂直晶体管的存储器阵列的方法，包括：
在第一和第二存储器单元区域(211、511)之间并且包括第一导体(674)的区域中形成垂直晶体管(228-1、228-2、235-1、235-2、238-1、238-2、656)，其中形成所述垂直晶体管包括：
形成与所述第一导体相邻的半导体(683)；
形成与所述半导体相邻的第一电介质(690)；
在所述第一电介质中形成开口(687)；
用第二电介质(689)给所述开口加衬，使得所述半导体暴露；
在邻近所述第二电介质并且邻近所述暴露的半导体的所述开口中形成半导体柱(658)；以及
形成与所述第二电介质相邻的第二导体(661)。
23.根据权利要求22所述的方法，其中：
所述第二导体包括金属；并且
所述半导体和所述半导体柱包括多晶硅。
24.根据权利要求22所述的方法，其中：
所述第二电介质形成所述垂直晶体管的栅极电介质；并且
所述第二导体形成所述垂直晶体管的栅极。
25.根据权利要求22所述的方法，
还包括，在形成所述开口之前，通过所述第一电介质终止于所述半导体上而形成第一隔离区(568)；
其中在所述第一电介质中形成所述开口包括在所述第一和第二隔离区之间形成所述开口。
26.根据权利要求22所述的方法，其中：
所述第一电介质包括邻近所述半导体的第一介电材料和邻近所述第一介电材料的第二介电材料；并且
形成与所述第二电介质相邻的所述第二导体包括：
去除所述第二介电材料以暴露所述第一介电材料和所述第二介电材料的一部分；以及
形成与所述第二电介质的所述暴露部分和所述暴露的第一介电材料相邻的所述第二导体。
27.根据权利要求26所述的方法，其中所述第一介电材料包括氧化物，且所述第二介电材料包括氮化物。
28.根据权利要求26所述的方法，其中
形成与所述第二电介质相邻的所述第二导体还包括去除所述第二导体的一部分以暴露所述第二电介质的一部分；并且
所述方法还包括形成第三电介质，所述第三电介质与通过去除所述第二导体的一部分而暴露的所述第二电介质的所述部分相邻，并且与所述第二导体的剩余部分相邻。
29.根据权利要求22到28中任一项所述的方法，其中
所述第二电介质完全包围所述半导体柱；并且
所述第二导体完全包围所述第二电介质。
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