CN112071839A - 存储器阵列、集成组合件、形成位线的方法以及形成集成组合件的方法 - Google Patents

存储器阵列、集成组合件、形成位线的方法以及形成集成组合件的方法 Download PDF

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Abstract

本申请涉及一种存储器阵列、集成组合件、形成位线的方法以及形成集成组合件的方法。一些实施例包含一种集成组合件，所述集成组合件具有通过中间空隙而彼此间隔开的位线。绝缘支撑物处于所述位线上方。导电板由所述绝缘支撑物支撑并且靠近所述位线以从所述位线排出过量电荷。一些实施例包含一种形成集成组合件的方法。将堆叠形成为具有处于位线材料上方的绝缘材料。将所述堆叠图案化成沿着第一方向延伸的轨道。所述轨道包含作为位线的经过图案化的位线材料，并且包含作为所述位线上方的绝缘支撑物的经过图案化的绝缘材料。所述轨道沿着与所述第一方向正交的第二方向通过空隙彼此间隔开。在所述空隙内形成牺牲材料。在所述绝缘支撑物和所述牺牲材料上方形成导电板。从所述导电板下方移除所述牺牲材料以重新形成所述空隙。

Description

存储器阵列、集成组合件、形成位线的方法以及形成集成组合 件的方法
技术领域
提供了包括位线之间的空间并包括可操作地靠近位线的导电板的集成组合件以及形成集成组合件的方法。
背景技术
在现代计算架构中利用存储器来存储数据。一种类型的存储器是动态随机存取存储器(DRAM)。与替代类型的存储器相比，DRAM可以提供的优点是结构简单、成本低和速度快。
DRAM可以利用各自具有与一个晶体管组合的一个电容器的存储器单元(所谓的1T-1C存储器单元)，其中所述电容器与晶体管的源极/漏极区域耦合。可以在具有数百、数千、数百万等存储器单元的DRAM阵列中利用DRAM单元。存储器阵列的晶体管具有与字线耦合的栅极。利用位线(即，数字线、感测线)与字线的组合来对存储器阵列的存储器单元进行寻址。
常规DRAM阵列可能会遇到的问题是相邻位线之间的寄生电容。随着位线的与提高的集成水平相关联的更紧密堆积，寄生电容变得越来越成问题。期望开发避免相邻位线之间的寄生电容的布置，并开发制造此类布置的方法。
发明内容
本公开的一些实施例提供了一种存储器阵列，所述存储器阵列包含：位线，所述位线通过中间空隙彼此间隔开；字线，所述字线与所述位线竖直偏移并且与所述位线交叉；以及存储器单元，所述存储器单元靠近所述字线与所述位线交叉的位置；所述存储器单元中的每个存储器单元通过字线和位线的组合唯一地寻址；所述存储器单元中的每个存储器单元的侧外围配合在4F2的区域内。
本公开的一些实施例提供了一种集成组合件，所述集成组合件包含：位线，所述位线通过中间空隙彼此间隔开；绝缘支撑物，所述绝缘支撑物处于所述位线上方；以及导电板，所述导电板由所述绝缘支撑物支撑并且靠近所述位线以从所述位线排出过量电荷。
本公开的一些实施例提供了一种集成组合件，所述集成组合件包含一行竖直延伸的半导体柱；所述半导体柱中的每个半导体柱包括晶体管沟道区域，所述晶体管沟道区域竖直安置在第一源极/漏极区域与第二源极/漏极区域之间；字线，所述字线沿着所述行竖直延伸的半导体柱延伸，并且邻近于所述半导体柱的所述晶体管沟道区域；所述字线具有第一侧表面和相对的第二侧表面；所述半导体柱被细分为沿着所述第一侧表面的第一组和沿着所述第二侧表面的第二组；所述第一组的所述半导体柱沿着所述行与所述第二组的所述半导体柱交替；栅极介电材料，所述栅极介电材料处于所述第一侧表面与所述第一组的所述半导体柱的所述晶体管沟道区域之间，并且处于所述第二侧表面与所述第二组的所述半导体柱的所述晶体管沟道区域之间；导电屏蔽材料，所述导电屏蔽材料处于所述第一组的所述半导体柱之间，并且处于所述第二组的所述半导体柱之间；位线，所述位线与所述第一源极/漏极区域耦合，所述位线通过空隙彼此间隔开并且可操作地靠近导电板，所述导电板被配置成从所述位线排出过量电荷；以及存储元件，所述存储元件与所述第二源极/漏极区域耦合。
本公开的一些实施例提供了一种形成位线的方法，所述方法包含：在底层结构上方形成位线材料；将所述位线材料图案化为位线；所述位线沿着第一方向延伸；所述位线沿着与所述第一方向正交的第二方向通过空隙彼此间隔开；在所述空隙上方形成封盖材料；形成与所述位线竖直偏移并与所述位线交叉的字线；以及形成靠近所述字线与所述位线交叉的位置的存储器单元；所述存储器单元中的每个存储器单元通过字线和位线的组合唯一地寻址；所述存储器单元中的每个存储器单元的侧外围配合在4F2的区域内。
本公开的一些实施例提供了一种形成集成组合件的方法，所述方法包含：在位线材料上方形成包括绝缘材料的堆叠；将所述堆叠图案化成沿着第一方向延伸的轨道；所述轨道包含作为位线的经过图案化的位线材料，并且包含作为所述位线上方的绝缘支撑物的经过图案化的绝缘材料；所述轨道沿着与所述第一方向正交的第二方向通过中间空隙彼此间隔开；在所述中间空隙内形成牺牲材料；在所述绝缘支撑物上方形成导电板并跨所述牺牲材料延伸；以及从所述导电板下方移除所述牺牲材料以重新形成所述空隙。
附图说明
图1A和1B分别是示例组合件在用于制造位线的示例方法的示例处理阶段的图解顶视图和图解横截面侧视图。图1B的视图沿着图1A的线B-B。
图2A和2B分别是图1A和1B的示例组合件在图1A和1B的示例处理阶段之后的示例处理阶段的图解顶视图和图解横截面侧视图。图2B的视图沿着图2A的线B-B。
图3A和3B分别是图1A和1B的示例组合件在图2A和2B的示例处理阶段之后的示例处理阶段的图解顶视图和图解横截面侧视图。图3B的视图沿着图3A的线B-B。
图4A和4B分别是图1A和1B的示例组合件在图3A和3B的示例处理阶段之后的示例处理阶段的图解顶视图和图解横截面侧视图。图4B的视图沿着图4A的线B-B。
图5A和5B分别是图1A和1B的示例组合件在图4A和4B的示例处理阶段之后的示例处理阶段的图解顶视图和图解横截面侧视图。图5B的视图沿着图5A的线B-B。
图6A和6B分别是图1A和1B的示例组合件在图5A和5B的示例处理阶段之后的示例处理阶段的图解顶视图和图解横截面侧视图。图6B的视图沿着图6A的线B-B。
图7A和7B分别是示例组合件在用于制造存储器单元的示例阵列的示例方法的示例处理阶段的图解横截面俯视图和图解横截面侧视图。图7A的视图沿着图7B的线A-A，并且图7B的视图沿着图7A的线B-B。
图8A和8B分别是图7A和7B的示例组合件在图7A和7B的示例处理阶段之后的示例处理阶段的图解横截面俯视图和图解横截面侧视图。图8A的视图沿着图8B的线 A-A，并且图8B的视图沿着图8A的线B-B。
图9A和9B分别是图7A和7B的示例组合件在图8A和8B的示例处理阶段之后的示例处理阶段的图解横截面俯视图和图解横截面侧视图。图9A的视图沿着图9B的线 A-A，并且图9B的视图沿着图9A的线B-B。
图10A和10B分别是图7A和7B的示例组合件在图9A和9B的示例处理阶段之后的示例处理阶段的图解横截面俯视图和图解横截面侧视图。图10A的视图沿着图10B 的线A-A，并且图10B的视图沿着图10A的线B-B。
图11A和11B分别是图7A和7B的示例组合件在图9A和9B的示例处理阶段之后的示例处理阶段以及在图10A和10B的示例处理阶段的替代性示例处理阶段的图解横截面俯视图和图解横截面侧视图。图11A的视图沿着图11B的线A-A，并且图11B的视图沿着图11A的线B-B。
图12A和12B分别是图7A和7B的示例组合件在图10A和10B的示例处理阶段之后的示例处理阶段的图解横截面俯视图和图解横截面侧视图。图12A的视图沿着图12B 的线A-A，并且图12B的视图沿着图12A的线B-B。
图13A和13B分别是图7A和7B的示例组合件的区域在图12A和12B的示例处理阶段之后的示例处理阶段的图解顶视图和图解横截面侧视图。图13B的视图沿着图13A 的线C-C。
图14A和14B分别是示例组合件在用于制造存储器单元的示例阵列的示例方法的示例处理阶段的图解横截面俯视图和图解横截面侧视图。图14A的视图沿着图14B的线 A-A，并且图14B的视图沿着图14A的线B-B。
图15A和15B分别是图14A和14B的示例组合件在图14A和14B的示例处理阶段之后的示例处理阶段的图解横截面俯视图和图解横截面侧视图。图15A的视图沿着图 15B的线A-A，并且图15B的视图沿着图15A的线B-B。
图16A和16B分别是图14A和14B的示例组合件在图15A和15B的示例处理阶段之后的示例处理阶段的图解横截面俯视图和图解横截面侧视图。图16A的视图沿着图 16B的线A-A，并且图16B的视图沿着图16A的线B-B。
图17A和17B分别是图14A和14B的示例组合件在图16A和16B的示例处理阶段之后的示例处理阶段的图解横截面俯视图和图解横截面侧视图。图17A的视图沿着图 17B的线A-A，并且图17B的视图沿着图17A的线B-B。
图18A和18B分别是图14A和14B的示例组合件在图17A和17B的示例处理阶段之后的示例处理阶段的图解横截面俯视图和图解横截面侧视图。图18A的视图沿着图 18B的线A-A，并且图18B的视图沿着图18A的线B-B。
图19A和19B分别是图14A和14B的示例组合件在图18A和18B的示例处理阶段之后的示例处理阶段的图解横截面俯视图和图解横截面侧视图。图19A的视图沿着图 19B的线A-A，并且图19B的视图沿着图19A的线B-B。
图20A和20B分别是图14A和14B的示例组合件的区域在图19A和19B的示例处理阶段之后的示例处理阶段的图解顶视图和图解横截面侧视图。图20B的视图沿着图 20A的线C-C。
图21A和21B分别是示例组合件在用于制造存储器单元的示例阵列的示例方法的示例处理阶段的图解横截面俯视图和图解横截面侧视图。图21A的视图沿着图21B的线 A-A，并且图21B的视图沿着图21A的线B-B。
图22A和22B分别是图21A和21B的示例组合件在图21A和21B的示例处理阶段之后的示例处理阶段的图解横截面俯视图和图解横截面侧视图。图22A的视图沿着图 22B的线A-A，并且图22B的视图沿着图22A的线B-B。
图23A和23B分别是图21A和21B的示例组合件在图22A和22B的示例处理阶段之后的示例处理阶段的图解横截面俯视图和图解横截面侧视图。图23A的视图沿着图 23B的线A-A，并且图23B的视图沿着图23A的线B-B。
图24A和24B分别是图21A和21B的示例组合件的区域在图23A和23B的示例处理阶段之后的示例处理阶段的图解顶视图和图解横截面侧视图。图24B的视图沿着图 24A的线C-C。
图25A和25B分别是图21A和21B的示例组合件在图24A和24B的示例处理阶段之后的示例处理阶段的图解横截面俯视图和图解横截面侧视图。图25A的视图沿着图 25B的线A-A，并且图25B的视图沿着图25A的线B-B。
图26A和26B分别是图21A和21B的示例组合件在图25A和25B的示例处理阶段之后的示例处理阶段的图解横截面俯视图和图解横截面侧视图。图26A的视图沿着图 26B的线A-A，并且图26B的视图沿着图26A的线B-B。
图27A和27B分别是图21A和21B的示例组合件在图26A和26B的示例处理阶段之后的示例处理阶段的图解横截面俯视图和图解横截面侧视图。图27A的视图沿着图 27B的线A-A，并且图27B的视图沿着图27A的线B-B。
图28A和28B分别是示例组合件在用于制造存储器单元的示例阵列的示例方法的示例处理阶段的图解横截面俯视图和图解横截面侧视图。图28A的视图沿着图28B的线 A-A，并且图28B的视图沿着图28A的线B-B。
图29A和29B分别是图28A和28B的示例组合件在图28A和28B的示例处理阶段之后的示例处理阶段的图解横截面俯视图和图解横截面侧视图。图29A的视图沿着图 29B的线A-A，并且图29B的视图沿着图29A的线B-B。
图30A和30B分别是图28A和28B的示例组合件的区域在图29A和29B的示例处理阶段之后的示例处理阶段的图解顶视图和图解横截面侧视图。图30B的视图沿着图 30A的线C-C。
图31A和31B分别是图28A和28B的示例组合件在图30A和30B的示例处理阶段之后的示例处理阶段的图解横截面俯视图和图解横截面侧视图。图31A的视图沿着图 31B的线A-A，并且图31B的视图沿着图31A的线B-B。
图32A和32B分别是图28A和28B的示例组合件在图31A和31B的示例处理阶段之后的示例处理阶段的图解横截面俯视图和图解横截面侧视图。图32A的视图沿着图 32B的线A-A，并且图32B的视图沿着图32A的线B-B。
图33A和33B分别是图28A和28B的示例组合件在图32A和32B的示例处理阶段之后的示例处理阶段的图解横截面俯视图和图解横截面侧视图。图33A的视图沿着图 33B的线A-A，并且图33B的视图沿着图33A的线B-B。
图34A和34B分别是示例组合件在用于制造存储器单元的示例阵列的示例方法的示例处理阶段的图解横截面俯视图和图解横截面侧视图。图34A的视图沿着图34B的线 A-A，并且图34B的视图沿着图34A的线B-B。
图35A和35B分别是图34A和34B的示例组合件在图34A和34B的示例处理阶段之后的示例处理阶段的图解横截面俯视图和图解横截面侧视图。图35A的视图沿着图 35B的线A-A，并且图35B的视图沿着图35A的线B-B。
图36A和36B分别是图34A和34B的示例组合件的区域在图35A和35B的示例处理阶段之后的示例处理阶段的图解顶视图和图解横截面侧视图。图36B的视图沿着图 36A的线C-C。
图37A和37B分别是图34A和34B的示例组合件在图36A和36B的示例处理阶段之后的示例处理阶段的图解横截面俯视图和图解横截面侧视图。图37A的视图沿着图 37B的线A-A，并且图37B的视图沿着图37A的线B-B。
图38A和38B分别是图34A和34B的示例组合件在图37A和37B的示例处理阶段之后的示例处理阶段的图解横截面俯视图和图解横截面侧视图。图38A的视图沿着图 38B的线A-A，并且图38B的视图沿着图38A的线B-B。
图39A和39B分别是图34A和34B的示例组合件在图38A和38B的示例处理阶段之后的示例处理阶段的图解横截面俯视图和图解横截面侧视图。图39A的视图沿着图 39B的线A-A，并且图39B的视图沿着图39A的线B-B。
图40是示例存储器阵列的区域的图解示意图。
图41是包括堆叠分层的示例组合件的区域的图解横截面侧视图。
具体实施方式
一些实施例包含存储器结构，所述存储器结构具有处于相邻位线之间的空隙。在一些实施例中，导电板可以处于位线上方。导电板可以可操作地靠近位线，使得位线上的过量电荷可以排到所述板，而不是导致有问题的寄生电容。一些实施例包含形成集成组合件的方法。参照图1-41描述了示例实施例。
参照图1A和1B，构造10包含支撑结构300和从支撑结构向上延伸的一系列导电互连件302。导电互连件可以包括半导体材料14，并且可以对应于源极/漏极区域20。
半导体材料14可以包括任何合适的一或多种组合物；并且在一些实施例中可以包括硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等中的一或多种、基本上由其组成或由其组成；其中术语III/V半导体材料是指包括选自周期表的III和V族的元素的半导体材料(其中III和V族是旧的命名，现在指13和15族)。在一些实施例中，半导体材料14可以包括单晶硅、基本上由其组成或由其组成。
源极/漏极区域20可以对应于半导体材料14的掺杂区域。此类掺杂区域可以包括任何合适浓度的任何合适掺杂剂。在一些实施例中，掺杂区域可以包括以至少约1×1020原子/cm3的浓度提供的n型掺杂剂，并且在其它实施例中，可以包括以至少约1×1020原子/cm3的浓度提供的p型掺杂剂。
区域302通过绝缘材料304彼此间隔开。绝缘材料304可以包括任何合适的一或多种组合物；并且在一些实施例中，所述绝缘材料可以包括二氧化硅、基本上由其组成或由其组成。
位线材料18处于半导体材料14和绝缘材料304上方。位线材料18可以包括任何合适的一或多种导电组合物；如例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、一或多种含金属的组合物(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂的半导体材料(例如，导电掺杂的硅、导电掺杂的锗等)中的一或多种。在一些示例实施例中，位线材料18可以包括钨、钛、钽、氮化钨、氮化钛、氮化钽等中的一或多种。
绝缘材料308处于导电材料18上方。绝缘材料308可以包括任何合适的一或多种组合物；并且在一些实施例中，所述绝缘材料可以包括氮化硅、基本上由其组成或由其组成。
材料18和308可以被认为包括堆叠310。
提供了关于图1A和1B的x、y、z轴系统以帮助读者理解附图中所示结构的关系。
参照图2A和2B，堆叠310被图案化成轨道312。轨道沿着所展示的y轴的第一方向延伸，所述第一方向最终可以对应于存储器阵列的列方向。
轨道312内的经过图案化的位线材料18成为位线32，并且经过图案化的绝缘材料308成为位线上方的绝缘支撑物314。
轨道312可以通过任何合适的处理来图案化。在一些实施例中，可以利用光刻图案化的掩模材料(例如，光蚀图案化的光致抗蚀剂)来对轨道进行图案化。光刻(例如，光蚀)工艺将具有与其相关联的最小特征尺寸“F”。轨道312可以具有对应于光刻工艺的最小特征尺寸的宽度。可替代地，利用另外的处理，轨道可以形成为小于光刻工艺的最小特征尺寸的尺寸；如例如间距倍增法。例如美国专利第8,389,383和第8,852,851号以及美国专利公开第2014/0091434号中描述了示例间距倍增工艺。集成电路制造的目标可以是形成尺寸减小的组件，以实现提高的集成水平。组件的尺寸可以以在组件制造期间利用的光刻工艺的最小特征尺寸F表示。本文描述的实施例中的一些实施例包含配合在限定为4F2的区域内的存储器单元。
轨道312通过中间区域316沿着第二方向(x轴方向)彼此间隔开。空隙(也称为中间空隙)318处于中间区域316内。在一些实施例中，图2A和2B中的处理阶段的空隙318 可以被称为间隙。材料304沿着间隙的底部，并且材料14、32和308沿着间隙的侧壁。
参照图3A和3B，在空隙318内形成牺牲材料320。牺牲材料320可以包括任何合适的一或多种组合物；并且在一些实施例中，所述牺牲材料可以包括有机聚合物、二氧化硅等。牺牲材料320以点画的方式展示出，以帮助读者识别此类牺牲材料。
在所示的实施例中，牺牲材料320包括第一绝缘材料(例如，二氧化硅)，并且通过第二绝缘材料324的绝缘衬里322与材料14、18、304和308间隔开。第二绝缘材料324 可以包括任何合适的一或多种组合物；并且在一些实施例中，所述绝缘材料可以包括氮化硅、基本上由其组成或由其组成。
在一些实施例中，绝缘材料324可以被认为使间隙318的侧壁带有衬里，并且在带衬里的间隙内限定空隙326。牺牲材料320可以被认为形成在空隙326内。
在所展示的实施例中，空隙326和间隙318被配置为沿着y轴的第一方向延伸的沟槽。
牺牲材料320可以通过任何合适的工艺形成。如果牺牲材料包括氧化硅(例如，二氧化硅)，则可以利用旋涂工艺来形成牺牲材料；并且其可以例如形成为旋涂玻璃。
参照图4A和4B，在空隙326上方形成封盖材料330。封盖材料可以包括任何合适的一或多种组合物。在一些实施例中，封盖材料330是导电材料，并且被图案化成导电板332。此类导电板由绝缘支撑物314支撑。导电板332可以包括金属氮化物；并且可以例如包括氮化钛、基本上由其组成或由其组成。
窗口334被形成为延伸穿过板332。窗口334暴露沟槽(空隙)326内的牺牲材料320的区域。
参照图5A和5B，移除牺牲材料320以重新形成空隙326。可以通过使蚀刻剂流过窗口334以从板332下方掘出牺牲材料来完成此类移除。
参照图6A和6B，在板332上方形成绝缘材料336。绝缘材料336可以包括任何合适的一或多种组合物；并且在一些实施例中，所述绝缘材料可以包括二氧化硅、基本上由其组成或由其组成。可以认为绝缘材料336被配置为跨导电板332延伸并且跨窗口 334(图5A)延伸的绝缘扩展部338。
图6B的位线32通过包括空隙326的中间区域316彼此间隔开。空隙可以用作低k 介电区域；其中术语“低k”意指介电常数小于二氧化硅的介电常数。低k介电区域可以减轻相邻位线之间的寄生耦合。
空隙可以具有沿所展示的x轴(即，沿图6B的横截面)的任何合适的宽度。在所示实施例中，位线具有沿x轴的第一宽度W1，并且空隙326具有沿x轴的第二宽度W2。第二宽度W2至少可以与第一宽度W1一样大。在一些示例实施例中，第二宽度W2可以是第一宽度W1的至少约两倍。
空隙326具有沿图6B的横截面的外围。外围具有底部区域327并且具有侧壁区域329。区域327和329由氮化硅324界定。在其它实施例中，图6B的处理阶段可能不存在氮化硅324，而图6B的处理阶段剩余的空隙可能包括图2B的整个间隙318。
图6B的导电板332与位线32间隔距离D，距离D对应于绝缘支撑材料308的厚度。在一些实施例中，可以定制距离D以使导电板332能够从底层位线32排出过量电荷，并且由此减小相邻位线之间的寄生电容。距离D可以处于任何合适的范围内；并且在一些实施例中，距离D可以处于约5纳米(nm)到约50nm的范围内。
导电板332可以与参考源340电耦合以更好地使所述板能够从底层位线排出过量电荷。参考源可以具有任何合适的电压，并且在一些实施例中可以处于接地电压下(即，导电板332可以电接地)。
在图6B所展示的实施例中，空隙326延伸到导电板332的底表面331。
可以认为图6A和6B的结构10包括适合于减小相邻位线之间的寄生电容的配置。可以在DRAM阵列中利用此类配置。参照图7-40描述了示例DRAM阵列和形成DRAM 阵列的示例方法。
参照图7-13描述了形成第一示例DRAM阵列的第一示例方法。
参照图7A和7B，构造10a包括半导体材料14的从半导体材料的块82向上延伸的岛状物80。这些岛状物用保护材料104封盖。保护材料104可以包括任何合适的一或多种组合物；并且在一些实施例中，所述绝缘材料可以包括氮化硅、基本上由其组成或由其组成。
参照图8A和8B，岛状物80之间的区域衬有绝缘材料40，然后沉积屏蔽材料42 并使其凹陷，并且然后在屏蔽材料上方提供另外的绝缘材料40。
绝缘材料40可以包括任何合适的一或多种组合物；并且在一些实施例中，所述绝缘材料可以包括二氧化硅、基本上由其组成或由其组成。
导电屏蔽材料42可以包括任何合适的一或多种组合物；如例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、一或多种含金属的组合物(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂的半导体材料(例如，导电掺杂的硅、导电掺杂的锗等)中的一或多种。在一些实施例中，导电屏蔽材料42可以包括导电掺杂的半导体材料(例如，导电掺杂的多晶硅)、基本上由其组成或由其组成。导电掺杂的半导体材料可以被掺杂到任何合适的浓度，并且在一些实施例中可以通过n型掺杂剂(例如，磷)或p型掺杂剂(例如，硼)掺杂到至少约1×1020原子/cm3的浓度。换句话说，在一些示例实施例中，屏蔽材料42可以包括多晶半导体材料(例如，多晶硅)，所述多晶半导体材料重掺杂有一或多种杂质(例如，磷、砷、硼等中的一或多种)。
在一些实施例中，半导体材料14和屏蔽材料42两者可以包括硅、基本上由其组成或由其组成；其中半导体材料14的硅为单晶的，并且屏蔽材料42的硅为多晶的(在一些应用中，称为多晶硅)。
参照图9A和9B，移除保护材料104(图8A和8B)，并且然后沿着岛状物80的上部部分形成掺杂区域22。在所示实施例中，掺杂区域22在移除保护材料104之后形成。在其它实施例中，可以在将材料图案化到岛状物80中之前对半导体材料14进行毯式掺杂，并且因此可以在比图9A和9B的处理阶段更早的处理阶段形成掺杂区域22。掺杂区域22对应于源极/漏极区域。
电容器62形成为与源极/漏极区域22耦合(电连接)。所展示的电容器是容器型电容器；并且每个电容器包括容器形电极106、在容器形电极内的介电材料108以及在介电材料108上方和容器形电极内的另一个电极110。电极106和110可以包括任何合适的组合物；例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)、一或多种含金属的组合物(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂的半导体材料(例如，导电掺杂的硅、导电掺杂的锗等)中的一或多种。介电材料108可以包括任何合适的一或多种组合物；并且在一些实施例中可以包括二氧化硅、氮化硅和氧氮化硅中的一或多种。尽管具体展示出了电容器，但是应理解的是，结构62可以大体上指任何合适的存储元件；包含例如电阻式存储器、相变存储器等。
在电容器62上方和之间设置绝缘材料112。绝缘材料112可以包括任何合适的一或多种组合物；并且在一些实施例中可以包括二氧化硅和氮化硅中的一或两者。
可以认为半导体材料14、屏蔽材料42、绝缘材料40、电容器62和绝缘材料112可以一起形成子组合件114。
参照图10A和10B，子组合件114通过键合区域96键合到手柄结构94，并且然后倒置。手柄结构94可以包括任何合适的配置，并且在一些实施例中可以对应于半导体晶圆(例如，单晶硅片)或其它合适的半导体衬底。为了解释本公开，术语“半导体衬底”意指包括半导体材料的任何构造，包含但不限于块状半导体材料，如半导体晶圆(单独或在包括其它材料的组合件中)和半导体材料层(单独或在包括其它材料的组合件中)。术语“衬底”是指任何支撑结构，包含但不限于上文所描述的半导体衬底。
子组合件114与手柄结构94的键合可以利用任何合适的处理来完成；包含例如两个二氧化硅表面彼此相对放置并经受适当处理以诱导表面之间的共价键合并且由此形成复合结构的技术。因此，键合区域96可以包括二氧化硅。用于诱导共价键合的处理可以是热处理。这种热处理可以利用超过800℃的温度。可替代地，二氧化硅表面中的一或两个可以在热处理之前经受等离子体处理，并且然后热处理的温度可以降低到处于约150℃到约200℃的范围内。二氧化硅表面彼此的键合可以被称为“混合键合”(或“智能剥离”)；其中在美国专利第9,666,573和第10,103,053号中描述了示例混合键合程序，这两个美国专利均转让给了美光科技公司(Micron Technology,Inc.)，并且两者均将光成助川(MitsunariSukekawa)列为发明人。
通过适当的处理(例如，CMP)移除半导体材料14的块82(图9B)，这暴露出半导体材料14的区域98(在一些实施例中，区域98可以被认为对应于图9B的岛状物80的底部区域)。源极/漏极区域20沿着区域98形成，并且在一些实施例中，可以通过将适当的掺杂剂注入到区域98中来形成。
沟槽116形成为延伸到岛状物80(图9B)中并且从岛状物图案化柱48。沟槽116沿着x轴的第一方向延伸。
沟槽116衬有栅极介电材料52，并且然后字线材料54在这种带衬里的沟槽内形成并图案化成字线58。随后，另外的绝缘材料形成于字线上方。在所示实施例中，另外的绝缘材料与材料52具有同一组合物。
导电屏蔽材料42被图案化成屏蔽板43。
图10A和10B的实施例示出了被蚀刻得足够深以到达掺杂区域22的沟槽116。在替代性实施例中，沟槽116可以被蚀刻得更浅，并且掺杂延伸部可以形成为从沟槽的底部延伸到掺杂区域22。例如，图11A和11B示出了图10A和10B的替代实施例，并且示出了形成为从沟槽116的底部延伸到掺杂区域22的掺杂延伸部118。掺杂延伸部118 可以具有与区域22相同的导电类型，并且可以用适当的掺杂剂重掺杂。可替代地，延伸部118可以比区域22更少地被掺杂，并且可以例如对应于轻掺杂的扩散区域。
参照图12A和12B，示出了在图10A和10B的处理阶段之后的处理阶段的构造10a。位线32形成于子组合件114上方，并且与源极/漏极区域20耦合。位线包括以上参照图 1A和1B描述的位线材料18。
导电屏蔽板43与参考源(即参考电压节点、参考结构、参考端子等)70耦合(即电连接)。参考源被配置成向屏蔽板43提供期望的电压。此电压可以是任何合适的电压，并且在一些实施例中可以是接地电压(即，屏蔽板43可以电接地)。
屏蔽材料42可以包括任何合适的组合物，并且在一些实施例中可以以与源极/漏极区域20和22类似的方式掺杂。在一些实施例中，掺杂区域20和22可以被认为包括第一半导体材料(即材料14)，并且导电屏蔽材料42可以被认为包括第二半导体材料。如果屏蔽材料42包括导电掺杂的硅，则屏蔽材料可以被掺杂为与掺杂区域20和22相同的导电类型，或者可以被掺杂为与掺杂区域20和22相反的导电类型(p型和n型被理解为相反的导电类型)。
图12A和12B的构造可以被认为对应于包括存储器阵列60的组合件。存储器阵列包含沿着y轴的第二方向延伸(即，沿着存储器阵列60的列68延伸)的位线32，并且包含沿着x轴的第一方向延伸(即，沿着存储器阵列的行66延伸)的字线58。字线58与位线32竖直偏移，并且与位线交叉(具体地，相对于图12B的配置在位线下方交叉)。
柱48布置在存储器阵列60的行66和列68中。沿着给定列68的柱48是与公共位线32耦合的柱。沿着给定行66的柱48是与公共字线耦合的柱。字线58被标记为58a、 58b和58c，使得这些字线可以彼此区分开。行66被标记为66a、66b和66c，使得这些行可以彼此区分开；其中行66a包括与字线58a相关联的柱48，行66b包括与字线58b 相关联的柱48，并且行66c包括与字线58c相关联的柱。单独的柱48相对于与柱相关联的行66a、66b和66c中的具体一个而标识。与行66a相关联的柱被标记为166a，与行66b相关联的柱被标记为166b，并且与行66c相关联的柱被标记为166c。值得注意的是，每一行包括在字线的一侧上的第一系列(即，第一组)柱和在字线的相对侧上的第二系列(即，第二组)柱。例如，柱166a中的一个被标记为166a-1以示出其是字线58a 的一侧上的第一系列的一部分，而柱166a的其它柱被标记为166a-2以示出其是字线58a 的相对侧上的第二系列的一部分。第一组的柱沿着行66a与第二组的柱交替。类似地，柱166b包括第一组166b-1和第二组166b-2，并且柱166c包括第一组166c-1和第二组 166c-2(未示出)。
字线58的相对侧沿图12A和12B的横截面视图被标识为侧55和57。字线的侧55 和57可以被称为字线的第一侧表面和第二侧表面。
半导体柱48中的每个半导体柱包括竖直安置在第一源极/漏极区域20与第二源极/ 漏极区域22之间的沟道区域(即，晶体管沟道区域)25。沟道区域可以被认为处于晶体管 132的主体区域24内，其中此类主体区域在第一源极/漏极区域与第二源极/漏极区域之间延伸。字线58邻近于沟道区域，并且通过包括栅极介电材料52的中间绝缘区域与沟道区域间隔开。栅极介电材料处于第一侧表面55与第一组的半导体柱48(例如，沿着字线58a的柱166a-1)的沟道区域之间，并且栅极介电材料处于第二侧表面57与第二组的半导体柱48(例如，沿字线58a标记为166a-2的柱)之间。导电屏蔽材料42处于第一组和第二组的半导体柱之间。
在图12B的实施例中，导电屏蔽材料42没有延伸到字线58下方，但是相反屏蔽板43被配置为竖直柱。
图12B的实施例示出了栅极介电材料52，所述栅极介电材料将屏蔽材料42与字线58a的第二侧57间隔开，并且将沟道区域25与字线58a的第一侧55间隔开。在其它实施例中，将屏蔽材料与字线的一侧间隔开的绝缘材料可以与将晶体管沟道材料与字线的另一侧间隔开的绝缘材料不同。
图12B的横截面可以认为是沿着列方向(即，沿着y轴方向)的横截面。此横截面穿过一系列第一半导体柱(具体地，标识为166a-1、166b-1和166c-1的柱)，并且穿过屏蔽材料42的一系列导电板43。沿着横截面的字线(58a、58b和58c)具有沿着半导体柱的沟道区域25(即，沿着包括半导体柱内的有源区域的晶体管沟道区域)的第一侧表面55，并且通过栅极介电材料52与此些沟道区域间隔开；并且所述字线具有沿着导电板43的第二侧表面57，并且通过栅极介电材料52与导电板间隔开。所展示的屏蔽板43是沿着横截面竖直延伸的柱，其中屏蔽材料的区域没有延伸到字线58a-c下方。
可以认为图12A和12B的配置包括存储器单元130，所述存储器单元包括电容器62和晶体管132。此些存储器单元可以具有沿着2F的x和y轴的最大尺寸(其中F是以上参照图2A和2B讨论的最小特征尺寸)，并且因此存储器单元的侧外围可以配合在4F2的区域内。这在图12A中图解性地展示出，其中尺寸为2F×2F(即，区域4F2)的盒子含有存储器单元130的整个侧外围。
在一些实施例中，图12B的源极/漏极区域20下方的结构可以对应于图1A和1B的结构300。图13A和13B示出了可以在图12A和12B的处理阶段之后的处理阶段的构造10a；并且具体地，在处理参照图1-6描述的类型之后，所述构造用于在相邻位线32 之间形成空隙326，并在位线上方形成导电板332。板332可以电接地到与图12B的屏蔽线相同的参考结构70(或不同的参考结构)。如参照图12B可以理解的，图13B的区域 304可以包括介电材料52和字线58的部分。
图7-13的实施例的屏蔽板43与半导体柱48的主体区域24完全电隔离。在其它实施例中，屏蔽板可以与主体区域24电连接(电耦合)。参考图14-20描述了此类其它实施例的实例。
参照图14A和14B，构造10b包括半导体材料14的从半导体材料的块82向上延伸的岛状物80。这些岛状物用保护材料104封盖。图14A和14B的构造可以与以上参照图7A和7B描述的构造相同。
参照图15A和15B，岛状物80之间的区域衬有绝缘材料40，然后沉积屏蔽材料42 并使其凹陷，并且然后在屏蔽材料上方提供另外的绝缘材料40。图15A和15B的配置与图8A和图8B的配置的不同之处在于，屏蔽材料42穿通绝缘材料40的底部区域，使得沿着屏蔽材料的外部边界的区段在界面区域120处直接接触半导体材料14。
参照图16A和16B，执行类似于以上参考图9A和9B描述的处理以形成子组合件 114的掺杂区域22和电容器62。
参照图17A和17B，执行类似于以上参考图10A和10B描述的处理以将子组合件 114键合到手柄结构94并且将子组合件倒置。
通过适当的处理(例如，CMP)移除半导体材料14的块82(图16B)，这暴露出半导体材料14的区域98(在一些实施例中，区域98可以被认为对应于岛状物80的底部区域)。在移除块82之后，保留了界面区域120，导电屏蔽材料42与半导体材料14在所述界面区域中接触。
参照图18A和18B，沿着半导体材料14的上部部分形成源极/漏极区域20。图18A 和18B的源极/漏极区域20可以通过与以上参照图10A和10B描述的处理类似的处理形成。
沟槽116形成为沿着x轴的第一方向延伸。沟槽116从半导体材料14图案化柱48。沟槽116可以通过与以上参照图10A和10B描述的处理类似的处理形成。
沟槽116衬有栅极介电材料52，并且然后字线材料54在这种带衬里的沟槽内形成并图案化成字线58。随后，另外的绝缘材料形成于字线上方。在所示实施例中，另外的绝缘材料与材料52具有同一组合物(在其它实施例中，另外的绝缘材料可以具有不同的组合物)。
导电屏蔽材料42被图案化成屏蔽板43。所展示的屏蔽板43是角板，其中底部部分延伸到字线58下方。
图18A和18B的实施例示出了形成的沟槽116，所述沟槽足够浅，以至于在沟槽的底部与源极/漏极区域22之间提供掺杂延伸部118(具有以上参照图11A和11B描述的类型)。在其它实施例中，沟槽116可以被蚀刻得足够深，使得可以省略掺杂延伸部118。
参照图19A和19B，位线32形成于子组合件114上方，并且与源极/漏极区域20 耦合。
导电屏蔽板43与参考结构70电耦合。
图19A和19B的构造可以被认为对应于包括存储器阵列60的组合件。存储器阵列包含沿着y轴的第二方向延伸(即，沿着存储器阵列60的列68延伸)的位线32，并且包含沿着x轴的第一方向延伸(即，沿着存储器阵列的行66延伸)的字线58。柱48布置在存储器阵列60的行66和列68中。沿着给定列68的柱48是与公共位线32耦合的柱。沿着给定行66的柱48是与公共字线耦合的柱。字线58被标记为58a、58b和58c，使得这些字线可以彼此区分开。行66被标记为66a、66b和66c，使得这些行可以彼此区分开；其中行66a包括与字线58a相关联的柱48，行66b包括与字线58b相关联的柱 48，并且行66c包括与字线58c相关联的柱。单独的柱48相对于与柱相关联的行66a、 66b和66c中的具体一个而标识。与行66a相关联的柱被标记为166a，与行66b相关联的柱被标记为166b，并且与行66c相关联的柱被标记为166c。值得注意的是，每一行包括在字线的一侧上的第一系列(即，第一组)柱和在字线的相对侧上的第二系列(即，第二组)柱。例如，柱166a中的一个被标记为166a-1以示出其是字线58a的一侧上的第一系列的一部分，而柱166a的其它柱被标记为166a-2以示出其是字线58a的相对侧上的第二系列的一部分。第一组的柱沿着行66a与第二组的柱交替。类似地，柱166b包括第一组166b-1和第二组166b-2，并且柱166c包括第一组166c-1和第二组166c-2(未示出)。
字线58的相对侧沿图19A和19B的横截面视图被标识为第一和第二侧(侧表面)55和57。
半导体柱48中的每个半导体柱包括竖直安置在第一源极/漏极区域20与第二源极/ 漏极区域22之间的沟道区域25。字线58邻近于此沟道区域，并且通过包括栅极介电材料52的中间绝缘区域而与沟道区域间隔开。栅极介电材料处于第一侧表面55与第一组的半导体柱48(例如，沿着字线58a的柱166a-1)的沟道区域之间，并且栅极介电材料处于第二侧表面57与第二组的半导体柱48(例如，沿字线58a标记为166a-2的柱)之间。导电屏蔽材料42处于第一组和第二组的半导体柱之间。
图19B的实施例示出了界面区域120，所述界面区域使屏蔽材料42能够直接接触包括半导体柱48的存取装置(晶体管)的主体区域24。在一些实施例中，屏蔽材料42可以包括在合适的参考电压下的合适组合物，以使得在与存储器阵列60相关联的存取装置的操作期间，屏蔽材料能够减轻浮体效应(即，电荷积累)，所述浮体效应可能与主体区域24相关联。例如，在一些实施例中，屏蔽材料可以包括掺杂的半导体材料，其中此掺杂的半导体材料相对于源极/漏极区域20和22具有相反类型的导电性。例如，如果源极/漏极区域20和22是n型，则屏蔽材料可以是p型。电压源70可以被配置成与屏蔽板43一起操作，以减轻主体区域24内的浮体效应。
图19B的横截面可以认为是沿列方向(即，沿y轴方向)的横截面。此横截面穿过一系列第一半导体柱(具体地，标识为166a-1、166b-1和166c-1的柱)，并且穿过屏蔽材料 42的一系列导电板43。沿着横截面的字线(58a、58b和58c)具有沿着半导体柱的沟道区域25的第一侧表面55，并且通过栅极介电材料52与此些沟道区域间隔开；并且所述字线具有沿着导电板43的第二侧表面57，并且通过栅极介电材料52与导电板间隔开。
可以认为图19A和19B的配置包括存储器单元130，所述存储器单元包括电容器62和晶体管132。此些存储器单元可以具有沿2F的x和y轴的最大尺寸(其中F是最小特征尺寸)，并且因此存储器单元的侧外围可以配合在4F2的区域内；如在图19A中图解性地展示的，其中尺寸为2F×2F(即，区域4F2)的盒子含有存储器单元130的整个侧外围。
在一些实施例中，图19B的源极/漏极区域20下方的结构可以对应于图1A和1B的结构300。参照图20A和20B，图解性地展示了可以在图19A和19B的处理阶段之后的处理阶段的构造10b；并且具体地，在处理上文参照图1-6描述的类型之后，所述构造用于在相邻位线32之间形成空隙326，并在位线上方形成导电板332。板332可以电接地到与图19B的屏蔽线(未示出)相同的参考结构70，或可以与不同的参考结构电耦合。如参照图19B可以理解的，图20B的区域304可以包括介电材料52和字线58的部分。
图7-20的实施例示出在半导体衬底上方形成电容器，随后将衬底倒置并将其键合到手柄，并且然后形成位线。在替代性处理中，可以在半导体衬底上方形成位线，然后倒置衬底并形成电容器。参照图21-33描述了此替代性处理；其中图21-27描述了与图7-13 的过程类似的过程(即，不形成与屏蔽板接触的主体的过程)，并且图28-33描述了与图 14-20的过程类似的过程(即，形成与屏蔽板接触的主体的过程)。
参照图21A和21B，构造10c包括半导体材料14的从半导体材料的块82向上延伸的岛状物80。这些岛状物用保护材料104封盖。
参照图22A和22B，岛状物80之间的区域衬有绝缘材料40，然后沉积屏蔽材料42 并使其凹陷，并且然后在屏蔽材料上方提供另外的绝缘材料40。
参照图23A和23B，移除保护材料104(图22A和22B)，并且在半导体材料的岛状物80的顶部处形成掺杂区域20。然后，在掺杂区域20上方形成位线32。图23A的视图中示出了掺杂区域20的部分，以帮助读者可视化位线与区域20的关系，但是所述部分以虚线(虚拟)视图示出以指示其在图23A的横截面的平面之外。图23A和23B的结构形成类似于以上描述的子组合件的子组合件114。位线32下方的区域可以被认为包含底层区域300(图23A和23B中未标记)，所述底层区域类似于图1A和1B的区域300。
参照图24A和24B，利用上文参照图1-6描述的类型的处理在相邻位线32之间形成空隙326，并在位线上方形成导电板332。板332可以电接地到参考结构70(或不同的参考结构)。图24A和24B的材料和结构成为子组合件114的一部分。
参照图25A和25B，子组合件114键合到手柄结构94并且利用类似于以上参考图10A和10B所描述的混合键合进行倒置。在所示实施例中，扩展部338的绝缘材料336 通过键合区域96键合到结构94。
通过适当的处理(例如，CMP)移除半导体材料14的块82(图23B)，这暴露出半导体材料14的区域98(在一些实施例中，区域98可以被认为对应于岛状物80的底部区域)。
参照图26A和26B，沿着半导体材料14的上部部分形成源极/漏极区域22。可以通过与以上参照图10A和10B描述的处理类似的处理形成源极/漏极区域22。
沟槽116形成为沿着x轴的第一方向延伸。沟槽116将半导体材料14图案化到柱 48中。沟槽116可以通过与以上参照图10A和10B描述的处理类似的处理形成。
沟槽116衬有栅极介电材料52，并且然后字线材料54在这种带衬里的沟槽内形成并图案化成字线58。随后，另外的绝缘材料形成于字线上方。在所示实施例中，另外的绝缘材料与材料52具有同一组合物(在其它实施例中，另外的绝缘材料可以具有另外的组合物)。
导电屏蔽材料42被图案化成屏蔽板43。
在图26A和26B的所展示的实施例中，掺杂延伸部118形成为从沟槽116的底部延伸到掺杂区域20。
参照图27A和27B，电容器62(示出为块)与源极/漏极区域22电耦合。在电容器62之间提供绝缘材料102。屏蔽板43与参考电压70电耦合。
图27A和27B的实施例的存储器单元130可以被配置成具有侧外围，所述侧外围包含在4F2区域内，如相对于图33A所示的。
参照图28-33描述了下一个实施例。
参照图28A和28B，示出了可以在图21A和21B的处理阶段之后的处理阶段的构造10d。图28A和28B的配置与图22A和图22B的配置的不同之处在于，屏蔽材料42 穿通绝缘材料40的底部区域，使得沿着屏蔽材料的外部边界的区段在界面区域120处直接接触半导体材料14。
参照图29A和29B，移除保护材料104(图28A和28B)，并且在半导体材料的岛状物80的顶部处形成掺杂区域20。然后，在掺杂区域20上方形成位线32。图29A的视图中示出了掺杂区域20的部分，以帮助读者可视化位线与区域20的关系，但是所述部分以虚线(虚拟)视图示出以指示其在图29A的横截面的平面之外。图29A和29B的结构形成类似于以上描述的子组合件的子组合件114。位线32下方的区域可以被认为包含底层区域300(图29A和29B中未标记)，所述底层区域类似于图1A和1B的区域300。
参照图30A和30B，利用上文参照图1-6描述的类型的处理在相邻位线32之间形成空隙326，并在位线上方形成导电板332。板332可以电接地到参考结构70(或另一个合适的结构)。图30A和30B的材料和结构成为子组合件114的一部分。
参照图31A和31B，子组合件114键合到手柄结构94并且利用类似于以上参考图10A和10B所描述的处理进行倒置。
通过适当的处理(例如，CMP)移除半导体材料14的块82(图29B)。
参照图32A和32B，沿着半导体材料14的上部部分形成源极/漏极区域22。
沟槽116形成为沿着x轴的第一方向延伸。沟槽116将半导体材料14图案化到柱 48中。
沟槽116衬有栅极介电材料52，并且然后字线材料54在这种带衬里的沟槽内形成并图案化成字线58。随后，另外的绝缘材料形成于字线上方。在所示实施例中，另外的绝缘材料与材料52具有同一组合物(在其它实施例中，另外的绝缘材料可以具有另外的组合物)。
导电屏蔽材料42被图案化成屏蔽板43。
在图32A和32B的所展示的实施例中，掺杂延伸部118形成为从沟槽116的底部延伸到掺杂区域20。
参照图33A和33B，电容器62(示出为块)与源极/漏极区域22电耦合。在电容器62之间提供绝缘材料102。屏蔽板43与参考电压70电耦合。
图33B的实施例示出了界面区域120，所述界面区域使屏蔽材料42能够以类似于以上参照图19B描述的方式直接接触存取装置(晶体管)的主体区域24。
图33A和33B的实施例的存储器单元可以被配置成具有侧外围，所述侧外围包含在4F2区域内，如相对于图33A所示的。
参照图34-39描述了用于形成示例存储器阵列的另一个示例实施例。
参照图34A和34B，构造10e包括半导体材料14的从半导体材料的块82向上延伸的岛状物80。这些岛状物具有掺杂区域20。此类区域20是图34B的处理阶段的上部区域。在一些实施例中，掺杂区域20可以被认为对应于第一源极/漏极区域。
绝缘材料40形成为侧向地包围岛状物，并且使岛状物的外侧表面81带有衬里。绝缘材料40可以被称为第一绝缘材料，以将其与在后续处理阶段形成的其它绝缘材料区分开。
导电屏蔽材料42形成在带衬里的岛状物之间。
参照图35A和35B，位线32形成在岛状物上方，并且与掺杂区域20电耦合(即，电连接)。在一些实施例中，平坦化的表面可以跨掺杂区域20和绝缘材料40延伸，并且位线可以沿着此平坦化的表面形成。位线32包括以上参照图1描述的位线材料18，并且沿y轴的第二方向延伸。
在图35A中以虚线视图示出位线32以指示位线相对于图35A的横截面处于平面之外。
在一些实施例中，可以认为绝缘材料40、半导体材料14和导电屏蔽材料42一起形成结构84，并且可以认为位线32形成为跨此结构的上表面延伸。值得注意的是，两条位线跨岛状物中的每个岛状物延伸，如相对于图35A的顶视图所示的。可以认为位线 32形成跨结构84的图案。位线32通过间隙86间隔开。此些间隙延伸到结构84中。
参照图36A和36B，利用上文参照图1-6描述的类型的处理在相邻位线32之间形成空隙326，并在位线上方形成导电板332。图36A和36B的材料和结构成为子组合件 114的一部分。
参照图37A和37B，子组合件114通过键合区域96键合到手柄结构94，并且然后倒置。
通过适当的处理(例如，CMP)移除半导体材料14的块82(图35B)，这暴露了岛状物80的底部区域98。源极/漏极区域22沿着岛状物80的暴露的底部区域98形成，并且在一些实施例中，可以通过将适当的掺杂剂注入到岛状物的底部区域中来形成。
参照图38A和38B，形成另外的绝缘材料40，并且然后形成沟槽100以延伸到岛状物80的底部。沟槽100将岛状物细分为柱48。沟槽100可以被称为第二沟槽。第二沟槽100沿着x轴的第一方向延伸。
第二沟槽衬有栅极介电材料52，并且然后字线材料54形成于带衬里的沟槽内并图案化成字线58。随后，在字线上方形成绝缘材料56。
参照图39A和39B，电容器62(示出为块)与源极/漏极区域22电耦合。在电容器62之间提供绝缘材料102。为了简化附图，图39A中未示出导电材料56的交叉阴影线。
将导电屏蔽材料图案化成屏蔽板43，并且将所述屏蔽板与参考结构70电耦合。
图39A和39B的构造10e可以被认为对应于包括存储器阵列60的组合件。存储器阵列60包含沿着y轴的第二方向延伸(即，沿着存储器阵列60的列68延伸)的位线32，并且包含沿着x轴的第一方向延伸(即，沿着存储器阵列的行66延伸)的字线58。柱48 布置在存储器阵列60的行66和列68中。沿着给定列68的柱48是与公共位线32耦合的柱。沿着给定行66的柱48是与公共字线耦合的柱。字线58被标记为58a、58b和58c，使得这些字线可以彼此区分开。行66被标记为66a、66b和66c，使得这些行可以彼此区分开；其中行66a包括与字线58a相关联的柱48，行66b包括与字线58b相关联的柱 48，并且行66c包括与字线58c相关联的柱。单独的柱48相对于与柱相关联的行66a、 66b和66c中的具体一个而标识。与行66a相关联的柱被标记为166a，与行66b相关联的柱被标记为166b，并且与行66c相关联的柱被标记为166c。值得注意的是，每一行包括在字线的一侧上的第一系列(即，第一组)柱和在字线的相对侧上的第二系列(即，第二组)柱。例如，一对柱166a被标记为166a-1以示出其是字线58a的一侧上的第一系列的一部分，而另外一对柱166a被标记为166a-2以示出其是字线58a的相对侧上的第二系列的一部分。第一组的柱沿着行66a与第二组的柱交替。类似地，柱166b包括第一组166b-1和第二组166b-2，并且柱166c包括第一组166c-1和第二组166c-2。
字线58的相对侧沿图39A和39B的横截面视图被标识为第一和第二侧(侧表面)55和57。
半导体柱48中的每个半导体柱包括竖直安置在第一源极/漏极区域20与第二源极/ 漏极区域22之间的沟道区域25。字线58邻近于此沟道区域，并且通过包括栅极介电材料52的中间绝缘区域而与沟道区域间隔开。栅极介电材料处于第一侧表面55与第一组的半导体柱48(例如，沿着字线58a的柱166a-1)的沟道区域之间，并且栅极介电材料处于第二侧表面57与第二组的半导体柱48(例如，沿字线58a的柱166a-2)之间。导电屏蔽材料42处于第一组和第二组的半导体柱之间。
图39B的横截面可以认为是沿列方向(即，沿y轴方向)的横截面。此横截面穿过一系列第一半导体柱(具体地，标识为166a-1、166b-1和166c-1的柱)，并且穿过屏蔽材料 42的一系列导电板43。沿着横截面的字线(58a、58b和58c)具有沿着半导体柱的沟道区域25的第一侧表面55，并且通过栅极介电材料52与此些沟道区域间隔开；并且所述字线具有沿着导电板43的第二侧表面57，并且通过栅极介电材料52与导电板间隔开。所展示的屏蔽板43是沿横截面的角板，其中角板的底部区域部分地跨字线58a-c的底部延伸。
图39A和39B的存储器阵列60包括存储器单元130。在一些实施例中，单独的存储器单元可以被配置成具有侧外围，所述侧外围包含在4F2区域内，如相对于图39A所示的。
本文所描述的存储器阵列60可以是DRAM阵列，并且可以包括具有一个晶体管与一个电容器的组合的存储器单元(1T-1C存储器单元)。图40示意性地展示了示例DRAM 阵列60的一部分。位线(数字线)32示出为对应于位线BL1、BL2、BL3和BL4；并且字线58示出为对应于字线WL1、WL2、WL3和WL4。存储器单元130跨阵列延伸，其中存储器单元中的每个存储器单元包含电容器62和晶体管(存取装置)132。存取装置可以包括参考本文的各种实施例描述的柱48内的有源区域；其中有源区域包含所述一对源极/漏极区域20和22以及处于源极/漏极区之间的沟道区域25。图40的存储器阵列60 内的存储器单元130中的每个存储器单元通过字线中的一个字线和位线中的一个位线的组合来唯一地寻址。存储器阵列可以包含任何合适数目的存储器单元；并且在一些实施例中，存储器阵列可以包括数百、数百万、数千万等的存储器单元。
在一些实施例中，本文描述的任何类型的存储器阵列60可以处于存储器分层(即，存储器层叠)内，所述存储器分层处于分层(或层叠)的竖直堆叠的布置内。例如，图41 示出了集成组合件140的一部分，所述集成组合件包括分层(标记为分层1-4)的竖直堆叠的布置。竖直堆叠的布置可以向上延伸以包含另外的分层。分层1-4可以被认为是一个堆叠在另一个顶上的水平的实例。所述水平可以处于不同的半导体管芯内，或者所述水平中的至少两个可以处于同一半导体管芯内。
底部分层(分层1)可以包含控制电路系统和/或感测电路系统(例如，可以包含字线驱动器、感测放大器等)；并且在一些应用中，其可以包括CMOS电路系统(被图解性地展示为CMOS电路系统142)。上部分层(分层2-4)中的一或多个可以包含存储器阵列，如例如本文描述的任何类型的存储器阵列60。如果多个分层包括存储器阵列，则各个分层内的存储器阵列可以彼此相同(例如，可以全部是DRAM阵列)，或者可以相对于彼此不同(例如，一些可以是DRAM阵列，而其它是NAND阵列)。图41图解性地指出存储器阵列60处于第二分层(分层2)内，并且示出了分层1的CMOS电路系统142与分层2的存储器阵列60的组件之间的电连接143。在一些实施例中，CMOS电路系统142可以与存储器60的字线和/或位线电耦合；并且可以包括例如字线驱动器、感测放大器等。
以上所讨论的组合件和结构可以用在集成电路内(其中术语“集成电路”意指由半导体衬底支撑的电子电路)；并且可以并入电子系统中。此类电子系统可以用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和专用模块中，并且可以包含多层多芯片模块。电子系统可以是各种系统中的任一种系统，如例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、车辆、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞行器等。
除非另有说明，否则本文描述的各种材料、物质、组合物等可以通过当前已知的或是尚待开发的任何合适的方法形成，所述方法包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“介电的”和“绝缘的”可以用来描述具有绝缘电性质的材料。在本公开中，所述术语被视为是同义的。在一些情况下使用术语“介电的”并且在其它情况下使用术语“绝缘的”(或“电绝缘的”)可能是为了提供本公开内的语言变化以简化随后的权利要求内的前提基础，而不是用于指示任何显著的化学或电气差异。
各个实施例在附图中的特定朝向仅用于说明性目的，并且在一些应用中，可以相对于所示朝向旋转实施例。本文提供的描述以及随后的权利要求涉及在各个特征之间具有所描述关系的任何结构，不论所述结构是处于附图的特定朝向，还是相对于此类朝向旋转。
除非另有说明，否则所附图示的横截面视图仅示出截面的平面内的特征，并且未示出横截面的平面后面的材料，以简化附图。
当结构在上文中被称为“在另一结构上”、“与另一结构相邻”或“抵靠另一结构”时，所述结构可以直接处于另一结构上或者也可以存在中间结构。相比之下，当结构被称为“直接在另一结构上”、“直接与另一结构相邻”或“直接抵靠另一结构”时，不存在中间结构。术语“直接在……下方”、“直接在……上方”等不表示直接物理接触(除非另有明确说明)，而是表示垂直对齐。
结构(例如，层、材料等)可以被称为“竖直延伸”以表明所述结构总体上从底层基底(例如，衬底)向上延伸。竖直延伸的结构可以相对于基底的上表面基本上正交地延伸或不如此延伸。
一些实施例包含具有埋入式字线的存储器装置、屏蔽板和存取装置。存取装置包含第一扩散区域和第二扩散区域以及沟道区域。扩散区域和沟道区域竖直地布置，使得沟道区域处于第一扩散区域与第二扩散区域之间。存取装置邻近于字线和屏蔽板，使得字线的一部分靠近沟道区域的第一侧表面，其中第一绝缘材料的干预介于其间，并且屏蔽板的一部分靠近沟道区域的第二侧表面，其中第二绝缘材料的干预介于其间。
一些实施例包含一种存储器阵列，所述存储器阵列具有通过中间空隙而彼此间隔开的位线。字线与所述位线竖直偏移并且与所述位线交叉。存储器单元靠近所述字线与所述位线交叉的位置。所述存储器单元中的每个存储器单元通过字线和位线的组合唯一地寻址。所述存储器单元中的每个存储器单元的侧外围配合在4F2的区域内。
一些实施例包含一种集成组合件，所述集成组合件具有通过中间空隙而彼此间隔开的位线。绝缘支撑物处于所述位线上方。导电板由所述绝缘支撑物支撑并且靠近所述位线以从所述位线排出过量电荷。
一些实施例包含一种集成组合件，所述集成组合件具有一行竖直延伸的半导体柱。所述半导体柱中的每个半导体柱包括晶体管沟道区域，所述晶体管沟道区域竖直安置在第一源极/漏极区域与第二源极/漏极区域之间。字线沿着所述行竖直延伸的半导体柱延伸，并且邻近于所述半导体柱的所述晶体管沟道区域。所述字线具有第一侧表面和相对的第二侧表面。所述半导体柱被细分为沿着所述第一侧表面的第一组和沿着所述第二侧表面的第二组。所述第一组的所述半导体柱沿着所述行与所述第二组的所述半导体柱交替。栅极介电材料处于所述第一侧表面与所述第一组的所述半导体柱的所述晶体管沟道区域之间，并且处于所述第二侧表面与所述第二组的所述半导体柱的所述晶体管沟道区域之间。导电屏蔽材料处于所述第一组的所述半导体柱之间，并且处于所述第二组的所述半导体柱之间。位线与第一源极/漏极区域耦合。所述位线通过空隙彼此间隔开，并且可操作地靠近导电板，所述导电板被配置成从所述位线排出过量电荷。存储元件与所述第二源极/漏极区域耦合。
一些实施例包含一种形成位线的方法。在底层结构上方形成位线材料。将所述位线材料图案化成位线。所述位线沿着第一方向延伸。所述位线沿着与所述第一方向正交的第二方向通过空隙彼此间隔开。在所述空隙上方形成封盖材料。字线形成为与所述位线竖直偏移并且与所述位线交叉。存储器单元形成为靠近所述字线与所述位线交叉的位置。所述存储器单元中的每个存储器单元通过字线和位线的组合唯一地寻址。所述存储器单元中的每个存储器单元的侧外围配合在4F2的区域内。
一些实施例包含一种形成集成组合件的方法。将堆叠形成为具有处于位线材料上方的绝缘材料。将所述堆叠图案化成沿着第一方向延伸的轨道。所述轨道包含作为位线的经过图案化的位线材料，并且包含作为所述位线上方的绝缘支撑物的经过图案化的绝缘材料。所述轨道沿着与所述第一方向正交的第二方向通过中间空隙彼此间隔开。在所述中间空隙内形成牺牲材料。在所述绝缘支撑物和所述牺牲材料上方形成导电板。从所述导电板下方移除所述牺牲材料以重新形成所述空隙。
根据规定，已经就结构和方法特征而言以更具体或更不具体的语言描述了本文所公开的主题。然而，将理解的是，权利要求不限于所示出和所描述的具体特征，因为本文所公开的装置包括示例实施例。权利要求因此按照字面上的措辞提供全部范围，并根据等同原则进行适当解释。

Claims (35)

1.一种存储器阵列，其包括：
位线，所述位线通过中间空隙彼此间隔开；
字线，所述字线与所述位线竖直偏移并且与所述位线交叉；以及
存储器单元，所述存储器单元靠近所述字线与所述位线交叉的位置；所述存储器单元中的每个存储器单元通过字线和位线的组合唯一地寻址；所述存储器单元中的每个存储器单元的侧外围配合在4F2的区域内。
2.根据权利要求1所述的存储器阵列，其中所述位线沿着第一方向延伸并且具有沿着与所述第一方向正交的横截面的第一宽度；并且其中所述空隙具有沿着所述横截面的第二宽度，所述第二宽度至少与所述第一宽度一样大。
3.根据权利要求2所述的存储器阵列，其中所述第二宽度大于所述第一宽度。
4.根据权利要求3所述的存储器阵列，其中所述第二宽度至少是所述第一宽度的约两倍。
5.根据权利要求1所述的存储器阵列，其中所述空隙具有沿着横截面的外围；所述外围具有底部区域和侧壁区域；所述空隙的所述外围的所述底部区域和所述侧壁区域由氮化硅界定。
6.一种集成组合件，其包括：
位线，所述位线通过中间空隙彼此间隔开；
绝缘支撑物，所述绝缘支撑物处于所述位线上方；以及
导电板，所述导电板由所述绝缘支撑物支撑并且靠近所述位线以从所述位线排出过量电荷。
7.根据权利要求6所述的集成组合件，其中所述导电板与参考源电耦合。
8.根据权利要求7所述的集成组合件，其中所述参考源具有接地电压。
9.根据权利要求6所述的集成组合件，其中所述中间空隙延伸到所述导电板的下表面。
10.根据权利要求6所述的集成组合件，其中所述导电板包括金属氮化物。
11.根据权利要求6所述的集成组合件，其中所述导电板包括氮化钛。
12.根据权利要求6所述的集成组合件，其中所述空隙具有沿着横截面的外围；所述外围具有底部区域和侧壁区域；所述空隙的所述外围的所述底部区域和所述侧壁区域由氮化硅界定。
13.根据权利要求6所述的集成组合件，其包括：
字线，所述字线与所述位线竖直偏移并且与所述位线交叉；以及
存储器单元，所述存储器单元靠近所述字线与所述位线交叉的位置；所述存储器单元中的每个存储器单元通过字线和位线的组合唯一地寻址；所述存储器单元中的每个存储器单元的侧外围配合在4F2的区域内。
14.一种集成组合件，其包括：
一行竖直延伸的半导体柱；所述半导体柱中的每个半导体柱包括晶体管沟道区域，所述晶体管沟道区域竖直安置在第一源极/漏极区域与第二源极/漏极区域之间；
字线，所述字线沿着所述行竖直延伸的半导体柱延伸，并且邻近于所述半导体柱的所述晶体管沟道区域；所述字线具有第一侧表面和相对的第二侧表面；所述半导体柱被细分为沿着所述第一侧表面的第一组和沿着所述第二侧表面的第二组；所述第一组的所述半导体柱沿着所述行与所述第二组的所述半导体柱交替；
栅极介电材料，所述栅极介电材料处于所述第一侧表面与所述第一组的所述半导体柱的所述晶体管沟道区域之间，并且处于所述第二侧表面与所述第二组的所述半导体柱的所述晶体管沟道区域之间；
导电屏蔽材料，所述导电屏蔽材料处于所述第一组的所述半导体柱之间，并且处于所述第二组的所述半导体柱之间；
位线，所述位线与所述第一源极/漏极区域耦合，所述位线通过空隙彼此间隔开并且可操作地靠近导电板，所述导电板被配置成从所述位线排出过量电荷；以及
存储元件，所述存储元件与所述第二源极/漏极区域耦合。
15.根据权利要求14所述的集成组合件，其中所述导电屏蔽材料包括金属。
16.根据权利要求14所述的集成组合件，其中所述导电屏蔽材料包括导电掺杂的半导体材料。
17.根据权利要求14所述的集成组合件，其中所述导电屏蔽材料包括导电掺杂的硅。
18.根据权利要求14所述的集成组合件，其中所述导电屏蔽材料和所述导电板与具有接地电压的参考源耦合。
19.根据权利要求14所述的集成组合件，其中所述晶体管沟道区域处于所述半导体柱的主体区域内，并且其中所述导电屏蔽材料直接接触所述主体区域。
20.一种形成位线的方法，其包括：
在底层结构上方形成位线材料；
将所述位线材料图案化成位线；所述位线沿着第一方向延伸；所述位线沿着与所述第一方向正交的第二方向通过空隙彼此间隔开；
在所述空隙上方形成封盖材料；
形成与所述位线竖直偏移并与所述位线交叉的字线；以及
形成靠近所述字线与所述位线交叉的位置的存储器单元；所述存储器单元中的每个存储器单元通过字线和位线的组合唯一地寻址；所述存储器单元中的每个存储器单元的侧外围配合在4F2的区域内。
21.根据权利要求20所述的方法，其进一步包括：
在所述图案化所述位线材料之后，在所述空隙内形成牺牲材料；
在所述牺牲材料上方形成所述封盖材料；
从所述封盖材料下方移除所述牺牲材料以重新形成所述空隙。
22.根据权利要求21所述的方法，其中所述牺牲材料包括氧化硅。
23.根据权利要求22所述的方法，其中所述牺牲材料形成为旋涂玻璃。
24.根据权利要求22所述的方法，其中所述位线最初沿所述第二方向通过间隙彼此间隔开；并且所述方法进一步包括沿着所述位线之间的所述间隙的侧壁与底部形成氮化硅衬里以使所述间隙带有衬里，所述空隙是保留在带衬里的所述间隙内的开放区域。
25.一种形成集成组合件的方法，其包括：
在位线材料上方形成包括绝缘材料的堆叠；
将所述堆叠图案化成沿着第一方向延伸的轨道；所述轨道包含作为位线的经过图案化的位线材料，并且包含作为所述位线上方的绝缘支撑物的经过图案化的绝缘材料；所述轨道沿着与所述第一方向正交的第二方向通过中间空隙彼此间隔开；
在所述中间空隙内形成牺牲材料；
在所述绝缘支撑物上方形成导电板并跨所述牺牲材料延伸；以及
从所述导电板下方移除所述牺牲材料以重新形成所述空隙。
26.根据权利要求25所述的方法，其中所述轨道最初沿所述第二方向通过间隙彼此间隔开，并且所述方法进一步包括：
沿着所述轨道之间的所述间隙的侧壁和底部形成氮化硅衬里以使所述间隙带有衬里，所述空隙是保留在带衬里的所述间隙内的开放区域；以及
将所述牺牲材料形成为包括氧化硅并且直接抵靠所述氮化硅衬里。
27.根据权利要求26所述的方法，其中所述牺牲材料形成为旋涂玻璃。
28.根据权利要求25所述的方法，其中所述空隙被配置为沿着所述第一方向延伸的沟槽；所述方法进一步包括形成延伸穿过所述导电板的窗口以暴露所述沟槽内的所述牺牲材料；并且其中所述移除所述牺牲材料包括利用流过所述窗口的蚀刻剂从所述导电板下方掘出所述牺牲材料。
29.根据权利要求28所述的方法，其进一步包括在所述掘出所述牺牲材料之后，在所述导电板上方并跨所述窗口形成绝缘扩展部。
30.根据权利要求29所述的方法，其中所述绝缘扩展部包括二氧化硅；并且所述方法进一步包括通过混合键合将结构粘附到所述绝缘扩展部。
31.根据权利要求25所述的方法，其进一步包括将所述导电板与参考源耦合。
32.根据权利要求31所述的方法，其中所述参考源处于接地电压下。
33.根据权利要求25所述的方法，其中所述导电板被配置成从所述位线排出过量电荷。
34.根据权利要求25所述的方法，其中所述导电板包括金属氮化物。
35.根据权利要求25所述的方法，其中所述导电板包括氮化钛。
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