JP2014149889A - 半導体記憶装置 - Google Patents

Abstract

【課題】 高速動作および小面積を実現可能な半導体記憶装置を提供する。
【解決手段】 半導体記憶装置は、第１領域中に位置し、第１領域中のメモリセルからの信号を増幅する第１センスアンプ(SA0)を含む。第２センスアンプ(SA1)は、第２領域中に位置し、第２領域中のメモリセルからの信号を増幅する。バス(DBUS)は、第１、第２センスアンプと接続され、第１、第２領域を通過する。第１ラッチ(XDL0)は、第２領域中に位置し、バスと接続される。第２ラッチ(XDL1)は、第２領域中に位置し、バスと接続される。
【選択図】 図６

Description

本実施形態は半導体記憶装置に関する。

ＢｉＣＳ技術の製造プロセスを用いて製造された３次元構造のＮＡＮＤ型フラッシュメモリ（ＢｉＣＳメモリと称する）が知られている。

特開２００６−１２３５８号公報

高速動作および小面積を実現可能な半導体記憶装置を提供しようとするものである。

一実施形態による半導体記憶装置は、第１領域中に位置し、前記第１領域中のメモリセルからの信号を増幅する第１センスアンプを含む。第２センスアンプは、第２領域中に位置し、前記第２領域中のメモリセルからの信号を増幅する。バスは、前記第１、第２センスアンプと接続され、前記第１、第２領域を通過する。第１ラッチは、前記第２領域中に位置し、前記バスと接続される。第２ラッチは、前記第２領域中に位置し、前記バスと接続される。

半導体記憶装置の一部のレイアウトを概念的に示す図。 第１実施形態に係る半導体記憶装置のブロック図。 第１実施形態に係るメモリセルアレイの一部の斜視図。 第１実施形態に係るメモリセルアレイの一部の断面図。 第１実施形態に係るメモリセルトランジスタの断面図。 第１実施形態に係る半導体記憶装置の一部のレイアウトを概念的に示す図。 比較用のレイアウトの例を示す図。 比較用のレイアウトの例を示す図。 第２実施形態に係る半導体記憶装置の一部のレイアウトを概念的に示す図。 第２実施形態に係るデータ転送の例を示す図。 第２実施形態に係るデータ転送の別の例を示す図。

本発明者等は、実施形態の開発の過程において、以下に述べるような知見を得た。ＢｉＣＳメモリでは、従来の非３次元構造のＮＡＮＤ型フラッシュメモリと異なり、メモリセルアレイの下方に回路を配置できる。そのような回路として、例えば、センスアンプ等の周辺回路が挙げられる。図１は、ＢｉＣＳメモリの一部のレイアウトを、各要素（素子、配線、回路等）の上下方向（基板と交わる方向）での相互の位置関係を表現することなく、示している。

図１に示されるように、メモリセルと接続されたビット線ＢＬ０＜７：０＞が設けられている。＜α：β＞との記載は、＜β＞〜＜α＞を意味する。８本のビット線ＢＬ０＜７：０＞が例として示されており、以下に示す要素も、８本のビット線の例示に基づいた個数が示されている。ビット線ＢＬ０＜７：０＞は、センスアンプユニットＳＡ０＜０＞〜ＳＡ０＜７＞の各々の一端とそれぞれ接続されている。センスアンプユニットＳＡ０＜０＞〜ＳＡ０＜７＞の各々の他端は、共用のデータバスＤＢＵＳ０を介してデータラッチ（以下、単にラッチと称する）ＸＤＬ０＜７：０＞とそれぞれ接続されている。センスアンプユニットＳＡ０＜０＞〜ＳＡ０＜７＞の選択された１つが、データＢＵＳ０を介して、ラッチＸＤＬ＜０＞〜ＸＤＬ０＜７＞の対応する１つと接続される。ラッチＸＤＬ０＜７：０＞は、プレーン０のある縁（例えば右辺）に位置する。ＸＤＬ０＜７：０＞は、ＸＢＵＳ０＜７：０＞、その他の要素（バス、回路等）を介して、パッドを含むデータ入出力回路１０１と接続されている。データ入出力回路１０１は、２つのプレーンの一方（例えばプレーン１）には近く、他方（例えばプレーン０）からは遠い。

プレーン１もプレーン０と同一の要素および接続を有している。すなわち、プレーン０のビット線ＢＬ０＜７：０＞、センスアンプユニットＳＡ０＜０＞〜ＳＡ０＜７＞、データバスＤＢＵＳ０、ＸＤＬ０＜７：０＞、ＸＢＵＳ０＜７：０＞が、プレーン１の線ＢＬ１＜７：０＞、センスアンプユニットＳＡ１＜０＞〜ＳＡ０＜７＞、データバスＤＢＵＳ１、ＸＤＬ１＜７：０＞、ＸＢＵＳ１＜７：０＞にそれぞれ対応する。メモリの外部へ出力されるデータはラッチＸＤＬ０＜７：０＞、ラッチＸＤＬ１＜７：０＞に保持され、ここから指示のタイミングで出力される。

図１に例示するような複数のプレーンを有するメモリでは、複数のプレーン相互の間のタイミングも制御される。この制御には、プレーン０、１の各々からの出力データの転送のタイミングも含まれる。しかしながら、ラッチＸＤＬ０＜７：０＞から入出力回路１０１へのデータ転送には、ラッチＸＤＬ１＜７：０＞から入出力回路１０１へのデータ転送に要する時間よりも長い時間を要する。プレーン０と入出力回路１０１との距離はプレーン１と入出力回路１０１との距離より長いからである。このため、相違するプレーンに対して、メモリセルから読み出されたデータがデータ入出力回路１０１まで到達するのに相違する時間を要し、複数のプレーンについてのタイミング制御が難しい。このことは、メモリの動作マージンを減少させ、ひいてはメモリの高速動作を妨げ得る。

以下に、このような知見に基づいて構成された実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。ただし、図面は模式的なものであることに留意すべきである。簡略化のために、ある図に示されている要素が、関連する別の図で省略されている場合がある。

また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

（第１実施形態）
図２は、第１実施形態に係る半導体記憶装置のブロック図である。各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。このため、各機能ブロックがこれらのいずれでもあることが明確となるように、概してそれらの機能の観点から以下に説明する。このような機能が、ハードウェアとして実行されるか、またはソフトウェアとして実行されるかは、具体的な実施態様またはシステム全体に課される設計制約に依存する。当業者は、具体的な実施態様ごとに、種々の方法でこれらの機能を実現し得るが、いずれの実現の手法も実施形態の範疇に含まれる。また、各機能ブロックが、以下の具体例のように区別されていることは必須ではない。例えば、一部の機能が以下の説明において例示されている機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。どの機能ブロックによって特定されるかによって実施形態が限定されるものではない。

図２に示されるように、半導体記憶装置１は、メモリセルアレイ２、センスアンプ３、ページバッファ４、ロウデコーダ５、データバス７、カラムデコーダ８、シリアルアクセスコントローラ１１、Ｉ／Ｏインターフェース１２、ＣＧドライバ１３、電圧発生回路１４、シーケンサ１５、コマンドユーザインターフェース１６、オシレータ１７等の要素を含んでいる。半導体記憶装置１は、例えば１つの半導体チップに相当し、例えば外部のコントローラにより制御される。

半導体記憶装置１は、複数のメモリセルアレイ２を含んでいる。図２は、２つのメモリセルアレイ２を例示するが、半導体記憶装置１は３以上のメモリセルアレイ２を含んでいてもよい。メモリセルアレイ２は、プレーンとも称される。２つのプレーンを、プレーン０、プレーン１と称する。メモリセルアレイ２は、複数のブロック（メモリブロック）を含んでいる。各ブロックは、複数のストリングを有する。ストリングは、直列接続された複数のメモリセルトランジスタ、およびその両端の２つの選択ゲートトランジスタを含む。１つのビット線には、複数のストリングが接続されている。ある複数のメモリセルトランジスタは、ワード線を共有する。各ブロック中のビット線の並ぶ方向に沿って並ぶ複数のストリングに亘ってワード線を共有する複数のメモリセルトランジスタの記憶空間は１または複数のページを構成する。データはページ単位で読み出され、また書き込まれ、ブロック単位で消去される。メモリセルアレイ２は、いわゆるＢｉＣＳ技術に基づいた３次元構造を有し、その詳細は後述する。半導体記憶装置１は、１つのメモリセルにおいて２ビット以上のデータを保持できる。

センスアンプ３、ページバッファ４、ロウデコーダ５の組は、メモリセルアレイ２ごとに設けられている。各センスアンプ３は、複数のビット線とそれぞれ接続された複数のセンスアンプユニットを含み、ビット線の電位をセンスおよび増幅する。各ページバッファ４は、カラムアドレスを受け取り、カラムアドレスに基づいて、読み出し時に特定のメモリセルトランジスタからのデータを一時的に保持し、データバス７に出力する。また、各ページバッファ４は、カラムアドレスに基づいて、書き込み時に半導体記憶装置１の外部からのデータをデータバス７を介して受け取り、受け取ったデータを一時的に保持する。カラムアドレスは、カラムデコーダ８により供給される。

データバス７は、シリアルアクセスコントローラ１１に接続されている。シリアルアクセスコントローラ１１は、Ｉ／Ｏインターフェース１２と接続されている。Ｉ／Ｏインターフェース１２は、複数の信号端子（パッド）を含み、また、半導体記憶装置１とその外部の装置との間のインターフェースを取り、外部装置との間でデータを授受する。シリアルアクセスコントローラ１１は、データバス７上のパラレル信号とＩ／Ｏインターフェース１２を介するシリアル信号の変換を含む制御を行う。

各ロウデコーダ５は、ブロックアドレスおよびストリングアドレスを受け取り、受け取った信号に基づいて、ブロックおよびストリングを選択する。具体的には、各ロウデコーダ５は、ＣＧドライバ１３と接続されており、ＣＧドライバ１３の複数の出力を選択されたブロック中の選択されたストリングに接続する。ＣＧドライバ１３は、電圧発生回路１４から電圧を受け取り、半導体記憶装置１の種々の動作（読み出し、書き込み、消去等）に必要な電圧を生成する。ＣＧドライバ１３から出力される電圧は、ワード線および選択ゲートトランジスタのゲート電極に印加される。電圧発生回路１４は、また、センスアンプ３にも、その動作に必要な電圧を供給する。

シーケンサ１５は、コマンドユーザインターフェース１６から、コマンド、アドレス等の信号を受け取り、オシレータ１７からのクロックに基づいて動作する。シーケンサ１５は、受け取った信号に基づいて、半導体記憶装置１中の種々の要素（機能ブロック）を制御する。例えば、シーケンサ１５は、受け取ったコマンドおよびアドレス等の信号に基づいてカラムデコーダ８および電圧発生回路１４を制御する。また、シーケンサ１５は、受け取ったコマンドおよびアドレス等の信号に基づいて、上記のブロックアドレスを出力する。コマンドユーザインターフェース１６は、Ｉ／Ｏインターフェース１２を介して、制御信号を受け取る。コマンドユーザインターフェース１６は、受け取った制御信号をデコードし、コマンド、アドレス等を取得する。

メモリセルアレイ２は、例えば図３、図４に示す構造を有する。図３は、第１実施形態に係るメモリセルアレイの一部の斜視図である。図４は、第１実施形態に係るメモリセルアレイの一部の断面図である。図３は、２つのストリングを示す。図４は、ｙｚ平面に沿っている。

図３、図４に示されるように、基板ｓｕｂには、活性領域ＡＡ、トランジスタＴｒが形成されている。活性領域ＡＡ、トランジスタＴｒは、周辺回路の一部（例えばセンスアンプ３）を構成する。トランジスタＴｒは、基板ｓｕｂの表面の活性領域ＡＡ内に形成され、ソース／ドレイン領域（図示せず）、ゲート電極ＧＣ等を有する。基板ｓｕｂの上方には、配線層Ｍ０が形成されている。配線層Ｍ０は、導電性のプラグＣＳを介してゲート電極ＧＣおよび活性領域ＡＡ（ソース／ドレイン領域）に接続されている。配線層Ｍ０の上方には、配線層Ｍ１が延びている。配線層Ｍ１は、プラグＶ１を介して配線層Ｍ０と接続されている。

配線層Ｍ１の上方には、導電材料からなるバックゲートＢＧが形成されている。バックゲートＢＧは、ｘｙ平面に沿って広がる。また、基板ｓｕｂの上方には、複数のストリングＳｔｒが形成されている。１つのブロックは、複数のストリングＳｔｒを含んでいる。

図２では、１つのストリングＳｔｒは、ｎ個のメモリセルトランジスタＭＴｒを含んでいる。ｎは自然数である。図３および図４は、１ストリングが１６個のセルトランジスタＭＴｒ_０〜ＭＴｒ_１５を含んでいる例を示している。本明細書において、末尾に数字が付いている参照符号（例えばセルトランジスタＭＴｒ_０〜ＭＴｒ_１５）が相互に区別される必要がない場合、参照符号の末尾の数字が省略された記載が用いられる。セルトランジスタＭＴｒ_７とＭＴｒ_８とは、バックゲートトランジスタＢＴｒを介して接続されている。ソース側選択ゲートトランジスタＳＳＴｒおよびドレイン側選択ゲートトランジスタＳＤＴｒの各第１端は、それぞれ、セルトランジスタＭＴｒ_０、ＭＴｒ_１５と接続されている。トランジスタＳＳＴｒおよびトランジスタＳＤＴｒの各第２端は、それぞれソース線ＳＬ、ビット線ＢＬと接続されている。それぞれソース線ＳＬ、ビット線ＢＬは、それぞれ、トランジスタＳＳＴｒ、ＳＤＴｒの上方において延びている。ソース線ＳＬ、ビット線ＢＬは、それぞれ、例えば配線層Ｄ０、配線層Ｄ０の上方の配線層Ｄ１に形成される。

セルトランジスタＭＴｒ_０〜ＭＴｒ_１５は、半導体柱ＳＰおよび半導体柱ＳＰの表面の絶縁膜ＩＮ２（図５に示す）を含んでいる。半導体柱ＳＰは、例えばバックゲートＢＧの上方のシリコンからなる。１つのストリングＳｔｒを構成する２本の半導体柱ＳＰは、バックゲートＢＧ中の導電材料からなるパイプ層により接続されている。パイプ層はバックゲートトランジスタＢＴｒを構成する。絶縁膜ＩＮ２は、図５に示されるように、半導体柱ＳＰ上のトンネル絶縁膜ＩＮ２ｃ、絶縁膜ＩＮ２ｃ上の電荷トラップ層ＩＮ２ｂ、電荷トラップ層ＩＮ２ｂ上のブロック絶縁膜ＩＮ２ａを含む。電荷トラップ層ＩＮ２ｂは、絶縁材料からなる。

図３、図４に示されるように、セルトランジスタＭＴｒ_０〜ＭＴｒ_１５は、さらにｘ軸に沿って延びるワード線（制御ゲート）ＷＬ_０〜ＷＬ_１５をそれぞれ含む。ワード線ＷＬ_０〜ＷＬ_１５は、ロウデコーダ５によって、対応するＣＧ線ＣＧ（ＣＧ線ＣＧ_０〜ＣＧ_１５）に選択的に接続される。ＣＧ線ＣＧは、図３、図４には示されていない。セルトランジスタＭＴｒは、電荷トラップ層ＩＮ２ｂ中のキャリアの個数に基づいて定まるデータを不揮発に記憶する。

各ブロック中のｘ軸に沿って並ぶ複数のストリングＳｔｒの各セルトランジスタＭＴｒ_０のゲート電極（ゲート）は、ワード線ＷＬ_０に共通に接続されている。同様に、各ブロック中のｘ軸に沿って並ぶ複数のストリングＳｔｒの各セルトランジスタＭＴｒ_Ｘの各ゲートは、ワード線ＷＬ_Ｘに共通に接続されている。Ｘは、０またはｎ以下の自然数である。ワード線ＷＬ_０は、さらに１つのブロック中の全てのストリングＳｔｒによって共有されている。ワード線ＷＬ_１〜ＷＬ_７も、同様に共有されている。各ブロック中のｘ軸に沿って並び且つ同じワード線ＷＬと接続されている複数のセルトランジスタＭＴｒの集まりの記憶空間は１または複数のページを構成する。１ページは、例えば８Ｋバイトの大きさを有する。ワード線ＷＬ_０〜ＷＬ_１５は、その端において、階段状になっている。すなわち、あるワード線ＷＬは、その下方のワード線より長く、その上方のワード線より短く、表面が露出している。ワード線ＷＬ_０〜ＷＬ_１５は、それぞれ端部の露出した表面においてコンタクトプラグＣＣ_０〜ＣＣ_１５に接続されている。コンタクトＣＣは、配線層Ｄ０、コンタクトプラグＣＰ０を介して、配線層Ｍ１に接続されている。ワード線ＷＬ_０〜ＷＬ_１５の端部の露出した表面のうちでコンタクトプラグＣＣが形成されていない領域は、絶縁膜ＩＮ５により覆われている。

選択ゲートトランジスタＳＳＴｒ、ＳＤＴｒは、半導体柱ＳＰ、半導体柱ＳＰの表面のゲート絶縁膜（図示せず）を含み、さらにゲート（選択ゲート線）ＳＧＳＬ、ＳＧＤＬをそれぞれ含んでいる。

各ブロック中のｘ軸に沿って並ぶ複数のストリングＳｔｒの各ソース側選択ゲートトランジスタＳＳＴｒのゲートは、ソース側選択ゲート線ＳＧＳＬに共通に接続されている。選択ゲート線ＳＧＳＬはｘ軸に沿って延びている。選択ゲート線ＳＧＳＬは、ロウデコーダ５によって、ＳＧＳ線ＳＧＳ（図示せず）に選択的に接続される。隣接する２つのストリングＳｔｒの各トランジスタＳＳＴｒの第１端は、同じソース線ＳＬに接続されている。１ブロック中のソース線ＳＬは、相互に接続されている。

各ブロックＭＢ中のｘ軸に沿って並ぶ複数のストリングＳｔｒの各ドレイン側選択ゲートトランジスタＳＤＴｒのゲートは、ドレイン側選択ゲート線ＳＧＤＬに共通に接続されている。選択ゲート線ＳＧＤＬはｘ軸に沿って延びている。ｙ軸に沿って並び且つ１ブロック中の全てのストリングＳｔｒの各トランジスタＳＤＴｒの第１端は、同じビット線ＢＬに接続されている。

上記のように、各ブロック中のｘ軸に沿って並ぶ（相違するビット線ＢＬと接続された）複数のストリングＳｔｒは、選択ゲート線ＳＧＳＬ、ＳＧＤＬ、ワード線ＷＬ_０〜ＷＬ_１５を共有する。このｘ軸に沿って並び且つ選択ゲート線ＳＧＳＬ、ＳＧＤＬ、ワード線ＷＬ_０〜ＷＬ_１５を共有する複数のストリングＳｔｒはストリング群として引用される。同じストリングに属し且つ同じワード線と接続されている複数のセルトランジスタＭＴｒは、１または複数のページを構成するためのトランジスタの組に相当する。

ワード線ＷＬの外側の周辺回路領域にも、周辺回路の一部（例えば、ロウデコーダ５等）を構成するトランジスタＴｒ、配線層Ｍ０、Ｍ１、プラグＣＳ、Ｖ１等が形成されている。配線層Ｍ１は、プラグＣＰ０、配線層Ｄ０、プラグＣＰ１、配線層Ｄ１、プラグＣＰ２を介して最上の配線層Ｄ２に電気的に接続されている。図３、図４において要素が設けられていない個所は、層間絶縁膜（図示せず）により埋め込まれている。

図６は、第１実施形態の半導体記憶装置の一部のレイアウトを、各要素（素子、配線、回路等）のｚ軸に沿った方向での相互の位置関係を表現することなく、示している。図６は、プレーン０について、８本のビット線ＢＬ０＜７：０＞を例として示している。以下に示す要素も、８本のビット線の例示に基づいた個数が示されている。ビット線ＢＬ０＜７：０＞は、プレーン０中のストリングと接続されている。

ビット線ＢＬ０＜７：０＞は、センスアンプユニットＳＡ０＜７＞〜ＳＡ０＜０＞の各々の一端とそれぞれ接続されている。センスアンプユニットＳＡ０＜０＞〜ＳＡ０＜７＞は、プレーン０のためのセンスアンプ３の一部であり、プレーン０のための領域内（例えばメモリセルアレイのｚ軸に沿って下方）に位置する。センスアンプユニットＳＡ０＜０＞〜ＳＡ０＜７＞の各々の他端は、スイッチ（図示せず）を介して共用のデータバスＤＢＵＳに接続されている。データバスＤＢＵＳは、例えば配線層Ｍ１に形成されている。データＤＢＵＳは、プレーン０内の領域からプレーン１内の領域に亘る。データバスＤＢＵＳは、図１のセンスアンプ３とページバッファ４の境界をまたぐ要素である。

センスアンプユニットＳＡ０＜０＞〜ＳＡ０＜７＞のうちのスイッチによって選択された１つが、データバスＤＢＵＳに接続される。センスアンプユニットＳＡ０＜０＞〜ＳＡ０＜７＞の各々は、例えば、１組のセンスアンプ回路ＳＡ、ラッチＳＤＬ、ＬＤＬ、ＵＤＬを含んでいる。センスアンプ回路ＳＡＣは、対応するビット線上の、対応するメモリセルからの信号をセンスおよび増幅する。ラッチＳＤＬ、ＬＤＬ、ＵＤＬは、データを一時的に保持する。センスアンプ回路ＳＡ、ラッチＳＤＬ、ＬＤＬ、ＵＤＬは、例えば、トランジスタＴｒ、配線層Ｍ０、Ｍ１、プラグＣＳ、Ｖ１等により形成される。

図６は、また、プレーン１について、８本のビット線ＢＬ０＜７：０＞を例として示している。以下に示す要素も、８本のビット線の例示に基づいた個数が示されている。ビット線ＢＬ１＜７：０＞は、プレーン１中のストリングと接続されている。

ビット線ＢＬ１＜７：０＞は、センスアンプユニットＳＡ１＜７＞〜ＳＡ１＜０＞の各々の一端とそれぞれ接続されている。センスアンプユニットＳＡ１＜０＞〜ＳＡ１＜７＞は、プレーン１のためのセンスアンプ３の一部であり、プレーン１のための領域内（例えばメモリセルアレイのｚ軸に沿って下方）に位置する。センスアンプユニットＳＡ１＜０＞〜ＳＡ１＜７＞の各々の他端は、スイッチ（図示せず）を介して共用のデータバスＤＢＵＳに接続されている。センスアンプユニットＳＡ１＜０＞〜ＳＡ１＜７＞のうちのスイッチによって選択された１つが、データバスＤＢＵＳに接続される。センスアンプユニットＳＡ１＜０＞〜ＳＡ１＜７＞の各々は、例えば、１組のセンスアンプ回路ＳＡＣ、ラッチＳＤＬ、ＬＤＬ、ＵＤＬを含んでいる。

データバスＤＢＵＳはまた、ラッチＸＤＬ０＜０＞〜ＸＤＬ０＜７＞（ＸＤＬ０＜７：０＞）に、それぞれのスイッチ（図示せず）を介して接続されている。ラッチＸＤＬ０＜０＞〜ＸＤＬ０＜７＞は、プレーン０のためのページバッファ４の一部を構成する。ラッチＸＤＬ０＜０＞〜ＸＤＬ０＜７＞は、それぞれセンスアンプユニットＳＡ０＜０＞〜ＳＡ０＜７＞のためのデータを保持するためのものであり、例えば、トランジスタＴｒ、配線層Ｍ０、Ｍ１、プラグＣＳ、Ｖ１等により形成される。スイッチによって、ラッチＸＤＬ０＜０＞〜ＸＤＬ０＜７＞のうちの選択された１つは、データバスＤＢＵＳを介して、センスアンプユニットＳＡ０＜０＞〜ＳＡ０＜７＞の対応する１つに接続される。この接続のための選択は、例えば、シーケンサ１５およびカラムデコーダ８により制御される。

データバスＤＢＵＳはまた、ラッチＸＤＬ１＜０＞〜ＸＤＬ１＜７＞（ＸＤＬ１＜７：０＞）に、それぞれのスイッチ（図示せず）を介して接続されている。ラッチＸＤＬ１＜０＞〜ＸＤＬ１＜７＞は、プレーン１のためのページバッファ４の一部を構成する。ラッチＸＤＬ１＜０＞〜ＸＤＬ１＜７＞は、それぞれセンスアンプユニットＳＡ１＜０＞〜ＳＡ１＜７＞のためのデータを保持するためのものである。スイッチによって、ラッチＸＤＬ１＜０＞〜ＸＤＬ１＜７＞のうちの選択された１つは、データバスＤＢＵＳを介して、センスアンプユニットＳＡ１＜０＞〜ＳＡ１＜７＞の対応する１つに接続される。この接続のための選択は、例えば、シーケンサ１５およびカラムデコーダ８により制御される。

ラッチＸＤＬ０＜７：０＞、ラッチＸＤＬ１＜７：０＞は、例えばプレーン１内に位置する。ラッチＸＤＬ０＜７：０＞、ＸＤＬ１＜７：０＞は、例えば隣接しており、例えばプレーン１のプレーン０と反対側の縁に位置する。

ラッチＸＤＬ０＜７＞〜ＸＤＬ０＜０＞は、それぞれデータバスＸＢＵＳ＜７＞〜ＸＢＵＳ＜０＞（ＸＢＵＳ＜７：０＞）と、それぞれのスイッチを介して接続されている。この接続のための選択は、例えば、シーケンサ１５およびカラムデコーダ８により制御される。ラッチＸＤＬ１＜７＞〜ＸＤＬ１＜０＞も、それぞれデータバスＸＢＵＳ＜７＞〜ＸＢＵＳ＜０＞と、それぞれのスイッチを介して接続されている。この接続のための選択は、例えば、シーケンサ１５およびカラムデコーダ８により制御される。データバスＸＢＵＳ＜０＞〜ＸＢＵＳ＜７＞は、図２のプレーン０、１のためのページバッファ４とデータバス７との間の要素であり、例えば配線Ｄ２に形成されている。データバスＸＢＵＳ＜７：０＞は、ラッチＸＤＬ０＜７：０＞およびラッチＸＤＬ１＜７：０＞のうちの選択された一方に接続される。この接続のための選択は、例えば、シーケンサ１５およびカラムデコーダ８により制御される。

データバスＸＢＵＳ＜７：０＞は、レシーバ回路Ｒと接続される。レシーバ回路Ｒは、例えば、図２のデータバス７のための要素の１つである。データバスＸＢＵＳ＜７：０＞上の信号は、図２のデータバス７およびシリアルアクセスコントローラ１１を介して、Ｉ／Ｏインターフェース１２中パッド上に現れる。

ここまでは、２つのプレーンの例について説明した。しかしながら、３つ以上のプレーンの例に対しても第１実施形態は適用可能である。すなわち、データバスＤＢＵＳは、本実施形態の適用対象の全てのプレーンを通過し、全てのプレーンのセンスアンプユニットと接続可能に構成されている。また、データバスは、これら全てのプレーンのためのラッチＸＤＬと接続可能に構成されている。各プレーン用のラッチＸＤＬは、全てのプレーンのいずれか１つのある領域内にまとめられる。そして、これらプレーンは、データバスＸＢＵＳを共用する
以上説明したように、第１実施形態に係る半導体記憶装置によれば、データバスＤＢＵＳは複数のプレーンで共用され、データバスＤＢＵＳと接続された各プレーン用ラッチＸＤＬは１つのプレーン内の１か所にまとめられ、データバスＸＢＵＳも複数のプレーンで共用される。各プレーン用ラッチ群ＸＤＬが１か所にまとめられるため、各プレーン用ラッチＸＤＬと、Ｉ／Ｏインターフェース１２との間の距離は、相互にほぼ一致する。このため、プレーンごとに、ラッチＸＤＬからＩ／Ｏインターフェース１２までのデータ転送速度のばらつきを考慮した制御が行われる必要が無い。このことは、半導体記憶装置１の動作マージンを高め、半導体記憶装置１の高速動作に寄与し得る。

各プレーン用ラッチＸＤＬと、Ｉ／Ｏインターフェース１２との間の距離を相互に一致させるために、第１実施形態とは異なるレイアウトも考えられる。図７、図８には、２つのそのようなレイアウトが示されている。図７、図８に示されるように、図１の構成をベースとしてプレーン０、１が線対称に構成される。すなわち、ラッチＸＤＬ０＜７：０＞はプレーン１側に位置し、ラッチＸＤＬ１＜７：０＞はプレーン０側に位置する。

図７では、ラッチＸＤＬ０＜７：０＞およびラッチＸＤＬ１＜７：０＞は、データバスＸＢＵＳ＜７：０＞と接続される。共用のデータバスＸＢＵＳ＜７：０＞は、プレーン０、１の間で延び、プレーン間でレシーバＲと接続される。このレイアウトも、ラッチＸＤＬ０＜７：０＞、ＸＤＬ１＜７：０＞からＩ／Ｏインターフェース１２までのデータ転送速度を揃えることができる。

一方、図８では、データバスＸＢＵＳ０＜７：０＞およびデータバスＸＢＵＳ１＜７：０＞は、プレーン０、１の間で延び、それぞれプレーン間でレシーバＲ０およびＲ１と接続される。このレイアウトでも、ラッチＸＤＬ０＜７：０＞、ＸＤＬ１＜７：０＞からＩ／Ｏインターフェース１２までのデータ転送速度を揃えることができる。また、データバスＸＢＵＳ＜７：０＞がプレーン０とプレーン１に亘らないため、図７のレイアウトよりも配線の自由度は高い。

図７、図８のレイアウトと異なり、第１実施形態によれば、データバスＸＢＵＳがプレーン相互間に亘ることもなく、プレーン相互間にレシーバ回路が配置される必要もない。代わりに、第１実施形態では、レシーバ回路Ｒは、プレーンの配列の外側に配置させることが可能で、このことはプレーン相互間に設けるよりも容易である。よって、第１実施形態によれば、上記のように、配線および要素の配置の自由度を下げることなく、各プレーン用のラッチＸＤＬからＩ／Ｏインターフェース１２までのデータ転送速度を揃えることができる。

（第２実施形態）
第２実施形態は、第１実施形態の応用であり、一時ラッチをさらに含んでいる。

図９は、第２実施形態の半導体記憶装置の一部のレイアウトを、各要素（素子、配線、回路等）のｚ軸に沿った方向での相互の位置関係を表現することなく、示している。図９に示されるように、第２実施形態の半導体記憶装置１は、第１実施形態（図６）の構成をベースとして有し、一時ラッチＴＬをさらに含んでいる。一時ラッチＴＬは、第１実施形態のデータバスＤＢＵＳ中に挿入されており、データバスＤＢＵＳ上のデータを一時的に保持する。データＤＢＵＳの一時ラッチＴＬよりプレーン０側の部分およびプレーン１側の部分を、それぞれＤＢＵＳ＿ＦＡＲおよびＤＢＵＳ＿ＮＥＡＲと称する。一時ラッチＴＬは、例えば、トランジスタＴｒ、配線層Ｍ０、Ｍ１、プラグＣＳ、Ｖ１等により形成される。一時ラッチＴＬは、プレーン０内の領域にあることが描かれているが、プレーン１内に位置していてもよい。第２実施形態のその他の特徴については、第１実施形態の記述が当てはまる。

図１０、図１１は、第２実施形態に係るデータ転送の例を示している。図１０は、遠いプレーン０からのラッチＸＤＬ（ＸＤＬ０＜７：０＞）への集中的なデータ転送を示している。図１１は、プレーン０、１から並行したラッチＸＤＬ（ＸＤＬ０＜７：０＞、ＸＤＬ１＜７：０＞）へのデータ転送を示している。以下の説明中のラッチＳＤＬ０＜０＞〜ＳＤＬ０＜７＞は、センスアンプユニットＳＡ０＜０＞〜ＳＡ０＜７＞にそれぞれ含まれており、また、ラッチＳＤＬ１＜０＞〜ＳＤＬ１＜７＞は、センスアンプユニットＳＡ１＜０＞〜ＳＡ１＜７＞にそれぞれ含まれている。以下の説明では、ラッチＳＤＬは、対応するセンスアンプユニットＳＡからのデータをすでに保持しているものとする。

図１０、図１１の上段において、ラッチＳＤＬからラッチＴＬへのデータバスＤＢＵＳ＿ＦＡＲを介したデータ転送は、内部に「Far」との記述を含んだブロックにより表現されている。また、ラッチＴＬからラッチＸＤＬへのデータバスＤＢＵＳ＿ＮＥＡＲを介したデータ転送は、内部に「Near」との記述を含んだブロックにより表現されている。図１０、図１１の上段において、ＸＤＬ０＜０＞〜ＸＤＬ０＜７＞との記述を伴った行は、対応するラッチＸＤＬ０＜０＞〜ＸＤＬ１＜７＞に対応するラッチＳＤＬ０＜０＞〜ＳＤＬ０＜７＞を起点とするデータ転送を示している。また、ＸＤＬ１＜０＞〜ＸＤＬ１＜７＞との記述を伴った行は、対応するラッチＸＤＬ１＜０＞〜ＸＤＬ１＜７＞に対応するラッチＳＤＬ１＜０＞〜ＳＤＬ１＜７＞を起点とするデータ転送を示している。図１０、図１１の下段は、ラッチＳＤＬ、ＴＬ、ＸＤＬをそれぞれ集合的に描いており、また、これらの要素のハッチングと、上段中の対応する要素を起点とするデータ転送を示すブロックのハッチングは一致している。

図１０に示されるように、時刻Ｔ０からＴ１の間に、ラッチＳＤＬ０＜０＞からラッチＴＬにデータが転送される。次いで、時刻Ｔ１〜Ｔ２の間に、ラッチＳＤＬ０＜０＞からのデータが、ラッチＴＬからラッチＸＤＬ０＜０＞に転送される。また、時刻Ｔ１〜Ｔ２の間に、ラッチＳＤＬ０＜１＞からラッチＴＬにデータが転送される。同様に、時刻Ｔ２からＴ３の間に、ラッチＳＤＬ０＜１＞からのデータが、ラッチＴＬからラッチＸＤＬ０＜１＞に転送され、かつラッチＳＤＬ０＜２＞からラッチＴＬにデータが転送される。以下、同様である。このように、あるラッチＳＤＬからのデータがデータバスＤＢＵＳ＿ＮＥＡＲを介してラッチＴＬからラッチＸＤＬに転送されるのと並行して、別のラッチＳＤＬからラッチＴＬにデータバスＤＢＵＳ＿ＦＡＲを介してデータが転送される。このようなインターリーブにより、ラッチＴＬを介さない場合に比べて、遠いプレーン０中のラッチＳＤＬからＸＤＬへの転送を一部隠蔽して、データ転送を高速化できる。また、データバスＤＢＵＳにラッチＴＬを挿入することにより、データバスＤＢＵＳの負荷を軽減できる。

図１１に示されるように、時刻Ｔ１０からＴ１１の間に、ラッチＳＤＬ１＜０＞からデータがラッチＸＤＬ１＜０＞に転送される。また、時刻Ｔ１０からＴ１１の間に、ラッチＳＤＬ０＜０＞からデータがラッチＴＬに転送される。次いで、時刻Ｔ１１〜Ｔ１２の間に、ラッチＳＤＬ０＜０＞からのデータが、ラッチＴＬからラッチＸＤＬ０＜０＞に転送される。時刻Ｔ１２からＴ１３の間に、ラッチＳＤＬ１＜１＞からデータがラッチＸＤＬ１＜１＞に転送される。また、時刻Ｔ１２からＴ１３の間に、ラッチＳＤＬ０＜１＞からデータがラッチＴＬに転送される。次いで、時刻Ｔ１３〜Ｔ１４の間に、ラッチＳＤＬ０＜１＞からのデータが、ラッチＴＬからラッチＸＤＬ０＜１＞に転送される。以下、同様である。このように、プレーン１でラッチＳＤＬからデータバスＤＢＵＳ＿ＮＥＡＲを介してラッチＸＤＬにデータが転送されるのと並行して、プレーン０でラッチＳＤＬからデータバスＤＢＵＳ＿ＦＡＲを介してラッチＴＬへデータが転送される。すなわち、相違するプレーンで、データバスＤＢＵＳ＿ＮＥＡＲとＤＢＵＳ＿ＦＡＲを介してデータが並行して転送される。このようなインターリーブにより、ラッチＴＬを介さない場合に比べて、遠いプレーン０中のラッチＳＤＬからＸＤＬへの転送を一部隠蔽して、データ転送を高速化できる。また、データバスＤＢＵＳにラッチＴＬを挿入することにより、データバスＤＢＵＳの負荷を軽減できる。

データの転送の順序は、上記の例に限られない。例えば、ラッチＳＤＬ＜０＞〜ＳＤＬ＜７＞への昇順ではなく、任意の順序が可能である。

以上説明したように、第２実施形態に係る半導体記憶装置によれば、第１実施形態と同じく、データバスＤＢＵＳは複数のプレーンで共用され、データバスＤＢＵＳと接続された各プレーン用ラッチＸＤＬは１つのプレーン内の１か所にまとめられ、データバスＸＢＵＳも複数のプレーンで共用される。このため、第１実施形態と同じ利点を得られる。さらに、第２実施形態によれば、データバスＤＢＵＳ中にラッチＴＬが設けられる。ラッチＴＬを用いたデータ転送のインターリーブによりデータ転送を一部隠蔽して、半導体記憶装置１の動作を高速化できる。

その他、各実施形態は、上記のものに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。例えば、上記各実施形態に示される全構成要件から幾つかの構成要件が削除されても、この構成要件が削除された構成が実施形態として抽出され得る。

１…半導体記憶装置、２…メモリセルアレイ、３…センスアンプ、４…ページバッファ、５…ロウデコーダ、７…データバス、８…カラムデコーダ、１１…シリアルアクセスコントローラ、１２…Ｉ／Ｏインターフェース、１３…ＣＧドライバ、１４…電圧発生回路、
１５…シーケンサ、１６…コマンドユーザインターフェース、１７…オシレータ、ＢＬ…ビット線、ＳＡ…センスアンプユニット、ＤＢＵＳ、ＸＢＵＳ…データバス、ＳＤＬ、ＵＤＬ、ＬＤＬ、ＸＤＬ…ラッチ、Ｒ…レシーバ回路。

Claims (5)

1. 第１領域中に位置し、前記第１領域中のメモリセルからの信号を増幅する第１センスアンプと、
   第２領域中に位置し、前記第２領域中のメモリセルからの信号を増幅する第２センスアンプと、
   前記第１、第２センスアンプと接続され、前記第１、第２領域を通過するバスと、
   前記第２領域中に位置し、前記バスと接続された第１ラッチと、
   前記第２領域中に位置し、前記バスと接続された第２ラッチと、
   を具備することを特徴とする半導体記憶装置。
2. 前記第１、第２ラッチと、前記半導体記憶装置のパッドとの間で信号を転送する第２バスをさらに具備することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記バスに挿入された第３ラッチをさらに具備することを特徴とする請求項２に記載の半導体記憶装置。
4. 前記バスを介した前記第１センスアンプから前記第３ラッチへのデータの転送と、前記バスを介した前記第３ラッチから前記第１ラッチへのデータの転送または前記第２センスアンプから前記第２ラッチへのデータの転送を並行して行う制御回路をさらに具備する請求項３に記載の半導体記憶装置。
5. 前記半導体記憶装置がＢｉＣＳメモリであり、前記第１、第２センスアンプおよび前記バスが前記メモリセルと基板との間に位置することを特徴とする請求項４に記載の半導体記憶装置。

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