JP2017004582A - 半導体記憶装置 - Google Patents
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Abstract
Description
1−1.構成
図1は、第1実施形態に係るメモリシステムの機能ブロックを示す。図1に示されるように、メモリシステム1は、NAND型フラッシュメモリ(メモリ装置、半導体記憶装置)100、メモリコントローラ(コントローラ)200を含む。メモリシステム1は、さらに、ホスト機器300を含み得る。
第1実施形態のメモリシステム1の動作の例が以下に記述される。メモリシステム1の種々の動作のうち、書き込みおよび読み出しの際のコントローラ200およびメモリ100の動作が記述される。以下の記述は、1セルトランジスタMT当たり2ビットのデータの保持に基づく。そこで、まず、図6を参照して、1セルトランジスタMT当たり2ビットのデータを保持する方法が記述される。図6は、1セルトランジスタ当たり2ビットの書き込みの前および後におけるセルトランジスタの閾値電圧分布を示す。
図7を参照して、書き込みの際のコントローラ200およびメモリ100の動作の例が記述される。図7は、第1実施形態の書き込みの際のタイミングチャートを示し、フルシーケンスでの書き込みの例に関する。
図11および図12を参照して、読み出しの際のコントローラ200およびメモリ100の動作の例が記述される。図11および図12は、第1実施形態のメモリシステムでの読み出し際のタイミングチャートを示す。
第1実施形態によれば、以下の利点を得られる。まず、比較のために、メモリでのデータの入出力のための1つのデータラッチ(例えばデータラッチXDL)のみを有するメモリに対するフルシーケンス書き込みの例が図13を参照して記述される。図13に示されるように、コントローラは、書き込みコマンドUUh、アドレス信号Add1、データLowerDIN、コマンドWWhをメモリに送信する。アドレス信号Add1は、ブロック、ストリング、およびワード線、ならびに上位ページまたは下位ページを指定する。受け取られたデータLowerDINはデータラッチXDLに保持される。コマンドWWhは1ページ目のデータが送信されたことを示し、メモリはコマンドWWhを受け取ると、ポンプセットアップを行い、データLowerDINをデータラッチ(例えばデータラッチLDL)に転送し(XtoL)、ポンプリカバリを行う。データLowerDINの転送の完了により、データラッチXDLは再びデータを受け入れることができる。
第2実施形態に係るNAND型フラッシュメモリが、図15〜図20を参照して記述される。
第2実施形態に係るNAND型フラッシュメモリは、センスアンプモジュール11およびページバッファ12の構成の点において、第1実施形態と異なる。その他の構成については、第1実施形態と同じである。
第2実施形態のメモリシステム1の動作の例が以下に記述される。特に、2つの書き込みのケースにおけるコントローラ200およびメモリシステム100の動作が記述される。第1の書き込みは、通常の書き込みである。第2の書き込みは、書き込み中に割り込み処理が入った場合の書き込みである。
第1書き込み例が、図17を参照して記述される。図17は、第2実施形態のメモリシステムでの書き込みの際のタイミングチャートを示し、1つの書き込みコマンド80hで1ページの大きさのデータの書き込みを指示し、かつ複数のページへの連続した書き込みの指示の例に基づく。書き込みの開始の時点で、データラッチXDL0およびXDL1は、いずれもデータを保持していない。
第2書き込み例が、図18を参照して記述される。図18は、第2実施形態のメモリシステムでの書き込みの際のタイミングチャートを示す。図18に示されるように、コントローラ200は、時刻t41から、書き込みコマンド80h、アドレス信号Add1、書き込みデータData1をメモリ100に送信する。メモリ100が書き込みデータData1を受け取り始めると、シーケンサ17は書き込みデータData1をデータラッチXDL0およびXDL1の空いている方(例えばデータラッチXDL0。以下の記述はこの例に則る。)に保持し始める。
第2実施形態の構成において、第1実施形態の動作が行われることも可能である。すなわち、書き込みの際は、フルシーケンス書き込みのための上位ページおよび下位ページのデータが、1つの書き込みコマンドの後に、続けてメモリ100により受け取られる。読み出しの際は、1つの読み出しコマンドに応答して、上位ページのデータおよび下位ページのデータの一方がデータラッチXDL0およびXDL1の一方に、他方がデータラッチXDL0およびXDL1の他方に保持される。
第2実施形態によれば、以下の利点を得られる。まず、比較のために、入出力のための1つのデータラッチ(例えばデータラッチXDL)のみを有するメモリに対する複数ページへの連続した書き込みの例が図19を参照して記述される。図19に示されるように、メモリ100は、データData1およびコマンド15hを受け取ると、時刻t52においてビジー状態に移行する。データData1を用いた演算のためにデータData1のデータラッチSDL、LDL、またはUDLへの繰り返しの転送が必要であり、そのためにデータData1によりデータラッチXDLが使用されているからである。また時刻t52からデータData1のセルトランジスタへの書き込みが開始する。
第3実施形態に係るNAND型フラッシュメモリが、図21〜図24を参照して記述される。第3実施形態は第2実施形態に基づき、メモリ100はセンスアンプモジュール11とページバッファ12との間においてXOR(排他的論理和)演算回路をさらに含んでいる。
第3実施形態に係るNAND型フラッシュメモリは、センスアンプモジュール11およびページバッファ12の構成の点において、第2実施形態と異なる。その他の構成については、第2実施形態と同じである。
まず、メモリシステム1の動作の説明に先立ち、XOR演算回路50の動作が記述される。
3−3.効果(利点)
第3実施形態によれば、第2実施形態と同じく、メモリ100は、データバスIOBUSと接続された2つのデータラッチXDL0およびXDL1を有する。このため、第2実施形態と同じ利点を得られる。
第1〜第3実施形態において、以下の動作および構成が使用されてもよい。
Claims (5)
- メモリセルと接続され、複数のビットのデータを保持する第1データラッチと、
前記メモリセルと接続され、複数のビットのデータを保持する第2データラッチと、
入出力回路と接続され、複数のビットのデータを保持する第3データラッチと、
前記入出力回路と接続され、複数のビットのデータを保持する第4データラッチと、
前記第1データラッチと前記第2データラッチを接続し、第1幅を有する第1データバスと、
前記第3データラッチと前記第1データバスを接続し、前記第1幅より小さい幅を有する第2データバスと、
を具備する半導体記憶装置。 - 前記第1乃至第4データラッチは、各々、i個のカラムからなり、
前記半導体記憶装置は、2×i個のカラムのうちの少なくとも1つを指定する信号を認識する、
請求項1に記載の半導体記憶装置。 - 前記第2データバスは、さらに前記第4データラッチと前記第1データバスを接続する、
請求項1に記載の半導体記憶装置。 - 前記第4データラッチと前記第1データバスを接続し、前記第1幅より小さい幅を有する第3データバスをさらに具備する、
請求項1に記載の半導体記憶装置。 - 前記第1データバスと前記第3および第4データラッチとの間に設けられた演算回路をさらに具備する、
請求項4に記載の半導体記憶装置。
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