TW201643874A

TW201643874A - 半導體記憶裝置

Info

Publication number: TW201643874A
Application number: TW105107654A
Authority: TW
Inventors: Yasushi Nagadomi; Satoru Hoshi
Original assignee: Toshiba Kk
Priority date: 2015-06-12
Filing date: 2016-03-11
Publication date: 2016-12-16
Also published as: CN106251901B; JP2017004582A; TWI618080B; US20160365154A1; JP6359491B2; CN106251901A

Abstract

本發明之實施形態提供一種動作速度得到提高之半導體記憶裝置。實施形態之半導體記憶裝置包含：記憶胞陣列；感測放大器，其與上述記憶胞陣列連接；第1資料鎖存器，其與輸入輸出電路連接；第2資料鎖存器，其與上述輸入輸出電路連接；資料匯流排，其連接於上述感測放大器、上述第1資料鎖存器及上述第2資料鎖存器；及第3資料鎖存器，其連接於上述資料匯流排，且配置於上述感測放大器與上述第1資料鎖存器或上述第2資料鎖存器之間。

Description

半導體記憶裝置

[相關申請案]

本申請案享受以日本專利申請案2015-119512號(申請日：2015年6月12日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。

本發明之實施形態係關於一種半導體記憶裝置。

已知有記憶胞三維地排列之NAND(反及)型快閃記憶體。

本發明之實施形態提供一種動作速度得到提高之半導體記憶裝置。

實施形態之半導體記憶裝置包含：記憶胞陣列；感測放大器，其與上述記憶胞陣列連接；第1資料鎖存器，其與輸入輸出電路連接；第2資料鎖存器，其與上述輸入輸出電路連接；資料匯流排，其連接於上述感測放大器、上述第1資料鎖存器及上述第2資料鎖存器；及第3資料鎖存器，其連接於上述資料匯流排，且配置於上述感測放大器與上述第1資料鎖存器或上述第2資料鎖存器之間。

00h‧‧‧讀出指令

1‧‧‧記憶體系統

10‧‧‧記憶胞陣列

10h‧‧‧指令

11‧‧‧感測放大器模組

12‧‧‧頁緩衝器

13‧‧‧行解碼器

14‧‧‧列解碼器

15‧‧‧輸入輸出電路

15h‧‧‧指令

16‧‧‧電壓產生電路

17‧‧‧定序器

30h‧‧‧讀出開始指令

50‧‧‧XOR運算電路

50g‧‧‧隨機數種子產生部

51‧‧‧隨機化電路

52‧‧‧解碼電路

80h‧‧‧寫入指令

100‧‧‧記憶裝置

200‧‧‧控制器

201‧‧‧主機介面電路

202‧‧‧RAM

203‧‧‧CPU

204‧‧‧緩衝記憶體

205‧‧‧NAND介面電路

300‧‧‧主機裝置

A‧‧‧節點

A‧‧‧位準

A0~A38‧‧‧位元

Add‧‧‧位址資料

Add1‧‧‧位址資料

Add2‧‧‧位址資料

Add3‧‧‧位址資料

B‧‧‧位準

BL(BL0~BL(k-1))‧‧‧位元線

BLK(BLK0、BLK1、BLK2、…)‧‧‧區塊

C‧‧‧位準

Data1‧‧‧資料

Data1(a)‧‧‧資料

Data1(b)‧‧‧資料

Data1(c)‧‧‧資料

Data2‧‧‧資料

Data3‧‧‧資料

DBUS‧‧‧資料匯流排

DBUS0‧‧‧資料匯流排

DBUS0a‧‧‧資料匯流排

DBUS1‧‧‧資料匯流排

DBUS1a‧‧‧資料匯流排

DBUS2‧‧‧資料匯流排

E‧‧‧位準

I/O‧‧‧輸入輸出

IOBUS‧‧‧資料匯流排

LBUS‧‧‧資料匯流排

LBUS[0]~LBUS[15]‧‧‧資料匯流排

LDL‧‧‧資料鎖存器

LDLC‧‧‧資料鎖存電路

LDLU‧‧‧資料鎖存器群

LowerDOUT‧‧‧下位頁之讀出資料

LowerDIN‧‧‧上位頁之資料

MT(MT0~MT7)‧‧‧記憶胞電晶體

NMOS0‧‧‧電晶體

NMOS1‧‧‧電晶體

NMOS3‧‧‧電晶體

NMOS4‧‧‧電晶體

NS‧‧‧NAND串

R/B‧‧‧待命、忙碌信號

SA‧‧‧感測放大器

SAC‧‧‧感測放大器電路

SAU‧‧‧感測放大器群

SDL‧‧‧資料鎖存器

SDLC‧‧‧資料鎖存電路

SDLU‧‧‧資料鎖存器群

SGD‧‧‧選擇閘極線

SGDx‧‧‧選擇閘極線

SGS‧‧‧選擇閘極線

ST1‧‧‧選擇閘極電晶體

ST2‧‧‧選擇閘極電晶體

SU(SU0、SU1、SU2…)‧‧‧串單元

SW01‧‧‧開關

SW02‧‧‧開關

SW03‧‧‧開關

SW10‧‧‧開關

SW11‧‧‧開關

SW12‧‧‧開關

SW20‧‧‧開關

SW21‧‧‧開關

SW22‧‧‧開關

SW30‧‧‧開關

SW40‧‧‧開關

SW41‧‧‧開關

t1~t73‧‧‧時刻

U(U[0]~U[15])‧‧‧單元

UDL‧‧‧資料鎖存器

UDLC‧‧‧資料鎖存電路

UDLU‧‧‧資料鎖存器群

UpperDIN‧‧‧上位頁之資料

UpperDOUT‧‧‧上位頁之讀出資料

UUh‧‧‧寫入指令

VA‧‧‧讀出電壓

VB‧‧‧讀出電壓

VC‧‧‧讀出電壓

WL‧‧‧字元線

WLm‧‧‧字元線

WWh‧‧‧指令

X0h‧‧‧讀出指令

X1h‧‧‧指令

X2h‧‧‧指令

XDL0‧‧‧資料鎖存器

XDL0C[0]~XDL0C[15]‧‧‧資料鎖存電路

XDL0U‧‧‧資料鎖存器群

XDL1‧‧‧資料鎖存器

XDL1C[0]~XDL1C[15]‧‧‧資料鎖存電路

XDL1U‧‧‧資料鎖存器群

XXh‧‧‧前綴指令

Y0h‧‧‧讀出指令

Y2h‧‧‧指令

Y3h‧‧‧指令

YYh‧‧‧前綴指令

ZZh‧‧‧指令

圖1表示第1實施形態之記憶體系統之功能區塊。

圖2表示第1實施形態之記憶體之功能區塊。

圖3表示第1實施形態之記憶體之區塊。

圖4表示第1實施形態之記憶體之感測放大器模組及頁緩衝器之功能區塊。

圖5表示第1實施形態之記憶體之感測放大器模組及頁緩衝器之一部分之要素及連接。

圖6(a)、(b)表示每1個胞電晶體2位元之寫入之前及之後之胞電晶體之臨限值電壓之分佈。

圖7表示第1實施形態之記憶體系統中之寫入時之時序圖。

圖8表示第1實施形態之記憶體系統中之位址信號之詳細情況。

圖9表示藉由第1實施形態之記憶體控制器而識別之記憶空間與記憶體之實際之記憶空間之例。

圖10表示需要上位頁及下位頁之指定之位址信號之例。

圖11表示第1實施形態之記憶體系統中之讀出時之時序圖。

圖12表示第1實施形態之記憶體系統中之讀出時之時序圖。

圖13表示參考用之記憶體系統中之寫入時之時序圖。

圖14表示參考用之記憶體系統中之讀出時之時序圖。

圖15表示第2實施形態之記憶體之感測放大器模組及頁緩衝器之一部分之要素及連接。

圖16表示第2實施形態之記憶體之感測放大器模組及頁緩衝器之一部分之要素及連接。

圖17表示第2實施形態之記憶體系統中之寫入時之時序圖。

圖18表示第2實施形態之記憶體系統中之寫入時之時序圖。

圖19表示參考用之記憶體系統中之寫入時之時序圖。

圖20表示參考用之記憶體系統中之寫入時之時序圖。

圖21表示第3實施形態之記憶體之感測放大器模組及頁緩衝器之一部分之要素及連接。

圖22表示第3實施形態之記憶體之一部分之要素及連接。

圖23表示第3實施形態之記憶體系統中之寫入時之時序圖。

圖24表示參考用之記憶體系統中之寫入時之時序圖。

以下，參照圖式對實施形態進行記述。於以下之記述中，具有大致相同之功能及構成之構成要素標註相同符號，並省略重複之說明。又，關於某實施形態之記述全部只要未明示性地或自明性地排除，則亦適用為其他實施形態之記述。

[第1實施形態]

1-1.構成

圖1表示第1實施形態之記憶體系統之功能區塊。如圖1所示，記憶體系統1包含NAND型快閃記憶體(記憶體裝置，半導體記憶裝置)100、記憶體控制器(控制器)200。記憶體系統1可進而包含主機機器300。

主機機器300係對控制器200命令記憶體100中之讀出、寫入、及刪除等動作。

控制器200基於來自主機機器300之命令，控制記憶體100。控制器200包含主機介面電路201、RAM(random access memory，隨機存取記憶體)202、CPU(central processing unit，中央處理單元)203、緩衝記憶體204、及NAND介面電路205。主機介面電路201經由控制器匯流排而與主機機器300連接，並掌管記憶體控制器200與主機機器300之通訊。

NAND介面電路205經由NAND匯流排而與記憶體100連接，並掌管記憶體控制器200與記憶體100之通訊。NAND匯流排包含I/O(input/output，輸入輸出)匯流排。I/O匯流排具有複數(例如8位元)之寬度，傳遞資料、指令、及位址信號等要素。NAND匯流排又傳送各種控制信號。控制信號包含待命、忙碌信號包含。待命、忙碌信號表示記憶體100為待命狀態還是忙碌狀態。

CPU203控制記憶體控制器200之整體之動作。RAM202作為CPU230之作業區域而使用。緩衝記憶體204暫時保持發送至記憶體100之資料、及自記憶體100發送之資料。

記憶體100包含複數個記憶胞，可非揮發地記憶資料。記憶體100具有例如圖2所示之要素。圖2表示第1實施形態之記憶體之功能區塊。如圖2所示，記憶體100包含記憶胞陣列10、感測放大器模組11、頁緩衝器12、行解碼器13、列解碼器14、輸入輸出電路15、電壓產生電路16、及定序器17。

記憶胞陣列10包含複數個(記憶體)區塊BLK(BLK0、BLK1、BLK2、…)。各區塊BLK包含複數個串單元SU(SU0、SU1、SU2…)。各串單元SU包含複數個NAND串NS。各串NS包含複數個記憶胞。於記憶胞陣列10中，設置有位元線、字元線等配線。

感測放大器模組11感測資料，又，暫時保持資料。

頁緩衝器12以被稱為「頁」之單位保持讀出資料及寫入資料。1個頁之大小例如為16KB，以下之記述按照該例。

行解碼器13接收行位址信號，並基於行位址控制位元線與其他要素之連接。列解碼器14接收列位址信號，並基於列位址對字元線施加各種電壓。

輸入輸出電路15掌管控制器200與記憶體100之間之信號之授受。

電壓產生電路16包含例如電荷泵等，產生資料之寫入、讀出、及刪除所需之電壓(電位)。電壓產生電路16將所產生之電壓供給至感測放大器模組11、頁緩衝器12、行解碼器13、列解碼器14等。

定序器17控制記憶體100之整體之動作。

區塊BLK具有例如圖3所示之要素及連接。圖3表示第1實施形態之記憶體之區塊。如圖3所示，各NAND串NS包含串聯連接之記憶胞電晶體MT(MT0~MT7)、及選擇閘極電晶體ST1及ST2。胞電晶體MT將資料非揮發地保持。胞電晶體MT連接於選擇閘極電晶體ST1之一端與選擇閘極電晶體ST2之一端之間。

串單元SUx(x為0或1以上之自然數)中之電晶體ST1之閘極連接於選擇閘極線SGDx。各電晶體ST2之閘極共用地連接於選擇閘極線SGS。

於各串單元SU中，複數個串NS之各自之電晶體ST1之另一端連接於不同之位元線BL(BL0~BL(k-1))。k為自然數，例如為16KB。各位元線BL連接於不同之串單元SU之各自之串NS。

同一之區塊BLK中之胞電晶體MTm(m為0或7以下之自然數)之控制閘極連接於字元線WLm。對1個串單元SU中連接於1個字元線WL之胞電晶體MT之組(胞之組)，一次進行資料之寫入及讀出。此種胞之組之記憶空間包含1個或複數個頁。1個頁亦可包括胞之組中之一部分之胞電晶體MT之記憶空間。記憶體100可於1個胞電晶體MT中保持2位元以上之資料。於每1個胞電晶體MT保持2位元之資料之情形時，將於1個串單元SU中共有字元線WL之胞電晶體MT之各自之上位位元之組稱為上位頁，將下位位元之組稱為下位頁。

記憶胞陣列10亦可具有其他構成。記憶胞陣列10之構成例如記載於“三維積層非揮發性半導體記憶體”之2009年3月19日申請之美國專利申請案12/407,403號。又，記載於“三維積層非揮發性半導體記憶體”之2009年3月18日申請之美國專利申請案12/406,524號。進而，記載於“非揮發性半導體記憶裝置及其製造方法”之2010年3月25日申請之美國專利申請案12/679,991號、“半導體記憶體及其製造方法”之2009年3月23日申請之美國專利申請案12/532,030號。該等專利申請案之整體係藉由參照而引用於本案說明書中。

感測放大器模組11及頁緩衝器12具有例如圖4所示之要素及連接。圖4表示第1實施形態之感測放大器模組及頁緩衝器之功能區塊。如圖4所示，感測放大器模組11包含感測放大器SA。感測放大器SA與位元線BL連接，並感測被讀出至位元線BL之資料，又，將寫入資料傳送至位元線BL。感測放大器SA可對1個頁之大小之資料執行此種感測及傳送。感測放大器SA包含複數個感測放大器群SAU。各感測放大器群SAU進行複數個位元(例如16位元，以下之記述按照該例)之資料之感測及傳送。

感測放大器模組11進而包含資料鎖存器SDL、LDL、及UDL。資料鎖存器SDL、LDL、及UDL可分別保持1個頁之大小之資料。資料鎖存器SDL包含複數個資料鎖存器群SDLU。各資料鎖存器群SDLU可保持複數個位元(例如16位元)之資料。同樣地，資料鎖存器UDL包含複數個資料鎖存器群UDLU。各資料鎖存器群UDLU可保持複數個位元(例如16位元)之資料。進而，資料鎖存器LDL亦包含複數個資料鎖存器群LDLU。各資料鎖存器群LDLU可保持複數個位元(例如16位元)之資料。

頁緩衝器12包含2個資料鎖存器XDL0及XDL1。資料鎖存器XDL0及XDL1可分別保持1個頁之大小之資料。例如，資料鎖存器XDL0包含複數個資料鎖存器群XDL0U。各資料鎖存器群XDL0U可保持複數個位元(例如16位元)之資料。資料鎖存器XDL1包含複數個資料鎖存器群XDL1U。各資料鎖存器群XDL1U可保持複數個位元(例如16位元)之資料。

1個感測放大器群SAU、1個資料鎖存器群SDLU、1個資料鎖存器群LDLU、1個資料鎖存器群UDLU藉由資料匯流排LBUS而相互連接。資料匯流排LBUS具有16位元之寬度。因此，資料鎖存器群SDLU、資料鎖存器群LDLU、資料鎖存器群UDLU可將16位元之資料並行而相互發送及接收。

1個感測放大器群SAU、1個資料鎖存器群SDLU、1個資料鎖存器群LDLU、1個資料鎖存器群UDLU藉由資料匯流排DBUS，而連接於1個資料鎖存器群XDL0及1個資料鎖存器群XDL1。資料匯流排DBUS具有1位元之寬度。因此，資料鎖存器群SDLU、LDLU、及UDLU與資料鎖存器群XDL0發送及接收各1位元之資料。同樣地，資料鎖存器群SDLU、LDLU、及UDLU與資料鎖存器群XDL1發送及接收各1位元之資料。

藉由資料匯流排LBUS及DBUS而連接之感測放大器群SAU、及資料鎖存器群SDLU、LDLU、UDLU、XDL0U及XDL1U構成1個組。藉由感測放大器群SAU、及資料鎖存器群SDLU、LDLU、UDLU、XDL0U及XDL1U之組，而處理16位元之資料。

感測放大器群SAU、及資料鎖存器群SDLU、LDLU、UDLU、XDL0U及XDL1U具有圖5所示之要素及連接。圖5表示1組之感測放大器群SAU、及資料鎖存器群SDLU、LDLU、UDLU、XDL0U及XDL1U之要素及連接。

感測放大器群SAU、及資料鎖存器群SDLU、LDLU、及UDLU之組包含16個單元U(U[0]~U[15])。

各單元U與1個位元線BL連接，且包含1個感測放大器電路SAC、1個資料鎖存電路SDLC、1個資料鎖存電路LDLC、及1個資料鎖存電路UDLC。感測放大器電路SAC感測被讀出至所連接之位元線BL之資料，又，將寫入資料傳送至所連接之位元線BL。鎖存電路SDLC、LDLC、及UDLC分別保持1位元之資料。於單元U[n](n為0或15以下之自然數)中，感測放大器電路SAC、及資料鎖存電路SDLC、LDLC、及UDLC能夠分別藉由傳送閘極而選擇性地連接於資料匯流排LBUS[n]，並能夠經由資料匯流排LBUS[n]而相互連接。資料匯流排 LBUS[0]~LBUS[15]均能夠選擇性地連接於資料匯流排DBUS。

各資料鎖存器群XDL0U包含資料鎖存電路XDL0C[0]~XDL0C[15]。資料鎖存電路XDL0C[0]~XDL0C[15]之各者能夠選擇性地連接於資料匯流排DBUS。

各資料鎖存器群XDL1U包含資料鎖存電路XDL1C[0]~XDL1C[15]。資料鎖存電路XDL1C[0]~XDL1C[15]之各者能夠選擇性地連接於資料匯流排DBUS。

伴隨末尾中共用之[n]之要素相互建立關聯，於建立關聯之要素之間傳送資料。即，例如，資料鎖存電路XDL0C[0]與資料鎖存電路SDLC[0]、UDLC[0]、LDLC[0]授受資料，資料鎖存電路XDL1C[1]與資料鎖存電路SDLC[1]、UDLC[1]、LDLC[1]授受資料。

資料匯流排DBUS進而連接於資料匯流排IOBUS。資料匯流排IOBUS與資料匯流排DBUS之間之連接係藉由行解碼器13而控制。資料匯流排IOBUS連接於圖2之輸入輸出電路15。來自記憶體100之外部之寫入資料首先藉由資料鎖存器XDL0或XDL1而接收。同樣地，來自胞電晶體MT之讀出資料為了向記憶體100之外部輸出，必須傳送至資料鎖存器XDL0或XDL1。

1-2.動作

以下記述第1實施形態之記憶體系統1之動作之例。記述記憶體系統1之各種動作之中寫入及讀出時之控制器200及記憶體100之動作。以下之記述係基於每1個胞電晶體MT保持2位元之資料。因此，首先，參照圖6，記述每1個胞電晶體MT保持2位元之資料之方法。圖6表示每1個胞電晶體2位元之寫入之前及之後之胞電晶體之臨限值電壓分佈。

各胞電晶體MT之臨限值電壓根據所保持之資料取4個值之任一個。即便為保持相同之2位元資料之複數個胞電晶體MT，亦可具有相互不同之臨限值電壓。因此，臨限值電壓具有分佈。臨限值分佈例如被稱為E、A、B、及C位準。圖6(a)表示寫入之前之狀態(刪除狀態)。如圖6(a)所示，胞電晶體MT處於“E”位準。

圖6(b)表示寫入狀態。如圖6(b)所示，胞電晶體MT處於E、A、B、或C位準。A位準中之臨限值電壓高於E位準中之臨限值電壓。B位準中之臨限值電壓高於A位準中之臨限值電壓，C位準中之臨限值電壓高於B位準中之臨限值電壓。

4個位準與2位元資料之4個狀態建立關聯。建立關聯之例如以下所述。E位準之胞電晶體MT作為於上位位元及下位位元中保持1資料之狀態而處理。A位準之胞電晶體MT作為於上位位元中保持1資料、於下位位元中保持0資料之狀態而處理。B位準之胞電晶體MT作為於上位位元及下位位元中保持0資料之狀態而處理。C位準之胞電晶體MT作為於上位位元中保持0資料、於下位位元中保持1資料之狀態而處理。

自圖6(a)之狀態向不經過僅寫入下位頁(下位位元)之狀態之圖6(b)之狀態之寫入被稱為全序列寫入。

讀出包含各胞電晶體MT之臨限值電壓之推斷。臨限值電壓之推斷例如包含推斷之對象之各胞電晶體MT處於E、A、B、及C位準之哪一個之推斷。胞電晶體之MT之位準之推斷包含電晶體MT之臨限值電壓與讀出電壓VA、VB、及VC之比較。電壓VB大於電壓VA，電壓VC大於電壓VB。

具有未達電壓VA之臨限值電壓之胞電晶體MT被推斷為處於E位準。具有電壓VA以上且未達電壓VB之臨限值電壓之胞電晶體MT被推斷為處於A位準。具有電壓VB以上且未達電壓VC之臨限值電壓之胞電晶體MT被推斷為處於B位準。具有電壓VC以上之臨限值電壓之胞電晶體MT被推斷為處於C位準。

1-2-1.寫入

參照圖7，記述寫入時之控制器200及記憶體100之動作之例。圖7表示第1實施形態之寫入時之時序圖，與全序列中之寫入之例相關。

如圖7所示，控制器200自時刻t1，於I/O匯流排上將寫入指令80h及位址信號Add發送至記憶體100。位址信號指定記憶體100之記憶空間中之應寫入資料之2個頁位址。寫入目的地之2個頁係於1個串單元SU中連接於1個字元線WL之(所有)胞電晶體MT之組之上位頁及下位頁。為了指定此種2個頁，位址信號首先指定1個區塊BLK、1個串(串單元SU)、及1個字元線WL。進而，位址信號明示寫入指令之後發送之寫入資料為2個頁之大小。以下參照圖8記述用於其之方法之例。

圖8表示第1實施形態之記憶體系統中之位址信號之詳細情況。圖8係基於控制器200與記憶體100具有8位元之寬度之I/O匯流排且藉由5個輸入週期傳送位址信號之例。圖中之I/O0~I/O7構成I/O匯流排，各自傳送1位元之資料。因此，圖8係基於藉由A0~A39而合計40位元之位址信號之發送之例。

如圖8所示，例如，藉由第1及第2輸入週期中之各自之I/O0~I/O7(A0~A15)，傳送行位址。行位址指定存取對象之行。1個行相當於由圖4之感測放大器群SAU、及資料鎖存器群SDLU、LDLU、UDLU、XDL0U、及XDL1U之組所處理之16位元。

藉由行位址，例如能夠自1個頁中之行之數(=16KB/16=1KB)之2倍之數之行(=2KB)中特定1個行。該情況與藉由控制器200而1個頁看上去具有記憶體100之實際之1個頁之大小之2倍之大小(=16KB×2)相關。因此，控制器200於每1個胞電晶體MT記憶2位元之情形時，識別為與1個字元線WL連接之胞電晶體MT之組保持包括該等電晶體MT之上位頁及下位頁之組之1個頁。具體而言，如圖9所示，記憶體100之實際之記憶空間包含2p個16KB之大小之頁，與此相對，藉由控制器200而識別之記憶體100之記憶空間包含p個32KB之大小之頁。再者，與本實施形態不同，於1個寫入資料為1個頁之大小之情形時，行位址信號指定1個頁之大小之行。

返回至圖8。藉由第3輸入週期之I/O0及I/O1(A16~A17)，而傳送串位址。串位址指定存取對象之串(串單元SU)。又，藉由第3輸入週期之I/O2~I/O7(A18~A23)，傳送字元線位址。字元線位址指定存取對象之字元線WL。

藉由第4輸入週期之I/O0(A24)傳送平面位址。平面位址於記憶體100具有複數個平面之情形時指定存取對象之平面。平面包含記憶胞陣列10、感測放大器模組11、頁緩衝器12、行解碼器13、及列解碼器14之組。

藉由第4輸入週期之I/O1~I/O7及第5輸入週期之I/O0~I/O3(A25~A35)，而傳送區塊位址。區塊位址指定存取對象之區塊BLK。藉由第5輸入週期之I/O4~I/O6(A36~A38)傳送晶片位址。晶片位址於記憶體系統具有複數個記憶體100之情形時指定存取對象之記憶體100。

行位址可指定與2個頁之大小相等之位元數之行，藉此，位址信號不需要用以指定上位頁或下位頁之位元之分配。於該情形時，如圖10所示，可排列將用以指定上位或下位頁之資訊分配至某位元(例如A16)之情況，並使後續之位元(A17以後)向前一個位元位移。圖10表示需要上位頁及下位頁之指定之位址信號之例。

返回至圖7。控制器200自時刻t2將寫入至下位頁之資料(LowerDIN)發送至記憶體100。進而，控制器200繼資料LowerDIN之後，將寫入至上位頁之資料(UpperDIN)發送至記憶體100。資料LowerDIN藉由定序器17，而保持於2個資料鎖存器XDL0及XDL1之一者(例如資料鎖存器XDL0，以下之記述按照該例)，資料UpperDIN保持於2個資料鎖存器XDL0及XDL1之另一者(例如資料鎖存器XDL1，以下之記述按照該例)。於寫入之開始之時間點，資料鎖存器XDL0及XDL1均不保持有效之資料，可接收寫入資料。

資料LowerDIN及UpperDIN連續地發送，資料LowerDIN及UpperDIN之交界不明示。因此，定序器17與資料之接收之開始一併，將該接收之資料首先開始保持於資料鎖存器XDL0。然後，定序器17於將1個頁之大小之資料結束保持於資料鎖存器XDL0後，將後續於所接收之1個頁之大小之資料之另一1個頁之大小之資料與接收之開始一併，開始保持於資料鎖存器XDL1。如此，自2個頁之大小之資料之開頭將1個頁之大小之部分(資料LowerDIN)保持於資料鎖存器XDL0，將後續之1個頁之大小之部分(資料UpperDIN)保持於資料鎖存器XDL1。定序器17識別資料鎖存器XDL0及XDL1之哪一者保持資料LowerDIN或UpperDIN。

控制器200進而繼資料UpperDIN之後，將指令10h發送至記憶體100。指令10h指示全序列寫入之開始。定序器17基於藉由記憶體100接收指令10h，而識別全序列寫入之開始之指示。具體而言，定序器17識別將2個頁之大小之資料藉由全序列寫入而寫入至胞電晶體MT之組之記憶空間，該胞電晶體MT係與藉由位址信號Add指定之區塊BLK中之經指定之串單元SU中之經指定之字元線WL連接。記憶體100於接收指令10h之後，自時刻t3，移行至忙碌狀態，藉由待命、忙碌信號R/B而表示忙碌狀態。

全序列寫入包含泵設置(PMP ON)、資料傳送、寫入、泵恢復等之動作。泵設置係指電壓產生電路16之寫入所需之電壓之產生，包含向字元線WL、及選擇閘極線SGD及SGS施加之電壓之產生，資料匯流排DBUS之動作所需之電壓之產生。泵恢復(PMP RCV)係指電壓產生電路16之初始化。

資料傳送包含將鎖存器XDL0中之資料LowerDIN向資料鎖存器 SDL、UDL、及LDL之1個(例如資料LDL，以下之記述按照該例)傳送(XtoL)，及將資料鎖存器XDL1中之資料UpperDIN向資料鎖存器SDL、UDL、及LDL之另1個(例如資料鎖存器UDL，以下之記述按照該例)傳送(XtoU)。

寫入包含向字元線WL、選擇閘極線SGD及SGS之特定電位之施加，及所寫入之資料之驗證等。寫入之結果為，對藉由寫入目的地之位址而指定之上位頁及下位頁寫入資料。即，定序器17自資料LowerDIN及UpperDIN，推斷與經選擇(指定)之字元線(選擇字元線)WL連接之胞電晶體MT之各者應維持為E位準還是應寫入至A、B、及C位準之任一者。繼而，定序器17經由感測放大器模組11及列解碼器14之控制，而將與選擇字元線WL連接之各胞電晶體MT維持為E位準，或者設定為A、B、或C位準之臨限值電壓。於包含驗證而資料之寫入結束之後，定序器17進行泵恢復。於泵恢復結束之後，藉由待命、忙碌信號R/B而表示待命狀態。如此，控制器200及記憶體100之寫入動作結束。

1-2-2.讀出

參照圖11及圖12，記述讀出時之控制器200及記憶體100之動作之例。圖11及圖12表示第1實施形態之記憶體系統中之讀出時之時序圖。

讀出包含2個方法。第1讀出係由1組指令而指定與1個字元線WL連接之胞電晶體MT之組之記憶空間之上位及下位頁之兩者。第2讀出係由1組指令而指定與1個字元線WL連接之胞電晶體MT之組之記憶空間中之僅上位頁或下位頁。圖11係基於第1讀出之例，圖12係基於第2讀出之例。

於第1讀出中，如圖11所示，自時刻t11，控制器200將讀出指令00h及位址信號Add發送至記憶體100。指令00h指示自與藉由後續之位址信號Add而指定之字元線WL連接之胞電晶體MT之讀出。位址信號Add與寫入之情形時相同，藉由行位址指定2個頁之大小之行之至少1個(請參照圖8)。控制器200繼而將指令30h發送至記憶體100。指令30h指示讀出之開始。

於指令30h由記憶體100接收之後，定序器17自時刻t12，進行泵設置，繼而進讀出。讀出包含向字元線WL、及選擇閘極線SGD及SGS之特定電位之施加等。讀出包含與經指定之字元線WL連接之(讀出對象之)各胞電晶體MT之臨限值電壓之推斷。

圖11表示A、B、及C位準之順序之推斷之例。首先，定序器17推斷讀出對象之胞電晶體MT是否具有電壓VA以上之大小之臨限值電壓(A讀出(AR))。具有未達電壓VA之臨限值電壓之胞電晶體MT被推斷為處於E位準。其次，定序器17推斷所有讀出對象之胞電晶體MT中將被推斷為處於E位準者除外之胞電晶體(B讀出對象之胞電晶體)MT是否具有電壓VB以上之大小之臨限值電壓(B讀出(BR))。B讀出對象之胞電晶體MT中、具有未達電壓VB之大小之臨限值電壓之胞電晶體MT被推斷為處於A位準。

同樣地，定序器17推斷所有讀出對象之胞電晶體MT中將被推斷為處於E或A位準者除外之胞電晶體(C讀出對象之胞電晶體)MT是否具有電壓VC以上之大小之臨限值電壓(C讀出(CR))。C讀出對象之胞電晶體MT中、具有未達電壓VC之大小之臨限值電壓之胞電晶體MT被推斷為處於B位準，具有電壓VC以上之大小之臨限值電壓之胞電晶體MT被推斷為處於C位準。

定序器17使用經推斷之胞電晶體MT之位準，製成下位頁之讀出資料(LowerDOUT)及上位頁之讀出資料(UpperDOUT)。資料LowerDOUT包含讀出對象之胞電晶體MT之組中之各胞電晶體MT之下位位元之值之組。資料UpperDOUT包含讀出對象之胞電晶體MT之組中之各胞電晶體MT之上位位元之值之組。資料LowerDOUT例如保持於資料鎖存器LDL，資料UpperDOUT例如保持於資料鎖存器UDL。

其次，定序器17自時刻t13，將資料鎖存器LDL中之資料LowerDOUT傳送至2個資料鎖存器XDL0及XDL1之一者(例如XDL0，以下之記述按照該例)。進而，定序器17將資料鎖存器UDL中之資料UpperDOUT傳送至2個鎖存器XDL0及XDL1之另一者(例如XDL1，以下之記述按照該例)。資料鎖存器XDL0及XDL1中之資料LowerDOUT及UpperDOUT藉由定序器17之控制，發送至控制器200。繼而，定序器17進行泵恢復，結束讀出。

於第2讀出中，如圖12所示，控制器200於讀出指令00h之前將前綴指令XXh或YYh發送至記憶體100。前綴指令XXh表示後續讀出指令00h指示自下位頁之讀出。前綴指令YYh表示後續讀出指令00h指示自上位頁之讀出。

記憶體100於繼續接收指令XXh及00h之後，自藉由後續位址信號Add1而指定之胞電晶體MT之組之下位頁讀出資料。來自下位頁之資料之讀出之詳細情況依賴於向某位準與上位位元及下位位元之值之分配而不同。基於圖6之例之例如以下所述。定序器17進行A讀出及C讀出。A及C讀出之結果為，特定處於E位準或C位準之電晶體MT。處於E或C位準之胞電晶體MT於下位位元中保持1資料。基於該情況，產生下位頁之資料LowerDOUT。所產生之資料LowerDOUT例如保持於資料鎖存器LDL，繼而傳送至資料鎖存器XDL0，發送至控制器200。

另一方面，記憶體100於繼續接收指令YYh及00h之後，自藉由後續位址信號Add2指定之胞電晶體MT之組之上位頁讀出資料。來自上位頁之資料之讀出之詳細情況依賴於向某位準與上位位元及下位位元之值之分配而不同。基於圖6之例之例如以下所述。定序器17進行B讀出。B讀出之結果，特定處於E或A位準之電晶體MT。處於E或A位準之胞電晶體MT於上位位元中保持1資料。基於該情況，產生上位頁之資料UpperDOUT。所產生之資料UpperDOUT例如保持於資料鎖存器UDL，繼而傳送至資料鎖存器XDL1，發送至控制器200。

來自上位頁或下位頁之讀出係相當於對於控制器200，自與指定之字元線WL連接之胞電晶體MT之組之16KB×2之大小之頁之前半或後半之讀出。

1-3.效果(優點)

根據第1實施形態，獲得以下之優點。首先，為了比較，參照圖13記述對於僅具有記憶體中之資料之輸入輸出用之1個資料鎖存器(例如資料鎖存器XDL)之記憶體的全序列寫入之例。如圖13所示，控制器將寫入指令UUh、位址信號Add1、資料LowerDIN、指令WWh發送至記憶體。位址信號Add1指定區塊、串、及字元線、以及上位頁或下位頁。所接收之資料LowerDIN保持於資料鎖存器XDL。指令WWh表示發送第1頁之資料，於記憶體接收指令WWh之後，進行泵設置，將資料LowerDIN傳送至資料鎖存器(例如資料鎖存器LDL)(XtoL)，進行泵恢復。藉由資料LowerDIN之傳送之完成，而資料鎖存器XDL可再次接收資料。

若記憶體處於待命狀態，則控制器將寫入指令UUh、位址信號Add2、資料UpperDIN、指令ZZh發送至記憶體。所接收之資料LowerDIN保持於資料鎖存器XDL。指令ZZh指示全序列寫入之開始，接收此而記憶體進行泵設置，將資料UpperDIN傳送至資料鎖存器(例如資料鎖存器UDL)(XtoU)。其結果，完成好全序列寫入之開始之準備，記憶體進行全序列寫入。

另一方面，根據第1實施形態，記憶體100具有與資料匯流排IOBUS連接之2個資料鎖存器XDL0及XDL1。因此，記憶體100不需要向來自資料鎖存器XDL0或XDL1之另一資料鎖存器(資料鎖存器LDL 或UDL等)傳送資料，可藉由資料鎖存器XDL0及XDL1而保持2個頁量之資料。因此，記憶體100可連續(繼1個寫入指令之後)接收全序列寫入用之2個頁之大小之資料。該情況如圖13之比較例般，排除2次寫入指令UUh之發送之必要性。其結果，根據與圖13之比較明確得知，第1實施形態僅需要1次泵設置及1次泵恢復。其結果，第1實施形態中之全序列寫入所需之時間較圖13之例中之全序列寫入所需之時間短。

讀出之情形時亦相同。即，於比較用之例之控制器及記憶體中之2個頁之連續之讀出中，如圖14所示，需要發送2個讀出指令00h。因此，需要下位頁讀出與上位頁讀出之各者用之泵設置及泵恢復。

另一方面，根據第1實施形態，根據圖11可知，為了讀出2個頁，僅需要1次泵設置及泵恢復。因此，第1實施形態中之2個頁之連續讀出所需之時間較圖14例中之2個頁之連續讀出所需之時間短。

進而，根據第1實施形態，藉由前綴指令XXh及YYh之導入，亦能夠實現僅下位或上位頁之讀出。於3個以上之連續之頁之讀出中，以1個寫入指令指示上位及下位頁之讀出而較圖14之讀出效率更佳。另一方面，僅上位或下位頁之讀出中，圖12之讀出較圖11之讀出而效率更佳。藉由使2個讀出之任一者可能化，記憶體100之方便性較高。

[第2實施形態]

參照圖15~圖20記述第2實施形態之NAND型快閃記憶體。

2-1.構成

第2實施形態之NAND型快閃記憶體係於感測放大器模組11及頁緩衝器12之構成之方面與第1實施形態不同。關於其他之構成，與第1實施形態相同。

第2實施形態之感測放大器模組11及頁緩衝器12具有圖15所示之要素及連接。圖15表示第2實施形態之感測放大器模組11及頁緩衝器12之功能區塊。如圖15所示，於第2實施形態中，1個感測放大器群 SAU、1個資料鎖存器群SDLU、1個資料鎖存器群LDLU、1個資料鎖存器群UDLU係藉由資料匯流排DBUS0而連接於1個資料鎖存器群XDL0U，且藉由資料匯流排DBUS1而連接於1個資料鎖存器群XDL1U。資料匯流排DBUS0及DBUS1具有1位元之寬度。

圖16表示1個感測放大器群SAU、1個資料鎖存器群SDLU、1個資料鎖存器群LDLU、1個資料鎖存器群UDLU、1個資料鎖存器群XDL0U、1個資料鎖存器群XDL1U之詳細情況。

資料匯流排LBUS[0]~LBUS[15]均能夠選擇性地連接於資料匯流排DBUS0，且能夠選擇性地連接於資料匯流排DBUS1。

資料匯流排DBUS0經由開關SW11而連接於資料匯流排DBUS0a。資料匯流排DBUS0a具有1位元之寬度，又，能夠選擇性地連接於資料鎖存電路XDL0C[0]~XDL0C[15]之各者。資料匯流排DBUS0a進而經由開關SW12而連接於資料匯流排IOBUS。

資料匯流排DBUS1經由開關SW21而連接於資料匯流排DBUS1a。資料匯流排DBUS1a具有1位元之寬度，又，能夠選擇性地連接於資料鎖存電路XDL1C[0]~XDL1C[15]之各者。資料匯流排DBUS1a進而經由開關SW22而連接於資料匯流排IOBUS。

開關SW11、SW12、SW21、SW22例如為MOSFET(metal oxide semiconductor field effect transistor，金屬氧化物半導體場效應電晶體)，藉由行解碼器13及定序器17而接通或斷開。開關SW11係為了資料鎖存器XDL0(即資料匯流排DBUS0a)與資料匯流排DBUS0(進而資料匯流排LBUS[0]~LBUS[15])之連接而接通。開關SW12係為了資料匯流排DBUS0a與資料匯流排IOBUS之連接而接通。開關SW21係為了資料鎖存器XDL1(即資料匯流排DBUS1a)與資料匯流排DBUS1(進而LBUS[0]~LBUS[15])之連接而接通。開關SW22係為了資料匯流排DBUS1a與資料匯流排IOBUS之連接而接通。開關SW11及SW21之一者接通之期間，另一者維持為斷開。開關SW12及SW22之一者接通之期間，另一者維持為斷開。

2-2.動作

以下記述第2實施形態之記憶體系統1之動作之例。尤其，記述2個寫入之情形之控制器200及記憶體系統100之動作。第1個寫入係通常之寫入。第2個寫入係於寫入中加入中斷處理之情形時之寫入。

2-2-1.第1寫入例

參照圖17記述第1寫入例。圖17表示第2實施形態之記憶體系統中之寫入時之時序圖，且基於以1個寫入指令80h指示1個頁之大小之資料之寫入，且向複數個頁之連續寫入之指示之例。於寫入之開始之時間點，資料鎖存器XDL0及XDL1均不保持資料。

如圖17所示，控制器200自時刻t31，於I/O匯流排上將寫入指令80h及位址信號Add1發送至記憶體100。位址信號Add1指定繼位址信號Add1之後之寫入資料Data1之寫入目的地，具體而言指定1個區塊中之1個串中的1個字元線WL、及下位頁或上位頁。資料Data1於藉由記憶體100而接收之後，藉由定序器17之控制，而保持於資料鎖存器XDL0及XDL1之空白的一者。作為示例，資料Data1保持於資料鎖存器XDL0。控制器200於結束資料Data1之輸出之後，將指令15h發送至記憶體100。指令15h表示進一步存在寫入資料。

若指令15h藉由記憶體100而接收，則定序器17自時刻t32開始資料Data1之寫入。作為其一環，定序器17使用資料鎖存器XDL0中之資料Data1進行各種運算。為了執行運算，定序器17將資料鎖存器XDL0中之資料Data1傳送至資料鎖存器SDL、UDL、及LDL之任一者。傳送可進行數次。資料鎖存器XDL0中之資料Data1之保持繼續至時刻t35為止。又，資料Data1之寫入繼續至時刻37為止，並將資料Data1寫入至經指定之胞電晶體MT。

若指令15h藉由記憶體100而接收，則記憶體100於時刻t32中成為忙碌狀態，但立即於時刻t33中恢復為待命狀態。其原因在於，於資料鎖存器XDL0中依然保持有資料且包含來自資料鎖存器XDL0之資料之傳送在內資料Data1之寫入於時刻t33中亦繼續，但是記憶體100能夠藉由資料鎖存器XDL1而進一步接收寫入資料。

控制器200知曉記憶體100為待命狀態，於時刻t33之後，將下一寫入指令80h發送至記憶體100。繼而，控制器200將位址信號Add2、寫入資料Data2、指令15h發送至記憶體100。資料Data2於藉由記憶體100接收之後，藉由定序器17之控制，而保持於資料鎖存器XDL0及XDL1之空白的一者(本例中為資料鎖存器XDL1)。控制器200於結束寫入資料Data2之輸出之後，自時刻t34將指令15h發送至記憶體100。基於該情況，定序器17對於資料Data1同樣地，自時刻t37將資料Data2寫入至經指定之胞電晶體MT。於該寫入之期間，資料Data2亦持續保持於資料鎖存器XDL1。

記憶體100於接收指令15h之後，移行至忙碌狀態。忙碌狀態繼續至資料鎖存器XDL0之資料Data1之保持之結束(時刻t35)為止。其原因在於，於資料鎖存器XDL0及XDL1之兩者中保持有資料，記憶體100無法進一步接收資料。於時刻t35中資料鎖存器XDL0被解除，記憶體100移行至待命狀態。

控制器200知曉記憶體100移行至待命狀態，自時刻t36進行資料Data3之寫入用之指令、位址信號Add3、資料之發送。資料Data3保持於時刻t35中結束資料之保持之資料鎖存器XDL0。資料Data3用之自時刻t36起之動作與資料Data1或Data2用之動作相同。

2-2-2.第2寫入例

參照圖18記述第2寫入例。圖18表示第2實施形態之記憶體系統中之寫入時之時序圖。如圖18所示，控制器200自時刻t41，將寫入指令80h、位址信號Add1、寫入資料Data1發送至記憶體100。若記憶體100開始接收寫入資料Data1，則定序器17將寫入資料Data1開始保持於資料鎖存器XDL0及XDL1之空白的一者(例如資料鎖存器XDL0，以下之記述按照該例)。

繼而，控制器200自例如主機機器300，於起因於寫入指令80h之寫入之完成之前指示資料之讀出。基於該指示，控制器200於時刻t42中，中斷資料Data1之發送。於時刻t42之時間點，資料鎖存器XDL0保持有自已經接收之寫入資料Data1之開頭起之部分Data1(a)，繼該部分之後，繼續保持。

又，控制器200自時刻t42，將讀出指令X0h發送至記憶體100。讀出指令X0h與先行之寫入指令80h能夠於後續之位址信號及寫入開始指令(例如指令15h)之發送前發行。即，記憶體100於接收寫入指令80h之後，將成對之寫入開始指令15h之接收前所接收之讀出指令X0h識別為按照正確之順序發行之指令。

控制器200繼指令X0h之後，將位址信號Add2及讀出開始指令30h發送至記憶體100。位址信號Add2指定讀出源之位址。

若指令30h藉由記憶體100而接收，則定序器17自經指定之位址讀出資料Data2。資料Data2被讀出至資料鎖存器SDL、UDL、及LDL之任一者，進而，準備自記憶體100輸出，並被傳送至資料鎖存器XDL0及XDL1之空白的一者(本例中為資料鎖存器XDL1)。

控制器200識別於指令30h之發送之後需要讀出資料之自記憶體100之輸出之準備用之時間。因此，控制器200利用該準備用之時間，進行寫入資料Data1之發送之重新開始。具體而言，控制器200自指令30h之發送後之時刻t43，將資料Data1b於I/O匯流排上發送至記憶體100。資料Data1(b)係資料Data1中之繼資料Data1(a)之後之部分。定序器17基於尚未接收與寫入指令80h成對之寫入開始指令15h，而識別資料Data1(b)為寫入指令80h之寫入對象之資料及繼資料Data1(a)之後之部分。基於該識別，定序器17將資料Data1(b)保持於資料鎖存器XDL0中之繼資料Data1(a)之後之部分。

自資料Data1(b)之發送後之時刻t44，控制器200將指令X1h發送至記憶體100。指令X1h表示資料Data1之一部分(資料Data1(b))之發送結束及資料Data1之進一步之部分之發送未結束。定序器17基於指令X1h之接收，知曉藉由資料Data1(b)之向記憶體100之發送之結束能夠實現資料Data2之輸出。基於該情況，定序器17自時刻t45，將資料鎖存器XDL1中之資料Data2於I/O匯流排上發送至控制器200。

控制器200於結束接收讀出資料Data2之後，重新開始寫入資料Data1之發送。因此，控制器200自時刻t46，將指令X2h發送至記憶體100。指令X2h表示後續之資料Data1(c)之發送之開始，並且表示資料Data1(c)為資料Data1中之繼最後發送之部分(資料Data1(b))之後之部分。控制器200繼指令X2h之後，將資料Data1(c)發送至記憶體100。資料Data1(c)於藉由記憶體100接收之後，藉由定序器17之控制而保持於資料鎖存器XDL0中之繼資料Data1(b)之後之部分。如此，以至寫入資料Data1之整體保持於資料鎖存器XDL0。

控制器200於資料Data1c之發送完成之後，將寫入開始指令15h發送至記憶體100。若指令15h藉由記憶體100而接收，則定序器17將資料鎖存器XDL0中之寫入資料Data1寫入至藉由位址信號Add1而指定之胞電晶體MT。

再者，圖18表示資料鎖存器XDL1於輸出後亦保持資料Data2之例。基於該例，記憶體100於指令15h之收置之後，移行至忙碌狀態。其原因在於，資料鎖存器XDL0及XDL1保持有資料。然而，亦可於資料Data2之輸出後，將資料鎖存器XDL1解除。藉此，記憶體100於指令15h之收置後，迅速返回至待命狀態，可進行使用資料鎖存器XDL1 之進一步之動作。

2-2-3.其他

於第2實施形態之構成中，亦能夠進行第1實施形態之動作。即，於寫入時，全序列寫入用之上位頁及下位頁之資料於1個寫入指令之後，繼續藉由記憶體100接收。於讀出時，響應1個讀出指令，而上位頁之資料及下位頁之資料之一者保持於資料鎖存器XDL0及XDL1之一者，另一者保持於資料鎖存器XDL0及XDL1之另一者。

2-3.效果(優點)

根據第2實施形態，獲得以下之優點。首先，為了比較，參照圖19記述對於僅具有輸入輸出用之1個資料鎖存器(例如資料鎖存器XDL)之記憶體之向複數頁之連續之寫入之例。如圖19所示，記憶體100於接收資料Data1及指令15h之後，於時刻t52中移行至忙碌狀態。其原因在於，為了使用資料Data1之運算而需要資料Data1之向資料鎖存器SDL、LDL、或UDL之重複之傳送，因此藉由資料Data1而使用資料鎖存器XDL。又，自時刻t52開始向資料Data1之胞電晶體之寫入。

控制器需要於資料鎖存器XDL被解除而記憶體移行至待命狀態之前，保留下一寫入指令及資料之發送。若資料鎖存器XDL中之資料Data1之保持之必要性消失，於時刻t53中記憶體移行至待命狀態，則控制器將進一步之寫入指令80h、位址信號Add2、及資料Data2發送至記憶體。記憶體於接收寫入資料Data2之後，為了寫入而將資料Data2發送至資料鎖存器SDL、LDL、或UDL並開始寫入。然而，於資料Data2之大小較大之情形時等，存在資料鎖存器XDL之資料Data2之接收需要時間，而向資料鎖存器SDL、LDL、或UDL之傳送之開始及寫入之開始延遲之情形。傳送及寫入於時刻t55開始。

另一方面，資料Data1之寫入於較時刻t55之前之時刻t54結束。因此，記憶體儘管可自時刻t54開始寫入，但資料Data2之寫入用之準備尚未完成，故而會自時刻t54至時刻t55具有等待時間。該等待時間起因於寫入資料Data2之自控制器向記憶體之傳送被保留。

另一方面，根據第2實施形態，記憶體100具有與資料匯流排IOBUS連接之2個資料鎖存器XDL0及XDL1。因此，於一個資料鎖存器XDL0藉由某資料而使用之期間，記憶體100亦可藉由另一個資料鎖存器XDL1而將其他資料自控制器200接收。因此，根據圖17可知，記憶體100於寫入開始指令15h之接收後，立即於時刻t33移行至待命狀態，可接收下一寫入指令80h及資料Data2。因此，於時刻t37中之資料Data1之寫入完成之時間點，資料Data2之寫入之準備完成。因此，繼資料Data1之寫入之完成之後可開始資料Data2之寫入。其結果，藉由記憶體100而進行之向複數個頁之連續之寫入所需之時間較圖19者短。

又，寫入資料之向記憶體之發送中之讀出之中斷之情形時亦相同。首先，為了比較，參照圖20記述對於僅具有自記憶體之輸入輸出用之1個資料鎖存器(例如資料鎖存器XDL)之記憶體的寫入資料之發送中之讀出之中斷之例。如圖20所示，於時刻t62中，記憶體若於接收寫入資料Data1之整體之前接收讀出指令Y0h，則準備保持讀出資料而進行將資料鎖存器XDL解除用之動作。即，定序器自時刻t63，將資料鎖存器XDL中之已經接收資料Data1之部分傳送至資料鎖存器SDL、LDL、或UDL。為了該傳送而使用資料鎖存器SDL、LDL、或UDL，故而，無法自讀出源之胞電晶體讀出資料，自時刻t63至時刻t64產生等待時間。

若資料Data1之傳送完成，則定序器自後續時刻t64將資料Data2開始自讀出源之胞電晶體讀出。經讀出之資料Data2自資料鎖存器XDL發送至控制器。繼而，定序器基於記憶體接收指令Y2h，而將資料鎖存器SDL、UDL、或LDL中之寫入資料Data1之一部分傳送至資料鎖存器XDL。若傳送完成，則控制器於表示寫入資料Data1之傳送之重新開始之指令Y3h之發送後，自時刻t66傳送資料Data1之其餘之部分。

如此，需要資料Data1之自資料鎖存器XDL之傳送及向資料鎖存器XDL之傳送，於該等傳送之期間，產生等待時間。由於資料鎖存器XDL與資料鎖存器SDL、LDL、或UDL由1位元之寬度之資料匯流排而連接，故而資料鎖存器XDL與資料鎖存器SDL、LDL、或UDL之間之資料之傳送需要長時間。因此，需要長時間之傳送進行複數次會抑制記憶體之動作之速度。

另一方面，根據第2實施形態，根據圖18可知，記憶體100不需要為了資料之讀出而將資料鎖存器XDL0中之資料Data1(a)傳送至資料鎖存器SDL、LDL、或UDL。因此，記憶體100可於中斷之讀出指令X0h之接收後，立即自胞電晶體MT開始讀出資料Data2。因此，於寫入資料之向記憶體之傳送中指示讀出之情形時，至完成讀出為止所需之時間較圖20者短。

[第3實施形態]

參照圖21~圖24記述第3實施形態之NAND型快閃記憶體。第3實施形態基於第2實施形態，記憶體100係於感測放大器模組11與頁緩衝器12之間進而包含XOR(exclusive or，互斥或)運算電路。

3-1.構成

第3實施形態之NAND型快閃記憶體係於感測放大器模組11及頁緩衝器12之構成之方面與第2實施形態不同。關於其他之構成與第2實施形態相同。

記憶體100具有圖21所示之感測放大器模組11及頁緩衝器12之連接，及於感測放大器模組11與頁緩衝器12之間具有圖21所示之要素及連接。圖21表示感測放大器模組11及頁緩衝器12、以及該等之間之中僅與16之位元線BL關聯之部分。與第1及第2實施形態同樣地，圖21所示之構成係相對於16之位元線BL之複數個組之各者而設置。

如圖21所示，記憶體100進而包含XOR運算電路50及隨機數種子產生部50g。XOR運算電路50將寫入資料隨機化。又，XOR運算電路50根據自胞電晶體MT接收之資料，將隨機化前之資料(即於寫入時自控制器200接收之寫入資料)恢復。

資料匯流排DBUS0a之與開關SW12相反之端代替第2實施形態(圖17)中之開關SW11而連接於XOR運算電路50。資料匯流排DBUS1a之與開關SW22相反之端代替第2實施形態中之開關SW21而連接於XOR運算電路50。XOR運算電路50又經由開關SW11而連接於資料匯流排DBUS2。資料匯流排DBUS2具有1位元之寬度，能夠藉由傳送閘極而選擇性地連接於資料匯流排LBUS[0]~LBUS[15]。XOR運算電路50自隨機數種子產生部50g接收隨機數種子。

XOR運算電路50具有例如圖22所示之構成。圖22表示第3實施形態之記憶體之一部分之要素及連接。如圖22所示，XOR運算電路50包含隨機化電路51及解碼電路52。

隨機化電路51包含n型之MOSFET NMOS0及NMOS1、以及開關SW01、SW02、及SW03。開關SW01、SW02、及SW03例如為MOSFET。電晶體NMOS0及NMOS1之各者之一端經由開關SW03而連接於節點A。節點A經由開關SW11而連接於匯流排DBUS2。電晶體NMOS0之另一端經由開關SW01而連接於資料匯流排DBUS0a，並且連接於電晶體NMOS1之閘極。電晶體NMOS1之另一端經由開關SW02而連接於資料匯流排DBUS1a，並且連接於電晶體NMOS0之閘極。

解碼電路52包含MOSFET NMOS3及NMOS4、以及開關SW10、SW20、及SW30。開關SW10、SW20、及SW30例如為MOSFET。電晶體NMOS4之一端經由開關SW30而連接於節點A。電晶體NMOS4之另一端經由開關SW10而連接於資料匯流排DBUS1a。電晶體NMOS4之閘極經由開關SW20而連接於資料匯流排DBUS0。電晶體NMOS3連接於電晶體NMOS4之另一端與閘極之間。電晶體NMOS3之閘極經由開關SW30而連接於資料匯流排DBUS2。

開關SW01、SW02、SW03、SW10、SW20、SW30、SW40、及SW41係藉由定序器17而控制。

資料匯流排DBUS0a以可繞過隨機化電路51及解碼電路52之方式，經由開關SW40而連接於節點A。同樣地，資料匯流排DBUS1a以可繞過隨機化電路51及解碼電路52之方式，經由開關SW41而連接於節點A。

隨機數種子產生部50g連接於節點A。

3-2.動作

首先，於記憶體系統1之動作之說明之前，記述XOR運算電路50之動作。

自控制器200藉由記憶體100接收之寫入資料存在為了緩和資料中之位元行中之“1”位元之分佈不均及“0”位元之分佈不均，而實施位元之排列之隨機化之情形。藉由分佈不均之緩和，而寫入資料之可靠性提高。隨機化係使用隨機化電路51而進行。

隨機化之寫入資料保持於資料鎖存器XDL1。為了隨機化，定序器17將開關SW03接通，將開關SW30斷開，控制隨機數種子產生部50g並將來自隨機數種子產生部50g之隨機數種子保持於資料鎖存器XDL0。隨機數種子例如包含與1個頁中之位元之數量相同之數量之位元之行，於位元行中“1”及“0”之位元以隨機地決定之順序排列。因此，於各資料鎖存電路XDL0C[0]~XDL0C[15]，以隨機地決定之配置保持有1位元之值(“0”或“1”資料)。

以下，對於圖22所示之構成進行記述。然而，以下之記述之動作於與具有與圖22相同之構成之圖22不同之部分中亦並行進行。

隨機化之期間，開關SW10、SW20、SW30、SW40、及SW41維持為斷開，開關SW11維持為接通。又，於隨機化之開始之時間點，開關SW01、SW02、及SW03斷開。

定序器17對16位元之各者重複進行以下記述之關於寫入資料中之1位元之動作，且對藉由圖21之構成處理之16位元進行。16位元之處理之順序為任意。定序器17例如使用資料鎖存電路LDLC[0]~LDLC[15]，進行隨機化。隨機化之期間，資料鎖存電路UDLC[0]~UDLC[15]及LDLC[0]~LDLC[15]與資料匯流排LBUS[0]~LBUS[15]電性地分離。

定序器17首先將資料鎖存電路LDLC[n]與資料匯流排LBUS[n]電性地分離。繼而，定序器17將資料匯流排DBUS2之電位預充電為高位準。資料匯流排DBUS2之電位之高位準與“1”資料建立關聯。

定序器17將資料鎖存電路XDL0C[0]連接於資料匯流排DBUS0a，並且將資料鎖存電路XDL1C[0]連接於資料匯流排DBU1a。其結果，根據資料鎖存電路XDL1C[0]中之資料而資料匯流排DBUS0a之電位維持為低位準，或上升至高位準。又，根據資料鎖存電路XDL0C[0]中之資料而資料匯流排DBUS1a之電位維持為低位準，或上升至高位準。資料鎖存電路XDLC[0]及XDLC[1]均保持有例如“0”資料，因此，資料匯流排DBUS0a及DBUS1a均維持低位準。

於該狀態下，定序器17將開關SW01、SW02、及SW03接通，使隨機化電路51賦能。其結果，根據資料匯流排DBUS0a及DBUS1a之狀態，而資料匯流排DBUS2維持為高位準或降低至低位準。於本例中，電晶體NMOS0及NMOS1維持斷開，因此，資料匯流排DBUS2維持為高位準。

繼而，定序器17將資料鎖存電路LDLC[0]與資料匯流排DBUS2連接。其結果，“1”資料保持於資料鎖存電路LDLC[0]。如此，保持於資料鎖存電路LDLC[0]之資料為資料鎖存電路XDL1C中之資料及資料鎖存電路XDL0C中之資料之互斥或之反轉資料。

於2個資料鎖存電路XDL0C[n]及XDL1C[n]均保持“1”資料之情形時，電晶體NMOS1及NMOS2接通。其結果，資料匯流排DBUS2連接於資料匯流排DBUS0a及DBUS1a，但維持資料匯流排DBUS2之高位準。因此，於對應之資料鎖存電路LDLC[n]，保持“1”資料。

另一方面，於資料鎖存電路XDL0C[n]保持“0”資料，且資料鎖存電路XDL1C[n]保持“1”資料之情形時，電晶體NMOS0接通，電晶體NMOS維持斷開。其結果，資料匯流排DBUS2與資料匯流排DBUS0a連接，降低至低位準。因此，於對應之資料鎖存電路LDLC[n]，保持“1”資料。於資料鎖存電路XDL0C[n]保持“1”資料，且資料鎖存電路XDL1C[n]保持“0”資料之情形時，亦於對應之資料鎖存電路LDLC[n]，保持“1”資料。

此種資料鎖存電路XDL0C[y](y為0或15以下之自然數)中之資料與資料鎖存電路XDL1C[y]中之資料之互斥或之向資料鎖存電路LDLC[y]之保持係對於y為0~15之各者進行。如此，保持於資料鎖存電路LDLC[0]~LDLC[15]之資料為保持於資料鎖存電路XDLC[0]~XDLC[15]之寫入資料之一部分之位元之排列隨機化而成者。

另一方面，自胞電晶體MT讀出之資料使用解碼電路52，進行解碼(解除隨機化)。於以下之記述中，與關於隨機化之記述同樣地對於圖22所示之構成進行記述，以下之記述之動作於與具有與圖22相同之構成之圖22不同之部分中亦並行進行。

解碼之期間，開關SW10、SW20、SW30、及SW11維持為接通，開關SW01、SW02、SW03、SW40、及SW41維持為斷開。

首先，自胞電晶體MT讀出之1個頁量之資料保持於資料鎖存器 LDL。繼而，定序器17將開關SW03斷開，將開關SW30接通，控制隨機數種子產生部50g，將來自隨機數種子產生部50g之隨機數種子保持於資料鎖存器XDL0。隨機數種子與隨機化時所使用者相同，隨機數種子中之各位元保持於資料鎖存電路XDL0C[0]~XDL0C[15]之各者。於解碼之開始之時間點，於資料鎖存器XDL1中之任一之資料鎖存電路XDL1C亦保持“1”資料。

與隨機化相同，定序器17對16位元之各者重複進行以下記述之關於寫入資料中之1位元之動作，且對藉由圖21之構成而處理之16位元進行。

於資料鎖存電路LDLC[y]保持“1”資料，且資料鎖存電路XDL0C[y]保持“1”資料之情形時，於資料鎖存電路XDL1C[y]，繼續保持“1”資料。於資料鎖存電路LDLC[y]保持“1”資料，且資料鎖存電路XDL0C[y]保持“0”資料之情形時，於資料鎖存電路XDL1C[y]，會保持“0”資料。於資料鎖存電路LDLC[y]保持“0”資料，且資料鎖存電路XDL0C[y]保持“1”資料之情形時，於資料鎖存電路XDL1C[y]，會保持“0”資料。於資料鎖存電路LDLC[y]保持“0”資料，且資料鎖存電路XDL0C[y]保持“0”資料之情形時，於資料鎖存電路XDL1C[y]，繼續保持“1”資料。

此種資料鎖存電路XDL1C[y]中之資料與資料鎖存電路XDL0C[y]中之資料之互斥或之向資料鎖存電路LDLC[y]之保持係對於y為0~15之各者進行。其結果，於資料鎖存器XDL0，保持自讀出源之胞電晶體MT讀出且隨機化解除之資料。

其次，參照圖23，記述記憶體系統1之動作之例。圖23表示第3實施形態之記憶體系統1中之寫入時之時序圖。

如圖23所示，控制器200自時刻t71，將寫入指令80h、位址信號Add1、寫入資料Data1發送至記憶體100。位址信號Add1指定寫入目的地。資料Data1於藉由記憶體100接收之後，保持於資料鎖存器XDL1，然後亦繼續保持。

若寫入開始指令10藉由記憶體100而接收，則定序器17自時刻t72，控制隨機數種子產生部50g產生隨機數種子。隨機數種子被發送至資料鎖存器XDL0，藉由資料鎖存器XDL0而保持，然後亦繼續保持。

若隨機數種子之向資料鎖存器XDL0之發送完成，則定序器17自時刻t73使用隨機數種子將資料Data1隨機化，並將經隨機化之Data1發送至資料鎖存器LDL。繼而，定序器17將資料鎖存器LDL中之資料寫入至經指定之胞電晶體MT。

3-3.效果(優點)

根據第3實施形態，與第2實施形態相同，記憶體100具有與資料匯流排IOBUS連接之2個資料鎖存器XDL0及XDL1。因此，獲得與第2實施形態相同之優點。

進而，根據第3實施形態獲得以下之優點。首先，為了比較，參照圖24記述僅具有輸入輸出用之1個資料鎖存器(例如資料鎖存器XDL)之記憶體中之伴隨隨機化之寫入之例。

如圖24所示，定序器於在資料鎖存器XDL中結束接收寫入資料Data1之後，將資料Data1傳送至資料鎖存器UDL並使資料鎖存器XDL解除。若資料鎖存器XDL被解除，則定序器將隨機數種子傳送至資料鎖存器XDL。繼而，定序器對1個頁量之所有位元進行隨機數種子之位元行中之各位元被反轉之形態與資料Data1之對應之位元之邏輯積之計算，並將結果傳送至資料鎖存器LDL。又，定序器對1個頁之大小之資料中之所有位元進行隨機數種子中之各位元與資料Data1之對應之位元之邏輯積之計算，並將結果傳送至資料鎖存器SDL。最後，定序器將資料鎖存器LDL中之資料與資料鎖存器SDL中之資料之每1 位元之邏輯和傳送至資料鎖存器UDL。如此獲得之資料鎖存器UDL中之資料為寫入資料Data1與隨機數種子之互斥或。

根據圖24可知，需要自資料鎖存器XDL向資料鎖存器UDL、LDL、及SDL之3次傳送。如上所述，由於資料匯流排DBUS具有1位元之寬度，故而資料鎖存器XDL與資料鎖存器SDL、LDL、或UDL之間之資料之傳送需要長時間。

另一方面，根據第3實施形態，由於記憶體100具有與資料匯流排IOBUS連接之2個資料鎖存器XDL0及XDL1，故而根據圖23可知，來自資料鎖存器XDL之資料之傳送自時刻t73僅產生1次。因此，根據第3實施形態，伴隨資料之隨機化之寫入所需之時間較圖24中者短。

[其他實施形態]

於第1~第3實施形態中，亦可使用以下之動作及構成。

(1)於多值位準之讀出動作中，施加至選擇為A位準之讀出動作之字元線之電壓例如為0V~0.55V之間。並不限定於此，亦可為0.1V~0.24V、0.21V~0.31V、0.31V~0.4V、0.4V~0.5V、0.5V~0.55V等之任一者之間。施加至選擇為B位準之讀出動作之字元線之電壓例如為1.5V~2.3V之間。並不限定於此，亦可為1.65V~1.8V、1.8V~1.95V、1.95V~2.1V、2.1V~2.3V等之任一者之間。施加至選擇為C位準之讀出動作之字元線之電壓例如為3.0V~4.0V之間。並不限定於此，亦可為3.0V~3.2V、3.2V~3.4V、3.4V~3.5V、3.5V~3.6V、3.6V~4.0V等之任一者之間。作為讀出動作之時間(tR)，亦可為例如25μs~38μs、38μs~70μs、70μs~80μs等之任一者之間。

(2)寫入動作包含編程動作與驗證動作。於寫入動作中，最初施加至編程動作時選擇之字元線之電壓例如為13.7V~14.3V之間。並不限定於此，亦可為例如13.7V~14.0V、14.0V~14.6V等之任一者之間。亦可使寫入第奇數個字元線時之最初施加至經選擇之字元線之電壓與寫入第偶數個字元線時之最初施加至經選擇之字元線之電壓不同。於使編程動作為ISPP方式(Incremental Step Pulse Program，增量步進脈衝編程)時，作為升壓之電壓，可列舉例如0.5V左右。作為施加至非選擇之字元線之電壓，亦可為例如6.0V~7.3V之間。並不限定於此，亦可為例如7.3V~8.4V之間，亦可為6.0V以下。根據非選擇之字元線為第奇數個字元線還是第偶數個字元線，亦可使所施加之旁通電壓不同。作為寫入動作之時間(tProg)，亦可為例如1700μs~1800μs、1800μs~1900μs、1900μs~2000μs之間。

(3)於刪除動作中，最初施加至配置於半導體基板上部、且記憶胞配置於上方之井之電壓為例如12V~13.6V之間。並不限定於此，亦可為例如13.6V~14.8V、14.8V~19.0V、19.0V~19.8V、19.8V~21V等之任一者之間。作為刪除動作之時間(tErase)，亦可為例如3000μs~4000μs、4000μs~5000μs、4000μs~9000μs之間。

(4)記憶胞亦可為例如以下之構造。記憶胞具有介隔膜厚為4nm~10nm之隧道絕緣膜而配置於矽基板等半導體基板上之電荷儲存膜。該電荷儲存膜可設為膜厚為2nm~3nm之氮化矽(SiN)膜、或氮氧化矽(SiON)膜等絕緣膜與膜厚為3nm~8nm之聚矽(Poly-Si)膜之積層構造。於聚矽膜中，亦可添加釕(Ru)等金屬。記憶胞於電荷儲存膜之上具有絕緣膜。該絕緣膜具有例如膜厚為3nm~10nm之下層High-k膜與膜厚為3nm~10nm之上層High-k膜夾持之膜厚為4nm~10nm之氧化矽(SiO)膜。作為High-k膜之材料，可列舉氧化鉿(HfO)等。又，可使氧化矽膜之膜厚較High-k膜之膜厚更厚。於絕緣膜上，介隔膜厚為3nm~10nm之功函數調整用之膜，而設置膜厚為30nm~70nm之控制電極。此處，功函數調整用膜為例如氧化鉭(TaO)等金屬氧化膜、氮化鉭(TaN)等金屬氮化膜等。控制電極可使用鎢(W)等。可於記憶胞間形成氣隙。

對本發明之幾個實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等實施形態能夠以其他各種形態實施，於不脫離發明之主旨之範圍內，可進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，同樣地包含於申請專利範圍所記載之發明與其均等之範圍中。