TWI582777B - Semiconductor memory device and memory system - Google Patents

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TWI582777B
TWI582777B TW105107652A TW105107652A TWI582777B TW I582777 B TWI582777 B TW I582777B TW 105107652 A TW105107652 A TW 105107652A TW 105107652 A TW105107652 A TW 105107652A TW I582777 B TWI582777 B TW I582777B
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Toshiba Kk
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Description

半導體記憶裝置及記憶體系統
本發明之實施形態係關於一種半導體記憶裝置及記憶體系統。
已知有三維地排列記憶胞而成之NAND型快閃記憶體。
本發明之實施形態係提供一種可實現系統整體之性能提昇之半導體記憶裝置及記憶體系統。
一實施形態之半導體記憶裝置係包括記憶胞、及對上述記憶胞按照第1指令進行寫入動作之控制電路。上述寫入動作係包含第1動作及第2動作。上述控制電路係使用第1電壓使上述第1動作開始，使用較上述第1電壓高之第2電壓使上述第2動作開始，且若於上述第1動作中接收到第2指令，則將第1狀態之信號輸出，若於上述第2動作中接收到上述第2指令，則將與上述第1狀態不同之第2狀態之上述信號輸出。
0‧‧‧內核部
1‧‧‧周邊電路
100、150、160‧‧‧NAND型快閃記憶體(半導體記憶裝置)
101‧‧‧輸入緩衝器(輸入輸出控制電路)
102‧‧‧輸入緩衝器
103、122‧‧‧輸出緩衝器
111‧‧‧記憶胞陣列
112‧‧‧列解碼器
113‧‧‧感測單元
114‧‧‧位址緩衝器
115‧‧‧指令解碼器
116‧‧‧資料緩衝器
117、118‧‧‧選擇電路
120‧‧‧狀態機(控制電路)
121‧‧‧記憶胞控制暫存器
124‧‧‧暫存器電路
125‧‧‧失效數計數電路
200、250、260‧‧‧記憶體控制器
201‧‧‧主機介面電路
202‧‧‧記憶體
203‧‧‧處理機
204‧‧‧緩衝記憶體
205‧‧‧NAND介面電路
206‧‧‧ECC(error correction code，錯誤檢查 和訂正)電路
300‧‧‧主機機器
BL(BL0~BL(L-1))‧‧‧位元線(L為2以上之自然數)
BLK(BLK0、BLK1、BLK2......)‧‧‧區塊
CS‧‧‧電晶體MT之組
LDL、UDL、XDL‧‧‧高速緩衝記憶體
MT(MT0~MT7)‧‧‧記憶胞電晶體(記憶胞)
NS‧‧‧NAND字串
PW1COMP、ACOMP、BCOMP、CCOMP‧‧‧暫存器
S/A‧‧‧感測放大器
SL‧‧‧源極線
SGDn、SGS‧‧‧選擇閘極線(n為0或1以上之自然數)
ST1、ST2‧‧‧選擇閘極電晶體
SU(SU0、SU1、SU2......)‧‧‧字串單元
WLm‧‧‧字元線(M為0或7以下之自然數)
圖1係第1實施形態之記憶體系統之方塊圖。
圖2係第1實施形態之半導體記憶裝置之方塊圖。
圖3係第1實施形態之半導體記憶裝置之記憶胞陣列之電路圖。
圖4係第1實施形態之半導體記憶裝置之感測單元之方塊圖。
圖5(a)~(c)係表示第1實施形態之半導體記憶裝置中之寫入動作時之閾值分佈之變化。
圖6(a)及(b)係表示第1實施形態之半導體記憶裝置中之寫入動作時之字元線電壓之施加次數與施加電壓之關係及寫入動作之流程。
圖7係表示第1實施形態之半導體記憶裝置中之寫入動作時之高速緩衝記憶體之狀態。
圖8係表示第1實施形態之半導體記憶裝置中之寫入動作時之高速緩衝記憶體之狀態。
圖9係表示第1實施形態之半導體記憶裝置中之寫入動作時之高速緩衝記憶體之狀態。
圖10係第1實施形態之半導體記憶裝置中之資料寫入動作時之各種信號之時序圖。
圖11係第1實施形態之半導體記憶裝置中之資料寫入動作時之各種信號之時序圖。
圖12係第1實施形態之半導體記憶裝置中之資料寫入動作時之各種信號之時序圖。
圖13係第1實施形態之半導體記憶裝置中之第1動作時之記憶體控制器與半導體記憶裝置之任務相關圖。
圖14係第1實施形態之半導體記憶裝置中之第1動作時之各種信號之時序圖。
圖15係第1實施形態之半導體記憶裝置中之第2動作時之各種信號之時序圖。
圖16(a)~(c)係表示第1實施形態之變化例之半導體記憶裝置中之寫入動作時之閾值分佈之變化之曲線圖。
圖17係第1實施形態之變化例之半導體記憶裝置中之寫入動作時之各種信號之時序圖。
圖18係第1實施形態之變化例之半導體記憶裝置中之寫入動作時之各種信號之時序圖。
圖19係第2實施形態之半導體記憶裝置之方塊圖。
圖20係第2實施形態之半導體記憶裝置中之第1動作時之記憶體控制器與半導體記憶裝置之任務相關圖。
圖21係第2實施形態之半導體記憶裝置中之寫入動作之流程圖。
圖22係第2實施形態之半導體記憶裝置中之第2動作時之記憶體控制器與半導體記憶裝置之任務相關圖。
圖23係第2實施形態之變化例之半導體記憶裝置中之第2動作時之記憶體控制器與半導體記憶裝置之任務相關圖。
一實施形態之半導體記憶裝置係具備記憶胞、及對記憶胞按照第1指令進行寫入動作之控制電路。寫入動作係包含第1動作及第2動作。控制電路係使用第1電壓使第1動作開始，且使用相較第1電壓更高之第2電壓使第2動作開始，且若於第1動作中接收到第2指令，則將第1狀態之信號輸出，若於第2動作中接收到第2指令，則將與第1狀態不同之第2狀態之信號輸出。
以下，對實施形態之半導體記憶裝置，參照圖式進行說明。於圖式中，對於同一部分標註同一參照符號。
<第1實施形態>
作為半導體記憶裝置，列舉3維積層型之NAND型快閃記憶體為例進行說明。
(1)半導體記憶裝置之構成
[記憶體系統]
對於包含第1實施形態之NAND型快閃記憶體100之記憶體系統10之構成例，使用圖1進行說明。
如圖1所示，記憶體系統10係具備例如複數個NAND型快閃記憶體100、1個記憶體控制器200、及1個主機機器300。圖及以下之說明 係基於NAND型快閃記憶體100(100_0、1001)為2個之例。亦可將1個或3個以上之記憶體100連接於記憶體控制器200。
各個NAND型快閃記憶體100係具備複數個記憶胞，且可非揮發性地記憶資料。NAND型快閃記憶體100之構成之詳情隨後描述。
記憶體控制器200係基於來自主機機器300之命令，對於NAND型快閃記憶體100命令讀出、寫入(以下，亦稱為編程)、及抹除等。
記憶體控制器200具備：主機介面電路201、記憶體(RAM，Random-Access Memory(隨機存取記憶體))202、處理機(CPU、Central Processing Unit(中央處理單元))203、緩衝記憶體204、NAND介面電路205、及ECC(error correction code，錯誤檢查和訂正)電路206。
主機介面電路201係經由控制器匯流排而與主機機器300連接，且管理記憶體控制器200與主機機器300之通信。
NAND介面電路205係經由NAND匯流排而與各NAND型快閃記憶體100連接，且管理記憶體控制器200與NAND型快閃記憶體100之通信。於與各個NAND型快閃記憶體100連接之NAND匯流排上，被收發同種之信號。各NAND匯流排係傳送輸入輸出信號、各種控制信號、及狀態碼信號。控制信號係包含晶片啟動信號CEn0及CEn1、允寫信號WEn、允讀信號REn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、及寫入保護信號WPn等。信號WEn、REn、CLE、ALE、及WPn係藉由NAND型快閃記憶體100_0及100_1而接收。另一方面，信號CEn0係藉由NAND型快閃記憶體100_0而接收，信號CEn1係藉由NAND型快閃記憶體100_1而接收。
輸入輸出信號IO(IO<7：0>)係傳送例如8位元之資料。信號IO係包含例如指令、位址資料、及資料等。信號CEn(CEn0及CE1)係若被斷定，則將接收到該信號之NAND型快閃記憶體100設為啟動狀態。允寫信號WEn係若被斷定，則對接收到該信號之NAND型快閃記 憶體100指示信號IO之擷取。信號REn係若被斷定，則對接收到該信號之NAND型快閃記憶體100指示信號IO之輸出。信號CLE係對接收到該信號之NAND型快閃記憶體100指示擷取信號IO作為指令。信號ALE係對接收到該信號之NAND型快閃記憶體100指示擷取信號IO作為位址資料。信號WPn係若被斷定，則對接收到該信號之NAND型快閃記憶體100指示信號IO禁止擷取。
狀態碼信號係表示NAND型快閃記憶體100之各種狀態。狀態碼信號係包含例如就緒/忙碌信號RBn(RBn0及RBn1)、以及狀態碼信號CODE_PW1COMP等。信號RBn0係自NAND型快閃記憶體100_0輸出，信號RBn1係自NAND型快閃記憶體100_1輸出。記憶體控制器200可藉由接收狀態碼信號，而獲知各NAND型快閃記憶體100之狀態。
CPU203係控制記憶體控制器200整體之動作。
記憶體202係例如DRAM(dynamic random access memory，動態隨機存取記憶體)等，且用作CPU230之作業區域。
緩衝記憶體204係暫時性地保持發送至記憶體100之資料、及自記憶體100所發送之資料。
ECC電路206係使用錯誤訂正碼，檢查及訂正資料之錯誤。
[NAND型快閃記憶體之構成]
繼而，對記憶體100之構成，利用圖2進行說明。如圖2所示，記憶體100係包含內核部0與周邊電路1。
內核部0係包含記憶胞陣列111、列解碼器112、及感測單元113。內核部0亦可包含複數個記憶胞陣列111。
記憶胞陣列111具備複數個區塊BLK(BLK0、BLK1、BLK2......)。各區塊BLK具備複數個字串單元(finger)SU(SU0、SU1、SU2......)。各字串單元SU係包含複數個NAND字串NS。各字串NS係包含串聯地連接之複數個記憶胞。
周邊電路1包含：輸入緩衝器(輸入輸出控制電路)101、輸入緩衝器102、輸出緩衝器103、122、位址緩衝器114、指令解碼器115、資料緩衝器116、選擇電路117、118、狀態機120、記憶胞控制暫存器121、暫存器電路124、及失效數計數電路125。
輸入緩衝器101係與接收信號CEn、WEn、REn、CLE、ALE、WPn之輸入插腳(端子)連接。輸入緩衝器101係基於信號CEn、WEn、REn、CLE、ALE、WPn，控制輸入緩衝器102、輸出緩衝器103、及資料緩衝器116。
輸入緩衝器102及輸出緩衝器103係與將信號IO輸入輸出之輸入輸出插腳(端子)連接。輸入緩衝器102係基於輸入緩衝器101之控制，自信號IO提取位址資料，且將該位址資料作為資料信號DIN供給至位址緩衝器114。又，輸入緩衝器102係基於輸入緩衝器101之控制，自信號IO提取指令，且將該指令作為資料信號DIN供給至指令解碼器115。進而，輸入緩衝器102係基於輸入緩衝器101之控制，自信號IO提取資料，且將該資料作為資料信號DIN供給至資料緩衝器116。輸出緩衝器103係將自選擇電路117所供給之讀出資料等作為信號IO自輸入輸出插腳輸出。
位址緩衝器114係保持位址資料，且將該位址資料供給至記憶胞控制暫存器121。位址資料係包含位址資料BLKa、STRa、WLa、COLa。位址資料BLKa、STRa、WLa、COLa係根據資料信號DIN中之位元串(bit string)之順序及位置等而區分。位址資料BLKa係確定區塊。位址資料STRa係確定字串(字串單元)。位址資料WLa係確定字元線。位址資料COLa係確定行。
資料緩衝器116係基於輸入緩衝器101之控制，自輸入緩衝器102接收資料，且暫時性地保持該資料。來自輸入緩衝器102之資料係包含寫入資料等。資料緩衝器116係經由選擇電路118，將寫入資料等傳 輸至感測單元113。
選擇電路118係將來自資料緩衝器116之資料傳輸至感測單元113，且將來自感測單元113之資料傳輸至輸出緩衝器103。
指令解碼器115係基於輸入緩衝器101之控制，接收指令。指令解碼器115係將指令解碼，且基於解碼之結果，將各種指令信號供給至狀態機120。指令信號係包含例如信號CMD_PRO、CMD_RST、CMD_PW1STAT。信號CMD_PRO係對狀態機120指示寫入。信號CMD_RST係指示NAND型快閃記憶體100之寫入等動作之中斷。信號CMD_PW1STAT係控制選擇電路117。指令解碼器115係基於記憶體100接收到詢問指令，將“H”位準之CMD_PW1STAT發送至選擇電路117及狀態機120。
狀態機120係管理記憶體100中之讀出、寫入、及抹除等動作。狀態機120係基於來自指令解碼器115之指令信號，控制記憶胞控制暫存器121。
狀態機120係包含暫存器PW1COMP、ACOMP、BCOMP、CCOMP。暫存器PW1COMP、ACOMP、BCOMP、CCOMP係保持表示根據狀態機120之寫入動作之狀態(進展狀況等)之資訊。暫存器PW1COMP、ACOMP、BCOMP、CCOMP係於例如寫入動作中之複數個階段中之對應之階段結束之情形時，保持表示已結束之旨之資訊。狀態機120係若接收到信號CMD_PW1STAT，則將暫存器PW1COMP中之資訊作為狀態碼CODE_PW1COMP發送至選擇電路117。
選擇電路117係接收來自選擇電路118之資料及來自暫存器PW1COMP之狀態碼CODE_PW1COMP。選擇電路117係基於信號CMD_PW1STAT，將來自選擇電路118之資料、或狀態碼CODE_PW1COMP傳輸至輸出緩衝器103。
記憶胞控制暫存器121係保持用以控制記憶胞之讀出、寫入、及 抹除動作之資訊，且基於所保持之資訊將信號發送至內核部0。自記憶胞控制暫存器121所發送之信號係包含例如區塊位址BLKADD、字串位址STRADD、字元線位址WLADD、行COLADD、及來自狀態機120之指令信號。記憶體控制暫存器121係將區塊位址BLKADD、字串位址STRADD、及字元線位址WLADD發送至列解碼器112，將行位址COLADD發送至感測單元113。
列解碼器112係基於區塊位址BLKADD選擇1個區塊BLK，基於字串位址STRADD選擇1個字串NS，基於字元線位址WLADD選擇1個字元線。即，列解碼器112係自未圖示之電壓產生電路接收與動作相應之各種電壓，在所選擇之區塊BLK之所選擇之字串STR中，將來自電壓產生電路之電壓傳輸至所選擇之字元線及該字元線以外之非選擇字元線。
感測單元113係基於行位址COLADD，將所選擇之行之資料作為信號YIO輸出。感測單元113係於資料之寫入時，自資料緩衝器116接收寫入資料作為信號YIO，且傳輸至記憶胞。
輸出緩衝器122係與將就緒/忙碌信號RBn輸出之輸出插腳連接。輸出緩衝器122係例如自狀態機120，接收就緒/忙碌信號RB。就緒/忙碌信號RB係表示NAND型快閃記憶體100為就緒或忙碌狀態。輸出緩衝器122係將所接收之就緒/忙碌信號RB作為就緒/忙碌信號RBn自輸出插腳輸出。
暫存器電路124係保持融合資料。融合資料係自記憶胞陣列111內之融合區域(未圖示)中被讀出，且例如於記憶體100受到電源之供給後被讀出。融合資料係包含失效數基準值F_NF等。失效數基準值F_NF等係檢查寫入或抹除是否結束時之基準值。
失效數計數電路125係自暫存器電路124接收失效數基準值F_NF。失效數計數電路125係於驗證時，將自感測單元113讀出之資 料與期望值進行比較，對不一致之位元或位元組之數進行計數。驗證係指判斷抹除或寫入是否結束。期望值係於寫入之情形時被寫入之值，且於抹除之情形時為抹除狀態之記憶胞所應具有之值。失效數計數電路125係將計數結果與失效數基準值F_NF進行比較。比較之結果，失效數計數電路125於不一致之位元或位元組之數為失效數基準值F_NF以下之情形時，判斷寫入或抹除已結束，且於超過失效數基準值F_NF之情形時，判斷寫入或抹除未結束。若寫入或抹除已結束，則失效數計數電路125將例如“H”位準之信號PASS發送至狀態機120。狀態機120基於信號PASS，將暫存器PW1COMP、ACOMP、BCOMP、及CCOMP之值變更。
[記憶胞陣列]
繼而，對於記憶胞陣列111之構成，使用圖3進行說明。圖3係表示記憶胞陣列111之一部分，且係關於1個區塊之電路圖。如圖3所示，字串NS各自包含複數個記憶胞電晶體MT(MT0~MT7)、及選擇閘極電晶體ST1、ST2。
電晶體MT具備積層閘極。積層閘極係包含控制閘極與電荷儲存層。電晶體MT係作為記憶胞發揮功能，可非揮發性地保持資料。
複數個電晶體MT係串聯地連接於電晶體ST1、ST2間。電晶體MT7之一端係連接於電晶體ST1之一端。電晶體MT0之一端係連接於電晶體ST2之一端。於各字串單元SU中，複數個字串NS之各個電晶體ST1之另一端連接於不同之位元線BL(BL0~BL(L-1))。L為2以上之自然數。電晶體ST2之另一端係共通地連接於源極線SL。
字串單元SUn中之電晶體ST1之閘極係連接於選擇閘極線SGDn。n為0或1以上之自然數。各字串單元SU中之電晶體ST2之閘極係共通地連接於選擇閘極線SGS。進而，於不同之字串單元SU間共同具有選擇閘極線SGS。位於同一區塊BLK內之電晶體MTm之控制閘極係連接 於字元線WLm。m為0或7以下之自然數。
位於同一區塊BLK內之電晶體MT之資料係例如一次性地被抹除。但，資料之抹除之方法不僅限於此，例如亦存在以小於區塊BLK之單位進行之情形等。關於資料抹除，例如，記載於名稱為“非揮發性半導體記憶裝置”之美國專利8,514,627號(美國專利申請13/235,389號)、名稱為“非揮發性半導體記憶裝置”之美國專利8,233,323號(美國專利申請12/694,690號)。該等專利申請係其整體於本申請案說明書中藉由參照而引用。
資料之讀出及寫入係對於任一個字串單元SU中之與任一個字元線WL共通地連接之複數個電晶體MT之組(CS)一次性地進行。如此之電晶體MT之組之記憶空間包含1或複數個頁面。各電晶體MT可保持2位元以上之資料，例如於各電晶體MT保持2位元資料之情形時，由電晶體MT之組之中之各電晶體MT所保持之2位元資料中之低階(lower)位元之集合稱為「下頁」，高階(upper)位元之集合稱為「上頁」。
關於記憶胞陣列之構成，例如記載於名稱為“三維積層非揮發性半導體記憶體”之美國專利申請公開2009/0267128號公報(美國專利申請12/407,403號)。又，記載於名稱為“三維積層非揮發性半導體記憶體”之美國專利申請公開2009/0268522號公報(美國專利申請12/406,524號)、名稱為“非揮發性半導體記憶裝置及其製造方法”之美國專利申請公開2010/0207195號公報(美國專利申請12/679,991號)、名稱為“半導體記憶體及其製造方法”之美國專利申請公開2011/0284946號公報(美國專利申請12/532,030號)。該等專利申請係其整體於本申請案說明書中藉由參照而引用。
[感測單元]
對於感測單元113，使用圖4進而進行說明。
如圖4所示，感測單元113係包含感測放大器S/A、複數個高速緩 衝記憶體LDL、UDL、及XDL。高速緩衝記憶體LDL、UDL、及XDL係暫時性地儲存寫入時及讀出時之資料。高速緩衝記憶體LDL、UDL、及XDL係分別保持1頁面大小之資料、即位元串。位元串中之各位元係相當於例如由1個電晶體MT所保持之低階位元或高階位元。又，各高速緩衝記憶體LDL、UDL、及XDL中之各位元係自於1字串NS中共同具有字元線WL之電晶體MT之組之1個所讀出之資料、寫入至該1個之資料、或與該1個相關聯之資料。
感測放大器S/A、及高速緩衝記憶體LDL、UDL、及XDL係由內部匯流排LBUS相互地連接，且經由內部匯流排LBUS相互地交換資料。高速緩衝記憶體XDL係藉由匯流排而與選擇電路118連接，且經由選擇電路118而與資料緩衝器116及輸出緩衝器103交換資料。自輸入緩衝器102輸入之寫入資料係首先儲存於高速緩衝記憶體XDL中。
[記憶胞之閾值分佈]
對於記憶胞電晶體MT之閾值電壓之分佈，使用圖5進行說明。
如圖5(c)所示，於1個電晶體MT保持2位元資料之情形時，各記憶胞電晶體MT之閾值電壓根據所保持之資料而取4個值之任一者。即便同樣保持2位元資料之複數個電晶體MT，亦可獲得彼此不同之閾值電壓。因而，閾值電壓具有分佈。閾值分佈係例如稱為E、A2、B2、及C2位準。A2位準中之閾值電壓高於E位準中之閾值電壓。B2位準中之閾值電壓高於A2位準中之閾值電壓，C2位準中之閾值電壓高於B2位準中之閾值電壓。
4個位準係與2位元資料之4個狀態相關聯。例如，E位準之記憶胞電晶體MT係作為保持著“11”資料之狀態進行處理。A2位準之記憶胞電晶體MT係作為保持著“01”資料之狀態進行處理。B2位準之記憶胞電晶體MT係作為保持著“00”資料之狀態進行處理。C2位準之記憶胞電晶體MT係作為保持著“10”資料之狀態進行處理。
(2)資料之寫入動作
繼而，對於對NAND型快閃記憶體100之資料寫入動作之例，使用圖5及圖6進行說明。
首先，對於資料之寫入方法之總體概念，使用圖5進行說明。資料之寫入係包含與模糊(foggy)寫入對應之第1動作、及與精細(fine)寫入對應之第2動作。狀態機120係若接收到1個寫入指令，則執行第1動作及第2動作。第1動作與第2動作係使用不同之驗證電壓。驗證電壓係被寫入之記憶胞電晶體MT之閾值電壓所應超過之電壓。
圖5(a)係表示寫入前之狀態。如圖5(a)所示，電晶體MT係處於“E”位準。處於“E”位準之電晶體MT具有低於驗證電壓EV之閾值電壓。
圖5(b)係表示第1動作之結果之例。如圖5(b)所示，電晶體MT具有處於“A1”~“C1”位準之任一位準之閾值電壓。第1動作中之驗證係使用驗證電壓AV1~CV1。處於“A1”位準之電晶體MT之閾值電壓係高於驗證電壓AV1。處於“B1”位準之電晶體MT之閾值電壓係高於驗證電壓BV1。處於“C1”位準之電晶體MT之閾值電壓係高於驗證電壓CV1。
圖5(c)係表示第2動作之結果之例。如圖5(c)所示，電晶體MT具有處於“A2”~“C2”位準之任一位準之閾值電壓。第2動作中之驗證係使用驗證電壓AV2~CV2。處於“A2”位準之電晶體MT之閾值電壓係高於驗證電壓AV2。處於“B2”位準之電晶體MT之閾值電壓係高於驗證電壓BV2。處於“C2”位準之電晶體MT之閾值電壓係高於驗證電壓CV2。
驗證電壓AV2係高於驗證電壓AV1。驗證電壓BV2係高於驗證電壓BV1。驗證電壓CV2係高於驗證電壓CV1。
再者，如隨後詳細所敍述，資料之寫入動作存在被中斷且此後 再啟動之情形，於本說明書中，寫入動作可能包含被中斷前之部分、及中斷後再啟動之部分。
圖6(a)係表示於第1動作及第2動作之間，藉由狀態機120所進行之控制而施加至字元線WL之電壓。於第1及第2動作各自之中，藉由交替地施加編程電壓及驗證電壓而進行編程及驗證。於第1動作中，編程電壓藉由狀態機120所進行之控制，而於每次施加時自電壓VPGM1以值(升幅)DVPGM1進行升壓。第1動作之驗證係被施加電壓ZV1。電壓ZV1係驗證電壓AV1~CV1之任一者。
於第2動作中，編程電壓藉由狀態機120所進行之控制，而於每次施加時自電壓VPGM2以值DVPGM2進行升壓。電壓VPGM2係大於電壓VPGM1。值DVPGM2係小於值DVPGM1。第2動作之驗證係被施加電壓ZV2。電壓ZV2係驗證電壓AV2~CV2之任一者。
編程電壓之施加係於第1動作及第2動作各自中，通過驗證之前、或達到最大重複數之前反覆地進行。驗證係於失效數計數電路125所得之計數值為失效數基準值F_NF以下之情形時，判定為通過。
關於包含如此之2個動作之寫入動作，記載於美國專利第8565020號說明書。該說明書係其整體於本申請案說明書中藉由參照而引用。
於進行如以上所述之寫入動作時，需要對於寫入對象之電晶體MT之各者之2位元資料，即，需要相當於2頁面之資料。於使寫入動作開始時，記憶體控制器200對記憶體100發送相當於2頁面之資料。被發送之資料係保持於高速緩衝記憶體LDL、UDL、及XDL之任一者，且記憶體100係利用所保持之資料進行寫入動作。
另一方面，於NAND型快閃記憶體100經由記憶體控制器200之指示處理來自主機機器300之寫入動作之命令之期間，存在主機機器300命令已指示過之寫入動作之中斷之情形。中斷係由主機機器300而決 定，例如於需要緊急度更高之作業之情形時等產生。被中斷之寫入動作存在隨後被再啟動之情形。然而，於被再啟動之情形時，存在因中斷前之寫入動作之進展，導致高速緩衝記憶體LDL、UDL、XDL中之寫入資料之一部分或全部消失之情形。其原因在於，高速緩衝記憶體可能被用於寫入資料之保持以外之用途。
以下，對於有鑒如此之狀況而構成之動作進行說明。
[寫入動作之流程]
首先，利用圖6(b)，對NAND型快閃記憶體100之寫入動作之流程進行說明。
如圖6(b)所示，當寫入動作開始時，自記憶體控制器200對記憶體100，發送下頁之資料(Lower data in)。下頁之資料係傳輸至高速緩衝記憶體LDL、UDL、及XDL之任一者(Transfer)。繼而，同樣地，自記憶體控制器200對記憶體100，發送上頁之資料(Upper data in)，繼而，傳輸至高速緩衝記憶體LDL、UDL、及XDL之任一者(Transfer)。
繼而，使第1動作開始。編程及驗證之迴圈係例如藉由對於“A1”~“C1”位準之各者，作為例反覆地進行2次，“A1”~“C1”位準之寫入結束。繼之，經由第2動作之準備期間(Transfer)，使第2動作開始。編程及驗證之迴圈係例如藉由對於“A2”~“C2”位準之各者，作為例反覆地進行2次，“A2”~“C2”位準之寫入結束。
(高速緩衝記憶體之資料儲存狀況)
繼而，使用圖7至圖9，對圖6(b)之寫入動作之流程中之高速緩衝記憶體LDL、UDL、XDL所進行之資料之儲存進行說明。於以下之說明中，儲存資料之高速緩衝記憶體及儲存之時序僅為例示。
於圖7至圖9中，儲存中之資料係與維持於“E”位準之電晶體MT、及向“A”、“B”、“C”位準寫入之電晶體MT建立關聯地表示。高速緩衝記憶體LDL、UDL、及XDL之各者係於各位元中，保持與一次性地 寫入之電晶體MT中之1個相關聯之值。更具體而言，高速緩衝記憶體LDL、UDL、及XDL之各者係於各位元中，保持對於維持於對應之“E”位準之1個單元電晶體MT、及自“E”位準向“A”、“B”、或“C”位準寫入之1個單元電晶體MT之值。然而，圖7~圖9為方便起見，而分別利用“0”或“1”表現向“A”、“B”、或“C”位準之寫入之未結束或結束。
圖7係表示自記憶體控制器200傳輸資料之期間之對高速緩衝記憶體LDL、UDL、XDL之資料之儲存狀況。以下之動作係藉由狀態機120之經由記憶胞控制暫存器121之控制而進行。
如圖7所示，若寫入動作開始，則狀態機120將下頁之資料儲存於高速緩衝記憶體XDL。於寫入動作開始時間點，高速緩衝記憶體LDL、UDL可為任意之狀態(Invalid)。下頁之資料係藉由狀態機120而自高速緩衝記憶體XDL傳輸至例如高速緩衝記憶體UDL。藉此，高速緩衝記憶體XDL可接收上頁之資料，從而上頁之資料被儲存於高速緩衝記憶體XDL。上頁之資料係藉由狀態機120而自高速緩衝記憶體XDL傳輸至例如高速緩衝記憶體LDL。
繼之，狀態機120係為將高速緩衝記憶體UDL中之下頁之資料向高速緩衝記憶體XDL傳輸，將第1動作中之驗證結果(判定資料)儲存於高速緩衝記憶體UDL而設。具體而言，狀態機120將高速緩衝記憶體UDL之位元串中之與向“A1”~“C1”位準寫入之電晶體MT相關之位元重設為“0”。與維持於“E”位準之電晶體MT相關之位元為“1”。
於圖8中，使第1動作開始。每次藉由驗證，“A1”~“C1”位準之各個寫入結束時，對於高速緩衝記憶體UDL之向對應之位準寫入之各電晶體MT之值由“0”變為“1”。於圖8中，“A1”位準之第1次之寫入迴圈(Program(1)及Verify(1)，以下，情況相同)係對於高速緩衝記憶體UDL中之向“A1”位準寫入之電晶體MT之值一直為“0”。此情況表現了向“A1”位準寫入之電晶體MT中殘留有寫入未結束之電晶體MT從而驗 證失敗之狀態。以下之說明，亦情況相同。
“A1”位準之第2次之寫入迴圈係對於高速緩衝記憶體UDL中之向“A1”位準寫入之電晶體MT之判定之值變為“1”。於圖及以下之說明中，如此之判定之值之變化設為表示已通過對應之驗證。
以下，每當“B1”及“C1”位準之驗證成功時，對於高速緩衝記憶體UDL中之向“B1”及“C1”位準寫入之電晶體MT之值依次地由“0”變為“1”。藉由以上所述，第1動作結束。
若第1動作結束，則狀態機120將高速緩衝記憶體UDL中之值(第1動作中之驗證結果)進行重設，用於第2動作中之驗證結果之儲存。
於圖9中，使第2動作開始。與第1動作相同，每當“A2”、“B2”、及“C2”位準之驗證成功時，對於高速緩衝記憶體UDL中之向“A2”、“B2”、及“C2”位準寫入之電晶體MT之值依次地由“0”變為“1”。藉由以上所述，第2動作結束。
且說，如根據圖8及圖9所知，在第2動作之開始時間點之前，下頁及上頁之資料係為第2動作中之利用而設，且分別保持於高速緩衝記憶體XDL及LDL內。然而，於第2動作之開始後，存在該等資料無需保持而被抹除之情形。可於因抹除而空出之高速緩衝記憶體中儲存其他資料等有效地充分利用記憶體100之資源。例如，於圖9中，在“A2”位準之寫入結束時間點，下頁之資料自高速緩衝記憶體XDL中消失。於“B2”位準之寫入結束時間點，上頁之資料自高速緩衝記憶體LDL中消失。
於將已中斷之寫入動作再次寫入至其他頁面時，記憶體100需要自記憶體控制器200接收之相當於2頁面之資料。由此，資料是否在寫入動作已中斷之時間點消失、即寫入動作進行至哪一時間點對再啟動後之處理產生影響。
第1實施形態係鑒於上述問題，如上所述，狀態機120具備暫存 器PW1COMP。暫存器PW1COMP係保持狀態碼CODE_PW1COMP。狀態碼CODE_PW1COMP具有基於寫入動作之進行之狀況之值，因此，狀態碼CODE_PW1COMP具有基於被指示寫入動作之中斷之時序之值。記憶體100係基於條件，將包含狀態碼CODE_PW1COMP之資訊發送至記憶體控制器200。
以下，對狀態碼CODE_PW1COMP之例，分為寫入動作之中斷之時序不同之情形進行說明。
(寫入動作中未產生中斷之情形)
首先，對於寫入動作中未產生中斷之情形，使用圖10~圖12進行說明。於該情形時，狀態碼CODE_PW1COMP不被發送至記憶體控制器200。
圖10~圖12係寫入動作中未產生中斷之情形時之寫入動作中之各種信號之時序圖。圖10~圖12亦表示施加至選擇字元線WL之電壓之波形。但，圖10~圖12及同樣其他之圖中之對於選擇字元線WL之施加電壓僅為例示。
值PW1COMP係保持於暫存器PW1COMP中之值。值ACOMP係保持於暫存器ACOMP中之值。值BCOMP係保持於暫存器BCOMP中之值。值號CCOMP係保持於暫存器CCOMP中之值。
如圖10所示，在時刻t1，記憶體控制器200將寫入指令PRO與寫入目的地之下頁之位址及寫入資料一同地發送至記憶體100。在時刻t2，記憶體100將下頁之寫入資料自高速緩衝記憶體XDL傳輸至高速緩衝記憶體UDL。
在時刻t3，記憶體控制器200將寫入指令PRO與寫入目的地之上頁之位址及寫入資料一同地發送至記憶體100。在時刻t4，記憶體100將上頁之寫入資料自高速緩衝記憶體XDL傳輸至高速緩衝記憶體LDL。
於時刻t2及t4傳輸資料之期間，記憶體100將表示忙碌之“L”位準之就緒/忙碌信號RBn輸出。
於寫入資料自記憶體控制器200向記憶體100之高速緩衝記憶體LDL或UDL傳輸之前之期間，值PW1COMP、ACOMP、BCOMP、及CCOMP可為“L”位準與“H”位準之任一者。如此般，值為不限制之狀態於圖中由斜線表示。
如圖11所示，記憶體100係自時刻t5按照寫入指令PRO使第1動作開始。此後，記憶體100於寫入動作結束之前、或成為自記憶體控制器200接收到下一個信號之狀態之前，持續輸出“L”位準之就緒/忙碌信號RBn。
狀態機120係若使第1動作開始，則將值PW1COMP、ACOMP、BCOMP、CCOMP重設為“L”位準。又，狀態機120係控制列解碼器112等，對選擇字元線WL依序地施加自電壓VPGM1逐一地提昇值DVPGM1所得之電壓，從而依次地進行“A1”~“C1”位準之寫入。
狀態機120係若“A1”位準之寫入結束，則將值ACOMP設為“H”位準。根據圖11之例，於時刻t9，值ACOMP被設為“H”位準。狀態機120係若“B1”位準之寫入結束，則將值BCOMP設為“H”位準。根據圖11之例，於未圖示之時刻t13，值BCOMP被設為“H”位準。若因“C1”位準之寫入結束而第1動作結束，則狀態機120將值PW1COMP設為“H”位準。根據圖11之例，於時刻t17，值_PW1COMP被設為“H”位準。
於時刻t18，狀態機120係為第2動作而設，將值ACOMP、BCOMP重設為“L”位準。另一方面，狀態機120將值PW1COMP維持為“H”位準。
如圖12所示，記憶體100係自時刻t18按照寫入指令PRO使第2動作開始。
狀態機120係控制列解碼器112等，對選擇字元線WL依序地施加自電壓VPGM2逐一地提昇值DVPGM2所得之電壓，從而依次地進行“A2”~“C2”位準之寫入。
狀態機120係若“A2”位準之寫入結束，則將值ACOMP設為“H”位準，若“B2”位準之寫入結束，則將值BCOMP設為“H”位準。狀態機120係若“C2”位準之寫入結束，且第2動作結束，則將值CCOMP設為“H”位準。根據圖12之例，於時刻t30，將值CCOMP設為“H”位準。
藉由以上處理，寫入動作結束。
(第1動作中產生中斷之情形)
若於寫入動作之中途，主機機器300對記憶體控制器200指示中斷，則記憶體控制器200進行用於寫入動作之中斷之處理。
以下，使用圖13及圖14，對記憶體100在第1動作中被指示中斷之情形時之寫入動作之流程進行說明。
如圖13所示，於步驟S105中，記憶體控制器200將寫入指令PRO與寫入目的地之位址及寫入資料一同地發送至記憶體100。寫入資料係包含下頁之資料及上頁之資料。步驟S105相當於圖10之進行至時刻t1~t5為止之動作。
於步驟S110中，記憶體100按照“H”位準之信號CMD_PRO，執行寫入動作。“H”位準之信號CMD_PRO係基於記憶體100接收到寫入指令PRO，指示寫入。隨著寫入動作之開始，記憶體100將“L”位準之就緒/忙碌信號RBn發送至記憶體控制器200。
假設記憶體控制器200於第5次之驗證(時刻t14~t15)中使寫入動作之中斷開始。隨著開始，如圖14所示，記憶體控制器200進行寫入狀態之詢問(圖13之步驟S115)。因此，記憶體控制器200將詢問指令CMDq發送至記憶體100。
指令解碼器115係基於記憶體100接收到詢問指令CMDq，而於允 寫信號WEn之上升邊緣，將“H”位準之信號CMD_PW1STAT發送至狀態機120。藉此，狀態機120將暫存器PW1COMP中之值作為狀態碼CODE_PW1COMP輸出，並且藉由選擇電路117而使狀態碼CODE_PW1COMP向輸出緩衝器103傳輸。狀態碼CODE_PW1COMP係基於狀態機120在第1動作中接收到信號CMD_PW1SAT而為“L”位準。
於時刻t15之後，記憶體控制器200將已斷定之允讀信號REn發送至記憶體100，接收到該允讀信號REn後，記憶體100將各種狀態(staus)碼等作為IO信號向記憶體控制器200發送(圖13之步驟S120)。所發送之狀態碼包含狀態碼CODE_PW1COMP。
記憶體控制器200因狀態碼CODE_PW1COMP為“L”位準，故獲知記憶體100至少於接收到詢問指令CMDq之時間點處於第1動作中。因此，記憶體控制器200獲知以前發送之相當於2頁面之資料依然保持於高速緩衝記憶體LDL、UDL、及XDL中之任一者。由此，進而，記憶體控制器200獲知無需寫入資料之再次發送或寫入動作之進行之待機而可使中斷開始。
因可使中斷開始，故於時刻t16，記憶體控制器200將中斷指令RST發送至記憶體100(圖13之步驟S125)。再者，記憶體100亦可於接收到中斷指令RST後，不再維持值PW1COMP。如此般，保持或不保持值PW1COMP皆可之情形於圖中以斜線表示。
指令解碼器115係基於記憶體100接收到中斷指令RST，將“H”位準之信號CMD_RST發送至狀態機120(圖13之步驟S130)。“H”位準之信號CMD_RST係指示寫入動作之中斷(停止)。若接收到指示，則狀態機120進行用於寫入動作之處理(例如參與寫入之要素之狀態之初始化等)使寫入停止。
若狀態機120完成用於寫入動作之停止之處理，則於時刻t17，記憶體100成為就緒狀態。受此影響，記憶體控制器200將插入指令 CMDi發送至記憶體100(圖13之步驟S135)。插入指令CMDi係例如某一下頁之資料之讀出指令等，且伴有讀出源之位址之指定。
接收插入指令CMDi之記憶體100既可能係已使寫入動作中斷之記憶體100，亦可能係連接於記憶體控制器200之其他記憶體100。於已使動作中斷之記憶體100中，例如位址與寫入動作被中斷之記憶胞不同之記憶胞成為插入動作之對象。寫入動作中可進行插入之動作例如已定。若為不破壞記憶體100所保持之資料之動作，則任何動作亦均可插入。
於時刻t18，記憶體100按照插入指令CMDi，執行插入動作(圖13之步驟S140)。基於插入動作為讀出動作之例，記憶體100按照允讀信號REn將讀出資料發送至記憶體控制器200。插入動作係例如於時刻t19之前結束。記憶體100係與讀出資料之開始發送同時地返回至就緒狀態。
至少一部分基於記憶體100返回至就緒狀態，記憶體控制器200獲知被中斷之寫入動作可進行再啟動。因而，記憶體控制器200於例如接收到讀出資料後之時刻t19，將寫入指令PROr與寫入目的地之位址一同地發送至記憶體100(圖13之步驟S145)。
於高速緩衝記憶體XDL、UDL、及LDL內，依然保持有相當於2頁面之資料，因此，記憶體控制器200不發送寫入資料。寫入指令PROr係與通常之寫入指令PRO不同，不伴有寫入資料之輸出地指示寫入。寫入指令PROr之發送目的地係寫入動作被中斷之記憶體100。寫入目的地之位址係與中斷前作為寫入對象之記憶胞之位址既可相同亦可不同。
自時刻t20起，狀態機120進行用於寫入動作之再啟動之準備(Transfer)。繼而，於時刻t21，狀態機120基於寫入指令PROr，使用高速緩衝記憶體XDL、UDL、及LDL內之資料，使寫入動作再啟動 (圖13之步驟S150)。再啟動後之寫入動作係與通常之寫入動作同樣地，自第1動作之第1次之寫入迴圈開始。但，於再次寫入目的地之位址與中斷前相同之情形時，亦可以繼續進行中斷前之寫入動作之方式進行再次寫入。
若記憶體100中之寫入動作結束，記憶體100成為就緒狀態，則記憶體控制器200對記憶體100指示下一個動作(圖13之步驟S155)。
(第2動作中產生中斷原因之情形)
繼而，使用圖15，對第2動作中產生中斷原因之情形時之寫入動作之流程進行說明。
假設記憶體控制器200於第2動作之第1次之驗證(時刻t18~t19)中使寫入動作之中斷開始。隨著開始，如圖15所示，記憶體控制器200將詢問指令CMDq發送至記憶體100。
指令解碼器115基於記憶體100接收到詢問指令CMDq，將“H”位準之信號CMD_PW1STAT發送至狀態機120。藉此，經由選擇電路117之選擇，將包含狀態碼CODE_PW1COMP之各種資訊發送至記憶體控制器200。狀態碼CODE_PW1COMP基於狀態機120在第2動作中接收到信號CMD_PW1SAT而為“H”位準。
記憶體控制器200因狀態碼CODE_PW1COMP為“H”位準，而獲知記憶體100至少於接收到詢問指令CMDq之時間點為第2動作中。因而，記憶體控制器200獲知存在高速緩衝記憶體XDL、UDL、及LDL之任一者中之相當於2頁面之資料中之一部分或全部已消失之可能性。
至時刻t20~t23為止之中斷動作及插入動作係與圖14之第1動作中之至時刻t16~t19為止之動作相同。插入動作係例如讀出動作，且例如於時刻t23之前結束。記憶體100係與讀出資料之發送開始同時地返回至就緒狀態。
至少一部分基於記憶體100返回至就緒狀態，記憶體控制器200獲知被中斷之寫入動作可進行再啟動。因而，記憶體控制器200於例如接收到讀出資料後之時刻t23，將寫入指令PRO與寫入目的地之上頁及下頁之位址一同地發送至寫入動作被中斷之記憶體100。因存在記憶體100內之寫入資料已消失之可能性，故記憶體控制器200亦將用於上頁及下頁之寫入資料再次發送。
於時刻t27，狀態機120基於寫入指令PRO，使用再次接收之寫入資料，使寫入動作再啟動。
於第1實施形態中，對於記憶體控制器200在記憶體100於寫入動作中被指示中斷之情形時將寫入動作中斷，使成為中斷之原因之處理優先之例進行了說明，但不僅限於此。記憶體控制器200亦可於將狀態碼CODE_PW1COMP輸出後，鑒於記憶體100之寫入動作之狀況、或中斷之原因之內容、重要性、及緊急性等，而判斷是否實際使寫入動作中斷。例如，記憶體控制器200亦可進行若為第1動作中則使寫入動作中斷，若為第2動作中則不使寫入動作中斷之判斷。
(3)第1實施形態之效果
根據第1實施形態，若記憶體100於第1動作中接收到詢問指令CMDq，則狀態機120將“L”位準之狀態碼CODE_PW1COMP發送至記憶體控制器200。狀態機120係若記憶體100於第2動作中接收到詢問指令CMDq，則將“H”位準之狀態碼CODE_PW1COMP發送至記憶體控制器200。基於該構成，獲得以下之1個或複數個效果。
(A)記憶體控制器200可於使記憶體100之寫入動作中斷時，獲知寫入動作之進展狀況。因而，記憶體控制器200可於使寫入動作再啟動時，再次判斷是否必須將資料輸出至記憶體100。
(B)記憶體控制器200於在第1動作中使寫入動作中斷之情形時，不必對記憶體100再次發送寫入資料。因而，可削減寫入資料之再發 送所需之時間。
例如，比較例之NAND型快閃記憶體不具有通知寫入動作之進展狀況之功能。因而，於使寫入動作再啟動時，例如經常將寫入資料再發送。相當於1頁面之資料之寫入所需之時間係例如1000μ秒。其中，資料自記憶體控制器向記憶體發送所需之時間為例如100μ秒。無論記憶體中是否殘存有資料，若將資料多餘地再發送，則相當於總寫入時間之10%之時間成為多餘。
根據第1實施形態，於記憶體100依然保持有寫入資料之情形時，記憶體控制器200不將寫入資料進行再發送。藉此，可削減相當於總寫入時間之10%之時間，從而可削減傳送信號IO之匯流排之佔用時間。因此，可提昇記憶體100之利用效率，從而可實現記憶體系統10整體之效率化。
(C)記憶體控制器200可具有於第1動作中使中斷動作開始，且於第2動作中不使中斷動作開始等較多之選擇面。藉此，記憶體控制器200可靈活地進行來自主機機器300之各種命令等之處理，從而提昇記憶體系統10整體之作業效率。
(D)記憶體控制器200可於例如第2動作中，不進行對記憶體100之寫入動作之中斷。若以此為前提，則記憶體控制器200為需要資料之再發送之情形而設，在寫入動作結束之前無需將寫入資料預先備份。因而，可實現記憶體控制器200之資源(例如緩衝記憶體204)之有效利用。
(4)第1實施形態之變化例
變化例係基於寫入動作之其他例。對於變化例，使用圖16至圖18進行說明。
於NAND型快閃記憶體100使寫入動作開始時，存在最初僅接收相當於1頁面(例如下頁)之資料之情形。此情況係可能因在處理來自 主機機器300之各種命令等中，較多地存在等待記憶體控制器200之處理之命令之情形等而引起。於如此之情形時，例如記憶體控制器200在相當於另1頁面(例如上頁)之資料之發送之前，使僅下頁之資料之寫入開始。寫入下頁之資料之動作例如被稱為下頁寫入。下頁寫入係由與指示第1動作及第2動作之指令不同之指令指示。下頁寫入、及經由下頁寫入進行上頁之寫入之方式係稱為LM寫入方式。另一方面，如圖4所示地對保持下頁與上頁之資料之狀態之寫入例如亦稱為全序列方式。
下頁寫入後之狀態係示於圖16(b')。變化例中記述之寫入動作係於插入圖16(b')之步驟之方面，不同於圖4之寫入動作。藉由下頁寫入而使記憶胞電晶體MT之閾值電壓上升，從而記憶胞電晶體MT處於“LM”位準，或停滯於“E”位準。處於“LM”位準之電晶體MT之閾值電壓高於驗證電壓LMV。驗證電壓LMV係例如高於驗證電壓AV1且低於驗證電壓BV1。
記憶體100係於下頁寫入之後接收上頁之資料，且與圖4同樣地，進行第1及第2動作。
於本變化例中，寫入動作可自LM寫入方式切換為全序列方式。
[寫入動作之流程]
圖17及圖18係表示下頁寫入被中斷之情形時之寫入動作之流程。
如圖17所示，於時刻t1，記憶體控制器200將寫入指令PRS與寫入目的地之下頁之位址及寫入資料一同地發送至記憶體100。寫入指令PRS係指示相當於1頁面之資料之寫入，與指示全序列方式之寫入之寫入指令PRO不同。若接收到指令PRS及寫入資料，則狀態機120於時刻t2，將下頁之寫入資料自高速緩衝記憶體XDL向高速緩衝記憶體UDL傳輸。
基於寫入指令PRS，狀態機120自時刻t3使下頁寫入之寫入迴圈開始。於下頁寫入中，編程電壓於每次施加時，藉由狀態機120之控制，而自電壓VPGML僅升壓值DVPGML。電壓VPGML係小於例如第2動作中之電壓VPGM2。電壓VPGML可為第1動作中之電壓VPGM1以下或以上。值DVPGML係例如大於第2動作中之值(升幅)DVPGM2。值DVPGML可為第1動作中之升幅DVPGM1以下或以上。
於下頁寫入中，寫入資料僅相當於1頁面，不會佔用所有之高速緩衝記憶體。因而，記憶體100可自記憶體控制器200接收下一個資料。因此，於下頁寫入中，狀態機120將“H”位準之就緒/忙碌信號RBn發送至記憶體控制器200。
假設記憶體控制器200於第2次之編程迴圈(t5~t6)中使寫入動作之中斷開始。隨著開始，記憶體控制器200將詢問指令CMDq發送至記憶體100。
指令解碼器115係基於記憶體100接收到詢問指令CMDq，將“H”之信號CMD_PW1STAT發送至狀態機120。藉此，於時刻t6，將包含狀態碼CODE_PW1COMP之各種資訊自記憶體100發送至記憶體控制器200。狀態機120係於下頁寫入中，以可在取得上頁之資料後切換為全序列方式之方式，將下頁之資料持續保持於高速緩衝記憶體XDL、UDL、及LDL之任一者。因而，於下頁寫入之期間，值PW1COMP停滯於“L”位準，進而，狀態碼CODE_PW1COMP亦為“L”位準。
記憶體控制器200係基於接收到“L”位準之狀態碼CODE_PW1COMP，而獲知於記憶體100接收到詢問指令CMDq之時間點，記憶體100保持有下頁之寫入資料。由此，進而，記憶體控制器200獲知可使中斷開始。
因可使中斷開始，故記憶體控制器200將中斷指令RST發送至記憶體100。於時刻t7以後，記憶體100與圖14及圖15之情形同樣地，執 行中斷動作及插入動作。插入動作係例如讀出動作，且記憶體100與讀出資料之發送開始同時地返回至就緒狀態。
至少一部分基於記憶體100返回至就緒狀態，記憶體控制器200獲知可使被中斷之寫入動作再啟動。因而，如圖18所示，記憶體控制器200於例如接收到讀出資料後之時刻t10，將寫入指令PRSr與寫入目的地之位址一同地輸出至寫入動作被中斷之記憶體100。記憶體控制器200不發送寫入資料。其原因在於高速緩衝記憶體XDL、UDL、或LDL依然保持有下頁之資料。寫入指令PRSr係與通常之寫入指令PRS不同，不伴有資料之輸出地指示相當於1頁面之寫入。寫入目的地之位址係與中斷前作為寫入對象之記憶胞之位址既可相同亦可不同。
自時刻11起，狀態機120進行用於寫入動作之再啟動之準備(Transfer)。繼而，於時刻t12，狀態機120基於寫入指令PRSr，使用高速緩衝記憶體XDL、UDL、或LDL中之資料使寫入動作再啟動。
另一方面，於時刻t12，記憶體控制器200成為可將上頁之資料輸出之狀態。故而，記憶體控制器200將寫入指令PRO與寫入目的地之位址及寫入資料一同地發送至寫入動作中之記憶體100。
即便時刻t12之時間點，亦於高速緩衝記憶體XDL、UDL、或LDL內依然保持有下頁之資料，因此，記憶體控制器200僅將上頁之資料發送至記憶體100，而不進行下頁之資料之輸出。寫入目的地之區塊BLK、字串單元SU、字元線WL之位址係必須與寫入動作中之記憶胞相同。
基於接收到寫入指令PRO，記憶體100使全序列方式之寫入動作開始。該寫入動作係例如與圖11及圖12所示之動作相同。於進而產生新的中斷原因時，記憶體100及記憶體控制器200亦可進行與例如圖14或圖15所示之動作相同之動作。
如上所述，根據變化例，信號CMD_PW1STAT、及狀態碼 CODE_PW1COMP等之構成亦可適用於自LM寫入方式向全序列方式切換之寫入動作。
<第2實施形態>
繼而，對第2實施形態之NAND型快閃記憶體150及記憶體控制器250，使用圖19至圖22進行說明。第2實施形態係於設置記憶體控制器與記憶體之間之資料保持中斷指令之方面，不同於第1實施形態。
(1)記憶體系統之構成
於第2實施形態中，記憶體控制器250除了第1實施形態之記憶體控制器200之要素、動作、及功能以外，且可將資料保持中斷指令RSVRST輸出。記憶體控制器250係若於例如記憶體150中之寫入動作之期間，自主機機器300指示寫入動作之中斷，則將資料保持中斷指令RSVRST發送至記憶體150。資料保持中斷指令RSVRST係若接收到其之記憶體150為第1動作中，則指示第1動作結束後之中斷。
記憶體150具有圖19所示之構成。記憶體150係於周邊電路1包含指令解碼器155。指令解碼器155係除了指令解碼器115之要素、動作及功能以外，且可於資料信號DIN包含資料保持中斷指令RSVRST之情形時，將例如信號CMD_RSVRST輸出。信號CMD_RSVRST係對狀態機120通知記憶體150已接收到資料保持中斷指令RSVRST。信號CMD_RSVRST係基於記憶體150接收到資料保持中斷指令RSVRST而設為“H”位準。指令解碼器155係使用例如暫存器記憶已接收到“H”位準之信號CMD_RSVRST。狀態機120係根據於寫入動作之哪一階段接收到“H”位準之信號CMD_RSVRST，調整使寫入動作中斷之時序。
關於指令解碼器155之其他功能，與上述實施形態中記述之指令解碼器115相同。
關於其他構成，第1實施形態之記述完全適於第2實施形態。
(2)資料之寫入動作
繼而，對向NAND型快閃記憶體150之資料之寫入動作之例進行說明。
[第1動作中產生中斷之情形]
首先，一邊使用圖20，且參照圖21，一邊對於在記憶體150之第1動作中，主機機器300對記憶體控制器250指示中斷之情形時之寫入動作之流程進行說明。
如圖20所示，記憶體控制器250將寫入指令PRO與寫入目的地之位址及寫入資料一同地發送至記憶體150(步驟S205)。按照寫入指令PRO，記憶體150進行寫入動作(步驟S210)。步驟S210係如圖21所示包含編程(步驟S211)、驗證(步驟S212)、及第1動作之結束之確認(步驟S213)。於第1動作結束之前，反覆地進行步驟S211~S213之組。
以後之流程係基於記憶體150在寫入動作中之哪一階段接收到資料保持中斷指令RSVRST而不同。首先，對記憶體150在第1動作中接收到資料保持中斷指令RSVRST之情形進行說明。即，如圖20所示，於第1動作中，記憶體控制器250將資料保持中斷指令RSVRST發送至記憶體150(步驟S215)。即便該情形時，記憶體150亦持續進行第1動作且使之結束。若第1動作結束，則狀態機120進行資料保持中斷動作(步驟S220)。於資料保持中斷動作中，狀態機120判斷於第1動作中是否接收到“H”位準之信號CMD_RSVRST(圖21之步驟S220)。狀態機120獲知於第1動作中接收到“H”位準之信號CMD_RSVRST，使寫入動作中斷。其結果，記憶體150移行至就緒狀態。
記憶體控制器250係接收到記憶體150成為就緒狀態，而對記憶體150發送詢問指令CMDq(步驟S225)。基於記憶體接收到詢問指令CMDq，狀態機120將狀態碼CODE_PW1COMP發送至記憶體控制器250(步驟S230)。狀態碼CODE_PW1COMP係維持為記憶體150接收到資料保持中斷指令RSVRST之時間點、進而狀態機120接收到“H”位準 之信號CMD_RSVRST之時間點之值(此處為“L”位準)。因而，記憶體控制器250係獲知記憶體150在第1動作中接收到資料保持中斷指令RSVRST且使第1動作結束之後，不使第2動作開始而已使寫入動作中斷。藉此，記憶體控制器250獲知記憶體150依然保持有相當於2頁面之資料。
接著至步驟S235~S240為止之插入動作係與圖13中之至步驟S135~S140為止之動作相同。若插入動作結束，則記憶體控制器250將寫入指令PROr與寫入目的地之位址一同地發送至記憶體150(步驟S245)。記憶體控制器250不將寫入資料進行再發送。寫入目的地之位址可設為與中斷前作為寫入對象之記憶胞之位址相同。
狀態機120係基於寫入指令PROr，使寫入動作再啟動(步驟S250)。步驟S250係如圖21所示，包含編程(步驟S251)、驗證(步驟S252)、及第2動作之結束之確認(步驟S253)。於第2動作結束之前，反覆地進行步驟S251~S253之組。若第2動作結束，記憶體150成為就緒狀態，則記憶體控制器250對記憶體150指示下一個動作(步驟S255)。
另一方面，於記憶體150在第1動作中未接收到資料保持中斷指令RSVRST之情形時，狀態機120藉由圖21之步驟S220中之判斷而獲知該情形。於該情形時，狀態機120直接執行第2動作(步驟S251'~S253')。即，編程及驗證係反覆地進行直至值CCOMP成為1，若值CCOMP成為1則寫入結束。
於如此般，記憶體控制器250於記憶體150之第1動作中將資料保持中斷指令RSVRST發送至記憶體150之情形時，自指令之發送至寫入動作中斷為止所消耗之時間長於使用中斷指令RST之情形。其原因在於第1動作持續進行。
記憶體控制器250亦可於在寫入動作中自主機機器300指示中斷 之情形時，取代資料保持中斷指令RSVRST而發送中斷指令RST。發送哪一個指令係鑒於中斷之原因之緊急度、及記憶體系統10之整體之狀況等，由記憶體控制器250進行判斷。
[於第2動作中產生中斷之情形]
繼而，使用圖22，對在記憶體150之第2動作中，主機機器300對記憶體控制器250指示中斷之情形時之寫入動作之流程進行說明。
如圖22所示，記憶體控制器250係將保持中斷指令RSVRST發送至記憶體150(步驟S215)。步驟S215設為於記憶體150為第2動作中進行。基於記憶體150接收到資料保持中斷指令RSVRST，狀態機120接收“H”位準之信號CMD_RSVRST，且判斷接收到信號CMD_RSVRST之時序(步驟S220)。如本例所述，狀態機120係於在第2動作中接收到“H”位準之信號CMD_RSVRST之情形時，在接收到“H”位準之信號CMD_RSVRST之時間點使寫入動作中斷。
此後，進行步驟S225及S230。步驟S230中所發送之狀態碼CODE_PW1COMP為“H”位準。因而，記憶體控制器250獲知記憶體150在第2動作中接收到資料保持中斷指令RSVRST，使寫入動作中斷之情形，進而高速緩衝記憶體XDL、UDL、及LDL之任一者中之相當於2頁面之資料中之一部分或全部已消失之情形。
於接著插入動作後之步驟S245中，記憶體控制器250於使寫入動作再啟動時，將寫入指令PRO與寫入目的地之位址及寫入資料一同地發送至記憶體150。寫入目的地之位址係與中斷前作為寫入對象之記憶胞之位址既可相同亦可不同。
(3)第2實施形態之效果
根據第2實施形態，若記憶體150於第1動作中接收到資料保持中斷指令RSVRST，則狀態機120於第1動作結束之前持續進行寫入動作，且於第1動作之結束後使寫入動作中斷。基於該構成，獲得以下 之1個或複數個效果。
(A)因於寫入動作之中斷之時間點，第1動作結束，故寫入對象之記憶胞電晶體MT已相應於寫入資料而處於“A1”~“C1”位準之任一者。如此之狀態雖可靠性不及經由第2動作之狀態，但存在作為暫時性地保持有資料之狀態具有充分之可靠性之情形。因而，可於該暫時性地將資料保持於記憶胞電晶體MT之狀態之間進行插入動作。
(B)於對與中斷前相同之電晶體MT再啟動寫入之情形時，記憶體150可自第2動作之最初時使寫入動作再啟動。該情形相較自第1動作或第2動作之中途進行再啟動之情形，處理之管理及執行更為容易。又，無論是否多餘，均可避免再次進行第1動作，從而可縮短寫入時間。
(4)第2實施形態之變化例
變化例係關於記憶體160在第1動作中接收到資料保持中斷指令RSVRST之情形時之寫入動作之再啟動之動作。對於變化例，使用圖23進行說明。
至圖23之步驟S205~S240為止之動作係與圖20之動作相同。於接著之步驟S241中，記憶體控制器260在寫入動作之再啟動時，將讀出指令RD1r發送至記憶體160。讀出指令RD1r係指示來自寫入動作被中斷之電晶體MT之資料讀出。讀出指令RD1r係與通常時之讀出指令不同，指示用於“A1”~“C1”位準之判定之讀出電壓之使用。
狀態機120係基於記憶體160接收到讀出指令RD1r，按照讀出指令RD1r進行資料之讀出(步驟S242)。讀出之資料係藉由記憶體控制器260而接收。記憶體控制器260係使用ECC電路260訂正該讀出資料中之錯誤。自該記憶體160讀出且已實施訂正之資料係相當於步驟S205中之寫入資料。
記憶體控制器260係將寫入指令PRO與寫入目的地之位址及寫入 資料一同地發送至記憶體160(步驟S245)。若記憶體160接收到寫入指令PRO，則狀態機120使寫入動作再啟動(步驟S250)。
如此般，根據本變化例，於第1動作中所指示之寫入動作之中斷後，在該寫入動作再啟動前，記憶體160接收讀出指令RD1r，自寫入動作被中斷之電晶體MT將資料讀出。因而，即便未為第1動作中所指示之寫入動作之中斷後之再啟動而設，從而高速緩衝記憶體LDL、UDL、及XDL中不保持寫入資料，記憶體控制器260亦可使用保持於電晶體MT中之暫時性資料，將寫入資料再生。該情形係將記憶體控制器260保持寫入資料之必要性排除。藉此，例如可於圖23之步驟S205後，將緩衝記憶體240中之寫入資料抹除而用於其他用途。
<其他實施形態>
動作之流程中之步驟之順序可儘可能相互地替換。例如，狀態碼CODE_PW1COMP之通知、中斷動作之執行、插入動作之執行可進行替換。例如，亦可於使寫入動作中斷後，通知狀態碼CODE_PW1COMP，或於執行插入動作後，發送狀態碼CODE_PW1COMP。
又，實施形態及變化例係對於不伴有資料之輸出地使寫入再啟動之情形時，使用與通常之寫入指令PRO及PRS等不同之寫入指令PROr及PRSr等之例進行了說明，但不僅限於此。若不進行寫入指令所進行之區分，例如狀態碼CODE_PW1COMP為“L”位準時接收到寫入指令，則NAND型快閃記憶體亦可具有無資料輸出而使寫入開始之功能。
寫入至記憶胞電晶體之資料亦可為3位元或3位元以上。例如於3位元之情形時，一次性寫入之記憶胞電晶體MT之組之記憶空間具有下頁、中(middle)頁、及上頁。
NAND字串NS亦可為具有MONOS(Metal-Oxide-Nitride-Oxide- Silicon，金屬-氧化物-氮化物-氧化物-矽)結構之平面NAND字串。
於上述實施形態及變化例中，記憶胞之記憶方式可為2值記憶方式、多值記憶方式等。關於多值記憶方式之記憶胞中之讀出動作、寫入動作、及抹除動作之例，以下詳細描述。
例如，於多值位準之讀出動作中，將閾值電壓由低向高依序地設為A位準、B位準、及C位準等。於相應之讀出動作中，對A位準之讀出動作中所選擇之字元線施加之電壓係例如0V~0.55V之間。並非僅限於此，亦可為0.1V~0.24V、0.21V~0.31V、0.31V~0.4V、0.4V~0.5V、0.5V~0.55V等任一個之間。對B位準之讀出動作中所選擇之字元線施加之電壓係例如1.5V~2.3V之間。並非僅限於此，亦可為1.65V~1.8V、1.8V~1.95V、1.95V~2.1V、2.1V~2.3V等任一個之間。對C位準之讀出動作中所選擇之字元線施加之電壓係例如3.0V~4.0V之間。並非僅限於此，亦可為3.0V~3.2V、3.2V~3.4V、3.4V~3.5V、3.5V~3.6V、3.6V~4.0V等任一個之間。作為讀出動作之時間(tR)，亦可為例如25μs~38μs、38μs~70μs、70μs~80μs等任一個之間。
寫入動作係包含編程動作與驗證動作。於寫入動作中，對編程動作時所選擇之字元線最初施加之電壓為例如13.7V~14.3V之間。並非僅限於此，亦可為例如13.7V~14.0V、14.0V~14.6V等任一個之間。亦可使寫入第奇數個字元線時對所選擇之字元線最初施加之電壓、與寫入第偶數個字元線時對所選擇之字元線最初施加之電壓不同。於編程動作設為ISPP方式(Incremental Step Pulse Program，增量步進脈衝編程)時，作為升壓之電壓，可列舉例如0.5V左右。作為對非選擇之字元線施加之電壓，亦可為例如6.0V~7.3V之間。並非僅限於此，既可為例如7.3V~8.4V之間，亦可為6.0V以下。亦可藉由非選擇之字元線為第奇數個字元線抑或是第偶數個字元線，而使施加 之通過電壓不同。作為寫入動作之時間(tProg)，亦可為例如1700μs~1800μs、1800μs~1900μs、1900μs~2000μs之間。
於抹除動作中，對配置於半導體基板上部且記憶胞配置於上方之井最初施加之電壓為例如12V~13.6V之間。並非僅限於此，亦可為例如13.6V~14.8V、14.8V~19.0V、19.0V~19.8V、19.8V~21V等任一個之間。作為抹除動作之時間(tErase)，亦可為例如3000μs~4000μs、4000μs~5000μs、4000μs~9000μs之間。
又，記憶胞亦可為例如以下所述之結構。記憶胞具有介隔膜厚為4nm~10nm之隧道絕緣膜配置於矽基板等半導體基板上之電荷儲存膜。該電荷儲存膜可設為膜厚為2nm~3nm之矽氮化(SiN)膜或矽氮氧化(SiON)膜等絕緣膜、與膜厚為3nm~8nm之多晶矽(Poly-Si)膜之積層結構。多晶矽膜中亦可添加釕(Ru)等金屬。記憶胞係於電荷儲存膜之上具有絕緣膜。該絕緣膜具有例如由膜厚為3nm~10nm之下層High-k膜與膜厚為3nm~10nm之上層High-k膜夾持之膜厚為4nm~10nm之矽氧化(SiO)膜。作為High-k膜之材料，可藉由氧化鉿(HfO)等。又，矽氧化膜之膜厚可厚於High-k膜之膜厚。於絕緣膜上，介隔膜厚為3nm~10nm之工作函數調整用之膜，設置有膜厚為30nm~70nm之控制電極。此處，工作函數調整用膜係例如氧化鉭(TaO)等金屬氧化膜、氮化鉭(TaN)等金屬氮化膜等。控制電極中，可使用鎢(W)等。可於記憶胞間配置氣隙。
如以上所述，對各實施形態及變化例進行了說明，但該等實施形態等係作為示例而提示者，該等實施形態等之技術性思想並非限定構成零件之材質、形狀、結構、配置等。該等新穎之實施形態等可利用其他各種形態實施，於實施階段中在不脫離其主旨之範圍內，可進行各種省略、置換、變更。進而，上述實施形態等中包含有各種階段，且可藉由揭示之複數個構成要件中之適當之組合而提取各種實施 形態。
0‧‧‧內核部
1‧‧‧周邊電路
100‧‧‧NAND型快閃記憶體(半導體記憶裝置)
101‧‧‧輸入緩衝器(輸入輸出控制電路)
102‧‧‧輸入緩衝器
103、122‧‧‧輸出緩衝器
111‧‧‧記憶胞陣列
112‧‧‧列解碼器
113‧‧‧感測單元
114‧‧‧位址緩衝器
115‧‧‧指令解碼器
116‧‧‧資料緩衝器
117、118‧‧‧選擇電路
120‧‧‧狀態機
121‧‧‧記憶胞控制暫存器
124‧‧‧暫存器電路
125‧‧‧失效數計數電路

Claims (9)

  1. 一種半導體記憶裝置，其包括：記憶胞、及對上述記憶胞按照第1指令進行寫入動作之控制電路，上述寫入動作包含第1動作與第2動作，上述控制電路係使用第1電壓使上述第1動作開始，使用較上述第1電壓高之第2電壓使上述第2動作開始，且若於上述第1動作中接收到第2指令，則將第1狀態之信號輸出，若於上述第2動作中接收到上述第2指令，則將與上述第1狀態不同之第2狀態之上述信號輸出。
  2. 如請求項1之半導體記憶裝置，其中上述第1動作係對於上述記憶胞之模糊寫入，上述第2動作係對於上述記憶胞之精細寫入。
  3. 如請求項1或2之半導體記憶裝置，其中上述控制電路係若上述第1動作結束，則使上述信號自上述第1狀態變為上述第2狀態。
  4. 如請求項1或2之半導體記憶裝置，其中寫入至上述記憶胞之資料係包含第1資料及第2資料，且上述第1資料與上述第2資料係被分別地接收，上述第1及第2資料係保持至上述第1動作結束為止。
  5. 如請求項1或2之半導體記憶裝置，其中上述控制電路係若於上述第1動作中接收到上述第2指令，則將上述寫入動作持續進行至上述第1動作結束為止，且於上述第1動作結束後將上述寫入動作中斷。
  6. 如請求項5之半導體記憶裝置，其中上述控制電路係於上述第1動作結束後將上述寫入動作中斷之後，在使上述寫入動作再啟動前，接收指示由已中斷之上述寫入動作所寫入之資料之讀出之指令。
  7. 一種記憶體系統，其包括：半導體記憶裝置，其係包含記憶胞、及控制上述記憶胞之控制電路；及記憶體控制器，其係控制上述半導體記憶裝置；上述記憶體控制器係將指示包含第1動作及第2動作之寫入動作之第1指令發送至上述半導體記憶裝置，且將第2指令發送至上述半導體記憶裝置，上述控制電路係使用第1電壓使上述第1動作開始，使用較上述第1電壓高之第2電壓使上述第2動作開始，且若於上述第1動作中接收到上述第2指令，則將第1狀態之信號發送至上述記憶體控制器，若於上述第2動作中接收到上述第2指令，則將與上述第1狀態不同之第2狀態之上述信號發送至上述記憶體控制器。
  8. 如請求項7之記憶體系統，其中上述第1動作係對於上述記憶胞之模糊寫入，上述第2動作係對於上述記憶胞之精細寫入。
  9. 如請求項7或8之記憶體系統，其中上述記憶體控制器係於產生上述寫入動作之中斷之原因時，發送上述第2指令。
TW105107652A 2015-06-12 2016-03-11 Semiconductor memory device and memory system TWI582777B (zh)

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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6856400B2 (ja) * 2017-02-20 2021-04-07 キオクシア株式会社 半導体記憶装置及びメモリシステム
JP6783682B2 (ja) * 2017-02-27 2020-11-11 キオクシア株式会社 半導体記憶装置及びメモリシステム
JP2019029045A (ja) * 2017-07-26 2019-02-21 東芝メモリ株式会社 半導体記憶装置
JP2019057342A (ja) 2017-09-20 2019-04-11 東芝メモリ株式会社 半導体記憶装置
KR102420161B1 (ko) 2017-12-01 2022-07-12 삼성전자주식회사 메모리 컨트롤러 및 그것의 제어 방법
CN109240619A (zh) * 2018-09-05 2019-01-18 山东大学 提高三维nand闪存存储器可靠性的数据写入方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997005621A1 (en) * 1995-07-28 1997-02-13 Micron Quantum Devices, Inc. Memory system having non-volatile data storage structure for memory control parameters and method
US20010009520A1 (en) * 1998-02-16 2001-07-26 Tetsuya Tsujikawa Non-volatile memory device
US20060259714A1 (en) * 2003-07-17 2006-11-16 Luca De Santis Memory device controller
WO2008022454A1 (en) * 2006-08-22 2008-02-28 Mosaid Technologies Incorporated Scalable memory system
US20140219020A1 (en) * 2013-02-04 2014-08-07 Donghun Kwak Memory system comprising nonvolatile memory device and program method thereof

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001250388A (ja) * 2000-03-06 2001-09-14 Fujitsu Ltd 消去動作情報を記憶する不揮発性メモリ
JP4041057B2 (ja) 2003-11-13 2008-01-30 株式会社東芝 不揮発性半導体記憶装置
JP2007133968A (ja) * 2005-11-10 2007-05-31 Sharp Corp 不揮発性半導体記憶装置
JP4909670B2 (ja) * 2006-01-24 2012-04-04 株式会社東芝 不揮発性半導体記憶装置及びそれを用いた不揮発性メモリシステム
JP4157563B2 (ja) 2006-01-31 2008-10-01 株式会社東芝 半導体集積回路装置
US7486561B2 (en) * 2006-06-22 2009-02-03 Sandisk Corporation Method for non-real time reprogramming of non-volatile memory to achieve tighter distribution of threshold voltages
WO2007149677A2 (en) * 2006-06-22 2007-12-27 Sandisk Corporation Method for non-real time reprogramming of non-volatile memory to achieve tighter distribution of threshold voltages
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP2009238874A (ja) 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
JP2009266944A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP5283960B2 (ja) 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
JP2011129176A (ja) 2009-12-15 2011-06-30 Toshiba Corp 不揮発性半導体記憶装置
US8355280B2 (en) * 2010-03-09 2013-01-15 Samsung Electronics Co., Ltd. Data storage system having multi-bit memory device and operating method thereof
KR101642015B1 (ko) * 2010-07-23 2016-07-22 삼성전자주식회사 플래시 메모리 장치 및 플래시 메모리 장치의 프로그램 방법
JP5378326B2 (ja) * 2010-08-17 2013-12-25 株式会社東芝 不揮発性半導体記憶装置とその制御方法
JP2012119019A (ja) * 2010-11-30 2012-06-21 Toshiba Corp 不揮発性半導体記憶装置
KR101785007B1 (ko) * 2011-06-14 2017-11-07 삼성전자주식회사 멀티-비트 메모리 장치를 포함한 데이터 저장 시스템 및 그것의 온-칩 버퍼 프로그램 방법
US9606730B2 (en) * 2012-05-04 2017-03-28 Samsung Electronics Co., Ltd. System and method including three dimensional nonvolatile memory device and random access memory
US8792283B2 (en) * 2012-06-21 2014-07-29 Intel Corporation Extended select gate lifetime
JP2014186787A (ja) * 2013-03-25 2014-10-02 Toshiba Corp 不揮発性半導体記憶装置、メモリコントローラ、及びメモリシステム

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997005621A1 (en) * 1995-07-28 1997-02-13 Micron Quantum Devices, Inc. Memory system having non-volatile data storage structure for memory control parameters and method
US20010009520A1 (en) * 1998-02-16 2001-07-26 Tetsuya Tsujikawa Non-volatile memory device
US20060259714A1 (en) * 2003-07-17 2006-11-16 Luca De Santis Memory device controller
WO2008022454A1 (en) * 2006-08-22 2008-02-28 Mosaid Technologies Incorporated Scalable memory system
US20140219020A1 (en) * 2013-02-04 2014-08-07 Donghun Kwak Memory system comprising nonvolatile memory device and program method thereof

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