JP2001250388A - 消去動作情報を記憶する不揮発性メモリ - Google Patents
消去動作情報を記憶する不揮発性メモリInfo
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Abstract
(57)【要約】
【課題】フラッシュメモリのメモリブロックが正常に消
去動作を終了したか否かをチェックできるようにする。 【解決手段】通常のデータを記憶する通常メモリセル領
域と、一連の消去動作が完了したか否かの情報、または
消去動作の状態を示す情報を記憶する消去情報記憶メモ
リ領域とを有する不揮発性メモリデバイスである。消去
情報記憶メモリ領域は、電源が切断されてもその情報を
保持することができるよう不揮発性メモリで構成され
る。好ましくは、消去情報記憶メモリ領域は、この消去
動作が行われるメモリブロック単位の消去情報を記憶す
ることができる。更に好ましくは、消去情報記憶メモリ
領域は、一連の消去動作における、少なくとも消去動作
開始状態、プリプログラム終了状態、消去動作完了状態
の３つの状態についての消去情報を記憶することができ
る。
去動作を終了したか否かをチェックできるようにする。 【解決手段】通常のデータを記憶する通常メモリセル領
域と、一連の消去動作が完了したか否かの情報、または
消去動作の状態を示す情報を記憶する消去情報記憶メモ
リ領域とを有する不揮発性メモリデバイスである。消去
情報記憶メモリ領域は、電源が切断されてもその情報を
保持することができるよう不揮発性メモリで構成され
る。好ましくは、消去情報記憶メモリ領域は、この消去
動作が行われるメモリブロック単位の消去情報を記憶す
ることができる。更に好ましくは、消去情報記憶メモリ
領域は、一連の消去動作における、少なくとも消去動作
開始状態、プリプログラム終了状態、消去動作完了状態
の３つの状態についての消去情報を記憶することができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
などの不揮発性メモリに関し、特に、消去動作の履歴に
ついての情報を記憶することができる不揮発性メモリに
関する。
などの不揮発性メモリに関し、特に、消去動作の履歴に
ついての情報を記憶することができる不揮発性メモリに
関する。
【０００２】
【従来の技術】不揮発性メモリデバイスであるフラッシ
ュメモリは、電源オフの状態でも記憶情報を保持するこ
とができると共に、ハードディスクなどに比較して小型
で高速に読み出すことができることから、携帯電話やデ
ジタルカメラなどの半導体メモリとして広く利用されて
いる。
ュメモリは、電源オフの状態でも記憶情報を保持するこ
とができると共に、ハードディスクなどに比較して小型
で高速に読み出すことができることから、携帯電話やデ
ジタルカメラなどの半導体メモリとして広く利用されて
いる。
【０００３】従来のフラッシュメモリは、消去状態のセ
ルにプログラムパルスを印加することで情報の書き込み
を行う。また、書き込みが行われたメモリブロックへの
再書き込みは、そのメモリブロック全体を一旦消去した
後で、所望のセルにプログラムパルスを印加することに
より行われる。また、外部からの消去コマンドに応答し
て、指定されたメモリブロックの消去を行うことも可能
である。通常、消去状態はデータ１、プログラムパルス
が印加されて書き込まれた状態（プログラム状態）はデ
ータ０である。また、書き込みとプログラムとは同じ意
味で使われる。
ルにプログラムパルスを印加することで情報の書き込み
を行う。また、書き込みが行われたメモリブロックへの
再書き込みは、そのメモリブロック全体を一旦消去した
後で、所望のセルにプログラムパルスを印加することに
より行われる。また、外部からの消去コマンドに応答し
て、指定されたメモリブロックの消去を行うことも可能
である。通常、消去状態はデータ１、プログラムパルス
が印加されて書き込まれた状態（プログラム状態）はデ
ータ０である。また、書き込みとプログラムとは同じ意
味で使われる。
【０００４】上記のブロック消去動作は、メモリブロッ
ク内のセルのデータを読み出して、消去状態のセルを全
てプログラムする（データ０にする）プリプログラム工
程と、その後、メモリブロック内の全てのセルに消去パ
ルスを印加しながら、全てのセルを消去状態にする（デ
ータ１にする）消去工程とからなる。これらの２つの工
程が正常に終了すれば、ブロック消去動作は正常に終了
したことになり、その後、そのメモリブロックへの書き
込みを行うことができる。この消去動作は、消去コマン
ドに応答して、マイクロプロセッサからなる内部の制御
回路が、一連のシーケンスプログラムを実行して行う。
ク内のセルのデータを読み出して、消去状態のセルを全
てプログラムする（データ０にする）プリプログラム工
程と、その後、メモリブロック内の全てのセルに消去パ
ルスを印加しながら、全てのセルを消去状態にする（デ
ータ１にする）消去工程とからなる。これらの２つの工
程が正常に終了すれば、ブロック消去動作は正常に終了
したことになり、その後、そのメモリブロックへの書き
込みを行うことができる。この消去動作は、消去コマン
ドに応答して、マイクロプロセッサからなる内部の制御
回路が、一連のシーケンスプログラムを実行して行う。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
一連の消去動作中に例えば電源切断により、消去動作が
中断される場合がある。或いは、何らかの原因で消去動
作が一定の時間内に終了しないで、利用者が不良と判断
して、消去動作が中断される場合がある。このように消
去動作が途中で中断されると、メモリブロック内のセル
の状態は中途半端な状態となり、その後プログラム動作
を実行しても中途半端な状態のままのメモリセルからは
正常に情報を読み出すことができない。また、正常に情
報を読み出すことができない場合、その原因を診断する
ことは困難である。特に、消去動作中の中断により、セ
ルの閾値電圧がデータ１でもデータ０でもない状態にな
ると、どのような段階で障害が発生したのかを検出する
ためには、特別の検出回路が必要になり、かかる検出回
路を内蔵させることは現実的ではない。
一連の消去動作中に例えば電源切断により、消去動作が
中断される場合がある。或いは、何らかの原因で消去動
作が一定の時間内に終了しないで、利用者が不良と判断
して、消去動作が中断される場合がある。このように消
去動作が途中で中断されると、メモリブロック内のセル
の状態は中途半端な状態となり、その後プログラム動作
を実行しても中途半端な状態のままのメモリセルからは
正常に情報を読み出すことができない。また、正常に情
報を読み出すことができない場合、その原因を診断する
ことは困難である。特に、消去動作中の中断により、セ
ルの閾値電圧がデータ１でもデータ０でもない状態にな
ると、どのような段階で障害が発生したのかを検出する
ためには、特別の検出回路が必要になり、かかる検出回
路を内蔵させることは現実的ではない。
【０００６】もちろん、消去動作が中断されたことが判
明すれば、再度消去動作を行って、メモリブロック内の
全てのメモリセルをプリプログラムし、その後全てのメ
モリセルを同時に消去することで、正常な消去状態に復
帰させることは可能である。しかし、その場合、消去動
作が中断されたこと、或いはどの段階で消去動作が中断
されたかを検出することが困難であり、読み出し不良が
発生した場合に、消去動作が中断したとの仮定の上での
ブロック消去動作を繰り返すことになり、効率的ではな
い。
明すれば、再度消去動作を行って、メモリブロック内の
全てのメモリセルをプリプログラムし、その後全てのメ
モリセルを同時に消去することで、正常な消去状態に復
帰させることは可能である。しかし、その場合、消去動
作が中断されたこと、或いはどの段階で消去動作が中断
されたかを検出することが困難であり、読み出し不良が
発生した場合に、消去動作が中断したとの仮定の上での
ブロック消去動作を繰り返すことになり、効率的ではな
い。
【０００７】そこで、本発明の目的は、消去動作が中断
されたか否かを容易に判別することができる不揮発性メ
モリを提供することにある。
されたか否かを容易に判別することができる不揮発性メ
モリを提供することにある。
【０００８】更に、本発明の目的は、消去動作がどの段
階で中断されたかを容易に検出することができる不揮発
性メモリを提供することにある。
階で中断されたかを容易に検出することができる不揮発
性メモリを提供することにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の一つの側面は、通常のデータを記憶する
通常メモリセル領域と、一連の消去動作が完了したか否
かの情報、または消去動作の状態を示す情報を記憶する
消去情報記憶メモリ領域とを有する不揮発性メモリであ
る。消去情報記憶メモリ領域は、電源が切断されてもそ
の情報を保持することができるよう不揮発性メモリで構
成される。
めに、本発明の一つの側面は、通常のデータを記憶する
通常メモリセル領域と、一連の消去動作が完了したか否
かの情報、または消去動作の状態を示す情報を記憶する
消去情報記憶メモリ領域とを有する不揮発性メモリであ
る。消去情報記憶メモリ領域は、電源が切断されてもそ
の情報を保持することができるよう不揮発性メモリで構
成される。
【００１０】好ましくは、消去情報記憶メモリ領域は、
この消去動作が行われるメモリブロック単位の消去情報
を記憶することができる。更に好ましくは、消去情報記
憶メモリ領域は、一連の消去動作における、少なくとも
消去動作開始状態、プリプログラム終了状態、消去動作
完了状態の３つの状態についての消去情報を記憶するこ
とができる。
この消去動作が行われるメモリブロック単位の消去情報
を記憶することができる。更に好ましくは、消去情報記
憶メモリ領域は、一連の消去動作における、少なくとも
消去動作開始状態、プリプログラム終了状態、消去動作
完了状態の３つの状態についての消去情報を記憶するこ
とができる。
【００１１】別の好ましい実施例では、消去情報記憶メ
モリ領域の消去情報は、外部に読み出すことができる。
或いは、所定のコマンドに応答して、消去情報を外部に
読み出すことができる。或いは、電源投入時や別の所定
のコマンドに応答して、内部で消去情報が読み出され、
消去動作が中断されたメモリブロックである場合は、そ
の情報を外部に出力することができる。
モリ領域の消去情報は、外部に読み出すことができる。
或いは、所定のコマンドに応答して、消去情報を外部に
読み出すことができる。或いは、電源投入時や別の所定
のコマンドに応答して、内部で消去情報が読み出され、
消去動作が中断されたメモリブロックである場合は、そ
の情報を外部に出力することができる。
【００１２】更に、別の好ましい実施例では、電源投入
時や別の所定のコマンドに応答して、内部で消去情報が
読み出され、消去動作が中断されたメモリブロックであ
る場合は、自動的にそのメモリブロックに対して消去動
作を実行することができる。
時や別の所定のコマンドに応答して、内部で消去情報が
読み出され、消去動作が中断されたメモリブロックであ
る場合は、自動的にそのメモリブロックに対して消去動
作を実行することができる。
【００１３】上記のような不揮発性メモリは、例えばメ
モリブロック毎に正常に消去動作が終了したか否か、或
いは消去動作がどの段階まで行われたか等の消去情報を
記憶するので、不良動作時の診断を容易にし、効率的に
正常な状態に戻すことができる。
モリブロック毎に正常に消去動作が終了したか否か、或
いは消去動作がどの段階まで行われたか等の消去情報を
記憶するので、不良動作時の診断を容易にし、効率的に
正常な状態に戻すことができる。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。
【００１５】図１は、第１の実施の形態例における不揮
発性メモリデバイスの全体構成図である。図１に示され
たメモリデバイスは、通常のデータを記憶する通常メモ
リセル領域ＭＣと、一連の消去動作が完了したか否かの
情報または消去動作の状態を示す情報（消去情報）を記
憶する消去情報記憶メモリセル領域ＭＣＸとを有する。
通常のメモリセル領域ＭＣは、例えば複数のメモリブロ
ックMBL0〜MBL4を有し、各メモリブロック単位で消去動
作が行われる。また、消去情報記憶メモリセル領域ＭＣ
Ｘは、各メモリブロック毎にそのブロックの消去情報を
記憶する記憶ビット１６を有する。消去情報が２ビット
で構成される場合は、各メモリブロックの記憶ビット１
６もそれぞれ２ビットセルで構成される。
発性メモリデバイスの全体構成図である。図１に示され
たメモリデバイスは、通常のデータを記憶する通常メモ
リセル領域ＭＣと、一連の消去動作が完了したか否かの
情報または消去動作の状態を示す情報（消去情報）を記
憶する消去情報記憶メモリセル領域ＭＣＸとを有する。
通常のメモリセル領域ＭＣは、例えば複数のメモリブロ
ックMBL0〜MBL4を有し、各メモリブロック単位で消去動
作が行われる。また、消去情報記憶メモリセル領域ＭＣ
Ｘは、各メモリブロック毎にそのブロックの消去情報を
記憶する記憶ビット１６を有する。消去情報が２ビット
で構成される場合は、各メモリブロックの記憶ビット１
６もそれぞれ２ビットセルで構成される。
【００１６】通常メモリセル領域ＭＣには、デコーダDE
Cが設けられ、外部からのアドレスAddがデコードされ、
図示しないワード線とビット線が選択される。コラムゲ
ートＣＧは、選択されたビット線をセンスアンプ及び入
出力回路SA/IOCに選択的に接続し、センスアンプ及び入
出力回路SA/IOCは、外部に読み出しデータを出力すると
共に、外部からの書き込みデータを入力する。
Cが設けられ、外部からのアドレスAddがデコードされ、
図示しないワード線とビット線が選択される。コラムゲ
ートＣＧは、選択されたビット線をセンスアンプ及び入
出力回路SA/IOCに選択的に接続し、センスアンプ及び入
出力回路SA/IOCは、外部に読み出しデータを出力すると
共に、外部からの書き込みデータを入力する。
【００１７】メモリデバイスは、内部に書き込み動作
（プログラム）、読み出し動作、消去動作を制御するプ
ロセッサからなる制御回路１０を有する。制御回路１０
は、外部から供給されるコマンドＣＭＤに応答して、コ
マンドに対応するシーケンスプログラムを実行すること
で、上記の動作の制御を行う。消去書き込み電圧発生回
路１２は、制御回路１０からの消去や書き込みの制御信
号φｄに応答して、消去動作時や書き込み動作時に必要
な電源電圧以外の電圧Ｖｄを発生し、メモリセル領域Ｍ
Ｃ等に供給する。
（プログラム）、読み出し動作、消去動作を制御するプ
ロセッサからなる制御回路１０を有する。制御回路１０
は、外部から供給されるコマンドＣＭＤに応答して、コ
マンドに対応するシーケンスプログラムを実行すること
で、上記の動作の制御を行う。消去書き込み電圧発生回
路１２は、制御回路１０からの消去や書き込みの制御信
号φｄに応答して、消去動作時や書き込み動作時に必要
な電源電圧以外の電圧Ｖｄを発生し、メモリセル領域Ｍ
Ｃ等に供給する。
【００１８】図１に示されたメモリデバイスは、消去情
報記憶メモリ領域MCXの記憶ビット１６を選択するため
のデコーダDECXを有する。このデコーダDECXは、外部か
らブロック選択用のアドレスを供給され、選択されたメ
モリブロックに対応する記憶ビット１６を選択し、書き
込み動作（プログラム）、消去動作、読み出し動作を実
行する。
報記憶メモリ領域MCXの記憶ビット１６を選択するため
のデコーダDECXを有する。このデコーダDECXは、外部か
らブロック選択用のアドレスを供給され、選択されたメ
モリブロックに対応する記憶ビット１６を選択し、書き
込み動作（プログラム）、消去動作、読み出し動作を実
行する。
【００１９】消去情報記憶メモリ領域MCXからの消去情
報は、消去情報検出回路１４で読み出される。この消去
情報検出回路１４は、（１）この読み出された消去情報
をそのまま外部に出力する、（２）読み出された消去情
報が消去未完了の場合は、消去動作未完了であることを
示すフラグφFLを出力する、（３）消去動作未完了の場
合に、消去開始信号φｂを制御回路１０に供給して、自
動的に消去動作を行わせる等の動作を行う。これらの動
作の内、いずれかが実現されてもよく、又は、外部コマ
ンドに応答していずれかの動作が実行されてもよい。
報は、消去情報検出回路１４で読み出される。この消去
情報検出回路１４は、（１）この読み出された消去情報
をそのまま外部に出力する、（２）読み出された消去情
報が消去未完了の場合は、消去動作未完了であることを
示すフラグφFLを出力する、（３）消去動作未完了の場
合に、消去開始信号φｂを制御回路１０に供給して、自
動的に消去動作を行わせる等の動作を行う。これらの動
作の内、いずれかが実現されてもよく、又は、外部コマ
ンドに応答していずれかの動作が実行されてもよい。
【００２０】制御回路１０は、外部からのコマンドに応
答して、消去情報検出信号φａを消去情報検出回路１４
に与える。この消去情報検出信号φａに応答して、消去
情報検出回路１４は上記のいずれのかの動作を実行す
る。上記の機能（３）の場合は、消去情報検出回路１４
が消去開始信号φｂを生成し、それに応答して、制御回
路１０が選択されたメモリブロックの消去動作を実行さ
せるための制御信号φｄを生成し、消去／書き込み電圧
発生回路１２に消去電圧Ｖｄを生成させる。
答して、消去情報検出信号φａを消去情報検出回路１４
に与える。この消去情報検出信号φａに応答して、消去
情報検出回路１４は上記のいずれのかの動作を実行す
る。上記の機能（３）の場合は、消去情報検出回路１４
が消去開始信号φｂを生成し、それに応答して、制御回
路１０が選択されたメモリブロックの消去動作を実行さ
せるための制御信号φｄを生成し、消去／書き込み電圧
発生回路１２に消去電圧Ｖｄを生成させる。
【００２１】図２は、図１のメモリデバイスに対する消
去動作のフローチャート図である。外部から消去コマン
ドが入力されると共に消去ブロックアドレスが指定され
ると（Ｓ１）、制御回路１０が消去情報制御信号φｃを
生成し、消去・書き込み電圧発生回路１２が書き込み電
圧Ｖｃを生成し、指定されたメモリブロックに対応する
消去情報記憶ビット１６にデータ「００」が書き込まれ
る。消去情報メモリ領域MCXは、通常のメモリセル領域M
Cと同じメモリセル構造を有し、同じプログラム制御に
より、データ「００」が書き込まれる（プログラムされ
る）（Ｓ２）。
去動作のフローチャート図である。外部から消去コマン
ドが入力されると共に消去ブロックアドレスが指定され
ると（Ｓ１）、制御回路１０が消去情報制御信号φｃを
生成し、消去・書き込み電圧発生回路１２が書き込み電
圧Ｖｃを生成し、指定されたメモリブロックに対応する
消去情報記憶ビット１６にデータ「００」が書き込まれ
る。消去情報メモリ領域MCXは、通常のメモリセル領域M
Cと同じメモリセル構造を有し、同じプログラム制御に
より、データ「００」が書き込まれる（プログラムされ
る）（Ｓ２）。
【００２２】そこで、指定されたブロックのプリプログ
ラムが行われる（Ｓ３）。プリプログラムでは、ブロッ
ク内のメモリセルのデータが読み出され、データが１
（消去状態）の場合にそのメモリセルに書き込みパルス
を印加してデータ０が書き込まれる。このプリプログラ
ムは、全てのメモリセルに対して行われる。従って、プ
リプログラムが正常に終了すると、メモリブロック内の
メモリセルは、全て書き込まれた状態（データ０）にな
る。
ラムが行われる（Ｓ３）。プリプログラムでは、ブロッ
ク内のメモリセルのデータが読み出され、データが１
（消去状態）の場合にそのメモリセルに書き込みパルス
を印加してデータ０が書き込まれる。このプリプログラ
ムは、全てのメモリセルに対して行われる。従って、プ
リプログラムが正常に終了すると、メモリブロック内の
メモリセルは、全て書き込まれた状態（データ０）にな
る。
【００２３】メモリブロックのプリプログラム工程Ｓ３
が終了すると、制御回路１０は消去情報制御信号φｃを
生成して、消去電圧Ｖｃを生成させ、対応する消去情報
記憶ビット１６のメモリセルを消去してデータ「１１」
にする（Ｓ４）。この結果、指定されたメモリブロック
はプリプログラム工程が正常に終了したことを示す消去
情報が、消去情報記憶ビット１６に記憶される。
が終了すると、制御回路１０は消去情報制御信号φｃを
生成して、消去電圧Ｖｃを生成させ、対応する消去情報
記憶ビット１６のメモリセルを消去してデータ「１１」
にする（Ｓ４）。この結果、指定されたメモリブロック
はプリプログラム工程が正常に終了したことを示す消去
情報が、消去情報記憶ビット１６に記憶される。
【００２４】次に、メモリブロック内のメモリセルに同
時に消去パルスを印加して、消去動作を行う（Ｓ５）。
制御回路１０からの制御信号φｄに応答して、消去／書
き込み電圧発生回路１２が消去電圧Ｖｄを発生し、メモ
リセルに消去パルスが印加される。尚、電圧Ｖｄ、Ｖｃ
は、制御信号に対応する書き込み又は消去電圧である。
消去動作では、ブロック内のメモリセルに同時に消去パ
ルスを印加し、全てのメモリセルが消去状態（データ
１）になったか否かをベリファイする（Ｓ６）。
時に消去パルスを印加して、消去動作を行う（Ｓ５）。
制御回路１０からの制御信号φｄに応答して、消去／書
き込み電圧発生回路１２が消去電圧Ｖｄを発生し、メモ
リセルに消去パルスが印加される。尚、電圧Ｖｄ、Ｖｃ
は、制御信号に対応する書き込み又は消去電圧である。
消去動作では、ブロック内のメモリセルに同時に消去パ
ルスを印加し、全てのメモリセルが消去状態（データ
１）になったか否かをベリファイする（Ｓ６）。
【００２５】指定されたメモリブロック内のメモリセル
の消去動作が正常に終了すると、対応する消去情報記憶
ビット１６の一方のセルにデータ０を書き込み、例えば
データ「１０」にする。この結果、正常に消去動作が終
了したことが記憶される。
の消去動作が正常に終了すると、対応する消去情報記憶
ビット１６の一方のセルにデータ０を書き込み、例えば
データ「１０」にする。この結果、正常に消去動作が終
了したことが記憶される。
【００２６】指定されたメモリブロックがほかにある場
合は、次のメモリブロックのアドレスに変更して（Ｓ
９）、上記工程Ｓ２〜Ｓ７を繰り返す。
合は、次のメモリブロックのアドレスに変更して（Ｓ
９）、上記工程Ｓ２〜Ｓ７を繰り返す。
【００２７】図３は、第２の実施の形態例における不揮
発性メモリデバイスの全体構成図である。図３に示され
たメモリデバイスは、通常のデータを記憶するメモリセ
ル領域ＭＣ内に、一連の消去動作が完了したか否かの情
報または消去動作の状態を示す情報（消去情報）を記憶
する消去情報記憶メモリ領域ＭＣＸを有する。従って、
消去情報記憶メモリ領域MCXへの書き込みや消去は、通
常のメモリセル領域MCへの書き込み及び消去と同時に行
うことができる。それ以外の構成は、図１に示した第１
の実施の形態例と同じである。
発性メモリデバイスの全体構成図である。図３に示され
たメモリデバイスは、通常のデータを記憶するメモリセ
ル領域ＭＣ内に、一連の消去動作が完了したか否かの情
報または消去動作の状態を示す情報（消去情報）を記憶
する消去情報記憶メモリ領域ＭＣＸを有する。従って、
消去情報記憶メモリ領域MCXへの書き込みや消去は、通
常のメモリセル領域MCへの書き込み及び消去と同時に行
うことができる。それ以外の構成は、図１に示した第１
の実施の形態例と同じである。
【００２８】図４は、第２の実施の形態例におけるメモ
リデバイスの消去動作のフローチャート図である。図２
と同じ工程には同じ番号を与えている。第２の実施の形
態例におけるメモリデバイスは、通常メモリセル領域MC
内に消去情報メモリセル領域MCXを有する。従って、プ
リプログラム工程Ｓ１２や、消去工程Ｓ１５では、通常
メモリセル領域へのプリプログラム、消去と一緒に消去
情報記憶メモリセルのプリプログラムと消去が行われ
る。
リデバイスの消去動作のフローチャート図である。図２
と同じ工程には同じ番号を与えている。第２の実施の形
態例におけるメモリデバイスは、通常メモリセル領域MC
内に消去情報メモリセル領域MCXを有する。従って、プ
リプログラム工程Ｓ１２や、消去工程Ｓ１５では、通常
メモリセル領域へのプリプログラム、消去と一緒に消去
情報記憶メモリセルのプリプログラムと消去が行われ
る。
【００２９】消去コマンドが入力され消去ブロックアド
レスが指定されると（Ｓ１２）、指定されたメモリブロ
ックのプリプログラムが実行される（Ｓ１２）。プリプ
ログラムでは、メモリセルのデータを読み出して、デー
タ１（消去状態）のメモリセルに対してプログラムパル
スを印加して、書き込みを行う。そこで、この場合は、
指定されたメモリブロック内の消去情報記憶メモリセル
MCXから先にプリプログラムが行われる。従って、最初
に消去情報記憶メモリセルMCXがプログラムされ、消去
情報はデータ「００」となる。その後、通常メモリセル
領域に対してプリプログラムが行われる。
レスが指定されると（Ｓ１２）、指定されたメモリブロ
ックのプリプログラムが実行される（Ｓ１２）。プリプ
ログラムでは、メモリセルのデータを読み出して、デー
タ１（消去状態）のメモリセルに対してプログラムパル
スを印加して、書き込みを行う。そこで、この場合は、
指定されたメモリブロック内の消去情報記憶メモリセル
MCXから先にプリプログラムが行われる。従って、最初
に消去情報記憶メモリセルMCXがプログラムされ、消去
情報はデータ「００」となる。その後、通常メモリセル
領域に対してプリプログラムが行われる。
【００３０】次に、指定されたメモリブロックの一斉消
去工程が行われる（Ｓ１５）。この工程では、指定され
たメモリブロック内の通常メモリセルと消去情報記憶メ
モリセルとに同時に消去パルスが印加される。そして、
消去情報メモリセルから先に消去ベリファイが行われ
る。従って、消去情報メモリセルが先に消去状態になっ
たことが確認され、その後通常メモリセル領域の消去ベ
リファイが行われる。従って、プリプログラムが正常に
終了していることが、消去情報メモリセルのデータ「１
１」により検出可能である。
去工程が行われる（Ｓ１５）。この工程では、指定され
たメモリブロック内の通常メモリセルと消去情報記憶メ
モリセルとに同時に消去パルスが印加される。そして、
消去情報メモリセルから先に消去ベリファイが行われ
る。従って、消去情報メモリセルが先に消去状態になっ
たことが確認され、その後通常メモリセル領域の消去ベ
リファイが行われる。従って、プリプログラムが正常に
終了していることが、消去情報メモリセルのデータ「１
１」により検出可能である。
【００３１】指定されたメモリブロックの全てのメモリ
セルが消去ベリファイＳ６をパスすると、正常に消去動
作が終了したことを意味する。従って、指定されたメモ
リブロック内の消去情報記憶メモリセルに、特定データ
「１０」または「０１」が書き込まれる（Ｓ７）。これ
は、図２と同じである。この特定データにより、全ての
消去動作が正常に終了したことが確認される。
セルが消去ベリファイＳ６をパスすると、正常に消去動
作が終了したことを意味する。従って、指定されたメモ
リブロック内の消去情報記憶メモリセルに、特定データ
「１０」または「０１」が書き込まれる（Ｓ７）。これ
は、図２と同じである。この特定データにより、全ての
消去動作が正常に終了したことが確認される。
【００３２】次に、消去情報記憶メモリセル領域に記憶
された消去情報を利用して不良診断などを行う機能を説
明する。
された消去情報を利用して不良診断などを行う機能を説
明する。
【００３３】図５は、消去情報検出回路の第１の機能を
示すフローチャート図である。消去情報読み出しコマン
ドに応答して（Ｓ２０）、制御回路１０は、消去情報検
出信号φａを生成する。これに応答して、消去情報検出
回路１４が、ブロックアドレスで指定されたメモリブロ
ックに対応する消去情報記憶ビット１６のデータを読み
出し、外部に出力する（Ｓ２１）。従って、消去情報記
憶ビット１６内のデータ「００」「１１」「１０」のい
ずれかが読み出される。これらのデータは、それぞれ、
消去工程開始状態、プリプログラム終了状態、消去工程
終了状態を示す。従って、メモリデバイスに不良が検出
された時は、この消去情報を読み出すことで、そのメモ
リブロックが消去工程でどの段階まで終了したのかを知
ることができ、容易に故障診断を行うことができる。消
去工程が正常に終了していないことが検出されれば、そ
のメモリブロックの消去を再度行うことで、不良状態を
なくすことができる。
示すフローチャート図である。消去情報読み出しコマン
ドに応答して（Ｓ２０）、制御回路１０は、消去情報検
出信号φａを生成する。これに応答して、消去情報検出
回路１４が、ブロックアドレスで指定されたメモリブロ
ックに対応する消去情報記憶ビット１６のデータを読み
出し、外部に出力する（Ｓ２１）。従って、消去情報記
憶ビット１６内のデータ「００」「１１」「１０」のい
ずれかが読み出される。これらのデータは、それぞれ、
消去工程開始状態、プリプログラム終了状態、消去工程
終了状態を示す。従って、メモリデバイスに不良が検出
された時は、この消去情報を読み出すことで、そのメモ
リブロックが消去工程でどの段階まで終了したのかを知
ることができ、容易に故障診断を行うことができる。消
去工程が正常に終了していないことが検出されれば、そ
のメモリブロックの消去を再度行うことで、不良状態を
なくすことができる。
【００３４】図６は、消去情報検出回路の第２の機能を
示すフローチャート図である。この機能によれば、電源
投入に応答して、消去情報検出回路１４が、全てのメモ
リブロックに対応する消去情報記憶ビットのデータをチ
ェックして、消去動作が正常に終了していないデータ
「００」「１１」が検出されると、フラグ出力端子から
異常フラグ信号φFLを出力し、データ「１０」が検出さ
れると正常フラグ信号を出力する。
示すフローチャート図である。この機能によれば、電源
投入に応答して、消去情報検出回路１４が、全てのメモ
リブロックに対応する消去情報記憶ビットのデータをチ
ェックして、消去動作が正常に終了していないデータ
「００」「１１」が検出されると、フラグ出力端子から
異常フラグ信号φFLを出力し、データ「１０」が検出さ
れると正常フラグ信号を出力する。
【００３５】図６のフローチャートに従って説明する
と、電源が投入されると（Ｓ２２）、制御回路１０が消
去情報検出信号φａを発生し、消去情報検出回路１４
が、消去情報記憶ビットのデータを読み出す（Ｓ２
３）。そして、読み出したデータが「１０」である場合
は（Ｓ２４）、そのメモリブロックは正常に消去動作が
終了したことを意味するので、次にブロックに対応する
消去情報記憶ビットの読み出しに移る（Ｓ２６）。ま
た、読み出した消去情報データが「１０」以外の場合
は、フラグ出力端子から異常フラグφFL（＝０）を出力
する。全てのメモリブロックの消去情報データが「１
０」であれば、フラグ出力端子から正常フラグφFL（＝
１）が出力される（Ｓ２７）。
と、電源が投入されると（Ｓ２２）、制御回路１０が消
去情報検出信号φａを発生し、消去情報検出回路１４
が、消去情報記憶ビットのデータを読み出す（Ｓ２
３）。そして、読み出したデータが「１０」である場合
は（Ｓ２４）、そのメモリブロックは正常に消去動作が
終了したことを意味するので、次にブロックに対応する
消去情報記憶ビットの読み出しに移る（Ｓ２６）。ま
た、読み出した消去情報データが「１０」以外の場合
は、フラグ出力端子から異常フラグφFL（＝０）を出力
する。全てのメモリブロックの消去情報データが「１
０」であれば、フラグ出力端子から正常フラグφFL（＝
１）が出力される（Ｓ２７）。
【００３６】図７は、図６の変形例のフローチャート図
である。この例では、電源投入に代わり、消去情報読み
出しコマンドに応答して（Ｓ２９）、指定されたメモリ
ブロックの消去情報データが読み出され、消去異常があ
ったか否かが検出される。従って、工程Ｓ２９のみが図
６と異なるところである。それ以外の動作は同じであ
る。
である。この例では、電源投入に代わり、消去情報読み
出しコマンドに応答して（Ｓ２９）、指定されたメモリ
ブロックの消去情報データが読み出され、消去異常があ
ったか否かが検出される。従って、工程Ｓ２９のみが図
６と異なるところである。それ以外の動作は同じであ
る。
【００３７】図８は、消去情報検出回路の第３の機能を
示すフローチャート図である。この機能によれば、デバ
イスへの電源投入に応答して（Ｓ３０）、制御回路１０
が消去情報検出信号φaを生成し、それに応答して、消
去情報検出回路１４が消去情報記憶ビットのデータを読
み出し（Ｓ３１）、消去正常終了を示すデータ「１０」
か否かをチェックする（Ｓ３２）。データ「１０」でな
い場合は、消去情報検出回路１４が、そのメモリブロッ
クに対する消去を行わせるために、消去開始信号φｂを
生成する。それに応答して、制御回路１０は、図２，４
に示した消去動作を行う（Ｓ３５）。
示すフローチャート図である。この機能によれば、デバ
イスへの電源投入に応答して（Ｓ３０）、制御回路１０
が消去情報検出信号φaを生成し、それに応答して、消
去情報検出回路１４が消去情報記憶ビットのデータを読
み出し（Ｓ３１）、消去正常終了を示すデータ「１０」
か否かをチェックする（Ｓ３２）。データ「１０」でな
い場合は、消去情報検出回路１４が、そのメモリブロッ
クに対する消去を行わせるために、消去開始信号φｂを
生成する。それに応答して、制御回路１０は、図２，４
に示した消去動作を行う（Ｓ３５）。
【００３８】データ「１０」の場合は、次のメモリブロ
ックに対する消去情報記憶ビットの読み出しに移行する
（Ｓ３４）。上記のように、全てのメモリブロックにつ
いての消去情報のチェックと、正常消去終了でないメモ
リブロックへの消去動作が行われる（Ｓ３３）。
ックに対する消去情報記憶ビットの読み出しに移行する
（Ｓ３４）。上記のように、全てのメモリブロックにつ
いての消去情報のチェックと、正常消去終了でないメモ
リブロックへの消去動作が行われる（Ｓ３３）。
【００３９】図９は、図８の変形例を示すフローチャー
ト図である。この例では、電源投入に代えて、消去情報
読み出しコマンドの入力に応答して、指定されたメモリ
ブロックについての消去情報記憶ビットがチェックさ
れ、不良消去状態であれば、自動的にそのメモリブロッ
クへの消去動作が行われる。それ以外の動作は図８と同
じである。
ト図である。この例では、電源投入に代えて、消去情報
読み出しコマンドの入力に応答して、指定されたメモリ
ブロックについての消去情報記憶ビットがチェックさ
れ、不良消去状態であれば、自動的にそのメモリブロッ
クへの消去動作が行われる。それ以外の動作は図８と同
じである。
【００４０】上記の第３の機能によれば、消去情報検出
回路１４が、各メモリブロックの消去情報記憶ビットの
データをチェックして、不良消去状態であれば、自動的
に再度消去動作を行うので、効率的に正常状態にするこ
とができる。
回路１４が、各メモリブロックの消去情報記憶ビットの
データをチェックして、不良消去状態であれば、自動的
に再度消去動作を行うので、効率的に正常状態にするこ
とができる。
【００４１】
【発明の効果】以上、本発明によれば、フラッシュメモ
リなどの不揮発性メモリデバイスにおいて、正常に消去
動作が終了したか否か、又は消去動作がどの段階まで行
われたかを検出することができ、不良診断を効率的に行
うことができる。
リなどの不揮発性メモリデバイスにおいて、正常に消去
動作が終了したか否か、又は消去動作がどの段階まで行
われたかを検出することができ、不良診断を効率的に行
うことができる。
【００４２】以上、本発明の保護範囲は、上記の実施の
形態例に限定されるものではなく、特許請求の範囲に記
載された発明とその均等物にまで及ぶものである。
形態例に限定されるものではなく、特許請求の範囲に記
載された発明とその均等物にまで及ぶものである。
【図１】第１の実施の形態例における不揮発性メモリデ
バイスの全体構成図である。
バイスの全体構成図である。
【図２】図１のメモリデバイスの消去動作のフローチャ
ート図である。
ート図である。
【図３】第２の実施の形態例における不揮発性メモリデ
バイスの全体構成図である。
バイスの全体構成図である。
【図４】図２のメモリデバイスの消去動作のフローチャ
ート図である。
ート図である。
【図５】消去情報検出回路の第１の機能を示すフローチ
ャート図である。
ャート図である。
【図６】消去情報検出回路の第２の機能を示すフローチ
ャート図である。
ャート図である。
【図７】図６の変形例のフローチャート図である。
【図８】消去情報検出回路の第３の機能を示すフローチ
ャート図である。
ャート図である。
【図９】図８の変形例のフローチャート図である。
MC 通常メモリセル領域 MCX 消去情報記憶メモリセル領域 １０ 制御回路 １４ 消去情報検出回路 φFL 異常フラグ １６ 消去情報記憶ビット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 槻舘 美弘 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B018 GA03 HA35 NA06 QA05 QA11 QA15 RA11 5B025 AD00 AD05 AD08 AE00
Claims (6)
- 【請求項１】書き込み動作前に消去動作が行われる不揮
発性メモリにおいて、 通常のデータを記憶する通常メモリセル領域と、 一連の消去動作が完了したか否かの情報、または前記消
去動作の状態を示す情報を記憶する消去情報記憶メモリ
領域とを有することを特徴とする不揮発性メモリ。 - 【請求項２】請求項１において、 前記通常メモリセル領域が複数のメモリブロックで構成
され、前記消去情報記憶メモリ領域は、前記メモリブロ
ック毎に設けられることを特徴とする不揮発性メモリ。 - 【請求項３】請求項１において、 前記消去動作の状態は、少なくとも、一連の前記消去動
作における、消去動作開始状態、プリプログラム終了状
態、消去動作完了状態を有することを特徴とする不揮発
性メモリ。 - 【請求項４】請求項３において、 更に、電源投入に応答してまたは所定のコマンドに応答
して、前記消去情報記憶メモリ領域の消去情報を外部の
読み出す消去情報検出回路を有することを特徴とする不
揮発性メモリ。 - 【請求項５】請求項１において、 更に、電源投入に応答してまたは所定のコマンドに応答
して、前記消去情報記憶メモリ領域の消去情報を読み出
し、該消去情報が消去動作が中断されたことを示す場合
は、当該中断情報を外部に出力する消去情報検出回路を
有することを特徴とする不揮発性メモリ。 - 【請求項６】請求項１において、 更に、電源投入に応答してまたは所定のコマンドに応答
して、前記消去情報記憶メモリ領域の消去情報を読み出
し、該消去情報が消去動作が中断されたことを示す場合
は、当該消去動作を実行させる消去情報検出回路を有す
ることを特徴とする不揮発性メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000060830A JP2001250388A (ja) | 2000-03-06 | 2000-03-06 | 消去動作情報を記憶する不揮発性メモリ |
| US09/774,632 US6377491B2 (en) | 2000-03-06 | 2001-02-01 | Non-volatile memory for storing erase operation information |
| TW090102408A TW493175B (en) | 2000-03-06 | 2001-02-05 | Non-volatile memory for storing erase operation information |
| KR1020010008927A KR100593652B1 (ko) | 2000-03-06 | 2001-02-22 | 소거 동작 정보를 기억하는 불휘발성 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000060830A JP2001250388A (ja) | 2000-03-06 | 2000-03-06 | 消去動作情報を記憶する不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001250388A true JP2001250388A (ja) | 2001-09-14 |
Family
ID=18581077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000060830A Pending JP2001250388A (ja) | 2000-03-06 | 2000-03-06 | 消去動作情報を記憶する不揮発性メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6377491B2 (ja) |
| JP (1) | JP2001250388A (ja) |
| KR (1) | KR100593652B1 (ja) |
| TW (1) | TW493175B (ja) |
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| WO2006018925A1 (ja) * | 2004-08-20 | 2006-02-23 | Renesas Technology Corp. | 半導体集積装置並びにそれを用いたｉｃカード及び携帯情報端末 |
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| KR100991718B1 (ko) * | 2001-11-23 | 2010-11-03 | 샌디스크 아이엘 엘티디 | 플래시 디바이스에서 부분적으로 소거된 유닛을 검출하는방법 |
| JP2011129192A (ja) * | 2009-12-16 | 2011-06-30 | Samsung Electronics Co Ltd | 半導体記憶装置 |
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| KR101365683B1 (ko) | 2007-12-27 | 2014-02-20 | 삼성전자주식회사 | 가변 저항 메모리 장치, 그것의 플렉서블 프로그램 방법,그리고 그것을 포함하는 메모리 시스템 |
| KR20150091670A (ko) * | 2014-02-03 | 2015-08-12 | 삼성전자주식회사 | 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 소거 방법 |
| JP2017004583A (ja) * | 2015-06-12 | 2017-01-05 | 株式会社東芝 | 半導体記憶装置及びメモリシステム |
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| KR100504696B1 (ko) * | 2003-02-26 | 2005-08-03 | 삼성전자주식회사 | 블록 소거/프로그램 정보를 저장하기 위한 상태 셀들의어레이를 포함한 낸드 플래시 메모리 장치 |
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-
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2001
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