JP4879571B2

JP4879571B2 - 半導体メモリ

Info

Publication number: JP4879571B2
Application number: JP2005356533A
Authority: JP
Inventors: 秀子田; 秀雄加藤
Original assignee: Toshiba Corp; Toppan Inc
Current assignee: Toshiba Corp; Toppan Inc
Priority date: 2005-12-09
Filing date: 2005-12-09
Publication date: 2012-02-22
Anticipated expiration: 2025-12-09
Also published as: JP2007164843A

Description

本発明は、フラッシュメモリ等の半導体メモリに関する。

周知のように、フラッシュメモリにはリダンダンシ機能が設けられている。この機能は、予めメモリセルに冗長セル（不使用セル）を設けておき、メモリセルの一部に不良が発生した場合に、不良部分を冗長セルに置き換え、これにより歩留まりの向上を図る機能である。
従来、この冗長セルの置き換えは出荷前のテスト工程で行われており、テスト時においてメモリセルの不良が発生すると、このリダンダンシ機能によって不良部分が冗長セルに置き換えられ、これにより、チップ不良を防ぐことができるようになっている。
なお、従来のリダンダンシ機能に関する文献として特許文献１が知られている。
特開2000-276896号公報

本発明は上記事情を考慮してなされたもので、その目的は、出荷前のテスト工程だけでなく、実際のメモリ使用時においてメモリセルに不良が発生した時、その不良部分を冗長セルに置き換えることができる半導体メモリを提供することにある。

この発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、複数の記憶ブロックと、複数の冗長ブロックとを有するメモリアレイと、前記冗長ブロックの使用状態が書き込まれる情報格納メモリと、外部回路から消去指示を受けて前記記憶ブロックを消去し、次いで、消去済みの記憶ブロックのデータを読み出して確認し、消去が正しく行われない場合に、その記憶ブロックのアドレスを前記情報格納メモリに前記冗長ブロックと対応させて書き込む消去手段と、外部回路から書き込み／読み出し指令およびアドレスを受けて前記情報格納メモリをチェックし、前記外部回路から受けたアドレスに対応するアドレスが前記情報格納メモリに書き込まれている場合はそのアドレスに対応する冗長ブロックにアクセスし、書き込まれていない場合は外部回路から受けたアドレスが指示する記憶ブロックにアクセスする書き込み／読み出し手段とを具備する半導体メモリにおいて、前記情報格納メモリは、不揮発性メモリと前記不揮発性メモリの出力を読み込む揮発性メモリによって構成され、前記消去手段は、前記不揮発性メモリにデータを書き込んだ後、書き込んだデータを前記不揮発性メモリから読み出して前記揮発性メモリに書き込み、前記揮発性メモリに書き込まれたデータの内の前記不揮発性メモリに書き込んだデータのみについて書き込み確認を行うことを特徴とする半導体メモリである。
請求項２に記載の発明は、上記半導体メモリにおいて、前記消去手段は、前記書き込み確認を行う場合、前記不揮発性メモリのゲート電圧を書込み確認用の電圧にすることにより前記書き込んだデータを読み出して前記揮発性メモリに書き込み行うとともに、前記書込み確認を行った後に、前記不揮発性メモリのゲート電圧を、前記書込み確認用の電圧よりも低い電圧である読み出し用の電圧にすることにより前記書き込んだデータを読み出して前記揮発性メモリに再書き込みを行なうことを特徴とする半導体メモリである。

この発明によれば、実際のメモリ使用時においてメモリセルに不良が発生した時、その不良部分を冗長セルに置き換えることができ、これにより、半導体メモリの不良を減少させることができる。また、この発明によれば、不揮発性メモリに書き込んだデータのみについて書き込み確認を行うので、良品を誤って不良と判断する間違いを防ぐことができる効果がある。

以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の一実施の形態による半導体メモリ（フラッシュメモリ）の書き込み及び消去の動作を示すブロック図である。この図において、１は外部回路からのコマンド、データおよびアドレスが入力されるインターフェイス回路、２はインターフェイス回路１に入力されたコマンドを解読するコマンドユーザインターフェイス（以下、ＣＵＩという）である。なおコマンド入力信号としては、メモリへ入力するデータ入力信号、アドレス入力信号を兼用する。３は制御回路であり、メモリアレイ４の書き込み、読み出し、消去を制御する。５は電源回路であり、各部へ直流電源を供給する。また、メモリアレイ４の書き込み時には（＋）の高電圧を、読み出し時には（＋）の中電圧を、消去時には（−）の負電圧を生成してメモリアレイ４へ出力する。

６はデコーダであり、制御回路３から出力される制御信号及び、インターフェース回路１からのアドレス信号を受けて書き込み／消去／読み出しモードを指定する信号をメモリアレイ４へ出力する。また、書き込み時にはアドレスおよびデータを、読み出し時にはアドレスをメモリセル４へ出力し、指定されたメモリセルを選択する。また、メモリアレイ４から読み出されたデータをセンスアンプ８を介して制御回路３へ出力する。メモリアレイ４は同図に示すように、記憶ブロックＢＬＫ０〜ＢＬＫ１５と冗長ブロックＢＲＤ０、ＢＲＤ１を有している。ここで、記憶ブロックＢＬＫ０〜ＢＬＫ１５は本来の記憶エリアであり、冗長ブロックＢＲＤ０、ＢＲＤ１は記憶ブロックＢＬＫ０〜ＢＬＫ１５のいずれかが不良となった時に代わりに使用される記憶エリアである。

ＢＲＤ情報格納メモリ９は冗長ブロックの使用状態に関するデータが記憶されるメモリであり、図２に示すように、冗長ブロックＢＲＤ０に対応する記憶部Ｋ０と冗長ブロックＢＲＤ１に対応する記憶部Ｋ１が設けられている。図３は記憶部Ｋ０、Ｋ１の具体的構成を示す回路図であり、この図に示すように、記憶部Ｋ０、Ｋ１は各々フローディングゲートを有し、メモリアレイ４と同様に構成されたメモリセル１１（不揮発性メモリ）と各メモリセル１１の記憶状態が読み込まれるラッチ１２（揮発性メモリ）とから構成されている。

次に、上述した半導体メモリの動作を説明する。
まず、電源が投入されると、ＢＲＤ情報格納メモリ９内の記憶部Ｋ０、Ｋ１のメモリセル１１のデータが読み出され、ラッチ１２に書き込まれる。次に、外部回路から読み出しコマンドおよびアドレスがインターフェイス回路１へ入力され、ＣＵＩ・２を介して制御回路３へ供給されると、制御回路３が、まず、そのアドレスが指示している記憶ブロックのアドレスがＢＲＤ情報格納メモリ９の記憶部Ｋ０またはＫ１に記憶されているかをチェックする。そして、記憶されていなかった場合は、読み出し指令およびアドレスをデコーダ６へ出力する。デコーダ６は読み出し指令およびアドレスを受け、メモリアレイ４からデータを読み出し、センスアンプ８を介して制御回路３へ出力する。制御回路３はメモリアレイ４から読み出されたデータをインターフェイス回路１へ出力する。

一方、制御回路３に供給された読み出しアドレスが指示する記憶ブロックのアドレスが例えばＢＲＤ情報格納メモリ９の記憶部Ｋ０に記憶されていた場合は、制御回路３が冗長ブロックＢＲＤ０のアドレス、外部回路から受けた読み出しアドレスおよび読み出し指令をデコーダ６へ出力する。デコーダ６はこの指令およびアドレスを受け、冗長ブロックＢＲＤ０から読み出しアドレスが指示するデータを読み出し、センスアンプ８を介して制御回路３へ出力する。制御回路３はそのデータをインターフェイス回路１へ出力する。

次に、外部回路から書き込みコマンド、書き込みデータおよびアドレスがインターフェイス回路１へ入力され、ＣＵＩ・２を介して制御回路３へ供給されると、制御回路３が、上記と同様に、そのアドレスが指示している記憶ブロックのアドレスがＢＲＤ情報格納メモリ９の記憶部Ｋ０またはＫ１に記憶されているかをチェックする。そして、記憶されていた場合は冗長ブロックＢＲＤ０またはＢＲＤ１にアクセスしてデータ書き込みを行い、記憶されていない場合はアドレス通りの記憶ブロック（ＢＬＫ０〜ＢＬＫ１５のいずれか）にアクセスして書き込みを行う。

次に、上述した半導体メモリのデータ消去時の動作を図４に示すフローチャートを参照して説明する。
外部回路から消去を指示するコマンドおよび消去ブロック（記憶ブロックＢＬＫ２とする）のアドレスがインターフェイス回路１に入力されると、入力されたコマンドおよび記憶ブロックＢＬＫ２のアドレスがＣＵＩ・２を介して制御回路３へ供給される。制御回路３は消去コマンドを受け、電源回路５へ消去電圧の出力を指示するとともに、デコーダ６へ消去コマンドおよび記憶ブロックＢＬＫ２のアドレスを出力する。デコーダ６は、そのアドレスに応じたメモリセルを選択する。これにより、選択されたメモリセルに電源回路５から出力される（−）負電圧が加えられ、記憶ブロックＢＬＫ２が消去される。

次に、制御回路３はデコーダ６へ読み出し信号および記憶ブロックＢＬＫ２のアドレスを出力し、記憶ブロックＢＬＫ２の各メモリセルのデータを順次読み出し、各メモリセルの消去が正しく行われたかを確認（Ｖｅｒｉｆｙ）する。そして、もし消去が行われていないメモリセルがあった場合は、再度、消去コマンドおよび記憶ブロックＢＬＫ２のアドレスをデコーダへ出力し、次いでＶｅｒｉｆｙを行い、この動作を全メモリセルの消去が正しく行われるまで繰り返す（ステップＳ１、Ｓ２）。また、制御回路３はこの繰り返しの間、経過時間を計測する。そして、予め設定されている一定時間が経過する前にＶｅｒｉｆｙがＯＫとなった時は（ステップＳ２が「ＹＥＳ」）消去処理を終了する（ステップＳ３）。

一方、一定時間が経過してもＶｅｒｉｆｙがＯＫとならなかった場合は（ステップＳ１の判断が「ＹＥＳ」）、ＢＲＤ情報格納メモリ９に記憶ブロックＢＬＫ２のアドレス書き込みを行う（ステップＳ４）。この書き込みにおいては、まず、記憶部Ｋ０（図２）のブロックアドレス書き込みエリアをチェックする。そして、このエリアにデータが書き込まれていなかった場合は、記憶ブロックＢＬＫ２のアドレスをブロックアドレスのメモリセル１１（図３）に書き込む。次に、書き込んだデータのみをラッチ１２（図３）にラッチする。次に、アドレスが書き込まれたラッチ１２のデータのみについて、制御回路３内に保持されている記憶ブロックＢＬＫ２のアドレスとを照合することによってメモリセル１１に書き込まれたデータのＶｅｒｉｆｙを行う（ステップＳ５）。このアドレス書き込み／Ｖｅｒｉｆｙは複数回繰り返される。そして、このＶｅｒｉｆｙの結果がＮＧであった場合は、ＢＲＤ情報格納メモリ９の全メモリセル１１のデータをラッチ１２にラッチし（ステップＳ６）、次いでタイムアウトエラーをインターフェイス回路１へ返す（ステップＳ７）。このタイムアウトエラーは、記憶ブロックＢＬＫ２が使用不可であることを示している。

次に、ステップＳ５においてＶｅｒｉｆｙがＯＫ（ＰＡＳＳ）であった場合は、次に、記憶部Ｋ０のエネーブルビットのメモリセル１１に”１”が書き込まれる（ステップＳ８）。次に、記憶部Ｋ０のメモリセル１１のデータがラッチ１２にラッチされる。次に、エネーブルビットが書き込まれたラッチ１２のみについて、正しく”１”が書き込まれた否かのＶｅｒｉｆｙを行う（ステップＳ９）。このメモリセル１１の書き込み／Ｖｅｒｉｆｙは複数回繰り返される。そして、このＶｅｒｉｆｙがＮＧであった場合は、ＢＲＤ情報格納メモリ９の全メモリセル１１のデータをラッチ１２にラッチし（ステップＳ６）、次いでタイムアウトエラーをインターフェイス回路１へ返す（ステップＳ７）。また、ＶｅｒｉｆｙがＯＫ（ＰＡＳＳ）であった場合は、ＢＲＤ情報格納メモリ９の全メモリセル１１のデータを、Ｖｅｒｉｆｙ結果を確実とするためにＲｅａｄレベルでラッチ１２にラッチし（ステップＳ１０）、消去処理を終了する（ステップＳ３）。

ここで、メモリセル１１のデータ読み出し−ラッチ１２によるラッチ（ステップＳ６、Ｓ１０)と、Ｖｅｒｉｆｙ時のメモリセル１１のデータ読み出し−ラッチ１２によるラッチ（ステップＳ５、Ｓ９）の違いを説明する。一例として、メモリセル１１にデータ書き込みが行われた場合、Ｉｄ（ドレイン電流）−Ｖｇ（ゲート電圧）特性は図５に曲線Ｌ１にて示すように、しきい値が５Ｖ近辺の曲線となり、消去が行われた場合は、曲線Ｌ２にて示すようにしきい値が（−）の曲線となるように設定される。そして、通常のデータ読み出しの場合は、ゲート電圧レベルを中間の３Ｖ近辺として読み出しを行う。一方、書き込みＶｅｒｉｆｙの場合はＶｅｒｉｆｙ電圧を５Ｖに設定するが、しきい値が５Ｖを超えるとＶｅｒｉｆｙがＰａｓｓとなるため、しきい値５Ｖを少し超えたあたりで設定される。

ところで、ステップＳ５、Ｓ９のＶｅｒｉｆｙにおいては、処理の簡単さがあるため、通常はＢＲＤ情報格納メモリ９の全メモリセル１１についてＶｅｒｉｆｙを行う。しかし、この場合、もともと書き込み状態と判定されていたメモリセル１１を、再度書き込み判定レベルでＶｅｒｉｆｙを行なうと、書き込み判定レベルと書き込みセルのしきい値レベルが近いため、条件によっては書き込みセルと判定されず、誤って消去セルと判定され、その結果がラッチ１２に保持される場合が生じる問題がある。そこで、上記実施形態においては、書き込みを行ったメモリセル１１についてのみＶｅｒｉｆｙを行っており、これにより、良品を誤って不良と判断する間違いを防ぐことができる。

なお、図２に示すディスエーブルビットは、冗長ブロックＢＲＤ０またはＢＲＤ１が消去不能となった時に、上述したエネーブルビットの書き込み過程と同様の過程を経て”１”が書き込まれ、ＢＲＤの置き換え設定が無効となる。

この発明はフラッシュメモリ等の不揮発性メモリに使用される。

この発明の一実施形態による半導体メモリの構成を示すブロック図である。同実施形態におけるＢＲＤ情報格納メモリ９の記憶エリアを示す図である。同ＢＲＤ情報格納メモリ９の具体的構成を示す回路図である。同実施形態の動作を説明するためのフローチャートである。読み出しレベルとＶｅｒｉｆｙレベルを説明するための図であり、メモリセルの特性図である。

符号の説明

１…インターフェイス回路
２…ＣＰＩ
３…制御回路
４…メモリアレイ
６…デコーダ
８…センスアンプ
９…ＢＲＤ情報格納メモリ
１１…メモリセル
１２…ラッチ
ＢＬＫ０〜ＢＬＫ１５…記憶ブロック
ＢＲＤ０、ＢＲＤ１…冗長ブロック
Ｋ０、Ｋ１…記憶部

Claims

複数の記憶ブロックと、複数の冗長ブロックとを有するメモリアレイと、
前記冗長ブロックの使用状態が書き込まれる情報格納メモリと、
外部回路から消去指示を受けて前記記憶ブロックを消去し、次いで、消去済みの記憶ブロックのデータを読み出して確認し、消去が正しく行われない場合に、その記憶ブロックのアドレスを前記情報格納メモリに前記冗長ブロックと対応させて書き込む消去手段と、
外部回路から書き込み／読み出し指令およびアドレスを受けて前記情報格納メモリをチェックし、前記外部回路から受けたアドレスに対応するアドレスが前記情報格納メモリに書き込まれている場合はそのアドレスに対応する冗長ブロックにアクセスし、書き込まれていない場合は外部回路から受けたアドレスが指示する記憶ブロックにアクセスする書き込み／読み出し手段と、
を具備する半導体メモリにおいて、
前記情報格納メモリは、不揮発性メモリと前記不揮発性メモリの出力を読み込む揮発性メモリによって構成され、
前記消去手段は、前記不揮発性メモリにデータを書き込んだ後、書き込んだデータを前記不揮発性メモリから読み出して前記揮発性メモリに書き込み、前記揮発性メモリに書き込まれたデータの内の前記不揮発性メモリに書き込んだデータのみについて書き込み確認を行うことを特徴とする半導体メモリ。
請求項１の半導体メモリにおいて、
前記消去手段は、前記書き込み確認を行う場合、前記不揮発性メモリのゲート電圧を書込み確認用の電圧にすることにより前記書き込んだデータを読み出して前記揮発性メモリに書き込み行うとともに、前記書込み確認を行った後に、前記不揮発性メモリのゲート電圧を、前記書込み確認用の電圧よりも低い電圧である読み出し用の電圧にすることにより前記書き込んだデータを読み出して前記揮発性メモリに再書き込みを行なうことを特徴とする半導体メモリ。