JP5203019B2 - 信頼性の高い初期化データを提供するフラッシュメモリ装置及びその初期化方法 - Google Patents

Description

本発明は、半導体メモリ装置に係り、さらに具体的には、高い信頼度を有する初期化データを提供するフラッシュメモリ装置及びその初期化方法に関する。

半導体メモリ装置は、大きく揮発性半導体メモリ装置と不揮発性半導体メモリ装置とに区分される。揮発性半導体メモリ装置は、読み書き速度が速いが、外部電源の供給が断絶されると、格納された内容が消えてしまうという短所がある。これに対し、不揮発性半導体メモリ装置は、外部電源の供給が中断されてもその内容を格納する。そのため、不揮発性半導体メモリ装置は、電源の供給有無に無関係に格納されるべき内容を記憶させるのに使用される。不揮発性半導体メモリ装置には、ＭＲＯＭ（Ｍａｓｋ ｒｅａｄ−ｏｎｌｙ

ｍｅｍｏｒｙ）、プログラム可能なＲＯＭ（ＰＲＯＭ：Ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）、消去及びプログラム可能なＲＯＭ（ＥＰＲＯＭ：Ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）、電気的に消去及びプログラム可能なＲＯＭ（ＥＥＰＲＯＭ：Ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）などがある。

一般に、ＭＲＯＭ、ＰＲＯＭ及びＥＰＲＯＭは、システム自体が消去及び書き込みが自由でないから、一般ユーザが記憶内容を更新するのが容易でない。これに対し、ＥＥＰＲＯＭは、電気的に消去及び書き込みが可能なために、継続的な更新が必要なシステムプログラミング又は補助記憶装置としての応用が拡大されつつある。特に、フラッシュＥＥＰＲＯＭは、従来のＥＥＰＲＯＭに比べて集積度が高く、大容量補助記憶装置としての応用に極めて有利である。フラッシュＥＥＰＲＯＭの中でもＮＡＮＤ型フラッシュＥＥＰＲＯＭ（以下、ＮＡＮＤ型フラッシュメモリと略す）は、他のフラッシュＥＥＰＲＯＭに比べて集積度が極めて高いという長所を有する。

一般に、フラッシュメモリ装置は、情報を格納することができ、必要なときごとに情報を読み出すことができる集積回路である。フラッシュメモリ装置は、再書き込みが可能な複数のメモリセルを含む。メモリセル各々は、１ビットデータ又はマルチビットデータを格納する。フラッシュメモリ装置は、順次高集積化及び大容量化、そしてチップサイズが増加するにつれて、高機能化されている。

しかしながら、これに比例して回路線間幅の減少、工程の増加及び複雑度の増加などが伴われる。このような条件は、チップの歩留まりを減少させる要因となっている。このような問題点を解決するために、半導体メモリ装置は、欠陥が発生したメモリセルを代えるための余分のメモリセル（Ｒｅｄｕｎｄａｎｃｙ Ｍｅｍｏｒｙ Ｃｅｌｌ：以下、リダンダンシメモリセルと称する）を備えている。また、メモリ装置は、欠陥セルのアドレスをリダンダンシメモリセルに転換するための手段を備えている。テスト時に、メモリセルの欠陥を感知すると、ヒューズボックスにあるヒューズを切断する一連の工程により、欠陥セルのアドレスがリダンダンシーセルに転換される。このような方法によって、一つのチップは、欠陥セルが存在しても欠陥のない良品として供給が可能である。上述した欠陥セルのアドレスを不揮発性メモリセルに格納し、パワーアップ動作時に読み出してリペア動作に活用される技術が紹介されている。一方、半導体メモリ装置は、内部で多様なレベルの直流電圧を使用する。このような直流電圧は、半導体メモリ装置の内部に備えられた電圧発生器から生成される。半導体メモリ装置の内部で使用される直流定電圧のレベルは、設計当時に最適の規定電圧に決定される。最適のメモリ動作を行うためには、設計時に決定された直流電圧が電圧発生器から生成されなければならない。しかしながら、工程での多様な変数によって、メモリ内部から生成される直流電圧は、設計時に規定された電圧のレベルと一致できないときもある。テスト時にこのような適正水準以上の誤差を含む直流電圧を適正水準の電圧に調整するためのＤＣトリミングデータがセルアレイ領域にプログラムされうる。そして、パワーアップ動作時に読み出されるＤＣトリミングデータに応じて直流電圧が調整される。

図１は、パワーオン時に半導体メモリ装置の内部電源電圧の変化を簡略に示す波形図である。図１に示すように、内部電源電圧ＶＤＤが正常状態電圧Ｖ２に到達する前にメモリ装置の初期化動作が始まる。すなわち、内部電源電圧ＶＤＤが安定化する前の内部電圧Ｖ１に到達する時点で、メモリ装置は初期化（Ｐｏｗｅｒ−Ｏｎ Ｒｅｓｅｔ：ＰＯＲ）される。初期化動作が始まると、初期化データがセルアレイから読み出され、読み出された初期化データによって欠陥セルのリペア動作及び直流電源のトリミング動作が実施される。しかしながら、初期化データの読み出し動作は、内部電源電圧が安定化されない時点から行われる。また、トリミングデータによって内部直流電圧が最適レベルに調整される前に読み出される。したがって、初期化動作時に読み出される初期化データには、電源電圧の不安定によってエラーが含まれる可能性が極めて大きい。また、セルアレイには、電源のレベルとは関係ない進行性欠陥を有するセルが存在する。このような欠陥によって、パワーオン時に読み出された初期化データは、エラーを含むことがあり、これは、メモリ装置の動作の信頼性を大きく悪化させる。

したがって、電源の投入時又は不安定な電源電圧状況で読み出される初期化データに対する信頼性を向上させるための技術が切実に要求されているのが実情である。

本発明は、上述の問題点に鑑みてなされたもので、その目的は、電源の印加時に読み出される初期化データに対する信頼性を高めることができるフラッシュメモリ装置及び初期化方法を提供することにある。

上記の目的を達成すべく、本発明によるメモリ装置は、初期化データが格納される初期化データ領域を含むセルアレイと、初期化動作時に、前記初期化データ領域のうち、空いているセル領域に対応する読み出しデータをパスと判定する状態検出器と、を備える。
この実施の形態において、前記初期化動作時に、前記初期化データは、第１データとして、そして前記空いているセル領域のデータは、第２データとしてそれぞれ読み出されて、前記状態検出器に提供される。

この実施の形態において、前記初期化データ領域は、複数の入出力ラインの各々に対応する複数の領域を有し、前記複数の領域の各々には、前記初期化データが拡張されてプログラムされる。
この実施の形態において、前記初期化データのビット「１」は、前記複数の領域のうち、偶数領域には「１」と、奇数領域には、「０」とそれぞれプログラムされる。
この実施の形態において、前記初期化データのビット「０」は、前記複数の領域のうち、偶数領域には「０」と、奇数領域には「１」とそれぞれプログラムされる。
この実施の形態において、前記状態検出器は、前記第１データをデコードして前記初期化データのビット値を復元する。

この実施の形態において、前記初期化動作時に、前記初期化データ領域に含まれるメモリセルを感知してデータをラッチするページバッファと、前記ページバッファに格納されたデータを入出力単位で対応する前記第１データとして前記状態検出器に伝達する列選択回路と、前記状態検出器によってデコードされた初期化データのビット値を格納する初期化データレジスタと、をさらに備える。
この実施の形態において、前記状態検出器のパス又はフェイルを指示する状態信号に応答して、前記初期化データ領域を再読み出しするように前記ページバッファを制御する制御ロジックをさらに備える。

この実施の形態において、前記列選択回路から伝達される前記第１データ又は前記第２データの奇数入出力単位で対応するビットを反転して、前記状態検出器に提供する選択反転回路をさらに備える。
この実施の形態において、前記状態検出器は、前記第１データの各ビット値のうち、少数ビットの数が規定された数以上である場合に、前記第１データをフェイル（Ｆａｉｌ）と決定する。
この実施の形態において、前記状態検出器は、前記第２データのビット数をカウントし、偶数入出力単位に対応する「１」のビット数と奇数入出力単位に対応する「０」のビット数とをそれぞれカウントして、同一であるか、又はそれぞれのビット数が特定ビット数以上である場合に、第２データをパス（Ｐａｓｓ）と決定する。

この実施の形態において、前記状態検出器は、前記第１データの各ビット値のうち、複数ビットを前記初期化データの１ビット値として決定する。
この実施の形態において、前記空いているセル領域は、消去状態である。
この実施の形態において、前記状態検出器は、前記第２データから決定されるビット値が前記初期化データレジスタに格納されることを遮断する。

この実施の形態において、前記空いているセル領域は、特定データパターンにプログラムされる。
この実施の形態において、前記状態検出器は、前記第２データから決定されるビット値が前記初期化データレジスタへ格納されることを許容する。
この実施の形態において、複数の前記第２データから決定されて前記初期化データレジスタに格納されるビットは、一つの初期化データ単位を構成し、前記初期化データ単位の中には、無効な初期化データであることを指示するビット値が含まれる。

上記の目的を達成すべく、本発明のセルアレイの初期化データ領域に初期化データがプログラムされるフラッシュメモリ装置の初期化方法は、（ａ）前記初期化データ領域を読み出すステップと、（ｂ）前記読み出されたデータのうち、入出力単位で対応するビット数のデータを伝達し、エラーが含まれているか否かを検出し、前記初期化データ領域のうち、空いている領域に対応するデータをパスと判断するように設定する状態検出ステップと、（ｃ）前記状態検出ステップでパスと決定されたデータから前記初期化データの１ビットをデコードしてレジスタに格納するステップと、を含む。

この実施の形態において、前記初期化データのビットの各々は、入出力単位の各々に対応する複数の領域各々に少なくとも１ビットずつ拡張されてプログラムされる。
この実施の形態において、前記初期化データのビット「１」は、前記複数の領域のうち、偶数領域には、「１」と、奇数領域には、「０」とそれぞれプログラムされる。
この実施の形態において、前記初期化データのビット「０」は、前記複数の領域のうち、偶数領域には、「０」と、奇数領域には、「１」とそれぞれプログラムされる。
この実施の形態において、前記（ｂ）ステップにおいて、前記入出力単位に対応するデータのうち、前記奇数入出力単位に対応するビットを反転するステップをさらに含む。
この実施の形態において、前記空いている領域に対応するメモリセルは、消去状態に対応するしきい電圧状態を有する。

この実施の形態において、前記（ｂ）ステップにおいて、前記空いている領域に対応するデータは、偶数入出力単位に対応する「１」のビット数と奇数入出力単位に対応する「０」のビット数のそれぞれをカウントし、前記カウントされた「１」のビット数と前記「０」のビット数との合計が所定のビット数以上である場合にパス（Ｐａｓｓ）と決定される。
この実施の形態において、前記（ｃ）ステップにおいて、前記空いている領域に対応するデータからデコードされた１ビットの前記レジスタへの格納は遮断される。
この実施の形態において、前記空いている領域に対応するメモリセルは、特定データパターンにプログラムされる。

この実施の形態において、前記（ｂ）ステップにおいて、前記空いている領域に対応するデータは、偶数入出力単位に対応する「１」のビット数と、奇数入出力単位に対応する「０」のビット数それぞれをカウントし、前記カウントされた「１」のビット数と前記「０」のビット数との合計が所定のビット数以上である場合にパス（Ｐａｓｓ）と決定される。
この実施の形態において、前記（ｃ）ステップにおいて、前記空いている領域に対応するデータからデコードされた複数のビットは、前記レジスタに格納されるが、前記複数のビットには、初期化データとしての使用を遮断するように設定されるビットを含む。

上記の目的を達成すべく、本発明によるメモリシステムは、フラッシュメモリ装置と、前記フラッシュメモリ装置を制御するためのメモリコントローラと、を備え、前記フラッシュメモリ装置は、請求項１に記載のフラッシュメモリ装置である。
以上の構成及び方法によると、高い信頼性を有する初期化データを読み出して、メモリ装置及びメモリシステムの信頼性を高めることができる。

本発明によると、本発明のフラッシュメモリ装置は、初期化データをセルアレイ領域に散在してプログラムし、初期化動作時に複数ビット決定アルゴリズムに従ってデコードして初期化データとして提供できる。そして、空領域に対応するデータを認識してエラー検出結果をパスと出力できるから、高い信頼性を有するフラッシュメモリ装置及びフラッシュメモリシステムを提供できる。

前述の一般的な説明及び以下の詳細な説明の全てが例示的であるということを理解すべきであり、請求された発明の付加的な説明が提供されるものと見なされなければならない。参照符号が本発明の好ましい実施の形態に詳細に表示されており、その例が参照図面に表示されている。如何なる場合にも、同一参照番号が同一又は類似の部分を参照するために説明及び図面において使用される。

以下では、ＮＡＮＤ型フラッシュメモリ装置が本発明の特徴及び機能を説明するための一例として使用される。また、１ビットのデータがセルアレイの複数領域の各々に繰り返し的に書き込まれるプログラム方式を「スプレッドプログラム（Ｓｐｒｅａｄ ｐｒｏｇｒａｍ）」、スプレッドプログラムによって格納されたデータを「スプレッドデータ」と称する。しかしながら、この技術分野に精通した人は、ここに記載された内容から本発明の他の利点及び性能を容易に理解できる。本発明は、他の実施の形態により具現されるか、又は適用されうる。その上、詳細な説明は、本発明の範囲、技術的思想、そして他の目的から相当に外れておらず、観点及び応用によって修正又は変更されうる。以下、本発明の実施の形態を添付された図面を参照して詳細に説明する。

図２は、本発明の実施の形態によるフラッシュメモリ装置を簡略に示すブロック図である。図２に示すフラッシュメモリ装置１００のセルアレイ１１０には、初期化データが入出力単位（Ｉ／Ｏ単位）で拡張されてプログラムされる。パワーオン時に初期化動作が始まると、セルアレイ１１０に格納された初期化データが読み出され、読み出されたデータが状態検出器１３０に伝達される。状態検出器１３０は、読み出されたデータを検索して、初期化データの読み出し動作が成功したか否かを判断する。また、状態検出器１３０は、読み出されたデータから初期化データを復元する。さらに詳細に説明すると、以下のとおりである。

セルアレイ１１０は、ビットライン及びワードラインに接続するフラッシュメモリセルを含む。一般に、ＮＡＮＤ型フラッシュメモリの場合に、メモリセルは、一つのビットラインに直列に接続されるようにストリング（Ｓｔｒｉｎｇ）を構成する。複数のストリング単位のメモリセルは、再度消去の基本単位になるメモリブロックを構成する。一般に、セルアレイ１１０は、正常動作時に一般的なデータがプログラムされるノーマルデータ領域とパワーアップ動作時に読み出される初期化データが格納される初期化データ領域とを含む。初期化データ領域には、欠陥セルのリペア情報又は直流電圧のレベルを調整するためのトリミング情報が格納される。一般に、ＤＣトリミング情報は、固定的な大きさを有するのに対し、リペアデータは、欠陥セルの数に応じて可変的な大きさを有する。したがって、初期化データ領域は、リペア情報のような可変的な大きさを有するデータに応じる情報を含まない、空領域を含む。したがって、初期化動作時に、初期化データ領域を読み出す動作により、初期化データと空領域に対応するデータが全て読み出される。初期化データ領域に対する説明は、後述する図３によりさらに詳細に説明する。

ページバッファ及びデコーダ１２０は、動作モードに応じて書き込みドライバとして又は感知増幅器として動作する。ページバッファ及びデコーダ１２０は、読み出し動作モードでセルアレイ１１０の選択されたメモリセルに格納されたデータを感知して格納する。そして、ページバッファ及びデコーダ１２０は、選択された列アドレスに対応するデータを入出力単位で出力する。入出力単位で出力されるデータは、初期化データの１ビットに対応するスプレッドデータである。ページバッファ及びデコーダ１２０は、例えば、ページバッファと列アドレスとに応答して、入出力単位でカラムを選択するＹ−デコーダで構成されうることは、この分野における通常の知識を有した者にとっては自明である。

状態検出器１３０は、ページバッファ及びデコーダ１２０から提供されるスプレッドデータを一時格納する。ここで、ページバッファ及びデコーダ１２０から提供されるスプレッドデータは、入出力単位（例えば、８ビット）で状態検出器１３０に伝達される。状態検出器１３０に伝達された８ビットのスプレッドデータは、複数ビット決定（Ｍａｊｏｒｉｔｙ Ｄｅｃｉｓｉｏｎ）アルゴリズムに従ってエラーの存在有無が検出される。状態検出器１３０は、エラーの存在有無に応じて状態信号Ｓｔａｔｕｓ（パス／フェイル）を生成して、初期化制御部１５０に伝達する。本発明による状態検出器１３０は、初期化データ領域の空領域に対応するスプレッドデータを検出し、状態信号Ｓｔａｔｕｓをパス（Ｐａｓｓ）と出力する。そして、消去状態で空領域が維持される第１の実施の形態の場合に、空領域に対応する１ビットデータは格納されずに捨てられる。第２の実施の形態の場合には、空領域に対応するスプレッドデータがデコードされ、デコードされた１ビットデータは、初期化データレジスタ１４０に格納される。しかしながら、第２の実施の形態の場合に、初期化データレジスタ１４０に格納されるビットには、初期化データとして無効なデータであることを指示するビットが含まれる。

初期化データレジスタ１４０は、状態検出器１３０からデコードされた初期化データ又は空領域に対応するデータが格納される。しかしながら、本発明の第１の実施の形態の場合に、空領域に対応するデコードされたデータは捨てられる。これに対し、特定パターンに空領域がプログラムされる第２の実施の形態の場合に、空領域に対応するデコードデータは、初期化データレジスタ１４０に格納される。しかしながら、空領域に対応するデコードデータには、初期化データへの使用を遮断するためのインストラクションビットが含まれる。初期化データレジスタ１４０に格納された初期化データは、以後、メモリ装置のＤＣトリミングのために、又は欠陥セルをリペアするために使用される。

初期化制御部１５０は、パワーアップ検出部１６０から提供される初期化信号（例えば、ＰＯＲ信号）に応答して、初期化動作のための制御動作を行う。パワーアップ動作の間に、初期化制御部１５０は、初期化データ領域に格納された初期化データを読み出すように、ページバッファ及びデコーダ１２０を制御する。そして、初期化制御部１５０は、状態検出器１３０から伝達される状態信号Ｓｔａｔｕｓを参照して、再読み出しするか否かを決定する。初期化制御部１５０は、初期化データレジスタ１４０に格納される初期化データを参照して、ＤＣトリミングやリペアのための諸般の初期化動作を行う。

パワーアップ検出器１６０は、フラッシュメモリ装置１００への電源印加時に内部電源のレベルを検出する。検出された内部電圧ＶＤＤが一定レベル以上に上昇すると、パワーアップ検出器１６０は、内部回路が正常的な動作を開始するように、初期化信号ＰＯＲを生成する。一般に、セルアレイ１１０の初期化データ領域からＤＣトリミング情報やリペアデータを読み出す初期化動作は、メモリ装置に電源が印加され、電源電圧が安定化するパワーアップ区間で行われる。したがって、十分に安定化されない電源電圧のため、読み出された初期化データには、エラーが含まれうる。

以上の本発明のフラッシュメモリ装置１００は、セルアレイ１１０領域にスプレッドプログラム方式に従って格納された初期化データを読み出す。状態検出器１３０は、上述の読み出し動作に応じて出力されるスプレッドデータをデコードして、初期化データに復元する。同時に、状態検出器１３０は、空領域に対応する読み出しデータが伝達される場合に、空領域であることを認識し、エラー検出結果をパス（Ｐａｓｓ）と判定して初期化制御部１５０に伝達する。そして、状態検出器１３０は、デコードされた空領域に対応するデータを初期化データレジスタ１４０に格納するか又は捨てる。第１の実施の形態の場合に、空領域に対応するデコードされたデータは捨てられる。しかしながら、第２の実施の形態の場合に、空領域に対応するデコードデータは、初期化データレジスタ１４０に格納されるが、無効なデータであることを指示するビットが含まれる。このような動作は、パワーアップ動作区間で行われ、安定化しない電源電圧下で状態検出器１３０は、信頼性の高い初期化データを提供できる。以上で初期化データを１：８スプレッドプログラム及び８：１複数ビット決定（Ｍａｊｏｒｉｔｙ ｄｅｃｉｓｉｏｎ）アルゴリズムに従って、プログラム及び読み出されることを例に挙げて説明した。しかしながら、このような方式は、入出力構造に従って多様な方式に変更可能であることは、この分野における通常の知識を有した者にとっては自明である。

図３は、本発明による初期化データのスプレッドプログラム方法を簡略に示す図である。図３に示すように、セルアレイ１１０は、一般的なデータが格納されるノーマルデータ領域１１１と初期化データが格納される初期化データ領域１１２とを含む。したがって、初期化データは、テスト工程において初期化データ領域１１２に格納される。初期化データのプログラム動作は、１ビットのデータが８ビットに拡張されるスプレッドプログラムに従う。初期化データ領域１１２に存在する空領域は、消去された状態、又は特定パターンにプログラムされうる。初期化データ領域１１２のプログラム動作をさらに詳細に説明すると、以下のとおりである。

初期化データのうち、１ビットは、スプレッドプログラム方式に従って初期化データ領域１１２に入出力単位（Ｉ／Ｏ数、例えば８ビット）に対応するビット数に拡張されてプログラムされる。図３に示すように、一つのビットデータ「１」１１３は、それぞれの入出力単位Ｉ／Ｏ ０〜Ｉ／Ｏ ７に対応する８ビットに拡張される。すなわち、初期化データ「１」１１３は、８ビットのスプレッドデータ「１０１０１０１０」１１４に拡張され、拡張された８ビットデータのそれぞれは、入出力単位のそれぞれに対応する初期化データ領域１１２にプログラムされる。初期化データのビット「０」１１５は、８ビットのスプレッドデータ「０１０１０１０１」１１６に拡張されて、初期化データ領域１１２にプログラムされる。しかしながら、初期化データの間に存在する空領域は、本発明の第１の実施の形態によって又は第２の実施の形態によって消去状態又は特定データ状態にプログラムされる。すなわち、第１の実施の形態の場合に、空領域は、消去された状態「１１１１１１１１」１１７にすることができる。又は、第２の実施の形態によって、空領域は、特定データパターン「０１０１０１０１」１１８にプログラムすることが出来る。

上述した初期化データ領域のスプレッドプログラムを介して、欠陥セル又は不安定な電源によって発生するエラーに対しても充分な信頼性を有する初期化動作が可能である。そして、空領域に対応する初期化データ領域１１２の処理により、空領域に対する検出及び認識が容易に行われうる。

図４は、上述した図３のプログラム方法に従って、データが格納される初期化データ領域、特に、入出力単位のうちのいずれか１つに対応する領域を簡略に示す図である。図４に示すように、一つの入出力単位に対応する初期化データ領域は、リペアデータ領域とＤＣトリミングデータ領域とを含む。ＤＣトリミングデータ領域は、メモリ装置固有の固定されたデータの大きさを有する。これに対し、リペアデータ領域は、欠陥セルの数に応じて決定されるデータの大きさを有する。したがって、リペアデータ領域のデータの大きさは、メモリ装置ごとに変わる。データ領域「Ａ」には、リペアデータがプログラムされる。そして、データ領域「Ｃ」には、ＤＣトリミングデータがプログラムされる。しかしながら、データ領域「Ｂ」はリペアデータ領域であるにも関わらず、リペアデータがプログラムされないときもある。既にリペアデータは、データ領域「Ａ」に全てプログラムされているので、データ領域「Ｂ」は、もうこれ以上のデータがプログラムされる必要がない空領域である。

図５は、ページバッファ及びデコーダ１２０に読み出されたデータが状態検出器１３０に伝達される方式を説明する図である。図５に示すように、ページバッファ及びデコーダ１２０によって感知及びラッチされたスプレッドデータは、入出力単位（Ｉ／Ｏ単位）で状態検出器１３０に伝達される。しかしながら、読み出されたスプレッドデータは、プログラム以前データに対比して非反転された４ビットと反転された４ビットとを含む。スプレッドプログラム動作時に、スプレッドデータのうち、入出力ラインＩ／Ｏ ０、Ｉ／Ｏ ２、Ｉ／Ｏ ４、Ｉ／Ｏ ６に対応するビットは、非反転されたビットである。スプレッドデータのうち、入出力ラインＩ／Ｏ １、Ｉ／Ｏ ３、Ｉ／Ｏ ５、Ｉ／Ｏ ７に対応するビットは、反転されたビットである。８ビットのスプレッドデータから１ビットの初期化データをデコードするためには、反転された４ビットが復元されなければならない。したがって、入出力ラインＩ／Ｏ １、Ｉ／Ｏ ３、Ｉ／Ｏ ５、Ｉ／Ｏ ７に対応するビットは、状態検出器１３０に伝達される前に選択反転手段１３５によって反転される。選択反転手段１３５によって復元された８ビットのスプレッドデータは、状態検出器１３０によってエラーの有無が判定される。規定されたビット数以下のエラーを含む場合に、状態検出器１３０は、パス（Ｐａｓｓ）と状態信号Ｓｔａｔｕｓを出力する。

本発明による状態検出器１３０は、復元された８ビットのスプレッドデータをスキャニングして、１ビットの初期化データにデコード可能であるか否かを判断する。特に、状態検出器１３０は、空領域に対応するスプレッドデータを認識し、状態信号Ｓｔａｔｕｓをパス（Ｐａｓｓ）と出力する。伝達されたスプレッドデータに万一１ビット、又は許容可能な数の少数ビット値を有する場合に、状態検出器１３０は、パス（Ｐａｓｓ）を表す状態信号Ｓｔａｔｕｓを出力する。状態検出器１３０は、読み出された８ビット単位のスプレッドデータを１ビットの初期化データにデコードする。読み出された８ビット単位のスプレッドデータには、エラーが含まれることがある。したがって、状態検出器１３０は、エラーを訂正するデコード動作を行う。そして、エラービットの数が相対的に多い場合又は訂正が不可な場合には、同じスプレッドデータを再度読み出さなければならない。このために、状態検出器１３０は、初期化制御部１５０にフェイル（Ｆａｉｌ）を指示する状態信号Ｓｔａｔｕｓを伝達する。万一、状態検出器１３０に伝達されたスプレッドデータが「１１１１００００」である場合に、論理「１」と論理「０」の数が同一であるため、複数ビット決定が不可能である。又は、読み出されたスプレッドデータに含まれるエラービットの数が相対的に多い場合に、読み出されたスプレッドデータの信頼度は高くない。すなわち、読み出されたスプレッドデータが「１０００１１００」で論理「１」が３ビット、論理「０」が５ビットである場合に、複数ビット決定によって決定されたデータは、信頼度が高くない。この場合に、エラービットは、５ビットの論理「０」でありうるからである。したがって、スプレッドデータの信頼度を高めるためには、少数ビット数の上限が設定されなければならない。例えば、少数ビットが２ビット以下である場合にのみ、有効なスプレッドデータと判断するように、状態検出器１３０のアルゴリズムを構成することが出来る。又は、少数ビットが１ビット以下である場合にのみ有効なスプレッドアドレスと判断するように、状態検出器１３０のアルゴリズムを構成することが出来る。万一、設定された少数ビット数より多くの少数ビットが検出されると、状態検出器１３０は、無効なスプレッドデータであると初期化制御部１５０に知らせる。初期化制御部１５０は、状態信号Ｓｔａｔｕｓが無効なスプレッドデータであることを指示する場合に、同じスプレッドデータを含むページデータを読み出すように、ページバッファ及びデコーダ１２０を始めとしたその他の構成を制御する。そして、状態検出器１３０は、上述した空領域に対応するデータにスプレッドデータの場合にもエラー検出結果をパス（Ｐａｓｓ）と判定する。このような動作は、後述する図６で説明する。

エラー検出結果がパス（Ｐａｓｓ）と判定される場合に、状態検出器１３０は、複数ビット決定アルゴリズムに従って８ビットのスプレッドデータから１ビットの初期化データを決定し、初期化データレジスタ１４０に伝達する。

図６は、上述した図５のデコード方式に従って空領域に対応するデータを処理するための方法の第１の実施の形態を簡略に示す図である。本発明の第１の実施の形態によると、初期化データ領域１１２（図３参照）の空領域は、消去状態に維持される。この場合に、状態検出器１３０は、少数ビットの数に応じてエラー状態を判定し、フェイル（Ｆａｉｌ）を指示する状態信号Ｓｔａｔｕｓが出力される。したがって、諸般初期化動作を中止することが出来る。その場合に、本発明の第１の実施の形態によると、状態検出器１３０は、空領域に対応するスプレッドデータのエラー検出結果をパス（Ｐａｓｓ）と判定する。さらに詳細に説明すると、以下のとおりである。

ページバッファ及びデコーダ１２０にラッチされる空領域に対応する読み出しデータは、全て論理「１」に対応する。したがって、ページバッファ及びデコーダ１２０から出力されるスプレッドデータは、「１１１１１１１１」ある。このようなパターンは、ステップ（ａ）に示されている。スプレッドデータ「１１１１１１１１」は、選択的反転演算によってデータ「１０１０１０１０」に転換される。状態検出器１３０に伝達されるスプレッドデータにおいて、入出力ラインＩ／Ｏ ０、Ｉ／Ｏ ２、Ｉ／Ｏ ４、Ｉ／Ｏ ６に対応するビットは、「１１１１」、入出力ラインＩ／Ｏ １、Ｉ／Ｏ ３、Ｉ／Ｏ ５、Ｉ／Ｏ ７に対応するビットは、「００００」である。

ステップ（ｂ）において、空領域を処理するために、状態検出器１３０は、「１」のビット数と「０」のビット数をカウントする。すなわち、状態検出器１３０は、Ｉ／Ｏ ０、Ｉ／Ｏ ２、Ｉ／Ｏ ４、Ｉ／Ｏ ６に対応する「１」のビット数をカウントする。「１」のビット数を指示する変数をｘと称する。そして、状態検出器１３０は、Ｉ／Ｏ １、Ｉ／Ｏ ３、Ｉ／Ｏ ５、Ｉ／Ｏ ７に対応する「０」のビット数をカウントする。「０」のビット数に対応する変数をｙと称する。この場合に、状態検出器１３０は、ビットカウント＜ｘ、ｙ＞を参照して、空領域データであることを認識する。そして、状態検出器１３０は、パス（Ｐａｓｓ）又はフェイル（Ｆａｉｌ）を決定して状態信号Ｓｔａｔｕｓを出力する。すなわち、空領域データの場合に、ビット「１」の数とビット「０」の数が同様にカウントされる。したがって、ビットカウント値は、＜４、４＞と決定される。しかしながら、空領域データは、欠陥セル又は不安定な電源電圧によってエラーが含まれることがある。このようなエラーの発生を考慮して、ビットカウントが＜４、３＞又は＜３、４＞と検出されても、状態検出器１３０は、空領域データであることを認識し、パス（Ｐａｓｓ）を指示する状態信号Ｓｔａｔｕｓを出力する。

図７は、上述した図６の第１の実施の形態による初期化データの読み出し方法を簡略に示すフローチャートである。図６に示すように、初期化動作時に状態検出器１３０は、ページバッファ及びデコーダ１２０に読み出されたスプレッドデータを入出力単位で提供される。スプレッドデータを検出して８：１デコードを行い、デコードされた１ビットのデータは、初期化データレジスタ１４０に格納される。しかしながら、空領域に対応する８ビットスプレッドデータが伝達されると、状態検出器１３０は、状態信号Ｓｔａｔｕｓをパス（Ｐａｓｓ）と出力するものの、デコードされた１ビットデータを初期化データレジスタ１４０に格納しない。以下では、上述した図面に基づいて、初期化データ及び空領域データの読み出し及び検出方法が詳細に説明される。

電源が提供されると、パワーアップ検出器１６０は、フラッシュメモリ装置の内部に設定される電源電圧ＶＤＤのレベルを検出する。内部電源電圧ＶＤＤのレベルが初期化動作の実行のためのレベルに達すると、初期化制御部１５０によって初期化動作が実施される。初期化制御部１５０は、セルアレイ１１０の初期化データ領域を読み出すように、ページバッファ及びデコーダ１２０を制御する（Ｓ１００）。ページバッファ及びデコーダ１２０から初期化データ又は空領域データは、入出力単位（８ビット）で出力され、状態検出器１３０に提供される。状態検出器１３０は、入出力単位のスプレッドデータを検出して、パス（Ｐａｓｓ）又はフェイル（Ｆａｉｌ）を判断する。このとき、状態検出器１３０は、少数ビットの数が所定のビット数以上であるとき、フェイル（Ｆａｉｌ）と状態信号Ｓｔａｔｕｓを出力し、少数ビットの数が所定ビット数未満である場合には、パス（Ｐａｓｓ）を指示するように状態信号Ｓｔａｔｕｓを出力する。そして、状態検出器１３０は、空領域に対応するデータの場合には、上述した図６で説明したアルゴリズムに従って状態信号Ｓｔａｔｕｓをパス（Ｐａｓｓ）と出力する（Ｓ１２０）。状態検出器１３０は、パス（Ｐａｓｓ）と判定された８ビットのスプレッドデータが意味のある初期化データに対応しているか又は空領域データであるか否かを判断する（Ｓ１３０）。判断結果に応じて、初期化データをラッチするか否かが決定される（Ｓ１４０）。万一、スプレッドデータのビットカウントが＜８、０＞、＜７、１＞又は＜０、８＞、＜１、７＞などと検出される場合に、複数ビット決定アルゴリズムに従ってデコードされる。そして、デコードされた１ビットの初期化データは、初期化データレジスタ１４０に格納される（Ｓ１５０）。これに対し、スプレッドデータのビットカウントが＜４、４＞、＜４、３＞又は＜３、４＞と検出される場合に、状態検出器１３０は、対応する８ビットのスプレッドデータを空領域データと判定する。したがって、対応するスプレッドデータは、初期化データレジスタ１４０に格納されずに捨てられる（Ｓ１６０）。このようなスプレッドデータのデコード演算は、初期化データの読み出しが完了する時点まで繰り返される（Ｓ１７０）。ページバッファ及びデコーダ１２０の最終初期化データが読み出されるまで列アドレスが増加されて、状態検出器１３０にスプレッドデータが順次提供される（Ｓ１８０）。

これに対し、状態検出器１３０に出力されるスプレッドデータに含まれるエラーが基準ビット数以上存在する場合に、初期化データ領域１１２（図３参照）に対した読み出し動作が再度開始される（Ｓ１９０、Ｓ１９５）。このような再読み出し動作に応じて出力されるデータからエラーが適正水準以下に検出されないと、状態検出器１３０は、状態信号Ｓｔａｔｕｓをパス（Ｐａｓｓ）と判定し、手順は、ステップ（Ｓ１３０）へ移動する。しかし、エラーが発生し続ける場合に、読み出し回数の上限までのみ初期化データの読み出し動作が実施される。読み出し動作が上限に達すると、初期化データの読み出し動作は、フェイル（Ｆａｉｌ）と決定される。

以上の本発明の第１の実施の形態によると、空領域に対応するメモリセルは、初期化データ領域に消去状態（例えば、「１」）に維持される。そして、初期化動作時に、状態検出器１３０は、空領域データのエラー検出結果をパス（Ｐａｓｓ）と決定する。たとえ、空領域データは、エラー検出時にパス（Ｐａｓｓ）と判定されたが、空領域データからデコードされたビット値の初期化データレジスタ１４０への格納は遮断される。

図８は、初期化データ領域の空領域に対応する読み出しデータを処理するための方法の第２の実施の形態を簡略に示す図である。第２の実施の形態によって、セルアレイ１１０の初期化データ領域の空領域は、特定パターンにプログラムされる。例えば、初期化データ領域の空領域は、各入出力単位によって「０１０１０１０１」とプログラムされる。初期化データ領域に対応する空領域が読み出されると、ページバッファ及びデコーダ１２０に格納される。

ステップ（ａ）に示すスプレッドデータは、読み出された空領域データがページバッファ及びデコーダ１２０から出力される態様を表現する。ページバッファ及びデコーダ１２０にラッチされた初期化データ領域の感知データは、入出力単位（例えば、８ビット単位）で出力されて、状態検出器１３０に提供される。

ステップ（ｂ）は、状態検出器１３０に伝達される空領域データに対応するスプレッドデータを簡略に示す。状態検出器１３０に伝達されるスプレッドデータは、入出力ラインＩ／Ｏ １、Ｉ／Ｏ ３、Ｉ／Ｏ ５、Ｉ／Ｏ ７に対応するビットが反転された値を有する。すなわち、空領域データのパターン「０１０１０１０１」は、データ「００００００００」で状態検出器１３０に提供される。

ステップ（ｃ）は、８：１複数ビット決定アルゴリズムに従ってデコードされて、初期化データレジスタ１４０に格納される空領域データを示す。しかしながら、初期化データレジスタ１４０に格納されるデコードデータには、空領域から読み出されたデータであることを指示するビットが含まれる。すなわち、初期化データレジスタ１４０に格納される空領域データに対応するデコードビットには、有効な初期化データ又は無効な初期化データであることを指示するインストラクションビット（Ｉｎｓｔｒｕｃｔｉｏｎ ｂｉｔ）が含まれる。したがって、無効を指示するインストラクションビットを含む初期化データは、初期化動作時に使用できないように設定される。

図９は、上述した図８による空領域データの設定方式を適用する場合の初期化動作を簡略に示すフローチャートである。図９に示すように、本発明の第２の実施の形態による空領域から読み出されたスプレッドデータは、上述した図８の方式により処理される。空領域に対応するスプレッドデータは、状態検出器１３０によってパス（Ｐａｓｓ）と判定され、デコードされた１ビットデータは、初期化データレジスタ１４０に格納される。しかしながら、初期化データレジスタ１４０に格納されるデコードされた初期化データには、空領域であることを指示するインストラクションビットが含まれる。したがって、空領域に対応するデータは、初期化動作時に使用が遮断されうる。以下では、上述した図面に基づいて、初期化データ及び空領域データの読み出し及び検出方法が詳細に説明される。

電源が提供されると、パワーアップ検出器１６０は、フラッシュメモリ装置の内部に設定される電源電圧ＶＤＤのレベルを検出する。内部電源電圧ＶＤＤのレベルが初期化動作を実行するためのレベルＶ１に達すると、初期化制御部１５０によって初期化動作が実施される。初期化制御部１５０は、セルアレイ１１０の初期化データ領域を読み出すように、ページバッファ及びデコーダ１２０を制御する（Ｓ２００）。ページバッファ及びデコーダ１２０にラッチされたページ単位の読み出しデータは、入出力単位（例えば、８ビット）のスプレッドデータで出力され、状態検出器１３０に提供される（Ｓ２１０）。状態検出器１３０は、スプレッドデータのエラーを検出してパス（Ｐａｓｓ）又はフェイル（Ｆａｉｌ）を指示する状態信号Ｓｔａｔｕｓを出力する。このとき、少数ビットの数が所定のビット数以上である場合に、状態検出器１３０は、フェイル（Ｆａｉｌ）と状態信号Ｓｔａｔｕｓを出力する。しかしながら、少数ビットの数が所定ビット数未満である場合に、状態検出器１３０は、パス（Ｐａｓｓ）を指示する状態信号Ｓｔａｔｕｓを出力する。空領域データは、特定パターン（例えば、「０１０１０１０１」）にプログラムされているため、状態検出器１３０は、パス（Ｐａｓｓ）を指示する状態信号Ｓｔａｔｕｓを出力する（Ｓ２２０）。状態検出器１３０は、パス（Ｐａｓｓ）と判定した８ビットのスプレッドデータを１ビットの初期化データにデコードする。デコードされたデータは、初期化データレジスタ１４０に格納される（Ｓ２３０）。このようなスプレッドデータの入出力単位の演算は、初期化データの読み出しが完了する時点まで繰り返される（Ｓ２４０）。ページバッファ及びデコーダ１２０は、初期化データのうち、最終データが出力されるまで列アドレスを増加して、スプレッドデータを出力して状態検出器１３０に提供する（Ｓ２５０）。

しかしながら、状態検出器１３０に出力されるスプレッドデータにエラーが基準ビット数以上存在すると、状態検出器１３０は、エラー検出結果をフェイル（Ｆａｉｌ）と処理する（Ｓ２２０）。そして、手順は、初期化データ領域に対する再読み出し動作のためのステップ（Ｓ２６０）に移動する。再読み出し動作は、エラーが適正水準以下に検出されないと、パス（Ｐａｓｓ）と判定され、したがって手順は、ステップ（Ｓ２３０）へ移動する。同じデータを再読み出す回数は決まっている。しかし、持続的にフェイル（Ｆａｉｌ）と判定されて読み出し回数が上限に到達すると、初期化データの読み出し動作は、フェイル（Ｆａｉｌ）と処理される。

以上の図９を参照して説明された本発明の第２の実施の形態によると、空領域に対応するスプレッドデータは、複数ビット決定アルゴリズムなどの処理方法によってデコードされて、初期化データレジスタ１４０に格納される。しかしながら、インストラクションビットが無効であることを指示するビット値を有する初期化データレジスタ１４０のデータは、初期化動作での使用が遮断される。

図１０は、本発明のフラッシュメモリ装置２１０を備えるメモリカード２００の一例を簡略に示すブロック図である。図１０に示すように、高容量のデータ格納能力を支援するためのメモリカード２００は、本発明のフラッシュメモリ装置２１０を装着する。本発明によるメモリカード２００は、ホストとフラッシュメモリ装置２１０との間の諸般データの交換を制御するメモリコントローラ２２０を含む。本発明のメモリカード２００は、電源の投入以後に行われる初期化動作の間に信頼性の高い初期化動作を行うことができる。したがって、高い信頼度を有するメモリカードを提供できる。

ＳＲＡＭ２２１は、プロセシングユニット２２２の動作メモリとして使用される。ホストインタフェース２２３は、メモリカード２００と接続するホストのデータ交換プロトコルを備える。エラー訂正ブロック２２４は、マルチビットフラッシュメモリ装置２１０から読み出されたデータに含まれるエラーを検出及び訂正する。メモリインタフェース２２５は、本発明のフラッシュメモリ装置２１０とインタフェースする。プロセシングユニット２２２は、メモリコントローラ２２０のデータを交換するための諸般制御動作を行う。なお、図面には示されていないが、本発明によるメモリカード２００は、ホストとのインタフェースのためのコードデータを格納するＲＯＭ（図示せず）などがさらに提供されうることは、この分野における通常の知識を有した者にとって自明である。

以上の本発明のフラッシュメモリ装置は、パワーアップ区間の間に行われる初期化動作時に発生する初期化データのエラーを画期的に減らすことができる。そして、流動的に発生する空領域に対応するスプレッドデータを処理して、フラッシュメモリ装置の動作信頼性を高めることができる。

上述した本発明の好ましい実施の形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。

パワーアップ動作時における電源電圧の変化を示す図である。 本発明による初期化動作を行うためのフラッシュメモリ装置の構成を簡略に示すブロック図である。 本発明による初期化データのプログラム方法を簡略に示すブロック図である。 初期化データ領域のデータ書き込み状態を簡略に示す図である。 読み出された前記初期化データをデコードする状態検出器を簡略に示すブロック図である。 本発明の第１の実施の形態による空領域データを検出する方法を説明する図である。 本発明の第１の実施の形態による初期化データの読み出し方法を説明するフローチャートである。 本発明の第２の実施の形態による空領域データを処理する方法を説明する図である。 本発明の第２の実施の形態による初期化データの読み出し方法を示すフローチャートである。 本発明によるフラッシュメモリ装置を備えるメモリカードを簡略に示すブロック図である。

符号の説明

１１０ セルアレイ
１２０ ページバッファ及びデコーダ
１３０ 状態検出器
１４０ 初期化データレジスタ
１５０ 初期化制御部
１６０ パワーアップ検出器
２１０ フラッシュメモリ
２２０ メモリコントローラ
２２１ ＳＲＡＭ
２２２ プロセシングユニット
２２３ ホストインタフェース
２２４ エラー訂正コードブロック
２２５ メモリインタフェース

Claims (27)

1. 初期化データが格納される初期化データ領域を含むセルアレイと、
   エラー検出時に、前記初期化データ領域のうち、空いているセル領域に対応する読み出しデータをパスと判定する状態検出器と、を備え、
   前記エラー検出時に、前記初期化データは、第１データとして、そして前記空いているセル領域のデータは、第２データとしてそれぞれ読み出されて、前記状態検出器に提供され、
   前記初期化データ領域は、複数の入出力ラインの各々に対応する複数の領域を有し、前記複数の領域の各々には、前記初期化データが拡張されてプログラムされることを特徴とするフラッシュメモリ装置。
2. 前記初期化データのビット「１」は、前記複数の領域のうち、偶数領域には「１」と、奇数領域には「０」と、それぞれプログラムされることを特徴とする請求項１に記載のフラッシュメモリ装置。
3. 前記初期化データのビット「０」は、前記複数の領域のうち、偶数領域には「０」と、奇数領域には「１」と、それぞれプログラムされることを特徴とする請求項２に記載のフラッシュメモリ装置。
4. 前記状態検出器は、前記第１データをデコードして前記初期化データのビット値を復元することを特徴とする請求項３に記載のフラッシュメモリ装置。
5. 前記エラー検出時に、前記初期化データ領域に含まれるメモリセルを感知してデータをラッチするページバッファと、
   前記ページバッファに格納されたデータを入出力単位で対応する前記第１データとして前記状態検出器に伝達する列選択回路と、
   前記状態検出器によってデコードされた初期化データのビット値を格納する初期化データレジスタと、をさらに備えることを特徴とする請求項４に記載のフラッシュメモリ装置。
6. 前記状態検出器のパス又はフェイルを指示する状態信号に応答して、前記初期化データ領域を再読み出しするように前記ページバッファを制御する制御ロジックをさらに備えることを特徴とする請求項５に記載のフラッシュメモリ装置。
7. 前記列選択回路から伝達される前記第１データ又は前記第２データの奇数入出力単位で対応するビットを反転して、前記状態検出器に提供する選択反転回路をさらに備えることを特徴とする請求項５に記載のフラッシュメモリ装置。
8. 前記状態検出器は、前記第１データの各ビット値のうち、少数ビットの数が規定された数以上である場合に、前記第１データをフェイル（Ｆａｉｌ）と決定することを特徴とする請求項７に記載のフラッシュメモリ装置。
9. 前記状態検出器は、前記第２データのビット数をカウントし、偶数入出力単位で対応する「１」のビット数と奇数入出力単位に対応する「０」のビット数とをそれぞれカウントして、同一であるか、又はそれぞれのビット数が特定ビット数以上である場合に、第２データをパス（Ｐａｓｓ）と決定することを特徴とする請求項８に記載のフラッシュメモリ装置。
10. 前記状態検出器は、前記第１データの各ビット値のうち、複数ビットを前記初期化データの１ビット値として決定することを特徴とする請求項９に記載のフラッシュメモリ装置。
11. 前記空いているセル領域は、消去状態であることを特徴とする請求項１０に記載のフラッシュメモリ装置。
12. 前記状態検出器は、前記第２データから決定されるビット値が前記初期化データレジスタに格納されることを遮断することを特徴とする請求項１１に記載のフラッシュメモリ装置。
13. 前記空いているセル領域は、特定データパターンにプログラムされることを特徴とする請求項１０に記載のフラッシュメモリ装置。
14. 前記状態検出器は、前記第２データから決定されるビット値が前記初期化データレジスタへ格納されることを許容することを特徴とする請求項１３に記載のフラッシュメモリ装置。
15. 複数の前記第２データから決定されて前記初期化データレジスタに格納されるビットは、一つの初期化データ単位を構成し、前記初期化データ単位の中には、無効な初期化データであることを指示するビット値が含まれることを特徴とする請求項１４に記載のフラッシュメモリ装置。
16. セルアレイの初期化データ領域に初期化データがプログラムされるフラッシュメモリ装置の初期化方法であって、
    （ａ）前記初期化データ領域を読み出すステップと、
    （ｂ）前記読み出されたデータのうち、入出力単位で対応するビット数のデータを伝達し、エラーが含まれているか否かを検出し、前記初期化データ領域のうち、空いている領域に対応するデータをパスと判断するように設定する状態検出ステップと、
    （ｃ）前記状態検出ステップでパスと決定されたデータから前記初期化データの１ビットをデコードしてレジスタに格納するステップと、を含むことを特徴とする初期化方法。
17. 前記初期化データのビットの各々は、入出力単位の各々に対応する複数の領域の各々に少なくとも１ビットずつ拡張されてプログラムされることを特徴とする請求項１６に記載の初期化方法。
18. 前記初期化データのビット「１」は、前記複数の領域のうち、偶数領域には、「１」と、奇数領域には、「０」とそれぞれプログラムされることを特徴とする請求項１７に記載の初期化方法。
19. 前記初期化データのビット「０」は、前記複数の領域のうち、偶数領域には、「０」と、奇数領域には、「１」とそれぞれプログラムされることを特徴とする請求項１８に記載の初期化方法。
20. 前記（ｂ）ステップにおいて、前記入出力単位に対応するデータのうち、前記奇数入出力単位で対応するビットを反転するステップをさらに含むことを特徴とする請求項１９に記載の初期化方法。
21. 前記空いている領域に対応するメモリセルは、消去状態に対応するしきい電圧状態を有することを特徴とする請求項２０に記載の初期化方法。
22. 前記（ｂ）ステップにおいて、前記空いている領域に対応するデータは、偶数入出力単位に対応する「１」のビット数と奇数入出力単位に対応する「０」のビット数のそれぞれをカウントし、前記カウントされた「１」のビット数と前記「０」のビット数との合計が所定のビット数以上である場合にパス（Ｐａｓｓ）と決定されることを特徴とする請求項２１に記載の初期化方法。
23. 前記（ｃ）ステップにおいて、前記空いている領域に対応するデータからデコードされた１ビットの前記レジスタへの格納は遮断されることを特徴とする請求項２２に記載の初期化方法。
24. 前記空いている領域に対応するメモリセルは、特定データパターンにプログラムされることを特徴とする請求項２０に記載の初期化方法。
25. 前記（ｂ）ステップにおいて、前記空いている領域に対応するデータは、偶数入出力単位に対応する「１」のビット数と、奇数入出力単位に対応する「０」のビット数それぞれをカウントし、前記カウントされた「１」のビット数と前記「０」のビット数との合計が所定のビット数以上である場合にパス（Ｐａｓｓ）と決定されることを特徴とする請求項２４に記載の初期化方法。
26. 前記（ｃ）ステップにおいて、前記空いている領域に対応するデータからデコードされた複数のビットは、前記レジスタに格納され、前記複数のビットには、初期化データとしての使用を遮断するように設定されるビットを含むことを特徴とする請求項２５に記載の初期化方法。
27. フラッシュメモリ装置と、
    前記フラッシュメモリ装置を制御するためのメモリコントローラと、を備え、前記フラッシュメモリ装置は、請求項１に記載のフラッシュメモリ装置であることを特徴とするメモリシステム。

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